JP4047631B2 - 王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法 - Google Patents
王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法 Download PDFInfo
- Publication number
- JP4047631B2 JP4047631B2 JP2002154680A JP2002154680A JP4047631B2 JP 4047631 B2 JP4047631 B2 JP 4047631B2 JP 2002154680 A JP2002154680 A JP 2002154680A JP 2002154680 A JP2002154680 A JP 2002154680A JP 4047631 B2 JP4047631 B2 JP 4047631B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- ruthenium
- forming
- silicon
- crown
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 239000003990 capacitor Substances 0.000 title description 24
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 156
- 229910052707 ruthenium Inorganic materials 0.000 claims description 155
- 239000011229 interlayer Substances 0.000 claims description 54
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 49
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 41
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 38
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 29
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 27
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 24
- 238000010438 heat treatment Methods 0.000 claims description 20
- 238000001312 dry etching Methods 0.000 claims description 15
- 239000012298 atmosphere Substances 0.000 claims description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- 238000004544 sputter deposition Methods 0.000 claims description 10
- 230000001590 oxidative effect Effects 0.000 claims description 9
- 239000013078 crystal Substances 0.000 claims description 7
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 6
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims 2
- 239000010408 film Substances 0.000 description 381
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 31
- 239000010703 silicon Substances 0.000 description 31
- 229910052710 silicon Inorganic materials 0.000 description 29
- 229910052751 metal Inorganic materials 0.000 description 24
- 239000002184 metal Substances 0.000 description 24
- 230000015572 biosynthetic process Effects 0.000 description 21
- 239000010410 layer Substances 0.000 description 16
- 239000000463 material Substances 0.000 description 16
- 229910052721 tungsten Inorganic materials 0.000 description 15
- 239000010937 tungsten Substances 0.000 description 15
- 238000005530 etching Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 8
- 239000001301 oxygen Substances 0.000 description 8
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 150000002736 metal compounds Chemical class 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- WYURNTSHIVDZCO-UHFFFAOYSA-N Tetrahydrofuran Chemical compound C1CCOC1 WYURNTSHIVDZCO-UHFFFAOYSA-N 0.000 description 6
- 239000010953 base metal Substances 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 229910021341 titanium silicide Inorganic materials 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- YLQBMQCUIZJEEH-UHFFFAOYSA-N tetrahydrofuran Natural products C=1C=COC=1 YLQBMQCUIZJEEH-UHFFFAOYSA-N 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- LSNNMFCWUKXFEE-UHFFFAOYSA-M Bisulfite Chemical compound OS([O-])=O LSNNMFCWUKXFEE-UHFFFAOYSA-M 0.000 description 1
- DSJQFJKOTYJXSD-UHFFFAOYSA-N C(C)[Ru]C1C=CC=C1 Chemical compound C(C)[Ru]C1C=CC=C1 DSJQFJKOTYJXSD-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 150000004996 alkyl benzenes Chemical class 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 150000007524 organic acids Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法に関する。
【0002】
【従来の技術】
現在、製品化されているDRAMのキャパシタにおいては、MIS(金属上部電極/誘電体/シリコン下部電極)構造が用いられている。製品世代ごとに高集積化のためにメモリセルの面積は縮小され、キャパシタを構成するために許容される平面面積あるいは空間容積も小さくなる一方である。しかしながら、DRAMの性能確保のためにはキャパシタの容量を一定に保つことが要求される。
【0003】
周知のように、キャパシタの容量は、面積と誘電体の誘電率に基づいて決定される。面積確保の工夫については、シリコン下部電極表面に凹凸を設けて実効的面積を確保する方法が実用化され、また、誘電率向上については酸化タンタルなどの高誘電率材料を適用する方法が実用化されている。しかしながら、さらなる高集積化の要求に対して、下部電極表面に凹凸を形成するための空間確保が困難になりつつあり、また下部電極がシリコンでは酸化タンタルを用いても誘電率向上に限界がみえつつある。
【0004】
下部電極をシリコン、誘電体を酸化タンタルとするMIS構造ではシリコンと酸化タンタルの界面に低誘電率の酸化シリコンが必然的に形成されてしまう。この問題に対処するため下部電極材料として金属を用いるMIM構造の検討がなされている。しかし、MIM構造ではリーク電流が増大する問題が新たに発生する。特に、窒化チタンやタングステンなど、既に半導体製造に用いられている金属及び金属化合物では、それ自身極めて酸化されやすいので、その上に形成される酸化タンタルのリーク電流を低減することは困難である。
【0005】
この問題を回避するためには、白金、ルテニウム、イリジウムなどそれ自身が酸化物を比較的生成し難い材料を下部電極として用いることが有効である。また、実際の立体構造キャパシタの製造に用いるためには、カバレージ確保の観点からCVD法で形成可能であること、および加工が可能であることが必須要件となる。これらの要件を満たす材料としてルテニウムが最も有望な材料である。
【0006】
図14に模式的に示されるように、ルテニウムのみからなる王冠を実際に形成してみると、wetエッチングにおいて支えを失ったルテニウムに折損が生じ、もしくはルテニウム自身が倒壊し、著しく歩留まりを低下させる。これは、薬液中で振動が加わった場合、特に顕著に発生する。また、この上に絶縁膜を形成する際に負荷される熱処理によって発生する場合もある。
【0007】
また、ルテニウム膜をCVD法で実際に形成してみると、膜の凹凸が大きく、局所的に薄い部分が存在することや膜中にはボイドが多数存在しており、機械的強度に乏しく、この状態で王冠型の下部電極を形成しようとすると折損や倒壊の問題が発生し、歩留の確保が困難となる。
【0008】
図15(a)は、ルテニウム膜をCVD法で形成した直後の透過型電子顕微鏡による膜の断面観察結果を模式的に示している。観察試料では、シリコン基板501表面にシリコン酸化膜502を形成した後、スパッタ法で種結晶となるルテニウム膜を5nm形成し(図に表記していない)、その上にCVD法により厚さ30nmの設定でルテニウム膜503を形成した。
【0009】
形成されたルテニウム膜503を20万倍程度の倍率を有する走査型電子顕微鏡で観察すると平坦に見える。しかしながら、透過型電子顕微鏡で400万倍程度に拡大すると、図15(a)に示されるように、ルテニウム膜503は、柱状に選択的に成長しており、連続膜にはなっていないことが観察された。個々の柱の周りには空隙が多数存在している。この時、個々の柱が全て垂直ではなく、ほとんどが傾いて成長し、隣接する柱どうしが上部で接触している部分が多々存在する。
【0010】
このような状態のルテニウム膜を熱処理すると、流動化して、図15(b)に示されるように連続膜となる。400℃程度で充分連続膜とすることができる。この時、熱処理を通して、柱の間の空隙が熱処理によって連続膜中に取り込まれ、ボイド505となって残存する。また、熱処理後でも膜は一様に同じ膜厚にはならず、薄い部分が多数存在し、極端な場所ではルテニウムのない欠損506のような部分も発生する。これらの膜中のボイドや相対的に薄膜化している部分の存在によって機械的強度が乏しくなっており、ルテニウム自身に折損や倒壊が発生する原因となる。
【0011】
上記説明に関連して、王冠構造を有する半導体記憶装置が特開2000−150827号公報に記載されている。この引例では、下部電極は、非晶質シリコンあるいは多結晶シリコンを使用し、誘電膜として酸化膜、あるいは窒化膜−酸化膜を使用している。ルテニウム膜の使用については述べてはいない。
【0012】
また、王冠構造を有する半導体記憶装置が特開平11−274431号公報に記載されている。この引例では、電極は、窒化チタン膜で形成され、誘電体膜は、酸化タンタルで形成されている。また、ある例では、ルテニウム膜が窒化チタン膜上に形成されている。この例は、下部電極の表面積拡大と耐酸化性構造とを図るために、母材金属電極に凹凸を設け、その表面にルテニウム膜が設けられている。その構造を実現するために、(1)母材金属電極に湿式エッチング処理を施して凹凸を形成し、(2)CVD法によりルテニウム膜が成長させられる。
【0013】
しかしながら、凹凸を設ける方法として電極自身を湿式エッチングで蝕刻することにより形成するために制御性に乏しく、極端な場合には電極の内外両側面から進行する蝕刻部分が貫通してしまい、機械的な強度は著しく低下する。このような問題を回避しつつ、効果を具現するために十分な大きさの凹凸を形成するためには、蝕刻前の電極自身の厚さを十分に厚く(100nm以上)する必要がある。しかしながら、その場合には深孔が埋没してしまう。そのために、高集積度を必要とする半導体集積回路には不向きである。
【0014】
【発明が解決しようとする課題】
従って、本発明の目的は、ルテニウム膜を最表面層として有する王冠構造のキャパシタを有する高集積度の半導体集積回路装置とその製造方法を提供することである。
【0015】
本発明の他の目的は、ボイドの無い、できるだけ一様なルテニウム膜を電極膜として使用するキャパシタを有する半導体集積回路装置とその製造方法を提供することである。
【0016】
本発明の他の目的は、リーク電流を防止あるいは減少させることができる王冠構造のキャパシタを有する半導体集積回路装置とその製造方法を提供することである。
【0017】
本発明の他の目的は、下部電極として導電膜の積層構造へのリーク電流を防止するための絶縁膜を有するキャパシタを有する半導体集積回路装置とその製造方法を提供することである。
【0018】
本発明の他の目的は、より少ない面積あるいは容積で容量を維持することができる半導体集積回路装置とその製造方法を提供することである。
【0019】
本発明の他の目的は、異方性ドライエッチングを使用して不要な膜を除去できる半導体集積回路装置とその製造方法を提供することである。
【0020】
本発明の他の目的は、導電膜上にだけ選択的に金属膜を形成することができる半導体集積回路装置とその製造方法を提供することである。
【0021】
【課題を解決するための手段】
以下に、[発明の実施の形態]で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と発明の実施の形態の記載との対応関係を明らかにするために付加されたものであるが、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
【0022】
本発明の第1の観点では、半導体集積回路装置は、複数の容量素子を有し、複数の容量素子は、平面上で第1絶縁膜(213)で分離されている。複数の容量素子の各々は、下部電極(124)、誘電体膜(125)、及び上部電極(126)を有し、下部電極は王冠型構造を有する。下部電極と上部電極の少なくとも一方が、複数の導電膜(221,222,231)の積層構造を有し、誘電体膜側の積層構造の最表面膜はルテニウム膜(222)であり、積層構造の最表面膜以外の部分は、ルテニウム膜(222)に対して第1絶縁膜より高い選択成長性を有する。
【0023】
ここで、第1絶縁膜(213)は、酸化タンタル膜であることが好ましい。また、複数の容量素子の各々の王冠構造は、第2絶縁膜(121、209,302)の上に形成され、第2絶縁膜(121、209,302)の上の王冠構造の間には第1絶縁膜(213)が形成されている。
【0024】
本発明の第2の観点では、半導体集積回路装置は、複数の容量素子を有する。複数の容量素子の各々は、下部電極(124)、誘電体膜(125)、及び上部電極(126)を有し、下部電極は王冠型構造を有する。下部電極と上部電極の少なくとも一方が、複数の導電膜(221,222,231)の積層構造を有し、王冠型構造の頂部は、誘電体膜側の最表面導電膜に挟まれた絶縁膜(233)を有する。
【0025】
最表面導電膜はルテニウム膜(222)である。複数の容量素子は、平面上で第1絶縁膜(213、305、309)で分離されており、王冠構造は、第2絶縁膜(121、209,302)の上に形成され、第2絶縁膜(121、209,302)の上の王冠構造の間には第1絶縁膜(213、305、309)が形成されている。
【0026】
上記において、王冠構造の下方側部は、第1絶縁膜(213、305、309)と第2絶縁膜(121、209,302)により覆われている。
【0027】
下部電極は、導電性多結晶シリコン膜を含み、導電性多結晶シリコン膜(221)と、多結晶シリコン膜を覆う金属シリサイド膜を含んでもよい。あるいは、下部電極は、金属膜または金属化合物膜(231)を含んでもよい。
王冠構造の開口面積は、0.03μm2以下であることが望ましい。
【0028】
本発明の第3の観点では、半導体集積回路装置の製造方法は、(a)第1絶縁膜(121、209,302)上に第2絶縁膜(213)を形成するステップと、(b)第2絶縁膜(213)を部分的に除去するステップと、(c)第2絶縁膜が部分的に除去された第1絶縁膜(121、209,302)上に王冠構造を有する、複数の導電性膜からなる下部電極(124)を形成するステップと、下部電極の最表面層はルテニウム(RU)膜(222,503)であり、最表面膜以外は中心膜であり、中心膜は、ルテニウム膜(222)に対して第2絶縁膜より高い選択成長性を有し、(d)王冠構造の表面と、王冠構造間の第2絶縁膜(213)上に誘電体膜(125)を形成するステップと、(e)誘電体膜(125)上に上部電極(126)を形成するステップとを具備する。
【0029】
本発明の第4の観点では、半導体集積回路装置の製造方法は、(a)第1絶縁膜(121、209,302)上に第2絶縁膜(213、305、309)を形成するステップと、(b)第2絶縁膜(213、305、309)を部分的に除去するステップと、(c)第2絶縁膜が部分的に除去された第1絶縁膜(121、209,302)上に王冠構造を有する、複数の導電性膜からなる下部電極(124)を形成するステップと、王冠構造の頂上部は酸化物膜を最表面層の導電膜が挟む構造を有し、最表面膜以外は中心膜であり、(d)王冠構造の表面と、王冠構造間の第2絶縁膜(213、305、309)上に誘電体膜(125)を形成するステップと、(e)誘電体膜(125)上に上部電極(126)を形成するステップとを具備する。ここで、下部電極の表面層はルテニウム(RU)膜(222,503)であることが好ましい。
【0030】
除去する前記ステップ(b)は、(f)第2絶縁膜(213、305、309)上に第3絶縁膜(123、214)を形成するステップと、(g)第3絶縁膜(123、214)と第2絶縁膜(213、305、309)中に複数の孔を形成するステップとを具備する。このとき、下部電極(124)を形成するステップ(c)は、(h)複数の孔内の第1絶縁膜(123)上、第2絶縁膜(213、305、309)の側面上、及び第3絶縁膜(123、214)の上面と側面上に中心膜を形成するステップと、(i)第3絶縁膜(123、214)の上面上の中心膜を除去するステップと、(j)第3絶縁膜(123、214)を除去するステップと(k)中心膜の上にルテニウム膜を形成するステップとを具備する。
【0031】
ここで、中心膜を形成するステップ(h)は、複数の孔内の第1絶縁膜(123)上、第2絶縁膜(213、305、309)の側面上、及び第3絶縁膜(123、214)の上面と側面上に非晶質シリコン膜を形成するステップと、非晶質シリコン膜を熱処理して、導電性多結晶シリコン膜(221)を生成するステップとを具備する。この場合、下部電極(124)を形成するステップ(c)は、導電性多結晶シリコン膜(221)の表面にシリサイドを形成するステップを更に具備してもよい。
【0032】
また、第2絶縁膜(213)は酸化タンタル膜であるとき、ルテニウム膜を形成する前記ステップ(k)は、膜成長時間に基づいて、第2絶縁膜(213)上にルテニウム膜を成長することなく、中心膜上にルテニウム膜を形成することが好ましい。
【0033】
また、ルテニウム膜を形成する前記ステップ(k)は、ルテニウム膜を堆積するステップと、(l)第2絶縁膜(213)上から堆積したルテニウム膜を除去するステップとを具備することが好ましい。この場合、ルテニウム膜を除去する前記ステップ(l)は、王冠構造の開口部の面積と第2絶縁膜上の王冠構造間の面積との差に基づいてドライエッチングにより、第1絶縁膜上の王冠構造間の堆積したルテニウム膜を選択的に除去するステップを具備することが好ましい。
【0034】
また、下部電極(124)を形成する前記ステップ(c)は、酸化雰囲気中で加熱して中心膜の王冠構造の頂部部分を酸化するステップを更に具備してもよい。
また、ルテニウム膜(222)を形成する前記ステップ(k)は、スパッタ法により種結晶としての第1ルテニウム膜を形成するステップと、CVD法により第1ルテニウム膜上に第2ルテニウム膜を形成するステップとを具備してもよい。
【0035】
また、ルテニウム膜(222)を形成する前記ステップ(k)は、第1ルテニウム膜と第2ルテニウム膜に熱処理を行い、ルテニウム膜を形成するステップを具備してもよい。
また、複数の孔を形成するステップ(g)は、第1絶縁膜(121、209,302)中に達するように複数の孔を形成するステップを更に具備してもよい。
【0036】
【発明の実施の形態】
はじめに図1を参照して、従来の半導体集積回路装置の全体構成の概略について説明する。
【0037】
p型シリコン基板101にnウエル102が形成され、その内部に第1pウエル103が形成されている。また、nウエル102以外の領域に第2pウエル104が形成されている。nウエル102の表面には素子分離領域105が形成されている。第1pウエルは複数のメモリセルが配置されるメモリアレイ領域を、第2pウエルは周辺回路領域を示している。
【0038】
第1pウエルにはワード線用のスイッチングトランジスタ106および107が形成されている。トランジスタ106は、ドレイン108、ソース109、ゲート絶縁膜110を介して形成されたゲート電極111を有している。トランジスタ107は、ソース109、ドレイン112、ゲート絶縁膜110を介して形成されたゲート電極111を有している。ソース109は、トランジスタ106とトランジスタ107で共用されている。トランジスタは層間絶縁膜113により被覆されている。
【0039】
ソース109に接続されるように層間絶縁膜113の所定の領域にコンタクト孔114が設けられ、ビット線コンタクト部が形成されている。ビット線コンタクト部は、孔114を充填する導電性多結晶シリコン膜からなる第1シリコンプラグ115、及びビット線コンタクト206を有する。ビット線コンタクト206は、チタンシリサイド膜116、窒化チタン膜117、タングステン膜118により形成されている。ビット線コンタクトに接続されるように窒化タングステン膜119およびタングステン膜120からなるビット線207が形成されている。ビット線は層間絶縁膜121で被覆されている。
【0040】
トランジスタ106と107のドレイン108および112に接続されるように、層間絶縁膜113と層間絶縁膜121の所定の領域にコンタクト孔が設けられ、その孔は導電性多結晶シリコン膜で充填されシリコンプラグ122が形成されている。シリコンプラグ122の上部にはプラグコンタクト212が形成されている。これにより、第2プラグコンタクト部が形成されている。第2プラグコンタクト部に接続されるようにキャパシタが形成される。
【0041】
層間絶縁膜123が周辺回路領域で層間絶縁膜121上に形成されている。層間絶縁膜123は、メモリアレイ領域では下部電極を形成するために使用されるが、キャパシタの形成時に除去されている。メモリアレイ領域に王冠型の下部電極124を形成した後、誘電体絶縁膜125が下部電極124を覆うように形成される。さらに上部電極126がメモリアレイ全体を覆うように形成され、キャパシタが構成されている。キャパシタは層間絶縁膜127で被覆されている。
【0042】
一方、第2pウエル104には周辺回路のトランジスタが形成される。トランジスタは、ソース109、ドレイン112、ゲート絶縁膜110、ゲート電極111を有する。ドレイン112に接続されるように、層間絶縁膜113の所定の領域にコンタクト孔128が形成される。チタンシリサイド膜116が形成された後、窒化チタン膜117、タングステン膜118が充填される。コンタクト孔が充填された後、窒化タングステン膜119、タングステン膜120が形成され、第1配線層を構成している。第1配線層の一部は、コンタクトを介して第2配線層に接続されている。コンタクト孔129は、層間絶縁膜121、層間絶縁膜123および層間絶縁膜127を貫通するように形成され、窒化チタン膜130が形成された後、タングステン膜131が充填される。第2配線層は、窒化チタン膜132、アルミニウム膜133、窒化チタン膜134を有する。
【0043】
また、メモリアレイ領域に設けられたキャパシタの上部電極126は、引き出し配線135として周辺回路領域に延びている。層間絶縁膜127の所定の領域に形成されたコンタクトは、引き出し配線135に接続されている。コンタクトのための孔は、窒化チタン膜136により充填された後、タングステン膜137が充填される。そのコンタクトは、第2配線層に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、DRAMが構成される。
【0044】
次に、図2(a)から図2(c)、図3(d)、(e)、図4(f)、(g)、図5(h)、(i)、図6(j)を参照して、本発明の半導体集積回路装置の一例としてのDRAMのキャパシタの構造および製造方法についてさらに詳しく説明する。上記の説明では、層間絶縁膜121の上に層間絶縁膜123が形成されており、キャパシタ間で誘電体膜が層間絶縁膜121の上に形成されている。しかしながら、以下に説明する製造方法では、層間絶縁膜121と層間絶縁膜123の間に追加的な層間絶縁膜が形成されている。この場合、追加的な層間絶縁膜は、第2プラグコンタクト部が形成される領域では除去されている。
【0045】
図2(a)に示されるように、シリコン基板101上、あるいはpウエル103上に絶縁膜を介してワード線111が形成される。このワード線は、図1のトランジスタのゲートに対応する。第1層間絶縁膜203がワード線を被覆するように形成された後、トランジスタの共通ソース109まで届くようにコンタクト孔114が第1層間絶縁膜203に形成される。コンタクト孔114には、導電性多結晶シリコンが充填され、第1シリコンプラグ115を形成する。その後、第2層間絶縁膜205が第1層間絶縁膜203上に形成された後、第1シリコンプラグ115に接続されるように、ビット線コンタクト206が第2層間絶縁膜205内に形成され、ビット線コンタクト206に接続されるようにビット線207が第2層間絶縁膜205上に形成される。
【0046】
続いて、酸化シリコンからなる第3層間絶縁膜208が、ビット線207を覆うように第2層間絶縁膜205上に形成され、その上に窒化シリコンからなる第4層間絶縁膜209が形成される。第1、第2、第3、第4層間絶縁膜203、205、208、209を貫通してトランジスタ106と107のドレイン108および112に接続されるように、コンタクト孔が設けられ、導電性多結晶シリコンで充填されてシリコンプラグ122を形成する。
【0047】
次に、図2(b)に示されるように、シリコンプラグ122の表面が窒化シリコンからなる第4層間絶縁膜209の膜厚の半分程度に位置するようにエッチングを加えてリセス211が形成される。
【0048】
次に、図2(c)に示されるように、リセス211が充分に埋まるように窒化チタン膜が全面に形成し、リセス以外の表面に露出している窒化チタン膜は除去され、リセス部分にバリヤメタル層212を設ける。バリヤメタル層212は、後で形成されるルテニウム膜とプラグシリコンの反応を防止することを目的としている。バリヤメタル層212は、カバレージが良好なCVD法で形成することが望ましい。
【0049】
次に、図3(d)に示されるように、窒化シリコンからなる第5層間絶縁膜2123、および厚さ1.5μm程度の酸化シリコンからなる第6層間絶縁膜214が形成される。絶縁膜213と214が、図1の層間絶縁膜123に対応する。その後、バリヤメタルに達するように、第5と第6層間絶縁膜123の所定の領域にシリンダ215が形成される。
【0050】
その後、図3(e)に示されるように、シリンダを形成した後、導電性多結晶シリコン膜221が形成され、シリンダ内部はレジスト225で充填される。シリンダの高さは、1.6μm、シリコン形成後のシリンダ内直径は0.2μm2である。
【0051】
図3(e)に示されるように、シリコン膜221は、非晶質状態で堆積された後、熱処理を加えて多結晶化させられて、形成される。非晶質シリコンは、530℃でホスフイン(PH3)を導入しながらモノシラン(SiH4)を原料ガスとして、厚さ30nmに堆積される。その後、700℃で2分間熱処理が行われ、多結晶シリコンに変換される。
【0052】
図7は、シリコン膜をCVD法により非晶質状態で形成し、熱処理して結晶化した後の断面観察結果を模式的に示す。シリコン基板401上にシリコン酸化膜402が形成され、その上に非晶質シリコン膜が30nm堆積された。堆積温度は530℃である。その後、700℃で2分間程度の熱処理が施されて非晶質シリコンが多結晶シリコン膜403に変換される。図7から明らかなように、非晶質シリコンから変換された多結晶シリコン膜は、局所的に薄くなる、あるいは膜中にボイドが存在するということがない。これを母材として、予め王冠型の電極が形成される。その上にルテニウム膜が形成されても結果的に下部電極の機械的強度を向上できる。
【0053】
次に、図4(f)に示されるように、多結晶シリコン膜221に対する異方性ドライエッチング法を用い、シリンダ以外の領域で露出しているシリコン膜が除去され、孔内を充填していたレジスト225も除去される。ホトレジストの除去には、例えばフエノールアルキルベンゼンスルフオン酸などの有機酸を主成分とする液を用いることができる。さらにシリンダ周辺の厚い酸化シリコン膜214は、フッ酸を主成分とするwetエッチング液で除去される。酸化シリコン膜214の下にはフッ酸にエッチングされにくい窒化シリコンからなる第5層間絶縁膜213が設けられているので、ここでエッチングを止めることができる。こうして、多結晶シリコンからなる王冠が形成される。レジスト除去には一般的に用いられている酸素アッシング法を用いることもできる。
【0054】
次に、図4(g)に示されるように、スパッタ法により厚さ5nm程度のルテニウム膜が全面に形成された後、CVD法により厚さ30nm程度のルテニウム膜222が形成される。スパッタ法で形成されるルテニウム膜は、CVD法で形成されるルテニウム膜の種結晶として用いられる。スパッタ・ルテニウム膜は基本的にカバレージに乏しく、孔底部分では極めて薄くなっているが、種結晶としての役割は充分果たすことができる。
【0055】
ルテニウム膜のCVDは、原料にエチルシクロペンタジエニルルテニウム(Ru〔C2H5C5H4〕2 :以下Ru(EtCp)2と略記する)をテトラヒドロフラン(THF)などの溶媒で(これに限るものではない)任意に希釈された状態で気化させたガスを用い、300℃程度の温度で酸素と反応させて行なうことができる。スパッタ法で形成されるルテニウム膜は、CVDルテニウム膜の種結晶としての役割を果たす。
【0056】
堆積直後では非連続膜であるCVDルテニウム膜の平坦連続性を向上させるために非酸化性雰囲気、もしくは還元性雰囲気において、600℃で1分程度の熱処理が行なわれる。
【0057】
その後、図5(h)に示されるように、前述の異方性ドライエッチングを用いて王冠周囲のルテニウム膜がエッチング除去されて、表面がルテニウムからなる王冠型下部電極124が形成される。
【0058】
図8(a)と8(b)および図9を参照して、ドライエッチングにより電極間のルテニウム膜を選択的に除去できる理由について説明する。図8(a)は、多結晶シリコンで王冠を形成した後、全面にルテニウムを形成した状態を示す斜視図である。シリコン酸化膜501上の所定の領域に多結晶シリコン(図に示していない)の王冠が形成されている。王冠型下部電極の124の間のシリコン酸化膜501上にシリコン窒化膜502が形成されている。ルテニウム膜503が全面を覆っている。
【0059】
図9は、ルテニウム膜形成後の王冠の高さHを1.6μmとし、王冠の内直径L(開口面積)が種々異なる試料をドライエッチングした時の孔底のルテニウムのエッチング速度の開口面積依存性の一例を示している。ドライエッチングは、ガスに酸素を用い、圧力1.0Pa、高周波パワー800Wの条件とした。開口面積0.31μm2(L=2.0μm)では、約0.08μm/min.の速度でエッチングされるが、開口面積が0.07μm2(L:0.3μm)まで小さくなると速度は極めて遅くなり、実質的にエッチングされなくなる。
【0060】
エッチング条件の変更でこの結果は変化しうるが、相対的な結果として、開口面積の小さい領域での孔底のルテニウムを残存させた状態で、面積の大きい領域でのルテニウムのエッチング除去を完結できることを示している。したがって、開口面積:0.07μm2程度までに小さければ、孔底のルテニウムは充分残存させることができる。図8(b)は、王冠の周囲が極めて面積の大きい領域に相当し、王冠内部孔底のルテニウムを残したまま、周辺のルテニウムを除去した後の状態を示している。
【0061】
上述の下部電極間の分離に異方性選択ドライエッチング法を用いる代わりに、後述するルテニウムの選択成長を用いることもできる。予め形成された多結晶シリコンの王冠上にのみルテニウム膜が成長し、他の領域には成長しない条件でルテニウム膜の成長を行なってもよい。
【0062】
次に、図5(i)に示されるように、誘電体となる厚さ12nmの酸化タンタル膜125が形成される。酸化タンタル膜は形成されただけではリーク電流が大きいので、その低減のため熱処理が行われる。400℃程度の活性酸素を含む雰囲気(オゾンを含む雰囲気もしくは酸素を含有するプラズマ雰囲気など)中で一旦熱処理された後、酸化タンタルが結晶化するように非酸化性雰囲気中で2段目の熱処理が行われる。条件は700℃、1分間である。酸化タンタルの成膜および熱処理を複数回繰り返すことは、リーク電流の低減により効果的である。
【0063】
次に図6(j)に示されるように、下部電極の形成と同様に、スパッタ法による種結晶形成とCVD法によるルテニウムを形成し、平坦化のために450℃で熱処理し、スパッタ法により厚さ100nm程度のタングステン(W)を積層して上部電極126が形成される。続いて、従来技術と同様に、配線が形成される。
【0064】
第1実施の形態においては、誘電体として形成される酸化タンタルとの組み合わせに比較的利点を有するルテニウムが、王冠型電極の中心膜としての導電性多結晶シリコン膜上に形成される例について述べた。しかしながら、王冠型電極の中心膜は多結晶シリコンにかぎるものではない。中心膜は、金属、金属化合物、チタンシリサイド等のルテニウム以外の金属シリサイドも用いることができる。また、中心膜として多結晶シリコンの表面に金属シリサイドを設けた後、ルテニウムを形成することもできる。多結晶シリコンで王冠が形成された後、その表面に厚さ4nm程度のチタンが形成され、600℃で1分間の熱処理が行われることにより、多結晶シリコンの表面に厚さ8nm程度のチタンシリサイドを形成することができる。
【0065】
また、特開平11−274431号公報に開示の技術では、下部電極の表面積の拡大と耐酸化性の向上を図るために、母材金属電極に凹凸を設け、その表面にルテニウムを設ける構造を採用している。その構造を実現するために、(1)母材金属電極に湿式エッチング処理を施して凹凸を形成し、(2)CVD法によりルテニウム膜を成長させる方法を採用している。
【0066】
しかしながら、電極自身に湿式エッチングを行うため制御性に乏しく、極端な場合には電極の内外両側面から進行する蝕刻部分が貫通してしまい、機械的強度は著しく低下する。このような問題を回避しつつ、効果を具現するために十分な大きさの応答を形成するためには、蝕刻前の電極自身の厚さを十分に厚くする必要があり(100nm以上)、深孔が埋没してしまう。その膜厚を30nm程度にする必要がある高集積回路には不向きである。一方、本願は凹凸を形成しないので薄い膜厚で形成することができる。
【0067】
本発明の第2実施の形態について、図10(a)と図10(b)を参照して説明する。第1実施の形態では、ルテニウム膜の下に多結晶シリコン膜、又は/及び金属シリサイド膜が設けられる例について述べた。しかしながら、第2実施の形態では、多結晶シリコン膜の代わりに金属膜あるいは金属化合物膜を用いる例について述べる。
【0068】
金属膜あるいは金属化合物膜をルテニウム膜の下に設け、選択性異方性ドライエッチングが行なわれる場合、王冠周囲のルテニウム膜がエッチング除去されている間に、王冠頂上部のルテニウム膜も同時に除去される。こうして、下地金属膜あるいは金属化合物膜が露出し、誘電体膜となる酸化タンタル膜と直接接する状況が生じる。下地層が多結晶シリコンやシリサイドの場合は問題とならないが、下地が金属層、あるいは金属化合物層の場合、この部分でのリーク電流の増大を回避できなくなる。このため、下地金属層が露出することは、酸化タンタル膜にとって極めて不都合である。
【0069】
図10(a)を参照して、多結晶シリコン膜に代えて窒化チタン膜231で王冠が形成された後、第1実施の形態と同様にルテニウム膜222が全面に形成される。続いて、選択性異方性ドライエッチングにより王冠周囲のルテニウム膜222が除去される。この時、王冠頂上部のルテニウム膜もエッチングされている。
【0070】
図10(b)を参照して、露出している窒化チタン膜は酸化チタン膜に変換される。酸化チタンへの変換は、450℃の酸素雰囲気中で1分間熱処理を行うことにより達成される。この後、第1実施の形態と同様に、酸化タンタルの形成、上部電極の形成を経てキャパシタを構成することができる。この時、ルテニウム膜222も酸素雰囲気中に曝されるが、ルテニウムが酸化物を形成するのは、500℃以上の温度を必要とするので、ルテニウムは酸化物に変換されることがない。
【0071】
酸化タンタルが金属に接した時リーク電流が増大するのは、酸化タンタルの改質のために行なう酸化性雰囲気中の熱処理において、酸化剤が、酸化タンタルより酸化されやすい下地金属の酸化に消費されてしまい、酸化タンタルの酸化改質が達成不充分となることに起因している。したがって、金属を予め酸化しておき、酸化剤を消費しないようにしておけばよい。
【0072】
第2実施の形態によれば、選択性異方性ドライエッチングにより王冠の頂上もエッチングされ、下地が露出しても、その部分が予め酸化物に変換される。その後誘電体膜となる酸化タンタル膜が形成される。この方法を用いることにより、ルテニウム膜の下地に金属を設けた王冠型の下部電極であっても、機械的強度を確保しながらリーク電流の低減を図ることができる。
【0073】
次に、本発明の第3実施の形態による半導体集積回路装置について説明する。第3実施の形態では、CVDルテニウム膜が選択的に成長させられる。こうして、多結晶シリコン膜表面にルテニウム膜が形成される。
【0074】
まず、図12は、ルテニウム膜がCVD法で形成される場合の下地材料依存性を示す。従来から知られているように、原料にはTHFで希釈されたRU(EtCp)2の気化ガスを用い、流量は5sccmとした。反応ガスとして酸素50sccmを同時に供給した。温度は295℃、圧力は60Paとした。下地材料として、シリコン基板、酸化シリコン、窒化チタン、チタンシリサイド、酸化タンタル、窒化タンタル、スパッタ法で形成したルテニウムを用意した。各々の材料に同一条件でルテニウム膜の堆積を試み、成膜膜厚の、ガスを流し始めてからの経過時間(成膜時間)依存性を調べた。膜厚は、X線測定法により求めた。
【0075】
図12に示されているように、同じ材料であるスパッタ法で形成したルテニウム上には時間遅れなく、ガスの導入とほぼ同時に成膜が開始された(図中A)。一方、酸化シリコン膜の上には10分後から(図中B)、また、シリコン膜の上には約20分後から(図中C)成膜が開始され、その他の材料上では30分経過しても実質的に成膜は生じなかった。この結果は、下地材料と成膜時間の設定を選択することにより、任意の材料上にのみルテニウムを選択的に形成できることを示している。
【0076】
第3実施の形態では、下地王冠は導電性多結晶シリコン膜221で形成しており、この場合、多結晶シリコン膜表面にのみルテニウム膜222が形成され、王冠周囲にはルテニウム膜222が形成されないようにする必要がある。したがって、王冠周囲に表面を露出する材料は、多結晶シリコン膜221よりも成膜が遅れる特性を有し、且つ絶縁膜である必要がある。上述の結果から酸化タンタル膜を選択することができる。
【0077】
図11(a)と11(b)は、第3実施の形態を説明するための模式図である。従来技術や上記実施の形態では、シリンダを形成するための厚い酸化シリコンの下に窒化シリコンが設けられている。第3実施の形態では、この窒化シリコン膜に代えて酸化タンタル膜305が形成される。あるいは、窒化シリコン膜の上に酸化タンタル膜305が積層される。膜厚は任意に設定可能であるが、ここでは20nmとした。CVD法を用い、誘電体として用いる酸化タンタルと同じ条件で形成される。窒化シリコン膜と同様に、酸化タンタル膜もフッ酸にはエッチングされにくい材料であり、厚い酸化シリコン膜をwetエッチングで除去することが可能である。
【0078】
図11(a)に示されるように、王冠周囲に酸化タンタル膜305を露出させた状態で多結晶シリコン膜221からなる王冠が形成される。続いて、図11(b)に示されるように、前述の方法でルテニウム膜222が形成される。成膜時間は23分である。王冠構造の中心膜としての多結晶シリコン膜表面には約4nmのルテニウム膜222が形成されており、王冠周囲の酸化タンタル膜305表面にはルテニウムの成膜は認められなかった(図11(b))。以下、前記実施例同様、誘電体形成、上部電極形成を経て、キャパシタを構成することができる。
【0079】
本実施の形態によれば、下地材料依存性を利用したルテニウム膜の選択成長法を用いることにより王冠を構成する多結晶シリコン膜表面のみにルテニウム膜を形成することが可能となる。王冠の頂上がエッチングで削れる現象を回避して、機械的強度を確保して倒壊防止を図ったルテニウム膜を最表面に有する王冠型下部電極を構成することができる。
【0080】
次に第4実施の形態について説明する。図13は、王冠周囲の絶縁膜を任意の位置まで残し、多結晶シリコンもしくはシリサイドからなる半形状の王冠を形成した後、前記実施例によるルテニウムの形成を行った例を示している。
【0081】
シリンダを形成する厚い酸化シリコン膜308を所定の厚さの半分だけ形成し、その上に厚さ50nmの窒化シリコン膜309が積層される。さらに残りの膜厚分の酸化シリコンが形成された後、シリンダが形成される。その内壁に厚さ30nmの多結晶シリコン膜221が形成される。その後、王冠形成のため酸化シリコンがwetエッチングされる。
【0082】
第4実施の形態では厚い酸化シリコン膜の途中に窒化シリコン膜が形成されているので、エッチングは窒化シリコン膜で停止し、半形状の王冠となる。この後、上記のように、ルテニウム膜222が下部電極として形成される。続いて、誘電体膜となる酸化タンタル膜125および上部電極126が形成され、キャパシタを形成する。
【0083】
第4実施の形態によれば、製品性能の確保に要求される容量にもよるが、王冠周囲に絶縁膜を残存させることができ、倒壊に対してより強固な下部電極を構成できる。
【0084】
【発明の効果】
上記のように、本発明の半導体集積回路装置では、ルテニウムで王冠型のキャパシタ用下部電極を形成するにあたり、予めシリコン、金属シリサイドで王冠を形成した後、その表面にルテニウムを設ける。
【0085】
また、セル間の分離に、ドライエッチングのレートが深孔の開口サイス゛依存性を有することを利用して周辺部のみ選択的に除去する方法、もしくはCVD―Ruの成膜レートの下地材料依存性があることを利用して母材電極上にのみ選択的に成長させる方法を用いる。
【0086】
また、王冠型の下部電極形成において、単体では倒壊しやすいルテニウム膜の下に緻密で機械的強度に優れたシリコン、もしくは金属シリサイドを予め設けておき、その表面にルテニウムを形成しているので、電極の倒壊を防止することができる。また、深孔の底部のルテニウムのドライエッチング速度が開口サイス゛依存性を有することを利用して、王冠周囲のルテニウムを選択的に除去して電極間の分離を実現することができる。
【0087】
更に、表面モホロジーが平滑で機械的強度の強いシリコン、シリサイドもしくはその複合材を母材電極として予め形成してあるのでCVDルテニウムのモホロジーの悪さ、膜中ボイドの存在による機械的強度の低下に起因する電極破損、倒壊の問題を回避して歩留まりを向上させることができる。
【0088】
本発明においては、多結晶シリコンによる王冠型下部電極を形成した後に、ルテニウムを形成する手順をとるために、ルテニウムは多結晶シリコン以外の部分にも形成される。個々のセルを電気的に独立して制御するためには、多結晶シリコン以外の部分に形成されたルテニウムを除去して分離する必要がある。本発明では、異方性選択ドライエッチング法を用いているので、シリンダ内底部のルテニウムをエッチングすることなく、下部電極間のルテニウムのみを除去して分離することができる。
【図面の簡単な説明】
【図1】図1は、本発明の第1実施の形態による半導体集積回路装置を示す断面図である。
【図2】図2(a)、(b)、(c)は、本発明の第1実施の形態による半導体集積回路装置を製造するプロセスを示す断面図である。
【図3】図3(d)、(e)は、本発明の第1実施の形態による半導体集積回路装置を製造するプロセスを示す断面図である。
【図4】図4(f)、(g)は、本発明の第1実施の形態による半導体集積回路装置を製造するプロセスを示す断面図である。
【図5】図5(h)、(i)は、本発明の第1実施の形態による半導体集積回路装置を製造するプロセスを示す断面図である。
【図6】図6(j)は、本発明の第1実施の形態による半導体集積回路装置を製造するプロセスを示す断面図である。
【図7】図7は、本発明の第1実施の形態による半導体集積回路装置を製造するプロセスにおいて、非晶質シリコン膜の多結晶シリコン膜への変換を説明する断面図である。
【図8】図8(a)、(b)は、本発明の第1実施の形態による半導体集積回路装置を製造するプロセスにおいて、ルテニウム膜をプラズマエッチングする前後の構造を示す断面図である。
【図9】図9は、本発明の第1実施の形態による半導体集積回路装置を製造するプロセスにおいて、ルテニウム膜をプラズマエッチングすることができることを示すグラフである。
【図10】図10(a),(b)は、本発明の第2実施の形態による半導体集積回路装置を製造するプロセスを示す断面図である。
【図11】図11(a),(b)は、本発明の第3実施の形態による半導体集積回路装置を製造するプロセスを示す断面図である。
【図12】図12は、本発明の第3実施の形態による半導体集積回路装置を製造するプロセスにおいて、ルテニウム膜の選択的成膜を示す図である。
【図13】図13は、本発明の第4実施の形態による半導体集積回路装置を製造するプロセスを示す断面図である。
【図14】図14は、従来の半導体集積回路装置を製造するプロセスで、ルテニウム膜が折損することを示す断面図である。
【図15】図15(a),(b)は、ルテニウム膜を熱処理してもボイドを含み、不均一であることを示す断面図である。
【符号の説明】
101:p型シリコン基板
102:nウエル
103:第1pウエル
104:第2pウエル
105:素子分離領域
106、107:スイッチングトランジスタ
108:ドレイン
109:ソース
110:ゲート絶縁膜
111:ゲート電極(ワード線)
112:ドレイン
113:層間絶縁膜
114:コンタクト孔
115:第1シリコンプラグ
116:チタンシリサイド膜
117:窒化チタン膜
118:タングステン膜
119:窒化タングステン膜
120:タングステン膜
121:層間絶縁膜
122:シリコンプラグ
123:層間絶縁膜
124:下部電極
125:誘電体絶縁膜(酸化タンタル膜)
126:上部電極
127:層間絶縁膜
128:コンタクト孔
129:コンタクト孔
130:窒化チタン膜
131:タングステン膜
132:窒化チタン膜
133:アルミニウム膜
134:窒化チタン膜
135:引き出し配線
136:窒化チタン膜
137:タングステン膜
203:第1層間絶縁膜
205:第2層間絶縁膜
206:ビット線コンタクト
207:ビット線
208:第3層間絶縁膜
209:第4層間絶縁膜
211:リセス
212:プラグコンタクト(バリヤメタル層)
213、214:絶縁膜
215:シリンダ
221:多結晶シリコン膜
222:ルテニウム膜
225:レジスト
231:窒化チタン膜
301:シリコン基板
302:シリコン酸化膜
305:酸化タンタル膜
308:酸化シリコン膜
309:窒化シリコン膜
401:シリコン基板
402:シリコン酸化膜
403:多結晶シリコン膜
501:シリコン酸化膜
502:シリコン窒化膜
503:ルテニウム(RU)膜
504:ルテニウム
505:ボイド
506:欠損
Claims (15)
- 複数の容量素子を有し、前記複数の容量素子は、平面上で酸化タンタル膜により絶縁分離されており、
前記複数の容量素子の各々は、下部電極、誘電体膜、及び上部電極を有し、前記下部電極は王冠構造を有し、
前記下部電極は、導電性多結晶シリコン膜からなる中心膜と、前記中心膜の表面を覆うルテニウム膜の積層構造を有し、
前記ルテニウム膜は前記中心膜表面に選択成長で形成されたルテニウム膜である
半導体集積回路装置。 - 請求項1において、
前記複数の容量素子の各々の前記王冠構造を有する下部電極は、層間絶縁膜の上に形成され、前記層間絶縁膜の上の前記王冠構造を有する複数の下部電極の間には前記酸化タンタル膜が形成されている
半導体集積回路装置。 - 複数の容量素子を有し、前記複数の容量素子は、平面上で窒化シリコン膜により絶縁分離されており、
前記複数の容量素子の各々は、下部電極、誘電体膜、及び上部電極を有し、前記下部電極は、王冠構造を有し、
前記下部電極は、窒化チタン膜からなる中心膜と、前記中心膜の頂部を除く部分を覆うルテニウム膜との多層膜を有し、
前記王冠構造を有する下部電極の頂部は、前記中心膜の内壁を覆う前記ルテニウム膜と前記中心膜の外壁を覆う前記ルテニウム膜とに挟まれた酸化チタン膜を有する
半導体集積回路装置。 - 請求項3において、
前記複数の容量素子の各々の前記王冠構造を有する下部電極は、層間絶縁膜の上に形成され、前記層間絶縁膜上の前記王冠構造を有する複数の下部電極の間には前記窒化シリコン膜が形成されている
半導体集積回路装置。 - 請求項3又は4において、
前記王冠構造の開口面積は、0.07μm2以下である
半導体集積回路装置。 - (a)層間絶縁膜上に酸化タンタル膜を形成するステップと、
(b)前記酸化タンタル膜を部分的に除去するステップと、
(c)前記酸化タンタル膜が部分的に除去された前記層間絶縁膜上に、導電性多結晶シリコン膜からなる王冠構造の中心膜を形成するステップと、
(d)前記中心膜の表面にのみルテニウム(Ru)膜を選択的に成長させて、王冠構造を有する複数の下部電極を形成するステップと、
(e)前記王冠構造を有する複数の下部電極表面と、前記王冠構造を有する複数の下部電極間の前記酸化タンタル膜上に誘電体膜を形成するステップと、
(f)前記誘電体膜上に上部電極を形成するステップと
を具備する半導体集積回路装置の製造方法。 - 請求項6において、
前記ステップ(b)は、
(g)前記ステップ(a)で形成した前記酸化タンタル膜上に酸化シリコン膜を形成するステップと、
(h)前記酸化シリコン膜と前記酸化タンタル膜を貫通する複数の孔を形成するステップとを具備し、
前記王冠構造の中心膜を形成する前記ステップ(c)は、
(i)前記複数の孔を形成した後、全面に前記導電性多結晶シリコン膜を形成するステップと、
(j)前記酸化シリコン膜の上面上の前記導電性多結晶シリコン膜を除去するステップと、
(k)前記酸化シリコン膜を除去するステップと、
を具備する
半導体集積回路装置の製造方法。 - 請求項7において、
前記導電性多結晶シリコン膜を形成する前記ステップ(i)は、
非晶質シリコン膜を形成するステップと、
前記非晶質シリコン膜を熱処理して、導電性多結晶シリコン膜を生成するステップと
を具備する
半導体集積回路装置の製造方法。 - 請求項6において、
前記ルテニウム(Ru)膜を選択的に成長させる前記ステップ(d)は、
ルテニウム膜成長時間に基づいて、前記酸化タンタル膜上に前記ルテニウム膜を成長することなく、前記導電性多結晶シリコン膜からなる前記王冠構造の中心膜上に前記ルテニウム膜を成長させる
半導体集積回路装置の製造方法。 - (a)層間絶縁膜上に窒化シリコン膜を形成するステップと、
(b)前記窒化シリコン膜を部分的に除去するステップと、
(c)前記窒化シリコン膜が部分的に除去された前記層間絶縁膜上に、窒化チタン膜からなる王冠構造の中心膜を形成するステップと、
(d)全面にルテニウム(Ru)膜を形成するステップと、
(e)前記窒化シリコン膜上、および前記中心膜の頂上部に形成された前記ルテニウム膜を選択的に除去し、前記中心膜の内壁を覆う前記ルテニウム膜と前記中心膜の外壁を覆う前記ルテニウム膜を形成するステップと、
(f)前記中心膜の頂上部に露出した前記窒化チタン膜を酸化して酸化チタン膜を形成し、王冠構造を有する複数の下部電極を形成するステップと、
(g)前記王冠構造を有する複数の下部電極の表面と、前記王冠構造を有する複数の下部電極間の前記窒化シリコン膜上に誘電体膜を形成するステップと、
(h)前記誘電体膜上に上部電極を形成するステップと
を具備する
半導体集積回路装置の製造方法。 - 請求項10において、
前記ステップ(b)は、
(i)前記ステップ(a)で形成された窒化シリコン膜上に酸化シリコン膜を形成するステップと、
(j)前記酸化シリコン膜と、前記窒化シリコン膜を貫通する複数の孔を形成するステップと
を具備し、
前記王冠構造の中心膜を形成する前記ステップ(c)は、
(k)前記複数の孔を形成した後、全面に前記窒化チタン膜を形成するステップと、
(l)前記酸化シリコン膜の上面上の前記窒化チタン膜を除去するステップと、
(m)前記酸化シリコン膜を除去するステップと
を具備する
半導体集積回路装置の製造方法。 - 請求項10において、
前記ルテニウム膜を選択的に除去するステップ(e)は、
前記王冠構造の開口部の面積に依存して孔底のルテニウム膜のドライエッチング速度に差が生じることに基づき、開口面積が小さい王冠内底面のルテニウム膜は除去せずに、開口面積が大きい王冠外底面の前記窒化シリコン膜上のルテニウム膜を選択的に除去するステップ
を具備する
半導体集積回路装置の製造方法。 - 請求項10において、
前記窒化チタン膜を酸化して酸化チタン膜を形成し、王冠構造を有する複数の下部電極を形成する前記ステップ(f)は、
酸化雰囲気中で加熱して、前記ルテニウム膜が除去され前記窒化チタン膜が露出する前記中心膜の頂上部分に酸化チタン膜を形成するステップ
を具備する
半導体集積回路装置の製造方法。 - 請求項10において、
前記ルテニウム膜を形成する前記ステップ(d)は、
スパッタ法により種結晶としての第1ルテニウム膜を形成するステップと、
CVD法により前記第1ルテニウム膜上に第2ルテニウム膜を形成するステップとを具備する
半導体集積回路装置の製造方法。 - 請求項14において、
前記ルテニウム膜を形成する前記ステップ(d)は、
前記第1ルテニウム膜と前記第2ルテニウム膜に熱処理を行い、前記ルテニウム膜を形成するステップ
を具備する
半導体集積回路装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002154680A JP4047631B2 (ja) | 2002-05-28 | 2002-05-28 | 王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法 |
US10/443,572 US7074669B2 (en) | 2002-05-28 | 2003-05-22 | Semiconductor integrated circuit device with capacitor of crown structure and method of manufacturing the same |
KR10-2003-0033749A KR100532547B1 (ko) | 2002-05-28 | 2003-05-27 | 왕관 구조의 커패시터를 구비하는 반도체 집적 회로 장치및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002154680A JP4047631B2 (ja) | 2002-05-28 | 2002-05-28 | 王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003347430A JP2003347430A (ja) | 2003-12-05 |
JP4047631B2 true JP4047631B2 (ja) | 2008-02-13 |
Family
ID=29561379
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002154680A Expired - Fee Related JP4047631B2 (ja) | 2002-05-28 | 2002-05-28 | 王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7074669B2 (ja) |
JP (1) | JP4047631B2 (ja) |
KR (1) | KR100532547B1 (ja) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100506944B1 (ko) * | 2003-11-03 | 2005-08-05 | 삼성전자주식회사 | 지지층 패턴들을 채택하는 복수개의 커패시터들 및 그제조방법 |
US7125781B2 (en) * | 2003-09-04 | 2006-10-24 | Micron Technology, Inc. | Methods of forming capacitor devices |
US7067385B2 (en) * | 2003-09-04 | 2006-06-27 | Micron Technology, Inc. | Support for vertically oriented capacitors during the formation of a semiconductor device |
US6825080B1 (en) * | 2003-10-02 | 2004-11-30 | Chartered Semiconductor Manufacturing Ltd. | Method for forming a MIM capacitor |
KR100568733B1 (ko) | 2004-02-10 | 2006-04-07 | 삼성전자주식회사 | 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법 |
JP4027914B2 (ja) | 2004-05-21 | 2007-12-26 | 株式会社半導体エネルギー研究所 | 照明装置及びそれを用いた機器 |
US7733441B2 (en) | 2004-06-03 | 2010-06-08 | Semiconductor Energy Labortory Co., Ltd. | Organic electroluminescent lighting system provided with an insulating layer containing fluorescent material |
US7387939B2 (en) | 2004-07-19 | 2008-06-17 | Micron Technology, Inc. | Methods of forming semiconductor structures and capacitor devices |
US7202127B2 (en) * | 2004-08-27 | 2007-04-10 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US7439152B2 (en) * | 2004-08-27 | 2008-10-21 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US20060046055A1 (en) * | 2004-08-30 | 2006-03-02 | Nan Ya Plastics Corporation | Superfine fiber containing grey dope dyed component and the fabric made of the same |
US7320911B2 (en) * | 2004-12-06 | 2008-01-22 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
JP2006245113A (ja) * | 2005-03-01 | 2006-09-14 | Elpida Memory Inc | 半導体記憶装置の製造方法 |
US7557015B2 (en) * | 2005-03-18 | 2009-07-07 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
EP1722466A1 (en) * | 2005-05-13 | 2006-11-15 | STMicroelectronics S.r.l. | Method and relative circuit for generating a control voltage of a synchronous rectifier |
US7517753B2 (en) * | 2005-05-18 | 2009-04-14 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
US7544563B2 (en) * | 2005-05-18 | 2009-06-09 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US7199005B2 (en) * | 2005-08-02 | 2007-04-03 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
KR100722988B1 (ko) * | 2005-08-25 | 2007-05-30 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
US7557013B2 (en) | 2006-04-10 | 2009-07-07 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
KR100779388B1 (ko) * | 2006-08-11 | 2007-11-23 | 동부일렉트로닉스 주식회사 | 반도체 소자의 mim 커패시터 제조 방법 및 구조 |
US7902081B2 (en) * | 2006-10-11 | 2011-03-08 | Micron Technology, Inc. | Methods of etching polysilicon and methods of forming pluralities of capacitors |
JP4552946B2 (ja) * | 2007-01-31 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体記憶装置および半導体記憶装置の製造方法 |
US7785962B2 (en) * | 2007-02-26 | 2010-08-31 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US7682924B2 (en) | 2007-08-13 | 2010-03-23 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US8388851B2 (en) | 2008-01-08 | 2013-03-05 | Micron Technology, Inc. | Capacitor forming methods |
JP2009164534A (ja) * | 2008-01-10 | 2009-07-23 | Elpida Memory Inc | 半導体装置およびその製造方法 |
US8274777B2 (en) | 2008-04-08 | 2012-09-25 | Micron Technology, Inc. | High aspect ratio openings |
US7759193B2 (en) | 2008-07-09 | 2010-07-20 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US8242551B2 (en) | 2009-03-04 | 2012-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal-insulator-metal structure for system-on-chip technology |
KR101610826B1 (ko) * | 2009-03-18 | 2016-04-11 | 삼성전자주식회사 | 커패시터를 갖는 반도체 장치의 형성방법 |
JP2010245374A (ja) * | 2009-04-08 | 2010-10-28 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2012009420A (ja) | 2010-05-21 | 2012-01-12 | Semiconductor Energy Lab Co Ltd | 発光装置及び照明装置 |
WO2012014759A1 (en) | 2010-07-26 | 2012-02-02 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device, lighting device, and manufacturing method of light-emitting device |
US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
US8946043B2 (en) | 2011-12-21 | 2015-02-03 | Micron Technology, Inc. | Methods of forming capacitors |
US8652926B1 (en) | 2012-07-26 | 2014-02-18 | Micron Technology, Inc. | Methods of forming capacitors |
US9385000B2 (en) * | 2014-01-24 | 2016-07-05 | United Microelectronics Corp. | Method of performing etching process |
KR102193623B1 (ko) * | 2014-06-05 | 2020-12-21 | 삼성전자주식회사 | 커패시터 및 그 제조 방법 |
TWI790320B (zh) * | 2017-12-16 | 2023-01-21 | 美商應用材料股份有限公司 | 釕的選擇性原子層沉積 |
EP3680934A1 (en) * | 2019-01-08 | 2020-07-15 | Murata Manufacturing Co., Ltd. | Rc architectures, and methods of fabrication thereof |
KR102681791B1 (ko) * | 2019-06-18 | 2024-07-03 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
CN113437068B (zh) * | 2021-06-24 | 2022-04-19 | 芯盟科技有限公司 | 动态随机存取存储器及其形成方法 |
CN114284270B (zh) * | 2021-12-09 | 2024-07-12 | 长鑫存储技术有限公司 | 存储单元、存储器及其制作方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11274431A (ja) | 1998-03-23 | 1999-10-08 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2000150827A (ja) | 1998-11-16 | 2000-05-30 | Sony Corp | 半導体記憶装置の製造方法および半導体装置の製造方法 |
JP3976462B2 (ja) * | 2000-01-26 | 2007-09-19 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
JP2001313379A (ja) * | 2000-04-28 | 2001-11-09 | Nec Corp | 半導体メモリの製造方法及び容量素子の製造方法 |
KR20020078307A (ko) * | 2001-04-09 | 2002-10-18 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
-
2002
- 2002-05-28 JP JP2002154680A patent/JP4047631B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-22 US US10/443,572 patent/US7074669B2/en not_active Expired - Fee Related
- 2003-05-27 KR KR10-2003-0033749A patent/KR100532547B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US7074669B2 (en) | 2006-07-11 |
US20030224571A1 (en) | 2003-12-04 |
KR20030091823A (ko) | 2003-12-03 |
JP2003347430A (ja) | 2003-12-05 |
KR100532547B1 (ko) | 2005-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4047631B2 (ja) | 王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法 | |
JP4470144B2 (ja) | 半導体集積回路装置の製造方法 | |
TWI334220B (en) | Mim capacitor integrated into the damascens structure and method of making thereof | |
US6365452B1 (en) | DRAM cell having a vertical transistor and a capacitor formed on the sidewalls of a trench isolation | |
JP4150154B2 (ja) | 半導体集積回路装置 | |
JP2006324363A (ja) | キャパシタおよびその製造方法 | |
US20160027863A1 (en) | Integrated Circuitry, Methods of Forming Capacitors, and Methods of Forming Integrated Circuitry Comprising an Array of Capacitors and Circuitry Peripheral to the Array | |
US20020185683A1 (en) | Semiconductor storage device and method of producing same | |
JP2006135364A (ja) | 半導体集積回路装置の製造方法 | |
JP2000332216A (ja) | 半導体装置及びその製造方法 | |
US7781820B2 (en) | Semiconductor memory device and method of manufacturing the same | |
JP2004327607A (ja) | 半導体装置及びその製造方法 | |
JP4053226B2 (ja) | 半導体集積回路装置およびその製造方法 | |
JP2003188283A (ja) | 金属−絶縁体−金属キャパシタ及びその製造方法 | |
JP2001053249A (ja) | 半導体装置およびその製造方法 | |
JP2002190580A (ja) | 半導体装置およびその製造方法 | |
JP2004040117A (ja) | ダマシーンゲート及びエピタキシャル工程を利用した半導体メモリー装置及びその製造方法 | |
KR100677773B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
JP2001223343A (ja) | キャパシタの下部電極及びその製造方法 | |
US20120142162A1 (en) | Semiconductor device and method for fabricating the same | |
US6818497B2 (en) | Method for fabricating capacitor using electrochemical deposition | |
JP4567167B2 (ja) | 半導体装置およびその製造方法 | |
JP4632620B2 (ja) | 半導体装置の製造方法 | |
KR100351455B1 (ko) | 반도체장치의 스토리지노드 전극 형성방법 | |
JP4162879B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040420 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070604 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070801 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070830 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071017 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071106 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071122 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111130 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121130 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121130 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131130 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |