JP2000150827A - 半導体記憶装置の製造方法および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ＤＲＡＭのメモリキャパシタなどにおいて、良
好な膜質のキャパシタ絶縁膜を形成できる半導体記憶装
置あるいは半導体装置の製造方法を提供する。 【解決手段】基板に記憶ノード電極３４ａ（ＭＮ）を形
成し、第１の処理温度の熱処理を施して記憶ノード電極
３４ａ（ＭＮ）を構成するポリシリコンあるいはタング
ステンなどの導電性材料をグレイン成長させ、結晶性の
高められた記憶ノード電極３４ｂ（ＭＮ）とする。次
に、第１の処理温度以下の第２の処理温度で、記憶ノー
ド電極３４ｂ（ＭＮ）の上層にキャパシタ絶縁膜を形成
する。次に、キャパシタ絶縁膜の上層にプレート電極を
形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置の製
造方法および半導体装置の製造方法に関し、特に、ＤＲ
ＡＭなどの記憶ノード電極を有する半導体記憶装置の製
造方法、あるいは、キャパシタを有する半導体装置の製
造方法に関する。

【０００２】

【従来の技術】近年のＶＬＳＩ等の半導体装置において
は、３年で７割の縮小化を実現し、高集積化及び高性能
化を達成してきた。例えば、ＤＲＡＭ（Dynamic Random
Access Memory）は、スイッチング用のメタル−酸化物
−半導体積層体を有する電界効果型トランジスタ（ＭＯ
ＳＦＥＴ）とメモリキャパシタとを有するメモリセル構
造を持っており、半導体デバイスにおけるプロセスドラ
イバーとして、学会レベルにおいては１Ｇｂの記憶容量
を持つＤＲＡＭの発表も行われているなど、近年ますま
す微細化、縮小化され、大容量化、高集積化が進められ
ている。その微細化に伴いメモリセル面積は縮小化さ
れ、メモリキャパシタの占有面積も縮小化している。

【０００３】しかしながら、動作マージンを確保し、ア
ルファー線によるソフトエラー耐性を確保して記憶した
データの信頼性を高めるために、メモリキャパシタの蓄
積容量ＣｓはＤＲＡＭの世代にかかわらず１ビットあた
り２０〜３０ｆＦと一定値に保たれている。

【０００４】従って、メモリキャパシタは微細化するに
従いその占有面積を縮小化しているにもかかわらず、そ
の蓄積容量Ｃｓは必要量確保する必要があり、そのため
の様々な工夫がなされてきた。

【０００５】例えば、キャパシタ絶縁膜の膜厚を薄くす
ることにより蓄積容量を増加させる方法の他、キャパシ
タ絶縁膜として窒化シリコン膜と酸化シリコン膜の複合
膜であるＯＮ膜（あるいはＯＮＯ膜）に代わって、比誘
電率の高い酸化タンタル（Ta₂O₅ ）、ＢＳＴあるいはＳ
ＴＯなどを用い、キャパシタ絶縁膜の構成材料を改良す
ることによりキャパシタの蓄積容量を増加させるなどの
方法が開発されている。

【０００６】一方で、キャパシタの電極構造も工夫が加
えられており、様々な構造を有するものが開発されてい
る。メモリ・キャパシタは記憶ノード電極（キャパシタ
のトランジスタに接続している電極）とプレート電極
（キャパシタの接地している電極）とその間のキャパシ
タ絶縁膜とを有しており、記憶ノード電極とプレート電
極の表面積を増加することによりキャパシタの蓄積容量
を増加させることができる。

【０００７】従来は平面的な構造を持つプレーナ型が使
用されていたが、現在では記憶ノード電極を立体化して
複雑な形状とし、記憶ノード電極の側壁面などを利用
し、キャパシタの占有面積は増加させずに記憶ノード電
極の表面積を増加させて蓄積容量を増加させることが一
般的となっている。立体化した記憶ノード電極として、
例えば、スタック型及びトレンチ型などがある。トレン
チ型は基板に対して深さ方向に記憶ノード電極を形成し
たもので、基板を掘ることによる弊害を検討する必要が
ある。一方スタック型はＣＯＢ（capacitor over bitli
ne）とＣＵＢ（capacitor under bitline ）という２タ
イプに分類でき、中でもＣＯＢのスタック型の場合、ビ
ット線よりも後にキャパシタ（記憶ノード電極）を形成
するため、セル領域上に微細加工で決まる最大のキャパ
シタ（記憶ノード電極）を形成することができる利点が
ある。

【０００８】上記のようなＣＯＢのスタック型には、ペ
デスタルスタック（Pedestal Stack）型、フィン（Fin
）型、シリンダ（Cylinder）型（クラウン（Crown ）
型）などの様々なタイプが開発されている。シリンダ型
には、円筒部分が１重構造のタイプのほか２重構造のタ
イプも開発されている。また、同じく表面積を増やす目
的で記憶ノード電極表面を粗面化する方法や、ポリシリ
コン電極の形成温度を制御して表面に半円球の凹凸を設
ける方法も開発されている。なかでも、シリンダ型記憶
ノード電極は電極の周囲長を有効に表面積として使用で
きるため、その占有面積の縮小化の中においても、蓄積
容量を確保しやすく、半導体記憶装置の微細化、高集積
化及び縮小化に最も適した電極構造の一つである。

【０００９】上記の従来方法によるシリンダ型の記憶ノ
ード電極を有する半導体記憶装置およびその製造方法に
ついて図８〜１２を参照して説明する。

【００１０】図８は、上記の従来方法によるシリンダ型
の記憶ノード電極を有する半導体記憶装置の断面図であ
る。シリコン半導体基板１０上の素子分離絶縁膜２０に
区切られた活性領域上に薄膜の酸化シリコンであるゲー
ト絶縁膜２１、ポリシリコン層３０ａとタングステンシ
リサイド３０ｂの積層体であるポリサイド構造のゲート
電極３０及びソース・ドレイン拡散層１１などからなる
トランジスタが形成されており、その上層に例えば酸化
シリコンからなる第１層間絶縁膜２２が形成されてい
る。

【００１１】層間絶縁膜２１にはソース・ドレイン拡散
層１１に達するビットコンタクトＢＣが開口されてお
り、例えば導電性不純物を含有するポリシリコンからな
るビットコンタクトプラグ３１が埋め込まれており、ポ
リシリコン層３２ａとタングステンシリサイド３２ｂの
積層体であるポリサイド構造のビット線３２に接続して
いる。

【００１２】ビット線３２を被覆して例えば酸化シリコ
ンからなる第２層間絶縁膜２３と、例えば窒化シリコン
からなる第３層間絶縁膜２４が形成されており、ソース
・ドレイン拡散層１１に達する記憶ノードコンタクトＭ
ＮＣが開口されており、例えば導電性不純物を含有する
ポリシリコンからなる記憶ノードコンタクトプラグ３３
が埋め込まれている。

【００１３】さらに、記憶ノードコンタクトプラグ３３
の上方には、例えば導電性不純物を含有するポリシリコ
ンからなる記憶ノード電極３４ａ（ＭＮ）が形成されて
いる。記憶ノード電極ＭＮの表面を被覆して、例えばＮ
Ｏ膜（窒化膜−酸化膜の積層絶縁膜）からなるキャパシ
タ絶縁膜２７が形成されており、その上層には例えば導
電性不純物を含有するポリシリコンからなるプレート電
極３６が形成されており、記憶ノード電極ＭＮ、キャパ
シタ絶縁膜２７、及びプレート電極３６からなるキャパ
シタが形成されている。

【００１４】次に、上記の図８に示す半導体記憶装置の
製造方法について説明する。まず、図９（ａ）に至るま
での工程について説明する。半導体基板１０に例えばＬ
ＯＣＯＳ法により素子分離絶縁膜２０を形成し、活性領
域において例えば熱酸化法により酸化シリコンからなる
ゲート絶縁膜２１を形成し、その上層に例えばＣＶＤ
（Chemical Vapor Deposition ）法により導電性不純物
を含有するポリシリコン層３０ａとタングステンシリサ
イド３０ｂの積層体を形成して、ゲート電極パターンに
加工し、ポリサイド構造のゲート電極３０を形成する。
次に、ゲート電極３０をマスクにしてイオン注入を行
い、ソース・ドレイン拡散層１１を形成し、トランジス
タを形成する。

【００１５】次に、図９（ｂ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、リフロー、エッ
チバックあるいはＣＭＰ（Chemical Mechanical Polish
ing）法などにより平坦化して、第１層間絶縁膜２２を
形成する。次に、フォトリソグラフィー工程によりビッ
トコンタクトの開口パターンのレジスト膜を形成し、例
えばＲＩＥ（反応性イオンエッチング）などのエッチン
グを施して、トランジスタのソース・ドレイン拡散層１
１に達するビットコンタクトＢＣを第１層間絶縁膜２２
に開口する。次に、例えば導電性不純物を含有するポリ
シリコンでビットコンタクトＢＣ内を埋め込むように堆
積させ、エッチバックなどによりビットコンタクトＢＣ
の外部のポリシリコンを除去してビットコンタクトプラ
グ３１を形成する。次に、例えばＣＶＤ法により導電性
不純物を含有するポリシリコン層３２ａとタングステン
シリサイド３２ｂの積層体を形成して、ビット線パター
ンに加工して、ポリサイド構造のビット線３２を形成す
る。

【００１６】次に、図９（ｃ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、リフローなどに
より平坦化して、第２層間絶縁膜２３を形成し、その上
層に例えばＣＶＤ法により窒化シリコンを堆積させ、第
３層間絶縁膜（エッチングストッパ）２４を形成する。
次に、フォトリソグラフィー工程により記憶ノードコン
タクトの開口パターンのレジスト膜を形成し、例えばＲ
ＩＥなどのエッチングを施して、トランジスタのソース
・ドレイン拡散層１１に達する記憶ノードコンタクトＭ
ＮＣを第１〜第３層間絶縁膜２２〜２４に開口する。次
に、例えば導電性不純物を含有するポリシリコンなどの
導電性材料により記憶ノードコンタクトＭＮＣを埋め込
むように堆積させ、エッチバックなどにより記憶ノード
コンタクトＭＮＣの外部の導電性材料を除去して記憶ノ
ードコンタクトプラグ３３を形成する。

【００１７】次に、図１０（ｄ）に示すように、例えば
ＣＶＤ法により酸化シリコンを数１００ｎｍ〜１μｍ程
度の膜厚で堆積させ、第１記憶ノード形成用層２５を形
成する。

【００１８】次に、図１０（ｅ）に示すように、フォト
リソグラフィー工程により記憶ノード電極パターンのレ
ジスト膜を形成し、例えばＲＩＥなどのエッチングを施
すことにより、記憶ノード電極の型となる開口部Ｈを有
する第１記憶ノード形成用層２５ａに加工する。以降の
工程においては、上記の記憶ノード電極の型となる開口
部Ｈの内壁に電極を形成して記憶ノード電極とする、い
わゆるネガ型のシリンダ型記憶ノード電極の形成方法を
示している。記憶ノード電極の型となる開口部Ｈの形成
においては、開口部Ｈ内に記憶ノードコンタクトプラグ
３３が露出するようにして形成する。

【００１９】次に、図１１（ｆ）に示すように、例え
ば、ＣＶＤ法により記憶ノード電極の型となる開口部Ｈ
の側壁を被覆して全面にリンなどの導電性不純物を含有
するポリシリコンあるいはアモルファスシリコンを堆積
させ、記憶ノードコンタクトプラグ３３と接続する記憶
ノード電極用層３４を形成する。次に、例えばＣＶＤ法
により記憶ノード電極用層３４の上層に、記憶ノード電
極の型となる開口部Ｈを埋め込んで酸化シリコンを数１
００ｎｍの膜厚で堆積させ、第２記憶ノード形成用層２
６を形成する。

【００２０】次に、図１１（ｇ）に示すように、例えば
上方から第２記憶ノード形成用層２６と記憶ノード電極
用層３４を順次エッチバックする、あるいはＣＭＰ法に
より上方から研磨することにより、個々に分割された記
憶ノード電極３４ａ（ＭＮ）および第２記憶ノード形成
用層２６ａとする。

【００２１】次に、図１２（ｈ）に示すように、フッ酸
系のウェットエッチングを施して、第１記憶ノード形成
用層２５ａおよび第２記憶ノード形成用層２６ａを除去
する。このとき、第３層間絶縁膜２４はエッチングスト
ッパとして機能する。

【００２２】次に、図１２（ｉ）に示すように、例えば
記憶ノード電極３４ａ（ＭＮ）表面の自然酸化膜をフッ
酸系のウェットエッチングにより除去した後、ＲＴＮ
（Rapid Thermal Nitridation ）法および減圧ＣＶＤ法
により窒化シリコン層を形成し、さらに熱酸化処理によ
り窒化シリコン層の表層に酸化シリコン層を形成するこ
とにより、記憶ノード電極３４ａ（ＭＮ）を被覆するＮ
Ｏ膜（窒化膜−酸化膜の積層絶縁膜）からなるキャパシ
タ絶縁膜２７を形成する。

【００２３】次に例えばＣＶＤ法により導電性不純物を
含有するポリシリコンを１００〜数１００ｎｍの膜厚で
堆積させてプレート電極３６を形成し、図８に示す構造
を有するキャパシタを完成させる。以下の工程として
は、キャパシタなどの被覆して全面に上層絶縁膜を形成
し、必要に応じて上層配線を形成するなどして、所望の
半導体記憶装置を製造することができる。

【００２４】

【発明が解決しようとする課題】しかしながら、上記の
従来方法のように、リンなどの導電性不純物を含有する
ポリシリコンあるいはアモルファスシリコンにより記憶
ノード電極ＭＮを形成する場合、キャパシタ絶縁膜を形
成する工程において記憶ノード電極ＭＮを形成するポリ
シリコンあるいはアモルファスシリコンのグレイン成長
が進行してしまうことがある。これは、ポリシリコンあ
るいはアモルファスシリコンの結晶化温度が５００〜６
００℃程度であるのに対して、キャパシタ絶縁膜を形成
する工程の処理温度が近年低温化が進められているもの
の、その最高温度は一般的に７５０〜８５０℃程度であ
ってポリシリコンあるいはアモルファスシリコンの結晶
化温度よりも高いためである。上記のようにキャパシタ
絶縁膜の初期膜の形成後に記憶ノード電極ＭＮのグレイ
ン成長が発生すると、リーク電流が増加するなど、キャ
パシタ絶縁膜の膜質の劣化を引き起こす。

【００２５】また、例えば記憶ノード電極ＭＮをタング
ステンなどの金属により形成し、キャパシタ絶縁膜を酸
化タンタル（Ta₂O₅ ）などの金属酸化物により形成す
る、いわゆるＭＩＭ（Metal-Insulator-Metal ）構造の
メモリキャパシタを形成する場合にも、上記のキャパシ
タ絶縁膜の劣化の問題が発生することがある。これは、
キャパシタ絶縁膜中の酸素によりタングステンなどの金
属が酸化されて容量の損失やリーク電流の増大などが起
こるのを防止するために、記憶ノード電極ＭＮの表面の
窒化処理を施すが、この窒化処理工程の処理温度がタン
グステンなどの金属の結晶化温度よりも高いことに起因
する。このように、記憶ノード電極ＭＮの結晶化温度よ
りも、記憶ノード電極ＭＮの表面窒化処理工程を含め
て、キャパシタ絶縁膜の形成工程の処理温度が高い場
合、記憶ノード電極ＭＮの結晶化が進行し、キャパシタ
絶縁膜の劣化が発生してしまう。

【００２６】さらに上記の問題は、半導体装置のキャパ
シタ絶縁膜を介して第１電極と第２電極が対向するキャ
パシタにおいて、第１電極を形成した後にキャパシタ絶
縁膜を形成するときに、第１電極の結晶化温度よりも高
い処理温度でキャパシタ絶縁膜を形成する場合に一般的
に起こる問題である。

【００２７】本発明は、上記の問題に鑑みなされたもの
であり、従って本発明の目的は、ＤＲＡＭのメモリキャ
パシタなどの半導体装置のキャパシタにおいて、良好な
膜質のキャパシタ絶縁膜を形成することができる半導体
記憶装置あるいは半導体装置の製造方法を提供すること
である。

【００２８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体記憶装置の製造方法は、記憶ノード
電極を持つメモリキャパシタを有するメモリセルが複数
個配置された半導体記憶装置の製造方法であって、基板
に記憶ノード電極を形成する工程と、前記記憶ノード電
極に第１の処理温度の熱処理を施す工程と、前記第１の
処理温度以下の第２の処理温度で、前記記憶ノード電極
の上層にキャパシタ絶縁膜を形成する工程と、前記キャ
パシタ絶縁膜の上層にプレート電極を形成する工程とを
有する。

【００２９】上記の本発明の半導体記憶装置の製造方法
は、基板に記憶ノード電極を形成し、記憶ノード電極に
第１の処理温度の熱処理を施す。次に、第１の処理温度
以下の第２の処理温度で、記憶ノード電極の上層にキャ
パシタ絶縁膜を形成する。次に、キャパシタ絶縁膜の上
層にプレート電極を形成する。

【００３０】上記の本発明の半導体記憶装置の製造方法
によれば、キャパシタ絶縁膜を形成する前にキャパシタ
絶縁膜を形成する工程の処理温度以上の熱処理を予め記
憶ノード電極に施すので、キャパシタ絶縁膜を形成する
工程において記憶ノード電極のグレイン成長（結晶化）
が進行するのを抑制することができる。従って、記憶ノ
ード電極の上層に良好な膜質のキャパシタ絶縁膜を形成
することができる。

【００３１】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記記憶ノード電極に第１の処理温度の
熱処理を施す工程において、加熱炉あるいは光照射熱処
理装置により熱処理を施す。キャパシタ絶縁膜を形成す
る工程で記憶ノード電極のグレイン成長（結晶化）が進
行しないように、予め十分グレイン成長させるように熱
処理を施すことができる。

【００３２】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記キャパシタ絶縁膜を形成する工程
が、前記記憶ノード電極の上層に窒化シリコン膜と酸化
シリコン膜の積層絶縁膜を形成する工程を含む。さらに
好適には、前記窒化シリコン膜と酸化シリコン膜の積層
絶縁膜を形成する工程が、前記記憶ノード電極の上層に
窒化シリコン膜を形成する工程と、前記窒化シリコン膜
の表面を酸化処理する工程を含む。また、好適には、前
記記憶ノード電極を形成する工程が、少なくともポリシ
リコンあるいはアモルファスシリコンのいずれかを含む
膜を形成する工程を含む。キャパシタ絶縁膜として、Ｎ
Ｏ膜（窒化膜−酸化膜の積層絶縁膜）を用い、記憶ノー
ド電極として、ポリシリコンあるいはアモルファスシリ
コンなどを用いることができる。

【００３３】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記キャパシタ絶縁膜を形成する工程
が、前記記憶ノード電極の表面の窒化処理工程を含む。
例えばキャパシタ絶縁膜として酸化タンタルを用い、記
憶ノード電極としてタングステンを用いる場合に、記憶
ノード電極が酸化されるのを防止することができる。

【００３４】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記キャパシタ絶縁膜を形成する工程
が、前記記憶ノード電極の上層に酸化タンタルなどの金
属酸化物膜を形成する工程を含む。また、好適には、前
記記憶ノード電極を形成する工程が、前記金属含有導電
膜を形成する工程においては、タングステン、窒化タン
グステン、チタン、あるいはルテニウムのいずれかを含
有する導電膜などの金属含有導電膜を形成する工程を含
む。キャパシタ絶縁膜として、酸化タンタルなどの金属
酸化物膜を用い、記憶ノード電極として、タングステ
ン、窒化タングステン、チタン、あるいはルテニウムな
どを含有する金属含有導電膜を用いることができる。

【００３５】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記記憶ノード電極をシリンダ型に形成
する。シリンダ型は、電極の周囲長を有効に表面積とし
て使用できるため、その占有面積の縮小化の中において
も、蓄積容量を確保しやすく、半導体記憶装置の微細
化、高集積化及び縮小化に最も適している。

【００３６】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、キャパシタ絶縁膜を介して
第１電極と第２電極が対向するキャパシタを有する半導
体装置の製造方法であって、基板に第１電極を形成する
工程と、前記第１電極に第１の処理温度の熱処理を施す
工程と、前記第１の処理温度以下の第２の処理温度で、
前記第１電極の上層にキャパシタ絶縁膜を形成する工程
と、前記キャパシタ絶縁膜の上層に第２電極を形成する
工程とを有する。

【００３７】上記の本発明の半導体装置の製造方法は、
キャパシタ絶縁膜を介して第１電極と第２電極が対向す
るキャパシタを有する半導体装置の製造方法において、
基板に第１電極を形成し、第１電極に第１の処理温度の
熱処理を施す。次に、第１の処理温度以下の第２の処理
温度で、第１電極の上層にキャパシタ絶縁膜を形成す
る。次に、キャパシタ絶縁膜の上層に第２電極を形成す
る。

【００３８】上記の本発明の半導体装置の製造方法によ
れば、キャパシタ絶縁膜を介して第１電極と第２電極が
対向するキャパシタを形成するときに、キャパシタ絶縁
膜を形成する前にキャパシタ絶縁膜を形成する工程の処
理温度以上の熱処理を予め第１電極に施すので、キャパ
シタ絶縁膜を形成する工程において第１電極のグレイン
成長（結晶化）が進行するのを抑制することができる。
従って、第１電極の上層に良好な膜質のキャパシタ絶縁
膜を形成することができる。

【００３９】

【発明の実施の形態】以下に、本発明の半導体記憶装置
の製造方法の実施の形態について図面を参照して説明す
る。

【００４０】第１実施形態 本発明に係る半導体記憶装置は、シリンダ型の記憶ノー
ド電極を有するＤＲＡＭ（Dynamic Random Access Memo
ry）であり、図１は、その断面図である。１個のトラン
ジスタと１個のメモリキャパシタとから１個のメモリセ
ルが構成されており、このメモリセルがマトリクス状に
並べられて形成されている。シリコン半導体基板１０上
の素子分離絶縁膜２０に区切られた活性領域上に薄膜の
酸化シリコンであるゲート絶縁膜２１、ポリシリコン層
３０ａとタングステンシリサイド３０ｂの積層体である
ポリサイド構造のゲート電極３０及びソース・ドレイン
拡散層１１などからなるトランジスタが形成されてお
り、その上層に例えば酸化シリコンからなる第１層間絶
縁膜２２が形成されている。

【００４１】層間絶縁膜２１にはソース・ドレイン拡散
層１１に達するビットコンタクトＢＣが開口されてお
り、例えば導電性不純物を含有するポリシリコンからな
るビットコンタクトプラグ３１が埋め込まれており、ポ
リシリコン層３２ａとタングステンシリサイド３２ｂの
積層体であるポリサイド構造のビット線３２に接続して
いる。

【００４２】ビット線３２を被覆して例えば酸化シリコ
ンからなる第２層間絶縁膜２３と、例えば窒化シリコン
からなる第３層間絶縁膜２４が形成されており、ソース
・ドレイン拡散層１１に達する記憶ノードコンタクトＭ
ＮＣが開口されており、例えば導電性不純物を含有する
ポリシリコンからなる記憶ノードコンタクトプラグ３３
が埋め込まれている。

【００４３】さらに、記憶ノードコンタクトプラグ３３
の上方には、例えばリンなどの導電性不純物を含有する
ポリシリコンからなる記憶ノード電極３４ｂ（ＭＮ）が
形成されている。記憶ノード電極ＭＮの表面を被覆し
て、例えばＮＯ膜（窒化膜−酸化膜の積層絶縁膜）から
なるキャパシタ絶縁膜２７が形成されており、その上層
には例えば導電性不純物を含有するポリシリコンからな
るプレート電極３６が形成されており、記憶ノード電極
ＭＮ、キャパシタ絶縁膜２７、及びプレート電極３６か
らなるキャパシタが形成されている。

【００４４】次に、本発明の半導体記憶装置の製造方法
について、図２〜図６の断面図を参照して説明する。

【００４５】まず、図２（ａ）に至るまでの工程につい
て説明する。半導体基板１０に例えばＬＯＣＯＳ法によ
り素子分離絶縁膜２０を形成し、活性領域において例え
ば熱酸化法により酸化シリコンからなるゲート絶縁膜２
１を形成し、その上層に例えばＣＶＤ（Chemical Vapor
Deposition ）法により導電性不純物を含有するポリシ
リコン層３０ａとタングステンシリサイド３０ｂの積層
体を形成して、ゲート電極パターンに加工し、ポリサイ
ド構造のゲート電極３０を形成する。次に、ゲート電極
３０をマスクにしてイオン注入を行い、ソース・ドレイ
ン拡散層１１を形成し、トランジスタを形成する。

【００４６】次に、図２（ｂ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、リフロー、エッ
チバックあるいはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などにより平坦
化して、第１層間絶縁膜２２を形成する。次に、フォト
リソグラフィー工程によりビットコンタクトの開口パタ
ーンのレジスト膜を形成し、例えばＲＩＥ（反応性イオ
ンエッチング）などのエッチングを施して、トランジス
タのソース・ドレイン拡散層１１に達するビットコンタ
クトＢＣを第１層間絶縁膜２２に開口する。次に、例え
ば導電性不純物を含有するポリシリコンでビットコンタ
クトＢＣ内を埋め込むように堆積させ、エッチバックな
どによりビットコンタクトＢＣの外部のポリシリコンを
除去してビットコンタクトプラグ３１を形成する。次
に、例えばＣＶＤ法により導電性不純物を含有するポリ
シリコン層３２ａとタングステンシリサイド３２ｂの積
層体を形成して、ビット線パターンに加工して、ポリサ
イド構造のビット線３２を形成する。

【００４７】次に、図２（ｃ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、リフローなどに
より平坦化して、第２層間絶縁膜２３を形成し、その上
層に例えばＣＶＤ法により窒化シリコンを堆積させ、第
３層間絶縁膜（エッチングストッパ）２４を形成する。
次に、フォトリソグラフィー工程により記憶ノードコン
タクトの開口パターンのレジスト膜を形成し、例えばＲ
ＩＥなどのエッチングを施して、トランジスタのソース
・ドレイン拡散層１１に達する記憶ノードコンタクトＭ
ＮＣを第１〜第３層間絶縁膜２２〜２４に開口する。次
に、例えば導電性不純物を含有するポリシリコンで記憶
ノードコンタクトＭＮＣを埋め込むように堆積させ、エ
ッチバックなどにより記憶ノードコンタクトＭＮＣの外
部のポリシリコンを除去して記憶ノードコンタクトプラ
グ３３を形成する。

【００４８】次に、図３（ｄ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを数１００ｎｍ〜１μｍ程度
の膜厚で堆積させ、第１記憶ノード形成用層２５を形成
する。

【００４９】次に、図３（ｅ）に示すように、フォトリ
ソグラフィー工程により記憶ノード電極パターンのレジ
スト膜を形成し、例えばＲＩＥなどのエッチングを施す
ことにより、記憶ノード電極の型となる基板側ほど狭ま
る順テーパ状の開口部Ｈを有する第１記憶ノード形成用
層２５ａに加工する。開口部Ｈの形成においては、開口
部Ｈ内に記憶ノードコンタクトプラグ３３が露出するよ
うにして形成する。

【００５０】次に、図４（ｆ）に示すように、例えば、
ＣＶＤ法により開口部Ｈの側壁を被覆して全面にリンな
どの導電性不純物を含有するアモルファスシリコンある
いはポリシリコンなどの導電体を数１０ｎｍの膜厚で堆
積させ、記憶ノードコンタクトプラグ３３と接続する記
憶ノード電極用層３４を形成する。アモルファスシリコ
ンの成膜温度としては、例えば５３０℃とすることがで
きる。次に、例えばＣＶＤ法により記憶ノード電極用層
３４の上層に、開口部Ｈを埋め込んで全面に酸化シリコ
ンを数１００ｎｍの膜厚で堆積させ、第２記憶ノード形
成用層２６を形成する。

【００５１】次に、図４（ｇ）に示すように、例えば上
方から第２記憶ノード形成用層２６と記憶ノード電極用
層３４を順次エッチバック、あるいは、ＣＭＰ法により
上方から研磨することにより、個々に分割された記憶ノ
ード電極３４ａおよび第２記憶ノード形成用層２６ａと
する。

【００５２】次に、図５（ｈ）に示すように、フッ酸系
のウェットエッチングを施して、第１記憶ノード形成用
層２５ａおよび第２記憶ノード形成用層２６ａを除去す
る。このとき、第３層間絶縁膜２４はエッチングストッ
パとして機能する。

【００５３】次に、図５（ｉ）に示すように、例えば拡
散炉などの加熱炉を用いて、あるいは光照射熱処理装置
を用いて、記憶ノード電極３４ａを形成するアモルファ
スシリコンあるいはポリシリコンなどの導電体に熱処理
を施し、グレイン成長させた記憶ノード電極３４ｂとす
る。ここで、記憶ノード電極をアモルファスシリコンあ
るいはポリシリコンにより形成する場合には、シリコン
の結晶化温度は５００〜６００℃程度であることから、
この熱処理温度としてはグレイン成長を促すために５０
０〜６００℃以上（シリコンの結晶化温度以上）である
必要があるが、記憶ノード電極３４ｂの表面処理（表面
窒化処理）工程を含めたキャパシタ絶縁膜の形成工程に
おいてグレイン成長が進行してキャパシタ絶縁膜が劣化
しないように、キャパシタ絶縁膜を形成する工程の処理
温度以上の温度とする。例えば、キャパシタ絶縁膜を形
成する工程の処理温度の最高温度が８５０℃である場合
には、８５０℃以上の熱処理を施す。

【００５４】次に、図６に示すように、例えば記憶ノー
ド電極３４ｂ（ＭＮ）表面上の異物やパーティクルなど
を洗浄により除去し、記憶ノード電極３４ｂ（ＭＮ）表
面の自然酸化膜をフッ酸系のウェットエッチング（１：
１００ＦＨ溶液で６０秒の処理）により除去した後、例
えばアンモニア雰囲気下で８５０℃、６０秒の処理によ
り記憶ノード電極３４ｂ（ＭＮ）表面を窒化し、さらに
例えば７５０℃の処理温度での減圧ＣＶＤ法あるいはＲ
ＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔ
ｉｏｎ ）法などにより４．６ｎｍの膜厚の窒化シリコ
ン膜を形成し、さらに例えば酸素雰囲気下での熱処理
（H₂：O₂＝１：１、８５０℃、１０分）により窒化シリ
コン膜の表面に１５ｎｍの膜厚の酸化シリコン膜を形成
して、記憶ノード電極３４ｂ（ＭＮ）を被覆するＮＯ膜
（窒化膜−酸化膜の積層絶縁膜）からなるキャパシタ絶
縁膜２７を形成する。ここで、キャパシタ絶縁膜２７の
形成工程の処理温度は、上記の記憶ノード電極のグレイ
ン成長のための熱処理温度以下となるようにする。

【００５５】次に例えばＣＶＤ法により導電性不純物を
含有するポリシリコンを１００〜数１００ｎｍの膜厚で
堆積させてプレート電極３６を形成し、図１に示す構造
を有するキャパシタを完成させる。以下の工程として
は、キャパシタなどの被覆して全面に上層絶縁膜を形成
し、必要に応じて上層配線を形成するなどして、所望の
半導体記憶装置を製造することができる。

【００５６】本実施形態の半導体記憶装置の製造方法に
よれば、キャパシタ絶縁膜を形成する前にキャパシタ絶
縁膜を形成する工程の処理温度以上の熱処理を予め記憶
ノード電極に施すことから、キャパシタ絶縁膜を形成す
る工程において記憶ノード電極のグレイン成長（結晶
化）が進行するのを抑制することができ、これにより、
記憶ノード電極の上層に良好な膜質のキャパシタ絶縁膜
を形成することができる。

【００５７】実施例 （試料１（本発明）の作成）上記の実施形態において、
成膜温度５３０℃のＣＶＤ法により、導電性不純物とし
てリンを２×１０²⁰atoms/cm^-3の濃度で含有するアモル
ファスシリコンを堆積させて記憶ノード電極を形成し、
パターン加工した後、グレイン成長させる熱処理として
拡散炉により８５０℃の熱処理を施した。次に、記憶ノ
ード電極表面上の異物やパーティクルなどを洗浄により
除去し、記憶ノード電極３４ｂ表面の自然酸化膜をフッ
酸系のウェットエッチング（１：１００ＦＨ溶液で６０
秒の処理）により除去した。次に、アンモニア雰囲気下
で８５０℃、６０秒の処理により記憶ノード電極３４ｂ
表面を窒化し、さらに例えば７５０℃の処理温度での減
圧ＣＶＤ法により４．６ｎｍの膜厚の窒化シリコン膜を
形成した。次に、酸素雰囲気下での熱処理（H₂：O₂＝
１：１、８５０℃、１０分）により窒化シリコン膜の表
面に１５ｎｍの膜厚の酸化シリコン膜を形成して、記憶
ノード電極を被覆するＮＯ膜（窒化膜−酸化膜の積層絶
縁膜）からなるキャパシタ絶縁膜を形成した。次に、成
膜温度５３０℃のＣＶＤ法により、導電性不純物として
リンを２×１０²⁰atoms/cm^-3の濃度で含有するアモルフ
ァスシリコンを堆積させてプレート電極を形成して、キ
ャパシタを形成した。

【００５８】（試料２（本発明）の作成）実施例１のグ
レイン成長させる熱処理として光照射熱処理装置により
８５０℃のＲＴＡ（Rapid Thermal Annealing ）処理を
施した他は、試料１と同様にして、試料２を作成した。

【００５９】（試料３（比較例）の作成）実施例１のグ
レイン成長させる熱処理として光照射熱処理装置により
８００℃のＲＴＡ（Rapid Thermal Annealing ）処理を
施した他は、試料１と同様にして、試料３を作成した。

【００６０】（試料４（比較例）の作成）実施例１のグ
レイン成長させる熱処理を行わない他は、試料１と同様
にして、試料４を作成した。

【００６１】（定電圧ＴＤＤＢ試験）上記の各試料（試
料１〜４）について、定電圧ＴＤＤＢ（Time Dependenc
e ofDielectric Breakdown ）試験（定電圧を印加した
ときのキャパシタ絶縁膜の絶縁破壊までの平均寿命測
定）を行った。結果を図７に示す。

【００６２】図７に示すように、本発明に係る試料１，
２（本発明）は、試料３，４（比較例）に比べて絶縁破
壊までの平均寿命が長くなり、キャパシタ絶縁膜の膜質
が改善されていることが確認された。

【００６３】第２実施形態 本実施形態に係る半導体記憶装置は、図１に示す第１実
施形態のシリンダ型の記憶ノード電極を有するＤＲＡＭ
と同様であるが、記憶ノード電極３４ｂが例えばタング
ステン、窒化タングステン、チタン、あるいはルテニウ
ムなどを含有する金属含有導電膜から構成されており、
キャパシタ絶縁膜２７が酸化タンタル（Ta₂O₅ ）などの
金属酸化物膜から構成されている。以上の点を除いて
は、第１実施形態と実質的に同様である。

【００６４】上記の半導体記憶装置の製造方法は、図３
（ｅ）に至るまでの工程は第１実施形態とほぼ同様に形
成することができる。図３（ｅ）に示すように、開口部
Ｈを有する第１記憶ノード形成用層２５ａに加工した
後、図４（ｆ）に示すように、例えば、ＣＶＤ法により
開口部Ｈの側壁を被覆して全面にタングステン、窒化タ
ングステン、チタン、あるいはルテニウムなどを含有す
る金属含有導電膜を数１０ｎｍの膜厚で堆積させ、記憶
ノードコンタクトプラグ３３と接続する記憶ノード電極
用層３４を形成する。タングステンの場合、成膜温度と
しては、例えば３５０〜５００℃とすることができる。
次に、例えばＣＶＤ法により記憶ノード電極用層３４の
上層に、開口部Ｈを埋め込んで全面に酸化シリコンを数
１００ｎｍの膜厚で堆積させ、第２記憶ノード形成用層
２６を形成する。

【００６５】次に、図４（ｇ）に示すように、例えば上
方から第２記憶ノード形成用層２６と記憶ノード電極用
層３４を順次エッチバック、あるいは、ＣＭＰ法により
上方から研磨することにより、個々に分割された記憶ノ
ード電極３４ａおよび第２記憶ノード形成用層２６ａと
する。

【００６６】次に、図５（ｈ）に示すように、フッ酸系
のウェットエッチングを施して、第１記憶ノード形成用
層２５ａおよび第２記憶ノード形成用層２６ａを除去す
る。このとき、第３層間絶縁膜２４はエッチングストッ
パとして機能する。

【００６７】次に、図５（ｉ）に示すように、例えば拡
散炉などの加熱炉を用いて、あるいは光照射熱処理装置
を用いて、記憶ノード電極３４ａを形成するタングステ
ンなどの金属含有導電膜に熱処理を施し、グレイン成長
させた記憶ノード電極３４ｂとする。この熱処理温度と
しては、例えば５００〜６００℃であり、記憶ノード電
極３４ｂの表面処理（表面窒化処理）工程を含めたキャ
パシタ絶縁膜の形成工程においてグレイン成長が進行し
てキャパシタ絶縁膜が劣化しないように、キャパシタ絶
縁膜を形成する工程の処理温度以上の温度とする。

【００６８】次に、図６に示すように、例えば記憶ノー
ド電極３４ｂ（ＭＮ）表面上の異物やパーティクルなど
を洗浄により除去し、例えば４００℃以下のＣＶＤ法に
より記憶ノード電極３４ｂ（ＭＮ）表面を窒化した後、
例えば３５０〜５５０℃の処理温度でのＣＶＤ法により
酸化タンタル膜を形成し、さらに例えば酸素あるいはオ
ゾン（O₂、O₃）雰囲気下での５００〜６００℃での熱処
理を施して、記憶ノード電極３４ｂ（ＭＮ）をキャパシ
タ絶縁膜２７を形成する。ここで、キャパシタ絶縁膜２
７の形成工程の処理温度は、上記の記憶ノード電極のグ
レイン成長のための熱処理温度以下となるようにする。
上記の酸素あるいはオゾン雰囲気下での熱処理により、
酸化タンタル膜中に十分な量の酸素が供給され、あるい
は酸化タンタルの結晶性が高められて、キャパシタ絶縁
膜の膜質が向上し、リーク電流が抑制される。また、上
記の酸素あるいはオゾン雰囲気下での熱処理に先立って
記憶ノード電極３４ｂ（ＭＮ）表面を窒化処理すること
により、タングステンなどの金属含有導電膜が酸化され
るのを抑制することができる。

【００６９】次に例えばＣＶＤ法により導電性不純物を
含有するポリシリコンを１００〜数１００ｎｍの膜厚で
堆積させてプレート電極３６を形成し、図１に示す構造
を有するキャパシタを完成させる。以下の工程として
は、キャパシタなどの被覆して全面に上層絶縁膜を形成
し、必要に応じて上層配線を形成するなどして、所望の
半導体記憶装置を製造することができる。

【００７０】上記の本実施形態の半導体記憶装置の製造
方法によれば、第１実施形態と同様に、キャパシタ絶縁
膜を形成する前にキャパシタ絶縁膜を形成する工程の処
理温度以上の熱処理を予め記憶ノード電極に施すことか
ら、キャパシタ絶縁膜を形成する工程において記憶ノー
ド電極のグレイン成長（結晶化）が進行するのを抑制す
ることができ、これにより、記憶ノード電極の上層に良
好な膜質のキャパシタ絶縁膜を形成することができる。

【００７１】本発明の半導体記憶装置の製造方法は、メ
モリキャパシタを有するＤＲＡＭやＶＲＡＭなど、キャ
パシタ（記憶ノード）を有する半導体記憶装置であれば
適用可能である。

【００７２】本発明の半導体記憶装置の製造方法は、上
記の実施の形態に限定されない。例えば、記憶ノード電
極としては、アモルファスシリコン、ポリシリコン、あ
るいは、金属膜などを用いることができ、キャパシタ絶
縁膜の形成工程における熱処理により結晶性が変化しう
る導電性材料であれば用いることが可能である。キャパ
シタの形状としては、シリンダ型の他、スタック型、フ
ィン型、トレンチ型など、種々の形状に適用することが
できる。また、キャパシタとしては、ＤＲＡＭのメモリ
キャパシタに限らず、半導体装置においてキャパシタ絶
縁膜を介して第１電極と第２電極が対向するキャパシタ
であれば本発明を適用することができる。また、記憶ノ
ードコンタクト電極を形成するための記憶ノードコンタ
クトホールは、レジストをパターニングして絶縁膜の途
中まで開口し、開口部の側壁に開口径を狭める層を形成
して、フォトリソグラフィーの解像度以上に微細な径の
コンタクトホールとしてもよい。また、トランジスタ部
分の構造および製造方法などは特に限定されず、ポリサ
イドなどのゲート電極、ＬＤＤ構造のソース・ドレイン
拡散層など、様々な構造をとることが可能である。さら
に、ロジックＬＳＩやその他の半導体素子あるいは装置
との混載も可能である。その他、本発明の要旨を逸脱し
ない範囲で種々の変更が可能である。

【００７３】

【発明の効果】本発明によれば、ＤＲＡＭのメモリキャ
パシタなどの半導体装置のキャパシタにおいて、良好な
膜質のキャパシタ絶縁膜を形成することができる半導体
記憶装置あるいは半導体装置の製造方法を提供すること
ができる。

【図面の簡単な説明】

【図１】図１は第１実施形態に係る半導体記憶装置の断
面図である。

【図２】図２は第１実施形態に係る半導体記憶装置の製
造方法の製造工程を示す断面図であり、（ａ）はソース
・ドレイン拡散層の形成工程まで、（ｂ）はビット線の
形成工程まで、（ｃ）は記憶ノードコンタクトプラグの
形成工程までを示す。

【図３】図３は図２の続きの工程を示す断面図であり、
（ｄ）は第１記憶ノード形成用層の形成工程まで、
（ｅ）は開口部の形成工程までを示す。

【図４】図４は図３の続きの工程を示す断面図であり、
（ｆ）は第２記憶ノード形成用層の形成工程まで、
（ｇ）は個々の記憶ノード電極に分離する工程までを示
す。

【図５】図５は図４の続きの工程を示す断面図であり、
（ｈ）は第１および第２記憶ノード形成用層の除去工程
まで、（ｉ）は記憶ノード電極をグレイン成長させる熱
処理工程までを示す。

【図６】図６は図５の続きの工程を示すキャパシタ絶縁
膜を形成する工程までの断面図である。

【図７】図７は実施例における定電圧ＴＤＤＢ試験の結
果を示す図である。

【図８】図８は従来例に係る半導体記憶装置の断面図で
ある。

【図９】図９は従来例に係る半導体記憶装置の製造方法
の製造工程を示す断面図であり、（ａ）はソース・ドレ
イン拡散層の形成工程まで、（ｂ）はビット線の形成工
程まで、（ｃ）は記憶ノードコンタクトプラグの形成工
程までを示す。

【図１０】図１０は図９の続きの工程を示す断面図であ
り、（ｄ）は第１記憶ノード形成用層の形成工程まで、
（ｅ）は開口部の形成工程までを示す。

【図１１】図１１は図１０の続きの工程を示す断面図で
あり、（ｆ）は第２記憶ノード形成用層の形成工程ま
で、（ｇ）は個々の記憶ノード電極に分離する工程まで
を示す。

【図１２】図１２は図１１の続きの工程を示す断面図で
あり、（ｈ）は第１および第２記憶ノード形成用層の除
去工程まで、（ｉ）はキャパシタ絶縁膜を形成する工程
までを示す。

【符号の説明】

１０…半導体基板、１１…ソース・ドレイン拡散層、２
０…素子分離絶縁膜、２１…ゲート絶縁膜、２２…第１
層間絶縁膜、２３…第２層間絶縁膜、２４…第３層間絶
縁膜（エッチングストッパ）、２５，２５ａ…第１記憶
ノード形成用層、２６，２６ａ…第２記憶ノード形成用
層、２７…キャパシタ絶縁膜、３０ａ…ポリシリコン
層、３０ｂ…タングステンシリサイド、３０…ゲート電
極、３１…ビットコンタクトプラグ、３２ａ…ポリシリ
コン層、３２ｂ…タングステンシリサイド、３２…ビッ
ト線、３３…記憶ノードコンタクトプラグ、３４…記憶
ノード電極用層、３４ａ，３４ｂ…記憶ノード電極、３
６…プレート電極、ＭＮ…記憶ノード電極、ＭＮＣ…記
憶ノードコンタクト、ＢＣ…ビットコンタクト、Ｈ…開
口部。

Claims (13)

【特許請求の範囲】
1. 【請求項１】記憶ノード電極を持つメモリキャパシタを
   有するメモリセルが複数個配置された半導体記憶装置の
   製造方法であって、 基板に記憶ノード電極を形成する工程と、 前記記憶ノード電極に第１の処理温度の熱処理を施す工
   程と、 前記第１の処理温度以下の第２の処理温度で、前記記憶
   ノード電極の上層にキャパシタ絶縁膜を形成する工程
   と、 前記キャパシタ絶縁膜の上層にプレート電極を形成する
   工程とを有する半導体記憶装置の製造方法。
2. 【請求項２】前記記憶ノード電極に第１の処理温度の熱
   処理を施す工程において、加熱炉により熱処理を施す請
   求項１記載の半導体記憶装置の製造方法。
3. 【請求項３】前記記憶ノード電極に第１の処理温度の熱
   処理を施す工程において、光照射熱処理装置により熱処
   理を施す請求項１記載の半導体記憶装置の製造方法。
4. 【請求項４】前記キャパシタ絶縁膜を形成する工程が、
   前記記憶ノード電極の上層に窒化シリコン膜と酸化シリ
   コン膜の積層絶縁膜を形成する工程を含む請求項１記載
   の半導体記憶装置の製造方法。
5. 【請求項５】前記窒化シリコン膜と酸化シリコン膜の積
   層絶縁膜を形成する工程が、前記記憶ノード電極の上層
   に窒化シリコン膜を形成する工程と、前記窒化シリコン
   膜の表面を酸化処理する工程を含む請求項４記載の半導
   体記憶装置の製造方法。
6. 【請求項６】前記記憶ノード電極を形成する工程が、少
   なくともポリシリコンあるいはアモルファスシリコンの
   いずれかを含む膜を形成する工程を含む請求項１記載の
   半導体記憶装置の製造方法。
7. 【請求項７】前記キャパシタ絶縁膜を形成する工程が、
   前記記憶ノード電極の表面の窒化処理工程を含む請求項
   １記載の半導体記憶装置の製造方法。
8. 【請求項８】前記キャパシタ絶縁膜を形成する工程が、
   前記記憶ノード電極の上層に金属酸化物膜を形成する工
   程を含む請求項１記載の半導体記憶装置の製造方法。
9. 【請求項９】前記金属酸化物膜を形成する工程において
   は、酸化タンタルを形成する請求項８記載の半導体記憶
   装置の製造方法。
10. 【請求項１０】前記記憶ノード電極を形成する工程が、
    金属含有導電膜を形成する工程を含む請求項１記載の半
    導体記憶装置の製造方法。
11. 【請求項１１】前記金属含有導電膜を形成する工程にお
    いては、少なくともタングステン、窒化タングステン、
    チタン、あるいはルテニウムのいずれかを含有する導電
    膜を形成する請求項１０記載の半導体記憶装置の製造方
    法。
12. 【請求項１２】前記記憶ノード電極をシリンダ型に形成
    する請求項１記載の半導体記憶装置の製造方法。
13. 【請求項１３】キャパシタ絶縁膜を介して第１電極と第
    ２電極が対向するキャパシタを有する半導体装置の製造
    方法であって、 基板に第１電極を形成する工程と、 前記第１電極に第１の処理温度の熱処理を施す工程と、 前記第１の処理温度以下の第２の処理温度で、前記第１
    電極の上層にキャパシタ絶縁膜を形成する工程と、 前記キャパシタ絶縁膜の上層に第２電極を形成する工程
    とを有する半導体装置の製造方法。