JP2915825B2 - 半球形粒子シリコン上での窒化チタン（ＴｉＮ）の気相成長法を用いた蓄積キャパシタ構造（ＳＴＣ構造）の半導体メモリ蓄積装置およびその製造方法 - Google Patents
半球形粒子シリコン上での窒化チタン（ＴｉＮ）の気相成長法を用いた蓄積キャパシタ構造（ＳＴＣ構造）の半導体メモリ蓄積装置およびその製造方法Info
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ蓄積装置
およびその製造方法に関するものであり、より詳細に
は、３次元積層形（積み上げ形）キャパシタ構造（スタ
ックトキャパシタセル：ＳＴＣ）を有するメモリ蓄積装
置および高密度のダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭｓ）のようなメモリ蓄積装置の製造に
使用可能な３次元積層形キャパシタ構造の製造プロセス
に関する。
およびその製造方法に関するものであり、より詳細に
は、３次元積層形（積み上げ形）キャパシタ構造（スタ
ックトキャパシタセル：ＳＴＣ）を有するメモリ蓄積装
置および高密度のダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭｓ）のようなメモリ蓄積装置の製造に
使用可能な３次元積層形キャパシタ構造の製造プロセス
に関する。
【０００２】
【従来の技術】ダイナミックな半導体メモリ蓄積装置に
おいて、回路の動作を通じて生じる寄生容量やノイズの
発生に関係なく十分な電荷（即ち、キャパシタ容量）を
保てるように、蓄積ノードのキャパシタセルプレートを
大きくすることは重要なことである。多くの半導体集積
回路において、回路の集積密度はかなりな一定の割合で
増加し続けている。蓄積ノ−ド容量を維持させることに
関する問題は、ＤＲＡＭアレイの密度を、次世代のメモ
リ装置のために増加させ続けるという点で、特に重要で
ある。発展する次世代のメモリアレイ装置の製造を成功
させるために、要求されるキャパシタレベルを維持し密
にパック（集積）された蓄積セルの能力は、半導体製造
技術の決定的要因となる。集積密度の増加と同様に、密
にパックされたメモリ装置内の蓄積ノードのサイズを維
持する１つの方法は、積み上げ形（積層形）蓄積セルの
設計を用いることである。この技術では、多結晶シリコ
ン（ポリシリコンまたはポリ）等の２層またはそれ以上
の層の導電物質膜は、各ポリ層間にはさまれた絶縁層と
ともに、シリコンウェファ上の形成されたアクセス装置
の上に堆積される。この方法により構築されたセルは、
積み上げ形（積層形）キャパシタセル（stacked capaci
tor cell：ＳＴＣ）として知られている。このようなセ
ルでは、キャパシタプレートがアクセス装置上の空間を
利用して形成されているのでソフトエラー率（Soft err
or rate：ＳＥＲ）は低く、かつ高い誘電率を有する。
このキャパシタプレートは、内部のプレートとして、絶
縁層とともに形成される。
おいて、回路の動作を通じて生じる寄生容量やノイズの
発生に関係なく十分な電荷（即ち、キャパシタ容量）を
保てるように、蓄積ノードのキャパシタセルプレートを
大きくすることは重要なことである。多くの半導体集積
回路において、回路の集積密度はかなりな一定の割合で
増加し続けている。蓄積ノ−ド容量を維持させることに
関する問題は、ＤＲＡＭアレイの密度を、次世代のメモ
リ装置のために増加させ続けるという点で、特に重要で
ある。発展する次世代のメモリアレイ装置の製造を成功
させるために、要求されるキャパシタレベルを維持し密
にパック（集積）された蓄積セルの能力は、半導体製造
技術の決定的要因となる。集積密度の増加と同様に、密
にパックされたメモリ装置内の蓄積ノードのサイズを維
持する１つの方法は、積み上げ形（積層形）蓄積セルの
設計を用いることである。この技術では、多結晶シリコ
ン（ポリシリコンまたはポリ）等の２層またはそれ以上
の層の導電物質膜は、各ポリ層間にはさまれた絶縁層と
ともに、シリコンウェファ上の形成されたアクセス装置
の上に堆積される。この方法により構築されたセルは、
積み上げ形（積層形）キャパシタセル（stacked capaci
tor cell：ＳＴＣ）として知られている。このようなセ
ルでは、キャパシタプレートがアクセス装置上の空間を
利用して形成されているのでソフトエラー率（Soft err
or rate：ＳＥＲ）は低く、かつ高い誘電率を有する。
このキャパシタプレートは、内部のプレートとして、絶
縁層とともに形成される。
【０００３】
【発明が解決しようとする課題】しかしながら、積み上
げ型キャパシタセル構造のメモリ蓄積装置では、蓄積電
極領域はそれ自身のセル領域内に限定されるので、従来
の積み上げ型キャパシタセルの構成（ＳＴＣ）で十分な
蓄積容量を確保することは困難であった。また、絶縁層
の厚さを正当な厚さにすると、積み上げ形キャパシタセ
ル（ＳＴＣ構造）のキャパシタ内のポリシリコン層間で
の良好な誘電ブレークダウン特性を保つことが主要な問
題点となる。本発明は、上記した従来の積み上げ形（積
層形）キャパシタセル構造（ＳＴＣ構造）の半導体メモ
リ蓄積装置の有する問題を解決するためになされたもの
であり、その目的とするところは、与えられたメモリセ
ル領域内で大きな蓄積容量および高い誘電容量を得るこ
とができ、良好な誘電ブレークダウン特性を有する積み
上げ型キャパシタセル構造（ＳＴＣ構造）の半導体メモ
リ蓄積装置およびその製造方法を提供することにある。
げ型キャパシタセル構造のメモリ蓄積装置では、蓄積電
極領域はそれ自身のセル領域内に限定されるので、従来
の積み上げ型キャパシタセルの構成（ＳＴＣ）で十分な
蓄積容量を確保することは困難であった。また、絶縁層
の厚さを正当な厚さにすると、積み上げ形キャパシタセ
ル（ＳＴＣ構造）のキャパシタ内のポリシリコン層間で
の良好な誘電ブレークダウン特性を保つことが主要な問
題点となる。本発明は、上記した従来の積み上げ形（積
層形）キャパシタセル構造（ＳＴＣ構造）の半導体メモ
リ蓄積装置の有する問題を解決するためになされたもの
であり、その目的とするところは、与えられたメモリセ
ル領域内で大きな蓄積容量および高い誘電容量を得るこ
とができ、良好な誘電ブレークダウン特性を有する積み
上げ型キャパシタセル構造（ＳＴＣ構造）の半導体メモ
リ蓄積装置およびその製造方法を提供することにある。
【０００４】
【課題を解決するための手段および作用】本発明の半導
体メモリ蓄積装置の製造方法は、高密度／高容量のダイ
ナミック・ランダム・アクセス半導体メモリ蓄積装置
（Dynamic Random Access Memory：ＤＲＡＭ）の製造プ
ロセス内において、サポート基板をはさんで、均一で強
固な蓄積キャパシタセル構造を形成し、これにより蓄積
キャパシタセル表面領域が最大化される。本発明の蓄積
キャパシタ構造の半導体メモリ蓄積装置の製造方法で
は、支持基板（１０）を形成するステップと、前記支持
基板（１０）上に内面と外面を有する最下位の導電キャ
パシタプレート（７１）を半球形粒子ポリシリコンから
形成するステップと、前記半球形粒子ポリシリコンに隣
接し同一の広がりを有する窒化チタン層（７２）を形成
するステップと、前記窒化チタン層（７２）に隣接し同
一の広がりを有する絶縁層（８１）を形成するステップ
と、前記絶縁層（８１）上で同一の広がりを有する最上
面の導電キャパシタ面（８２）を形成するステップとか
ら構成されている。このように、支持基板（１０）上に
上記構造のキャパシタを形成することを特徴としてい
る。従って、導電キャパシタプレート（７１）の半球形
粒子ポリシリコンは、窒化チタン層（７２）で強力に保
護され、良好な誘電ブレークダウン特性を有する。
体メモリ蓄積装置の製造方法は、高密度／高容量のダイ
ナミック・ランダム・アクセス半導体メモリ蓄積装置
（Dynamic Random Access Memory：ＤＲＡＭ）の製造プ
ロセス内において、サポート基板をはさんで、均一で強
固な蓄積キャパシタセル構造を形成し、これにより蓄積
キャパシタセル表面領域が最大化される。本発明の蓄積
キャパシタ構造の半導体メモリ蓄積装置の製造方法で
は、支持基板（１０）を形成するステップと、前記支持
基板（１０）上に内面と外面を有する最下位の導電キャ
パシタプレート（７１）を半球形粒子ポリシリコンから
形成するステップと、前記半球形粒子ポリシリコンに隣
接し同一の広がりを有する窒化チタン層（７２）を形成
するステップと、前記窒化チタン層（７２）に隣接し同
一の広がりを有する絶縁層（８１）を形成するステップ
と、前記絶縁層（８１）上で同一の広がりを有する最上
面の導電キャパシタ面（８２）を形成するステップとか
ら構成されている。このように、支持基板（１０）上に
上記構造のキャパシタを形成することを特徴としてい
る。従って、導電キャパシタプレート（７１）の半球形
粒子ポリシリコンは、窒化チタン層（７２）で強力に保
護され、良好な誘電ブレークダウン特性を有する。
【０００５】本発明の製造方法の好ましい態様において
は、支持基板（１０）はシリコン基板から構成されてい
る。本発明の製造方法の好ましい態様においては、最下
位の導電キャパシタプレート（７１）の形成ステップよ
り以前に、平行な導電線（１２）対間で、最下位の導電
キャパシタプレート（７１）および支持基板（１０）間
を接続する導電プラグ（１３）を形成するステップをさ
らに含む。本発明の製造方法の好ましい態様において
は、導電プラグ（１３）は導電性のドープされたポリシ
リコンから形成される。本発明の製造方法の好ましい態
様においては、絶縁層（８１）は窒化物から形成され
る。本発明の製造方法の好ましい態様におけるプロセス
は、ダイナミック・ランダム・アクセス・メモリ装置を
形成することを特徴とする。
は、支持基板（１０）はシリコン基板から構成されてい
る。本発明の製造方法の好ましい態様においては、最下
位の導電キャパシタプレート（７１）の形成ステップよ
り以前に、平行な導電線（１２）対間で、最下位の導電
キャパシタプレート（７１）および支持基板（１０）間
を接続する導電プラグ（１３）を形成するステップをさ
らに含む。本発明の製造方法の好ましい態様において
は、導電プラグ（１３）は導電性のドープされたポリシ
リコンから形成される。本発明の製造方法の好ましい態
様においては、絶縁層（８１）は窒化物から形成され
る。本発明の製造方法の好ましい態様におけるプロセス
は、ダイナミック・ランダム・アクセス・メモリ装置を
形成することを特徴とする。
【０００６】本発明の製造方法において、半球形粒子ポ
リシリコンの形成は、支持基板（１０）上の平面化層
（１４）内に開口部を形成するステップと、開口部内に
シリコンの多重層（３１、４１、５１）を形成し、該シ
リコンの第１の層（３１）と該シリコンの最後の層（５
１）はアモルファスシリコンで形成されるステップと、
シリコンの多重層内の各層間のシリコン粒子境界で多重
シリコンインタフェース層（３２、３４）を形成するス
テップと、内部と外部の表面が露光された個々の容器構
造へとシリコンの多重層（３１、４１、５１）を分離す
るステップと、露光されたアモルファスシリコン層であ
る第１の層および最後の層（３１、５１）の内部と外部
を半球形粒子ポリシリコンへ変換し、該半球形粒子ポリ
シリコンが最下位の導電性キャパシタ・プレート（７
１）となるステップとを、さらに含んでいる。開口部の
形により、半球形粒子ポリシリコン膜の形状が決定され
る。
リシリコンの形成は、支持基板（１０）上の平面化層
（１４）内に開口部を形成するステップと、開口部内に
シリコンの多重層（３１、４１、５１）を形成し、該シ
リコンの第１の層（３１）と該シリコンの最後の層（５
１）はアモルファスシリコンで形成されるステップと、
シリコンの多重層内の各層間のシリコン粒子境界で多重
シリコンインタフェース層（３２、３４）を形成するス
テップと、内部と外部の表面が露光された個々の容器構
造へとシリコンの多重層（３１、４１、５１）を分離す
るステップと、露光されたアモルファスシリコン層であ
る第１の層および最後の層（３１、５１）の内部と外部
を半球形粒子ポリシリコンへ変換し、該半球形粒子ポリ
シリコンが最下位の導電性キャパシタ・プレート（７
１）となるステップとを、さらに含んでいる。開口部の
形により、半球形粒子ポリシリコン膜の形状が決定され
る。
【０００７】本発明の製造方法の好ましい態様において
は、平面化絶縁層（１４）は、テトラ−エチル−オルソ
−ケイ酸塩（ＴＥＯＳ）、ホウ素リンケイ酸物のガラ
ス、および窒化物の内の１つ、もしくはそれらの化合物
で形成される。
は、平面化絶縁層（１４）は、テトラ−エチル−オルソ
−ケイ酸塩（ＴＥＯＳ）、ホウ素リンケイ酸物のガラ
ス、および窒化物の内の１つ、もしくはそれらの化合物
で形成される。
【０００８】本発明の製造方法の好ましい態様において
は、平面化絶縁層（１４）は、化学的機械的な研磨によ
って平面化される。本発明の製造方法の好ましい態様に
おいては、アモルファスシリコン層を半球形粒子ポリシ
リコンへ変換するステップは、さらに、該アモルファス
シリコン層に対し急熱処理を行うステップを含み、この
ステップにより、アモルファス・シリコン層内部のシリ
コン層のシリコン原子が残つており該シリコン境界層
（３２、３４）へ入り込まない間は、第１のシリコン層
（３１）および最後のシリコン層（５１）から得られる
シリコン原子が消費されるステップを含んでいる。
は、平面化絶縁層（１４）は、化学的機械的な研磨によ
って平面化される。本発明の製造方法の好ましい態様に
おいては、アモルファスシリコン層を半球形粒子ポリシ
リコンへ変換するステップは、さらに、該アモルファス
シリコン層に対し急熱処理を行うステップを含み、この
ステップにより、アモルファス・シリコン層内部のシリ
コン層のシリコン原子が残つており該シリコン境界層
（３２、３４）へ入り込まない間は、第１のシリコン層
（３１）および最後のシリコン層（５１）から得られる
シリコン原子が消費されるステップを含んでいる。
【０００９】本発明の製造方法の好ましい態様において
は、アモルファスシリコン層を半球形粒子ポリシリコン
へ変換するステップは、さらにアモルファスシリコン層
を高真空で熱処理するステップを含み、このステップに
より、アモルファス・シリコン層内部のシリコン層のシ
リコン原子が残つており該シリコン層の境界へ入り込ま
ない間は、第１のシリコン層（３１）および最後のシリ
コン層（５１）から得られるシリコン原子が消費される
ステップを含んでいる。これにより、半球形粒子の形成
が促進される。
は、アモルファスシリコン層を半球形粒子ポリシリコン
へ変換するステップは、さらにアモルファスシリコン層
を高真空で熱処理するステップを含み、このステップに
より、アモルファス・シリコン層内部のシリコン層のシ
リコン原子が残つており該シリコン層の境界へ入り込ま
ない間は、第１のシリコン層（３１）および最後のシリ
コン層（５１）から得られるシリコン原子が消費される
ステップを含んでいる。これにより、半球形粒子の形成
が促進される。
【００１０】本発明の製造方法の好ましい態様において
は、シリコンの多重層（３１、４１、５１）は、第１の
シリコン層（３１）、第２のシリコン層（４１）、およ
び第３のシリコン層（５１）から形成される。本態様で
は、シリコンの多重層は３層構造である。
は、シリコンの多重層（３１、４１、５１）は、第１の
シリコン層（３１）、第２のシリコン層（４１）、およ
び第３のシリコン層（５１）から形成される。本態様で
は、シリコンの多重層は３層構造である。
【００１１】本発明の製造方法の好ましい態様において
は、第２のシリコン層（４１）は導電性のドープされた
アモルファスシリコンで形成される。本発明の製造方法
の好ましい態様においては、第２のシリコン層（４１）
は、導電性のドープされたポリシリコンで形成される。
本発明の製造方法の好ましい態様においては、第１のシ
リコン層（３１）および第３のシリコン層（５１）は、
最初に、ドープされないで堆積され、その後、第２シリ
コン層（４１）内に存在するドーパントの不純物の拡散
により導電的にドープされる。
は、第２のシリコン層（４１）は導電性のドープされた
アモルファスシリコンで形成される。本発明の製造方法
の好ましい態様においては、第２のシリコン層（４１）
は、導電性のドープされたポリシリコンで形成される。
本発明の製造方法の好ましい態様においては、第１のシ
リコン層（３１）および第３のシリコン層（５１）は、
最初に、ドープされないで堆積され、その後、第２シリ
コン層（４１）内に存在するドーパントの不純物の拡散
により導電的にドープされる。
【００１２】本発明の製造方法の好ましい態様において
は、第３のシリコン層（５１）は、最初にドープされた
層として堆積されるシリコン層で形成される。本発明の
製造方法の好ましい態様においては、第１のシリコン層
（３１）は、最初に、ドープされていないシリコン層と
して堆積され、第３のシリコン層（５１）は、最初にド
ープされたシリコン層として堆積される。本発明の製造
方法の好ましい態様においては、第１のシリコン層（３
１）は、最初に、ドープされた層として堆積され、第３
のシリコン層（５１）は、最初に、ドープされていない
シリコン層として堆積される。
は、第３のシリコン層（５１）は、最初にドープされた
層として堆積されるシリコン層で形成される。本発明の
製造方法の好ましい態様においては、第１のシリコン層
（３１）は、最初に、ドープされていないシリコン層と
して堆積され、第３のシリコン層（５１）は、最初にド
ープされたシリコン層として堆積される。本発明の製造
方法の好ましい態様においては、第１のシリコン層（３
１）は、最初に、ドープされた層として堆積され、第３
のシリコン層（５１）は、最初に、ドープされていない
シリコン層として堆積される。
【００１３】本発明の製造方法の好ましい態様において
は、シリコン粒子境界で多重シリコンの境界層（３２、
４２）の形成は、粒子境界での不純物で行い、そこで
は、該不純物は酸素、炭素、および一酸化窒素（Ｎ2
Ｏ）から選択される。本発明の製造方法の好ましい態様
においては、シリコン粒子境界で多重シリコンの境界層
（３２、４２）の形成は、各シリコン層を、酸化物質と
窒化物質のグループから選択された周囲の酸化物質にさ
らされることで行われる。
は、シリコン粒子境界で多重シリコンの境界層（３２、
４２）の形成は、粒子境界での不純物で行い、そこで
は、該不純物は酸素、炭素、および一酸化窒素（Ｎ2
Ｏ）から選択される。本発明の製造方法の好ましい態様
においては、シリコン粒子境界で多重シリコンの境界層
（３２、４２）の形成は、各シリコン層を、酸化物質と
窒化物質のグループから選択された周囲の酸化物質にさ
らされることで行われる。
【００１４】また、本発明の蓄積キャパシタ構造の半導
体メモリ蓄積装置は、半球形粒子シリコン表面構造を有
する低面プレート（７１）と、低面プレート（７１）の
半球形粒子シリコン表面に隣接し、ともに広がっている
窒化チタン層（７２）と、窒化チタン層（７２）に隣接
し、ともに広がっている前記絶縁層（８１）と、絶縁層
（８１）上に形成されかつともに広がっている導電的に
ドープされたポリシリコン層からなる最上プレート層
（８２）とから構成されている。窒化チタン層（７２）
で半球形粒子シリコンの低面プレート（７１）を覆って
いるので、強固で均一な蓄積キャパシタセル構造を有
し、この蓄積キャパシタセル表面領域は最大化されてい
る。
体メモリ蓄積装置は、半球形粒子シリコン表面構造を有
する低面プレート（７１）と、低面プレート（７１）の
半球形粒子シリコン表面に隣接し、ともに広がっている
窒化チタン層（７２）と、窒化チタン層（７２）に隣接
し、ともに広がっている前記絶縁層（８１）と、絶縁層
（８１）上に形成されかつともに広がっている導電的に
ドープされたポリシリコン層からなる最上プレート層
（８２）とから構成されている。窒化チタン層（７２）
で半球形粒子シリコンの低面プレート（７１）を覆って
いるので、強固で均一な蓄積キャパシタセル構造を有
し、この蓄積キャパシタセル表面領域は最大化されてい
る。
【００１５】本発明の半導体メモリ蓄積装置の好ましい
態様においては、キャパシタプレート（７１）は、半球
形粒子シリコンからなる表面と、半球形粒子シリコン表
面に隣接し、ともに広がっている窒化チタン層（７２）
とから構成されている。また、本発明の半導体メモリ蓄
積装置の好ましい態様においては、キャパシタプレート
（７１）は、窒化チタン層（７２）に隣接し、ともに広
がっている絶縁層（８１）をさらに含むキャパシタプレ
ート（７１）であることを特徴としている。
態様においては、キャパシタプレート（７１）は、半球
形粒子シリコンからなる表面と、半球形粒子シリコン表
面に隣接し、ともに広がっている窒化チタン層（７２）
とから構成されている。また、本発明の半導体メモリ蓄
積装置の好ましい態様においては、キャパシタプレート
（７１）は、窒化チタン層（７２）に隣接し、ともに広
がっている絶縁層（８１）をさらに含むキャパシタプレ
ート（７１）であることを特徴としている。
【００１６】
【実施例】本願は、１９９３年８月１３日に米国特許商
標庁へ出願された米国特許出願番号０８／１０６、５０
３に基づく発明に関連するものである。本発明の主要な
概念は、高密度／高容量ＤＲＡＭ製造プロセス内におい
て、サポート基板をはさんだ均一な蓄積キャパシタセル
構造を提供することにより、蓄積キャパシタセル表面領
域を最大化することに関するものである。
標庁へ出願された米国特許出願番号０８／１０６、５０
３に基づく発明に関連するものである。本発明の主要な
概念は、高密度／高容量ＤＲＡＭ製造プロセス内におい
て、サポート基板をはさんだ均一な蓄積キャパシタセル
構造を提供することにより、蓄積キャパシタセル表面領
域を最大化することに関するものである。
【００１７】以下に記載するプロセスステップは、本願
を実施する好適な方法と同様の実施例であるが、この実
施例は、本発明の有する広い範囲を制限するためのもの
ではない。また、本願と同一の発明者の米国特許出願番
号５、１６２、２４８では、本願に関連したキャパシタ
セルの容器セルの形成に関する発明を開示している。そ
こに記載されている文献は参照文献として本発明でも用
いられる。
を実施する好適な方法と同様の実施例であるが、この実
施例は、本発明の有する広い範囲を制限するためのもの
ではない。また、本願と同一の発明者の米国特許出願番
号５、１６２、２４８では、本願に関連したキャパシタ
セルの容器セルの形成に関する発明を開示している。そ
こに記載されている文献は参照文献として本発明でも用
いられる。
【００１８】図１は、半球形粒子シリコン上での窒化チ
タン（ＴｉＮ）の気相成長法（ＣＶＤ）を用いて得られ
た本発明の実施例としての蓄積キャパシタ構造の半導体
メモリ蓄積装置の断面図を示す。同図において、参照番
号１０は半導体基板、１１は拡散層、１２はポリシリコ
ンワード線、１３はポリシリコン、１４は酸化物、７１
はキャパシタ蓄積ノードの容器、７２は窒化チタン層、
８１はキャパシタセル誘電体、８２はポリシリコン層で
ある。以下に本実施例の詳細な説明をする。
タン（ＴｉＮ）の気相成長法（ＣＶＤ）を用いて得られ
た本発明の実施例としての蓄積キャパシタ構造の半導体
メモリ蓄積装置の断面図を示す。同図において、参照番
号１０は半導体基板、１１は拡散層、１２はポリシリコ
ンワード線、１３はポリシリコン、１４は酸化物、７１
はキャパシタ蓄積ノードの容器、７２は窒化チタン層、
８１はキャパシタセル誘電体、８２はポリシリコン層で
ある。以下に本実施例の詳細な説明をする。
【００１９】図２は、図１に示した本実施例の蓄積キャ
パシタ構造の半導体メモリ蓄積装置の製造プロセスを示
す図である。特に、開始ステップを表すウェーハ部の製
造プロセスの合成断面図であり、テトラ−エチル−オル
ソ−ケイ酸塩（ＴＥＯＳ）の酸化物の平面化層、ニトラ
イド膜（nitride film）の堆積、ホウ素・リン・ケイ酸
物のガラス（borophosphosilicate glass：ＢＰＳＧ）
の平面化層に続いて、ポリシリコン１３が２本のワード
線１２間に形成されている。
パシタ構造の半導体メモリ蓄積装置の製造プロセスを示
す図である。特に、開始ステップを表すウェーハ部の製
造プロセスの合成断面図であり、テトラ−エチル−オル
ソ−ケイ酸塩（ＴＥＯＳ）の酸化物の平面化層、ニトラ
イド膜（nitride film）の堆積、ホウ素・リン・ケイ酸
物のガラス（borophosphosilicate glass：ＢＰＳＧ）
の平面化層に続いて、ポリシリコン１３が２本のワード
線１２間に形成されている。
【００２０】図２において、図１で用いた参照番号と同
一の参照番号は同じ構成要素を表す。図２に示す様に、
従来のプロセスステップを用いて、隣接するワードライ
ン１２間に存在する導電性のドープされたポリシリコン
の詰めもの（以下、”ポリプラグ”という）１３と半導
体基板１０の拡散領域１１を形成するためシリコンウェ
ーハ等の支持基板を形成する。図２に示すように、平面
化酸化物１４によりワードライン１２とポリプラグ１３
とが絶縁される。
一の参照番号は同じ構成要素を表す。図２に示す様に、
従来のプロセスステップを用いて、隣接するワードライ
ン１２間に存在する導電性のドープされたポリシリコン
の詰めもの（以下、”ポリプラグ”という）１３と半導
体基板１０の拡散領域１１を形成するためシリコンウェ
ーハ等の支持基板を形成する。図２に示すように、平面
化酸化物１４によりワードライン１２とポリプラグ１３
とが絶縁される。
【００２１】次に、平面化酸化物１４の上面に窒化物１
５の薄膜を形成する。この窒化物の薄膜１５の形成は任
意であり、以下でのプロセスの説明でさらに議論する。
その後、窒化物の薄膜１５を他の平面化酸化物層１６で
覆う。このウェーハとしての平面化酸化物１６は、蓄積
セル容量のアレイを形成する時点で処理される。
５の薄膜を形成する。この窒化物の薄膜１５の形成は任
意であり、以下でのプロセスの説明でさらに議論する。
その後、窒化物の薄膜１５を他の平面化酸化物層１６で
覆う。このウェーハとしての平面化酸化物１６は、蓄積
セル容量のアレイを形成する時点で処理される。
【００２２】キャパシタセルの製造方法を以下で説明す
る。各メモリセルの蓄積キャパシタはポリプラグ１３を
介して横に広がる拡散領域１１と接続される。横に広が
る各拡散領域１１は、アクティブ領域を横切るポリワー
ド線１２により形成されているアクセストランジスタと
単デジット線とが接触しないように分離されている２つ
の蓄積ノードと関連付けられる。通常、アレイ内の各拡
散領域１１は、厚いフィールド酸化物により互いに絶縁
されている。拡散領域１１およびポリワードライン１２
（制御ゲート）はアクティブ・フィールド・エフェクト
・トランジスタ（電解効果トランジスタ）を形成する。
（ＦＥＴは個々のキャパシタへのアクセストランジスタ
としての役割をする）。このＦＥＴは、使用目的に応じ
てＮＭＯＳ型のＦＥＴ、もしくはＰＭＯＳ型のＦＥＴと
してドープされる。
る。各メモリセルの蓄積キャパシタはポリプラグ１３を
介して横に広がる拡散領域１１と接続される。横に広が
る各拡散領域１１は、アクティブ領域を横切るポリワー
ド線１２により形成されているアクセストランジスタと
単デジット線とが接触しないように分離されている２つ
の蓄積ノードと関連付けられる。通常、アレイ内の各拡
散領域１１は、厚いフィールド酸化物により互いに絶縁
されている。拡散領域１１およびポリワードライン１２
（制御ゲート）はアクティブ・フィールド・エフェクト
・トランジスタ（電解効果トランジスタ）を形成する。
（ＦＥＴは個々のキャパシタへのアクセストランジスタ
としての役割をする）。このＦＥＴは、使用目的に応じ
てＮＭＯＳ型のＦＥＴ、もしくはＰＭＯＳ型のＦＥＴと
してドープされる。
【００２３】図３は、接触開口部２１を通じてポリシリ
コンの充填物１３を露光した後の図２に示したウェハ部
の製造プロセス内の断面図である。図３では、これから
形成される（この段階では、まだ形成されていない）ポ
リシリコン容器の構造が必要とする高さに応じて平面化
酸化物層１６の厚さは決定される。
コンの充填物１３を露光した後の図２に示したウェハ部
の製造プロセス内の断面図である。図３では、これから
形成される（この段階では、まだ形成されていない）ポ
リシリコン容器の構造が必要とする高さに応じて平面化
酸化物層１６の厚さは決定される。
【００２４】結果として得られるポリシリコン容器構造
の高さは、必要とされるキャパシタ平面の表面領域を決
定するファクターの１つである。酸化物１６、窒化物１
５および酸化物１４をエッチングし接触開口部２１を形
成する。このエッチングにより、横に広がるポリプラグ
１３を加工できる。
の高さは、必要とされるキャパシタ平面の表面領域を決
定するファクターの１つである。酸化物１６、窒化物１
５および酸化物１４をエッチングし接触開口部２１を形
成する。このエッチングにより、横に広がるポリプラグ
１３を加工できる。
【００２５】図４は、接触開口部２１を通じてポリシリ
コン充填物１３下のシリコン基板を露光した後の（ポリ
シリコンの充填物１３は除去）、図２と同様なウェハ部
の製造プロセス内の断面図である。この接触開口部２１
は、基本的な形ばかりでなく、その後に配置される導電
性のドープされたポリシリコン薄膜の形を提供する。
（もしくは、図４に示すように、接触開口部２１を通じ
てポリプラグ１３は必要ないものとして、拡散領域１１
までエッチングされる。）
コン充填物１３下のシリコン基板を露光した後の（ポリ
シリコンの充填物１３は除去）、図２と同様なウェハ部
の製造プロセス内の断面図である。この接触開口部２１
は、基本的な形ばかりでなく、その後に配置される導電
性のドープされたポリシリコン薄膜の形を提供する。
（もしくは、図４に示すように、接触開口部２１を通じ
てポリプラグ１３は必要ないものとして、拡散領域１１
までエッチングされる。）
【００２６】図５は、酸素を用いて制御された露光に続
くアモルフアスシリコンの第１層３１の堆積後の図４に
示すウェハ部の製造プロセス内の断面図である。図５を
参照すると、ドープされていないか、もしくはヒ素、リ
ン、ホウ素等のようなＰ型、Ｎ型の注入物（即ちドーパ
ント）で内部をドープされた薄いアモルファス・シリコ
ン層３１（膜厚は、約４００オングストローム）が形成
される（即ち、堆積される）。
くアモルフアスシリコンの第１層３１の堆積後の図４に
示すウェハ部の製造プロセス内の断面図である。図５を
参照すると、ドープされていないか、もしくはヒ素、リ
ン、ホウ素等のようなＰ型、Ｎ型の注入物（即ちドーパ
ント）で内部をドープされた薄いアモルファス・シリコ
ン層３１（膜厚は、約４００オングストローム）が形成
される（即ち、堆積される）。
【００２７】このステップの終了時、酸素、炭素、もし
くは一酸化窒素（Ｎ2Ｏ）等の不純物が入ることによ
り、もしくはアモルファスシリコン層３１を酸化物（酸
素もしくは水）または窒化物（窒素Ｎ2あるいはアンモ
ニアＮＨ3）にさらすことによって、アモルファスシリ
コン層３１の境界部におけるシリコン粒子の周辺は凍結
もしくは固化される。この境界部のシリコン粒子が、非
常にわずかの酸化で固化される時、この酸化膜（成長し
た、もしくは堆積した）が余り厚くないことが臨界であ
り、かりに第１の層３１（膜厚３〜１２オングストロー
ムの酸化シリコンＳiＯ2が好ましい）がドープされてい
ない場合、注入物の拡散から完全にブロックされる状態
となる。
くは一酸化窒素（Ｎ2Ｏ）等の不純物が入ることによ
り、もしくはアモルファスシリコン層３１を酸化物（酸
素もしくは水）または窒化物（窒素Ｎ2あるいはアンモ
ニアＮＨ3）にさらすことによって、アモルファスシリ
コン層３１の境界部におけるシリコン粒子の周辺は凍結
もしくは固化される。この境界部のシリコン粒子が、非
常にわずかの酸化で固化される時、この酸化膜（成長し
た、もしくは堆積した）が余り厚くないことが臨界であ
り、かりに第１の層３１（膜厚３〜１２オングストロー
ムの酸化シリコンＳiＯ2が好ましい）がドープされてい
ない場合、注入物の拡散から完全にブロックされる状態
となる。
【００２８】また、このシリコン膜３１は、急熱気相成
長法（Rapid Thermal Cemical Vapor Deposition：ＲＴ
ＣＶＤ）に基づくシステムで堆積されたものでもよい
が、しかし、代わりの製造方法、希薄な酸素Ｏ2の流れ
かもしくはウェーハを取り除くかして低圧気相成長法
（Low Pressure Chemical Vapor Deposition：ＬＰＣＶ
Ｄ）の反応炉内で、初期のアモルファスシリコン層３１
を堆積できる、このように、シリコンを雰囲気内にさら
し、直接ウェーハを再び入れるか、またはウェーハを再
び入れる前に希釈フッ化水素ＨＦを用いてウェーハを浸
すウエットプロセスを行う。これらのステップにより、
最初に堆積されたシリコン層の上面部を酸化することが
できる。
長法（Rapid Thermal Cemical Vapor Deposition：ＲＴ
ＣＶＤ）に基づくシステムで堆積されたものでもよい
が、しかし、代わりの製造方法、希薄な酸素Ｏ2の流れ
かもしくはウェーハを取り除くかして低圧気相成長法
（Low Pressure Chemical Vapor Deposition：ＬＰＣＶ
Ｄ）の反応炉内で、初期のアモルファスシリコン層３１
を堆積できる、このように、シリコンを雰囲気内にさら
し、直接ウェーハを再び入れるか、またはウェーハを再
び入れる前に希釈フッ化水素ＨＦを用いてウェーハを浸
すウエットプロセスを行う。これらのステップにより、
最初に堆積されたシリコン層の上面部を酸化することが
できる。
【００２９】図６は、酸素を用いた制御露光に続くアモ
ルフアスシリコンの第２層の堆積後、図５に示したウェ
ハ部の製造プロセス内での断面図である。図６に示され
ているように、内部にドープされたシリコン層４１を堆
積する。（注意：この第２もしくは中央の層は、もし、
第１の層および第３の層がドープされないで堆積された
場合、ドーパントの唯一のソースとなる。）
ルフアスシリコンの第２層の堆積後、図５に示したウェ
ハ部の製造プロセス内での断面図である。図６に示され
ているように、内部にドープされたシリコン層４１を堆
積する。（注意：この第２もしくは中央の層は、もし、
第１の層および第３の層がドープされないで堆積された
場合、ドーパントの唯一のソースとなる。）
【００３０】次に、酸素Ｏ2を流し、もしくは上記した
他の方法を使用し、インタフェース形成層４２を形成す
る。そして、第３の層５１を形成する（第３の層は図７
を参照）。この第３の層５１は、例えば、”A New Cyli
ndrical capacitor Using Hemisherical Grained Si (H
SG-Si) for 256Mb DRAMs" by WATANABE ert al., 1992
IEDM, pp.259-262等の文献内に記載の方法である当業者
にとって既知の方法を用いて堆積された半球形粒子シリ
コンとなる。
他の方法を使用し、インタフェース形成層４２を形成す
る。そして、第３の層５１を形成する（第３の層は図７
を参照）。この第３の層５１は、例えば、”A New Cyli
ndrical capacitor Using Hemisherical Grained Si (H
SG-Si) for 256Mb DRAMs" by WATANABE ert al., 1992
IEDM, pp.259-262等の文献内に記載の方法である当業者
にとって既知の方法を用いて堆積された半球形粒子シリ
コンとなる。
【００３１】図７は、酸素を用いた制御露光に続いてア
モルフアスシリコンの第３層の堆積後、図６に示したウ
ェハ部の製造プロセス内での断面図である。図７におい
て、ダイを横切り、隣接するキャパシタ蓄積ノード面を
互い分離する酸化物１６が露光されるまで平坦化される
ことにより（例えば、化学的、機械的な研磨による、も
しくはレジストコート、酸素Ｏ2プラズマおよびポリシ
リコンのエッチングによる平坦化）、アモルファスシリ
コンの積層型構造６１（図８参照）が得られる。
モルフアスシリコンの第３層の堆積後、図６に示したウ
ェハ部の製造プロセス内での断面図である。図７におい
て、ダイを横切り、隣接するキャパシタ蓄積ノード面を
互い分離する酸化物１６が露光されるまで平坦化される
ことにより（例えば、化学的、機械的な研磨による、も
しくはレジストコート、酸素Ｏ2プラズマおよびポリシ
リコンのエッチングによる平坦化）、アモルファスシリ
コンの積層型構造６１（図８参照）が得られる。
【００３２】図８は、ホウ素・砒素・ケイ酸・ガラス
（borophosphosilicate glass：ＢＰＳＧ）を除去する
エッチ処置の後で、各蓄積ノードを形成するための化学
ポリッシュ処理を行った後の図７に示したウェハ部の製
造プロセス内での断面図である。
（borophosphosilicate glass：ＢＰＳＧ）を除去する
エッチ処置の後で、各蓄積ノードを形成するための化学
ポリッシュ処理を行った後の図７に示したウェハ部の製
造プロセス内での断面図である。
【００３３】次に、窒化物１５の表面の酸化物１６を除
去するため加湿酸化エッチバック（ウエット・オキシド
・エッチバック）処理を行う。前に記載したように、窒
化物層１５は、オプショナルで形成されるものである
が、確実に各ウエット酸化エッチを止めることのできる
ターゲットともなるので形成するのが好ましい。しかし
ながら、酸化物層１６と１４間のエッチング速度が違う
ので、この窒化物層１５を全く使用しなくともよい。例
えば、好適な実施例において、酸化層１４は、テトラ−
エチル−オルソ−ケイ酸塩（tetra-ethyl-ortho-silica
te：ＴＥＯＳ）であり、酸化層１６は、ホウ素・砒素・
ケイ酸ガラス（borophosphosilicate glass：ＢＰＳ
Ｇ）である。なぜなら、ホウ素・砒素・ケイ酸ガラスＢ
ＰＳＧは、ＴＥＯＳと比較するとより高いエッチング速
度でエッチングされるので、十分に絶縁されたワード線
１２を供給するに十分な厚さのＴＥＯＳ１４が保証され
ている限り、ＢＰＳＧ１６は安全に除去されることが可
能である。
去するため加湿酸化エッチバック（ウエット・オキシド
・エッチバック）処理を行う。前に記載したように、窒
化物層１５は、オプショナルで形成されるものである
が、確実に各ウエット酸化エッチを止めることのできる
ターゲットともなるので形成するのが好ましい。しかし
ながら、酸化物層１６と１４間のエッチング速度が違う
ので、この窒化物層１５を全く使用しなくともよい。例
えば、好適な実施例において、酸化層１４は、テトラ−
エチル−オルソ−ケイ酸塩（tetra-ethyl-ortho-silica
te：ＴＥＯＳ）であり、酸化層１６は、ホウ素・砒素・
ケイ酸ガラス（borophosphosilicate glass：ＢＰＳ
Ｇ）である。なぜなら、ホウ素・砒素・ケイ酸ガラスＢ
ＰＳＧは、ＴＥＯＳと比較するとより高いエッチング速
度でエッチングされるので、十分に絶縁されたワード線
１２を供給するに十分な厚さのＴＥＯＳ１４が保証され
ている限り、ＢＰＳＧ１６は安全に除去されることが可
能である。
【００３４】図９は、高真空でのアニール処理から得ら
れた半球粒子シリコンの形成後の図８に示したウェハ部
の製造プロセス内での断面図である。図９を参照して、
半球形粒子（ＨＳＧ）シリコンを平面化アモルファス構
造６１の内側および外側の両方に形成するため、該平面
化アモルファス構造６１は、高真空熱処理される。熱処
理を支援する急速熱処理（Rapid Thermal processing：
ＲＴＰ）は、半球形粒子（ＨＳＧ）の形成をより促進す
るため、高真空での熱処理で行なってもよい。
れた半球粒子シリコンの形成後の図８に示したウェハ部
の製造プロセス内での断面図である。図９を参照して、
半球形粒子（ＨＳＧ）シリコンを平面化アモルファス構
造６１の内側および外側の両方に形成するため、該平面
化アモルファス構造６１は、高真空熱処理される。熱処
理を支援する急速熱処理（Rapid Thermal processing：
ＲＴＰ）は、半球形粒子（ＨＳＧ）の形成をより促進す
るため、高真空での熱処理で行なってもよい。
【００３５】本発明において、結果として得られたＨＳ
Ｇシリコン構造は、キャパシタ蓄積ノード面の容器７１
を形成する。アモルファスシリコンは、急速熱処理ＲＴ
Ｐまたは高真空熱処理により半球形粒子シリコンに変化
される。これにより、各シリコン層内のシリコン原子は
完全なままで内部に残り、シリコン境界層を貫くことは
ない。
Ｇシリコン構造は、キャパシタ蓄積ノード面の容器７１
を形成する。アモルファスシリコンは、急速熱処理ＲＴ
Ｐまたは高真空熱処理により半球形粒子シリコンに変化
される。これにより、各シリコン層内のシリコン原子は
完全なままで内部に残り、シリコン境界層を貫くことは
ない。
【００３６】キャパシタ蓄積ノード面の容器７１は、露
光された半球形粒子シリコンのすべてを覆う窒化チタン
の層を形成することによ強化される。（窒化チタン層７
２は気相成長層により形成するのが望ましい。） 半球形粒子シリコンが存在するとき、窒化チタン層７２
があれば、続いて形成されるセルの誘電体の下に形成さ
れやすい空乏領域を形成しなくてよい。
光された半球形粒子シリコンのすべてを覆う窒化チタン
の層を形成することによ強化される。（窒化チタン層７
２は気相成長層により形成するのが望ましい。） 半球形粒子シリコンが存在するとき、窒化チタン層７２
があれば、続いて形成されるセルの誘電体の下に形成さ
れやすい空乏領域を形成しなくてよい。
【００３７】図１０は、高真空でのアニール処理から得
られた半球粒子シリコンの形成後の図８の実施例に示し
たウェハ部の製造プロセス内での他実施例の断面図であ
る。即ち、図１０は完了したキャパシタ蓄積ノード面の
容器７１を示す。このキャパシタ蓄積ノード面の容器７
１は拡散領域１１と直接接触し、この場合、図９に示し
た連結物としてのポリプラグ１３を用いなくてもよい。
られた半球粒子シリコンの形成後の図８の実施例に示し
たウェハ部の製造プロセス内での他実施例の断面図であ
る。即ち、図１０は完了したキャパシタ蓄積ノード面の
容器７１を示す。このキャパシタ蓄積ノード面の容器７
１は拡散領域１１と直接接触し、この場合、図９に示し
た連結物としてのポリプラグ１３を用いなくてもよい。
【００３８】図９に示したように、露光された半球形粒
子シリコンのすべてを覆う窒化チタン層７２の形成によ
って、キャパシタ蓄積ノード面の容器７１の強度は強化
される。 図１１は、同一のセル内の誘電体およびポリ
シリコンの形成後の図９に示したウェハ部の製造プロセ
ス内での断面図である。
子シリコンのすべてを覆う窒化チタン層７２の形成によ
って、キャパシタ蓄積ノード面の容器７１の強度は強化
される。 図１１は、同一のセル内の誘電体およびポリ
シリコンの形成後の図９に示したウェハ部の製造プロセ
ス内での断面図である。
【００３９】図１１において、容器７１は、キャパシタ
セル誘電体８１で覆われる。そして最後に、ドープされ
た共形のポリシリコン層８２でセル誘電体８１を覆う。
そして、このポリシリコン層８２は、容器７１全体のア
レイの共有のキャパシタセル面となる。ウェーハ上のこ
の点（このキャパシタセル面）から、通常の形成プロセ
スステップを用いて蓄積キャパシタ構造の半導体メモリ
蓄積装置の形成が完了する。
セル誘電体８１で覆われる。そして最後に、ドープされ
た共形のポリシリコン層８２でセル誘電体８１を覆う。
そして、このポリシリコン層８２は、容器７１全体のア
レイの共有のキャパシタセル面となる。ウェーハ上のこ
の点（このキャパシタセル面）から、通常の形成プロセ
スステップを用いて蓄積キャパシタ構造の半導体メモリ
蓄積装置の形成が完了する。
【００４０】本発明の重要な概念は、蓄積ノードセル面
とともに形成される半球形粒子シリコンを覆うために窒
化チタンを用いることである。本発明の概念は、いかな
るキャパシタの製造プロセス内でも用いることができ、
上記したキャパシタ製造プロセスに限定されるものでは
ない。
とともに形成される半球形粒子シリコンを覆うために窒
化チタンを用いることである。本発明の概念は、いかな
るキャパシタの製造プロセス内でも用いることができ、
上記したキャパシタ製造プロセスに限定されるものでは
ない。
【００４１】本発明は好適な実施例をもとに記載されて
いるが、本技術分野の当業者にとって既知である様々な
変更は特許請求の範囲内に追加したクレーム内に列挙さ
れているものとして、本発明の概念から逸脱することな
しに、それらの変更内で表されている構造およびプロセ
スをなすことが可能である。
いるが、本技術分野の当業者にとって既知である様々な
変更は特許請求の範囲内に追加したクレーム内に列挙さ
れているものとして、本発明の概念から逸脱することな
しに、それらの変更内で表されている構造およびプロセ
スをなすことが可能である。
【００４２】
【発明の効果】上記詳細に説明したように、本発明の蓄
積キャパシタ構造を有する半導体メモリ蓄積装置の製造
方法およびその製造方法で得られた半導体メモリ蓄積装
置では、半導体基板（指示基板）上に形成される導電キ
ャパシタプレートを半球形粒子ポリシリコン状に形成
し、その上に窒化チタン層を覆うように形成して蓄積キ
ャパシタセルを形成するので、高密度／高容量のＤＲＡ
Ｍ装置を提供できる。また、従来の半導体メモリ蓄積装
置と比較した場合、蓄積キャパシタセル領域を大きく形
成できるので、必要に応じて要求されるキャパシタレベ
ルを充分維持でる。また、回路の動作を通じて生じる寄
生容量やノイズの発生に関係なく充分な電荷を保つこと
が可能となる。
積キャパシタ構造を有する半導体メモリ蓄積装置の製造
方法およびその製造方法で得られた半導体メモリ蓄積装
置では、半導体基板（指示基板）上に形成される導電キ
ャパシタプレートを半球形粒子ポリシリコン状に形成
し、その上に窒化チタン層を覆うように形成して蓄積キ
ャパシタセルを形成するので、高密度／高容量のＤＲＡ
Ｍ装置を提供できる。また、従来の半導体メモリ蓄積装
置と比較した場合、蓄積キャパシタセル領域を大きく形
成できるので、必要に応じて要求されるキャパシタレベ
ルを充分維持でる。また、回路の動作を通じて生じる寄
生容量やノイズの発生に関係なく充分な電荷を保つこと
が可能となる。
【図面の簡単な説明】
【図１】半球形粒子シリコン上での窒化チタン（Ｔｉ
Ｎ）の気相成長法（ＣＶＤ）を用いて得られた本発明の
実施例としての蓄積キャパシタ構造の半導体メモリ蓄積
装置の断面図である。
Ｎ）の気相成長法（ＣＶＤ）を用いて得られた本発明の
実施例としての蓄積キャパシタ構造の半導体メモリ蓄積
装置の断面図である。
【図２】本願の実施例の開始ステップを表すウェーハ部
の製造プロセスの合成断面図であり、テトラ−エチル−
オルソ−ケイ酸塩（ＴＥＯＳ）の酸化物の平面化層、ニ
トライド膜（nitride film）の堆積、ホウ素リンケイ酸
物のガラス（ＢＰＳＧ）の平面化層に続いて、ポリシリ
コンが２本のワード線間に形成されている。
の製造プロセスの合成断面図であり、テトラ−エチル−
オルソ−ケイ酸塩（ＴＥＯＳ）の酸化物の平面化層、ニ
トライド膜（nitride film）の堆積、ホウ素リンケイ酸
物のガラス（ＢＰＳＧ）の平面化層に続いて、ポリシリ
コンが２本のワード線間に形成されている。
【図３】接触開口部２１を通じてポリシリコンの充填物
を露光した後の図２に示したウェハ部の製造プロセス内
の断面図である。
を露光した後の図２に示したウェハ部の製造プロセス内
の断面図である。
【図４】接触開口部を通じてポリシリコン充填物下のシ
リコン基板を露光した後の（ポリシリコンの充填物は除
去）、図２と同様なウェハ部の製造プロセス内の断面図
である。
リコン基板を露光した後の（ポリシリコンの充填物は除
去）、図２と同様なウェハ部の製造プロセス内の断面図
である。
【図５】酸素を用いた制御露光に続いてアモルフアスシ
リコンの第１層の堆積後、図４に示すウェハ部の製造プ
ロセス内の断面図である。
リコンの第１層の堆積後、図４に示すウェハ部の製造プ
ロセス内の断面図である。
【図６】酸素を用いた制御露光に続くアモルフアスシリ
コンの第２層の堆積後、図５に示したウェハ部の製造プ
ロセス内での断面図である。
コンの第２層の堆積後、図５に示したウェハ部の製造プ
ロセス内での断面図である。
【図７】酸素を用いた制御露光に続いてアモルフアスシ
リコンの第３層の堆積後、図６に示したウェハ部の製造
プロセス内での断面図である。
リコンの第３層の堆積後、図６に示したウェハ部の製造
プロセス内での断面図である。
【図８】ＢＰＳＧを除去するエッチ処置の後で、各蓄積
ノードを形成するための化学ポリッシュ処理を行った後
の図７に示したウェハ部の製造プロセス内での断面図で
ある。
ノードを形成するための化学ポリッシュ処理を行った後
の図７に示したウェハ部の製造プロセス内での断面図で
ある。
【図９】高真空でのアニール処理から得られた半球粒子
シリコンの形成後の図８に示したウェハ部の製造プロセ
ス内での断面図である。
シリコンの形成後の図８に示したウェハ部の製造プロセ
ス内での断面図である。
【図１０】高真空でのアニール処理から得られた半球粒
子シリコンの形成後の図８の実施例に示したウェハ部の
製造プロセス内での他実施例の断面図である。
子シリコンの形成後の図８の実施例に示したウェハ部の
製造プロセス内での他実施例の断面図である。
【図１１】同一のセル内の誘電体およびポリシリコンの
形成後の図９に示すウェハ部の製造プロセス内での断面
図である。
形成後の図９に示すウェハ部の製造プロセス内での断面
図である。
１０ 半導体基板（シリコン基板） １１ 拡散領域 １２ ワード線 １３ ポリシリコンの詰め物（ポリプラグ） １４ 酸化物（テトラ−エチル−オルソ−ケイ酸塩：Ｔ
ＥＯＳ） １５ 窒化物の薄膜 １６ 酸化物層（ホウ素・ヒ素・ケイ酸・ガラス：ＢＰ
ＳＧ） ２１ 開口部 ３１ アモルファスシリコン層（第１の層） ３２、４２ 多重シリコンインタフェース層 ４１ シリコン層（第２の層） ５１ アモルファスシリコン層（第３の層） ６１ アモルファスシリコンの積層形構造 ７１ キャパシタ蓄積ノード面の容器 ７２ 窒化チタン層 ８１ キャパシタセル誘電体層（絶縁層） ８２ ポリシリコン層
ＥＯＳ） １５ 窒化物の薄膜 １６ 酸化物層（ホウ素・ヒ素・ケイ酸・ガラス：ＢＰ
ＳＧ） ２１ 開口部 ３１ アモルファスシリコン層（第１の層） ３２、４２ 多重シリコンインタフェース層 ４１ シリコン層（第２の層） ５１ アモルファスシリコン層（第３の層） ６１ アモルファスシリコンの積層形構造 ７１ キャパシタ蓄積ノード面の容器 ７２ 窒化チタン層 ８１ キャパシタセル誘電体層（絶縁層） ８２ ポリシリコン層
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Claims (23)
- 【請求項１】 支持基板（１０）を形成するステップ
と、 前記支持基板（１０）上に、内面および外面を有する底
部の導電キャパシタプレート（７１）を半球形粒子ポリ
シリコンに形成するステップと、 前記半球形粒子ポリシリコンに隣接し同一の広がりを有
する窒化チタン層（７２）を形成するステップと、 前記窒化チタン層（７２）に隣接し同一の広がりを有す
る絶縁層（８１）を形成するステップと、 前記絶縁層（８１）上で同一の広がりを有する最上面の
導電キャパシタ面（８２）を形成するステップと、 から構成されることを特徴とする、上記支持基板（１
０）上にキャパシタを形成するための蓄積キャパシタ構
造の半導体メモリ蓄積装置の製造方法。 - 【請求項２】 前記支持基板（１０）はシリコン基板か
ら構成されることを特徴とするステップを含む請求項１
記載の半導体メモリ蓄積装置の製造方法。 - 【請求項３】 前記最下位の導電キャパシタプレート
（７１）の形成ステップより前に、平行な導電線（１
２）対間で、前記最下位の導電キャパシタプレート（７
１）および前記支持基板（１０）間を接続する導電プラ
グ（１３）を形成するステップをさらに有することを特
徴とする請求項２記載の半導体メモリ蓄積装置の製造方
法。 - 【請求項４】 前記導電プラグ（１３）は、導電性のド
ープされたポリシリコンからなることを特徴とする請求
項３記載の半導体メモリ蓄積装置の製造方法。 - 【請求項５】 前記絶縁層（８１）は窒化物から形成さ
れることを特徴とする請求項１記載の半導体メモリ蓄積
装置の製造方法。 - 【請求項６】 前記プロセスはダイナミック・ランダム
・アクセス・メモリ装置を形成するステップであること
を特徴とする請求項１記載の半導体メモリ蓄積装置の製
造方法。 - 【請求項７】 前記半球形粒子ポリシリコンの形成はさ
らに、 前記支持基板（１０）上の前記平面化層（１４）内に開
口部を形成するステップと、 前記開口部内にシリコンの多重層（３１、４１、５１）
を形成し、該シリコンの第１の層（３１）と該シリコン
の最後の層（５１）はアモルファスシリコンで形成され
るステップと、 前記シリコンの多重層内の各層間のシリコン粒子境界で
多重シリコンインタフェース層（３２、３４）を形成す
るステップと、 内部と外部の表面が露光された個々の容器構造へと前記
シリコンの多重層（３１、４１、５１）を分離するステ
ップと、 露光されたアモルファスシリコン層である前記第１の層
および最後の層（３１、５１）の内部と外部を半球形粒
子ポリシリコンへ変換し、該半球形粒子ポリシリコンが
前記最下位の導電キャパシタ・プレート（７１）となる
ステップと、 を含むことを特徴とする請求項１記載の半導体メモリ蓄
積装置の製造方法。 - 【請求項８】 前記平面化絶縁層（１４）は、テトラ−
エチル−オルソ−ケイ酸塩（ＴＥＯＳ）、ホウ素リンケ
イ酸物のガラス、および窒化物の内の１つ、もしくはそ
れらの化合物で形成されるとを特徴とする請求項７記載
の半導体メモリ蓄積装置の製造方法。 - 【請求項９】 前記平面化絶縁層（１４）は、化学的機
械的な研磨によって平面化されることを特徴とする請求
項７記載の半導体メモリ蓄積装置の製造方法。 - 【請求項１０】 前記アモルフォスシリコン層を半球形
粒子ポリシリコンへ変換するステップは、さらに、該ア
モルフォスシリコン層に対し急熱処理を行うステップを
含み、このステップにより、前記第１のシリコン層（３
１）および前記最後のシリコン層（５１）から得られる
シリコン原子が半球形粒子ポリシリコンに変換され、一
方、前記アモルフォス・シリコン層内部のシリコン層の
シリコン原子は半球形粒子ポリシリコンに変換されず該
シリコン境界層（３２、３４）中には拡散しないことを
特徴とする請求項７記載の半導体メモリ蓄積装置の製造
方法。 - 【請求項１１】 前記アモルフォスシリコン層を半球形
粒子ポリシリコンへ変換するステップは、さらに前記ア
モルフォスシリコン層を高真空で熱処理するステップを
含み、このステップにより、前記第１のシリコン層（３
１）および前記最後のシリコン層（５１）から得られる
シリコン原子が半球形粒子ポリシリコンに変換され、一
方、前記アモルフォス・シリコン層内部のシリコン層の
シリコン原子は半球形粒子ポリシリコンに変換されず該
シリコン境界層（３２、３４）中には拡散しないことを
特徴とする請求項７記載の半導体メモリ蓄積装置の製造
方法。 - 【請求項１２】 前記シリコンの多重層（３１、４１、
５１）は、第１のシリコン層（３１）、第２のシリコン
層（４１）、および第３のシリコン層（５１）から形成
されることを特徴とする請求項７記載の半導体メモリ蓄
積装置の製造方法。 - 【請求項１３】 前記第２のシリコン層（４１）は導電
性のドープされたアモルファスシリコンで形成されるこ
とを特徴とする請求項１２記載の半導体メモリ蓄積装置
の製造方法。 - 【請求項１４】 前記第２のシリコン層（４１）は、導
電性のドープされたポリシリコンで形成されることを特
徴とする請求項１２記載の半導体メモリ蓄積装置の製造
方法。 - 【請求項１５】 前記第１のシリコン層（３１）および
前記第３のシリコン層（５１）は、最初に、ドープされ
ないで堆積され、その後、前記第２シリコン層（４１）
内に存在するドーパントの不純物の拡散により導電的に
ドープされることを特徴とする請求項１２記載の半導体
メモリ蓄積装置の製造方法。 - 【請求項１６】 前記第３のシリコン層（５１）は、最
初にドープされた層として堆積されるシリコン層で形成
されることを特徴とする請求項１２記載の半導体メモリ
蓄積装置の製造方法。 - 【請求項１７】 前記第１のシリコン層（３１）は、最
初にドープされていないシリコン層として堆積され、前
記第３のシリコン層（５１）は、最初にドープされたシ
リコン層として堆積されることを特徴とする請求項１２
記載の半導体メモリ蓄積装置の製造方法。 - 【請求項１８】 前記第１のシリコン層（３１）は、最
初にドープされた層として堆積され、前記第３のシリコ
ン層（５１）は最初にドープされていないシリコン層と
して堆積されることを特徴とする請求項１２記載の半導
体メモリ蓄積装置の製造方法。 - 【請求項１９】 前記シリコン粒子境界で前記多重シリ
コンの境界層（３２、４２）の形成は、前記粒子境界で
の不純物で行い、そこでは、該不純物は酸素、炭素、お
よび一酸化窒素（Ｎ2Ｏ）から選択されることを特徴と
する請求項７記載の半導体メモリ蓄積装置の製造方法。 - 【請求項２０】 前記シリコン粒子境界で前記多重シリ
コンの境界層（３２、４２）の形成は、前記各シリコン
層を、酸化物質と窒化物質のグループから選択された周
囲の酸化物質にさらされて形成されることを特徴とする
請求項７記載の半導体メモリ蓄積装置の製造方法。 - 【請求項２１】 半球形粒子シリコン表面構造を有する
低面プレート（７１）と、 前記低面プレート（７１）の半球形粒子シリコン表面に
隣接し、ともに広がっている窒化チタン層（７２）と、 前記窒化チタン層（７２）に隣接し、ともに広がってい
る前記絶縁層（８１）と、 前記絶縁層（８１）上に形成されかつともに広がってい
る導電的にドープされたポリシリコン層からなる最上プ
レート層（８２）と、 から構成されていることを特徴とする蓄積キャパシタを
有する半導体メモリ蓄積装置。 - 【請求項２２】 半球形粒子シリコンからなる表面と、 前記半球形粒子シリコン表面に隣接し、ともに広がって
いる窒化チタン層（７２）と、 から構成されたキャパシタプレート（７１）を有するこ
とを特徴とする蓄積キャパシタを有する半導体装置。 - 【請求項２３】前記キャパシタプレート（７１）は、前
記窒化チタン層（７２）に隣接し、ともに広がっている
前記絶縁層（８１）をさらに含むキャパシタプレート
（７１）であることを特徴とする請求項２２記載の蓄積
キャパシタを有する半導体メモリ蓄積装置。
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|---|---|---|---|
| US08/259,766 US5418180A (en) | 1994-06-14 | 1994-06-14 | Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon |
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|---|---|
| JPH07335842A JPH07335842A (ja) | 1995-12-22 |
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