JPH06151751A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH06151751A JPH06151751A JP4303542A JP30354292A JPH06151751A JP H06151751 A JPH06151751 A JP H06151751A JP 4303542 A JP4303542 A JP 4303542A JP 30354292 A JP30354292 A JP 30354292A JP H06151751 A JPH06151751 A JP H06151751A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 下部電極の表面に絶縁性の自然酸化膜が形成
されるのを防ぎ、以て電荷の蓄積容量の増大を可能なら
しめる半導体集積回路装置及びその製造方法を提供す
る。 【構成】 このＤＲＡＭ１００では、積層形のメモリセ
ルにおいて、多結晶シリコンからなる下部電極１と酸化
タンタルからなる容量絶縁膜２との境界部分に、容量絶
縁膜２の形成時における下部電極１の酸化を防ぐための
酸化保護膜３が介設されている。酸化保護膜３は、半導
体基板４上に被着させた金属チタン膜１５をアニール処
理してチタンシリサイド膜１６にし、エッチング処理後
さらに窒化してその表面を窒化チタン層１７に変えるこ
とにより得られる。 【効果】 設計値通りの電荷の蓄積容量が得られるだけ
でなく、その増大を図ることも可能で、ＤＲＡＭの高集
積化が可能となる。
されるのを防ぎ、以て電荷の蓄積容量の増大を可能なら
しめる半導体集積回路装置及びその製造方法を提供す
る。 【構成】 このＤＲＡＭ１００では、積層形のメモリセ
ルにおいて、多結晶シリコンからなる下部電極１と酸化
タンタルからなる容量絶縁膜２との境界部分に、容量絶
縁膜２の形成時における下部電極１の酸化を防ぐための
酸化保護膜３が介設されている。酸化保護膜３は、半導
体基板４上に被着させた金属チタン膜１５をアニール処
理してチタンシリサイド膜１６にし、エッチング処理後
さらに窒化してその表面を窒化チタン層１７に変えるこ
とにより得られる。 【効果】 設計値通りの電荷の蓄積容量が得られるだけ
でなく、その増大を図ることも可能で、ＤＲＡＭの高集
積化が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体技術さらには容
量素子を有する半導体集積回路装置に適用して特に有効
な技術に関し、例えばＤＲＡＭ（Dynamic Random Acces
s Memory）のメモリセルにおける容量素子の容量絶縁膜
の形成に利用して有用な技術に関する。
量素子を有する半導体集積回路装置に適用して特に有効
な技術に関し、例えばＤＲＡＭ（Dynamic Random Acces
s Memory）のメモリセルにおける容量素子の容量絶縁膜
の形成に利用して有用な技術に関する。
【０００２】
【従来の技術】近時、例えばＤＲＡＭにおいては、記憶
容量の増大のために高集積化され、メモリセルのサイズ
が益々縮小する傾向にある。そのため、情報として蓄え
られる電荷の蓄積容量が減り、α線等により発生する少
数キャリアの影響を大きく受け、所謂ソフトエラーが生
じ易くなる。その対策として、メモリセルの容量素子の
上下二層の電極（下部電極と上部電極）間に介設されて
いる容量絶縁膜を、従来使われていた酸化シリコン（Ｓ
ｉＯ2）に代えて、それよりも誘電率の高い誘電体、例
えば、酸化タンタル（Ｔａ2Ｏ5）やシリコンオキシナイ
トライド（ＳｉＯｘＮｙ、ｘ，ｙは整数）などで形成
し、なお且つ、その厚さをできるだけ薄くすることによ
り、蓄積容量を増大させるようにしている。これについ
ては、例えば「アイトリプルイ・トランザクション・オ
ン・エレクトロン・デバイシィス（IEEE Transactions
on Electron Devices）」Vol.37，１９９０年，第１９
３９頁〜第１９４７頁に記載されている。ここで、一般
に下部電極は、高濃度に不純物（リン又はヒ素など）を
導入させてなる多結晶シリコン、所謂ドープトシリコン
で形成されている。また、容量絶縁膜は、例えばＣＶＤ
（Chemical Vappor Deposition）技術により形成されて
いる。
容量の増大のために高集積化され、メモリセルのサイズ
が益々縮小する傾向にある。そのため、情報として蓄え
られる電荷の蓄積容量が減り、α線等により発生する少
数キャリアの影響を大きく受け、所謂ソフトエラーが生
じ易くなる。その対策として、メモリセルの容量素子の
上下二層の電極（下部電極と上部電極）間に介設されて
いる容量絶縁膜を、従来使われていた酸化シリコン（Ｓ
ｉＯ2）に代えて、それよりも誘電率の高い誘電体、例
えば、酸化タンタル（Ｔａ2Ｏ5）やシリコンオキシナイ
トライド（ＳｉＯｘＮｙ、ｘ，ｙは整数）などで形成
し、なお且つ、その厚さをできるだけ薄くすることによ
り、蓄積容量を増大させるようにしている。これについ
ては、例えば「アイトリプルイ・トランザクション・オ
ン・エレクトロン・デバイシィス（IEEE Transactions
on Electron Devices）」Vol.37，１９９０年，第１９
３９頁〜第１９４７頁に記載されている。ここで、一般
に下部電極は、高濃度に不純物（リン又はヒ素など）を
導入させてなる多結晶シリコン、所謂ドープトシリコン
で形成されている。また、容量絶縁膜は、例えばＣＶＤ
（Chemical Vappor Deposition）技術により形成されて
いる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、容量絶縁膜を形成
する際に、４００℃以上の高温下において酸化タンタル
等を気相成長させているため、ドープトシリコン中の不
純物の作用により酸化速度が促進されて、下部電極上に
５nm以上の自然酸化膜が形成されてしまう。この自然酸
化膜、すなわち酸化シリコン膜が容量絶縁膜の一部とし
て振る舞うので、その上に酸化タンタル膜を薄く積層さ
せても上下二層の電極間の距離は大きくなり、容量絶縁
膜の厚さが厚くなるという結果をもたらし、蓄積容量が
著しく減少するというものである。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、容量絶縁膜を形成
する際に、４００℃以上の高温下において酸化タンタル
等を気相成長させているため、ドープトシリコン中の不
純物の作用により酸化速度が促進されて、下部電極上に
５nm以上の自然酸化膜が形成されてしまう。この自然酸
化膜、すなわち酸化シリコン膜が容量絶縁膜の一部とし
て振る舞うので、その上に酸化タンタル膜を薄く積層さ
せても上下二層の電極間の距離は大きくなり、容量絶縁
膜の厚さが厚くなるという結果をもたらし、蓄積容量が
著しく減少するというものである。
【０００４】本発明はかかる事情に鑑みてなされたもの
で、容量絶縁膜の形成時に下部電極の表面に絶縁性の自
然酸化膜が形成されるのを防ぎ、以て電荷の蓄積容量の
増大を可能ならしめる半導体集積回路装置及びその製造
方法を提供することを主たる目的としている。この発明
の前記ならびにそのほかの目的と新規な特徴について
は、本明細書の記述及び添附図面から明らかになるであ
ろう。
で、容量絶縁膜の形成時に下部電極の表面に絶縁性の自
然酸化膜が形成されるのを防ぎ、以て電荷の蓄積容量の
増大を可能ならしめる半導体集積回路装置及びその製造
方法を提供することを主たる目的としている。この発明
の前記ならびにそのほかの目的と新規な特徴について
は、本明細書の記述及び添附図面から明らかになるであ
ろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、例えばＤＲＡＭのメモリセルの
容量素子において、ドープトシリコンからなる下部電極
上に高温下におけるＣＶＤ技術により容量絶縁膜を積層
させる場合に、その容量絶縁膜の形成前に、下部電極の
表面を耐酸化性を有する窒化チタン（ＴｉＮ）などの酸
化保護膜で被うようにした。窒化チタン膜は、例えば、
下部電極の表面に金属チタン（Ｔｉ）を積層させ、その
金属チタンを導電性のチタンシリサイド（Ｔｉ−Ｓｉ）
に変化させ、さらにその表面を窒化することにより形成
する。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、例えばＤＲＡＭのメモリセルの
容量素子において、ドープトシリコンからなる下部電極
上に高温下におけるＣＶＤ技術により容量絶縁膜を積層
させる場合に、その容量絶縁膜の形成前に、下部電極の
表面を耐酸化性を有する窒化チタン（ＴｉＮ）などの酸
化保護膜で被うようにした。窒化チタン膜は、例えば、
下部電極の表面に金属チタン（Ｔｉ）を積層させ、その
金属チタンを導電性のチタンシリサイド（Ｔｉ−Ｓｉ）
に変化させ、さらにその表面を窒化することにより形成
する。
【０００６】
【作用】上記した手段によれば、容量絶縁膜を形成する
際に、ドープトシリコンからなる下部電極の表面が、耐
酸化性を有する酸化保護膜で被われているため、下部電
極の表面に絶縁性の自然酸化膜が形成されるのを防ぐこ
とができるだけでなく、酸化保護膜として窒化チタンを
用いることにより、容量絶縁膜の形成時に万一窒化チタ
ンが酸化されても導電性の酸化チタン（ＴｉＯ2）が形
成されるので、蓄積容量の減少を防ぐことができる。
際に、ドープトシリコンからなる下部電極の表面が、耐
酸化性を有する酸化保護膜で被われているため、下部電
極の表面に絶縁性の自然酸化膜が形成されるのを防ぐこ
とができるだけでなく、酸化保護膜として窒化チタンを
用いることにより、容量絶縁膜の形成時に万一窒化チタ
ンが酸化されても導電性の酸化チタン（ＴｉＯ2）が形
成されるので、蓄積容量の減少を防ぐことができる。
【０００７】
（第１実施例）本発明を蓄積容量と選択用ＭＩＳＦＥＴ
とからなるメモリセルを有するＤＲＡＭに適用した場合
の第１実施例を図１乃至図１１に示し、以下に説明す
る。それらのうち、図１はメモリセル部の縦断面図であ
る。図２〜図１１はその製造プロセスを段階を追って示
した製造途中におけるメモリセル部の縦断面図で、図２
にはフィールド絶縁膜を形成した状態、図３には選択用
ＭＩＳＦＥＴのゲート電極にサイドウォールを形成した
状態、図４には下部電極となるポリシリコン電極部を形
成した状態、図５にはその上に金属チタン膜を被着させ
た状態、図６にはその金属チタン膜の一部をチタンシリ
サイド膜に変化させた状態、図７には金属チタン膜部分
を除去してチタンシリサイド膜部分のみを残した状態、
図８にはそのチタンシリサイド膜の表面を酸化保護膜と
なる窒化チタン層に変化させた状態、図９にはその上に
容量絶縁膜となる酸化タンタル層を積層させた状態、図
１０には上部電極を形成した状態、図１１にはその上に
積層させた絶縁膜にコンタクトホールを開口させた状態
が、夫々示されている。
とからなるメモリセルを有するＤＲＡＭに適用した場合
の第１実施例を図１乃至図１１に示し、以下に説明す
る。それらのうち、図１はメモリセル部の縦断面図であ
る。図２〜図１１はその製造プロセスを段階を追って示
した製造途中におけるメモリセル部の縦断面図で、図２
にはフィールド絶縁膜を形成した状態、図３には選択用
ＭＩＳＦＥＴのゲート電極にサイドウォールを形成した
状態、図４には下部電極となるポリシリコン電極部を形
成した状態、図５にはその上に金属チタン膜を被着させ
た状態、図６にはその金属チタン膜の一部をチタンシリ
サイド膜に変化させた状態、図７には金属チタン膜部分
を除去してチタンシリサイド膜部分のみを残した状態、
図８にはそのチタンシリサイド膜の表面を酸化保護膜と
なる窒化チタン層に変化させた状態、図９にはその上に
容量絶縁膜となる酸化タンタル層を積層させた状態、図
１０には上部電極を形成した状態、図１１にはその上に
積層させた絶縁膜にコンタクトホールを開口させた状態
が、夫々示されている。
【０００８】この実施例のＤＲＡＭ１００では、図１に
示すように、例えば積層形のメモリセルにおいて、多結
晶シリコンなどからなる下部電極１とその上の容量絶縁
膜２との境界部分に、容量絶縁膜２の形成時における下
部電極１の酸化を防ぐための酸化保護膜３が介設されて
なるもので、酸化保護膜３は例えば窒化チタンでできて
いる。
示すように、例えば積層形のメモリセルにおいて、多結
晶シリコンなどからなる下部電極１とその上の容量絶縁
膜２との境界部分に、容量絶縁膜２の形成時における下
部電極１の酸化を防ぐための酸化保護膜３が介設されて
なるもので、酸化保護膜３は例えば窒化チタンでできて
いる。
【０００９】以下に、ＤＲＡＭ１００の詳細並びに酸化
保護膜３の形成方法の一例を、図２〜図１１を参照しな
がら、その製造プロセスに沿って説明する。先ず、図２
に示すように、例えばｐ-形単結晶シリコンからなる半
導体基板４に、パッド酸化膜９０及び窒化シリコン等か
らなる耐熱酸化マスク９１をマスクとして、ｐ+形不純
物（ホウ素など）を注入してチャネルストッパ領域５を
形成する。続いて、熱酸化してフィールド絶縁膜６を形
成する。この際、熱酸化と同時にチャネルストッパ領域
５の活性化処理が行われる。
保護膜３の形成方法の一例を、図２〜図１１を参照しな
がら、その製造プロセスに沿って説明する。先ず、図２
に示すように、例えばｐ-形単結晶シリコンからなる半
導体基板４に、パッド酸化膜９０及び窒化シリコン等か
らなる耐熱酸化マスク９１をマスクとして、ｐ+形不純
物（ホウ素など）を注入してチャネルストッパ領域５を
形成する。続いて、熱酸化してフィールド絶縁膜６を形
成する。この際、熱酸化と同時にチャネルストッパ領域
５の活性化処理が行われる。
【００１０】次に、耐熱酸化マスク９１及びパッド酸化
膜９０を除去した後、フィールド絶縁膜６，６間にゲー
ト絶縁膜７を形成する。それから、基板全面にドープト
シリコン８（高濃度に不純物を導入させてなる多結晶シ
リコン）及び酸化シリコン９を順次積層させ、それらの
不要な部分を除去してゲート電極１０を形成する。この
ゲート電極１０をマスクとして、ｎ形不純物（リンな
ど）を注入し、活性化処理して、ソース／ドレイン領域
となるｎ-拡散領域１１を形成するとともに、ゲート電
極１０の側面にサイドウォール１２を形成する。ここま
での状態が図３に示されている。
膜９０を除去した後、フィールド絶縁膜６，６間にゲー
ト絶縁膜７を形成する。それから、基板全面にドープト
シリコン８（高濃度に不純物を導入させてなる多結晶シ
リコン）及び酸化シリコン９を順次積層させ、それらの
不要な部分を除去してゲート電極１０を形成する。この
ゲート電極１０をマスクとして、ｎ形不純物（リンな
ど）を注入し、活性化処理して、ソース／ドレイン領域
となるｎ-拡散領域１１を形成するとともに、ゲート電
極１０の側面にサイドウォール１２を形成する。ここま
での状態が図３に示されている。
【００１１】次に、表面に形成した酸化シリコン膜（図
には表れていない。）を介して、ゲート電極１０及びサ
イドウォール１２をマスクとして、ｎ形不純物（ヒ素な
ど）を注入し、ｎ+形半導体領域１３を形成する。そし
て、その酸化シリコン膜を除去した後に、基板全面にド
ープトシリコンを積層させ、その不要部分を選択的にエ
ッチングして、下部電極１となるポリシリコン電極部１
４を形成する。ここまでの状態が図４に示されている。
には表れていない。）を介して、ゲート電極１０及びサ
イドウォール１２をマスクとして、ｎ形不純物（ヒ素な
ど）を注入し、ｎ+形半導体領域１３を形成する。そし
て、その酸化シリコン膜を除去した後に、基板全面にド
ープトシリコンを積層させ、その不要部分を選択的にエ
ッチングして、下部電極１となるポリシリコン電極部１
４を形成する。ここまでの状態が図４に示されている。
【００１２】次に、図５に示すように、基板全面にＣＶ
Ｄ技術等により金属チタン膜１５を被着させ、アニール
処理して、図６に示すように、金属チタン膜１５の一部
をチタンシリサイド膜１６に変化させる。アニール処理
の際、金属チタン膜１５のうちシリコンと接する部分
（具体的には、ドレイン領域となる中央のｎ+形半導体
領域１３及びポリシリコン電極部１４の上の部分）は、
シリコンと化合してチタンシリサイド（チタンとシリコ
ンとの金属間化合物）に変化する一方、酸化シリコンと
接する部分（具体的には、フィールド絶縁膜６、ゲート
電極１０の酸化シリコン９及びサイドウォール１２の上
の部分）は、金属チタンのままである。
Ｄ技術等により金属チタン膜１５を被着させ、アニール
処理して、図６に示すように、金属チタン膜１５の一部
をチタンシリサイド膜１６に変化させる。アニール処理
の際、金属チタン膜１５のうちシリコンと接する部分
（具体的には、ドレイン領域となる中央のｎ+形半導体
領域１３及びポリシリコン電極部１４の上の部分）は、
シリコンと化合してチタンシリサイド（チタンとシリコ
ンとの金属間化合物）に変化する一方、酸化シリコンと
接する部分（具体的には、フィールド絶縁膜６、ゲート
電極１０の酸化シリコン９及びサイドウォール１２の上
の部分）は、金属チタンのままである。
【００１３】次に、図７に示すように、残った金属チタ
ン膜１５を除去してから、窒素雰囲気中で熱処理するこ
とによりチタンシリサイド膜１６を窒化して、図８に示
すように、その表面に窒化チタン層１７（ポリシリコン
電極部１４の上の部分は酸化保護膜３となる。）を形成
する。この時、チタンシリサイド膜１６を全て窒化チタ
ンに変えてもよい。窒化チタン層１７及びチタンシリサ
イド膜１６は何れも導電性であるため、これらもポリシ
リコン電極部１４とともに下部電極１を形成することに
なる。
ン膜１５を除去してから、窒素雰囲気中で熱処理するこ
とによりチタンシリサイド膜１６を窒化して、図８に示
すように、その表面に窒化チタン層１７（ポリシリコン
電極部１４の上の部分は酸化保護膜３となる。）を形成
する。この時、チタンシリサイド膜１６を全て窒化チタ
ンに変えてもよい。窒化チタン層１７及びチタンシリサ
イド膜１６は何れも導電性であるため、これらもポリシ
リコン電極部１４とともに下部電極１を形成することに
なる。
【００１４】次に、図９に示すように、全面に、例えば
ＣＶＤ技術等により容量絶縁膜２となる酸化タンタル層
１８を積層させる。この際、下部電極１の表面が耐酸化
性に優れた窒化チタン層１７で被われているため、その
表面に自然酸化膜が形成されるのが抑えられる。万一、
窒化チタン層１７が酸化されて酸化チタンが形成されて
も、酸化チタンは導電性であるので、その酸化チタンも
下部電極１の一部となり、蓄積容量を低下させることは
ない。
ＣＶＤ技術等により容量絶縁膜２となる酸化タンタル層
１８を積層させる。この際、下部電極１の表面が耐酸化
性に優れた窒化チタン層１７で被われているため、その
表面に自然酸化膜が形成されるのが抑えられる。万一、
窒化チタン層１７が酸化されて酸化チタンが形成されて
も、酸化チタンは導電性であるので、その酸化チタンも
下部電極１の一部となり、蓄積容量を低下させることは
ない。
【００１５】次に、図１０に示すように、酸化タンタル
層１８の上にタングステン（或は、窒化チタンや窒化タ
ンタルや白金など）などからなる導電層を積層させ、こ
の導電層及び酸化タンタル層１８の不要な部分を選択的
にエッチングして上部電極１９及び容量絶縁膜２を形成
する。しかる後、図１１に示すように、基板全面に絶縁
膜であるＰＳＧ膜２０（フォスフォシリゲートガラス
膜）を被着させ、ドレイン領域２１上の部分を選択的に
除去して、コンタクトホール２２を形成する。
層１８の上にタングステン（或は、窒化チタンや窒化タ
ンタルや白金など）などからなる導電層を積層させ、こ
の導電層及び酸化タンタル層１８の不要な部分を選択的
にエッチングして上部電極１９及び容量絶縁膜２を形成
する。しかる後、図１１に示すように、基板全面に絶縁
膜であるＰＳＧ膜２０（フォスフォシリゲートガラス
膜）を被着させ、ドレイン領域２１上の部分を選択的に
除去して、コンタクトホール２２を形成する。
【００１６】最後に、基板全面に例えばアルミニウム膜
を形成し、その不要部分を選択的にエッチングしてアル
ミニウム配線２３を形成すれば、図１に示されたＤＲＡ
Ｍ１００が得られることになる。この際、ドレイン領域
２１には、窒化チタン層１７及びチタンシリサイド膜１
６を介して、アルミニウム配線２３が電気的に接触して
いる。この窒化チタン層１７がバリア層として作用する
ため、アルミニウムとシリコンとの相互反応により引き
起こされるアルミニウムのスパイクによるドレイン領域
２１の突き抜け故障を防ぐことができる。
を形成し、その不要部分を選択的にエッチングしてアル
ミニウム配線２３を形成すれば、図１に示されたＤＲＡ
Ｍ１００が得られることになる。この際、ドレイン領域
２１には、窒化チタン層１７及びチタンシリサイド膜１
６を介して、アルミニウム配線２３が電気的に接触して
いる。この窒化チタン層１７がバリア層として作用する
ため、アルミニウムとシリコンとの相互反応により引き
起こされるアルミニウムのスパイクによるドレイン領域
２１の突き抜け故障を防ぐことができる。
【００１７】コンタクトホール２２の形成時に、ドレイ
ン領域２１上の窒化チタン層１７及びチタンシリサイド
膜１６をも除去する場合には、ドレイン領域２１を形成
するｎ+形半導体領域１３がオーバーエッチングされて
除去されることがある。この場合には、ＰＳＧ膜２０を
マスクにして、コンタクトホール２２から再びｎ形不純
物を注入し、活性化処理を行うことによりドレイン領域
を形成する。なお、図１では最上層に被着される保護膜
を省略して示した。
ン領域２１上の窒化チタン層１７及びチタンシリサイド
膜１６をも除去する場合には、ドレイン領域２１を形成
するｎ+形半導体領域１３がオーバーエッチングされて
除去されることがある。この場合には、ＰＳＧ膜２０を
マスクにして、コンタクトホール２２から再びｎ形不純
物を注入し、活性化処理を行うことによりドレイン領域
を形成する。なお、図１では最上層に被着される保護膜
を省略して示した。
【００１８】（第２実施例）本発明を適用したＤＲＡＭ
の第２実施例を、その製造途中における上部電極を形成
した状態のメモリセル部の縦断面図を図１２に示し、以
下に説明する。
の第２実施例を、その製造途中における上部電極を形成
した状態のメモリセル部の縦断面図を図１２に示し、以
下に説明する。
【００１９】この実施例のＤＲＡＭ２００は、プレーナ
形のメモリセルの一例で、第１実施例と同様に、下部電
極１とその上の酸化タンタル層１８からなる容量絶縁膜
２との境界部分に、窒化チタン層１７からなる酸化保護
膜３が介設されてなるものである。第２実施例では、下
部電極１は窒化チタン層１７及びチタンシリサイド膜１
６（チタンシリサイド膜１６を全部窒化チタンに変えた
場合には窒化チタン層１７のみ）から形成されている。
形のメモリセルの一例で、第１実施例と同様に、下部電
極１とその上の酸化タンタル層１８からなる容量絶縁膜
２との境界部分に、窒化チタン層１７からなる酸化保護
膜３が介設されてなるものである。第２実施例では、下
部電極１は窒化チタン層１７及びチタンシリサイド膜１
６（チタンシリサイド膜１６を全部窒化チタンに変えた
場合には窒化チタン層１７のみ）から形成されている。
【００２０】酸化保護膜３の形成に付いては、上記第１
実施例と略同様であるのでその概要のみを簡略に説明す
る。先ず、半導体基板４にフィールド絶縁膜６及びゲー
ト絶縁膜７を形成してから、ドープトシリコン８及び酸
化シリコン９からなるゲート電極１０を形成する。その
後、順次ｎ-拡散領域１１、サイドウォール１２及びｎ+
形半導体領域１３を形成する。次に、その上に被着させ
た金属チタン膜の一部をチタンシリサイド膜１６に変化
させ、エッチング処理後その表面をさらに窒化チタン層
１７に変えて酸化保護膜３を形成する。しかる後、上部
電極１９及び容量絶縁膜２を形成する。
実施例と略同様であるのでその概要のみを簡略に説明す
る。先ず、半導体基板４にフィールド絶縁膜６及びゲー
ト絶縁膜７を形成してから、ドープトシリコン８及び酸
化シリコン９からなるゲート電極１０を形成する。その
後、順次ｎ-拡散領域１１、サイドウォール１２及びｎ+
形半導体領域１３を形成する。次に、その上に被着させ
た金属チタン膜の一部をチタンシリサイド膜１６に変化
させ、エッチング処理後その表面をさらに窒化チタン層
１７に変えて酸化保護膜３を形成する。しかる後、上部
電極１９及び容量絶縁膜２を形成する。
【００２１】（第３実施例）本発明を適用したＤＲＡＭ
の第３実施例を図１３及び図１４に示し、以下に説明す
る。それらのうち、図１３は製造途中における上部電極
を形成した状態のメモリセル部の縦断面図、図１４はそ
の変形例の縦断面図である。
の第３実施例を図１３及び図１４に示し、以下に説明す
る。それらのうち、図１３は製造途中における上部電極
を形成した状態のメモリセル部の縦断面図、図１４はそ
の変形例の縦断面図である。
【００２２】この実施例のＤＲＡＭ３００は、図１３に
示すように、溝形のメモリセルの一例で、第１実施例と
同様に、溝３０に沿って形成された下部電極１とその上
の酸化タンタル層１８からなる容量絶縁膜２との境界部
分に、窒化チタン層１７からなる酸化保護膜３が介設さ
れてなるものである。この場合、下部電極１は、同図の
ように、窒化チタン層１７、チタンシリサイド膜１６及
びポリシリコン電極部１４（チタンシリサイド膜１６を
全部窒化チタンに変えた場合には窒化チタン層１７及び
ポリシリコン電極部１４）から形成されていてもよい
し、変形例のＤＲＡＭ４００のように、窒化チタン層１
７及びチタンシリサイド膜１６（チタンシリサイド膜１
６を全部窒化チタンに変えた場合には窒化チタン層１７
のみ）から形成されていてもよい。
示すように、溝形のメモリセルの一例で、第１実施例と
同様に、溝３０に沿って形成された下部電極１とその上
の酸化タンタル層１８からなる容量絶縁膜２との境界部
分に、窒化チタン層１７からなる酸化保護膜３が介設さ
れてなるものである。この場合、下部電極１は、同図の
ように、窒化チタン層１７、チタンシリサイド膜１６及
びポリシリコン電極部１４（チタンシリサイド膜１６を
全部窒化チタンに変えた場合には窒化チタン層１７及び
ポリシリコン電極部１４）から形成されていてもよい
し、変形例のＤＲＡＭ４００のように、窒化チタン層１
７及びチタンシリサイド膜１６（チタンシリサイド膜１
６を全部窒化チタンに変えた場合には窒化チタン層１７
のみ）から形成されていてもよい。
【００２３】なお、ＤＲＡＭ４００の方が、溝３０を形
成する際にその幅が狭くて済むため、高集積化に適して
いる。この場合、ポリシリコン電極部１４の代わりにｎ
+形半導体領域１３を溝３０を囲むように形成してもよ
い。
成する際にその幅が狭くて済むため、高集積化に適して
いる。この場合、ポリシリコン電極部１４の代わりにｎ
+形半導体領域１３を溝３０を囲むように形成してもよ
い。
【００２４】酸化保護膜３の形成に付いては、上記第１
実施例と略同様であるのでその概要のみを簡略に説明す
る。先ず、半導体基板４に溝３０を形成するとともに、
フィールド絶縁膜６及びゲート絶縁膜７を形成し、ドー
プトシリコン８及び酸化シリコン９からなるゲート電極
１０を形成する。その後、順次ｎ-拡散領域１１、サイ
ドウォール１２及びｎ+形半導体領域１３を形成する。
次に、その上に被着させた金属チタン膜の一部をチタン
シリサイド膜１６に変化させ、エッチング処理後その表
面をさらに窒化チタン層１７に変えて酸化保護膜３を形
成する。しかる後、上部電極１９及び容量絶縁膜２を形
成する。
実施例と略同様であるのでその概要のみを簡略に説明す
る。先ず、半導体基板４に溝３０を形成するとともに、
フィールド絶縁膜６及びゲート絶縁膜７を形成し、ドー
プトシリコン８及び酸化シリコン９からなるゲート電極
１０を形成する。その後、順次ｎ-拡散領域１１、サイ
ドウォール１２及びｎ+形半導体領域１３を形成する。
次に、その上に被着させた金属チタン膜の一部をチタン
シリサイド膜１６に変化させ、エッチング処理後その表
面をさらに窒化チタン層１７に変えて酸化保護膜３を形
成する。しかる後、上部電極１９及び容量絶縁膜２を形
成する。
【００２５】以上、詳述したように、第１〜第３実施例
によれば、下部電極１の表面が耐酸化性を有する酸化保
護膜３で被われているため、その上に容量絶縁膜２を形
成する際に、下部電極１の表面に絶縁性の自然酸化膜が
形成されるのを防ぐことができるので、容量絶縁膜２の
厚さを精度良く制御することができ、設計値通りの電荷
の蓄積容量が得られるとともに、容量絶縁膜２の厚さを
薄くすることが可能となり、蓄積容量の減少を防ぐこと
ができるだけでなく、さらにはその増大を図ることも可
能となる。
によれば、下部電極１の表面が耐酸化性を有する酸化保
護膜３で被われているため、その上に容量絶縁膜２を形
成する際に、下部電極１の表面に絶縁性の自然酸化膜が
形成されるのを防ぐことができるので、容量絶縁膜２の
厚さを精度良く制御することができ、設計値通りの電荷
の蓄積容量が得られるとともに、容量絶縁膜２の厚さを
薄くすることが可能となり、蓄積容量の減少を防ぐこと
ができるだけでなく、さらにはその増大を図ることも可
能となる。
【００２６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例においては、チタンシリサイド膜１６は金属チ
タン膜１５をアニール処理してシリコンと化合させるこ
とにより形成されるとしたが、これに限定されるもので
はなく、例えばＣＶＤ技術やスパッタリング技術などに
より基板全面にチタンシリサイドを積層させ、その不要
な部分を除去することにより形成されるようにしてもよ
い。また、容量絶縁膜２は酸化タンタルに限らず、酸化
シリコン（ＳｉＯ2）とシリコンナイトライド（Ｓｉ3Ｎ
4）の２層、シリコンオキシナイトライド（ＳｉＯｘＮ
ｙ）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム
（ＺｒＯ2）、チタン酸ストロンチウム（ＳｒＴｉ
Ｏ3）、チタン酸バリウム（ＢａＴｉＯ3）等の高誘電率
材料で形成されていてもよいのはいうまでもない。さら
に、酸化保護膜３は窒化チタンに限らず、少なくとも耐
酸化性を有するような性質のものであればよく、万一酸
化された場合を考慮して、望ましくはその酸化物が導電
性を有するような性質のものであればなおよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例においては、チタンシリサイド膜１６は金属チ
タン膜１５をアニール処理してシリコンと化合させるこ
とにより形成されるとしたが、これに限定されるもので
はなく、例えばＣＶＤ技術やスパッタリング技術などに
より基板全面にチタンシリサイドを積層させ、その不要
な部分を除去することにより形成されるようにしてもよ
い。また、容量絶縁膜２は酸化タンタルに限らず、酸化
シリコン（ＳｉＯ2）とシリコンナイトライド（Ｓｉ3Ｎ
4）の２層、シリコンオキシナイトライド（ＳｉＯｘＮ
ｙ）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム
（ＺｒＯ2）、チタン酸ストロンチウム（ＳｒＴｉ
Ｏ3）、チタン酸バリウム（ＢａＴｉＯ3）等の高誘電率
材料で形成されていてもよいのはいうまでもない。さら
に、酸化保護膜３は窒化チタンに限らず、少なくとも耐
酸化性を有するような性質のものであればよく、万一酸
化された場合を考慮して、望ましくはその酸化物が導電
性を有するような性質のものであればなおよい。
【００２７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍのメモリセルに適用した場合について説明したが、こ
の発明はそれに限定されるものではなく、容量素子を必
要とする半導体装置全てに利用することができる。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍのメモリセルに適用した場合について説明したが、こ
の発明はそれに限定されるものではなく、容量素子を必
要とする半導体装置全てに利用することができる。
【００２８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、容量絶縁膜を形成する際
に、下部電極の表面に絶縁性の自然酸化膜が形成される
のを防ぐことができるので、容量絶縁膜の厚さを精度良
く制御することができ、設計値通りの電荷の蓄積容量が
得られるとともに、小さな面積で容量値の大きな素子が
得られ、ＤＲＡＭの蓄積容量に適用すればＤＲＡＭの高
集積化が可能になる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、容量絶縁膜を形成する際
に、下部電極の表面に絶縁性の自然酸化膜が形成される
のを防ぐことができるので、容量絶縁膜の厚さを精度良
く制御することができ、設計値通りの電荷の蓄積容量が
得られるとともに、小さな面積で容量値の大きな素子が
得られ、ＤＲＡＭの蓄積容量に適用すればＤＲＡＭの高
集積化が可能になる。
【図１】第１実施例におけるＤＲＡＭのメモリセル部の
縦断面図である。
縦断面図である。
【図２】フィールド絶縁膜を形成した状態におけるメモ
リセル部の縦断面図である。
リセル部の縦断面図である。
【図３】選択用ＭＩＳＦＥＴのゲート電極にサイドウォ
ールを形成した状態におけるメモリセル部の縦断面図で
ある。
ールを形成した状態におけるメモリセル部の縦断面図で
ある。
【図４】下部電極となるポリシリコン電極部を形成した
状態におけるメモリセル部の縦断面図である。
状態におけるメモリセル部の縦断面図である。
【図５】その上に金属チタン膜を被着させた状態におけ
るメモリセル部の縦断面図である。
るメモリセル部の縦断面図である。
【図６】その金属チタン膜の一部をチタンシリサイド膜
に変化させた状態におけるメモリセル部の縦断面図であ
る。
に変化させた状態におけるメモリセル部の縦断面図であ
る。
【図７】金属チタン膜部分を除去してチタンシリサイド
膜部分のみを残した状態におけるメモリセル部の縦断面
図である。
膜部分のみを残した状態におけるメモリセル部の縦断面
図である。
【図８】そのチタンシリサイド膜の表面を酸化保護膜と
なる窒化チタン層に変化させた状態におけるメモリセル
部の縦断面図である。
なる窒化チタン層に変化させた状態におけるメモリセル
部の縦断面図である。
【図９】その上に容量絶縁膜となる酸化タンタル層を積
層させた状態におけるメモリセル部の縦断面図である。
層させた状態におけるメモリセル部の縦断面図である。
【図１０】上部電極を形成した状態におけるメモリセル
部の縦断面図である。
部の縦断面図である。
【図１１】その上に積層させた絶縁膜にコンタクトホー
ルを開口させた状態におけるメモリセル部の縦断面図で
ある。
ルを開口させた状態におけるメモリセル部の縦断面図で
ある。
【図１２】第２実施例におけるＤＲＡＭのメモリセル部
の上部電極を形成した状態の要部縦断面図である。
の上部電極を形成した状態の要部縦断面図である。
【図１３】第３実施例におけるＤＲＡＭのメモリセル部
の上部電極を形成した状態の要部縦断面図である。
の上部電極を形成した状態の要部縦断面図である。
【図１４】第３実施例の変形例におけるＤＲＡＭのメモ
リセル部の上部電極を形成した状態の要部縦断面図であ
る。
リセル部の上部電極を形成した状態の要部縦断面図であ
る。
１ 下部電極 ２ 容量絶縁膜 ３ 酸化保護膜 １５ 金属チタン膜 １６ チタンシリサイド膜 １７ 窒化チタン層 １９ 上部電極 １００，２００，３００，４００ ＤＲＡＭ
Claims (3)
- 【請求項１】 下部電極上に容量絶縁膜が積層され、さ
らにその上に上部電極が積層されてなる容量素子を有す
る半導体集積回路装置において、前記下部電極と前記容
量絶縁膜との境界部分に、耐酸化性を有する酸化保護膜
が介設されていることを特徴とする半導体集積回路装
置。 - 【請求項２】 前記下部電極はシリコンであり、前記酸
化保護膜は窒化チタン膜であることを特徴とする請求項
１記載の半導体集積回路装置。 - 【請求項３】 下部電極上に容量絶縁膜が積層され、さ
らにその上に上部電極が積層されてなる容量素子を有す
る半導体集積回路装置の前記容量絶縁膜を形成するにあ
たり、当該容量絶縁膜を積層させる直前に、先ず基板全
面に金属チタン膜を被着させた後、アニール処理して金
属チタン膜をその下のシリコンと化合させてチタンシリ
サイド膜にし、次にエッチング処理して金属チタン膜の
残存部分を除去してから、窒素雰囲気中で熱処理して少
なくともチタンシリサイド膜の表面に窒化チタン層を形
成するようにしたことを特徴とする半導体集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4303542A JPH06151751A (ja) | 1992-11-13 | 1992-11-13 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4303542A JPH06151751A (ja) | 1992-11-13 | 1992-11-13 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151751A true JPH06151751A (ja) | 1994-05-31 |
Family
ID=17922256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4303542A Pending JPH06151751A (ja) | 1992-11-13 | 1992-11-13 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151751A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5956595A (en) * | 1996-07-15 | 1999-09-21 | Nec Corporation | Method of fabricating a semiconductor integrated circuit having a capacitor with lower electrode comprising titanium nitride |
| KR100238225B1 (ko) * | 1997-01-30 | 2000-01-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| KR100259039B1 (ko) * | 1997-02-17 | 2000-06-15 | 윤종용 | 반도체장치의커패시터제조방법 |
| KR100273609B1 (ko) * | 1994-12-09 | 2000-12-15 | 엘리 웨이스 , 알 비 레비 | 캐패시터 및 집적회로내 그 제조 방법 |
| JP2001057414A (ja) * | 1999-07-01 | 2001-02-27 | Hyundai Electronics Ind Co Ltd | 半導体メモリ素子のキャパシタ及びその製造方法 |
| KR100286745B1 (ko) * | 1995-06-30 | 2001-04-16 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치 및 그의 제조방법 |
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| US6407420B1 (en) | 1996-12-20 | 2002-06-18 | Hitachi, Ltd. | Integrated circuit device having line width determined by side wall spacer provided in openings formed in insulating film for connection conductors |
| KR100373159B1 (ko) * | 1999-11-09 | 2003-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| US6576510B2 (en) | 1999-06-17 | 2003-06-10 | Hitachi Ltd | Method of producing a semiconductor memory device using a self-alignment process |
| JP2006170707A (ja) * | 2004-12-14 | 2006-06-29 | Nissan Motor Co Ltd | 圧力センサおよびその製造方法 |
| US8212299B2 (en) | 2001-06-13 | 2012-07-03 | Renesas Electronics Corporation | Semiconductor device having a thin film capacitor of a MIM (metal-insulator-metal) structure |
-
1992
- 1992-11-13 JP JP4303542A patent/JPH06151751A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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