KR100593955B1 - 반도체 메모리 소자의 스토리지 노드 형성방법 - Google Patents

반도체 메모리 소자의 스토리지 노드 형성방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 스토리지 노드(storage node)에 관한 것으로서, 비트 라인을 포함한 하부 구조물 상부에 스토리지 노드 플러그 폴리 실리콘을 형성한 후, 상기 결과물에 화학적 기계적 연마 공정으로 전면 식각을 행하는 단계와; 상기 결과물 상부에 캐패시터 산화막을 증착한 후, 상기 캐패시터 산화막 상부에 감광막 패턴을 형성하는 단계와; 상기 감광막 패턴을 식각 마스크로 하여 상기 캐패시터 산화막을 식각한 후, 상기 스토리지 노드 플러그 폴리 실리콘은 식각하지 않고 상기 식각 저지막의 상부 직전까지 상기 제거 방지막을 차례로 식각하는 단계와; 상기 감광막을 제거한 후, 상기 결과물 전면에 스토리지 노드 폴리 실리콘을 형성하는 단계와; 상기 단계 후에 상기 결과물에 화학적 기계적 연마 공정으로 전면 식각을 행한 후, 상기 캐패시터 산화막을 완전히 제거하는 단계를 포함하여 반도체 메모리 소자의 스토리지 노드를 형성하는 방법을 제공한다.
이러한 스토리지 노드 형성방법은 스토리지 노드와 스토리지 노드 플러그 폴리 실리콘간의 접촉면적을 증대시켜 실린더형 스토리지 전극의 리프팅(lifting)을 방지하고, 캐패시터용량을 증대시킬 수 있다.
리프팅, 스토리지노드, 메모리소자

Description

반도체 메모리 소자의 스토리지 노드 형성방법{Method for forming storage node of semiconductor device}
도 la 내지 도 1g는 종래의 반도체 메모리소자의 스토리지노드 형성방법을 설명하기 위해 도시된 단면도들이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 메모리소자의 스토리지노드 형성방법을 설명하기 위해 도시된 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10, 110 ; 절연막
12, 24, 116, 124 ; 감광막 14, 116 : 스토리지 노드 플러그 콘택홀
16, 120 ; 스토리지 노드 플러그 폴리 실리콘
18, 112 ; 식각 저지막 20, 114 : 제거 방지막
22, 122 ; 캐패시터 산화막 26, 126 : 스토리지 노드 폴리 실리콘
26', 126'; 스토리지 노드
a ; 종래 기술에 따른 스토리지 노드와 스토리지 노드 플러그 폴리 실리콘의 접촉부위
b : 본 발명에 따른 스토리지 노드와 스토리지 노드 플러그 폴리 실리콘의 접촉부위
본 발명은 반도체 메모리 소자의 스토리지 노드 형성 방법에 관한 것으로써,특히 실린더형 스토리지 노드와 스토리지 노드 플러그 폴리 실리콘간의 접촉 면적을 증대시켜 실린더형 스토리지 노드의 리프팅을 방지하고, 캐패시터 용량을 증대시킬 수 있는 방법에 관한 것이다.
반도체 장치의 고집적화에 따라 단위 셀 크기가 작아지면서 캐패시터의 크기도 작아지게 되었다. 이로 인해 캐패시터의 정전 용량이 줄어들게 되어, 메모리셀의 독출 능력이 저하되고, 소프트 에러가 증가되는 문제가 발생하여 정전 용량을 증가시켜야 했다. 그러기 위해서 캐패시터는 일정 크기 이상의 면적을 가져야 했는데, 이러한 조건을 만족시키는 방법으로 넓은 면적을 확보할 수 있는 실린더형의 스토리지 노드를 가지는 캐패시터가 개발되었다.
종래의 반도체 메모리 소자의 스토리지 노드 형성 방법을 도 la 내지 도 1g를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래 반도체 메모리 소자의 스토리지 노드 형성 방법을 설명하기 위해 도시된 수직 단면도들이다.
우선 도 1a에 도시된 것처럼, 비트 라인을 포함한 하부 구조물이 형성된 반 도체 기판의 전면에 절연막(10)을 형성하는 평탄화 공정을 행한다. (도 1a에서 번호가 명시되지 않은 부분이 비트 라인을 포함한 하부 구조물이 형성된 반도체 기판 이다.)
그리고 도 1b에 도시된 바와 같이, 상기 절연막(10) 상부에 감광막(12) 패턴을 형성하고, 상기 감광막(12) 패턴을 식각 마스크로 하여 상기 절연막(10)을 식각하여 스토리지 노드 플러그 콘택홀(14)을 형성한다.
이후 도 1c에 도시된 것처럼, 상기 감광막(12)을 제거하고, 상기 결과물 전면에 스토리지 노드 플러그 폴리 실리콘(16)을 형성한다. 그 후에 상기 결과물에 화학적 기계적 연마 공정으로 전면 식각을 행한다.
다음으로 도 1d에 도시된 것처럼, 상기 결과물 상부에 식각 저지막(18)과 제거 방지막(20)을 차례로 증착한다.
그리고 도 1e에 도시된 것처럼, 상기 제거 방지막(20) 상부에 캐패시터 산화막(22)을 형성한 후, 상기 캐패시터 산화막(22) 상부에 감광막(24) 패턴을 형성하고, 상기 감광막(24) 패턴을 식각 마스크로 하여 상기 캐패시터 산화막(22), 제거방지막(20)과 식각저지막(18)을 차례로 식각한다.
그 후에, 도 1f에 도시된 것처럼 상기 감광막(24)을 제거하고, 상기 결과물 전면에 스토리지 노드 폴리 실리콘(26)을 형성한다.
마지막으로 도 1g에 도시된 바와 같이, 상기 결과물에 화학적 기계적 연마공정으로 전면 식각을 행한 다음, 상기 캐패시터 산화막(22)을 완전히 제거(full dip out)하여 실린더형 스토리지 노드(26')를 형성한다.
그러나 상기와 같은 종래의 방법으로 스토리지 노드 제조 시, 도 1g의 "a"에 의해 도시된 바와 같이, 실린더형 스토리지 노드와 스토리지 노드 플러그 폴리 실 리콘간의 접촉 면적이 협소하여 실린더형 스토리지 노드가 리프팅되면서 미소 브리지(bridge)가 발생하고, 소자의 오동작을 유발시켜 소자의 수율이 저하되는 문제점이 발생하였다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 특히 스토리지 노드가 스토리지 노드 플러그 폴리 실리콘의 측면에도 접촉 면적을 갖도록 함으로써, 스토리지 노드와 스토리지 노드 플러그 폴리 실리콘간의 접촉 면적을 증대시켜 실린더형 스토리지 노드의 리프팅을 방지하고 캐패시터 용량을 증대시킬 수 있는 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 비트 라인을 포함한 하부구조물이 형성되어 있는 반도체 기판 전면에 절연막을 형성하는 평탄화 공정 단계와, 상기 절연막 상부에 식각저지막과 제거방지막을 차례로 형성하고, 상기 제거방지막 상부에 감광막패턴을 형성하는 단계와; 상기 감광막패턴을 식각마스크로 하여 상기 제거 방지막, 식각저지막과 절연막을 차례로 식각하여 스토리지 노드 플러그 콘택홀을 형성하는 단계와; 상기 감광막을 제거한 후, 상기 결과물에 스토리지 노드 플러그 폴리 실리콘을 형성한 후, 상기 결과물에 화학적 기계적 연마 공정으로 전면 식각을 행하는 단계와; 상기 결과물 상부에 캐패시터 산화막을 증착한 후, 상 기 캐패시터 산화막 상부에 감광막 패턴을 형성하는 단계와; 상기 감광막 패턴을 식각마스크로 하여 상기 캐패시터 산화막을 식각한 후, 상기 스토리지 노드 플러그 폴리 실리콘은 식각하지 않고 상기 식판 저지막의 상부 직전까지 상기 제거 방지막을 차례로 식각하는 단계와; 상기 감광막을 제거한 후 상기 결과물 전면에 스토리지 노드 폴리 실리콘을 형성하는 단계와; 상기 단계 후에 상기 결과물에 화학적 기계적 연마 공정으로 전면 식각을 행한 후, 상기 캐패시터 산화막을 완전히 제거하는 단계를 포함하여 반도체 메모리 소자의 스토리지 노드를 형성하는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 메모리 소자의 스토리지 노드 형성 방법을 나타낸 수칙 단면도들이다.
우선 도 2a에 도시된 바와 같이, 비트 라인을 포함한 하부 구조물이 형성된 반도체 기판의 전면에 절연막(110)을 형성하는 평탄화 공정을 행한다. (도 2a에서 번호가 명시되지 않은 부분이 비트 라인을 포함한 하부 구조물이 형성된 반도체 기판이다.) 그리고 상기 절연막(110)상부에 식각 저지막(112)과 제거 방지막(114)을 차례로 증착한다.
상기 식각 저지막(112)은 인장 물성을 갖는 나이트라이드, 압축 물성을 가지는 나이트라이드, 실리콘 리치 옥시나이트라이드, LP-TEOS (Low Pressure-Tetra ethyl Ortho Silicate)중 어느 하나를 이용하여 형성되고, 상기 제거 방지막(114)은 PECVD (Plasma Enhanced Chemical Vaporization Deposition)-TEOS로 형성된다.
그 후 도 2b에 도시된 바와 같이, 상기 제거 방지막(114)의 상부에 감광막 (116) 패턴을 형성하고, 상기 감광막(116) 패턴을 식각 마스크로 하여 상기 제거방지막(114), 식각 저지막(112)과 절연막(110)을 차례로 식각하여 스토리지 노드 플러그 콘택홀(118)을 형성한다
다음으로 도 2c에 도시된 바와 같이, 상기 감광막(116)을 제거한 후, 상기 결과물에 스토리지 노드 플러그 폴리 실리콘(120)을 증착하고, 상기 결과물에 화학적 기계적 연마 공정으로 전면 식각을 행한다.
그 다음 도 2d에 도시된 바와 같이, 상기 결과물 상부에 캐패시터 산화막(122)을 증착하고, 상기 캐패시터 산화막(122) 상부에 감광막(124) 패턴을 형성한다.
그리고 도 2e에 도시된 바와 같이, 상기 감광막(124) 패턴을 식각 마스크로 하여 캐패시터 산화막(122)을 식각한 후, 상기 스토리지 노드 플러그 폴리 실리콘(120)은 식각하지 않고 상기 식각 저지막(112)의 상부 직전까지 상기 제거 방지막(114)을 식각한다.
그 다음 상기 감광막(124) 패턴을 제거하고, 상기 결과물에 스토리지 노드 폴리 실리콘(126)을 증착한다.
다음으로 도 2f에 도시된 바와 같이, 상기 결과물에 화학적 기계적 연마 공 정으로 전면 식각을 행한 후, 상기 캐패시터 산화막(122)을 완전히 제거하여 실린 더형 스토리지 노드(126')를 형성한다.
이 때, 도 2f의 "b"로 도시된 바와 같이, 스토리지 노드 플러그 폴리 실리콘(126)의 상부 뿐 아니라 측면에도 스토리지 노드(126')가 접촉되어 결과적으로 접촉면적이 넓어져 스토리지 노드(126')의 리프팅을 방지할 수 있게 된다.
상기와 같이 본 발명은 반도체 메모리 소자의 스토리지 노드 제조 방법에 있어서, 스토리지 노드와 스토리지 노드 플러그 폴리 실리콘과의 접촉 면적을 증가시킴으로서 실린더형 스토리지 노드의 리프팅을 방지하고, 또한 캐패시터의 높이를 증가시킬 수 있어 정전 용량을 증가시킬 수 있는 이점이 있다.
또한, 스토리지 노드와 비트 라인 간의 쇼트를 방지할 수 있다.

Claims (3)

  1. 비트 라인을 포함한 하부 구조물이 형성되어 있는 반도체 기판 전면에 절연막을 형성하는 평탄화 공정 단계와;
    상기 절연막 상부에 식각 저지막과 제거 방지막을 차례로 형성하고, 상기 제거방지막 상부에 감광막패턴을 형성하는 단계와;
    상기 감광막패턴을 식각마스크로 하여 상기 제거방지막, 식각 저지막과 절연막을 차례로 식각하여 스토리지 노드 플러그 콘택흘을 형성하는 단계와;
    상기 감광막을 제거한 후, 상기 결과물에 스토리지 노드 플러그 폴리 실리콘을 형성한 후, 상기 결과물에 화학적 기계적 연마 공정으로 전면 식각을 행하는 단계와:
    상기 결과물 상부에 캐패시터 산화막을 증착한 후, 상기 캐패시터 산화막 상부에 감광막패턴을 형성하는 단계와;
    상기 감광막패턴을 식각마스크로 하여 상기 캐패시터산화막을 식각한 후, 상기 스토리지 노드 플러그 폴리 실리콘은 식각하지 않고 상기 식각 저지막의 상부직전까지 상기 제거 방지막을 차례로 식각하는 단계와;
    상기 감광막을 제거한 후 상기 결과물 전면에 스토리지노드 폴리실리콘을 형성하는 단계와:
    이후, 상기 결과물에 화학적 기계적 연마 공정으로 전면 식각을 행한 후, 상기 캐패시터 산화막을 완전히 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 스토리지 노드 형성 방법 .
  2. 제 1항에 있어서,
    상기 식각저지막은 인장 물성을 갖는 나이트라이드, 압축물성을 가지는 나이트라이드, 실리콘 리치 옥시나이트라이드, LP-TEOS중 어느 하나인 것을 특징으로 하는 반도체 메모리 소자의 스토리지 노드 형성 방법 .
  3. 제 1항에 있어서,
    상기 제거 방지막은 PECVD-TEOS인 것을 특징으로 하는 반도체 메모리 소자의 스토리지 노드 형성 방법.
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