KR100443244B1 - 자기정렬 콘택 형성방법 - Google Patents

자기정렬 콘택 형성방법 Download PDF

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Abstract

자기정렬 콘택 형성 공정시 미스얼라인이 발생되더라도 최대 콘택홀 사이즈를 확보할 수 있는 방법을 개시한다. 하부 도전층이 형성된 반도체기판 상에, 배선라인을 형성하는 단계와, 배선라인이 형성된 반도체기판 상에, 제1 버퍼층을 형성하는 단계와, 제1 버퍼층 상에 제2 버퍼층을 형성하는 단계와, 제2 버퍼층 상에, 콘택홀이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계와, 제2 버퍼층을 패터닝하는 단계와, 제2 버퍼층 및 제1 버퍼층에 대해 식각 선택비가 다른 식각액을 이용한 식각공정을 실시하여 제1 버퍼층을 제거하는 단계, 및 하부 도전층과 접속된 상부 도전층을 형성하는 단계를 포함한다.

Description

자기정렬 콘택 형성방법{Method for forming a self aligned contact}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 자기정렬 콘택 형성방법에 관한 것이다.
일반적으로, 디램(DRAM)에서 셀이 차지하는 비율은 전체의 50％ 이상이 된다. 따라서, 다른 영역보다 셀의 면적을 줄이기 위해 많은 공정이 개발되었는데, 그 중 하나가 플러그(plug)를 이용한 자기정합 콘택(Self-Align Contact; SAC) 공정이다. 이 플러그 SAC 공정은 비트라인 콘택과 캐패시터의 스토리지 노드를 형성하기 전에 하부층에 SAC 공정을 이용하여 플러그를 형성하고, 비트라인 콘택과 스토리지 노드 콘택을 이 플러그 위에 형성되도록 함으로써, 셀 면적의 축소에 따른 콘택홀의 고 어스펙트비(high aspect ratio)화에 따른 문제점을 개선하기 위한 것이다.
도 1a 내지 도 1d는 종래의 자기정렬 콘택 형성방법을 설명하기 위한 단면도들이다.
도 1a는 반도체기판(2) 상에, 예를 들어 텅스텐 또는 폴리실리콘으로 이루어진 워드라인 또는 비트라인 등의 배선라인(4)을 형성하고, 후속 건식식각 공정에서 상기 배선라인(4)의 보호할 캐핑층(6)으로서 질화막 패턴을 형성한 상태의 단면도이다. 도면 참조부호 "A"는 트랜지스터로 쓰이는 단위 셀 피치(pitch)를 나타내고, "B"는 워드라인 또는 비트라인과 같은 배선라인(4)의 최종 사이즈(final size)를 나타내고, "C"는 배선라인 사이의 거리를 나타낸다. 이 "C"는 후속 자기정렬 콘택(Self-Aligned Contact; SAC) 식각 후의 콘택홀의 최대 크기(maximum open size)가 된다.
도 1b는 결과물 상에 예를 들어 보론-인을 함유한 실리콘막(Boro-Phosphorus Silicated Glass; BPSG) 등의 절연막(8)을 증착한 후, 이 절연막 위에 포토레지스트 패턴(10)을 형성하고, 통상의 플라즈마를 이용하여 상기 절연막을 건식식각하는 단계를 도시한 단면도이다.
도 1c는 상기 건식식각 공정 후의 단면도로서, 반도체기판을 노출시키는 콘택홀(12)이 형성되었음을 나타낸다.
도 1d는 콘택홀이 형성된 기판의 전면에 예를 들어 폴리실리콘과 같은 도전물질을 증착한 다음, 통상의 화학적 물리적 폴리슁(Chemical Mechanical Polishing; CMP) 공정 또는 에치백(etchback) 공정을 실시하여 반도체기판(2) 또는 하부 도전층과 상부 도전층 사이의 콘택이 형성된 상태를 도시한 단면도이다.
이와 같은 방법은 0.18㎛ 디자인 룰 이하의 소자에서는 통상적으로 사용되는 자기정렬 콘택(SAC) 형성의 전형적인 방법이다. 이러한 종래의 방법에서는 초미세 패턴 사이에 하부 패턴과의 콘택을 위한 콘택홀을 형성하는데, 디자인 룰이 점차 감소할수록 패턴간의 미스얼라인(misalign)에 대하여 SAC 공정 후 오픈되는 콘택홀 사이즈에 한계가 발생하게 된다. 즉, 상하 패턴 간에 약간의 미스얼라인이 발생되더라도 콘택홀의 오픈에 큰 영향이 미치게 된다는 것이다.
도 2a 및 도 2b는 SAC 공정 시 미스얼라인이 발생한 경우를 도시한 단면도들이다.
도 2a는 반도체기판(2) 또는 하부 도전층 상에 배선라인(4)과 캐핑층(6), 절연막(8) 그리고 포토레지스트 패턴(10)을 형성한 다음, 플라즈마를 이용하여 절연막을 식각하는 상태를 도시한 단면도로서, 포토레지스트 패턴(10)이 미스얼라인되어 형성되어 있다.
도 2b는 상기 식각공정이 진행된 후 콘택홀이 형성된 상태를 도시한 단면도로서, 정상적인 경우의 콘택홀(도 1c의 12)에 비해 크기가 상당히 감소되었음을 알 수 있다. 미스얼라인이 보다 심하게 발생되었을 경우에는 콘택홀 자체가오픈(open)되지 않을 수도 있음을 알 수 있다.
이와 같은 문제로 재작업(re-work)률의 증가에 따른 생산단가의 증가, 콘택홀이 오픈되지 않음으로 인한 소자의 특성 저하 등의 문제점이 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명이 이루고자 하는 기술적 과제는, SAC 공정시 미스얼라인이 발생되더라도 최대 콘택홀 사이즈를 확보할 수 있는 자기정렬 콘택 형성방법을 제공하는 것이다.
도 1a 내지 도 1d는 종래의 자기정렬 콘택 형성방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 SAC 공정 시 미스얼라인이 발생한 경우를 도시한 단면도들이다.
도 3a 내지 도 3e는 본 발명에 의한 자기정렬 콘택 형성방법을 설명하기 위한 단면도들이다.
상기 과제를 이루기 위하여 본 발명에 의한 자기정렬 콘택 형성방법은, 하부 도전층이 형성된 반도체기판 상에, 배선라인을 형성하는 단계; 상기 배선라인이 형성된 반도체기판 상에, 제1 버퍼층을 형성하는 단계; 상기 제1 버퍼층 상에 제2 버퍼층을 형성하는 단계; 상기 제2 버퍼층 상에, 콘택홀이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 제2 버퍼층을 패터닝하는 단계; 상기 제2 버퍼층 및 제1 버퍼층에 대해 식각 선택비가 다른 식각액을 이용한 식각공정을 실시하여 제1 버퍼층을 제거하는 단계; 및 상기 하부 도전층과 접속된 상부 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게설명한다.
도 3a 내지 도 3e는 본 발명에 의한 자기정렬 콘택 형성방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체기판(32) 또는 상부 도전층과 접속될 하부 도전층 위에, 예를 들어 텅스텐 또는 폴리실리콘을 증착한 다음 패터닝하여 워드라인 또는 비트라인 등의 배선라인(34)을 형성한다. 다음, 전면에 질화막을 증착한 다음 통상의 플라즈마를 이용하여 식각을 실시하여 후속 SAC 공정에서 상기 배선라인(34)을 보호하기 위한 캐핑층(36)을 형성한다. 도 1a의 경우와 마찬가지로, 도면 참조부호 "A"는 단위 셀 피치(pitch)를 나타내고, "B"는 배선라인(34)의 최종 사이즈(final size)를 나타내고, "C"는 배선라인 사이의 거리를 나타낸다.
도 3b를 참조하면, 결과물의 전면에 소정의 식각액을 이용하여 용이하게 식각해낼 수 있는 물질, 예를 들어 BPSG 또는 PSG(Phosphorus Silicated Glass)를 증착하여 제1 버퍼층(38)을 형성한 다음, 플라즈마를 이용하여 상기 제1 버퍼층(38)에 대해 전면 식각을 실시한다. 상기 제1 버퍼층(38)을 형성하는 물질로 BPSG를 사용할 경우에는 보론(B)/ 인(P)의 농도를 조절하고, PSG를 사용할 경우에는 인(P)의 농도를 조절함으로써 후속 습식식각 공정에서 식각율을 조절할 수 있다. 또한, BPSG를 사용할 경우에는 막 증착 후 고온에서의 어닐(anneal)을 실시하여 플로우(flow)시킴으로써 배선라인들 사이의 단차를 최소화하는 것도 바람직하다.
그리고, 제1 버퍼층을 증착한 다음 실시하는 전면식각은, 예를 들어 CH2F2,CHF3, C3F8과 CF4, C4F8, C5F8, C4F6를 주요 가스로 하는 식각가스를 사용하여 이루어진다.
다음에, 소정의 식각액에 대해 상기 제1 버퍼층(38)에 비해 식각율이 낮은 물질, 예를 들어 PE-TEOS 또는 질화막을 소정 두께 증착하여 제2 버퍼층(40)을 형성한다.
도 3c를 참조하면, 상기 제2 버퍼층(40) 위에 콘택홀 형성용 포토레지스트 패턴(42)을 형성한 다음, 이 포토레지스트 패턴을 이용하여 통상의 상기 제2 버퍼층을 플라즈마 식각한다. 이 때, 상기 포토레지스트 패턴(42)이 도시된 것과 같이 일정 사이즈만큼 미스얼라인 되었다고 가정한다.
상기 플라즈마 식각은 예를 들어 CF4, C4F8, C5F8, C4F6와 같은 CFx기 또는, 예를 들어 CH2F2, 촐3, C3F8등의 CHxFx기의 가스를 포함하는 플라즈마를 이용하여 IPS, ICP, TCP 또는 ECR, MERIE 플라즈마 장비에서 진행할 수 있다.
도 3d를 참조하면, 상기 포토레지스트 패턴을 제거한 다음, 상기 제1 버퍼층 및 제2 버퍼층에 대해 다른 식각율을 갖는 물질, 예를 들어 완충 산화막 식각액(Buffered Oxide Etchant; BOE) 또는 불산(HF) 용액을 사용하여 습식식각하면 도시된 바와 같이, 제2 버퍼층은 식각이 거의 이루어지지 않고 제1 버퍼층만 제거된다.
상기 제2 버퍼층(40)은 콘택 상단에서 인접 콘택간의 브리지(bridge)를 방지하는 역할을 한다.
도 3e를 참조하면, 콘택홀이 형성된 결과물의 전면에 예를 들어 폴리실리콘과 같은 도전물질을 증착한 다음, CMP 또는 에치백을 공정을 실시하여 반도체기판(32) 또는 하부 도전층과 상부 도전층 사이의 콘택(44)을 형성한다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
상술한 본 발명에 의한 자기정렬 콘택 형성방법에 의하면, 콘택홀이 형성되는 버퍼층으로 식각율이 서로 다른 두 개의 막질을 형성하고 콘택홀 형성을 위한 식각 후 두 막질에 대해 식각율이 다른 식각액을 사용하여 하나의 막질을 제거한다. 그리하여, 콘택홀 형성을 위한 포토레지스트 패턴 형성시 어느 정도의 미스얼라인이 발생하여도 최대 콘택홀 사이즈를 확보할 수 있다. 따라서, 패턴 사이즈가 줄어들고 포토레지스트 패턴 형성의 어려움에 의한 재작업율을 줄일 수 있고, 따라서 제조단가를 줄일 수 있으며, 소자의 수율을 향상시키고 소자의 특성을 향상시킬 수 있다.

Claims (5)

  1. 하부 도전층이 형성된 반도체기판 상에, 배선라인을 형성하는 단계;
    상기 배선라인이 형성된 반도체기판 상에, 제1 버퍼층을 형성하는 단계;
    상기 제1 버퍼층 상에 제2 버퍼층을 형성하는 단계;
    상기 제2 버퍼층 상에, 콘택홀이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 제2 버퍼층을 패터닝하는 단계;
    상기 제2 버퍼층 및 제1 버퍼층에 대해 식각 선택비가 다른 식각액을 이용한 식각공정을 실시하여 제1 버퍼층을 제거하는 단계; 및
    상기 하부 도전층과 접속된 상부 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 형성방법.
  2. 삭제
  3. 제 1항에 있어서, 상기 제1 버퍼층은 소정의 식각공정에서 식각이 용이한 물질로 형성하고, 상기 제2 버퍼층은 상기 식각공정에서 식각이 잘 되지 않는 물질로 형성하는 것을 특징으로 하는 자기정렬 콘택 형성방법.
  4. 제 3항에 있어서, 제1 버퍼층은 BPSG 또는 PSG로 형성하고, 상기 제2 버퍼층은 PE-TEOS 또는 질화막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 형성방법.
  5. 삭제
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