KR20010004381A - 반도체 소자의 자기정렬 콘택홀 형성방법 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 자기정렬 콘택홀(Self-Aligned Contact Hole) 형성에 관한 것이며, 층간절연막 식각시 발생하는 폴리머에 의한 콘택 오픈 영역의 축소를 방지하고, 워드라인 모서리 부분에서 후속 비트라인과의 스페이스가 줄어드는 것을 방지할 수 있는 반도체 소자의 자기정렬 콘택홀 형성방법을 제공하는데 그 목적이 있다. 본 발명은 워드라인 패터닝 후, 전체구조 표면에 베리어 질화막을 증착하지 않고, 워드라인의 패턴 상부가 노출되도록 평탄화를 이룬 다음 워드라인보다 큰 선폭으로 오버랩되는 영역에만 식각 베리어 패턴을 형성하고 이후 이를 식각 베리어로 사용하여 자기정렬 콘택홀을 형성하는 기술이다. 이로써 과도한 폴리머 발생에 의한 콘택 오픈 영역의 축소 현상 및 워드라인 모서리 부분에서 후속 워드라인과의 충분한 스페이스를 확보할 수 있다.

Description

반도체 소자의 자기정렬 콘택홀 형성방법{method for forming self-aligned contact in semiconductor device}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 자기정렬 콘택홀(Self-Aligned Contact Hole) 형성에 관한 것이다.

반도체 소자의 디자인 룰(design rule)이 축소됨에 따라 리소그래피(lithography) 장비의 해상도(Resolution) 한계와 오정렬(misalignment) 문제로 인하여 공정 마진을 확보하는 것이 매우 어렵게 되었다. 이러한 문제점은 특히 콘택홀(contact hole) 형성 공정시 소자의 수율과 직결되는 문제를 야기할 수 있다.

현재 많은 반도체 제조 회사들이 콘택홀 형성을 위하여 자기정렬 콘택(self-aligned contact, SAC) 기술을 개발하고 있는데, 이 중에서도 질화막(nitride) SAC 공정이 소자의 양산에 적용할 수 있음이 입증되고 있다. 질화막 SAC 공정은 층간절연막(실리콘산화막) 식각시의 식각 정지층으로 질화막을 사용하는 기술이다.

첨부된 도면 도 1a 및 도 1b는 종래의 질화막 SAC 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.

종래기술에 따른 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 게이트 산화막(도시되지 않음)을 매개로 하는 폴리실리콘 워드라인(11)을 형성한다. 폴리실리콘 워드라인(11) 패터닝시 마스크 산화막(12)을 사용한다. 계속하여, 전체구조 표면을 따라 식각 베리어인 질화막(13)을 증착하고, 평탄화된 층간절연막(산화막)(14)을 형성한 다음, 자기정렬 콘택홀 형성을 위한 포토레지스트 패턴(15)을 층간절연막(14) 상에 형성하고, 이를 식각 마스크로 사용하여 층간절연막(14)을 식각한다.

상기 도 1a는 층간절연막(14) 식각 후의 단면을 나타낸 것으로, SAC 공정시 질화막(13)에 대한 고선택비를 얻기 위하여 폴리머(polymer)가 많이 발생하는 조건으로 식각을 진행하기 때문에 도시된 바와 같이 질화막(13) 측벽에 폴리머(16)가 발생한다. 미설명 도면 부호 'Fox'는 필드 산화막을 나타낸 것이다.

다음으로, 도 1b는 질화막(13)까지 식각하여 콘택을 오픈시키고 포토레지스트 패턴(15)을 제거한 상태를 나타낸 것으로, 폴리머(16)에 의하여 콘택 오픈 영역(A)이 작아지는 문제점이 발생하며, 워드라인 상부 모서리(B)에서 질화막(13)의 손실이 심하여 워드라인과 후속 비트라인간의 충분한 공간을 확보하기가 힘들었다. 이는 층간절연막(14) 식각시 플라즈마 내의 이온의 스퍼터링 비(sputtering rate)가 워드라인 상부 모서리(B) 부분에서 더 크기 때문에 그 부분에서 질화막(13)에 대한 식각 선택비가 작아짐에 따른 것으로, 이러한 문제점을 고려하여 질화막(13)을 두껍게 증착하게 되면 질화막(13)에 의한 스트레스가 발생하는 문제점이 있었다.

본 발명은 층간절연막 식각시 발생하는 폴리머에 의한 콘택 오픈 영역의 축소를 방지하고, 워드라인 모서리 부분에서 후속 비트라인과의 스페이스가 줄어드는 것을 방지할 수 있는 반도체 소자의 자기정렬 콘택홀 형성방법을 제공하는데 그 목적이 있다.

도 1a 및 도 1b는 종래의 질화막 SAC 공정도.

도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 자기정렬 콘택홀 형성 공정도.

* 도면의 주요 부분에 대한 부호의 설명

20 : 실리콘 기판 21 : 필드 산화막

22 : 폴리실리콘막 23 : 마스크 산화막

24 : 연마 정지막 25, 28 : 층간절연막

26 : 질화막 27, 29 : 포토레지스트 패턴

본 발명은 워드라인 패터닝 후, 전체구조 표면에 베리어 질화막을 증착하지 않고, 워드라인의 패턴 상부가 노출되도록 평탄화를 이룬 다음 워드라인보다 큰 선폭으로 오버랩되는 영역에만 식각 베리어 패턴을 형성하고 이후 이를 식각 베리어로 사용하여 자기정렬 콘택홀을 형성하는 기술이다. 이로써 과도한 폴리머 발생에 의한 콘택 오픈 영역의 축소 현상 및 워드라인 모서리 부분에서 후속 워드라인과의 충분한 스페이스를 확보할 수 있다.

상기의 기술적 과제를 해결하기 위한 본 발명의 특징적인 반도체 소자의 자기정렬 콘택홀 형성방법은, 소정의 하부층이 형성된 기판 상에 차례로 적층된 워드라인용 전도막, 마스크 절연막 및 제1 베리어층으로 이루어진 워드라인을 형성하는 제1 단계; 상기 제1 단계 수행 후, 전체구조 상부에 제1 층간절연막을 형성하는 제2 단계; 상기 제1 베리어층을 노출될 정도로 상기 제1 층간절연막을 평탄화하는 제3 단계; 상기 제3 단계 수행 후, 전체구조 상부에 제2 베리어층 형성하는 제4 단계; 상기 워드라인 상부에 오버랩 되도록 상기 제2 베리어층을 선택 식각하되, 상기 제2 베리어층이 상기 워드라인보다 소정 크기만큼 큰 선폭을 가지도록 하는 제5 단계; 상기 제6 단계 수행 후, 전체구조 상부에 제2 층간절연막을 형성하는 제6 단계; 상기 제2 층간절연막 상에 자기정렬 콘택 형성을 위한 포토레지스트 패턴을 형성하는 제7 단계; 및 상기 포토레지스트 패턴 및 상기 제2 베리어층을 식각 마스크로 사용하여 상기 제2 층간절연막 및 제1 층간절연막을 선택 식각하는 제8 단계를 포함하여 이루어진다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 자기정렬 콘택홀 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따른 자기정렬 콘택홀 형성 공정은, 우선 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 워드라인을 형성한다. 이때, 워드라인은 게이트 산화막(도시되지 않음)을 매개로 하는 폴리실리콘막(22), 마스크 산화막(23) 및 연마 정지막(24)으로 구성된다. 연마 정지막(24)은 후속 화학·기계적 연마(Chemical Mechanical Polishing, CMP) 공정시 정지막으로 사용되며, 300∼1500Å 두께의 질화막(SiN) 또는 산화질화막(SiON)으로 형성한다. 미설명 도면 부호 '21'은 필드 산화막을 나타낸 것이다.

다음으로, 도 2b에 도시된 바와 같이 전체구조 상부에 워드라인과 후속 비트라인과의 절연을 위한 층간절연막(통상 IPO(interpoly oxide)라 함)(25)을 증착한다.

이어서, 도 2c에 도시된 바와 같이 산화막 CMP를 진행하여 연마정지막(24)이 노출되도록 층간절연막(25)을 평탄화시킨다. 이때, 산화막 CMP를 대신하여 통상의 산화막 에치백(etchback) 공정을 진행할 수도 있다.

계속하여, 도 2d에 도시된 바와 같이 SAC 식각시 베리어로 사용할 질화막(SiN)(26)을 증착한다. 이때, 질화막(26)을 대신하여 산화질화막(SiON)을 사용할 수 있다.

다음으로, 도 2e에 도시된 바와 같이 질화막(26) 상부에 워드라인보다 소정 크기만큼 큰 선폭을 가지면서 워드라인 상부에 오버랩되는 포토레지스트 패턴(27)을 형성한다. 이때, 포토레지스트 패턴(27)의 선폭은 워드라인과 후속 비트라인과의 충분한 스페이스를 확보할 수 있는 범위에서 결정한다.

이어서, 도 2f에 도시된 바와 같이 포토레지스트 패턴(27)을 식각 마스크로 사용하여 질화막(26)을 선택 식각한다.

계속하여, 도 2g에 도시된 바와 같이 포토레지스트 패턴(27)을 제거하고, 전체구조 상부에 다시 워드라인과 비트라인 간의 절연을 위한 층간절연막(IPO)(28)을 증착한다.

다음으로, 도 2h에 도시된 바와 같이 SAC 식각을 위한 포토레지스트 패턴(29)을 층간절연막(28) 상에 형성한다.

이어서, 도 2i에 도시된 바와 같이 포토레지스트 패턴(29) 및 질화막(26)을 식각 마스크로 사용하여 층간절연막(28, 25)을 식각하여 자기정렬 콘택홀을 형성하고, 포토레지스트 패턴(29)을 제거한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 종래의 질화막 SAC 공정시와 달리 콘택 오픈 영역에 베리어 질화막이 사용되지 않고 SAC 식각시 층간절연막(산화막)만을 식각하기 때문에 폴리머의 발생에 따른 콘택 오픈 영역의 축소를 방지하는 효과가 있으며, 워드라인과 후속 비트라인과의 충분한 스페이스를 확보하여 공정 마진을 증가시키는 효과가 있다. 또한, 본 발명은 콘택 오픈 영역의 확장으로 인하여 소자 크기 축소를 통한 생산성의 증가를 기대할 수 있으며, 비트 페일(Bit Fail) 감소를 통한 수율 증가를 기대할 수 있다.

Claims (5)

1. 소정의 하부층이 형성된 기판 상에 차례로 적층된 워드라인용 전도막, 마스크 절연막 및 제1 베리어층으로 이루어진 워드라인을 형성하는 제1 단계;

   상기 제1 단계 수행 후, 전체구조 상부에 제1 층간절연막을 형성하는 제2 단계;

   상기 제1 베리어층을 노출될 정도로 상기 제1 층간절연막을 평탄화하는 제3 단계;

   상기 제3 단계 수행 후, 전체구조 상부에 제2 베리어층 형성하는 제4 단계;

   상기 워드라인 상부에 오버랩 되도록 상기 제2 베리어층을 선택 식각하되, 상기 제2 베리어층이 상기 워드라인보다 소정 크기만큼 큰 선폭을 가지도록 하는 제5 단계;

   상기 제6 단계 수행 후, 전체구조 상부에 제2 층간절연막을 형성하는 제6 단계;

   상기 제2 층간절연막 상에 자기정렬 콘택 형성을 위한 포토레지스트 패턴을 형성하는 제7 단계; 및

   상기 포토레지스트 패턴 및 상기 제2 베리어층을 식각 마스크로 사용하여 상기 제2 층간절연막 및 제1 층간절연막을 선택 식각하는 제8 단계

   를 포함하여 이루어진 반도체 소자의 자기정렬 콘택홀 형성방법.
2. 제1항에 있어서,

   상기 제3 단계에서,

   화학·기계적 연마 또는 에치백을 통해 상기 제1 층간절연막을 평탄화하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택홀 형성방법.
3. 제1항 또는 제2항에 있어서,

   상기 제1 베리어층이,

   질화막 또는 산화질화막인 것을 특징으로 하는 반도체 소자의 자기정렬 콘택홀 형성방법.
4. 제3항에 있어서,

   상기 제1 베리어층이,

   300∼1500Å 두께인 것을 특징으로 하는 반도체 소자의 자기정렬 콘택홀 형성방법.
5. 제1항에 있어서,

   상기 제2 베리어층이,

   질화막 또는 산화질화막인 것을 특징으로 하는 반도체 소자의 자기정렬 콘택홀 형성방법.