KR20040059924A - 디램 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 DRAM 메모리 소자의 제조 공정에 있어서, SNC(Storage Node Contact)을 에칭한 후, 발생되는 저장 노드 폴리실리콘(Storage Node Polysilicon)과 게이트 배선간의 SAC(Self-Aligned Contact) 불량을 개선하기 위한 것이다.
본 발명에 따른 DRAM 메모리 소자 제조 방법은 실리콘 기판 상에 형성된 저장 전극 구조물과 게이트 구조물 상에 제 1 층간절연막을 증착하는 단계; 상기 제 1 층간절연막 상에 포토레지스를 피복하고, 상기 제 1 증간 절연막을 식각하여 게이트 구조물을 노출시키는 단계; 포토레지스트를 제거하고, 상기 게이트 구조물을 포함하는 기판 전면에 랜딩 플러그 폴리실리콘을 증착하는 단계; 상기 랜딩 플러그 폴리실리콘을 CMP하여 SNC와 비트라인 콘택부를 노출시키는 단계; 상기 기판 전면에 제 2 하드 마스크 막을 추가 증착하는 단계; 게이트 구조물상에 포토레지스트 패턴을 증착한 후, 상기 제 2하드 마스크를 식각하는 단계; 상기 기판 전면에 제2 층간절연막을 형성하는 단계; 및 제 2 층간 절연막을 식각하여 상기 SNC 영역을 노출시키는 단계를 포함한다.
Description
본 발명은 DRAM 메모리 소자의 제조 공정에 있어서, SNC(Storage Node Contact)을 에칭한 후, 발생되는 저장 노드 폴리실리콘(Storage Node Polysilicon)과 게이트 배선간의 SAC(Self-Aligned Contact) 불량을 개선하기 위한 것이다.
종래의 DRAM 제조 공정에 있어서, 저장 전극 폴리실리콘과 게이트 배선간에 쇼트가 발생하면, 도 3에 도시한 바와 같이 이웃하는 셀 간에 페어 비트 불량(pair bit fail)이 발생하게 된다.
이하, 종래의 DRAM 제조 공정에 있어서, 상기 페어 비트 불량의 발생 원인에 대해 도 1 내지 3 도를 참조하여 설명한다. 도 1a 내지 도 1e는 종래의 DRAM 메모리 소자의 제조 공정을 도시한 도면이고, 도 2는 종래의 DRAM 메모리 소자의 제조 공정에서 발생하는 SNC-게이트 간의 SAC 불량을 도식적으로 도시한 도면이며, 도 3은 종래의 DRAM 메모리 소자의 제조 공정에서 발생하는 SNC-게이트 간의 SAC 불량을 나타내는 SEM 사진이다.
도 1a에 있어서, 베어 실리콘 기판(Bare Silicon Substrate) 위에 게이트 스택을 증착한 후, 게이트 마스크를 에칭하여 게이트 패턴을 형성한다. 게이트 스택은 먼저 게이트 산화물 위에 폴리실리콘(1)을 증착하고, 다음 WSIx 막(2)를 CVD(Chemical Vapor Deposition) 법에 의해 증착한다. 그리고, 게이트 에칭시 하드 마스크 물질로 나이트라이드 막(3)을 LPCVD(Low Pressure CVD) 법에 의해 증착한다. 게이트 패턴이 완료되면, 소스/드레인 이온 주입을 실시하고, HLD(High Temperature Low Pressure Deposition)막(4)와 질화막(5)를 LPCVD 법에 의해 증착한다. 그 다음 제 1 층간절연막(ILD 1 : Inter Layer Dielectric 1)인 BPSG 막(Boro Phospo Silicate Glass : 6)을 증착한다.
도 1b에 도시한 바와 같이, 포토레지스트(Pohto Resist: 7)을 코팅한 후, 마스크 노광후 건식각을 수행하여 랜딩 플러그 콘택(Landing Plug Contact) 지역을 형성한다.
도 1c에 있어서, 포토레지스트(7)은 제거되고, 랜딩 플러그 폴리실리콘(Landing Plug Polysilicon : 8)이 증착된다.
도 1d에 도시한 바와 같이, 랜딩 플러그 폴리실리콘(8)을 CMP에 의해 연마함으로써, 랜딩 플러그 폴리실리콘(8)를 분리시켜 SNC와 비트 라인의 컨택부만 남게된다. 랜딩 플러그가 형성된 후, 제 2 층간절연막(10)을 형성한다. 이때 층간절연막은 평탄화 특성이 우수한 BPSG 막(10)을 사용한다.
도 1e에 있어서, SNC(Storage Node contact)가 형성될 부분을 마스크(11)를 통해 노광하고, 건식각을 통해 식각된다.
여기서, SNC 마스크 노광시 오버레이(overlay)가 틀어지는 경우 HLD(4)가 노출되므로 식각률이 빨라지고, 그러므로, 게이트 Wsix(2) 막이 노출된다. 이후에 SNC 폴리실리콘을 증착하게 되면, 도 3에 도시한 바와 같이 폴리실리콘 막과 게이트 WSix 막이 쇼트되는 불량이 발생한다.
여기서, SNC 마스크 오픈 영역에 있어서, 오버레이가 정확히 정렬되는 경우, 도 1e에서와 같이, SNC-게이트 SAC 불량은 발생하지 않게 된다. 그러나, 실제로 로버레이 마진을 고려하면, 대부분의 경우, 도 2 및 도 3에 도시한 바와 같이 SNC-게이트 SAC 불량이 발생하는 문제점이 있다.
이러한 SNC-게이트 SAC 불량이 발생이 발생하면, DRAM 메모리 소자의 신뢰성 및 수율이 낮아지고, 또한 제조 비용도 높아진다는 문제점이 있다.
상술한 문제점을 감안하여, 본 발명은, DRAM 소자의 제조 공정에 있어서, SNC 식각시 게이트 WSix와 SNC 폴리실리콘이 단락되는 것을 방지함으로써, 오버레이가 오정렬되는 경우에도 SNC-게이트 불량의 발생을 제거하는 것을 목적으로 한다.
본 발명의 목적은 DRAM 메모리 소자의 신뢰성 및 수율을 향상시키는 동시에 제조 단가를 줄이기 위한 것이다.
도 1a 내지 도 1e는 종래의 DRAM 메모리 소자의 제조 공정을 도시한 도면이다.
도 2는 종래의 DRAM 메모리 소자의 제조 공정에서 발생하는 SNC-게이트 간의 SAC 불량을 도식적으로 도시한 도면이다.
도 3은 종래의 DRAM 메모리 소자의 제조 공정에서 발생하는 SNC-게이트 간의 SAC 불량을 나타내는 SEM 사진이다.
도 4a 내지 도 4h는 본 발명의 DRAM 메모리 소자의 제조 공정을 도시한 도면이다.
도 5는 SNC 마스크가 오정렬되었을 경우의 SNC 식각이 수행된 후, 최종적으로 제조된 DRAM 메모리 소자 구조물을 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명
1: 폴리실리콘 2: 게이트 WSix 막
4: HLD(High Temperature Low Pressure Deposition)
6: 제1 층간절연막 또는 BPSG 막 7, 8. 9: 랜딩 플러그 폴리실리콘
12: 제 2 하드 마스크 나이트나이드 막
14: 층간절연막 또는 BPSG 막 15: 랜딩 플러그 폴리실리콘
본 발명에 따른 DRAM 메모리 소자 제조 방법은 실리콘 기판 상에 형성된 저장 전극 구조물과 게이트 구조물 상에 제 1 층간절연막을 증착하는 단계; 상기 제 1 층간절연막 상에 포토레지스를 피복하고, 상기 제 1 증간 절연막을 식각하여 게이트 구조물을 노출시키는 단계; 포토레지스트를 제거하고, 상기 게이트 구조물을 포함하는 기판 전면에 랜딩 플러그 폴리실리콘을 증착하는 단계; 상기 랜딩 플러그 폴리실리콘을 CMP하여 SNC와 비트라인 콘택부를 노출시키는 단계; 상기 기판 전면에 제 2 하드 마스크 막을 추가 증착하는 단계; 게이트 구조물상에 포토레지스트 패턴을 증착한 후, 상기 제 2하드 마스크를 식각하는 단계; 상기 기판 전면에 제2 층간절연막을 형성하는 단계; 및 제 2 층간 절연막을 식각하여 상기 SNC 영역을 노출시키는 단계를 포함한다.
바람직하게는, 상기 하드 마스크가 SiON, Si3N4, SixNy와 같은 나이트라이드계 또는 산화막 대비 식각비시 선택비를 향상시키는 물질을 사용한다.
바람직하게는, 상기 제 2 하드 마스크 나이트라이드 증착후, 추가 게이트 마스크 노광시 게이트 측벽에 노출되는 산화막이 식각되지 않도록 노광한다.
(실시예)
이하, 본 발명에 따른 실시예에 대해, 도 4a 내지 도 4e를 참조하여 상세히 설명한다.
본 발명의 실시예에 있어서, 상기 도 1 내지 도 3의 설명을 위해 사용된 참조 부호와 동일한 구성 요소에 대해서는 동일한 참조 부호를 붙이고, 그에 대한 상세한 설명을 생략한다.
도 4a내지 도 4d에 도시한 공정은 도 1a 내지 도 1d에 도시한 공정과 동일하다. 즉, 상술한 바와 같이, 도 4a에 있어서, 베어 실리콘 기판 위에 게이트 스택을 증착한 후, 게이트 마스크를 에칭하여 게이트 패턴을 형성한다. 게이트 스택은 먼저 게이트 산화물 위에 폴리실리콘(1)을 증착하고, 다음 WSix 막(2)를 CVD 법에 의해 증착한다. 그리고, 게이트 에칭시 하드 마스크 물질로 질화막(3)을 LPCVD 법에 의해 증착한다.
게이트 패턴이 완료되면, 소스/드레인 이온 주입을 실시하고, HLD()막(4)와 질화막(5)를 LPCVD 법에 의해 증착한다. 그 다음 제 1 층간절연막(ILD1)인 BPSG 막(6)을 증착한다.
도 4b에 도시한 바와 같이, 상기 제 1 층간절연막 상에 포토레지스트7)을 코팅한 후, 마스크 노광후 건식각을 수행하여 랜딩 플러그 콘택 영역을 형성한다.
도 4c에 있어서, 포토레지스트는 제거되고, 랜딩 플러그 폴리실리콘(8)이 증착된다.
도 4d에 도시한 바와 같이, 랜딩 플러그 폴리실리콘(8)을 CMP에 의해 연마함으로써, 랜딩 플러그 폴리실리콘(8)를 분리시켜 SNC와 비트 라인의 컨택부만 남게된다. 랜딩 플러그가 형성된 후, 제 2 층간절연막(10)을 형성한다. 이때 층간절연막은 평탄화 특성이 우수한 BPSG 막(10)을 사용한다.
도 4e에 있어서, 랜딩 플러그 폴리실리콘 CMP 후에 제 2 하드마스크 나이트라이드 막(12)를 LPCVD 방법에 의해 증착한다.
상기 제 2 하드 마스크가 SiON, Si3N4, SixNy와 같은 나이트라이드계 또는 산화막 대비 식각비시 선택비를 향상시키는 물질을 사용한다.
도 4f에 도시한 바와 같이, 상기 제 2 하드 마스크 나이트라이드 증착후, 추가 게이트 마스크 노광시 게이트 측벽에 노출되는 산화막이 식각되지 않도록 노광한다. 상기 제 2 하드 마스트 나이트나이드 막인 게이트 마스크를 이용하여 추가 노광을 하는데 노광시 CD(Critical Dimension)는 기존 게이트 CD 보다 크게 형성된다. 여기서, 기존의 게이트 위에 추가 증착된 나이트라이드 막이 게이트 나이트라이드(3) 뿐만아니라, 게이트 측벽에 증착된 측벽 HLD 막(4)와 측벽 나이트나이드 막(5)까지 뒤덮힐 정도로 남아야 한다.
제 2 하드 마스크 나이트라이드 식각후 게이트 상의 나이트라이드 막(12)는 게이트 측벽의 HLD 막(4)이 노출되지 않는 수준이 되는 것이 중요하다.
도 4g에 있어서, 층간절연막으로 BPSG 막(14)를 CVD 법에 의해 증착된다.
도 4h는 SNC 마스크 노광 및 식각을 수행한 후, 최종적으로 제조된 DRAM 메모리 소자 구조물을 나타낸다.
상술한 바와 같이, SNC 마스크 오픈 영역에 있어서, 오버레이가 정확히 정렬되는 경우, 도 4h에서와 같이, SNC-게이트 SAC 불량은 발생하지 않게 된다.
도 5는 SNC 마스크가 오정렬되었을 경우의 SNC 식각이 수행된 후, 최종적으로 제조된 DRAM 메모리 소자 구조물을 나타낸 도면이다.
SNC 마스크가 정확히 정렬된 경우를 나타내는 도 4 h와 SNC 마스크가 오정렬된 경우를 나타내는 도 5를 비교하여 보면, 두 경우 모두 SNC -게이트 SAC 불량이발생하지 않는다.
그 원인은 게이트 상에 추가 증착된 제 2 하드마스크 나이트라이드 막(12)이 에칭 스토퍼(etch stopper) 역할을 하여 하부 게이트 WSix 와 콘택을 방지하기 때문이다.
본 발명에 따른 DRAM 메모리 소자 소자의 제조 방법에 따르면, 안티 SAC용 추가 하드마스크 나이트라이드 막을 게이트 위에 증착함으로써, SNC 식각시 SNC 폴리실리콘과 게이트 WSix 사이에 쇼트를 방지하는 효과를 나타낸다.
이 SNC 폴리실리콘과 게이트 WSix 사이에 쇼트를 방지하는 효과와 함께, SNC 뿐만아니라 BLC(Bit Line Contact)에서 랜딩 플러그로 떨어지는 콘택에서 발생하는 SAC 불량을 방지할 수 있다.
또한, 랜딩 플러그 폴리실리콘를 CMP시 오버폴리싱(Overpolishing)에 의한 게이트 캡 나이트라이드 손실이 크게 발생할지라도 SNC 및 BLC 식각시 SAC 불량을 방지할 수 있는 장점이 있다. 다시말하면, CMP 공정 마진이 증가하게 된다.
더욱이, SNC 및 BLC 마스크 노광시 노광 중첩 마진을 높일 수 있다는 장점이 있다. 또한 게이트 하드마스크 나이트라이드 두께를 높여 종래의 SAC 불량 공정 마진을 높이지 않아도 되므로 게이트 하드마스크 나이트라이드 두께를 낮출 수 있으며, 게이트 하드마스크 나이트라이드 두께를 낮출 경우, ILD1 BPSG 갭 충진 특성을 향상시킬 수 있다. 그러므로, 반도체 메모리 소자의 생산 수율을 획기적으로 향상시킬 수 있다.
상술한 상세한 설명 및 도면은 본 발명의 범위를 제한하기 위한 것이 아니라, 단지 예시적으로 도시 및 설명된 것임을 인지하여야 한다. 따라서, 본 발명의 상세한 설명 및 도면을 참조한 본 분야의 숙련된 기술자에 의해 용이하게 변형될 수 있음을 인지하여야 하며, 이러한 변형예는 본 발명의 범위에 속하는 것으로 해석되어야 할 것이며, 본 발명의 범위는 첨부된 특허 청구의 범위에서 청구한 것에 의해서만 정해진다는 것을 인식하여야 한다.
Claims (3)
- 실리콘 기판 상에 형성된 저장 전극 구조물과 게이트 구조물 상에 제 1 층간절연막을 증착하는 단계,상기 제 1 층간절연막 상에 포토레지스를 피복하고, 상기 제 1 증간 절연막을 식각하여 게이트 구조물을 노출시키는 단계,포토레지스트를 제거하고, 상기 게이트 구조물을 포함하는 기판 전면에 랜딩 플러그 폴리실리콘을 증착하는 단계,상기 랜딩 플러그 폴리실리콘을 CMP하여 SNC와 비트라인 콘택부를 노출시키는 단계,상기 기판 전면에 제 2 하드 마스크 막을 추가 증착하는 단계,게이트 구조물상에 포토레지스트 패턴을 증착한 후, 상기 제 2하드 마스크를 식각하는 단계,상기 기판 전면에 제2 층간절연막을 형성하는 단계, 및제 2 층간 절연막을 식각하여 상기 SNC 영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 DRAM 메모리 소자 제조 방법.
- 제 1 항에 있어서, 상기 하드 마스크가 SiON, Si3N4, SixNy와 같은 나이트라이드계 또는 산화막 대비 식각비시 선택비를 향상시키는 물질을 사용하는 것을 특징으로 하는 DRAM 메모리 소자 제조 방법.
- 제 1 항에 있어서, 상기 제 2 하드 마스크 나이트라이드 증착후, 추가 게이트 마스크 노광시 게이트 측벽에 노출되는 산화막이 식각되지 않도록 노광하는 것을 특징으로 하는 DRAM 메모리 소자 제조 방법.
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| KR1020020086429A KR20040059924A (ko) | 2002-12-30 | 2002-12-30 | 디램 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101128918B1 (ko) * | 2010-09-09 | 2012-03-27 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
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2002
- 2002-12-30 KR KR1020020086429A patent/KR20040059924A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101128918B1 (ko) * | 2010-09-09 | 2012-03-27 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
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