KR101128918B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR101128918B1 KR1020100088374A KR20100088374A KR101128918B1 KR 101128918 B1 KR101128918 B1 KR 101128918B1 KR 1020100088374 A KR1020100088374 A KR 1020100088374A KR 20100088374 A KR20100088374 A KR 20100088374A KR 101128918 B1 KR101128918 B1 KR 101128918B1
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Abstract

본 발명은 주변회로 영역에 더미 저장전극 콘택플러그를 형성함으로써, 메탈 콘택 오정렬 시 비트라인과 게이트 전극 간의 SAC 페일(Self Align Contact Fail)을 방지하여 소자의 수율을 향상시키는 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명에 따른 반도체 소자의 주변회로 영역에 있어서, 반도체 기판 상부에 형성된 게이트 전극과, 게이트 전극 양측에 형성된 비트라인 콘택과, 비트라인 콘택과 접속하는 비트라인과, 게이트 전극 상부에 형성된 더미 콘택을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 주변회로 영역의 메탈 콘택플러그를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
메모리 소자의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있는데, 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다.
최근에는 반도체소자의 크기가 nm급 극미세소자까지 작아짐에 따라 캐패시터의 용량 확보를 위해 캐패시터의 높이가 점차 높아지고 있는 추세이다. 그런데 이처럼 캐패시터의 높이가 높아지면 주변회로영역에서 캐패시터의 상부전극과 비트라인을 연결시키기 위한 메탈 콘택플러그(Metal contact)의 단차도 함께 높아지게 되므로 높은 종횡비(aspect ratio)로 인해 메탈 콘택플러그를 형성하는 것이 점차 어려워지고 있다.
도 1은 종래 기술에 따른 반도체 소자를 도시한 평면도로써, 주변회로 영역을 도시한 것이다. 도 1을 참조하면, 반도체 기판(10) 상에 라인 형태의 게이트 전극(15)이 구비되고, 게이트 전극(15) 양측으로 복수 개의 비트라인 콘택플러그(25)이 구비되어 있다. 여기서, 비트라인 콘택플러그(25)은 소스/드레인 영역(Sorce/Drain)과 접속하고 있다. 그리고, 비트라인 콘택플러그(25)과 접속하는 비트라인(35)이 구비된다. 여기서, 비트라인(35)은 게이트 전극(15)과 동일한 방향을 따라 라인 형태로 형성되어 있다. 그리고, 비트라인(35) 상부에 메탈 콘택플러그(55)이 형성된다. 이때, 메탈 콘택플러그(50)이 오정렬되면 비트라인(35)과 게이트 전극(15) 간의 SAC 페일(Self Align Contact Fail)이 발생하게 된다.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로써, 도 1의 Ⅰ - Ⅰ'에 따른 절단면을 도시한 것이다. 도 2a는 메탈 콘택플러그가 정정렬(Align)된 모습을 도시한 것이고, 도 2b는 메탈 콘택플러그가 오정렬(Miss Align)된 상태를 도시한 것이다.
먼저 도 2a를 참조하면, 주변회로 영역의 반도체 기판(10) 상부에 게이트 도전층(15a), 게이트 금속층(15b) 및 게이트 하드마스크층(15c)의 적층으로 이루어진 게이트 전극(15)을 형성한다. 그리고, 게이트 전극(15) 측벽에 게이트 전극용 스페이서(20)를 형성한다. 다음으로, 게이트 전극(15)을 포함하는 반도체 기판(10) 전체 상부에 제 1 층간 절연막(25)을 형성한다. 그리고, 게이트 전극(15)들 사이의 제 1 층간 절연막(25)을 식각하여 소스/드레인 영역(미도시)을 노출시키는 비트라인 콘택홀을 형성한다. 그 다음, 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택플러그(30)을 형성한다.
다음으로, 비트라인 콘택플러그(30)과 접속하는 비트라인(35)을 형성한다. 비트라인(35)은 비트라인 도전층(35a)과 비트라인 하드마스크층(35b)의 적층으로 이루어진다. 그리고, 비트라인(35) 측벽에 비트라인용 스페이서(40)를 형성한다. 그 다음, 비트라인(35)을 포함하는 제 1 층간 절연막(25) 상부에 제 2 층간 절연막(45) 을 형성한다. 이때, 셀 영역에서는 제 2 층간 절연막(45)을 식각한 후 도전물질로 매립하여 저장전극 콘택플러그를 형성하는 단계가 진행된다. 셀 영역의 저장전극 콘택플러그를 형성한 후 제 2 층간 절연막(45) 상부에 제 3 층간 절연막(50)을 형성한다.
그 다음, 제 3 층간 절연막(50) 및 제 2 층간 절연막(45)을 식각하여 비트라인(35)을 노출시키는 메탈 콘택홀을 형성한다. 다음으로, 메탈 콘택홀을 도전물질로 매립하여 메탈 콘택플러그(55)을 형성한다. 여기서, 메탈 콘택플러그(55)을 형성하는 과정에서 오정렬이 발생하는 경우를 '도 2b'를 참조하여 설명하면 다음과 같다. 소자의 크기가 감소함에 따라 메탈 콘택플러그(55)과 하부 레이어(Layer)간의 오정렬로 인해 'A'와 같이 비트라인(35)과 게이트 전극(15) 간의 SAC 페일이 발생하게 된다. 구체적으로, 메탈 콘택홀을 형성하는 과정에서 메탈 콘택홀과 비트라인(35)간의 오정렬이 발생하면서 비트라인(35) 측면의 제 2 층간 절연막(45) 및 제 1 층간 절연막(25)들이 식각되고, 게이트 전극(15)까지 식각되어 SAC 페일이 유발된다.
상술한 바와 같이, 현재 주변회로 영역에서 소스/드레인 영역에 연결되는 비트라인 상부의 메탈 콘택플러그의 오버레이 마진이 부족한 상황이다. 이렇게 오버레이 마진이 부족함에 따라 메탈 콘택플러그가 오정렬되는 경우 게이트 전극과 비트라인 간에 SAC 페일이 발생한다. 그리고, SAC 페일이 발생함에 따라 반도체 소자의 수율이 저하되는 문제점이 있다.
본 발명은 주변회로 영역에 더미 저장전극 콘택플러그를 형성함으로써, 메탈 콘택플러그 오정렬 시 비트라인과 게이트 전극 간의 SAC 페일(Self Align Contact Fail)을 방지하여 소자의 수율을 향상시키는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상부에 형성된 게이트 전극과, 게이트 전극 양측에 형성된 비트라인 콘택플러그과, 비트라인 콘택플러그과 접속하는 비트라인과, 게이트 전극 상부에 형성된 더미 콘택플러그를 포함하는 것을 특징으로 한다. 반도체 기판 상부에 형성된 상기 게이트 전극은 주변회로 영역에 형성되며, 게이트 전극은 게이트 도전층 게이트 금속층 및 게이트 하드마스크층을 포함하는 것을 특징으로 한다.
나아가, 비트라인과 접속하는 메탈 콘택플러그를 더 포함하고, 더미 콘택플러그는 비트라인 및 게이트 전극과 일부 중첩되도록 구비되어 메탈 콘택플러그의 오정렬 시 비트라인과 게이트 전극 간의 SAC 페일을 방지하는 배리어 역할을 한다.
또한, 비트라인 콘택플러그는 소스/드레인 영역에 연결되며, 더미 콘택플러그는 폴리실리콘을 포함하는 물질인 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 주변회로 영역의 반도체 기판 상부에 게이트 전극을 형성하는 단계와, 게이트 전극 양측에 비트라인 콘택플러그를 형성하는 단계와, 비트라인 콘택플러그과 접속되는 비트라인을 형성하는 단계와, 비트라인과 인접한 비트라인 사이의 상기 게이트 전극 상부에 더미 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다. 또한, 더미 콘택플러그 측벽에 스페이서 절연막을 더 포함한다.
나아가, 더미 콘택플러그를 형성하는 단계 후, 비트라인을 노출시키는 메탈 콘택홀을 형성하는 단계와, 메탈 콘택홀에 도전물질을 매립하여 상기 비트라인과 접속하는 메탈 콘택플러그를 형성하는 단계를 더 포함한다. 여기서, 메탈 콘택플러그는 주변 회로영역의 비트라인과 트랜지스터의 소스/드레인에 연결되는 메탈 배선을 위한 것이다. 그리고, 더미 콘택플러그를 형성하는 단계는 셀 영역의 저장전극 콘택플러그의 형성 공정과 동시에 진행하는 것이 바람직하다.
또한, 메탈 콘택홀을 형성하는 단계는 비트라인을 식각 배리어로 사용하며, 메탈 콘택홀을 형성하는 단계는 더미 콘택플러그를 식각 배리어로 사용한다. 그리고, 게이트 전극을 포함하는 상기 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계와, 제 1 층간 절연막을 식각하여 소스/드레인 영역이 노출되는 비트라인 콘택홀을 형성하는 단계와, 비트라인 콘택홀을 도전물질로 매립하는 단계를 포함한다. 상기 반도체 기판 상부에 형성하는 상기 게이트 전극은 주변회로 영역에 형성하며, 상기 게이트 전극은 게이트 도전층, 게이트 금속층 및 게이트 하드마스크층을 적층하여 형성하는 것을 특징으로 한다.
또한, 비트라인을 형성하는 단계는 비트라인 콘택플러그 및 상기 제 1 층간 절연막 상부에 비트라인 물질층 및 비트라인 하드마스크층의 적층구조를 형성하는 단계와, 적층구조를 패터닝하는 단계를 포함하며, 더미 콘택플러그를 형성하는 단계는 비트라인을 포함하는 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계와, 제 2 층간 절연막을 식각하여 더미 콘택홀을 형성하는 단계와, 더미 콘택홀에 도전물질을 매립하는 단계를 포함한다. 이때, 더미 콘택홀에 도전물질을 매립하는 단계 전에, 더미 콘택홀 내에 스페이서 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자 및 그 제조 방법은 주변회로 영역에 더미 콘택플러그를 삽입함으로써, 메탈 콘택플러그의 오버랩 마진 부족으로 인해 발생하는 게이트 전극과 비트라인 간의 SAC 페일(Self Align Contact Fail)을 방지하여 반도체 소자의 수율을 향상시키는 효과가 있다.
도 1은 종래 기술에 따른 반도체 소자를 도시한 평면도.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 3은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 패턴 형성 방법의 실시예에 대해 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도로써, 주변회로 영역을 도시한 것이다. 도 3을 참조하면, 반도체 기판(100) 상에 라인 형태의 게이트 전극(105)이 구비되고, 게이트 전극(105) 양측으로 복수 개의 비트라인 콘택플러그(120)이 구비되어 있다. 여기서, 비트라인 콘택플러그(120)은 반도체 기판(100)의 소스/드레인 영역(Sorce/Drain)과 접속하고 있다. 그리고, 비트라인 콘택플러그(120)과 접속하는 비트라인(125)이 구비된다. 여기서, 비트라인(125)은 패드(Pad) 형태로 형성되어 있다.
그리고, 비트라인(125)과 인접한 비트라인(125) 사이에 더미 저장전극 콘택플러그(140)이 구비된다. 이 더미 저장전극 콘택플러그(104)은 게이트 전극(105) 상부에 구비되며, 비트라인(125)과 일부 중첩되어 형성될 수도 있다. 그리고, 비트라인(125) 상부에 메탈 콘택플러그(150)이 형성된다. 이때, 메탈 콘택플러그(150)의 오정렬이 발생하더라도 더미 저장전극 콘택플러그(140)에 의해 게이트 전극(105)까지 식각되는 것을 방지할 수 있다. 따라서, 게이트 전극(105)과 비트라인(125) 간의 SAC 페일을 방지할 수 있다.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들로써, 도 3의 Ⅱ - Ⅱ'에 따른 절단면을 도시한 것이다. 먼저 도 4a를 참조하면, 주변회로 영역의 반도체 기판(100) 상부에 게이트 도전층(105a), 게이트 금속층(105b) 및 게이트 하드마스크층(105c)을 차례대로 적층한다. 그 다음, 이 적층을 패터닝하여 게이트 전극(105)을 형성한다. 그리고, 게이트 전극(105) 측벽에 게이트 전극용 스페이서(110)를 형성한다. 게이트 전극용 스페이서(110)는 질화막으로 형성한다. 다음으로, 게이트 전극(105) 및 게이트 전극용 스페이서(110)를 포함하는 반도체 기판(100) 상부에 제 1 층간 절연막(115)을 형성한다. 제 1 층간 절연막(115)은 산화막을 포함하는 물질로 형성하는 것이 바람직하다. 그 다음, 게이트 전극(105) 양측의 제 1 층간 절연막(115)을 식각하여 소스/드레인 영역(Source/Drain, 미도시)을 노출시키는 비트라인 콘택홀을 형성한다. 그리고, 도전물질로 비트라인 콘택홀을 매립하여 비트라인 콘택플러그(120)을 형성한다.
이후, 비트라인 콘택플러그(120) 및 제 1 층간 절연막(115) 상부에 비트라인 도전층(125a) 및 비트라인 하드마스크층(125b)의 적층구조를 형성한다. 그 다음, 이 적층구조를 패터닝하여 비트라인(125)을 형성한다. 비트라인 도전층(125a)은 텅스텐을 포함하는 물질로 형성하며, 비트라인 하드마스크층(125b)은 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 그리고, 비트라인(125) 측벽에 비트라인용 스페이서(130)를 형성한다. 비트라인용 스페이서(130)는 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 다음으로, 비트라인(125) 및 비트라인용 스페이서(130)를 포함하는 제 1 층간 절연막(115) 상부에 제 2 층간 절연막(135)을 형성한다. 제 2 층간 절연막(135)은 산화막을 포함하는 물질로 형성하는 것이 바람직하다. 그 다음, 제 2 층간 절연막(135) 상부에 더미 저장전극용 마스크 패턴(137)을 형성한다. 여기서, 더미 저장전극용 마스크 패턴(137)은 셀(Cell) 영역의 저장전극 콘택용 마스크 패턴 형성 시 동시에 형성하는 것이 바람직하다.
도 4b를 참조하면, 더미 저장전극용 마스크 패턴(137)을 마스크로 제 2 층간 절연막(135)을 식각하여 더미 저장전극 콘택홀(139)을 형성한다. 이때, 제 1 층간 절연막(115)의 상측도 일부 식각될 수 있다. 더미 저장전극 콘택홀(139)은 인접한 두 비트라인(125) 사이에 형성되는 것이 바람직하며, 비트라인(125)과 일부 중첩되도록 형성되어도 된다. 셀 영역에서 저장전극 콘택홀 형성을 위한 식각 공정은 랜딩 플러그 콘택플러그 상측까지 식각되므로, 더미 저장전극 콘택홀(139)도 이와 같은 깊이로 식각된다. 즉, 게이트 전극(105) 상부가 노출되도록 형성된다.
도 4c를 참조하면, 더미 저장전극 콘택홀(139)을 포함하는 제 2 층간 절연막(135) 표면에 질화막을 증착한다. 그 다음, 에치-백(Etch-Back) 공정으로 질화막을 식각하여 더미 저장전극 콘택홀(139) 측벽 스페이서(140a)를 형성한다. 그리고, 스페이서(140a)가 형성된 더미 저장전극 콘택홀(139)을 포함하는 제 2 층간 절연막(135) 상부에 폴리실리콘층을 형성한 후 제 2 층간 절연막(135)이 노출될때까지 평탄화 공정을 진행하여 더미 저장전극 콘택플러그(140)을 형성한다. 여기서, 더미 콘택홀(139) 내에 폴리실리콘층을 매립하는 공정은 셀 영역의 저장전극 콘택플러그과 동시에 진행되므로 공정의 추가 없이 진행할 수 있다. 그러나 이에 한정하지 않고, 더미 콘택홀(139) 내에 질화막등의 절연막을 매립하는 공정도 진행할 수 있다. 이러한 경우 폴리실리콘층을 매립하는 공정에 비해 우수한 효과를 얻을 수 있다.
도 4d를 참조하면, 더미 저장전극 콘택플러그(140) 및 제 2 층간 절연막(135) 상부에 제 3 층간 절연막(145)를 형성한다. 그 다음, 제 3 층간 절연막(145)을 식각하여 비트라인(125)을 노출시키는 메탈 콘택홀을 형성한 후 메탈 콘택홀을 매립하여 메탈 콘택플러그(150)을 형성한다. 여기서, 메탈 콘택플러그(150)은 주변 회로영역의 비트라인과 트랜지스터의 소스/드레인 영역에 연결되는 메탈 배선을 위한해 형성하는 것이다. 이때, 메탈 콘택홀의 크기가 커지거나, 메탈 콘택홀을 식각하는 과정에서 비트라인(125)과 메탈 콘택홀 간에 오정렬이 발생하더라도 더미 저장전극 콘택(140)이 식각 배리어막(Etch Barrier)으로 작용함으로써 비트라인(125) 하부 레이어의 게이트 전극(105)까지 식각되는 것을 방지할 수 있다. 따라서, 비트라인(125)과 게이트 전극(105) 간에 SAC 페일이 발생하는 것을 방지할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 105a : 게이트 도전층
105b : 게이트 금속층 105c : 게이트 하드마스크층
105 : 게이트 전극 110 : 게이트 전극용 스페이서
115 : 제 1 층간 절연막 120 : 비트라인 콘택플러그
125a : 비트라인 도전층 125b : 비트라인 하드마스크층
125 : 비트라인 130 : 비트라인용 스페이서
135 : 제 2 층간 절연막 137 : 마스크 패턴
139 : 더미 저장전극 콘택홀 140 : 더미 저장전극 콘택플러그
140a : 더미 저장전극용 스페이서 145 : 제 3 층간 절연막
150 : 메탈 콘택플러그

Claims (19)

  1. 반도체 기판 상부에 형성된 게이트 전극;
    상기 게이트 전극 양측에 형성된 비트라인 콘택플러그;
    상기 비트라인 콘택플러그과 접속하는 비트라인; 및
    상기 게이트 전극 상부에 형성된 더미 콘택플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 반도체 기판 상부에 형성된 상기 게이트 전극은 주변회로 영역에 형성된 것을 특징으로 하는 반도체 소자.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 게이트 전극은 게이트 도전층, 게이트 금속층 및 게이트 하드마스크층을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 비트라인과 접속하는 메탈 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 더미 콘택플러그는 상기 비트라인 및 상기 게이트 전극과 일부 중첩되는 것을 특징으로 하는 반도체 소자.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 비트라인 콘택플러그는 상기 반도체 기판의 소스/드레인 영역에 연결된 것을 특징으로 하는 반도체 소자.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 더미 콘택플러그는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 더미 콘택플러그 측벽에 스페이서 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 반도체 기판 상부에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측에 비트라인 콘택을 형성하는 단계;
    상기 비트라인 콘택과 접속되는 비트라인을 형성하는 단계; 및
    상기 게이트 전극 상부에 더미 콘택플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    청구항 9에 있어서,
    상기 반도체 기판 상부에 형성하는 상기 게이트 전극은 주변회로 영역에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    청구항 9에 있어서,
    상기 게이트 전극은 게이트 도전층, 게이트 금속층 및 게이트 하드마스크층을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    청구항 9에 있어서,
    상기 더미 콘택플러그를 형성하는 단계 후,
    상기 비트라인을 노출시키는 메탈 콘택홀을 형성하는 단계; 및
    상기 메탈 콘택홀에 도전물질을 매립하여 상기 비트라인과 접속하는 메탈 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    청구항 9에 있어서,
    상기 더미 콘택플러그를 형성하는 단계는 셀 영역의 저장전극 콘택플러그의 형성 공정과 동시에 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    청구항 12에 있어서,
    상기 메탈 콘택홀을 형성하는 단계는 상기 비트라인을 식각 배리어로 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    청구항 12에 있어서,
    상기 메탈 콘택홀을 형성하는 단계는 상기 더미 콘택플러그를 식각 배리어로 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    청구항 9에 있어서,
    상기 비트라인 콘택을 형성하는 단계는
    상기 게이트 전극을 포함하는 상기 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막을 식각하여 소스/드레인 영역이 노출되는 비트라인 콘택홀을 형성하는 단계; 및
    상기 비트라인 콘택홀을 도전물질로 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    청구항 16에 있어서,
    상기 비트라인을 형성하는 단계는
    상기 비트라인 콘택 및 상기 제 1 층간 절연막 상부에 비트라인 물질층 및 비트라인 하드마스크층의 적층구조를 형성하는 단계; 및
    상기 적층구조를 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    청구항 16에 있어서,
    상기 더미 콘택플러그를 형성하는 단계는
    상기 비트라인을 포함하는 상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 층간 절연막을 식각하여 더미 콘택홀을 형성하는 단계; 및
    상기 더미 콘택홀에 도전물질을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    청구항 18에 있어서,
    상기 더미 콘택홀에 도전물질을 매립하는 단계 전에,
    상기 더미 콘택홀 내에 스페이서 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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