KR20100043906A - 국부연결배선을 이용한 반도체장치 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000010410 layer Substances 0.000 claims abstract description 58
- 238000005530 etching Methods 0.000 claims abstract description 52
- 229910052751 metal Inorganic materials 0.000 claims abstract description 47
- 239000002184 metal Substances 0.000 claims abstract description 47
- 239000011229 interlayer Substances 0.000 claims abstract description 21
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 14
- 239000007789 gas Substances 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 229910052799 carbon Inorganic materials 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- 150000002222 fluorine compounds Chemical class 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 229910052786 argon Inorganic materials 0.000 claims description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims 1
- 229910001882 dioxygen Inorganic materials 0.000 claims 1
- 239000008239 natural water Substances 0.000 claims 1
- 238000010030 laminating Methods 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 국부연결배선과 주변의 금속배선 및 비아간의 상호단락을 방지할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 국부연결배선과 식각중단층패턴이 적층된 국부연결배선구조체를 형성하는 단계; 상기 국부연결배선구조체 상부에 층간절연막에 의해 일정 간격 이격되는 금속배선을 형성하는 단계; 상기 금속배선 상부에 금속간절연막을 형성하는 단계; 및 상기 금속간절연막을 식각하여 상기 금속배선의 표면을 노출시키는 비아홀을 형성하는 단계를 포함하고, 상술한 본 발명은 식각중단층에 의해 국부연결배선, 제1금속배선 및 비아간의 상호 단락 현상을 방지할 수 있는 효과가 있고, 이에 따라 비아 식각시 충분한 과도식각을 실시할 수 있으므로 층간절연막 증착 두께 및 평탄화 공정 변화에 대한 비아식각에서의 공정여유도를 현저히 증가시킬 수 있어 안정적인 소자특성 및 수율을 확보할 수 있는 효과가 있다.
국부연결배선, 국부연결콘택, LIC, 금속배선, 식각중단층
Description
본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 국부연결배선을 이용한 반도체장치 제조 방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 회로간의 연결을 긴 금속배선으로 연결하는데 물리적인 한계에 도달하여 인접한 회로간에는 얇은 금속막을 이용하여 국부적인 연결(Local interconnect)을 시켜주는 제조 방법이 도입되었다.
도 1a는 종래기술에 따른 국부연결배선을 이용한 반도체장치 제조 방법을 도시한 도면이고, 도 1b는 종래기술에 따른 상호 단락 문제점을 도시한 도면이다.
도 1a를 참조하면, 반도체기판(11) 상부에 게이트전극(13)을 형성한다. 게이트전극(13) 아래에는 게이트절연막(12)이 형성되어 있고, 게이트전극(13)의 측벽에는 게이트스페이서(14)가 형성되어 있다.
전면에 제1층간절연막(15)을 형성한 후 제1층간절연막(15)을 CMP(Chemical Mechanical Polishing)를 이용하여 평탄화시킨다.
이후, 제1층간절연막(15)을 선택적으로 식각하여 게이트전극(13)의 상부 표면을 노출시키는 국부연결콘택홀(Local interconnect hole)을 형성한다. 이어서, 국부연결콘택홀에 매립되는 국부연결콘택(LIC, 16)을 형성한 후, 국부연결콘택(16) 상에 국부연결배선(17, M0)을 형성한다.
이어서, 국부연결배선(17)을 포함한 전면에 제2층간절연막(18)을 형성한 후, 제2층간절연막(18)과 제1층간절연막(15)을 선택적으로 식각하여 반도체기판(11)의 일부 표면을 노출시키는 제1금속배선콘택홀(M1 Contact hole)을 형성한다. 이어서, 제1금속배선콘택홀을 매립하는 제1금속배선콘택(M1C, 19)을 형성한 후 제1금속배선콘택(19)에 연결되는 제1금속배선(M1, 20)을 형성한다.
이후, 금속간절연막(IMD, 21), 비아(Via, 22) 및 제2금속배선(M2, 23)을 차례로 형성한다.
도 1a과 같은 국부연결배선 방법은 다음과 같은 문제점이 발생한다.
국부연결배선(M0, 17)의 위치는 게이트전극(13)과 제1금속배선(M1, 20) 사이에 위치하게 되는데 게이트전극(17)과 너무 가깝게 형성시킬 경우 제1층간절연막(15)의 평탄화공정시에 게이트전극(13)이 어택받는 문제가 발생한다. 반대로, 제1금속배선(M1, 20)과 근접하게 위치를 상향할 경우에는 제1금속배선(M1, 20)을 형성하기 위한 식각공정시 과도식각(Over etch)에 의하여 국부연결배선(M0, 17)이 어택받는 문제가 발생한다.
따라서, 국부연결배선(17)은 제1금속배선(20) 아래에서 1500∼200Å 정도의 위치에 형성시키는 것이 일반적이다.
하지만, 이 경우 비아(22)가 매립되는 비아홀을 형성하기 위한 비아 식각시 과도식각에 의하여 국부연결배선(M0, 17), 제1금속배선(M1, 20), 비아(22)간의 상호 단락이 발생할 수 있다.
예컨대, 도 1b에 도시된 바와 같이, 비아(22)와 제1금속배선(M1, 20)간의 오버랩마진이 부족할 경우 과도식각에 의하여 제1금속배선(20)의 측면을 따라 층간절연막들이 제거되면서 최종적으로 제1금속배선(20) 하부에 근접해 있는 국부연결배선(M0, 17)과 단락을 유발할 수 있다(도면부호 'A' 참조).
이와 같은 문제점은 비아 과도식각 타겟을 감소시켜서 해결할 수 있으나 공정 여유도가 저하되어 결국 수율 하락이 발생하는 원인이 되므로 근본적인 해결방법이 될 수 없다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 국부연결배선과 주변의 금속배선 및 비아간의 상호단락을 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 국부연결배선과 식각중단층패턴이 적층된 국부연결배선구조체를 형성하는 단계; 상기 국부연결배선구조체 상부에 층간절연막에 의해 일정 간격 이격되는 금속배선을 형성하는 단계; 상기 금속배선 상부에 금속간절연막을 형성하는 단계; 및 상기 금속간절연막을 식각하여 상기 금속배선의 표면을 노출시키는 비아홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 식각중단층패턴은 상기 비아홀 형성을 위한 식각 공정시 식각저항성이 큰 물질로 형성하는 것을 특징으로 한다. 상기 식각중단층패턴은 실리콘막에 탄소 또는 질소가 도핑된 절연막을 포함하는 것을 특징으로 하고, 상기 식각중단층패턴은 실리콘산화막에 탄소 또는 질소가 도핑된 절연막을 포함하는 것을 특징으로 한다.
바람직하게, 상기 식각중단층패턴은 SiN, SiC, SiON 또는 SiOC 중에서 선택된 어느 하나를 포함하는 것을 특징으로 한다.
상술한 본 발명은 식각중단층에 의해 국부연결배선, 제1금속배선 및 비아간의 상호 단락 현상을 방지할 수 있는 효과가 있다.
이에 따라 비아 식각시 충분한 과도식각을 실시할 수 있으므로 층간절연막 증착 두께 및 평탄화 공정 변화에 대한 비아식각에서의 공정여유도를 현저히 증가시킬 수 있어 안정적인 소자특성 및 수율을 확보할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예는 국부연결배선(M0) 상부에 식각중단층을 형성하여 비아식각의 과도식각에 의하여 국부연결배선(M0)까지 식각이 진행되더라도 식각중단층에서 식각이 중단되도록 하여 국부연결배선(M0), 제1금속배선(M1) 및 비아간의 단락을 방지할 수 있는 방법이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 국부연결배선을 이용한 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(31) 상에 게이트전극(33)을 형성한다. 여기서, 게이트전극(33) 아래에는 게이트절연막(32)을 형성할 수 있고, 게이트전극(33)의 양측벽에는 게이트스페이서(34)를 형성할 수 있다.
이어서, 반도체기판(31) 상부에 제1층간절연막(35)을 형성한 후 CMP(Chemical Mechanical Polishing) 등의 방법을 이용하여 평탄화 공정을 진행한다.
이어서, LIC 포토 및 식각을 통해 제1층간절연막(35)을 식각하여 게이트전극(33)의 일부 표면을 노출시키는 국부연결콘택홀(36)을 형성한다.
도 2b에 도시된 바와 같이, 배리어메탈 및 텅스텐막을 증착하여 국부연결콘택홀(36)을 채운 후에 평탄화공정을 진행한다. 이에 따라 국부연결콘택홀에 매립되는 국부연결콘택(37)이 형성된다.
이어서, 국부연결콘택(37)이 형성된 제1층간절연막(35) 상에 국부연결배선으로 사용될 도전막(38)을 증착한다. 이때, 국부연결배선으로 사용될 도전막(38)은 티타늄(Ti), 티타늄질화막(TiN), 탄탈륨(Ta), 탄탈륨질화막(TaN) 등과 같은 금속성막을 단독 또는 적층구조로 조합하여 증착한다. 바람직하게, 도전막(38)은 50∼1000Å 두께를 갖는다.
이어서, 도전막(38) 상에 식각중단층(Etch stop layer, 39)을 형성한다. 식각중단층(39)은 후속 비아식각 공정시 식각저항성이 우수한 물질이어야 하며, 바람직하게 실리콘막에 탄소(Carbon) 또는 질소(Nitrogen)가 도핑된 절연막이거나 또는 실리콘산화막에 탄소 또는 질소가 도핑된 절연막을 포함한다. 예컨대, 식각중단층(39)은 SiN, SiC, SiOC 또는 SiON 중에서 선택된 어느 하나이다. 식각중단층(39)은 200∼1000Å 두께로 형성한다.
식각중단층(39)은 후속 비아식각공정시 도전막(38)의 어택을 방지하는 물질 이다. 예를 들어, 후속의 금속간절연막(Inter Metal Dielectric)이 실리콘산화막인 경우, 식각중단층(39)이 실리콘산화막 식각시 식각저항성을 크게 하는 탄소 또는 질소가 도핑된 물질이므로 비아식각시 식각을 중단시킬 수 있다.
도 2c에 도시된 바와 같이, M0 포토 및 식각공정을 통해 식각중단층(39)과 도전막(38)을 차례로 식각한다. 이에 따라 도전막(38) 재질의 국부연결배선(38A)과 식각중단층패턴(39A)이 차례로 적층된 국부연결배선구조체(100)가 형성된다.
식각중단층패턴(39A)을 식각할 때 이용하는 식각가스는 불소화합물가스, 산소(O2) 및 아르곤(Ar)이 혼합된 가스를 이용한다. 여기서, 불소화합물가스는 CHxFy 또는 CxFy(x,y는 자연수)를 포함하는데, 예컨대, CHF3 또는 CF4 가스를 이용한다. 식각중단층패턴(39A) 식각시에 필요에 따라 N2, CO2, CO 등의 가스를 첨가하여 진행할 수 있다.
국부연결배선(38A)을 형성하기 위해 전형적인 금속 식각 가스인 Cl2, BCl3 가스를 이용하여 도전막(38)을 식각하며, 이때 적절한 프로파일 제어를 위하여 N2, CxHy(x,y는 자연수), Ar 등과 같은 첨가가스를 이용하기도 한다.
상술한 바에 따르면, 국부연결배선구조체(100)는 국부연결배선(38A)과 식각중단층패턴(39A)의 적층구조로 이루어지며, 식각중단층패턴(39A)은 국부연결배선(38A)의 상부를 덮는 형태가 된다.
도 2d에 도시된 바와 같이, 식각중단층패턴(39A)이 구비된 국부연결배선구조 체(100)를 포함한 전면에 제2층간절연막(40)을 형성한 후 평탄화공정을 진행한다. 이후, M1C 포토 및 식각을 통해 제2층간절연막(40)과 제1층간절연막(35)을 식각하여 반도체기판(31)의 일부 표면을 노출시키는 제1금속배선 콘택홀(도면부호 생략)을 형성한다.
이어서, 제1금속배선 콘택홀을 매립하는 제1금속배선콘택(M1C, 41)을 형성한 후 제1금속배선콘택(41)에 연결되는 제1금속배선(42, M1)을 형성한다. 여기서, 제1금속배선콘택(41)은 배리어메탈과 텅스텐막을 차례로 형성한 후에 에치백하여 형성할 수 있다. 배리어메탈은 티타늄막 또는 티타늄질화막으로 형성할 수 있다.
바람직하게, 국부연결배선구조체(100)는 제1금속배선(42) 아래에서 1500∼200Å 정도의 위치에 이격시켜 형성시킨다.
도 2e에 도시된 바와 같이, 전면에 금속간절연막(IMD, 43)을 형성한 후 비아 포토 및 식각을 통해 금속간절연막(43)을 식각하여 비아홀(Via hole, 44)을 형성한다. 이때, 비아홀(44) 형성을 위한 비아 식각 공정시 오정렬이 발생되더라도 식각중단층패턴(39A)에서 식각이 중단되어 국부연결배선(38A)의 어택이 발생하지 않는다.
도 2f에 도시된 바와 같이, 비아홀(44)을 매립하는 비아(45)를 형성한다. 이후, 비아(45)가 형성된 금속간절연막(43) 상에 금속막을 증착한 후 패터닝하여 제2금속배선(M2, 46)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 종래기술에 따른 국부연결배선을 이용한 반도체장치 제조 방법을 도시한 도면.
도 1b는 종래기술에 따른 상호 단락 문제점을 도시한 도면.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 국부연결배선을 이용한 반도체장치 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 33 : 게이트전극
35 : 제1층간절연막 37 : 국부연결콘택(LIC)
38A : 국부연결배선 39A : 식각중단층패턴
40 : 제2층간절연막 41 : 제1금속배선콘택(M1C)
42 : 제1금속배선 43 : 금속간절연막
44 : 비아홀 45 : 비아
46 : 제2금속배선 100 : 국부연결배선구조체
Claims (12)
- 국부연결배선과 식각중단층패턴이 적층된 국부연결배선구조체를 형성하는 단계;상기 국부연결배선구조체 상부에 층간절연막에 의해 일정 간격 이격되는 금속배선을 형성하는 단계;상기 금속배선 상부에 금속간절연막을 형성하는 단계; 및상기 금속간절연막을 식각하여 상기 금속배선의 표면을 노출시키는 비아홀을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 식각중단층패턴은 상기 비아홀 형성을 위한 식각 공정시 식각저항성이 큰 물질로 형성하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 식각중단층패턴은 실리콘막에 탄소 또는 질소가 도핑된 절연막을 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 식각중단층패턴은 실리콘산화막에 탄소 또는 질소가 도핑된 절연막을 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 식각중단층패턴은 SiN, SiC, SiON 또는 SiOC 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 식각중단층패턴은 200∼1000Å 두께를 갖는 반도체장치 제조 방법.
- 제1항에 있어서,상기 금속배선은 다층 금속배선 구조 중에서 최하층의 금속배선인 반도체장치 제조 방법.
- 제1항 내지 제7항 중 어느 한 항에 있어서,상기 국부연결배선구조체를 형성하는 단계는,상기 국부연결배선으로 사용되는 도전막 상에 식각중단층을 형성하는 단계; 및포토 및 식각을 통해 상기 식각중단층과 도전막을 순차적으로 식각하는 단계를 포함하는 반도체장치 제조 방법.
- 제8항에 있어서,상기 도전막은 Ti, TiN, Ta 또는 TaN 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
- 제8항에 있어서,상기 식각중단층의 식각시,불소화합물 가스, 산소 가스 및 아르곤이 혼합된 혼합가스를 이용하는 반도체장치 제조 방법.
- 제10항에 있어서,상기 불소화합물 가스는 CHxFy 또는 CxFy(x, y는 자연수) 가스를 사용하는 반도체장치 제조 방법.
- 제10항에 있어서,상기 식각중단층의 식각시,상기 혼합가스에 N2, CO2 또는 CO 중에서 선택되는 가스를 첨가하여 진행하는 반도체장치 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080103157A KR101051808B1 (ko) | 2008-10-21 | 2008-10-21 | 국부연결배선을 이용한 반도체장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080103157A KR101051808B1 (ko) | 2008-10-21 | 2008-10-21 | 국부연결배선을 이용한 반도체장치 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100043906A true KR20100043906A (ko) | 2010-04-29 |
| KR101051808B1 KR101051808B1 (ko) | 2011-07-27 |
Family
ID=42218827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080103157A KR101051808B1 (ko) | 2008-10-21 | 2008-10-21 | 국부연결배선을 이용한 반도체장치 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101051808B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101128918B1 (ko) * | 2010-09-09 | 2012-03-27 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100950201B1 (ko) * | 2003-02-27 | 2010-03-29 | 매그나칩 반도체 유한회사 | 반도체소자의 비어홀 형성방법 |
| KR100539444B1 (ko) * | 2003-07-11 | 2005-12-27 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속배선 형성방법 |
| KR20070049409A (ko) * | 2005-11-08 | 2007-05-11 | 매그나칩 반도체 유한회사 | 이미지센서 및 그 제조 방법 |
-
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- 2008-10-21 KR KR1020080103157A patent/KR101051808B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101128918B1 (ko) * | 2010-09-09 | 2012-03-27 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
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| Publication number | Publication date |
|---|---|
| KR101051808B1 (ko) | 2011-07-27 |
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