KR100583964B1 - 도드라진 셀 랜딩패드를 갖는 반도체소자 및 그 제조방법 - Google Patents
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Abstract
도드라진 셀 랜딩패드를 갖는 반도체소자들을 제공한다. 상기 반도체소자들은 반도체기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막 및 상기 활성영역 상을 가로지르는 절연된 게이트전극을 구비한다. 상기 게이트전극 한쪽의 상기 활성영역 내에 소스 영역이 배치되고, 상기 게이트전극 다른 한쪽의 상기 활성영역 내에 드레인 영역이 배치된다. 상기 게이트전극을 갖는 반도체기판 상을 덮는 제 1 층간절연막이 제공된다. 상기 소스 영역 상에 상기 제 1 층간절연막을 관통하여 상기 소스 영역에 전기적으로 접속되는 소스 랜딩패드가 배치되고, 상기 드레인 영역 상에 상기 제 1 층간절연막을 관통하여 상기 드레인 영역에 전기적으로 접속되는 드레인 랜딩패드가 배치된다. 상기 소스 랜딩패드 및 상기 드레인 랜딩패드 중 선택된 하나의 상부에 패드 연장부가 적층된다. 상기 패드 연장부는 상기 소스 랜딩패드 및 상기 드레인 랜딩패드 보다 도드라진 상부면을 갖는다. 상기 도드라진 셀 랜딩패드를 갖는 반도체소자의 제조방법 역시 제공된다.
Description
도 1은 종래의 랜딩패드(landing pad)를 구비하는 트랜지스터를 보여주는 부분단면도이다.
도 2는 본 발명의 실시 예에 따른 도드라진 셀 랜딩패드를 갖는 디램(dynamic random access memory; DRAM) 소자의 일부분을 보여주는 평면도이다.
도 3은 본 발명의 실시 예에 따른 디램(DRAM) 소자를 설명하기 위하여 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 4 내지 도 8은 본 발명의 실시 예에 따른 디램(DRAM) 소자의 제조방법을 설명하기 위하여 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 공정 단면도들이다.
도 9는 본 발명의 실시 예에 따른 다른 디램(DRAM) 소자의 제조방법을 설명하기 위하여 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 공정 단면도이다.
도 10은 본 발명의 실시 예에 따른 다른 디램(DRAM) 소자를 설명하기 위하여 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
본 발명은 반도체 소자 및 반도체 소자의 제조방법에 관한 것으로, 특히 도드라진 셀 랜딩패드(raised cell landing pad)를 갖는 반도체 소자 및 그 제조방법들에 관한 것이다.
디램(dynamic random access memory; DRAM), 에스램(static random access memory; SRAM) 및 비휘발성메모리(nonvolatile memory; NVM)와 같은 반도체 소자들은 복수개의 트랜지스터들을 구비한다. 상기 반도체 소자의 고집적화 필요에 따라 상기 트랜지스터의 구성요소인 게이트 및 소스/드레인 영역들은 최대한 축소하는 방향으로 개발되고 있다. 예를 들면, 상기 디램(dynamic random access memory; DRAM)의 경우, 셀 커패시터 하나와 셀 트랜지스터 하나를 연결하여 단위 셀을 구성하는 방식이 널리 채택되고 있다. 집적효율을 높이기 위하여, 반도체기판 상에 상기 셀 트랜지스터를 형성하고, 층간절연막을 적층한 다음, 상기 층간절연막 상에 상기 셀 커패시터를 형성한다. 상기 셀 트랜지스터의 소스 영역은 상기 셀 커패시터의 하부전극에 연결되고, 상기 셀 트랜지스터의 드레인 영역은 비트라인에 연결되며, 상기 셀 트랜지스터의 게이트전극은 워드라인에 연결된다. 그런데 상기 셀 트랜지스터의 축소 지향에 따라 상호연결배선들을 배치하는 것이 매우 어려워진다.
도 1은 종래의 랜딩패드(landing pad)를 구비하는 트랜지스터를 보여주는 부분단면도이다.
도 1을 참조하면, 종래의 랜딩패드(landing pad)를 구비하는 트랜지스터는 반도체기판(11) 상에 활성영역(15)을 한정하는 소자분리막(13)을 구비한다. 상기 활성영역(15)을 가로지르는 게이트전극들(17)이 배치된다. 상기 게이트전극들(17) 및 상기 활성영역(15)사이에 게이트유전막들(16)이 개재된다. 상기 게이트전극들(17) 상부에 하드마스크 패턴들(18)이 적층된다. 상기 게이트전극들(17) 및 상기 하드마스크 패턴들(18)의 측벽들에 절연성스페이서들(19)이 제공된다. 상기 게이트전극(17) 양옆의 상기 활성영역(15) 내에 소스/드레인 영역들(23)이 배치된다. 또한, 상기 절연성스페이서들(19) 하부의 상기 활성영역(15) 내에 저 농도 불순물 영역들(25)이 잔존할 수 있다. 상기 게이트전극들(17)을 갖는 반도체기판(11) 전면을 덮는 제 1 층간절연막(21)이 제공된다. 상기 제 1 층간절연막(21)을 관통하여 상기 소스/드레인 영역들(23)에 전기적으로 접속되는 랜딩패드들(27)이 배치된다. 상기 랜딩패드들(27)을 갖는 상기 제 1 층간절연막(21) 상에 제 2 층간절연막(31)이 적층된다. 상기 제 2 층간절연막(31) 상에 비트라인(35)이 배치되고, 상기 비트라인(35)은 상기 제 2 층간절연막(31)을 관통하는 콘택 플러그에 의하여 상기 소스/드레인 영역들(23) 중 선택된 하나에 전기적으로 접속된다. 상기 비트라인(35) 및 상기 제 2 층간절연막(31) 상을 덮는 제 3 층간절연막(41)이 적층된다. 상기 제 3 층간절연막(41) 및 상기 제 2 층간절연막(31)을 한꺼번에 관통하여 상기 랜딩패드들(27)에 전기적으로 접속되는 소스 콘택 플러그들(45)이 배치된다.
상기 랜딩패드들(27) 및 상기 제 1 층간절연막(21)의 상부면들은 실질적으로 동일평면 상에 배치된다. 이에 따라, 상기 소스 콘택 플러그들(45)의 배치공간을 확보하기 어려워진다. 즉, 상기 소스 콘택 플러그들(45)을 형성할 때 도 1에 도시된 바와 같이 약간의 정렬오차(M)에도 인접한 상기 랜딩패드(27)에 접촉될 수 있다.
상기 랜딩패드(landing pad)와 관련된 상기 디램(dynamic random access memory; DRAM)의 제조방법이 미국특허 US6,727,139 B2호에 "도전성 플러그 및 디램의 제조방법(Methods of electrically contacting to conductive plugs, methods of forming contact openings, and methods of forming dynamic random access memory circuitry)"이라는 제목으로 로버트 등(Roberts et al.)에 의해 개시된 바 있다. 로버트 등에 따르면, 활성영역 상부를 가로지르는 복수개의 절연된 게이트전극들이 배치되고, 상기 게이트전극들을 덮는 층간절연막이 적층된다. 상기 층간절연막을 패터닝 하여 소스/드레인 영역들을 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 완전히 채우며 반도체기판 전면을 덮는 도전막을 형성한다. 상기 도전막을 선택적으로 부분식각하여 상기 층간절연막의 상부면 보다 하위 레벨에 랜딩패드들을 형성한다. 상기 도전막을 선택적으로 부분식각 할 때, 식각마스크 패턴을 이용하여 선택된 소스/드레인 영역 상에는 상기 도전막이 식각되지 않도록 보호한다. 그 결과, 상기 선택된 소스/드레인 영역 상에는 도드라진 랜딩패드가 형성될 수 있다. 그러나 상기 도전막을 선택적으로 부분식각 하는 공정은 식각깊이 및 균일도 조절이 어렵다. 예를 들어, 과식각 되는 경우 서로 다른 높이의 상부면들을 갖는 상기 랜딩패드들이 형성된다. 상기 서로 다른 높이의 상부면들을 갖는 상기 랜딩패드들은 후속되는 콘택 플러그 형성 공정에서 콘택 저항 증가와 같은 불량의 원인을 제공할 수 있으므로 바람직하지 못하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하 기 위한 것으로서, 콘택 플러그 형성 공정의 정렬 여유도 확보에 유리하도록 도드라진 셀 랜딩패드를 갖는 반도체소자를 제공하는 데 있다. 또한, 콘택 플러그 형성 공정의 정렬 여유도 확보에 유리하도록 도드라진 셀 랜딩패드를 갖는 디램(dynamic random access memory; DRAM) 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 도드라진 셀 랜딩패드를 갖는 반도체 소자의 제조방법들을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 도드라진 셀 랜딩패드를 갖는 반도체소자들을 제공한다. 상기 반도체소자들은 반도체기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막 및 상기 활성영역 상을 가로지르는 절연된 게이트전극을 포함한다. 상기 게이트전극 한쪽의 상기 활성영역 내에 소스 영역이 배치되고, 상기 게이트전극 다른 한쪽의 상기 활성영역 내에 드레인 영역이 배치된다. 상기 게이트전극을 갖는 반도체기판 상을 덮는 제 1 층간절연막이 제공된다. 상기 소스 영역 상에 상기 제 1 층간절연막을 관통하여 상기 소스 영역에 전기적으로 접속되는 소스 랜딩패드가 배치되고, 상기 드레인 영역 상에 상기 제 1 층간절연막을 관통하여 상기 드레인 영역에 전기적으로 접속되는 드레인 랜딩패드가 배치된다. 상기 소스 랜딩패드 및 상기 드레인 랜딩패드 중 선택된 하나의 상부에 패드 연장부가 적층된다. 상기 패드 연장부는 상기 소스 랜딩패드 및 상기 드레인 랜딩패드 보다 도드라진 상부면을 갖는다.
본 발명의 몇몇 실시 예들에서, 상기 게이트전극의 측벽들 상에 배치된 절연 성 스페이서, 및 상기 게이트전극을 갖는 반도체기판 상을 덮으며 상기 제 1 층간절연막 하부에 개재된 제 1 식각저지막을 더 포함할 수 있다.
다른 실시 예들에서, 상기 제 1 층간절연막, 상기 소스 랜딩패드 및 상기 드레인 랜딩패드의 상부면들은 실질적으로 동일평면 상에 배치될 수 있다.
또 다른 실시 예들에서, 상기 패드 연장부는 상기 소스 랜딩패드의 상부에 적층될 수 있다. 이 경우에, 상기 패드 연장부는 상기 드레인 랜딩패드로부터 이격되는 방향으로 오정렬된(misaligned) 구조를 구비할 수 있다. 상기 패드 연장부가 상기 소스 랜딩패드에 오정렬된(misaligned) 구조인 경우, 상기 패드 연장부는 상기 소스 랜딩패드의 상부면과 최대 접촉 단면적의 절반이상 중첩되는 것이 바람직하다. 또한, 상기 제 1 층간절연막 상을 덮는 제 2 층간절연막, 상기 제 2 층간절연막을 관통하여 상기 드레인 랜딩패드와 접촉하는 비트라인 콘택 플러그, 상기 제 2 층간절연막 상에 배치되고 상기 비트라인 콘택 플러그와 접촉하는 비트라인, 상기 비트라인 및 상기 제 2 층간절연막 상을 덮는 제 3 층간절연막, 및 상기 제 3 층간절연막 및 상기 제 2 층간절연막을 관통하여 상기 패드 연장부와 접촉하는 스토리지 노드 콘택 플러그(storage node contact plug)를 더 포함할 수 있다. 이에 더하여, 상기 제 2 층간절연막 하부에 배치되고 상기 패드 연장부의 측벽들 및 상기 제 1 층간절연막 상을 덮는 제 2 식각저지막을 더 포함할 수 있다. 이와는 달리, 상기 제 2 식각저지막은 상기 패드 연장부의 측벽들 및 상기 제 2 층간절연막 사이에만 개재될 수도 있다.
또 다른 실시 예들에서, 상기 패드 연장부는 상기 드레인 랜딩패드의 상부에 적층될 수 있다. 이 경우에, 상기 제 1 층간절연막 상을 덮으며 상기 패드 연장부의 상부면을 노출하는 제 2 층간절연막, 상기 제 2 층간절연막 상에 배치되고 상기 패드 연장부와 접촉하는 비트라인, 상기 비트라인 및 상기 제 2 층간절연막 상을 덮는 제 3 층간절연막, 및 상기 제 3 층간절연막 및 상기 제 2 층간절연막을 관통하여 상기 소스 랜딩패드와 접촉하는 스토리지 노드 콘택 플러그(storage node contact plug)를 더 포함할 수 있다. 상기 스토리지 노드 콘택 플러그는 상기 드레인 랜딩패드로부터 이격되는 방향으로 오정렬된(misaligned) 구조를 구비할 수 있다. 상기 스토리지 노드 콘택 플러그가 상기 소스 랜딩패드에 오정렬된(misaligned) 구조인 경우, 상기 스토리지 노드 콘택 플러그는 상기 소스 랜딩패드의 상부면과 최대 접촉 단면적의 절반이상 중첩되는 것이 바람직하다. 또한, 상기 제 2 층간절연막 하부에 배치되고 상기 패드 연장부의 측벽들 및 상기 제 1 층간절연막 상을 덮는 제 2 식각저지막을 더 포함할 수 있다. 이와는 달리, 상기 제 2 식각저지막은 상기 패드 연장부의 측벽들 및 상기 제 2 층간절연막 사이에만 개재될 수도 있다.
또한, 본 발명은, 도드라진 셀 랜딩패드를 갖는 디램(dynamic random access memory; DRAM) 소자들을 제공한다. 상기 디램(DRAM) 소자들은 반도체기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막 및 상기 활성영역 상을 가로지르는 절연된 게이트전극을 포함한다. 상기 게이트전극 한쪽의 상기 활성영역 내에 소스 영역이 배치되고, 상기 게이트전극 다른 한쪽의 상기 활성영역 내에 드레인 영역이 배치된다. 상기 게이트전극을 갖는 반도체기판 상을 덮는 제 1 층간절연막이 제공 된다. 상기 소스 영역 상에 상기 제 1 층간절연막을 관통하여 상기 소스 영역에 전기적으로 접속되는 소스 랜딩패드가 배치되고, 상기 드레인 영역 상에 상기 제 1 층간절연막을 관통하여 상기 드레인 영역에 전기적으로 접속되는 드레인 랜딩패드가 배치된다. 상기 소스 랜딩패드 및 상기 드레인 랜딩패드 중 선택된 하나의 상부에 패드 연장부가 적층된다. 상기 패드 연장부는 상기 소스 랜딩패드 및 상기 드레인 랜딩패드 보다 도드라진 상부면을 갖는다. 상기 드레인 랜딩패드 상부에 상기 드레인 랜딩패드에 전기적으로 접속되는 비트라인이 제공된다. 상기 소스 랜딩패드 상부에 셀 커패시터가 제공된다. 상기 셀 커패시터의 하부전극은 상기 소스 랜딩패드에 전기적으로 접속된다.
본 발명의 몇몇 실시 예들에서, 상기 제 1 층간절연막, 상기 소스 랜딩패드 및 상기 드레인 랜딩패드의 상부면들은 실질적으로 동일평면 상에 배치될 수 있다.
다른 실시 예들에서, 상기 패드 연장부는 상기 소스 랜딩패드의 상부에 적층될 수 있다. 이 경우에, 상기 패드 연장부는 상기 드레인 랜딩패드로부터 이격되는 방향으로 오정렬된(misaligned) 구조를 구비할 수 있다. 상기 패드 연장부가 상기 소스 랜딩패드에 오정렬된(misaligned) 구조인 경우, 상기 패드 연장부는 상기 소스 랜딩패드의 상부면과 최대 접촉 단면적의 절반이상 중첩되는 것이 바람직하다. 또한, 상기 제 1 층간절연막 상을 덮으며 상기 비트라인 하부에 배치되는 제 2 층간절연막, 상기 비트라인 및 상기 드레인 랜딩패드 사이에 상기 제 2 층간절연막을 관통하여 배치되고 상기 비트라인 및 상기 드레인 랜딩패드를 전기적으로 접속시키는 비트라인 콘택 플러그, 상기 비트라인 및 상기 제 2 층간절연막 상을 덮으며 상 기 셀 커패시터 하부에 배치되는 제 3 층간절연막, 및 상기 하부전극 및 상기 패드 연장부 사이에 상기 제 3 층간절연막 및 상기 제 2 층간절연막을 관통하여 배치되고 상기 하부전극 및 상기 패드 연장부를 전기적으로 접속시키는 스토리지 노드 콘택 플러그(storage node contact plug)를 더 포함할 수 있다. 이에 더하여, 상기 제 2 층간절연막 하부에 배치되고 상기 패드 연장부의 측벽들 및 상기 제 1 층간절연막 상을 덮는 제 2 식각저지막을 더 포함할 수 있다. 이와는 달리, 상기 제 2 식각저지막은 상기 패드 연장부의 측벽들 및 상기 제 2 층간절연막 사이에만 개재될 수도 있다.
또 다른 실시 예들에서, 상기 패드 연장부는 상기 드레인 랜딩패드의 상부에 적층되어 상기 비트라인과 접촉할 수 있다. 이 경우에, 상기 제 1 층간절연막 상을 덮으며 상기 비트라인 하부에 배치되고 상기 패드 연장부의 측벽을 감싸는 제 2 층간절연막, 상기 비트라인 및 상기 제 2 층간절연막 상을 덮으며 상기 셀 커패시터 하부에 배치되는 제 3 층간절연막, 및 상기 하부전극 및 상기 소스 랜딩패드 사이에 상기 제 3 층간절연막 및 상기 제 2 층간절연막을 관통하여 배치되고 상기 하부전극 및 상기 소스 랜딩패드를 전기적으로 접속시키는 스토리지 노드 콘택 플러그(storage node contact plug)를 더 포함할 수 있다. 상기 스토리지 노드 콘택 플러그는 상기 드레인 랜딩패드로부터 이격되는 방향으로 오정렬된(misaligned) 구조를 구비할 수 있다. 상기 스토리지 노드 콘택 플러그가 상기 소스 랜딩패드에 오정렬된(misaligned) 구조인 경우, 상기 스토리지 노드 콘택 플러그는 상기 소스 랜딩패드의 상부면과 최대 접촉 단면적의 절반이상 중첩되는 것이 바람직하다. 또한, 상 기 제 2 층간절연막 하부에 배치되고 상기 패드 연장부의 측벽들 및 상기 제 1 층간절연막 상을 덮는 제 2 식각저지막을 더 포함할 수 있다. 이와는 달리, 상기 제 2 식각저지막은 상기 패드 연장부의 측벽들 및 상기 제 2 층간절연막 사이에만 개재될 수도 있다.
이에 더하여, 본 발명은, 도드라진 셀 랜딩패드를 갖는 반도체소자의 제조방법들을 제공한다. 이 방법들은, 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 활성영역 상을 가로지르는 절연된 게이트전극을 형성한다. 상기 활성영역 내에 불순물이온들을 주입하여 상기 게이트전극 한쪽에 소스 영역 및 상기 게이트전극 다른 한쪽에 드레인 영역을 형성한다. 상기 게이트전극을 갖는 반도체기판 상을 덮는 제 1 층간절연막을 적층한다. 상기 제 1 층간절연막을 관통하여 상기 소스 영역에 전기적으로 접속되는 소스 랜딩패드 형성하고, 상기 제 1 층간절연막을 관통하여 상기 드레인 영역에 전기적으로 접속되는 드레인 랜딩패드를 형성한다. 상기 소스 랜딩패드 및 상기 드레인 랜딩패드에 접촉되고 상기 제 1 층간절연막 상을 덮는 패드 연장 도전막을 적층한다. 상기 패드 연장 도전막을 패터닝 하여 상기 소스 랜딩패드 및 상기 드레인 랜딩패드 중 선택된 하나의 상부에 패드 연장부를 형성한다. 상기 패드 연장부는 상기 소스 랜딩패드 및 상기 드레인 랜딩패드 보다 도드라진 상부면을 갖도록 형성된다.
본 발명의 몇몇 실시 예들에서, 상기 소스 랜딩패드 및 상기 드레인 랜딩패드를 형성하는 공정은 상기 제 1 층간절연막을 패터닝 하여 상기 소스 영역 및 상기 드레인 영역을 노출시키는 랜딩패드 콘택 홀들을 형성하고, 상기 랜딩패드 콘택 홀들을 완전히 채우며 상기 제 1 층간절연막 상을 덮는 랜딩패드 도전막을 형성하고, 상기 랜딩패드 도전막을 평탄화 하는 공정을 포함할 수 있다. 상기 랜딩패드 도전막은 폴리실리콘막 또는 금속막으로 형성할 수 있다.
다른 실시 예들에서, 상기 패드 연장 도전막은 폴리실리콘막 또는 금속막으로 형성할 수 있다. 상기 패드 연장 도전막을 상기 금속막으로 형성하는 경우, 상기 패드 연장 도전막은 텅스텐(W)막으로 형성할 수 있다.
또 다른 실시 예들에서, 상기 패드 연장부의 측벽들 및 상기 제 1 층간절연막 상을 덮도록 제 2 식각저지막을 추가로 형성할 수 있다. 이와는 달리, 상기 제 2 식각저지막은 상기 패드 연장부의 측벽들을 덮도록 형성할 수도 있다.
또 다른 실시 예들에서, 상기 패드 연장부는 상기 소스 랜딩패드의 상부에 형성할 수 있다. 이 경우에, 상기 패드 연장부는 상기 드레인 랜딩패드로부터 이격되는 방향으로 오정렬 시키어 형성할 수도 있다. 또한, 상기 패드 연장부는 상기 소스 랜딩패드의 상부면과 최대 접촉 단면적의 절반이상 중첩되도록 형성하는 것이 바람직하다.
또 다른 실시 예들에서, 상기 패드 연장부는 상기 드레인 랜딩패드의 상부에 형성할 수 있다. 이 경우에, 상기 패드 연장부를 갖는 반도체기판 상에 제 2 층간절연막을 형성할 수 있다. 상기 제 2 층간절연막을 평탄화 하여 상기 패드 연장부의 상부면을 노출시키고, 상기 패드 연장부 상을 가로지르는 비트라인을 형성할 수 있다. 상기 비트라인은 차례로 적층된 질화티타늄(TiN)층 및 텅스텐(W)층으로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 본 발명의 실시 예에 따른 도드라진 셀 랜딩패드를 갖는 디램(dynamic random access memory; DRAM) 소자의 일부분을 보여주는 평면도이다. 또한, 도 3은 본 발명의 실시 예에 따른 디램(DRAM) 소자를 설명하기 위하여 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이고, 도 10은 본 발명의 실시 예에 따른 다른 디램(DRAM) 소자를 설명하기 위하여 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 2 및 도 3을 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)이 제공된다. 상기 소자분리막(53)은 활성영역들(55)을 한정한다. 상기 소자분리막(53)은 상기 반도체기판(51) 내에 형성된 트렌치 영역을 채우는 절연막일 수 있다. 상기 활성영역들(55)의 상부를 가로지르도록 워드라인들(60)이 제공된다. 상기 워드라인들(60)은 도 2에 도시된 바와 같이 평면도로부터 보여 질 때 서로 평행하도 록 배치될 수 있다. 상기 워드라인들(60) 및 상기 활성영역들(55)의 교차점들에 셀 트랜지스터들이 제공된다. 이 경우에, 상기 활성영역(55) 상을 가로지르는 상기 워드라인(60)은 게이트전극(60) 역할을 한다. 상기 게이트전극(60)은 상기 활성영역(55)으로부터 게이트유전막(57)에 의해 절연된다. 또한, 상기 게이트전극(60)은 차례로 적층된 하부게이트 도전성패턴(58) 및 상부게이트 도전성패턴(59)을 구비할 수 있다. 상기 게이트전극(60) 상에 하드마스크 패턴(61)이 적층될 수 있다. 상기 하드마스크 패턴(61) 및 상기 게이트전극(60)의 측벽들을 덮는 절연성 스페이서(63)가 배치될 수 있다.
도 2 및 도 3에 도시된 바와 같이, 하나의 상기 활성영역(55) 상에 두개의 상기 셀 트랜지스터들을 배치하는 방식이 널리 사용된다. 즉, 상기 활성영역(55) 상에 두개의 상기 게이트전극들(60)이 배치될 수 있다. 이 경우에, 상기 소자분리막(53) 상에도 상기 워드라인들(60)이 배열될 수 있다. 상기 셀 트랜지스터는 상기 게이트전극(60) 한쪽에 제공되는 드레인 영역(66) 및 상기 게이트전극(60) 다른 한쪽에 제공되는 소스 영역(67)을 포함한다. 즉, 상기 게이트전극들(60) 사이의 상기 활성영역(55) 내에 상기 드레인 영역(66)이 제공되고, 상기 게이트전극들(60) 옆의 상기 드레인 영역(66) 반대쪽 상기 활성영역(55) 내에 상기 소스 영역들(67)이 제공된다. 또한, 상기 절연성 스페이서들(63) 하부의 상기 활성영역(55) 내에 저 농도 불순물영역들(65)이 제공될 수 있다.
상기 게이트전극들(60)을 갖는 반도체기판(51) 상에 제 1 층간절연막(69)이 적층된다. 상기 게이트전극들(60) 및 상기 제 1 층간절연막(69) 사이에 개재된 제 1 식각저지막(68)이 개재될 수 있다. 상기 제 1 층간절연막(69)은 평탄화 된 절연막일 수 있다. 상기 소스 영역들(67) 상에 상기 제 1 층간절연막(69)을 관통하여 상기 소스 영역들(67)에 전기적으로 접속되는 소스 랜딩패드들(71, 73)이 배치된다. 상기 드레인 영역(66) 상에 상기 제 1 층간절연막(69)을 관통하여 상기 드레인 영역(66)에 전기적으로 접속되는 드레인 랜딩패드(72)가 배치된다. 여기서, 상기 제 1 층간절연막(69), 상기 소스 랜딩패드들(71, 73) 및 상기 드레인 랜딩패드(72)의 상부면들은 실질적으로 동일평면 상에 배치될 수 있다.
상기 소스 랜딩패드들(71, 73) 및 상기 드레인 랜딩패드(72) 중 선택된 적어도 하나의 상부에 패드 연장부(77)가 적층된다. 상기 패드 연장부(77)는 상기 소스 랜딩패드들(71, 73) 및 상기 드레인 랜딩패드(72) 보다 도드라진 상부면을 갖는다. 먼저, 도 3을 참조하여 상기 패드 연장부(77)가 상기 소스 랜딩패드들(71, 73)의 상부에 적층되는 경우를 설명하기로 한다. 도시된 바와 같이 상기 패드 연장부(77)는 상기 소스 랜딩패드들(71, 73)의 상부에 적층될 수 있다. 이 경우에, 상기 패드 연장부들(77)은 상기 드레인 랜딩패드(72)로부터 이격되는 방향으로 오정렬된(misaligned) 구조(D)를 구비할 수 있다. 상기 패드 연장부들(77)이 상기 소스 랜딩패드들(71, 73)에 오정렬된(misaligned) 구조(D)인 경우, 상기 패드 연장부들(77)은 상기 소스 랜딩패드들(71, 73)의 상부면들과 최대 접촉 단면적의 절반이상 중첩되는 것이 바람직하다.
상기 패드 연장부들(77)을 갖는 반도체기판(51) 상에 제 2 층간절연막(79)이 적층된다. 상기 제 2 층간절연막(79) 상에 비트라인(85)이 제공된다. 상기 비트라 인(85)은 차례로 적층된 장벽금속층(83) 및 비트라인 금속층(84)을 구비할 수 있다. 상기 비트라인(85)은 상기 제 2 층간절연막(79)을 관통하는 비트라인 콘택 플러그(82)에 의하여 상기 드레인 랜딩패드(72)에 전기적으로 접속된다. 즉, 상기 비트라인(85)은 상기 비트라인 콘택 플러그(82) 및 상기 드레인 랜딩패드(72)를 통하여 상기 드레인 영역(66)에 전기적으로 접속된다. 또한, 상기 제 2 층간절연막(79) 하부에 제 2 식각저지막(75)이 제공될 수 있다. 상기 제 2 식각저지막(75)은 상기 패드 연장부들(77)의 측벽들 및 상기 제 1 층간절연막(69) 상을 덮도록 배치될 수 있다. 이와는 달리, 상기 제 2 식각저지막(75)은 상기 패드 연장부들(77)의 측벽들 및 상기 제 2 층간절연막(79) 사이에만 개재될 수도 있다.
상기 비트라인(85) 및 상기 제 2 층간절연막(79) 상을 덮는 제 3 층간절연막(89)이 적층된다. 상기 제 3 층간절연막(89) 상에 셀 커패시터들(97)이 제공된다. 상기 셀 커패시터들(97)은 하부전극들(93) 및 상부전극(95)을 구비할 수 있다. 상기 하부전극들(93) 및 상기 상부전극(95) 사이에 커패시터 유전막(94)이 개재될 수 있다. 상기 하부전극들(93) 및 상기 패드 연장부들(77) 사이에 스토리지 노드 콘택 플러그들(storage node contact plug; 91)이 배치된다. 상기 스토리지 노드 콘택 플러그들(91)은 상기 제 3 층간절연막(89) 및 상기 제 2 층간절연막(79)을 관통한다. 즉, 상기 셀 커패시터들(97)의 하부전극들(93)은 상기 스토리지 노드 콘택 플러그들(91), 상기 패드 연장부들(77) 및 상기 소스 랜딩패드들(71, 73)을 통하여 상기 소스 영역들(67)에 전기적으로 접속된다.
상술한 바와 같이, 상기 패드 연장부들(77)은 상기 드레인 랜딩패드(72) 보 다 도드라진 상부면들을 갖는다. 상기 스토리지 노드 콘택 플러그들(storage node contact plug; 91)은 상기 패드 연장부들(77) 상에 배치된다. 이에 더하여, 상기 패드 연장부들(77)은 상기 드레인 랜딩패드(72)로부터 이격되는 방향으로 오정렬된(misaligned) 구조(D)를 가질 수 있다. 이에 따라, 상기 스토리지 노드 콘택 플러그들(91)의 정렬 여유도는 종래기술과 비교하여 현저히 증가될 수 있다.
이제 도 10을 참조하여 상기 패드 연장부(77')가 상기 드레인 랜딩패드(72)의 상부에 적층되는 경우를 설명하기로 한다.
도 2, 도 3 및 도 10을 참조하면, 상기 패드 연장부(77')는 상기 드레인 랜딩패드(72)의 상부에 적층될 수 있다. 이 경우에, 상기 패드 연장부(77')를 갖는 반도체기판(51) 상에 제 2 층간절연막(79)이 적층된다. 상기 제 2 층간절연막(79) 상에 비트라인(85')이 제공된다. 상기 비트라인(85')은 차례로 적층된 장벽금속층(83') 및 비트라인 금속층(84')을 구비할 수 있다. 상기 비트라인(85')은 상기 제 2 층간절연막(79)을 관통하는 상기 패드 연장부(77')에 의하여 상기 드레인 랜딩패드(72)에 전기적으로 접속된다. 즉, 상기 비트라인(85')은 상기 패드 연장부(77') 및 상기 드레인 랜딩패드(72)를 통하여 상기 드레인 영역(66)에 전기적으로 접속된다. 또한, 상기 제 2 층간절연막(79) 하부에 제 2 식각저지막(75)이 제공될 수 있다. 상기 제 2 식각저지막(75)은 상기 패드 연장부(77')의 측벽들 및 상기 제 1 층간절연막(69) 상을 덮도록 배치될 수 있다. 이와는 달리, 상기 제 2 식각저지막(75)은 상기 패드 연장부(77')의 측벽들 및 상기 제 2 층간절연막(79) 사이에만 개재될 수도 있다.
상기 비트라인(85') 및 상기 제 2 층간절연막(79) 상을 덮는 제 3 층간절연막(89)이 적층된다. 상기 제 3 층간절연막(89) 상에 셀 커패시터들(97)이 제공된다. 상기 하부전극들(93) 및 상기 소스 랜딩패드들(71, 73) 사이에 스토리지 노드 콘택 플러그들(storage node contact plug; 91')이 배치된다. 상기 스토리지 노드 콘택 플러그들(91')은 상기 제 3 층간절연막(89) 및 상기 제 2 층간절연막(79)을 관통한다. 즉, 상기 셀 커패시터들(97)의 하부전극들(93)은 상기 스토리지 노드 콘택 플러그들(91')및 상기 소스 랜딩패드들(71, 73)을 통하여 상기 소스 영역들(67)에 전기적으로 접속된다. 상기 스토리지 노드 콘택 플러그들(91')은 상기 드레인 랜딩패드(72)로부터 이격되는 방향으로 오정렬된(misaligned) 구조를 구비할 수 있다. 상기 스토리지 노드 콘택 플러그들(91')이 상기 소스 랜딩패드들(71, 73)에 오정렬된(misaligned) 구조인 경우, 상기 스토리지 노드 콘택 플러그들(91')은 상기 소스 랜딩패드들(71, 73)의 상부면과 최대 접촉 단면적의 절반이상 중첩되는 것이 바람직하다.
도 4 내지 도 8은 본 발명의 실시 예에 따른 디램(DRAM) 소자의 제조방법을 설명하기 위하여 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 공정 단면도들이다.
도 2 및 도 4를 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)을 형성한다. 상기 소자분리막(53)은 활성영역들(55)을 한정한다. 상기 소자분리막(53)은 상기 반도체기판(51) 내에 형성된 트렌치 영역을 채우는 절연막, 예를 들면, 고밀도 플라즈마 산화막(HDP oxide)으로 형성할 수 있다. 상기 활성영역들(55)의 상부를 가로지르도록 워드라인들(60)을 형성한다. 구체적으로, 상기 소자분리막 (53)을 갖는 반도체기판(51) 상에 게이트유전막(57), 하부게이트 도전막, 상부게이트 도전막 및 하드마스크막을 차례로 적층한다. 상기 게이트유전막(57)은 열산화법에 의한 실리콘산화막으로 형성할 수 있다. 상기 하부게이트 도전막은 폴리실리콘막으로 형성할 수 있다. 상기 상부게이트 도전막은 텅스텐실리사이드(WSi)막으로 형성할 수 있다. 상기 하드마스크막은 실리콘질화막(SiN) 또는 실리콘산질화막(SiON)으로 형성할 수 있다. 상기 하드마스크막, 상기 상부게이트 도전막 및 상기 하부게이트 도전막을 연속적으로 패터닝 하여 하드마스크 패턴(61), 상부게이트 도전성패턴(59) 및 하부게이트 도전성패턴(58)을 형성한다. 차례로 적층된 상기 하부게이트 도전성패턴(58) 및 상기 상부게이트 도전성패턴(59)은 게이트전극(60) 역할을 한다. 또한, 상기 게이트전극(60)은 연장되어 상기 워드라인(60)을 구성한다.
도 2 및 도 4에 도시된 바와 같이, 하나의 상기 활성영역(55) 상에 두개의 상기 셀 트랜지스터들을 형성하는 방식이 널리 사용된다. 즉, 상기 활성영역(55) 상에 두개의 상기 게이트전극들(60)이 형성될 수 있다. 상기 워드라인들(60)은 평면도로부터 보여 질 때 서로 평행하도록 형성될 수 있다. 이 경우에, 상기 소자분리막(53) 상에도 상기 워드라인들(60)이 형성될 수 있다.
상기 하드마스크 패턴들(61) 및 상기 게이트전극들(60)을 이온주입 마스크로 이용하여 상기 활성영역(55) 내에 불순물이온들을 주입하여 저농도 불순물영역들(65)을 형성할 수 있다. 이어서, 상기 반도체기판(51) 전면상에 콘포말한 스페이서 절연막을 형성할 수 있다. 상기 스페이서 절연막은 화학기상증착방법에 의한 실리콘질화막(SiN)으로 형성할 수 있다. 상기 스페이서 절연막을 이방성 식각하여 상기 하드마스크 패턴(61) 및 상기 게이트전극(60)의 측벽들을 덮는 절연성 스페이서들(63)을 형성할 수 있다. 상기 하드마스크 패턴들(61) 및 상기 절연성 스페이서들(63)을 이온주입 마스크로 이용하여 상기 활성영역(55) 내에 불순물이온들을 주입하여 소스 영역들(67) 및 드레인 영역(66)을 형성할 수 있다. 이 경우에, 상기 게이트전극들(60) 사이의 상기 활성영역(55) 내에 상기 드레인 영역(66)이 형성되고, 상기 게이트전극들(60) 옆의 상기 드레인 영역(66) 반대쪽 상기 활성영역(55) 내에 상기 소스 영역들(67)이 형성된다. 또한, 상기 절연성 스페이서들(63) 하부의 상기 활성영역(55) 내에 저 농도 불순물영역들(65)이 잔존할 수 있다.
상기 게이트전극들(60)을 갖는 반도체기판(51) 상에 콘포말한 제 1 식각저지막(68)을 형성할 수 있다. 상기 제 1 식각저지막(68)은 화학기상증착방법에 의한 실리콘질화막(SiN)으로 형성할 수 있다. 상기 제 1 식각저지막(68)을 갖는 반도체기판(51) 상에 제 1 층간절연막(69)을 적층한다. 상기 제 1 층간절연막(69)은 예를 들면, 비피에스지(BPSG)막과 같은 절연막으로 형성할 수 있다. 또한, 상기 제 1 층간절연막(69)의 상부면은 평탄화 시키는 것이 바람직하다.
도 2 및 도 5를 참조하면, 상기 제 1 층간절연막(69) 및 상기 제 1 식각저지막(68)을 패터닝 하여 상기 소스 영역들(67) 및 상기 드레인 영역(66)을 노출시키는 랜딩패드 콘택 홀들을 형성한다. 상기 랜딩패드 콘택 홀들을 완전히 채우며 상기 제 1 층간절연막(69) 상을 덮는 랜딩패드 도전막을 형성한다. 상기 랜딩패드 도전막은 폴리실리콘막 또는 금속막으로 형성할 수 있다. 상기 랜딩패드 도전막을 상기 금속막으로 형성할 경우, 상기 랜딩패드 도전막은 텅스텐(W)막으로 형성할 수 있다. 상기 랜딩패드 도전막을 평탄화 하여 소스 랜딩패드들(71, 73) 및 드레인 랜딩패드(72)를 형성한다. 상기 랜딩패드 도전막을 평탄화 하는 공정은 상기 제 1 층간절연막(69)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP)공정이 이용될 수 있다. 그 결과, 상기 소스 영역들(67) 상에 상기 제 1 층간절연막(69)을 관통하여 상기 소스 영역들(67)에 전기적으로 접속되는 상기 소스 랜딩패드들(71, 73)이 형성된다. 또한, 상기 드레인 영역(66) 상에 상기 제 1 층간절연막(69)을 관통하여 상기 드레인 영역(66)에 전기적으로 접속되는 드레인 랜딩패드(72)가 형성된다. 여기서, 상기 제 1 층간절연막(69), 상기 소스 랜딩패드들(71, 73) 및 상기 드레인 랜딩패드(72)의 상부면들은 실질적으로 동일평면 상에 노출될 수 있다.
도 2 및 도 6을 참조하면, 상기 소스 랜딩패드들(71, 73) 및 상기 드레인 랜딩패드(72)에 접촉되고 상기 제 1 층간절연막(69) 상을 덮는 패드 연장 도전막을 형성한다. 상기 패드 연장 도전막은 폴리실리콘막 또는 금속막으로 형성할 수 있다. 상기 패드 연장 도전막을 상기 금속막으로 형성할 경우, 상기 패드 연장 도전막은 텅스텐(W)막으로 형성할 수 있다.
상기 패드 연장 도전막을 패터닝 하여 상기 소스 랜딩패드들(71, 73) 및 상기 드레인 랜딩패드(72) 중 선택된 적어도 하나의 상부에 패드 연장부(77)를 형성한다. 상기 패드 연장부(77)는 상기 소스 랜딩패드들(71, 73) 및 상기 드레인 랜딩패드(72) 보다 도드라진 상부면을 갖도록 형성된다. 상기 패드 연장 도전막을 패터닝 하는 공정은, 예를 들면, 상기 패드 연장 도전막 상에 포토레지스트 패턴을 형 성하고, 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 패드 연장 도전막을 선택적으로 식각하고, 상기 포토레지스트 패턴을 제거하는 공정을 포함할 수 있다.
먼저, 도 6을 참조하여 상기 패드 연장부(77)가 상기 소스 랜딩패드들(71, 73)의 상부에 적층되는 경우를 설명하기로 한다. 도시된 바와 같이 상기 패드 연장부(77)는 상기 소스 랜딩패드들(71, 73)의 상부에 적층될 수 있다. 이 경우에, 상기 패드 연장부들(77)은 상기 드레인 랜딩패드(72)로부터 이격되는 방향으로 오정렬된(misaligned) 구조(D)로 형성하는 것이 바람직하다. 상기 패드 연장부들(77)을 상기 소스 랜딩패드들(71, 73)에 오정렬된(misaligned) 구조(D)로 형성하는 경우, 상기 패드 연장부들(77)은 상기 소스 랜딩패드들(71, 73)의 상부면들과 최대 접촉 단면적의 절반이상 중첩되도록 형성하는 것이 바람직하다.
상기 패드 연장부들(77)을 갖는 반도체기판(51) 상에 제 2 식각저지막(75)을 형성할 수 있다. 상기 제 2 식각저지막(75)은 상기 패드 연장부들(77)의 측벽들 및 상기 제 1 층간절연막(69) 상을 덮도록 형성될 수 있다. 이와는 달리, 상기 제 2 식각저지막(75)을 이방성 식각하여 상기 패드 연장부들(77)의 측벽들 상에만 상기 제 2 식각저지막(75)을 잔존시킬 수도 있다.
상기 패드 연장부들(77) 및 상기 제 2 식각저지막(75)을 갖는 반도체기판(51) 상에 제 2 층간절연막(79)을 형성한다. 상기 제 2 층간절연막(79) 및 상기 제 2 식각저지막(75)을 패터닝 하여 상기 드레인 랜딩패드(72)를 노출시키는 비트라인 콘택홀(81)을 형성한다. 상기 제 2 층간절연막(79)은 화학기상증착방법에 의한 실 리콘산화막으로 형성할 수 있다. 상기 제 2 식각저지막(75)은 상기 제 2 층간절연막(79)과 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 제 2 층간절연막(79)이 실리콘산화막인 경우, 상기 제 2 식각저지막(75)은 화학기상증착방법에 의한 실리콘질화막으로 형성할 수 있다.
도 2 및 도 7을 참조하면, 상기 비트라인 콘택홀(81)을 완전히 채우며 상기 제 2 층간절연막(79) 상을 덮도록 비트라인 도전층을 형성한다. 상기 비트라인 도전층을 패터닝하여 상기 제 2 층간절연막(79) 상에 비트라인(85)을 형성한다. 상기 비트라인(85)은 차례로 적층된 장벽금속층(83) 및 비트라인 금속층(84)으로 형성할 수 있다. 상기 비트라인 금속층(84)은 텅스텐(W)층이 널리 사용되며, 상기 장벽금속층(83)은 질화티타늄(TiN)이 널리 사용된다. 그 결과, 상기 비트라인 콘택홀(81) 내에는 차례로 적층된 상기 장벽금속층(83) 및 상기 비트라인 금속층(84)에 의하여 비트라인 콘택 플러그(82)가 형성될 수 있다. 즉, 상기 비트라인(85)은 상기 비트라인 콘택 플러그(82) 및 상기 드레인 랜딩패드(72)를 통하여 상기 드레인 영역(66)에 전기적으로 접속된다.
도 2 및 도 8을 참조하면, 상기 비트라인(85)을 갖는 반도체기판(51) 상에 제 3 층간절연막(89)을 적층한다. 상기 제 3 층간절연막(89)은 화학기상증착방법에 의한 실리콘산화막으로 형성할 수 있다. 상기 제 3 층간절연막(89) 및 상기 제 2 층간절연막(79)을 연속적으로 패터닝 하여 상기 패드 연장부들(77)을 노출시키는 스토리지 노드 콘택홀들을 형성한다. 상기 스토리지 노드 콘택홀들을 완전히 채우며 상기 제 3 층간절연막(89) 상을 덮도록 스토리지 노드 콘택 도전막을 형성한다.
상기 스토리지 노드 콘택 도전막은 폴리실리콘막 또는 금속막으로 형성할 수 있다. 상기 스토리지 노드 콘택 도전막을 상기 금속막으로 형성할 경우, 상기 스토리지 노드 콘택 도전막은 텅스텐(W)막으로 형성할 수 있다. 상기 스토리지 노드 콘택 도전막을 평탄화 하여 스토리지 노드 콘택 플러그들(storage node contact plug; 91)을 형성한다. 상기 스토리지 노드 콘택 도전막을 평탄화 하는 공정은 상기 제 3 층간절연막(89)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP)공정이 이용될 수 있다. 그 결과, 상기 제 3 층간절연막(89) 및 상기 제 2 층간절연막(79)을 관통하여 상기 패드 연장부들(77)과 접촉하는 상기 스토리지 노드 콘택 플러그들(91)이 형성된다.
도 3을 다시 참조하여 본 발명의 실시 예에 따른 디램(DRAM) 소자의 제조방법을 설명하기로 한다.
도 2 및 도 3을 다시 참조하면, 상기 스토리지 노드 콘택 플러그들(storage node contact plug; 91)을 갖는 반도체기판(51) 상에 셀 커패시터들(97)을 형성할 수 있다. 상기 셀 커패시터들(97)은 하부전극들(93), 커패시터 유전막(94) 및 상부전극(95)을 차례로 적층시키어 형성할 수 있다.
결과적으로, 상기 하부전극들(93) 및 상기 패드 연장부들(77) 사이에 상기 스토리지 노드 콘택 플러그들(storage node contact plug; 91)이 형성된다. 상기 스토리지 노드 콘택 플러그들(91)은 상기 제 3 층간절연막(89) 및 상기 제 2 층간절연막(79)을 관통한다. 즉, 상기 셀 커패시터들(97)의 하부전극들(93)은 상기 스토리지 노드 콘택 플러그들(91), 상기 패드 연장부들(77) 및 상기 소스 랜딩패드들 (71, 73)을 통하여 상기 소스 영역들(67)에 전기적으로 접속된다.
도 9는 본 발명의 실시 예에 따른 다른 디램(DRAM) 소자의 제조방법들을 설명하기 위하여 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 공정 단면도이다. 상기 다른 디램(DRAM) 소자의 제조방법들은 패드 연장부(77')가 상기 드레인 랜딩패드(72)의 상부에 적층되는 공정을 채택한다. 이하에서는 상기 디램(DRAM) 소자의 제조방법들과 다른 부분만 간단히 설명하기로 한다.
도 2 및 도 9를 참조하면, 도 4 및 도 5를 참조하여 설명한 것과 같은 방법으로 상기 제 1 층간절연막(69), 상기 소스 랜딩패드들(71, 73) 및 상기 드레인 랜딩패드(72)를 형성한다. 상기 패드 연장부(77')는 상기 드레인 랜딩패드(72)의 상부에 적층될 수 있다. 구체적으로, 상기 소스 랜딩패드들(71, 73) 및 상기 드레인 랜딩패드(72)에 접촉되고 상기 제 1 층간절연막(69) 상을 덮는 패드 연장 도전막을 형성한다. 상기 패드 연장 도전막은 폴리실리콘막 또는 금속막으로 형성할 수 있다. 상기 패드 연장 도전막을 상기 금속막으로 형성할 경우, 상기 패드 연장 도전막은 텅스텐(W)막으로 형성할 수 있다. 상기 패드 연장 도전막을 패터닝 하여 상기 드레인 랜딩패드(72) 상에 상기 패드 연장부(77')를 형성할 수 있다. 상기 패드 연장부(77')는 상기 소스 랜딩패드들(71, 73)보다 도드라진 상부면을 갖도록 형성된다. 상기 패드 연장 도전막을 패터닝 하는 공정은, 예를 들면, 상기 패드 연장 도전막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 패드 연장 도전막을 선택적으로 식각하고, 상기 포토레지스트 패턴을 제거하는 공정을 포함할 수 있다.
상기 패드 연장부(77')를 갖는 반도체기판(51) 상에 제 2 식각저지막(75)을 형성할 수 있다. 상기 제 2 식각저지막(75)은 상기 패드 연장부(77')의 측벽들 및 상기 제 1 층간절연막(69) 상을 덮도록 형성될 수 있다. 이와는 달리, 상기 제 2 식각저지막(75)을 이방성 식각하여 상기 패드 연장부(77')의 측벽들 상에만 상기 제 2 식각저지막(75)을 잔존시킬 수도 있다.
상기 패드 연장부(77') 및 상기 제 2 식각저지막(75)을 갖는 반도체기판(51) 상에 제 2 층간절연막(79)을 형성한다. 상기 제 2 층간절연막(79)은, 예를 들면, 상기 패드 연장부(77')를 갖는 반도체기판(51) 상에 화학기상증착방법에 의한 실리콘산화막을 형성한 후, 상기 실리콘산화막을 평탄화 시키어 형성할 수 있다. 상기 실리콘산화막을 평탄화 시키는 공정은 상기 패드 연장부(77')를 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP)공정이 이용될 수 있다. 그 결과, 상기 패드 연장부(77')의 상부면이 노출된다. 즉, 상기 패드 연장부(77') 및 상기 제 2 층간절연막(79)의 상부면들은 실질적으로 동일평면상에 형성될 수 있다. 상기 제 2 식각저지막(75)은 상기 제 2 층간절연막(79)과 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 제 2 층간절연막(79)이 실리콘산화막인 경우, 상기 제 2 식각저지막(75)은 화학기상증착방법에 의한 실리콘질화막으로 형성할 수 있다.
이제 다시 도 10을 참조하여 상기 다른 디램(DRAM) 소자의 제조방법들 중 나머지 부분을 설명하기로 한다.
도 2 및 도 10을 참조하면, 상기 제 2 층간절연막(79) 및 상기 패드 연장부 (77')를 갖는 반도체기판(51) 상에 비트라인 도전층을 형성한다. 상기 비트라인 도전층을 패터닝 하여 상기 제 2 층간절연막(79) 상을 가로지르며 상기 패드 연장부(77')와 접촉하는 비트라인(85')을 형성한다. 상기 비트라인(85')은 차례로 적층된 장벽금속층(83') 및 비트라인 금속층(84')으로 형성할 수 있다. 상기 비트라인 금속층(84')은 텅스텐(W)층이 널리 사용되며, 상기 장벽금속층(83')은 질화티타늄(TiN)이 널리 사용된다. 상기 비트라인(85')은 상기 패드 연장부(77') 및 상기 드레인 랜딩패드(72)를 통하여 상기 드레인 영역(66)에 전기적으로 접속된다.
상기 비트라인(85')을 갖는 반도체기판(51) 상에 제 3 층간절연막(89)을 형성한다. 상기 제 3 층간절연막(89)은 화학기상증착방법에 의한 실리콘산화막으로 형성할 수 있다. 상기 제 3 층간절연막(89) 및 상기 제 2 층간절연막(79)을 연속적으로 패터닝 하여 상기 소스 랜딩패드들(71, 73)
을 노출시키는 스토리지 노드 콘택홀들을 형성한다. 상기 스토리지 노드 콘택홀들을 완전히 채우며 상기 제 3 층간절연막(89) 상을 덮도록 스토리지 노드 콘택 도전막을 형성한다.
상기 스토리지 노드 콘택 도전막은 폴리실리콘막 또는 금속막으로 형성할 수 있다. 상기 스토리지 노드 콘택 도전막을 상기 금속막으로 형성할 경우, 상기 스토리지 노드 콘택 도전막은 텅스텐(W)막으로 형성할 수 있다. 상기 스토리지 노드 콘택 도전막을 평탄화 하여 스토리지 노드 콘택 플러그들(storage node contact plug; 91')을 형성한다. 상기 스토리지 노드 콘택 도전막을 평탄화 하는 공정은 상기 제 3 층간절연막(89)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP)공정이 이용될 수 있다. 그 결과, 상기 제 3 층간절연막(89) 및 상기 제 2 층간절연막(79)을 관통하여 상기 소스 랜딩패드들(71, 73)과 접촉하는 상기 스토리지 노드 콘택 플러그들(91')이 형성된다.
상기 스토리지 노드 콘택 플러그들(91')은 상기 드레인 랜딩패드(72)로부터 이격되는 방향으로 오정렬된(misaligned) 구조로 형성하는 것이 바람직하다. 상기 스토리지 노드 콘택 플러그들(91')을 상기 소스 랜딩패드들(71, 73)에 오정렬된(misaligned) 구조(D)로 형성하는 경우, 상기 스토리지 노드 콘택 플러그들(91')은 상기 소스 랜딩패드들(71, 73)의 상부면들과 최대 접촉 단면적의 절반이상 중첩되도록 형성하는 것이 바람직하다.
이후 도 3을 참조하여 설명한 것과 같은 방법으로 상기 다른 디램(DRAM) 소자를 제조할 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 트랜지스터들을 갖는 비휘발성메모리소자 및 그 제조방법에도 적용될 수 있다.
상술한 바와 같이 본 발명에 따르면, 셀 트랜지스터들을 갖는 반도체기판 상에 제 1 층간절연막, 소스 랜딩패드들 및 드레인 랜딩패드가 제공된다. 상기 제 1 층간절연막, 상기 소스 랜딩패드들 및 상기 드레인 랜딩패드의 상부면들은 실질적으로 동일평면 상에 배치될 수 있다. 상기 소스 랜딩패드들 및 상기 드레인 랜딩패드 중 선택된 적어도 하나의 상부에 패드 연장부가 적층된다. 상기 패드 연장부는 상기 소스 랜딩패드들 및 상기 드레인 랜딩패드 보다 도드라진 상부면을 갖는다. 이에 더하여, 상기 패드 연장부들은 인접한 상기 랜딩패드들로부터 이격되는 방향으로 오정렬된(misaligned) 구조를 가질 수 있다. 상기 소스 랜딩패드들 상에 스토리지 노드 콘택 플러그(storage node contact plug)와 같은 콘택 플러그가 배치된다. 이에 따라, 상기 콘택 플러그의 정렬 여유도는 종래기술과 비교하여 현저히 증가될 수 있다. 결과적으로, 고집적 반도체소자를 구현할 수 있다.
Claims (37)
- 반도체기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막;상기 활성영역 상을 가로지르는 절연된 게이트전극;상기 게이트전극 한쪽의 상기 활성영역 내에 배치되는 소스 영역;상기 게이트전극 다른 한쪽의 상기 활성영역 내에 배치되는 드레인 영역;상기 게이트전극을 갖는 반도체기판 상을 덮는 제 1 층간절연막;상기 제 1 층간절연막을 관통하여 상기 소스 영역 상에 배치되고 상기 소스 영역에 전기적으로 접속되는 소스 랜딩패드;상기 제 1 층간절연막을 관통하여 상기 드레인 영역 상에 배치되고 상기 드레인 영역에 전기적으로 접속되는 드레인 랜딩패드; 및상기 소스 랜딩패드 및 상기 드레인 랜딩패드 중 선택된 하나의 상부에 적층되는 패드 연장부를 포함하되, 상기 패드 연장부는 상기 소스 랜딩패드 및 상기 드레인 랜딩패드 보다 도드라진 상부면을 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트전극의 측벽들 상에 배치된 절연성 스페이서; 및상기 게이트전극을 갖는 반도체기판 상을 덮으며 상기 제 1 층간절연막 하부에 개재된 제 1 식각저지막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 층간절연막, 상기 소스 랜딩패드 및 상기 드레인 랜딩패드의 상부면들은 실질적으로 동일평면 상에 배치되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 패드 연장부는 상기 소스 랜딩패드의 상부에 적층되는 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 패드 연장부는 상기 드레인 랜딩패드로부터 이격되는 방향으로 오정렬된(misaligned) 구조를 구비하되, 상기 소스 랜딩패드의 상부면과 최대 접촉 단면적의 절반이상 중첩되는 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 제 1 층간절연막 상을 덮는 제 2 층간절연막;상기 제 2 층간절연막을 관통하여 상기 드레인 랜딩패드와 접촉하는 비트라인 콘택 플러그;상기 제 2 층간절연막 상에 배치되고 상기 비트라인 콘택 플러그와 접촉하는 비트라인;상기 비트라인 및 상기 제 2 층간절연막 상을 덮는 제 3 층간절연막; 및상기 제 3 층간절연막 및 상기 제 2 층간절연막을 관통하여 상기 패드 연장부와 접촉하는 스토리지 노드 콘택 플러그(storage node contact plug)를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서,상기 제 2 층간절연막 하부에 배치되고 상기 패드 연장부의 측벽들 및 상기 제 1 층간절연막 상을 덮는 제 2 식각저지막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서,상기 패드 연장부의 측벽들 및 상기 제 2 층간절연막 사이에 개재된 제 2 식각저지막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 패드 연장부는 상기 드레인 랜딩패드의 상부에 적층되는 것을 특징으로 하는 반도체 소자.
- 제 9 항에 있어서,상기 제 1 층간절연막 상을 덮으며 상기 패드 연장부의 상부면을 노출하는 제 2 층간절연막;상기 제 2 층간절연막 상에 배치되고 상기 패드 연장부와 접촉하는 비트라인;상기 비트라인 및 상기 제 2 층간절연막 상을 덮는 제 3 층간절연막; 및상기 제 3 층간절연막 및 상기 제 2 층간절연막을 관통하여 상기 소스 랜딩패드와 접촉하는 스토리지 노드 콘택 플러그(storage node contact plug)를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 스토리지 노드 콘택 플러그(storage node contact plug)는 상기 드레인 랜딩패드로부터 이격되는 방향으로 오정렬된(misaligned) 구조를 구비하되, 상기 소스 랜딩패드의 상부면과 최대 접촉 단면적의 절반이상 중첩되는 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 제 2 층간절연막 하부에 배치되고 상기 패드 연장부의 측벽들 및 상기 제 1 층간절연막 상을 덮는 제 2 식각저지막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 패드 연장부의 측벽들 및 상기 제 2 층간절연막 사이에 개재된 제 2 식 각저지막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 반도체기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막;상기 활성영역 상을 가로지르는 절연된 게이트전극;상기 게이트전극 한쪽의 상기 활성영역 내에 배치되는 소스 영역;상기 게이트전극 다른 한쪽의 상기 활성영역 내에 배치되는 드레인 영역;상기 게이트전극을 갖는 반도체기판 상을 덮는 제 1 층간절연막;상기 제 1 층간절연막을 관통하여 상기 소스 영역 상에 배치되고 상기 소스 영역에 전기적으로 접속되는 소스 랜딩패드;상기 제 1 층간절연막을 관통하여 상기 드레인 영역 상에 배치되고 상기 드레인 영역에 전기적으로 접속되는 드레인 랜딩패드;상기 소스 랜딩패드 및 상기 드레인 랜딩패드 중 선택된 하나의 상부에 적층되는 패드 연장부를 포함하되, 상기 패드 연장부는 상기 소스 랜딩패드 및 상기 드레인 랜딩패드 보다 도드라진 상부면을 갖고;상기 드레인 랜딩패드 상부에 배치되고 상기 드레인 랜딩패드에 전기적으로 접속되는 비트라인; 및상기 소스 랜딩패드 상부에 배치되는 셀 커패시터를 포함하되, 상기 셀 커패시터의 하부전극은 상기 소스 랜딩패드에 전기적으로 접속되는 것을 특징으로 하는 디램(dynamic random access memory; DRAM) 소자.
- 제 14 항에 있어서,상기 제 1 층간절연막, 상기 소스 랜딩패드 및 상기 드레인 랜딩패드의 상부면들은 실질적으로 동일평면 상에 배치되는 것을 특징으로 하는 디램(dynamic random access memory; DRAM) 소자.
- 제 14 항에 있어서,상기 패드 연장부는 상기 소스 랜딩패드의 상부에 적층되는 것을 특징으로 하는 디램(dynamic random access memory; DRAM) 소자.
- 제 16 항에 있어서,상기 패드 연장부는 상기 드레인 랜딩패드로부터 이격되는 방향으로 오정렬된(misaligned) 구조를 구비하되, 상기 소스 랜딩패드의 상부면과 최대 접촉 단면적의 절반이상 중첩되는 것을 특징으로 하는 디램(dynamic random access memory; DRAM) 소자.
- 제 16 항에 있어서,상기 제 1 층간절연막 상을 덮으며 상기 비트라인 하부에 배치되는 제 2 층간절연막;상기 비트라인 및 상기 드레인 랜딩패드 사이에 상기 제 2 층간절연막을 관통하여 배치되고 상기 비트라인 및 상기 드레인 랜딩패드를 전기적으로 접속시키는 비트라인 콘택 플러그;상기 비트라인 및 상기 제 2 층간절연막 상을 덮으며 상기 셀 커패시터 하부에 배치되는 제 3 층간절연막; 및상기 하부전극 및 상기 패드 연장부 사이에 상기 제 3 층간절연막 및 상기 제 2 층간절연막을 관통하여 배치되고 상기 하부전극 및 상기 패드 연장부를 전기적으로 접속시키는 스토리지 노드 콘택 플러그(storage node contact plug)를 더 포함하는 것을 특징으로 하는 디램(dynamic random access memory; DRAM) 소자.
- 제 18 항에 있어서,상기 제 2 층간절연막 하부에 배치되고 상기 패드 연장부의 측벽들 및 상기 제 1 층간절연막 상을 덮는 제 2 식각저지막을 더 포함하는 것을 특징으로 하는 디램(dynamic random access memory; DRAM) 소자.
- 제 18 항에 있어서,상기 패드 연장부의 측벽들 및 상기 제 2 층간절연막 사이에 개재된 제 2 식각저지막을 더 포함하는 것을 특징으로 하는 디램(dynamic random access memory; DRAM) 소자.
- 제 14 항에 있어서,상기 패드 연장부는 상기 드레인 랜딩패드의 상부에 적층되어 상기 비트라인 과 접촉하는 것을 특징으로 하는 디램(dynamic random access memory; DRAM) 소자.
- 제 21 항에 있어서,상기 제 1 층간절연막 상을 덮으며 상기 비트라인 하부에 배치되고 상기 패드 연장부의 측벽을 감싸는 제 2 층간절연막;상기 비트라인 및 상기 제 2 층간절연막 상을 덮으며 상기 셀 커패시터 하부에 배치되는 제 3 층간절연막; 및상기 하부전극 및 상기 소스 랜딩패드 사이에 상기 제 3 층간절연막 및 상기 제 2 층간절연막을 관통하여 배치되고 상기 하부전극 및 상기 소스 랜딩패드를 전기적으로 접속시키는 스토리지 노드 콘택 플러그(storage node contact plug)를 더 포함하는 것을 특징으로 하는 디램(dynamic random access memory; DRAM) 소자.
- 제 22 항에 있어서,상기 스토리지 노드 콘택 플러그(storage node contact plug)는 상기 드레인 랜딩패드로부터 이격되는 방향으로 오정렬된(misaligned) 구조를 구비하되, 상기 소스 랜딩패드의 상부면과 최대 접촉 단면적의 절반이상 중첩되는 것을 특징으로 하는 디램(dynamic random access memory; DRAM) 소자.
- 제 21 항에 있어서,상기 제 2 층간절연막 하부에 배치되고 상기 패드 연장부의 측벽들 및 상기 제 1 층간절연막 상을 덮는 제 2 식각저지막을 더 포함하는 것을 특징으로 하는 디램(dynamic random access memory; DRAM) 소자.
- 제 21 항에 있어서,상기 패드 연장부의 측벽들 및 상기 제 2 층간절연막 사이에 개재된 제 2 식각저지막을 더 포함하는 것을 특징으로 하는 디램(dynamic random access memory; DRAM) 소자.
- 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하고,상기 활성영역 상을 가로지르는 절연된 게이트전극을 형성하고,상기 활성영역 내에 불순물이온들을 주입하여 상기 게이트전극 한쪽에 소스 영역 및 상기 게이트전극 다른 한쪽에 드레인 영역을 형성하고,상기 게이트전극을 갖는 반도체기판 상을 덮는 제 1 층간절연막을 형성하고,상기 제 1 층간절연막을 관통하여 상기 소스 영역에 전기적으로 접속되는 소스 랜딩패드 및 상기 제 1 층간절연막을 관통하여 상기 드레인 영역에 전기적으로 접속되는 드레인 랜딩패드를 형성하고,상기 소스 랜딩패드 및 상기 드레인 랜딩패드에 접촉되고 상기 제 1 층간절연막 상을 덮는 패드 연장 도전막을 형성하고,상기 패드 연장 도전막을 패터닝 하여 상기 소스 랜딩패드 및 상기 드레인 랜딩패드 중 선택된 하나의 상부에 패드 연장부를 형성하는 것을 포함하되, 상기 패드 연장부는 상기 소스 랜딩패드 및 상기 드레인 랜딩패드 보다 도드라진 상부면을 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 26 항에 있어서,상기 소스 랜딩패드 및 상기 드레인 랜딩패드를 형성하는 것은상기 제 1 층간절연막을 패터닝 하여 상기 소스 영역 및 상기 드레인 영역을 노출시키는 랜딩패드 콘택 홀들을 형성하고,상기 랜딩패드 콘택 홀들을 완전히 채우며 상기 제 1 층간절연막 상을 덮는 랜딩패드 도전막을 형성하고,상기 랜딩패드 도전막을 평탄화 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 27 항에 있어서,상기 랜딩패드 도전막은 폴리실리콘막 또는 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 26 항에 있어서,상기 패드 연장 도전막은 폴리실리콘막 또는 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 29 항에 있어서,상기 금속막은 텅스텐(W)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 26 항에 있어서,상기 패드 연장부의 측벽들 및 상기 제 1 층간절연막 상을 덮도록 제 2 식각저지막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
- 제 26 항에 있어서,상기 패드 연장부의 측벽들을 덮도록 제 2 식각저지막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
- 제 26 항에 있어서,상기 패드 연장부는 상기 소스 랜딩패드의 상부에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 33 항에 있어서,상기 패드 연장부는 상기 드레인 랜딩패드로부터 이격되는 방향으로 오정렬 시키어 형성하되, 상기 소스 랜딩패드의 상부면과 최대 접촉 단면적의 절반이상 중첩되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 26 항에 있어서,상기 패드 연장부는 상기 드레인 랜딩패드의 상부에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 35 항에 있어서,상기 패드 연장부를 갖는 반도체기판 상에 제 2 층간절연막을 형성하고,상기 제 2 층간절연막을 평탄화 하여 상기 패드 연장부의 상부면을 노출시키고,상기 패드 연장부 상을 가로지르는 비트라인을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
- 제 36 항에 있어서,상기 비트라인은 차례로 적층된 질화티타늄(TiN)층 및 텅스텐(W)층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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