KR101368803B1 - 반도체 기억 장치 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 기억 장치 및 그 형성 방법을 제공한다. 본 발명의 기억 장치는 차례로 적층된 비트라인 콘택 패드, 비트라인 콘택 플러그, 및 비트 라인을 구비하면서, 반도체 기판 상에 배치되는 비트라인 구조체, 및 매몰 콘택 패드, 및 비트라인의 일 측에서 그 하부로 연장되어 매몰 콘택 패드에 접속하는, 매몰 콘택 플러그를 구비하는 매몰 콘택 플러그 구조체를 포함하되, 매몰 콘택 플러그는 비트라인에 인접한 부분에서 보다 매몰 콘택 패드의 상부면 근방에서 더 넓은 폭을 갖는다.
확장된 매몰 콘택 플러그, 리세스된 비트라인 콘택 플러그, 디램

Description

반도체 기억 장치 및 그 형성 방법{SEMICONDUCTOR MEMORY DEVICE AND THE METHOD OF FORMING THE SAME}
본 발명은 반도체 기억 장치에 관한 것으로, 구체적으로 다이나믹 랜덤 억세스 메모리에 관한 것이다.
다이나믹 랜덤 억세스 메모리(Dynamic random access memory:DRAM) 셀(cell)의 고집적화가 진행되고 있다. 이에 따라, 축전기와 트랜지스터의 소오스 또는 드레인을 연결하는 매몰 콘택 플러그(buried contact plug)와 비트라인과 트랜지스터의 소오스 또는 드레인을 연결하는 비트라인 콘택의 형성은 어려워지고 있다. 특히, 매몰 콘택 패드와 매몰 콘택 플러그가 수직하게 정렬되지 않을 수 있다. 이 경우, 상기 매몰 콘택 패드와 상기 매몰 콘택 플러그 사이의 콘택 저항의 개선이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 매몰 콘택 플러그와 매몰 콘택 패드의 콘택 저항을 감소시킨 기억 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 비트라인 콘택 플러그와 비트라인 콘택 패드의 콘택 저항을 감소시킨 기억소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 매몰 콘택 플러그와 비트라인 콘택 플러그의 단락을 방지하는 기억 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 매몰 콘택 플러그와 매몰 콘택 패드의 콘택 저항을 감소시킨 기억 소자의 형성 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 비트라인 콘택 플러그와 비트라인 콘택 패드의 콘택 저항을 감소시킨 기억소자의 형성 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 매몰 콘택 플러그와 비트라인 콘택 플러그의 단락을 방지하는 기억 소자의 형성 방법을 제공하는 데 있다.
본 발명의 기억 장치는 차례로 적층된 비트라인 콘택 패드, 비트라인 콘택 플러그, 및 비트 라인을 구비하면서, 반도체 기판 상에 배치되는 비트라인 구조체, 및 매몰 콘택 패드, 및 상기 비트라인의 일 측에서 그 하부로 연장되어 상기 매몰 콘택 패드에 접속하는, 매몰 콘택 플러그를 구비하는 매몰 콘택 플러그 구조체를 포함하되, 상기 매몰 콘택 플러그는 상기 비트라인에 인접한 부분에서 보다 상기 매몰 콘택 패드의 상부면 근방에서 더 넓은 폭을 갖는다.
본 발명의 일 실시예에 있어서, 상기 비트라인 콘택 패드는 상기 매몰 콘택 패드보다 낮은 상부면을 갖는다.
본 발명의 일 실시예에 있어서, 상기 매몰 콘택 플러그는 상기 매몰 콘택 패드에 연결되는 제1 매몰 콘택 플러그, 및 상기 비트라인에 인접한 상기 제1 매몰 콘택 플러그에 연결되는 제2 매몰 콘택 플러그를 포함하되, 상기 제1 매몰 콘택 플러그는 상기 제2 매몰 콘택 플러그의 최소폭보다 넓은 폭을 갖는다.
본 발명의 일 실시예에 있어서, 상기 비트라인과 상기 매몰 콘택 플러그 사이에는 비트라인 스페이서가 더 배치되되, 상기 비트라인 스페이서는 상기 비트라인의 하부로 연장되어, 상기 비트라인의 하부면보다 낮은 하부면을 갖는 것는다.
본 발명의 일 실시예에 있어서, 상기 비트라인 스페이서와 상기 매몰 콘택 플러그 사이에는 매몰 콘택 스페이서가 더 배치되되, 상기 매몰 콘택 플러그는 상기 매몰 콘택 스페이서의 하부면 근방에서 보다 상기 매몰 콘택 패드의 상부면 근방에서 더 넓은 폭을 갖는다.
본 발명의 일 실시예에 있어서, 상기 매몰 콘택 스페이서의 하부면은 상기 비트라인 콘택 스페이서의 하부면과 같거나 낮을 수 있다.
본 발명의 일 실시예에 있어서, 상기 매몰 콘택 스페이서의 하부면은 상기 매몰 콘택 패드의 상부면으로 부터 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판의 상부면에 평행한 평면에서, 상기 매몰 콘택 플러그의 중심축은 상기 매몰 콘택 패드의 중심축으로 부터 오프셋될 수 있다.
본 발명의 일 실시예에 있어서, 상기 매몰 콘택 플러그는 상기 매몰 콘택 패드의 상부면 및 상부 측벽의 일부에 직접 접촉하되, 상기 매몰 콘택 플러그에 의해 접촉되는 상기 매몰 콘택 패드의 상부면은 상기 비트라인의 측면에서 상기 반도체 기판의 상부면에 평행한 평면과 교차하는 상기 매몰 콘태 플러그의 단면적 보다 넓다.
본 발명의 일 실시예에 있어서, 상기 비트라인 구조체 및 상기 매몰 콘택 플러그 구조체 사이에 배치되는 층간 절연막, 및 상기 비트라인과 상기 매몰 콘택 플러그 사이의 전기적 단락을 방지하기위하여, 상기 비트라인의 하부에 배치되어, 상기 비트라인 콘택 플러그의 상부 측벽에 식각 정지막을 더 포함하되, 상기 식각 정지막은 상기 층간 절연막에 대해 식각 선택성을 갖는 물질로 형성된다.
본 발명의 일 실시예에 있어서, 상기 비트라인 구조체 및 상기 매몰 콘택 플러그 구조체 사이에 배치되는 층간 절연막, 및 상기 비트라인과 상기 매몰 콘택 플러그 사이의 전기적 단락을 방지하기위하여, 상기 비트라인의 하부에 배치되어, 상기 비트라인 콘택 플러그의 상부 측벽에 식각 정지막을 더 포함하되, 상기 식각 정지막의 측면은 상기 비트라인 스페이서의 측면과 정렬한다.
본 발명의 기억 장치의 형성방법은 반도체 기판 상에 비트라인 콘택 패드 및 매몰 콘택 패드를 형성하는 단계, 상기 비트라인 콘택 패드에 접속하는, 차례로 적층된 비트라인 콘택 플러그 및 비트라인을 형성하는 단계, 및 상기 비트라인의 일측에 배치되어, 상기 매몰 콘택 패드에 접속하는 매몰 콘택 플러그를 형성하는 단 계를 포함하되, 상기 매몰 콘택 플러그는 상기 비트라인의 일 측에서 보다 상기 매몰 콘택 패드의 상부면 근방에서 더 넓은 폭을 갖도록 형성된다.
본 발명의 일 실시예에 있어서, 상기 비트라인 콘택 패드, 상기 비트라인 콘택 플러그, 상기 비트라인, 상기 매몰 콘택 패드 및 상기 매몰 콘택 플러그 사이에 배치되는 층간 절연막을 형성하는 단계를 더 포함하되, 상기 매몰 콘택 플러그를 형성하는 단계는 상기 매몰 콘택 패드의 적어도 일부를 노출시키되, 상기 비트라인의 하부에측 방향으로 확장하는 매몰 콘택 홀을 형성하는 단계, 및 상기 매몰 콘택홀을 채우는 상기 매몰 콘택 플러그를 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 매몰 콘택 홀을 형성하는 단계는 상기 층간 절연막을 패터닝하여 비트라인 보다 낮은 하부면을 갖는 예비 매몰 콘택 홀을 형성하는 단계, 및 상기 예비 매몰 콘택 홀의 측벽에 비트라인 스페이서를 형성하는 단계를 포함하되, 상기 비트라인 스페이서는 상기 비트라인 보다 낮은 바닥면을 갖도록 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 비트라인 스페이서는 상기 층간 절연막에 대해 식각 선택성을 갖는 물질로 형성되고, 상기 매몰 콘택 홀을 형성하는 단계는 상기 비트라인 스페이서를 식각 마스크로 사용하여, 상기 비트라인 스페이서 아래의 상기 층간 절연막을 등방성 식각하여 그 폭을 더 넓게하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 매몰 콘택 플러그를 형성하는 단계는
상기 매몰 콘택 플러그와 상기 비트라인 사이에 매몰 콘택 스페이서를 형성 하는 단계를 더 포함하되, 상기 매몰 콘택 스페이서의 하부면은 비트라인의 하부면 보다 낮을 수 있다.
본 발명의 일 실시예에 있어서, 상기 매몰 콘택 플러그를 형성하는 단계는 상기 매몰 콘택홀의 확장된 하부 영역에 배치되어 상기 매몰 콘택 패드에 연결되는 제1 매몰 콘택 플러그를 형성하는 단계, 및 상기 제1 매몰 콘택 플러그 상에 배치되어, 상기 매몰 콘택홀의 상부 영역을 채우는 제2 매몰 콘택 플러그를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 매몰 콘택 스페이서의 하부면은 상기 제1 매몰 콘택 플러그의 상부면과 일치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 비트라인 콘택 패드, 상기 비트라인 콘택 플러그, 상기 비트라인, 상기 매몰 콘택 패드 및 상기 매몰 콘택 플러그 사이에 배치되는 층간 절연막을 형성하는 단계를 더 포함하되, 상기 비트라인을 형성하는 단계는 상기 층간절연막과 상기 비트라인 사이에 식각 정지막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 비트라인 콘택 플러그를 형성하는 단계는 상기 층간 절연막을 패터닝하여 상기 비트라인 콘택 패드를 노출하는 비트라인 콘택 홀을 형성하는 단계, 상기 매몰 콘택 패드를 리세스하여 상기 매몰 콘택 패드보다 낮은 상부면을 갖는 상기 비트라인 콘택 패드를 형성하는 단계, 및 상기 비트라인 콘택 패드 상에 금속 실리사이드를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 비트라인 콘택 플러그를 형성하는 단계 는 상기 금속 실리사이드 상의 상기 비트라인 콘택 홀의 측면에 비트라인 콘택 스페이서를 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 비트라인 콘택 플러그와 비트라인 콘택 패드 사이에 금속 실리사이드를 사용하여 콘택 저항을 줄이고, 매몰 콘택 플러그가 확장되어 매몰 콘택 패드와 접촉 면적을 증가시켜 접촉저항을 감소시킬 수 있다. 이에 따라, 반도체 소자의 소모전력이 감소하고 및 안정적인 읽기 쓰기 동작이 가능하다.
DRAM 셀(cell)의 집적화가 진행됨에 따라, 셀의 매몰 콘택(BC, buried contact)과 비트라인 콘택(bit line contact, 혹은 DC, direct contact)의 정렬 마진(align margin)이 감소하고 있다. 구체적으로, 6F2 DRAM 셀 구조에서, 셀 구조의 특성 상 매몰 콘택 플러그는 매몰 콘택 패드(Buried contact pad)와 정확히 일치하지 않는 구조를 가진다. 이에 따라, 상기 매몰 콘택 패드와 상기 매몰 콘택 플러그의 콘택 저항(contact resistance)이 감소한다. 이를 극복하기 위하여, 상기 매몰 콘택 패드와 상기 매몰 플러그의 접촉 면적을 증가시키도록 상기 매몰 콘택 패드의 상부면 및 측면의 제1 층간 절연막을 식각하여 매몰 콘택 홀을 확장(enlarge)시키는 방법이 사용될 수 있다.
또한, 비트라인 콘택 패드와 비트라인 콘택 플러그의 콘택 저항(contact resistance)를 감소시키기 위하여 상기 비트라인 콘택 패드와 상기 비트라인 콘택 플러그 사이에 금속 실리사이드(metal silicide)의 형성 방법이 사용될 수 있다.
한편, 상기 매몰 콘택 홀을 확장하는 공정은 습식 식각을 사용한다. 고집적화에 따라, 비트라인 콘택 패드와 메몰 콘택 홀 사이의 간격이 감소함에 따라, 상기 습식 식각 동안 상기 비트라인 콘택 패드 상에 형성된 상기 금속 실리사이드가 식각될 수 있다. 또한, 상기 매몰 콘택 홀 확장 공정은 상기 비트라인 콘택 플러그와 상기 매몰 콘택 플러그 사이의 절연막을 제거하여 전기적으로 단락(short)될 수 있다.
이러한 문제를 해결하기 위하여, 본 발명은 상기 매몰 콘택 패드의 상부면은 상기 비트라인 콘택 패드의 상부면 보다 높게 형성한다. 상기 매몰 콘택 패드와 상기 비트라인 콘택 패드의 상부면의 단차는 상기 매몰 콘택 홀 확장 공정의 수행하는 동안 상기 비트라인 콘택 패드 상의 금속 실리사이드의 식각을 방지한다.
또한, 상기 비트라인 콘택 플러그의 측면에 스페이서를 형성하여 상기 비트라인 콘택 플러그와 상기 매몰 콘택 플러그 사이의 단락을 방지할 수 있다.
또한, 상기 매몰 콘택 플러그와 비트라인 사이의 절연 파괴(breakdowm)를 방지하도록 상기 매몰 콘택 스페이서를 더 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달 될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체 기억 장치의 셀 영역의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 기억 장치를 나타내는 도 1의 I-I'선에 대응하는 단면도이다.
도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 기억 장치가 설명된다.
반도체 기판(100) 상에 소자 분리막(103)을 형성하여 활성영역(102)을 정의한다. 상기 활성 영역(102)은 셀 트랜지스터(cell transistor)가 배치되는 영역을 포함한다. 상기 활성영역(102)은 평면도 상에서 타원형일 수 있다. 상기 활성영역(102)의 구조는 6F2일 수 있다. 구체적으로, y 축과 상기 활성영역의 장축 방향 사이의 각도는 24 도 내지 27 도일 수 있다. 상기 각도는 셀 구조에 따라 다양하게 변형될 수 있다. 2 개의 워드 라인(110)이 하나의 상기 활성영역(102) 상을 가로지르도록 배치된다. 하부구조체(105)는 상기 활성영역(102), 상기 소자분리막(103) 및 상기 워드라인(110)을 포함할 수 있다.
상기 하부 구조체(105) 상에 비트라인 콘택 패드(120c) 및 매몰 콘택 패드(120b)가 배치된다. 콘택 패드(120)는 상기 비트라인 콘택 패드(120c) 및 매몰 콘택 패드(120b)를 포함할 수 있다. 상기 비트 라인 콘택 패드(120c)는 상기 활성영역의 중심부와 전기적으로 연결되고, 상기 매몰 콘택 패드(120b)는 상기 활성영역의 가장 자리와 전기적으로 연결된다. 상기 비트라인 콘택 패드(120c)는 리세되어 매몰 콘택 패드(120b) 보다 그 상부면의 높이가 낮다.
상기 비트라인 콘택 패드(120c) 상에 비트라인 콘택 플러그(129)가 배치될 수 있다. 상기 비트라인 콘택 플러그(129)는 폴리실리콘 플러그 또는 텅스텐 플러그일 수 있다. 상기 비트라인 콘택 패드(120c)와 상기 비트 라인 콘택 플러그(129) 사이에 금속 실리사이드(123)가 배치된다. 상기 금속 실리사이드는 상기 비트라인 콘택 패드(120c)와 비트라인 콘택 플러그(129)의 콘택 저항을 감소시킨다. 상기 비트라인 콘택 패드(120c)의 중심은 상기 비트라인 콘택 플러그(129)의 중심에 정렬할 수 있다.
상기 비트 라인 콘택 플러그(129)는 그 상부에서 y축 방향으로 신장하는 비트라인(136)과 전기적으로 연결된다. 상기 비트라인(136)은 비트라인 도전 패턴(130a), 비트라인 하드 마스크 패턴(132a)를 포함할 수 있다. 상기 비트라인 도전 패턴(130a)은 텅스텐일 수 있다. 상기 비트라인 하드 마스크 패턴(132a)은 실리콘 질화막일 수 있다. 상기 비트라인 스페이서(134)는 실리콘 질화막일 수 있다.
상기 매몰 콘택 패드(120b) 상에 매몰 콘택 플러그(146)가 배치될 수 있다. 상기 매몰 콘택 패드(120b)의 중심은 상기 매몰 콘택 플러그(146)의 중심과 정렬되 지 않을 수 있다. 즉, 상기 반도체 기판의 상부면에 평행한 평면에서, 상기 매몰 콘택 플러그(146)의 중심축은 상기 매몰 콘택 패드(120b)의 중심축으로 부터 오프셋될 수 있다. 상기 매몰 콘택 플러그(146)는 제1 매몰 콘택 플러그(140)와 상기 제1 매몰 콘택 플러그(140) 상에 배치된 제 2 매몰 콘택 플러그(144)로 구성될 수 있다. 상기 제1 매몰 콘택 플러그(140)의 하부면의 폭(d1)은 상기 제2 매몰 콘택 플러그(144)의 가장 작은 폭(d2)보다 더 크다. 상기 제2 매몰 콘택 플러그(144)의 하부면은 비트라인(136)의 하부면 보다 낮을 수 있다. 상기 제1 매몰 콘택 플러그(140)와 상기 제2 매몰 콘택 플러그(144) 사이에 금속 실리사이드(미도시)를 더 포함할 수 있다. 상기 매몰 콘택 플러그(146)는 캐페시터(capacitor)와 전기적으로 연결된다.
제1 층간 절연막(124)은 상기 비트라인 콘택 패드(120c)와 상기 매몰 콘택 패드(120b) 사이를 채우는 제1 하부 절연막(122)과 상기 비트라인 콘택 패드(120c)와 상기 매몰 콘택 패드(120b) 상에 제1 상부 절연막(126)을 포함할 수 있다. 상기 제1 층간 절연막(124)은 실리콘 산화막일 수 있다. 상기 비트라인(136)은 상기 제1 층간 절연막(124) 상에 제공된다.상기 제1 층간 절연막(124)은 상기 비트라인 콘택 플러그(129)와 동일한 상부면을 가질 수 있다.
상기 비트라인 콘택 플러그(129)와 상기 제1 층간 절연막(124) 사이에 비트라인 콘택 스페이서(125)가 배치될 수 있다. 상기 비트라인 콘택 스페이서는 상기 매몰 콘택 플러그(146)와 상기 비트라인 콘택 플러그(129) 사이의 전기적 단락을 방지할 수 있다. 상기 비트라인 콘택 스페이서(125)는 실리콘 질화막일 수 있다. 상기 비트라인 도전 패턴(130a)과 상기 비트라인 하드마스크 패턴(132a)의 측면에는 비트라인 스페이서(134)가 배치될 수 있다. 상기 비트라인 스페이서(134)는 상기 매몰 콘택 플러그(146)과 상기 비트라인 도전패턴(130a) 사이의 전기적 접촉을 방지한다. 상기 비트라인 스페이서(134)는 실리콘 질화막 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인 스페이서(134)의 하부면은 상기 비트라인 도전 패턴(130a)의 하부면 보다 낮다. 상기 비트라인 스페이서(134)와 상기 매몰 콘택 플러그(146) 사이에 매몰 콘택 스페이서(142)가 배치될 수 있다. 상기 매몰 콘택 스페이서(142)는 상기 매몰 콘택 플러그(146)와 상기 비트라인 도전패턴(130a) 사이의 절연파괴를 방지할 수 있다. 상기 매몰 콘택 스페이서(142)는 실리콘 질화막 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 매몰 콘택 스페이서(142)의 하부면은 상기 비트라인 도전 패턴(130a)의 하부면 보다 낮다. 상기 비트라인 스페이서(134)의 하부면과 상기 매몰 콘택 스페이서(142)의 하부면은 동일한 높이 일 수 있다. 상기 비트라인 스페이서(134)및 상기 매몰 콘택 스페이서(134)의 하부면은 상기 제1 매몰 콘택 플러그(140)의 상부면과 동일한 높이일 수 있다.
본 발명의 다른 실시예에 따른 기억 장치를 도 1 및 도 3를 참조하여 설명한다. 상기 일 실시예와 동일한 구성의 설명은 생략한다. 비트라인(136)과 제1 층간 절연막(124) 사이에 식각 정지막(127)이 제공될 수 있다. 상기 식각 정지막(127)은 비트라인 도전 패턴(130a)와 매몰 콘택 플러그(146) 사이의 전기적 단락을 방지한다. 상기 식각 정지막(127)은 실리콘 질화막 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 식각 정지막(127)의 측면은 비트라인 스페이서(134)에 정렬할 수 있다. 본 발명의 변형된 실시예에 따르면 상기 식각 정지막(127)은 비트라인 도전 패턴(130a)에 정렬할 수 있다. 상기 매몰 콘택 스페이서(142)는 상기 제2 매몰 콘택 플러그(144)과 상기 비트라인 스페이서(134) 사이에 배치될 수 있다. 상기 식각 정지막(127)의 하부면과 상기 매몰 콘택 스페이서(142)의 하부면은 일치할 수 있다.
본 발명의 또 다른 실시예에 따른 기억 장치를 도 1 및 도 4를 참조하여 설명한다. 상기 다른 실시예와 동일한 구성의 설명은 생략한다. 매몰 콘택 플러그(146a)는 매몰 콘택 패드(120b)에 인접한 제1 부분과 비트라인 도전 패턴(130a)에 인접한 제2 부분을 갖는다. 상기 제1 부분의 폭(d1)은 제2 부분의 폭(d2) 보다 크다. 상기 매몰 콘택 플러그(146a)와 비트라인 도전 패턴(130a) 사이에 매몰 콘택 스페이서(142a)가 배치될 수 있다. 상기 매몰 콘택 스페이서(142a)의 하부면은 상기 제1 부분과 제2 부분의 경계면과 동일한 높이일 수 있다. 상기 제 1 부분은 상기 매몰 콘택 스페이서(142a)의 하부 측면으로 신장될 수 있다. 상기 매몰 콘택 스페이서(142a)는 상기 매몰 콘택 패드(120b)와 접촉하지 않을 수 있다. 상기 매몰 콘택 스페이서(142a)의 하부면은 상기 비트라인(136)의 하부면 보다 더 낮을 수 있다. 이에 따라, 상기 비트라인 도전 패턴(130a)과 상기 매몰 콘택 플러그(146a) 사이의 절연파괴를 방지할 수 있다. 상기 매몰 콘택 스페이서(142a)는 상기 비트라인 도전 패턴(130a)과 상기 매몰 콘택 플러그(146a) 사이의 절연파괴 및 전기적 단락을 방지한다. 또한, 후술할 매몰 콘택 홀을 확장하는 단계에서 상기 매몰 콘택 패드(120b)의 상부면과 측면의 제1 층간 절연막(124)을 국부적으로 제거하게 한다. 비트라인 스페이서(134)는 비트라인(136)과 매몰 콘택 플러그(146a) 사이에 배치될 수 있다. 상기 비트라인 스페이서(134)는 식각 정지막 상에 배치될 수 있다.
또한, 본 발명의 변형된 실시예에 따르면, 식각 정지막(127)은 제거될 수 있다.
도 5a 내지 도 5j는 본 발명의 일 실시예에 따른 기억 장치의 형성 방법을 나타내는 도 1의 I-I'선에 대응하는 단면도들이다.
도 1 및 도 5a를 참조하면, 상기 워드라인(110)에 의하여 상기 활성영역(102)은 두 개의 소오스 영역과 하나의 드레인 영역으로 구분될 수 있다. 구체적으로, 상기 소오스 영역은 상기 활성영역(102)의 양 끝에 배치되고, 상기 드레인 영역은 상기 활성영역(102)의 중심에 배치된다. 상기 하부구조체(105)는 비트라인 콘택 패드(120a)와 매몰 콘택 패드(120b)의 하부 및 측면에 배치되고, 상기 워드라인(110), 상기 활성영역(102), 및 상기 소자분리막(103)등을 포함한다.
상기 소오스 영역 상에 매몰 콘택 패드(120b)가 배치되고, 상기 드레인 영역 상에는 비트라인 콘택 패드(120a)가 배치된다. 상기 비트라인 콘택 패드(120a)와 상기 매몰 콘택 패드(120b)는 동시에 형성될 수 있다. 상기 비트라인 콘택 패드(120a)와 상기 매몰 콘택 패드(120b)는 도핑된 폴리 실리콘일 수 있다. 상기 매몰 콘택 패드(120b) 및 비트라인 콘택 패드(120a) 사이는 제1 하부 절연막(122)으로 채워질 수 있다. 제1 층간 절연막(124)은 상기 제1 하부 절연막(122) 및 상기 매몰 콘택 패드(120b) 및 상기 비트라인 콘택 패드 상에 형성된 제1 상부 절연 막(126)을 포함할 수 있다. 상기 제1 층간 절연막(124)은 실리콘 산화막일 수 있다.
예를 들면, 상기 워드라인(110)이 형성된 상기 반도체 기판(100) 상에 제1 하부 절연막(122)을 형성하고, 상기 제 1 절연막을 패터닝하여 콘택 패드 홀을 형성한다. 이어서 상기 콘택 패드 홀에 도전성 물질을 채우고 평탄화하여 상기 비트라인 콘택 패드(120a) 및 상기 매몰 콘택 패드(120b)를 형성할 수 있다. 이어서 상기 비트라인 콘택 패드(120a) 및 상기 매몰 콘택 패드(120b) 상에 제2 절연막을 형성하고, 평탄화하여 상기 제1 층간 절연막(124)을 형성할 수 있다.
도 5b를 참조하면, 상기 반도체 기판(100) 상에 비트라인 콘택 마스크 패턴(미도시)을 형성한다. 상기 비트라인 콘택 마스크 패턴을 식각 마스크로 상기 제1 층간 절연막(124)을 비트라인 콘택 패드(120a)가 노출될 때까지 식각하여 비트라인 콘택 홀(128)을 형성한다. 이어서, 상기 비트라인 콘택 패드(120a)가 노출된 상기 반도체 기판(100)상의 상기 비트라인 콘택 패드(120a)를 선택적 식각한다. 이에 따라, 상기 비트라인 콘택 패드를 리세스하여 매몰 콘택 패드(120b) 보다 낮은 상부면을 갖는 리세스된 비트라인 콘택 패드(120c)를 형성한다. 즉, 비트라인 콘택 홀(128)은 리세스된 비트라인 콘택 홀이 된다. 상기 선택적 식각은 습식 식각 또는 건식 식각일 수 있다. 이때, 상기 제1 층간 절연막(124)은 식각되지 않을 수 있다.
도 5c를 참조하면, 상기 리세스된 비트라인 콘택 패드(120c) 상에 금속 실리사이드(metal silicide,123)가 형성될 수 있다. 예를 들면, 상기 반도체 기판(100) 상에 금속을 증착한다. 이어서, 열처리를 하여 금속과 상기 리세스된 비트라인 콘 택 패드(120c)가 반응하여 금속 실리사이드(123)를 형성한다. 이어서, 금속 실리사이드가 형성되지 않은 영역의 상기 금속은 선택적 식각하여 제거된다. 이에 따라, 상기 리세스된 비트라인 콘택 패드(120c) 상에 금속 실리사이드가 형성될 수 있다. 상기 금속 실리사이드는 TiSix(타이타늄실리사이드), CoSix(코발트실리사이드), 및 WSix(텅스텐 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 금속 실리사이드는 상기 비트라인 콘택 패드(120c)와 후술할 비트라인 콘택 플러그의 콘택 저항을 감소시킨다.
도 5d를 참조하면, 상기 리세스된 비트라인 콘택 홀(128)이 형성된 상기 반도체 기판(100) 상에 비트라인 콘택 스페이서막을 형성한다. 이에 따라, 상기 리세스된 비트라인 콘택 홀(128)은 콘포멀하게 상기 비트라인 콘택 스페어서막으로 덮일 수 있다. 상기 비트라인 콘택 스페이서막은 실리콘 질화막 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인 콘택 스페이서막을 이방성 식각하여 비트라인 콘택 스페이서(125)를 형성한다. 이에 따라, 상기 비트라인 콘택 스페이서(125)는 리세스된 상기 비트라인 콘택 홀(128)의 측면에 배치된다. 상기 비트라인 콘택 스페이서(125)는 매몰 콘택 플러그(146)와 비트라인 콘택 플러그(129)사이의 전기적 접촉을 방지할 수 있다.
도 5e를 참조하면, 비트라인 콘택 스페이서(125)가 형성된 상기 반도체 기판(100) 상에 도전성 물질을 증착한다. 상기 도전성 물질은 리세스된 상기 비트라인 콘택 홀(128)을 채울 수 있다. 상기 도전성 물질은 텅스텐 및 폴리 실리콘 중에서 적어도 하나를 포함할 수 있다. 구체적으로, 상기 도전성 물질은 Ti/TiN/W의 복 층 구조를 가질 수 있다. 여기서 Ti/TiN은 확산 베리어 메탈(diffusion barrier metal)일 수 있다. 상기 도전성 물질을 평탄화하여 비트라인 콘택 플러그(129)를 형성할 수 있다. 상기 평탄화는 에치백(etch back) 공정 또는 화학 기계적 연마(chemical mechanical polishing, CMP) 공정을 이용할 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 비트라인 콘택 스페이서(125)는 형성되지 않을 수 있다. 다만, 이 경우, 매몰 콘택 홀 확장 공정에서, 상기 비트라인 콘택 플러그(129)는 노출되지 않아야한다.
이어서, 상기 비트라인 콘택 플러그(129)가 형성된 상기 반도체 기판(100) 상에 비트라인 도전막(130) 및 비트라인 하드마스크막(132)을 형성할 수 있다. 구체적으로, 상기 비트라인 도전막(130)은 Ti/TiN/W의 복층 구조일 수 있다. 상기 비트라인 하드마스크막(132)은 실리콘 질화막 및 실리콘 산화 질확막 중에서 적어도 하나를 포함할 수 있다.
도 5f를 참조하면, 상기 비트라인 하드마스크막(132)과 상기 비트라인 도전막(130)을 패터닝하여 비트라인 하드 마스크막 패턴(132a) 및 비트라인 도전 패턴(130a)을 형성할 수 있다. 이어서, 상기 제1 층간 절연막(124)의 상부면은 상기 비트라인 도전 패턴(130a) 사이에서 일부 식각되어 예비 매몰 콘택 홀이 형성될 수 있다. 이에 따라, 매몰 콘택 플러그와 상기 비트라인 도전 패턴(130a) 사이에 비트라인 스페이서(134)가 배치되어, 상기 매몰 콘택 플러그와 상기 비트라인 도전 패턴(130a)은 서로 전기적으로 절연될 수 있다.
상기 비트라인 도전 패턴(130a)이 형성된 상기 반도체 기판(100) 상에 비트 라인 스페이서막을 형성한다. 상기 비트라인 스페이서막을 이방성 식각하여 비트라인 스페이서(134)를 형성한다. 상기 비트라인 스페이서막은 실리콘 질화막 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 이에 따라, 비트라인(136)은 상기 비트라인 도전 패턴(130a), 및 상기 비트라인 하드마스크 패턴(132a)을 포함할 수 있다.
도 5g를 참조하면, 상기 비트라인(136)이 형성된 반도체 기판(100) 상에 제2 층간절연막(138)을 형성한다. 상기 제2 층간절연막(138)은 실리콘 산화막일 수 있다. 상기 제2 층간절연막(138)은 평탄화될 수 있다. 상기 비트라인들(136) 사이의 영역은 상기 제2 층간절연막(138)으로 채워질 수 있다. 이를 위하여, 상기 제2 층간절연막은 HDP CVD공정에 의해 형성될 수 있다. 또는 상기 제2 층간 절연막의 형성 후 열처리 공정이 수반될 수 있다.
도 5h를 참조하면, 상기 제2 층간절연막(138)이 형성된 상기 반도체 기판(100) 상에 매몰 콘택 마스크 패턴(미도시)을 형성한다. 상기 매몰 콘택 마스크 패턴을 식각 마스크로 사용하여, 상기 제2 층간절연막(138) 및 제1 층간절연막(124)을 상기 매몰 콘택 패드(120b)가 노출될 때까지 식각하여 매몰 콘택 홀(139)을 형성한다. 상기 매몰 콘택 홀(139)을 형성하는 단계는 상기 비트라인 하드마스크 패턴(132a) 및 상기 비트라인 스페이서(134)에 비하여 식각 선택성을 갖는 식각 방법을 통해, 상기 제2 층간 절연막(138) 및 상기 제1 층간 절연막(124)을 식각하는 단계를 포함할 수 있다.
상기 매몰 콘택 홀(139)은 비트라인 하드마스크 패턴(132a) 및 비트라인 스 페이서(134)에 의하여 자기 정렬(self-aligned)될 수 있다.
도 5i를 참조하면, 상기 매몰 콘택 홀(139)이 형성된 상기 반도체 기판(100)을 습식(wet) 또는 건식 식각(dry etch)하여 상기 비트라인 스페이서(134) 아래에서 상기 매몰 콘택 홀(139)을 확장할 수 있다. 이에 따라, 상기 확장된 매몰 콘택 홀(139a)의 하부면의 폭은 상기 비트라인 콘택 스페이서(134)의 하부면이 위치한 곳에서의 폭보다 크다. 이에 따라, 확장된 매몰 콘택 홀(139a)이 형성된다. 상기 확장된 매몰 콘택 홀(139a)를 형성하는 단계는 상기 비트라인 스페이서(134) 및 상기 매몰 콘택 패드(120b)에 비하여 식각 선택성을 갖는 식각 방법을 통해 제1 층간 절연막(124) 및 제2 층간절연막(138)을 식각하는 단계를 포함할 수 있다. 상기 식각은 등방성(isotropic) 식각일 수 있다. 다만, 상기 비트라인 도전 패턴(130a)과 매몰 콘택 플러그 사이에 상기 제1 층간 절연막(124)이 잔존하여 이들 사이는 전기적으로 절연될 수 있다. 상기 식각에 의하여, 상기 매몰 콘택 패드(120b)의 측면 및 상부면의 일부가 더 노출된다. 다만, 상기 식각에 의하여 상기 비트라인 도전 패턴(130a)이 노출되지 않는다. 또한, 상기 식각에 의하여 상기 비트라인 콘택 플러그(129) 또는 상기 비트라인 콘택 스페이서(125)가 노출되지 않는다. 또한, 상기 매몰 콘택 패드(120b)의 상부면 및 상부 측면의 제1 층간 절연막(124)이 제거된다. 상기 매몰 콘택 홀 확장 단계는 상기 매몰 콘택 패드(120b)와 매몰 콘택 플러그의 접촉 면적을 증가시키어, 콘택 저항을 감소시킬 수 있다. 이러한,상기 매몰 콘택 홀을 확장하는 단계는 상기 매몰 콘택 플러그와 상기 매몰 콘택 패드(120b)가 어긋나게 정렬된 구조(mis-aligned structure)를 가진 DRAM cell의 경우에 유리하다.
도 5j를 참조하면, 상기 확장된 매몰 콘택 홀(139a)을 채우는 도전성 물질을 상기 반도체 기판(100) 상에 형성한다. 상기 도전성 물질은 폴리실리콘, 텅스텐 중에서 적어도 하나를 포함할 수 있다. 상기 텅스텐의 경우, 상기 텅스텐 하부에 베리어 메탈을 더 생성할 수 있다. 상기 도전성 물질을 상기 비트라인 스페이서(134)가 노출될 때까지 에치백하여 제1 매몰 콘택 플러그(140)가 형성될 수 있다. 상기 에치백 공정은 상기 제2 층간 절연막(138)에 비하여 식각 선택성을 갖는 식각 방법을 통해상기 도전성 물질을 식각하는 단계를 포함할 수 있다. 상기 에치백 공정은 습식 식각 또는 건식 식각일 수 있다. 상기 에치백 공정은 적어도 상기 비트라인 스페이서(134)가 노출될 때까지 수행함이 바람직하다. 상기 제1 매몰 콘택 플러그(140)의 폭의 증가는 상기 제1 매몰 콘택 플러그(140)와 상기 매몰 콘택 패드(120b)의 접촉 면적을 증가시키어 이들 사이의 콘택 저항을 감소시킬 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 매몰 콘택 패드(120b)와 상기 제1 매몰 콘택 플러그(140) 사이에 금속 실리사이드(미도시)가 더 형성될 수 있다. 상기 금속 실리사이드는 상기 제1 매몰 콘택 플러그(140)와 상기 매몰 콘택 패드(120b) 사이의 콘택 저항을 감소시킬 수 있다.
다시 도 2를 참조하면, 상기 제1 매몰 콘택 플러그(140)가 형성된 반도체 기판(100) 상에 콘포멀하게 매몰 콘택 스페이서막을 형성한다. 상기 매몰 콘택 스페이서막은 상기 매몰 콘택 홀(139a)의 측면 및 하부면을 균일하게 덮을 수 있다. 상기 매몰 콘택 스페이서막은 실리콘질화막 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다.
이어서, 상기 매몰 콘택 스페이서막을 이방성(anisotropic) 식각하여 매몰 콘택 스페이서(142)가 형성된다. 이어서, 도전성 물질을 증착하여 상기 매몰 콘택 홀(139a)을 채운다. 이어서, 상기 도전성 물질을 평탄화하여 제2 매몰 콘택 플러그(144)을 형성한다. 상기 제2 매몰 콘택 플러그(144)는 폴리실리콘, 텅스텐 중에서 적어도 하나를 포함할 수 있다. 상기 평탄화는 에치백 공정 또는 CMP 공정에 의하여 수행될 수 있다. 상기 매몰 콘택 홀 스페이서(142)는 비트라인(136)과 제2 매몰 콘택 플러그(144)의 절연파괴(breakdown)를 방지할 수 있다. 매몰 콘택 플러그(146)는 상기 제1 매몰 콘택 플러그(140)와 상기 제2 매몰 콘택 플러그(144)를 포함한다. 상기 매몰 콘택 플러그는 제1 폭(d1)을 갖는 제1 부분과 상기 제1 부분 상에 제2 폭(d2)을 갖는 2 부분을 포함하고, 상기 제1 폭이 제2 폭 보다 넓다. 이에 따라, 상기 매몰 콘택 패드(120b)와 상기 매몰 콘택 플러그(146)의 접촉 면적이 증가하여 이들 사이의 콘택 저항을 감소시킨다. 제1 폭(d1)을 갖는 제1 부분은 제1 매몰 콘택 플러그(140)에 배치되고, 제2 폭(d2)을 갖는 제2 부분은 상기 제2 매몰 콘택 플러그(146)에 배치될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 제1 매몰 콘택 플러그(140)와 상기 제2 매몰 콘택 플러그(144) 사이에 금속 실리사이드(미도시)를 더 포함할 수 있다.
이어서, 캐페시터를 만드는 공정이 수행될 수 있다.
도 6a 내지 도 6i는 본 발명의 다른 실시예에 따른 기억 장치를 형성하는 방법을 나타내는 도 1의 I-I'선에 대응하는 단면도들이다.
도 6a를 참조하면, 반도체 기판 상에, 도 5a에서 설명한 바와 같이, 비트라 인 콘택 패드(120a)와 매몰 콘택 패드(120b)가 형성된다. 상기 비트라인 콘택 패드(120a)와 상기 매몰 콘택 패드(120b)는 도핑된 폴리 실리콘일 수 있다. 상기 매몰 콘택 패드(120b) 및 비트라인 콘택 패드(120a) 상에 절연막을 형성하여 제1 층간 절연막(124)이 된다. 상기 제1 층간 절연막(124)은 실리콘 산화막일 수 있다. 이어서, 상기 제1 층간 절연막(124)은 평탄화될 수 있다. 상기 평탄화는 CMP공정, 에치백 공정, 및 리플로(reflow)공정 중에서 적어도 하나를 포함할 수 있다. 상기 제1 층간 절연막(124) 상에 식각 정지막(127)이 형성될 수 있다. 상기 식각 정지막(127)은 상기 제1 층간 절연막(124)과 다른 물질일 수 있다. 예를 들면, 상기 식각 정지막(127)은 실리콘 질화막 또는 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 식각 정지막은 유전체일 수 있다.
도 6b를 참조하면, 반도체 기판(100) 상에 포토 레지스터를 사용하여 비트라인 콘택 마스크 패턴을 형성한다. 상기 비트라인 콘택 마스크 패턴(미도시)을 식각 마스크로 상기 식각 정지막(127) 및 상기 제1 층간 절연막(124)을 비트라인 콘택 패드(120a)가 노출될 때까지 식각하여 비트라인 콘택 홀(128)을 형성한다. 이어서, 상기 반도체 기판(100) 상의 비트라인 콘택 패드(120a)를 선택적 식각한다. 이에 따라, 상기 비트라인 콘택 패드(120a)는 리세스되고 리세스된 비트라인 콘택 패드(120c)가 된다. 즉, 비트라인 콘택 홀(128)은 리세스된 비트라인 콘택 홀(128)이 된다. 상기 선택적 식각의 경우, 상기 식각 정지막(127) 및 상기 제1 층간 절연막(124)은 식각되지 않을 수 있다. 상기 선택적 식각은 습식 식각 또는 건식 식각일 수 있다.
상기 리세스된 비트라인 콘택 패드(120c) 상에 금속 실리사이드(123)가 형성될 수 있다. 상기 금속실리사이드는 타이타늄실리사이드(TiSix), 코발트실리사이드(CoSix), 및 텅스텐 실리사이드(WSix) 중에서 적어도 하나를 포함할 수 있다. 상기 금속 실리사이드(123)는 비트라인 콘택 패드(120a)와 후술할 비트라인 콘택 플러그의 콘택 저항을 감소시킬 수 있다.
도 6c를 참조하면, 상기 비트라인 콘택 홀(128)의 측면을 덮는 비트라인 콘택 스페이서막이 콘포말하게 형성될 수 있다. 상기 비트라인 콘택 스페이서막을 이방성 식각하여 비트라인 콘택 스페이서(125)가 형성된다. 상기 비트라인 콘택 스페이서(125)는 실리콘 질화막 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 이 경우, 상기 제1 층간 절연막(124) 상에 상기 식각 정지막(127)이 잔존할 수 있다.
도 6d를 참조하면, 상기 리세스된 비트라인 콘택 홀(128)이 형성된 상기 반도체 기판(100) 상에 도전성 물질을 증착한다. 상기 도전성 물질은 상기 리세스된 비트라인 콘택 홀(128)을 채울 수 있다. 상기 도전성 물질은 폴리 실리콘, 및 텅스텐 중에서 적어도 하나를 포함할 수 있다. 구체적으로, 상기 도전성 물질은 Ti/TiN/W의 복층구조를 가질 수 있다. 확산 베리어 메탈(diffusion barrier metal)로서 Ti/TiN이 사용될 수 있다. 상기 도전성 물질을 평탄화하여 비트라인 콘택 플러그(129)를 형성할 수 있다. 상기 평탄화는 에치백(etch back) 공정 또는 화학 기계적 연마(chemical mechancial polishing, CMP) 공정을 이용할 수 있다. 상기 에치백 공정에서 상기 Ti/TiN은 제거되지 않을 수 있다.
이어서, 상기 비트라인 콘택 플러그(129)가 형성된 상기 반도체 기판(100) 상에 비트라인 도전막(130) 및 비트라인 하드마스크막(132)을 형성할 수 있다. 구체적으로, 상기 비트라인 도전막(130)은 Ti/TiN/W의 복층 구조일 수 있다. 상기 비트라인 하드마스크막(132)은 실리콘 질화막 또는 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다.
도 6e를 참조하면, 상기 비트라인 하드마스크막(132)과 상기 비트라인 도전막(130)을 패터닝하여 비트라인 하드마스크 패턴(132a) 및 비트라인 도전 패턴(130a)을 형성할 수 있다. 이어서, 상기 제1 층간 절연막(124)의 상부면은 상기 비트라인 도전 패턴(130a) 사이에서 일부 식각되어 예비 매몰 콘택 홀이 형성될 수 있다.
상기 비트라인 도전 패턴(130a)이 형성된 반도체 기판(100) 상에 비트라인 스페이서막을 형성한다. 상기 비트라인 스페이서막을 이방성 식각하여 비트라인 스페이서(134)를 형성한다. 상기 비트라인 스페어서막은 실리콘 질화막 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 이어서, 상기 식각 정지막(127)을 식각할 수 있다. 이에 따라, 비트라인은 상기 비트라인 도전 패턴(130a), 및 상기 비트라인 하드마스크 패턴(132a)을 포함할 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 비트라인 하드마스크 패턴(132a) 및 상기 비트라인 도전 패턴(130a)을 형성한다. 이어서 상기 식각 정지막(127)을 식각한다. 또한, 상기 제1 층간 절연막(124)을 추가로 일부 식각할 수 있다. 이어서, 비트라인 스페이서막을 증착하고 이방성 식각하여 비트라인 스페이서(134)를 형성한다.
도 6f를 참조하면, 상기 비트라인(136)이 형성된 상기 반도체 기판(100) 상에 제2 층간절연막(138)을 형성한다. 상기 제2 층간절연막(138)은 실리콘 산화막일 수 있다. 상기 제2 층간절연막(138)은 평탄화될 수 있다. 상기 비트라인들(136) 사이에 상기 제2 층간절연막(138)이 채워질 수 있다. 이를 위해, 제2 층간절연막(138)은 HDP CVD공정에 의할 수 있다. 또는 열처리 공정이 수반될 수 있다.
도 6g를 참조하면, 상기 제2 층간절연막(138)이 형성된 상기 반도체 기판(100) 상에 매몰 콘택 마스크 패턴(미도시)을 형성한다. 상기 매몰 콘택 마스크 패턴을 식각 마스크로 사용하여, 상기 제2 층간절연막(138) 및 제 1 층간 절연막(124)을 상기 매몰 콘택 패드(120b)가 노출될 때까지 식각한다. 이에 따라, 매몰 콘택 홀(139)이 형성된다. 상기 식각은 상기 비트라인 하드마스크 패턴(132a) 및 상기 비트라인 스페이서(134)는 적게 식각되고, 상기 제2 층간절연막(138) 및 상기 제1 층간 절연막(124)은 많이 식각될 수 있다.
도 6h를 참조하면, 상기 매몰 콘택 홀(139)이 형성된 상기 반도체 기판(100)을 습식 또는 건식 식각하여 상기 매몰 콘택 홀(139)을 확장시킬 수 있다. 이에 따라, 확장된 매몰 콘택 홀(139a)이 형성된다. 상기 식각은 제1 층간 절연막(124) 또는/및 제2 층간절연막(138)을 식각하되, 상기 비트라인 스페이서(134)를 식각하지 않을 수 있다. 상기 식각에 의하여 비트라인 콘택 플러그(129) 또는 비트라인 콘택스페이서(125)가 노출되지 않는다. 또한, 상기 매몰 콘택 패드(120b)의 상부면 및 상부 측면은 노출된다.
상기 매몰 콘택 홀을 확장하는 단계는 상기 식각 정지막(127)에 비하여 식각 선택성을 가지는 식각 방법을 통해 상기 제1 층간 절연막(124)를 식각하는 단계를 포함할 수 있다. 이에 따라, 후술할 매몰 콘택 플러그와 상기 비트라인 도전 패턴(130a)는 전기적으로 절연된다. 결국, 상기 식각 정지막(127)은 공정 마진을 증가시킬 수 있다.
도 6i를 참조하면, 상기 확장된 매몰 콘택 홀(139a)이 형성된 상기 반도체 기판(100) 상에 도전성 물질을 채운다. 상기 도전성 물질은 폴리실리콘, 텅스텐 중에서 적어도 하나를 포함할 수 있다. 텅스텐의 경우, 상기 텅스텐 하부에 베리어 메탈이 있을 수 있다. 상기 도전성 물질을 에치백하여 제1 매몰 콘택 플러그(146)를 형성할 수 있다. 상기 에치백 공정은 상기 도전성 물질을 식각하는 선택적 식각일 수 있다. 상기 에치백 공정은 습식 식각 또는 건식 식각일 수 있다. 상기 에치백 공정은 상기 비트라인 스페이서(134)가 전부 노출될 때까지 수행함이 바람직하다. 상기 제1 매몰 콘택 플러그(140)와 상기 매몰 콘택 패드(120b)의 접촉 면적이 증가하여 콘택 저항을 감소시킬 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 매몰 콘택 패드(120b)와 상기 제1 매몰 콘택 플러그(140) 사이에 금속실리사이드가 더 포함될 수 있다.
다시 도 3를 참조하면, 상기 제1 매몰 콘택 플러그(140)가 형성된 반도체 기판(100) 상에 콘포멀하게 매몰 콘택 스페이서막을 형성한다. 상기 매몰 콘택 스페이서막은 상기 매몰 콘택 홀(139a)의 측면 및 상기 제1 매몰 콘택 플러그(140)의 상부면을 콘포멀하게 덮을 수 있다. 이어서, 상기 콘택 스페이서막을 이방성 식각 하여 매몰 콘택 스페이서(142)를 형성한다. 이어서, 도전성 물질을 증착하여 상기 매몰 콘택 홀(139a)을 채운다. 이어서, 상기 도전성 물질을 평탄화하여 제2 매몰 콘택 플러그(144)을 형성한다. 상기 제2 매몰 콘택 플러그(144)는 폴리실리콘 및 텅스텐 중에서 적어도 하나를 포함할 수 있다. 상기 평탄화는 에치백 공정 또는 CMP 공정에 의하여 수행될 수 있다. 상기 제1 매몰 콘택 스페이서(142)는 상기 비트라인(136)과 제2 매몰 콘택 플러그(144) 사이의 절연파괴(breakdown)를 방지할 수 있다. 상기 매몰 콘택 스페이서(142)는 실리콘질화막 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 매몰 콘택 플러그(146)은 상기 제1 매몰 콘택 플러그(140) 및 제2 매몰 콘택 플러그(144)를 포함할 수 있다. 상기 매몰 콘택 플러그는 제1 폭(d1)을 갖는 제1 부분과 상기 제1 부분 상에 제2 폭(d2)을 갖는 2 부분을 포함하고, 상기 제1 폭(d1)이 제2 폭(d2) 보다 넓다. 이에 따라, 상기 매몰 콘택 패드(120b)와 상기 매몰 콘택 플러그(146)의 접촉 면적이 증가하여 콘택 저항을 감소시킨다. 제1 폭(d1)을 갖는 제1 부분은 제1 매몰 콘택 플러그(140)에 배치되고, 제2 폭(d2)을 갖는 제2 부분은 상기 제2 매몰 콘택 플러그(146)에 배치될 수 있다.
이어서, 캐페시터 형성 공정이 수행될 수 있다.
도 7a 내지 도 7c는 본 발명의 또 다른 실시예에 따른 기억 소자를 형성하는 방법을 나타내는 도 1의 I-I' 선에 대응하는 단면도들이다.
도 7a를 참조하면, 도 6a 내지 도 6f에서 설명한 바와 같이 비트라인(136) 상에 제2 층간 절연막을 형성한다. 이어서, 상기 제2 층간절연막(138)이 형성된 상 기 반도체 기판(100) 상에 매몰 콘택 마스크 패턴(미도시)을 형성한다. 상기 매몰 콘택 마스크 패턴을 식각 마스크로 사용하여, 상기 제2 층간절연막(138) 및 상기 제 1 층간 절연막(124)을 상기 매몰 콘택 패드(120b)가 노출되기 전까지 식각하여 매몰 콘택 홀(139c)을 형성한다. 상기 식각에 의하여 상기 매몰 콘택 패드(120b)는 노출되지 않을 수 있다. 상기 식각은 이방성 식각일 수 있다. 상기 매몰 콘택 홀(139c)은 비트라인 하드 마스크 패턴(132a)과 비트라인 스페이서(134)에 의하여 자기정렬(self-aligned)될 수 있다. 상기 제1 층간 절연막(124) 및 제2 층간 절연막(138)의 식각은 상기 비트라인 하드 마스크 패턴(132a) 및 비트라인 스페이서(134)에 비하여 식각 선택비를 가질 수 있다.
도 7b 및 도 7c를 참조하면, 상기 매몰 콘택 홀(139c)이 형성된 상기 반도체 기판 상에 콘포멀한 매몰 콘택 스페이서막을 형성한다. 이어서, 상기 매몰 콘택 스페이서막을 이방성 식각하여 매몰 콘택 스페이서(142a)를 형성한다. 상기 매몰 콘택 스페이서(142a)는 실리콘 질화막 및 실리콘산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 매몰 콘택 스페이서(142a)는 상기 매몰 콘택 패드(120b)와 접촉하지 않을 수 있다.
이어서, 상기 매몰 콘택 패드(120b)의 상부면 및 상부 측면이 노출되도록 상기 제1 층간 절연막(124)을 식각하여 상기 매몰 콘택 홀(139c)을 확장한다. 상기 식각은 이방성 식각일 수 있다. 상기 매몰 콘택 홀을 확장하는 단계는 상기 매몰 콘택 스페이서(142a)에 비하여 식각 선택성을 가지는 식각 방법을 통해 상기 제1 층간 절연막(124)을 식각하는 단계를 포함할 수 있다. 이에 따라, 상기 매몰 콘택 패드(120b)의 노출되는 면적이 증가할 수 있다. 그리고, 상기 매몰 콘택 홀(139)은 상기 식각에 의하여 확장된 매몰 콘택 홀(139d)이 된다.
다시 도 4를 참조하면, 상기 확장된 매몰 콘택 홀(139d)이 형성된 상기 반도체 상에 도전성 물질을 형성한다. 상기 도전성 물질은 상기 확장된 매몰 콘택 홀(139d)을 채울 수 있다. 이어서, 상기 도전성 물질은 평탄화되어 매몰 콘택 플러그(146a)가 형성될 수 있다. 본 발명의 변형된 실시예에 의하면, 상기 매몰 콘택 패드(120b)와 상기 매몰 콘택 플러그(146a) 사이에 금속실리사이드가 형성될 수 있다. 상기 매몰 콘택 플러그(146a)는 제1 폭(d1)을 갖는 제1 부분과 상기 제1 부분 상에 제2 폭(d2)을 갖는 2 부분을 포함하고, 상기 제1 폭이 제2 폭 보다 넓다.
본 발명의 변형된 실시예에 따른 기억 장치의 형성 방법은 식각 정지막(127)을 포함하지 않을 수 있다.
이어서, 캐페시터 형성 공정이 수행될 수 있다.
도 1은 본 발명의 실시예들에 따른 기억 소자의 셀 영역의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 기억 장치를 나타내는 도 1의 I-I'선에 대응하는 단면도이다.
도 3는 본 발명의 다른 실시예에 따른 기억 장치를 나타내는 도 1의 I-I'선에 대응하는 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 기억 장치를 나타내는 도 1의 I-I'선에 대응하는 단면도이다.
도 5a 내지 도 5j는 본 발명의 일 실시예에 따른 기억 장치의 형성 방법을 나타내는 도 1의 I-I' 선에 대응하는 단면도들이다.
도 6a 내지 도 6i는 본 발명의 일 실시예에 따른 기억 장치를 형성하는 방법을 나타내는 도 1의 I-I' 선에 대응하는 단면도들이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 기억 장치를 형성하는 방법을 나타내는 도 1의 I-I'선에 대응하는 단면도들이다.

Claims (21)

  1. 차례로 적층된 비트라인 콘택 패드, 비트라인 콘택 플러그, 및 비트 라인을 구비하면서, 반도체 기판 상에 배치되는 비트라인 구조체; 및
    매몰 콘택 패드, 및 상기 비트라인의 일 측에서 그 하부로 연장되어 상기 매몰 콘택 패드에 접속하는, 매몰 콘택 플러그를 구비하는 매몰 콘택 플러그 구조체를 포함하되,
    상기 매몰 콘택 패드와 접하는 상기 매몰 콘택 플러그의 하부 부분의 폭이 상기 매몰 콘택 플러그의 상부 부분의 폭보다 큰 것을 특징으로 하는 기억 장치.
  2. 제 1 항에 있어서,
    상기 비트라인 콘택 패드는 상기 매몰 콘택 패드보다 낮은 상부면을 갖는 것을 특징으로 하는 기억 장치.
  3. 제 1 항에 있어서,
    상기 매몰 콘택 플러그는
    상기 매몰 콘택 패드에 연결되는 제1 매몰 콘택 플러그; 및
    상기 비트라인에 인접한 상기 제1 매몰 콘택 플러그에 연결되는 제2 매몰 콘택 플러그를 포함하되,
    상기 제1 매몰 콘택 플러그는 상기 제2 매몰 콘택 플러그의 최소폭보다 넓 은 폭을 갖는 것을 특징으로 하는 기억 장치.
  4. 제 1 항에 있어서,
    상기 비트라인과 상기 매몰 콘택 플러그 사이에는 비트라인 스페이서가 더 배치되되,
    상기 비트라인 스페이서는 상기 비트라인의 하부로 연장되어, 상기 비트라인의 하부면보다 낮은 하부면을 가지며,
    상기 비트라인 스페이서와 상기 매몰 콘택 플러그 사이에는 매몰 콘택 스페이서가 더 배치되되,
    상기 매몰 콘택 플러그는 상기 매몰 콘택 스페이서의 하부면 근방에서 보다 상기 매몰 콘택 패드의 상부면 근방에서 더 넓은 폭을 갖는 것을 특징으로 하는 기억 장치.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 매몰 콘택 스페이서의 하부면은 상기 비트라인 콘택 스페이서의 하부면과 같거나 낮으며,
    상기 매몰 콘택 스페이서의 하부면은 상기 매몰 콘택 패드의 상부면으로 부터 이격된 것을 특징으로 하는 기억 장치.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 기판의 상부면에 평행한 평면에서, 상기 매몰 콘택 플러그의 중심축은 상기 매몰 콘택 패드의 중심축으로 부터 오프셋된 것을 특징으로 하는 기억 장치.
  9. 제 1 항에 있어서,
    상기 매몰 콘택 플러그는 상기 매몰 콘택 패드의 상부면 및 상부 측벽의 일부에 직접 접촉하되,
    상기 매몰 콘택 플러그에 의해 접촉되는 상기 매몰 콘택 패드의 상부면은 상기 비트라인의 측면에서 상기 반도체 기판의 상부면에 평행한 평면과 교차하는 상기 매몰 콘태 플러그의 단면적 보다 넓은 것을 특징으로 하는 기억 장치.
  10. 제 1 항에 있어서,
    상기 비트라인 구조체 및 상기 매몰 콘택 플러그 구조체 사이에 배치되는 층간 절연막; 및
    상기 비트라인과 상기 매몰 콘택 플러그 사이의 전기적 단락을 방지하기위하여, 상기 비트라인의 하부에 배치되어, 상기 비트라인 콘택 플러그의 상부 측벽에 식각 정지막을 더 포함하되,
    상기 식각 정지막은 상기 층간 절연막에 대해 식각 선택성을 갖는 물질로 형성되는 것을 특징으로 하는 기억 장치.
  11. 삭제
  12. 반도체 기판 상에 비트라인 콘택 패드 및 매몰 콘택 패드를 형성하는 단계;
    상기 비트라인 콘택 패드에 접속하는, 차례로 적층된 비트라인 콘택 플러그 및 비트라인을 형성하는 단계; 및
    상기 비트라인의 일측에 배치되어, 상기 매몰 콘택 패드에 접속하는 매몰 콘택 플러그를 형성하는 단계를 포함하되,
    상기 매몰 콘택 플러그는 상기 비트라인의 일 측에서 보다 상기 매몰 콘택 패드의 상부면 근방에서 더 넓은 폭을 갖도록 형성되는 것을 포함하며,
    상기 매몰 콘택 플러그를 형성하는 단계는,
    상기 매몰 콘택 플러그와 상기 비트라인 사이에 매몰 콘택 스페이서를 형성하는 단계를 더 포함하되, 상기 매몰 콘택 스페이서의 하부면은 비트라인의 하부면 보다 낮으며,
    상기 매몰 콘택 플러그를 형성하는 단계는,
    상기 매몰 콘택홀의 확장된 하부 영역에 배치되어 상기 매몰 콘택 패드에 연결되는 제1 매몰 콘택 플러그를 형성하는 단계; 및 상기 제1 매몰 콘택 플러그 상에 배치되어, 상기 매몰 콘택홀의 상부 영역을 채우는 제2 매몰 콘택 플러그를 형성하는 단계를 더 포함하되,
    상기 매몰 콘택 스페이서의 하부면은 상기 제1 매몰 콘택 플러그의 상부면과 일치하는 것을 특징으로 하는 기억 장치의 형성 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제 12 항에 있어서,
    상기 비트라인 콘택 패드, 상기 비트라인 콘택 플러그, 상기 비트라인, 상기 매몰 콘택 패드 및 상기 매몰 콘택 플러그 사이에 배치되는 층간 절연막을 형성하는 단계를 더 포함하되,
    상기 비트라인 콘택 플러그를 형성하는 단계는:
    상기 층간 절연막을 패터닝하여 상기 비트라인 콘택 패드를 노출하는 비트라인 콘택 홀을 형성하는 단계;
    상기 매몰 콘택 패드를 리세스하여 상기 매몰 콘택 패드보다 낮은 상부면을 갖는 상기 비트라인 콘택 패드를 형성하는 단계;
    상기 비트라인 콘택 패드 상에 금속 실리사이드를 형성하는 단계; 및
    상기 금속 실리사이드 상의 상기 비트라인 콘택 홀의 측면에 비트라인 콘택 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 기억 장치의 형성 방법.
  20. 삭제
  21. 삭제
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