KR20230072596A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

반도체 소자는, 셀 영역 및 페리 코아 영역이 구분되는 기판이 구비된다. 상기 기판의 셀 영역 상에 비트 라인 구조물들이 구비된다. 상기 기판의 페리 코아 영역 상에 게이트 구조물이 구비된다. 상기 비트 라인 구조물들 사이에 제1 콘택 플러그가 구비된다. 셀 영역 상의 상기 비트 라인 구조물들 및 제1 콘택 플러그 및 페리 코아 영역 상의 게이트 구조물 상에 구비되는 캡핑막이 구비된다. 상기 셀 영역 상의 캡핑막을 관통하여 상기 비트 라인 구조물 및 제1 콘택 플러그의 상부 측벽과 인접하는 랜딩 패드 패턴이 구비된다. 상기 랜딩 패드 패턴 및 상기 제1 콘택 플러그 사이에 개재되고, 단면에서 볼 때 수직 연장 부위를 포함하는 제1 금속 실리사이드 패턴이 구비된다.

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 자세하게, 본 발명은 디램 소자 및 이의 제조 방법에 관한 것이다.
디램(Dynamic random access memory: DRAM) 소자가 고도로 직접화됨에 따라, 패턴들의 임계 치수가 감소되고 패턴들의 배치 밀도가 높아질 수 있다. 디램 소자의 비트 라인 구조물에 포함되는 캡핑 구조물의 높이가 증가될 수 있고, 이에 따라 상기 비트 라인 구조물들 및 그 사이에 배치되는 콘택 플러그 및 랜딩 패드 패턴을 형성하는 것이 용이하지 않을 수 있다.
본 발명의 과제는 우수한 특성을 가지는 반도체 소자를 제공하는데 있다.
본 발명의 과제는 우수한 특성을 가지는 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자는, 셀 영역 및 페리 코아 영역이 구분되는 기판이 구비된다. 상기 기판의 셀 영역 상에 비트 라인 구조물들이 형성된다. 상기 기판의 페리 코아 영역 상에 게이트 구조물이 형성된다. 상기 비트 라인 구조물들 사이에 제1 콘택 플러그가 구비된다. 셀 영역 상의 상기 비트 라인 구조물들 및 제1 콘택 플러그 및 페리 코아 영역 상의 게이트 구조물 상에 캡핑막이 구비된다. 상기 셀 영역 상의 캡핑막을 관통하여 상기 비트 라인 구조물 및 제1 콘택 플러그의 상부 측벽과 인접하는 랜딩 패드 패턴이 구비된다. 상기 랜딩 패드 패턴 및 상기 제1 콘택 플러그 사이에 개재되고, 단면에서 볼 때 수직 연장 부위를 포함하는 제1 금속 실리사이드 패턴이 구비된다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자의 제조 방법은, 기판의 셀 영역 상에 비트 라인 구조물들을 형성한다. 상기 기판의 페리 코아 영역 상에 게이트 구조물을 형성한다. 상기 비트 라인 구조물들 사이에 제1 콘택 플러그를 형성한다. 상기 셀 영역의 비트 라인 구조물 및 제1 콘택 플러그와, 상기 페리 코아 영역의 상기 게이트 구조물 상에 캡핑막을 형성한다. 상기 셀 영역 및 페리 코아 영역의 캡핑막의 상부면이 평탄해지도록 상기 캡핑막에 화학 기계적 연마 공정을 수행한다. 상기 셀 영역의 캡핑막을 관통하고 상기 제1 콘택 플러그의 상부 측벽을 노출하는 제1 개구부를 형성하고, 상기 페리 코아 영역의 캡핑막을 관통하고 라인 형상을 가지는 제2 개구부를 형성한다. 상기 제2 개구부의 하부와 연통하고 상기 기판을 노출하는 콘택홀을 형성한다. 상기 제1 개구부에 의해 노출된 제1 콘택 플러그 상에 제1 금속 실리사이드 패턴을 형성하고, 상기 콘택홀에 의해 노출된 기판 상에 제2 금속 실리사이드 패턴을 형성한다. 상기 제1 개구부 내에 랜딩 패드 패턴을 형성하고, 상기 제2 개구부 및 콘택홀 내에 배선을 형성한다.
예시적인 실시예들에 따른 반도체 소자에서, 각 비트 라인 구조물들의 상부에 제3 캡핑막이 포함될 수 있다. 상기 비트 라인 구조물들 사이에는 제1 콘택 플러그가 구비되고, 상기 제1 콘택 플러그 상에 제1 금속 실리사이드 패턴 및 랜딩 패드 패턴이 적층될 수 있다. 상기 제1 금속 실리사이드 패턴은 제1 콘택 플러그 및 랜딩 패드 패턴 사이에 개재되며, 상기 제1 콘택 플러그의 상부 측벽 상에 상기 제1 금속 실리사이드 패턴 및 랜딩 패드 패턴이 배치될 수 있다. 따라서, 상기 제1 금속 실리사이드 패턴은 상기 제1 콘택 플러그 및 랜딩 패드 패턴과 각각 접촉되는 면적이 증가될 수 있고, 이에 따라 상기 제1 콘택 플러그와 랜딩 패드 패턴 간의 접촉 저항이 감소될 수 있다. 상기 랜딩 패드 패턴의 저면은 상기 비트 라인 구조물 내의 캡핑 구조물의 저면보다 높게 위치할 수 있다. 상기 랜딩 패드 패턴과 캡핑 구조물이 접하는 부위의 수직 깊이가 감소될 수 있어서, 상기 캡핑 구조물의 두께가 감소될 수 있다. 따라서, 상기 비트 라인 구조물의 높이가 감소될 수 있고, 이에 따라 상기 비트 라인 구조물을 형성하는 공정 및 비르 라인 구조물 사이에 콘택 구조물을 형성하는 공정이 용이해질 수 있다.
한편, 예시적인 실시예들에 따른 반도체 소자의 제조에서, 상기 랜딩 패드 패턴은 다마신 공정을 통해 형성할 수 있다. 또한, 반도체 소자의 페리 회로 영역에 형성되는 금속 배선은 듀얼 다마신 공정을 통해 형성할 수 있다. 따라서, 상기 랜딩 패드 패턴 및 금속 배선을 형성하기 위한 패터닝 공정에서 발생되는 식각 손상이 감소될 수 있다.
도 1 내지 도 19는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 21은 예시적인 실시예에 따른 반도체 소자에서 셀 영역의 랜딩 패드 패턴 및 페리 코아 영역의 배선 부위를 확대 도시한 단면도이다.
도 22는 예시적인 실시예에 따른 반도체 소자에서 셀 영역의 랜딩 패드 패턴 및 페리 코아 영역의 배선 부위를 확대 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 대하여 상세하게 설명한다.
도 1 내지 도 19는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 1, 5, 6, 7, 9 내지 도 20는 각 평면도의 A-A' 부위 및 B-B' 부위를 절단한 단면도를 포함한다. 도 3은 도 4의 C-C'부위를 절단한 단면도를 포함한다.
도 1 및 도 2를 참조하면, 셀 영역 및 페리 코아 영역을 포함하는 기판(100)이 구비된다. 상기 셀 영역은 메모리 셀들이 형성되기 위한 영역이고, 상기 페리 코아 영역은 주변 회로들 또는 코아 회로들이 형성되기 위한 영역일 수 있다.
상기 기판(100)의 상부를 식각하여 트렌치(102)를 형성하고, 상기 트렌치(102) 내부를 채우는 소자 분리 패턴(110)을 형성한다. 또한, 상기 소자 분리 패턴(110) 사이의 기판 부위는 액티브 패턴(105)이 될 수 있다. 상기 소자 분리 패턴(110) 부위는 필드 영역으로 제공되고, 상기 액티브 패턴(105) 부위는 액티브 영역으로 제공될 수 있다.
도 3 및 도 4를 참조하면, 셀 영역의 기판(100) 상에 예를 들어 이온 주입 공정을 수행함으로써 불순물 영역(도시되지 않음)을 형성한 후, 셀 영역의 액티브 패턴(105) 및 소자 분리 패턴(110)을 부분적으로 식각하여 상기 제1 방향으로 연장되는 제1 리세스를 형성할 수 있다.
이후, 상기 제1 리세스 내부에 제1 게이트 구조물(126)을 형성할 수 있다. 상기 제1 게이트 구조물(126)은 제1 게이트 절연막(120), 게이트 전극(122) 및 캡핑 마스크 패턴(124)을 포함할 수 있다.
도 5를 참조하면, 상기 셀 영역의 액티브 패턴(105), 소자 분리 패턴(110) 및 캡핑 마스크 패턴(124) 상에 제1 절연막(130) 및 제2 절연막(132)을 순차적으로 형성한다. 상기 페리 코아 영역의 액티브 패턴(105) 상에는 제2 게이트 절연막을 형성한다.
상기 제2 절연막(122) 및 제2 게이트 절연막 상에 제1 도전막(136)을 형성한다.
상기 셀 영역의 제1 도전막(136)과 그 하부의 제2 절연막(132) 및 제1 절연막(130)의 일부분을 식각함으로써, 상기 셀 영역의 액티브 패턴(105)을 노출시키는 제1 개구부(138)를 형성한다. 예시적인 실시예들에 있어서, 제1 개구부(138)는 상기 셀 영역의 각 액티브 패턴(105)의 중간 부위의 상면을 노출시킬 수 있다.
상기 제1 개구부(138) 내부를 채우도록 제2 도전막(137)을 형성한다. 상기 제1 및 제2 도전막(136, 137)의 상면은 실질적으로 동일한 평면에 위치할 수 있다. 상기 제1 및 제2 도전막(136, 137)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제1 및 제2 도전막(136, 137)은 동일한 물질로 형성되므로, 하나의 하부 도전막(140)으로 병합될 수 있다.
상기 제1 및 제2 도전막(136, 137)의 상부면 상에 제1 베리어막(142), 제1 금속막(144) 및 제1 캡핑막(146)을 순차적으로 형성한다.
상기 제1 캡핑막(146) 상에, 상기 셀 영역을 덮고, 상기 페리 코아 영역의 일부분을 노출하는 제1 식각 마스크 패턴(도시안됨)을 형성한다. 상기 제1 식각 마스크 패턴을 이용하여, 상기 페리 코아 영역에 형성된 상기 제1 캡핑막(146) 제1 금속막(144), 제1 베리어막(142), 하부 도전막(140) 및 제2 게이트 절연막을 순차적으로 식각한다.
따라서, 페리 코아 영역 상에는 제2 게이트 구조물(160)이 형성될 수 있다. 상기 제2 게이트 구조물(160)은 제2 게이트 절연막 패턴(134), 제1 하부 도전 패턴(150), 제1 베리어 패턴(152), 제1 금속 패턴(154) 및 제1 캡핑막 패턴(156)이 적층될 수 있다.
상기 제2 게이트 구조물(160)의 측벽 상에 스페이서(162)를 형성한다. 상기 스페이서(162)를 형성하기 위한 식각 공정을 수행하면, 페리 코아 영역 상의 제1 캡핑막 패턴(156)의 두께는 셀 영역에 위치하는 제1 캡핑막(146)의 두께보다 얇아질 수 있다.
도 6을 참조하면, 셀 영역의 제1 캡핑막(146), 페리 코아 영역의 제2 게이트 구조물(160) 상부면, 스페이서(136), 액티브 패턴(105) 및 소자 분리 패턴(110) 표면 상에는 질화물 라이너(170)를 컨포멀하게 형성할 수 있다. 상기 질화물 라이너(170)는 실리콘 질화물을 포함할 수 있다.
상기 페리 코아 영역의 질화물 라이너(170) 상에, 상기 제2 게이트 구조물들(160) 사이를 매립하는 하부 층간 절연막(172)을 형성한다. 따라서, 상기 페리 코아 영역에는 상기 질화물 라이너(170) 및 하부 층간 절연막(172)이 노출될 수 있다.
상기 질화물 라이너(170) 및 하부 층간 절연막(172) 상에 제2 캡핑막(174)을 형성한다. 상기 제2 캡핑막(174)은 실리콘 질화물을 포함할 수 있다. 상기 제1 캡핑막(146), 질화물 라이너(170) 및 제2 캡핑막(174)은 실리콘 질화물을 포함하며, 이에 따라 하나의 실리콘 질화물로 병합될 수 있다.
도 7 및 도 8을 참조하면, 상기 셀 영역의 제2 캡핑막(174), 질화물 라이너(170) 및 제1 캡핑막(146)을 패터닝한다. 이 때, 페리 코아 영역의 제2 캡핑막(174)은 식각되지 않을 수 있다. 따라서, 상기 셀 영역 상에, 제2 캡핑막 패턴(174a), 질화물 라이너 패턴(170a) 및 제1 셀 캡핑막 패턴(146a)을 형성한다. 상기 셀 영역 상의 제1 셀 캡핑막 패턴(146a), 질화물 라이너 패턴(170a) 및 제2 캡핑막 패턴(174a)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 페리 코아 영역의 제2 캡핑막(174)은 상기 페리 코아 영역의 상부를 모두 덮을 수 있다.
상기 제1 셀 캡핑막 패턴(146a), 질화물 라이너 패턴(170a) 및 제2 캡핑막 패턴(174a)의 적층 구조는 실리콘 질화물을 포함하며, 하나로 병합되어 캡핑막 구조물로 제공될 수 있다.
상기 제1 셀 캡핑막 패턴(146a), 질화물 라이너 패턴(170a) 및 제2 캡핑막 패턴(174a)을 식각 마스크로 사용하여, 상기 셀 영역의 제1 금속막(144), 제1 베리어막(142) 및 하부 도전막(140)을 식각할 수 있다. 이에 따라, 상기 제1 개구부(138) 내의 액티브 패턴(105) 및 상기 제1 개구부(138) 외측의 제2 절연막(122) 상에는 상에 순차적으로 적층된 하부 도전 패턴(140a), 제1 셀 베리어 패턴(142a), 제1 셀 금속 패턴(144a), 제1 셀 캡핑막 패턴(146a), 질화물 라이너 패턴(170a) 및 제2 캡핑막 패턴(174a)이 형성될 수 있다.
상기 순차적으로 적층된 하부 도전 패턴(140a), 제1 셀 베리어 패턴(142a), 제1 셀 금속 패턴(144a), 제1 셀 캡핑막 패턴(146a), 질화물 라이너 패턴(170a) 및 제2 캡핑막 패턴(174a)은 비트 라인 구조물(180)로 제공될 수 있다.
상기 비트 라인 구조물(180)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향으로 서로 이격되면서 복수 개로 형성될 수 있다. 즉, 상기 비트 라인 구조물(180)은 상기 제1 개구부들(138)에 의해 노출되는 상기 액티브 패턴(105)의 표면과 접촉하면서 상기 제2 방향으로 연장될 수 있다.
도 9를 참조하면, 상기 비트 라인 구조물(180)의 표면, 제1 개구부(138)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 제2 절연막(132) 상에 제1 스페이서막을 형성한다. 상기 제1 스페이서막은 상기 비트 라인 구조물(180)의 표면을 커버할 수 있다. 상기 제1 스페이서막 상에 상기 제1 개구부(138)를 채우는 하부 절연 패턴(184)을 형성한다.
상기 제1 스페이서막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
상기 하부 절연 패턴(184)을 형성하기 위하여, 상기 제1 스페이서막 상에 상기 제1 개구부(138)를 채우도록 절연막을 형성하고 이 후, 식각 공정을 수행한다. 예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정에 의해 수행될 수 있다. 상기 식각 공정에서, 상기 제1 개구부(138) 내의 부분을 제외한 나머지 부분의 절연막은 대부분 제거됨으로써 상기 하부 절연 패턴(184)이 형성될 수 있다.
상기 제1 스페이서막의 표면 및 제1 개구부(138) 내에 형성된 하부 절연 패턴들(184) 및 제2 절연막(132)상에 제2 스페이서막을 형성한다. 상기 제2 스페이서막을 이방성 식각한다. 따라서, 상기 비트 라인 구조물(180)의 측벽을 커버하는 제2 스페이서(186)를 제1 스페이서막 표면, 및 하부 절연 패턴(184) 상에 형성할 수 있다.
상기 제2 스페이서(186)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
이후, 상기 제2 캡핑막 패턴(174a) 및 제2 스페이서(186)을 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 상기 제1 스페이서막, 제1 및 제2 절연막들(130, 132)을 식각할 수 있다. 따라서, 상기 비트 라인 구조물(180)의 측벽을 덮는 제1 스페이서(182)가 형성될 수 있다. 또한, 상기 제1 및 제2 절연막(130, 132)이 일부 식각됨에 따라 제1 및 제2 절연 패턴들(130a, 132a)이 형성될 수 있다.
상기 공정에 의해, 상기 비트 라인 구조물(180) 사이에는 액티브 패턴(105), 소자 분리 패턴(110) 및 캡핑 마스크 패턴(도시안됨)가 노출될 수 있다.
도 10을 참조하면, 상기 제1 스페이서(182), 제2 스페이서(186), 제1 및 제2 절연 패턴(130a, 132a) 측벽, 노출된 액티브 패턴(105), 소자 분리 패턴(110), 및 캡핑 마스크 패턴(도시안됨)의 상면에 제3 스페이서막(188)을 형성할 수 있다.
상기 제3 스페이서막(188)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
상기 제3 스페이서막(188) 상에 제1 층간 절연막(190)을 형성한 후, 제3 스페이서막(188)의 최상면이 노출될 때까지 제1 층간 절연막(190)을 평탄화할 수 있다.
상기 제1 층간 절연막(190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 상기 평탄화 공정은 CMP 공정 및/또는 에치 백 공정을 포함할 수 있다.
상기 제1 층간 절연막(190) 및 제3 스페이서막(188)의 상기 노출된 최상면 상에 제2 식각 마스크(도시안됨)를 형성한 후, 이를 사용하는 건식 식각 공정을 수행하여 제1 층간 절연막(190)을 식각함으로써, 제2 개구부(도시안됨)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 식각 마스크는 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 제2 식각 마스크들은 상기 제1 게이트 구조물(126)과 오버랩되지 않고, 상기 제2 식각 마스크들 사이의 공간은 상기 제1 게이트 구조물(126)과 오버랩될 수 있다. 따라서, 상기 제2 개구부는 상기 제1 게이트 구조물(126)과 오버랩되도록 형성될 수 있다.
이 후, 제2 식각 마스크를 제거하여 상기 제1 층간 절연막(190)의 상면을 노출시킨 후, 제2 개구부를 채우는 펜스 절연 패턴(도시안됨)을 형성할 수 있다. 상기 펜스 절연 패턴(도시안됨)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
도 11을 참조하면, 상기 제1 층간 절연막(190)을 제거한다. 예시적인 실시예들에 있어서, 상기 제1 층간 절연막(190)은 습식 식각 공정에 의해 제거될 수 있다.
이 후, 상기 비트 라인 구조물(180) 사이 및 상기 비트 라인 구조물(180) 상부면 상에 노출된 제3 스페이서막(188)을 이방성 식각하여, 상기 비트 라인 구조물(180)의 측벽을 커버하는 제3 스페이서(188a)를 형성할 수 있다. 이때, 제1 내지 제3 스페이서들(182, 186, 188a)은 함께 스페이서 구조물(189)로 지칭될 수 있다.
또한, 상기 제3 스페이서(188a)의 아래에 배치되는 액티브 패턴(105) 상부를 건식 식각하여 제3 개구부(192)를 형성할 수 있다. 상기 제3 개구부(192)는 상기 비트 라인 구조물(180) 및 펜스 절연 패턴에 의해 정의되고, 고립된 형상을 가질 수 있다. 상기 건식 식각 공정 시, 상기 액티브 패턴(105) 상부에 인접하는 소자 분리 패턴(110) 상부도 함께 식각될 수 있다. 상기 건식 식각 공정 시에 상기 제2 캡핑막 패턴(174a) 상부면 상에 형성되어 있는 제1 내지 제3 스페이서(182, 186, 188a)도 제거되어 상기 제2 캡핑막 패턴(174a)의 상부면이 노출될 수 있다. 예시적인 실시예에서, 상기 식각 공정들을 수행하는 중에 상기 제2 캡핑막 패턴(174a)의 상부면도 일부 제거될 수 있다. 따라서, 상기 제2 캡핑막 패턴(174a)의 상부면 높이는 상기 페리 코아 영역의 제2 캡핑막(174)의 상부면보다 낮을 수 있다.
도 12를 참조하면, 상기 제3 개구부(192)를 채우는 제1 콘택 플러그(200)를 형성할 수 있다.
상기 제1 콘택 플러그(200)는 제3 개구부(192)에 의해 노출된 액티브 패턴(105) 및 소자 분리 패턴(110) 상면, 스페이서 구조물(189), 제2 캡핑막 패턴(174a) 및 펜스 절연 패턴(도시안됨) 상에 제3 도전막을 형성한 후, 상기 제2 캡핑막 패턴(174a)이 노출되도록 상기 제3 도전막 상부를 평탄화함으로써 형성될 수 있다. 이때, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 포함할 수 있다. 일부 실시예에서, 상기 CMP 공정을 수행한 후 에치 백 공정을 더 수행할 수 있다.
상기 제1 콘택 플러그(200)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 예시적인 실시예에 있어서, 상기 제1 콘택 플러그(200)는 그 상면이 상기 비트 라인 구조물(180)의 상부면과 동일한 평면에 있을 수 있다.
도 13을 참조하면, 상기 셀 영역의 비트 라인 구조물(180), 스페이서 구조물(189) 및 제1 콘택 플러그(200)와 상기 코아/ 페리 영역의 제2 캡핑막(174) 상에 제3 캡핑막(202)을 형성한다. 상기 제3 캡핑막(202)은 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
상기 셀 영역 및 페리 코아 영역의 제3 캡핑막(202)의 상부면이 평탄해지도록 상기 제3 캡핑막(202)의 상부면을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 포함할 수 있다. 따라서, 상기 셀 영역 및 페리 코아 영역에서, 상기 제3 캡핑막(202)은 동일한 상부면 높이를 가질 수 있고, 상기 제3 캡핑막(202) 상부면의 단차가 발생되지 않을 수 있다.
도 14를 참조하면, 상기 셀 영역 및 페리 코아 영역의 제3 캡핑막(202) 상에 제1 마스크 패턴(도시안됨)을 형성한다.
상기 제1 마스크 패턴은 상기 페리 코아 영역의 제3 캡핑막(202)을 완전히 덮을 수 있다. 상기 셀 영역의 제1 마스크 패턴은 노출 부위들을 포함하며, 각각의 노출 부위는 상기 비트 라인 구조물(180)의 일부분 및 제1 콘택 플러그(200)의 일부분에 함께 오버랩될 수 있다. 상기 제1 마스크 패턴의 노출 부위들은 후속에 형성되는 커패시터의 하부 전극과 접촉하기 위한 랜딩 패드 패턴이 형성되는 부위일 수 있다.
상기 셀 영역의 제3 캡핑막(202) 및 그 하부의 비트 라인 구조물(180), 스페이서 구조물(189) 및 제1 콘택 플러그(200)의 상부 일부를 식각함으로써, 제4 개구부(204)를 형성한다.
이 후, 상기 제1 마스크 패턴을 제거할 수 있다.
도 15를 참조하면, 상기 셀 영역 및 페리 코아 영역의 제3 캡핑막(202) 상에 제2 마스크 패턴(도시안됨)을 형성한다.
상기 제2 마스크 패턴은 상기 셀 영역의 제3 캡핑막(202)을 완전히 덮을 수 있다. 상기 페리 코아 영역의 제2 마스크 패턴은 노출 부위들을 포함하며, 각각의 노출 부위는 하부의 트랜지스터과 연결되는 배선 형성 부위와 대향할 수 있다.
상기 페리 코아 영역의 제3 캡핑막(202) 및 제2 캡핑막(174)을 식각함으로써 제5 개구부(206) 및 제6 개구부(208)를 각각 형성한다. 상기 제5 및 제6 개구부(206, 208)는 일 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제5 개구부(206) 하부에는 후속 공정을 통해 콘택 플러그가 형성될 수 있다. 반면에, 상기 제6 개구부(208)의 하부에는 후속 공정을 통해 콘택 플러그가 형성되지 않을 수 있다.
예시적인 실시예에서, 상기 제5 개구부(206) 및 제6 개구부(208)는 서로 다른 내부 폭을 가질 수 있다. 일 예로, 상기 제5 개구부(206)의 폭은 상기 제6 개구부(208)의 폭보다 더 넓을 수 있다.
이 후, 상기 제2 마스크 패턴을 제거할 수 있다.
도 14 및 도 15를 참조로 설명한 공정에서는 상기 제4 개구부(204)와 제5 및 제6 개구부들(206, 208)을 별도의 사진 식각 공정을 통해 각각 형성하였다. 그러나, 일부 예시적인 실시예에서, 상기 제4 개구부(204)와 제5 및 제6 개구부들(206, 208)을 동일한 사진 식각 공정을 통해 형성할 수도 있다.
도 16을 참조하면, 상기 셀 영역 및 페리 코아 영역의 제3 캡핑막(202) 상에 제3 마스크 패턴(도시안됨)을 형성한다.
상기 제3 마스크 패턴은 상기 셀 영역의 제3 캡핑막(202)을 완전히 덮을 수 있다. 상기 페리 코아 영역의 제3 마스크 패턴은 노출 부위들을 포함하며, 각각의 노출 부위는 상기 제5 개구부(206)와 대향할 수 있다.
상기 제5 개구부(206) 하부의 제1 층간 절연막(190)을 식각함으로써 액티브 패턴을 노출하는 제1 콘택홀(210)을 형성한다. 제5 개구부(206) 및 상기 제1 콘택홀(210)은 서로 연통할 수 있다.
도 17을 참조하면, 상기 셀 영역의 제4 개구부(204)의 저면에 노출되는 제1 콘택 플러그(200) 상에 제1 금속 실리사이드 패턴(212a)을 형성하고, 상기 페리 코아 영역의 제1 콘택홀(210) 저면에 노출되는 기판(100) 상에 제2 금속 실리사이드 패턴(212b)을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 금속 실리사이드 패턴(212a, 212b)은 셀 영역의 제3 캡핑막(202) 상부면 및 제4 개구부(204)의 표면과 페리 코아 영역의 제3 캡핑막(202 상부면 및 제5 개구부(206), 제1 콘택홀(210) 및 제6 개구부(208)의 표면 상에 금속막을 형성하고 열처리하여 실리콘과 반응한 후, 상기 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 상기 금속막은 예를 들어, 코발트, 니켈, 티타늄 등을 포함하도록 형성될 수 있으며, 이에 따라, 상기 제1 및 제2 금속 실리사이드 패턴(212a, 212b)은 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속 실리사이드 패턴(212a)은 상기 제4 개구부(204)의 측벽에 노출되는 제1 콘택 플러그(200) 상에 형성될 수 있다. 따라서, 상기 제1 금속 실리사이드 패턴(212a)은 단면에서 볼 때 수직으로 연장되는 부위를 포함할 수 있다. 즉, 상기 제1 콘택 플러그(200)와 접하는 제1 금속 실리사이드 패턴(212a) 부위는 수직으로 연장될 수 있다.
따라서, 상기 제1 금속 실리사이드 패턴(212a)이 형성되는 부위의 면적은 상기 제4 개구부(204)의 측벽에 노출되는 제1 콘택 플러그(200)의 면적과 동일하며, 상기 제4 개구부(204)의 깊이를 조절함으로써 상기 제1 금속 실리사이드 패턴(212a)이 형성되는 부위를 조절할 수 있다. 또한, 상기 제1 금속 실리사이드 패턴(212a)이 수직 방향으로 연장됨에 따라 상기 제1 금속 실리사이드 패턴이 수평 방향으로 형성되는 경우에 비해 더 넓은 면적을 가질 수 있다.
도 18을 참조하면, 상기 셀 영역의 제3 캡핑막(202) 상부면, 제4 개구부(204)의 표면 및 제1 금속 실리사이드 패턴(212a)의 표면과 상기 페리 코아 영역의 제3 캡핑막(202) 상부면, 제5 및 제6 개구부(206, 208)와 제1 콘택홀(210)의 표면 및 제2 금속 실리사이드 패턴(212b)의 표면 상에 제2 베리어 금속막(214)을 형성한다. 상기 제2 베리어 금속막(214)은 예를 들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다.
상기 제2 베리어 금속막(214) 상에 상기 제4, 제5 및 제6 개구부(204, 206, 208)와 제1 콘택홀(210)을 채우는 상부 금속막(216)을 형성할 수 있다. 상기 상부 금속막(216)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리 등과 같은 금속을 포함할 수 있다.
도 19를 참조하면, 상기 제3 캡핑막(202)의 상부면이 노출되도록 상기 상부 금속막(216)을 평탄화하여 상기 제4 개구부(204) 내에 랜딩 패드 패턴(222)을 형성하고, 상기 제5 개구부(206), 제1 콘택홀(210) 및 제6 개구부(208) 내에 금속 배선을 형성한다. 상기 금속 배선은 금속 라인(240) 및 콘택 플러그(242)를 포함할 수 있다. 상기 콘택 플러그(242)는 상기 금속 라인(240) 하부에 위치하고 기판과 전기적으로 연결될 수 있다.
상기 평탄화 공정은 상기 상부 금속막(216)의 표면을 연마하는 버핑 CMP 공정을 수행하고, 이 후 상기 상부 금속막(216) 및 제2 베리어 금속막(214)을 건식 식각 공정을 통해 제거하는 에치백 공정을 수행할 수 있다.
상기 랜딩 패드 패턴(222)은 제2 금속 패턴(220b) 및 상기 제2 금속 패턴(220b)의 측벽 및 저면을 둘러싸는 제2 베리어 금속 패턴(220a)을 포함할 수 있다. 상기 랜딩 패드 패턴(222)은 제1 콘택 플러그(200)과 전기적으로 연결될 수 있다.
상기 제5 개구부(206) 및 제1 콘택홀(210) 내부의 금속 배선은 제3 금속 패턴(230b) 및 상기 제3 금속 패턴(230b)의 측벽 및 저면을 둘러싸는 제3 베리어 금속 패턴(230a)을 포함할 수 있다.
상기 제6 개구부(208) 내부의 금속 배선은 제4 금속 패턴(232b) 및 상기 제4 금속 패턴(232b)의 측벽 및 저면을 둘러싸는 제4 베리어 금속 패턴(232a)을 포함할 수 있다.
상기 랜딩 패드 패턴(222) 및 금속 배선(240, 242)은 양각 패터닝을 통해 형성되는 것이 아니라, 제4 내지 제6 개구부(204, 206, 208) 및 제1 콘택홀(210) 내부를 채우도록 상부 금속막을 형성하고 이를 평탄화함으로써 형성되는 다마신 공정을 형성될 수 있다.
그러므로, 양각 패터닝 공정 시 랜딩 패드 패턴 및 금속 배선에 발생하는 식각 손상이 방지될 수 있다. 상기 양각 패터닝 공정을 수행할 때는 상기 제3 캡핑막이 형성되지 않고, 금속막을 직접 패터닝하여 랜딩 패드 패턴을 형성한다. 그러므로, 상기 셀 영역의 랜딩 패드 패턴이 서로 브릿지 되는 것을 방지하기 위하여, 상기 금속막을 식각하는 식각 깊이가 매우 깊을 수 있다. 상기 금속막을 식각하는 동안 비트 라인 구조물(180)의 제1 셀 금속 패턴(144a)이 노출되지 않도록 하기 위하여 상기 제1 셀 캡핑막 패턴(146a), 질화물 라이너 패턴(170a) 및 제2 캡핑막 패턴(174a)이 적층되는 캡핑 구조물의 최종 두께가 매우 높게 형성할 수 있다.
반면에, 본 발명의 일 실시예와 같이, 다마신 공정을 수행하여 상기 랜딩 패드 패턴(222)을 형성하는 경우에는 랜딩 패드 패턴(222)이 서로 브릿지되는 불량이 억제될 수 있다. 다만, 상기 제1 금속 실리사이드 패턴(212a)의 형성되어야 할 면적에 따라 상기 제4 개구부(204)의 저면 깊이가 결정되므로, 상기 제4 개구부(204)의 깊이가 감소될 수 있다. 상기 제4 개구부(204)를 형성하는 동안 비트 라인 구조물(180)의 제1 셀 금속 패턴(144a)이 노출되지 않도록 상기 제1 셀 캡핑막 패턴(146a), 질화물 라이너 패턴(170a) 및 제2 캡핑막 패턴(174a)이 적층되는 캡핑 구조물이 형성될 수 있다. 따라서, 상기 캡핑 구조물의 최종 두께가 감소될 수 있다. 일 예로, 상기 제1 셀 캡핑막 패턴(146a), 질화물 라이너 패턴(170a) 및 제2 캡핑막 패턴(174a)이 적층되는 캡핑 구조물의 최종 두께는 300 Å 내지 600Å 일 수 있다. 이와 같이, 상기 캡핑 구조물의 두께가 감소됨에 따라, 비트 라인 구조물(180)의 종횡비가 감소될 수 있다. 따라서, 상기 비트 라인 구조물(180)을 형성하는 공정 및 상기 비트 라인 구조물들(180) 사이에 제1 콘택홀을 형성하는 공정이 더욱 용이하게 수행될 수 있다.
도 20을 참조하면, 상기 제3 캡핑막(202) 및 랜딩 패드 패턴(222) 상에 식각 저지막(240)을 형성한다. 상기 식각 저지막(240)을 관통하여 상기 랜딩 패드 패턴(222)과 접촉하는 커패시터(248)를 형성한다. 상기 커패시터(248)는 하부 전극(242), 유전막(244) 및 상부 전극(246)이 적층된 구조를 가질 수 있다.
전술한 공정들을 통해 완성된 상기 반도체 소자는 아래와 같은 특징을 가질 수 있다.
상기 셀 영역의 기판(100)에는 기판(100) 내에 매립된 제1 게이트 구조물(126)과, 기판(100) 상에 형성된 비트 라인 구조물(180), 스페이서 구조물(189), 제1 콘택 플러그(200), 제1 금속 실리사이드 패턴(212a), 랜딩 패드 패턴(222) 및 커패시터(248)를 포함할 수 있다. 상기 페리 코아 영역의 기판에는 제2 게이트 구조물(160), 스페이서(162), 하부 층간 절연막(172), 제2 금속 실리사이드 패턴(212b) 및 금속 배선(240, 242)을 포함할 수 있다.
상기 셀 영역의 기판(100) 상에는 제3 캡핑막(202) 및 식각 저지막(240)이 포함될 수 있다. 상기 페리 코아 영역의 기판(100) 상에는 제2 캡핑막(174) 및 제3 캡핑막(202)이 포함될 수 있다.
도 21은 예시적인 실시예에 따른 반도체 소자에서 셀 영역의 랜딩 패드 패턴 및 페리 코아 영역의 배선 부위를 확대 도시한 단면도이다.
도 21을 참조하면, 상기 셀 영역의 비트 라인 구조물(180)은 적층된 하부 도전 패턴(140a), 제1 셀 베리어 패턴(142a), 제1 셀 금속 패턴(144a), 제1 셀 캡핑막 패턴(146a), 질화물 라이너 패턴(170a) 및 제2 캡핑막 패턴(174a)을 포함할 수 있다. 상기 비트 라인 구조물(180)에서 상기 제1 셀 캡핑막 패턴(146a), 질화물 라이너 패턴(170a) 및 제2 캡핑막 패턴(174a)은 캡핑 구조물로 제공될 수 있다.
상기 셀 영역의 제1 콘택 플러그(200)는 상기 비트 라인 구조물들(180) 사이에 배치될 수 있다. 즉, 상기 제1 콘택 플러그(200)의 측벽은 상기 비트 라인 구조물(180) 측벽 상의 상기 스페이서 구조물(189)과 접할 수 있다. 상기 제1 콘택 플러그(200)의 저면은 기판(100)의 액티브 패턴과 접할 수 있다. 상기 제1 콘택 플러그(200)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 콘택 플러그(200)의 상부면은 상기 비트 라인 구조물(180)의 상부면과 동일한 평면에 위치할 수 있다.
상기 제3 캡핑막(202)은 상기 셀 영역의 제1 콘택 플러그(200) 및 비트 라인 구조물(180) 상부면과 상기 페리 코아 영역 상의 제2 캡핑막 (174) 상부면 상에 구비될 수 있다. 상기 셀 영역에 형성되는 제3 캡핑막(202)의 상부면 및 페리 코아 영역에 형성되는 제3 캡핑막(202)의 상부면은 실질적으로 동일한 평면에 위치할 수 있다. 상기 제3 캡핑막(202)은 예를 들어 실리콘 질화물, 실리콘 산 질화물과 같은 질화물을 포함할 수 있다.
상기 셀 영역 상의 제3 캡핑막(202)을 관통하면서, 그 하부의 제1 콘택 플러그(200), 스페이서 구조물(189) 및 비트 라인 구조물(180)의 상부의 일부가 식각되어 형성된 제4 개구부가 구비될 수 있다. 따라서, 상기 제4 개구부는 상기 제1 콘택 플러그(200), 스페이서 구조물(189) 및 비트 라인 구조물(180)의 상부의 일부를 노출할 수 있다. 상기 제4 개구부에 의해 상기 비트 라인 구조물(180) 및 제1 콘택 플러그(200)의 일부 측벽에는 리세스부를 포함할 수 있다.
상기 제1 금속 실리사이드 패턴(212a)은 상기 제4 개구부에 의해 노출되는 제1 콘택 플러그(200) 상에 구비될 수 있다. 예시적인 실시예에서, 상기 제1 금속 실리사이드 패턴(212a)은 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
상기 제1 금속 실리사이드 패턴(212a)은 단면에서 볼 때 수직 방향으로 연장되는 부위를 포함할 수 있다. 상기 제1 금속 실리사이드 패턴(212a)은 상기 제1 콘택 플러그(200)의 리세스된 상부 측벽 상에 형성될 수 있다.
상기 랜딩 패드 패턴(222)은 상기 제4 개구부 표면 및 상기 제1 금속 실리사이드 패턴(212a) 상에 구비되고, 상기 제4 개구부를 채울 수 있다. 상기 랜딩 패드 패턴(222)은 제2 금속 패턴(220b) 및 상기 제2 금속 패턴(220b)의 측벽 및 저면을 모두 둘러싸는 제2 베리어 금속 패턴(220a)을 포함한다. 상기 제2 베리어 금속 패턴(220a)은 상기 제2 금속 패턴(220b)의 상부면을 제외한 제2 금속 패턴(220b)의 모든 표면을 따라 형성될 수 있다. 즉, 상기 제4 개구부 내부 표면 및 상기 제1 금속 실리사이드 패턴(212a) 상에 상기 제2 베리어 금속 패턴(220a)이 구비되고, 상기 제2 베리어 금속 패턴(220a) 상에는 상기 제4 개구부 내부를 채우도록 상기 제2 금속 패턴(220b)이 구비될 수 있다.
상기 랜딩 패드 패턴(222)의 저면은 상기 비트 라인 구조물(180) 내의 캡핑 구조물의 저면보다 높게 위치할 수 있다.
상기 랜딩 패드 패턴(222)의 상부면은 상기 제3 캡핑막(202)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다. 예시적인 실시예에서, 상기 랜딩 패드 패턴들(222)은 평면에서 볼 때 벌집 모양으로 배치될 수 있다.
상기 페리 코아 영역 상의 상기 제3 캡핑막(202)에는 제5 개구부 및 제6 개구부가 포함될 수 있다. 상기 제5 개구부 및 제6 개구부는 일 방향으로 연장되는 라인 형상을 가질 수 있다. 또한, 상기 제5 개구부 아래에는 상기 제5 개구부와 연통하는 제1 콘택홀이 형성될 수 있다. 상기 제1 콘택홀의 저면에는 액티브 패턴(105)이 노출될 수 있다. 상기 제2 금속 실리사이드 패턴(212b)은 상기 제1 콘택홀의 저면에 노출되는 기판(100) 상에 형성될 수 있다.
상기 제5 개구부, 제6 개구부 및 제1 콘택홀 내에는 상기 금속 배선이 형성될 수 있다.
상기 제5 개구부 및 제2 콘택홀 내부의 금속 배선은 제3 금속 패턴(230b) 및 상기 제3 금속 패턴(230b)의 측벽 및 저면을 둘러싸는 제3 베리어 금속 패턴(230a)을 포함할 수 있다. 상기 제3 베리어 금속 패턴(230a)은 상기 제3 금속 패턴(230b)의 상부면을 제외한 모든 제3 금속 패턴(230b)의 표면을 따라 형성될 수 있다.
상기 제6 개구부 내부의 금속 패턴은 제4 금속 패턴(232b) 및 상기 제4 금속 패턴(232b)의 측벽 및 저면을 둘러싸는 제4 베리어 금속 패턴(232a)을 포함할 수 있다. 상기 제4 베리어 금속 패턴(232a)은 상기 제4 금속 패턴(232b)의 상부면을 제외한 모든 제4 금속 패턴(232b)의 표면을 따라 형성될 수 있다.
도 22는 예시적인 실시예에 따른 반도체 소자에서 셀 영역의 랜딩 패드 패턴 부위를 확대 도시한 단면도이다.
도 22에 도시된 반도체 소자는 제1 콘택 플러스의 최상부면 위치를 제외하고는 도 19 및 20에 도시된 반도체 소자와 동일할 수 있다.
도 22을 참조하면, 상기 제1 콘택 플러그(200)의 최상부면은 상기 비트 라인 구조물(180)의 상부면보다 낮게 위치할 수 있다.
100 : 기판 160 : 제2 게이트 구조물
180 : 비트 라인 구조물 189 : 스페이서 구조물
200 : 제1 콘택 플러그 202 : 제3 캡핑막
212a : 제1 금속 실리사이드 패턴
212b : 제2 금속 실리사이드 패턴
222 : 랜딩 패드 패턴 248 : 커패시터
240, 242 : 금속 배선

Claims (10)

  1. 셀 영역 및 페리 코아 영역이 구분되는 기판;
    상기 기판의 셀 영역 상에 형성된 비트 라인 구조물들;
    상기 기판의 페리 코아 영역 상에 형성된 게이트 구조물;
    상기 비트 라인 구조물들 사이에 구비되는 제1 콘택 플러그;
    셀 영역 상의 상기 비트 라인 구조물들 및 제1 콘택 플러그 및 페리 코아 영역 상의 게이트 구조물 상에 구비되는 캡핑막;
    상기 셀 영역 상의 캡핑막을 관통하고, 상기 비트 라인 구조물 및 제1 콘택 플러그의 상부 측벽과 인접하는 랜딩 패드 패턴; 및
    상기 랜딩 패드 패턴 및 상기 제1 콘택 플러그 사이에 개재되고, 단면에서 볼 때 수직 연장 부위를 포함하는 제1 금속 실리사이드 패턴을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 랜딩 패드 패턴은 제1 금속 패턴 및 상기 제1 금속 패턴의 측벽 및 저면을 둘러싸는 제1 베리어 금속 패턴을 포함하는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 콘택 플러그의 상부면은 상기 비트 라인 구조물의 상부면과 동일한 평면에 위치하는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 콘택 플러그는 폴리실리콘을 포함하는 반도체 소자.
  5. 제1항에 있어서, 상기 기판의 페리 코아 영역 상에 금속 배선이 더 포함되고, 상기 금속 배선은 금속 라인 및 상기 금속 라인 하부에 위치하고 기판과 전기적으로 연결되는 콘택 플러그를 포함하는 반도체 소자.
  6. 제5항에 있어서, 상기 콘택 플러그와 기판 사이에는 제2 금속 실리사이드 패턴이 포함되는 반도체 소자.
  7. 제5항에 있어서, 상기 금속 배선은 상기 캡핑막을 관통하는 제1 개구부 및 상기 제1 개구부 하부와 연통하고 기판을 노출하는 콘택홀 내에 구비되고, 제2 금속 패턴 및 상기 제2 금속 패턴의 측벽 및 저면을 둘러싸는 제2 베리어 금속 패턴을 포함하는 반도체 소자.
  8. 기판의 셀 영역 상에 비트 라인 구조물들을 형성하고;
    상기 기판의 페리 코아 영역 상에 게이트 구조물을 형성하고;
    상기 비트 라인 구조물들 사이에 제1 콘택 플러그를 형성하고;
    상기 셀 영역의 비트 라인 구조물 및 제1 콘택 플러그와, 상기 페리 코아 영역의 상기 게이트 구조물 상에 캡핑막을 형성하고;
    상기 셀 영역 및 페리 코아 영역의 캡핑막의 상부면이 평탄해지도록 상기 캡핑막에 화학 기계적 연마 공정을 수행하고;
    상기 셀 영역의 캡핑막을 관통하고 상기 제1 콘택 플러그의 상부 측벽을 노출하는 제1 개구부를 형성하고, 상기 페리 코아 영역의 캡핑막을 관통하고 라인 형상을 가지는 제2 개구부를 형성하고;
    상기 제2 개구부의 하부와 연통하고 상기 기판을 노출하는 콘택홀을 형성하고;
    상기 제1 개구부에 의해 노출된 제1 콘택 플러그 상에 제1 금속 실리사이드 패턴을 형성하고, 상기 콘택홀에 의해 노출된 기판 상에 제2 금속 실리사이드 패턴을 형성하고; 그리고,
    상기 제1 개구부 내에 랜딩 패드 패턴을 형성하고, 상기 제2 개구부 및 콘택홀 내에 배선을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서, 상기 제1 콘택 플러그는 상부면이 상기 비트 라인 구조물의 상부면과 동일한 평면에 위치하도록 형성하는 반도체 소자의 제조 방법.
  10. 제8항에 있어서, 상기 제1 개구부 내에 랜딩 패드 패턴을 형성하고, 상기 제2 개구부 및 콘택홀 내에 배선을 형성하는 것은,
    상기 제1 개구부, 제2 개구부, 콘택홀 및 캡핑막 상에 컨포멀하게 베리어 금속막을 형성하고;
    상기 베리어 금속막 상에 상기 제1 개구부, 제2 개구부 및 콘택홀을 채우도록 금속막을 형성하고; 그리고
    상기 캡핑막이 노출되도록 상기 금속막 및 금속 베리어막을 평탄화하는 것을 포함하는 반도체 소자의 제조 방법.
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