KR20190056905A - 반도체 소자 - Google Patents

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Abstract

본 발명에 따른 반도체 소자는, 기판 상에서 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향으로 이격되게 복수의 도전 구조물들이 배치될 수 있다. 상기 도전 구조물들 사이에 구비되고, 상기 제1 방향으로 이격되게 복수의 콘택 구조물들이 배치될 수 있다. 상기 도전 구조물들 사이 및 콘택 구조물들 사이의 공간 내에 절연 구조물들이 구비될 수 있다. 상기 각각의 도전 구조물과 콘택 구조물 사이에 에어 스페이서들이 구비되고, 상기 에어 스페이서들은 상기 제1 방향으로 이격되게 배치될 수 있다. 상기 반도체 소자는 기생 커패시턴스가 감소될 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 도전 구조물을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치가 고집적화됨에 따라 비트 라인 구조물과 같은 배선들의 종횡비가 증가되고 있다. 이에 따라, 상기 배선들 사이에 콘택 구조물을 형성하는 것이 용이하지 않다.
본 발명의 일 과제는 감소된 커패시턴스 및 저저항을 갖는 배선 구조물을 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 소자는, 기판 상에서 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향으로 이격되게 복수의 도전 구조물들이 배치될 수 있다. 상기 도전 구조물들 사이에 구비되고, 상기 제1 방향으로 이격되게 복수의 콘택 구조물들이 배치될 수 있다. 상기 도전 구조물들 사이 및 콘택 구조물들 사이의 공간 내에 절연 구조물들이 구비될 수 있다. 상기 각각의 도전 구조물과 콘택 구조물 사이에 에어 스페이서들이 구비되고, 상기 에어 스페이서들은 상기 제1 방향으로 이격되게 배치될 수 있다.
예시적인 실시예들에 따르면, 상기 도전 구조물 및 콘택 구조물 사이에 에어 스페이서가 구비되고, 상기 도전 구조물 및 절연 구조물 사이에 에어갭이 구비됨으로써, 반도체 소자의 기생 커패시턴스가 감소될 수 있다.
도 1 내지 도 3은 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다.
도 4 내지 도 18은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
도 19 내지 도 21은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
도 22는 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 23은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 24는 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 25는 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 26 내지 도 30은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 31은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 32 및 도 33은 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다.
도 34 내지 도 36은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 37 내지 도 39는 각각 예시적인 실시예들에 따른 반도체 소자의 단면도들이다.
도 40은 도 39에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 단면도이다.
도 41 및 도 42는 예시적인 실시예들에 따른 반도체 소자 및 이를 제조하는 방법을 설명하기 위한 단면도들이다.
도 43 내지 도 45는 예시적인 실시예들에 따른 반도체 소자 및 이를 제조하는 방법을 설명하기 위한 단면도들이다.
도 46 및 도 47은 예시적인 실시예들에 따른 반도체 소자 및 이를 제조하는 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 도 3은 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다.
이하에서 설명하는 각 단면도들에서, 좌측도면은 도 1의 A-A' 부위의 단면도이고, 우측 도면은 B-B' 부위의 단면도이다. 도 3은 도 2의 C-C'부위를 절단하였을 때 보여지는 평면도일수 있다. 도 3은 도 1의 C 부위에 해당될 수 있다.
도 1 내지 도 3을 참조하면, 상기 반도체 소자는 반도체 기판(100), 게이트 구조물(110), 비트 라인 구조물(124), 절연 구조물(154), 콘택 구조물(140b)을 포함할 수 있다. 상기 비트 라인 구조물(124)과 콘택 구조물(140b) 사이에는 에어 스페이서를 포함할 수 있다. 또한, 상기 절연 구조물(154) 내부에는 에어갭(152)을 포함할 수 있다. 상기 콘택 구조물(140b)과 전기적으로 연결되는 패드 구조물(163) 및 커패시터(166)를 더 포함할 수 있다.
상기 반도체 기판(100)은 상부에 소자 분리막(102)을 포함할 수 있으며, 이에 따라 반도체 기판(100)에서 소자 분리막(102)이 형성된 영역은 필드 영역으로 정의될 수 있고, 소자 분리막(102)이 형성되지 않은 영역은 액티브 영역으로 정의될 수 있다. 상기 소자 분리막(102)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 게이트 구조물(110)은 반도체 기판(100) 상부에 매립된 형상을 가질 수 있다. 상기 게이트 구조물(110)은 게이트 절연막(210), 게이트 전극(212) 및 제1 캡핑 패턴(214)이 적층될 수 있다. 상기 게이트 절연막(210)은 상기 게이트 전극(212)의 측벽과 저면을 둘러싸는 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 구조물(216)은 상기 제2 방향으로 연장되고 상기 제1 방향으로 복수 개가 형성될 수 있다. 상기 게이트 구조물(216)에 인접한 액티브 영역에는 제1 및 제2 불순물 영역들(112a, 112b)이 구비될 수 있다. 상기 게이트 구조물(216) 및 상기 제1 및 제2 불순물 영역들(112a, 112b)은 트랜지스터로 정의될 수 있다. 예시적인 실시예에서, 상기 제1 불순물 영역(112a)은 상기 커패시터(166)와 전기적으로 연결될 수 있고, 상기 제2 불순물 영역(112b)은 상기 비트 라인 구조물(124)과 전기적으로 연결될 수 있다.
상기 반도체 기판 상에는 제1 절연막 패턴(114a) 및 제2 절연막 패턴(115a)이 적층될 수 있다. 상기 제1 및 제2 절연막 패턴(114a, 115a)은 상기 제2 불순물 영역(112b)의 상부를 노출하는 형상을 가질 수 있다.
상기 비트 라인 구조물(124)은 상기 제2 절연막 패턴(115a) 및 제2 불순물 영역(112b) 상에 구비되고, 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 비트 라인 구조물(124)은 도전 패턴 구조물 및 제1 마스크 패턴(122)이 적층된 구조를 가질 수 있다. 예시적인 실시예에서, 상기 도전 패턴 구조물은 폴리실리콘 패턴(116), 베리어 패턴(118) 및 금속 패턴(120)이 적층되는 구조를 가질 수 있다. 상기 제1 마스크 패턴은 실리콘 질화물을 포함할 수 있다.
상기 비트 라인 구조물(124)의 측벽에는 절연 라이너(130a)가 구비될 수 있다. 상기 절연 라이너(130a)는 실리콘 질화물을 포함할 수 있다.
상기 제1 마스크 패턴(122)의 상부 측벽 상에 제2 마스크 패턴(136)이 구비될 수 있다. 예시적인 실시예에서, 상기 제2 마스크 패턴(136)은 상기 절연 라이너(130a) 상에 형성될 수 있다. 예시적인 실시예에서, 상기 제2 마스크 패턴은 상기 제2 방향으로 균일한 두께를 가질 수 있다.
상기 비트 라인 구조물(124)은 상기 제1 방향과 수직한 제2 방향으로 이격되면서 복수개가 구비될 수 있다. 상기 비트 라인 구조물들(124) 사이 부위에는 상기 제1 불순물 영역들(112a)이 노출될 수 있다. 예시적인 실시예에서, 상기 제1 불순물 영역들(112a)은 상기 제2 방향으로 나란하게 일렬 배치될 수 있다.
상기 콘택 구조물들(140b)은 상기 비트 라인 구조물들(124) 사이에 구비되고, 상기 제1 불순물 영역들(112a)과 접촉할 수 있다. 예시적인 실시예에서, 상기 콘택 구조물들(140b)은 상기 제1 방향 및 제2 방향으로 각각 나란하게 배치될 수 있다.
상기 콘택 구조물(140b)은 제1 폴리실리콘 패턴(132a) 및 제3 폴리실리콘 패턴(138b)이 적층된 구조를 가질 수 있다. 예시적인 실시예에서, 상기 제1 폴리실리콘 패턴(132a)의 상부면은 상기 제2 마스크 패턴(136)의 저면보다 낮을 수 있다. 상기 제3 폴리실리콘 패턴(138b)의 상부면은 상기 제2 마스크 패턴(136)의 저면보다 높을 수 있다. 예시적인 실시예에서, 상기 제3 폴리실리콘 패턴(138b)의 상부면은 상기 도전 패턴 구조물의 상부면보다 높은 상부면을 가질 수 있다.
상기 콘택 구조물(140b)은 이웃하는 제2 마스크 패턴(136)의 저면보다 낮게 위치하는 제1 부위와 상기 제2 마스크 패턴(136)의 저면보다 높게 위치하는 제2 부위를 포함할 수 있다. 예시적인 실시예에서, 상기 콘택 구조물(140b)의 제1 부위의 제2 방향의 폭은 상기 콘택 구조물의 제2 부위의 제2 방향의 폭보다 더 좁을 수 있다. 즉, 제2 방향으로 절단한 단면에서 볼 때, 상기 콘택 구조물(140b)은 T자 형상을 가질 수 있다.
예시적인 실시예에서, 상기 콘택 구조물(140b)의 측벽 상에는 제2 스페이서(131c)가 형성될 수 있다.
상기 콘택 구조물(140b) 및 상기 비트 라인 구조물들(124) 사이에는 에어 스페이서들(150)이 각각 구비될 수 있다. 상기 에어 스페이서(150)는 상기 제2 마스크 패턴(136)의 저면 아래에 위치할 수 있다. 즉, 상기 에어 스페이서(150)의 상부는 상기 제2 마스크 패턴(136)의 저면보다 낮을 수 있다. 상기 에어 스페이서들(150)은 상기 콘택 구조물(140b)의 측벽 부위에만 형성되므로, 제1 방향으로 서로 이격되면서 배치될 수 있다. 상기 에어 스페이서(150)는 제1 방향으로 더 긴 형상을 가질 수 있다. 상기 에어 스페이서(150)의 제2 방향의 폭은 상기 제2 마스크 패턴(136)의 제2 방향의 폭보다 더 클 수 있다.
상기 절연 구조물(154)은 상기 비트 라인 구조물들(124) 사이 및 상기 콘택 구조물들(140b) 사이의 고립된 영역에 배치될 수 있다. 상기 절연 구조물(154)은 상기 제1 방향 및 제2 방향으로 각각 나란하게 배치될 수 있다. 즉, 상기 절연 구조물(154)과 상기 콘택 구조물(140b)은 상기 제1 방향으로 번갈아 반복 배치될 수 있다. 상기 절연 구조물(154)은 하부에 위치하는 절연 물질들과 접촉될 수 있다.
예시적인 실시예에서, 상기 절연 구조물(154)의 상부면은 상기 비트 라인 구조물의 상부면과 실질적으로 동일한 상부면을 가질 수 있다. 상기 절연 구조물이 채워지는 부위인 제2 개구부는 제1 폭을 갖는 하부 부위, 상기 제1 폭보다 넓은 제2 폭을 갖는 중간 부위 및 상기 제2 폭보다 좁은 제3 폭을 갖는 상부 부위를 포함할 수 있다. 예시적인 실시예에서, 상기 중간 부위는 상기 비트 라인 구조물 내의 도전 구조물 부위와 대향할 수 있다. 상기 상부 부위는 상기 제2 마스크 패턴의 저면보다 높게 위치하는 부위일 수 있다.
상기 절연 구조물(154)의 내부에는 에어갭(152)을 포함할 수 있다. 예시적인 실시예에서, 상기 에어갭(152)은 상기 제2 개구부의 중간 부위에 위치할 수 있다. 따라서, 상기 에어갭(152)은 상기 도전 구조물과 대향할 수 있다. 즉, 상기 제2 개구부의 중간 부위의 측벽에는 상기 절연 구조물(154)이 형성되고, 상기 제2 개구부의 중간 부위의 중심 부위에는 빈공간으로 남아있는 에어갭(152)이 포함될 수 있다.
설명한 것과 같이, 상기 콘택 구조물(140b)과 비트 라인 구조물(124b) 사이에는 에어 스페이서(150)가 구비될 수 있다. 상기 비트 라인 구조물들(124) 사이의 절연 구조물(154)의 내부의 중심 부위에는 상기 도전 구조물과 대향하는 에어갭(152)이 구비될 수 있다. 따라서, 하나의 콘택 구조물(140b)을 평면도에서 볼 때, 상기 콘택 구조물(140b)의 제2 방향의 양 측에는 에어 스페이서(150)가 포함되고, 상기 제1 방향으로 양 측에는 에어갭(152)이 포함될 수 있다. 상기 콘택 구조물(140b)의 측벽에 형성되는 에어 스페이서들(150) 및 에어갭들(152)은 서로 이격될 수 있다.
상기 콘택 구조물(140b) 상에 구비되는 패드 구조물(163)은 금속 실리사이드 막(160) 및 금속 패턴(162)을 포함할 수 있다. 상기 콘택 구조물(140b)의 제2 방향의 단면이 T자 형상을 가지므로, 상기 콘택 구조물(140b)은 넓은 상부면을 가질 수 있다. 따라서, 상기 콘택 구조물(140b)과 패드 구조물(163) 사이의 접촉 저항이 감소될 수 있다. 일 예로, 상기 금속 실리사이드막(160)은 코발트 실리사이드, 텅스텐 실리사이드를 포함할 수 있고, 상기 금속 패턴(162)은 텅스텐을 포함할 수 있다. 상기 금속 패턴은 상기 콘택 구조물(140b)과 접하면서 상기 비트 라인 구조물(124) 상부면 상에 형성될 수 있다. 상기 금속 패턴(162)들의 상부는 평면도에서 볼 때 육각형의 꼭지점 및 중심 부위에 각각 배치되는 허니콤 구조를 가질 수 있다.
상기 에어 스페이서(150) 및 에어갭(152)에 의해, 상기 반도체 소자에서 상기 비트 라인 구조물들(124) 및 콘택 구조물들(140b) 사이의 기생 커패시턴스가 감소될 수 있다. 이에 다라, 상기 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
도 4 내지 도 18은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
도 4 및 도 5를 참조하면, 반도체 기판(100)에 트렌치 소자 분리 공정을 수행하여 소자 분리막(102)을 형성한다. 따라서, 상기 반도체 기판(100)은 상기 소자 분리막(102)에 의해 액티브 영역 및 소자 분리 영역이 구분될 수 있다. 상기 반도체 기판(100) 내에 트랜지스터들을 형성할 수 있다. 상기 각각의 트랜지스터들은 게이트 구조물(110) 및 제1 및 제2 불순물 영역(112a, 112b)을 포함할 수 있다.
상기 게이트 구조물(110)은 상기 반도체 기판(100)의 일부를 식각하여 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내부에 게이트 절연막(104), 게이트 전극(106) 및 캡핑 패턴(108)을 형성하는 것을 포함하여 형성할 수 있다. 상기 캡핑 패턴은 실리콘 질화물을 포함할 수 있다. 상기 게이트 구조물(110)은 상기 액티브 영역 및 소자 분리 영역을 상기 제2 방향으로 가로지르면서 연장될 수 있다.
상기 제1 및 제2 불순물 영역들(112a, 112b)은 상기 게이트 구조물(110)의 양 측의 액티브 영역의 반도체 기판(100) 표면 아래에 위치할 수 있다. 상기 제1 불순물 영역(112a)은 커패시터와 전기적으로 연결되고, 상기 제2 불순물 영역(112b)은 비트 라인 구조물과 전기적으로 연결될 수 있다.
상기 반도체 기판(100) 및 캡핑 패턴(108) 상에 제1 절연막 및 제2 절연막을 순차적으로 형성하고, 상기 제1 및 제2 절연막을 사진 식각 공정을 통해 패터닝하여 제1 예비 절연막 패턴(114) 및 제2 예비 절연막 패턴(115)을 형성한다. 상기 제2 절연막은 상기 제1 절연막과 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 절연막은 실리콘 산화물로 형성하고, 상기 제2 절연막은 실리콘 질화물로 형성할 수 있다. 상기 제1 및 제2 예비 절연막 패턴들(114, 115)은 상기 제2 불순물 영역(112b)의 표면을 선택적으로 노출할 수 있다.
상기 제2 예비 절연막 패턴(115) 및 반도체 기판(100) 상에 비트 라인 구조물들(124)을 형성한다. 상기 비트 라인 구조물들(124)은 상기 제1 방향으로 연장되는 라인 형상을 갖고, 상기 제2 방향으로 이격되면서 배치될 수 있다.
구체적으로, 상기 제2 예비 절연막 패턴(115) 상에 폴리실리콘막, 베리어막 및 금속막을 순차적으로 형성하고, 상기 금속막 상에 제1 마스크 패턴(122)을 형성한다. 상기 폴리실리콘막은 상기 제2 불순물 영역(112b)의 표면과 접하면서 상기 제2 예비 절연막 패턴(115) 상에 형성될 수 있다. 상기 제1 마스크 패턴(122)을 식각 마스크로 사용하여, 상기 금속막, 베리어막, 폴리실리콘막을 순차적으로 식각한다. 따라서, 폴리실리콘 패턴(116), 베리어 패턴(118) 및 금속 패턴(120)이 적층되는 도전 패턴 구조물 및 제1 마스크 패턴(122)을 포함하는 비트 라인 구조물(124)이 형성될 수 있다. 상기 비트 라인 구조물들(124)의 사이에는 제2 예비 절연막 패턴(115)이 노출될 수 있다.
상기 비트 라인 구조물(124)의 표면 및 상기 제2 예비 절연막 패턴(115) 표면 상에 라이너막을 형성한다. 상기 라이너막 상에 제1 스페이서막 및 제2 스페이서막을 각각 형성한다. 예시적인 실시예에서, 상기 라이너막 및 제2 스페이서막은 실리콘 질화물을 포함하고, 상기 제1 스페이서막은 실리콘 산화물을 포함할 수 있다. 상기 제1 스페이서막의 두께는 상기 라이너막 및 제2 스페이서막의 두께보다 더 두꺼울 수 있다. 상기 라이너막, 제1 및 제2 스페이서막을 이방성 식각함으로써, 상기 비트 라인 구조물(124)의 측벽 상에 절연 라이너(130a)를 형성하고, 상기 절연 라이너(130a) 상에 제1 예비 스페이서(130b) 및 제2 예비 스페이서(130c)를 포함하는 제1 예비 스페이서 구조물(130)을 형성할 수 있다.
도 4에 도시된 것과 같이, 상기 제1 예비 스페이서 구조물(130)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제1 예비 스페이서 구조물들(130) 사이에는 상기 제1 방향으로 연장되는 제1 예비 트렌치가 형성될 수 있다. 상기 제1 예비 트렌치의 저면에는 상기 제2 예비 절연막 패턴(115)이 노출될 수 있다.
도 6을 참조하면, 상기 제1 예비 트렌치에 의해 노출되는 제2 예비 절연막 패턴(115) 및 그 하부의 제1 예비 절연막 패턴(114)을 식각함으로써, 제1 절연막 패턴(114a) 및 제2 절연막 패턴(115a)을 형성한다. 또한, 상기 공정에 의해, 상기 제1 방향으로 연장되는 제2 예비 트렌치가 형성될 수 있다. 상기 제2 예비 트렌치의 저면 상에는 상기 제1 불순물 영역(112a) 또는 상기 게이트 구조물(110)에 포함되는 캡핑 패턴(108)이 노출될 수 있다.
도 7 및 도 8을 참조하면, 상기 제2 예비 트렌치의 하부를 채우는 제1 예비 폴리실리콘 패턴(132)을 형성한다.
구체적으로, 상기 제2 예비 트렌치의 내부를 완전하게 채우면서 상기 비트 라인 구조물(124) 상에 제1 폴리실리콘막을 형성한다. 상기 제1 폴리실리콘막을 에치백하여 상기 제2 예비 트렌치의 하부를 채우는 제1 예비 폴리실리콘 패턴(132)을 형성한다. 상기 에치백 공정에서, 상기 비트 라인 구조물 상의 제1 폴리실리콘막은 모두 제거될 수 있다.
예시적인 실시예에서, 상기 제1 예비 폴리실리콘 패턴(132)의 상부면은 상기 비트 라인 구조물(124) 내의 도전 패턴 구조물의 상부면보다 높게 위치할 수 있다. 일 예로, 상기 제1 예비 폴리실리콘 패턴(132)의 상부면은 상기 비트 라인 구조물(124) 내의 제1 마스크 패턴(122)의 수직 방향의 중간보다 낮게 위치할 수 있다.
상기 제1 예비 폴리실리콘 패턴(132)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
도 9를 참조하면, 상기 제1 예비 폴리실리콘 패턴(132) 상에 노출된 부위의 상기 제2 예비 스페이서(130c) 및 제1 예비 스페이서(130b)를 제거할 수 있다. 따라서, 상기 비트 라인 구조물(124)의 하부 측벽 상에 각각 제1 스페이서(131b) 및 제2 스페이서(131c)가 형성될 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 스페이서들(131b, 131b)의 상부면은 상기 비트 라인 구조물(124) 내의 도전 패턴 구조물의 상부면보다 높게 위치할 수 있다. 따라서, 상기 비트 라인 구조물(124)의 하부 측벽 상에는 절연 라이너(130a), 제1 및 제2 스페이서들(131b, 131c)이 적층된 스페이서 구조물(134)이 형성될 수 있다.
상기 제1 및 제2 예비 스페이서들(130b, 130c)의 일부를 제거하는 공정에서, 상기 제1 예비 폴리실리콘 패턴(132)의 상부면도 일부 제거될 수 있다. 따라서, 상기 제1 예비 폴리실리콘 패턴(132)의 상부면은 상기 제1 및 제2 스페이서들(131b, 131c)의 상부면보다 다소 낮아질 수 있다.
이 후, 상기 절연 라이너(130a), 제1 및 제2 스페이서들(131b, 131c), 제1 예비 폴리실리콘 패턴(132) 및 비트 라인 구조물(124) 표면을 따라 제2 마스크막을 형성한다. 상기 제2 마스크막은 상기 제1 스페이서(131b)의 상기 제2 방향의 두께보다는 얇은 두께를 갖도록 형성할 수 있다. 상기 제2 마스크막을 이방성으로 식각한다. 따라서, 상기 비트 라인 구조물(124)의 상부 측벽의 상기 절연 라이너(130a) 상에 제2 마스크 패턴(136)을 형성할 수 있다. 상기 제2 마스크 패턴(136)은 상기 절연 라이너(130a)와 동일한 물질을 포함할 수 있다. 예를들어, 상기 제2 마스크 패턴(136)은 실리콘 질화물을 포함할 수 있다.
상기 비트 라인 구조물(124)의 상부 측벽에는 상기 절연 라이너(130a) 및 제2 마스크 패턴(136)이 적층될 수 있다. 상기 비트 라인 구조물(124)의 하부 측벽에 형성된 상기 절연 라이너(130a), 제1 스페이서(131b) 및 제2 스페이서(131c)의 두께의 합은 상기 비트 라인 구조물(124)의 상부 측벽에 형성된 상기 절연 라이너(130a) 및 제2 마스크 패턴(136)의 두께의 합보다 더 클 수 있다. 따라서, 상기 비트 라인 구조물들(124) 사이의 상기 제2 방향의 상부폭(W2)은 상기 비트 라인 구조물들(124) 사이의 상기 제2 방향의 하부폭(W1)보다 더 클 수 있다.
도 10 및 도 11을 참조하면, 상기 제1 예비 폴리실리콘 패턴(132) 상에 적층되는 제2 예비 폴리실리콘 패턴(138)을 형성한다.
구체적으로, 상기 비트 라인 구조물들(124) 사이의 갭을 채우도록 상기 제1 예비 폴리실리콘 패턴(132) 및 비트 라인 구조물(124) 상에 제2 폴리실리콘막을 형성한다. 이 후, 상기 비트 라인 구조물(124)의 상부면이 노출되도록 상기 제2 폴리실리콘막을 평탄화함으로써, 상기 제1 예비 폴리실리콘 패턴(132) 상에 상기 제2 예비 폴리실리콘 패턴(138)을 형성한다. 따라서, 상기 제1 및 제2 예비 폴리실리콘 패턴들(132, 138)이 적층되는 예비 폴리실리콘 구조물(140)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정 또는 에치백 공정을 포함할 수 있다.
상기 예비 폴리실리콘 구조물(140)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 예비 폴리실리콘 구조물(140)은, 상기 제2 방향으로 절단한 단면도에서 볼 때, T자 형상을 가질 수 있다.
상기 제1 및 제2 예비 폴리실리콘 패턴(132, 138)은 별도의 증착 공정을 통해 각각 형성된 것이므로, 상기 제1 및 제2 예비 폴리실리콘 패턴들(132, 138) 사이에는 계면이 존재할 수 있다.
도 12 및 도 13을 참조하면, 상기 예비 폴리실리콘 구조물(140) 및 비트 라인 구조물(124) 상에 제3 마스크 패턴들(142)을 형성한다. 상기 제3 마스크 패턴들(142)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제3 마스크 패턴들(142)은 상기 제1 방향으로 서로 이격되게 배치될 수 있다. 따라서, 상기 제3 마스크 패턴들(142) 및 상기 비트 라인 구조물들(124) 사이의 부위는 고립된 형상을 가질 수 있다.
상기 비트 라인 구조물들(124) 사이에서 상기 제3 마스크 패턴(142)에 의해 커버되는 부위는 상기 제1 불순물 영역(112a)과 수직 방향으로 서로 대향할 수 있다. 즉, 상기 비트 라인 구조물들(124) 사이에서 상기 제3 마스크 패턴(142)에 의해 커버되는 부위는 콘택 구조물이 형성되는 영역일 수 있다.
상기 제3 마스크 패턴(142)을 식각 마스크로 사용하여 상기 예비 폴리 실리콘 구조물(140)을 식각한다. 상기 공정을 수행하면, 상기 예비 폴리실리콘 구조물(140)이 패터닝됨으로써, 상기 제1 불순물 영역(112a)과 접촉하는 필러 형상의 예비 콘택 구조물들(140a)이 형성될 수 있다. 상기 예비 콘택 구조물(140a)은 제1 폴리실리콘 패턴(132a) 및 제2 폴리실리콘 패턴(138a)을 포함할 수 있다.
또한, 상기 예비 콘택 구조물들(140a) 및 상기 비트 라인 구조물들(124) 사이에는 고립된 형상을 갖는 제1 개구부(144)가 형성될 수 있다. 상기 제1 개구부(144)의 저면에는 상기 캡핑 패턴(108)이 노출될 수 있다. 상기 식각 공정에서, 상기 제3 마스크 패턴(142)에 의해 노출되는 상기 비트 라인 구조물(124)의 상부가 일부 식각될 수 있고, 이에따라 상기 비트 라인 구조물(124)의 높이가 다소 낮아질 수 있다.
즉, 상기 예비 콘택 구조물(140a)은 라인 형상을 갖는 상기 예비 폴리실리콘 구조물(140)을 양각으로 식각함으로써 형성될 수 있다. 상기 고립된 제1 개구부(144)의 측벽에는 제2 마스크 패턴(136) 및 제2 스페이서(131c)가 노출될 수 있다.
상기 제1 및 제2 스페이서들(131b, 131c)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제1 및 제2 스페이서들(131b, 131c)은 상기 제1 방향으로 상기 예비 콘택 구조물(140a)과 상기 비트 라인 구조물(124)사이에 개재되는 부위와 상기 제1 개구부(144) 측벽에 위치하는 부위가 반복될 수 있다.
도 14 및 도 15를 참조하면, 상기 비트 라인 구조물(124)의 양 측에 구비되는 상기 제1 스페이서(131b)를 제거한다. 상기 제1 스페이서(131b)를 제거하는 공정은 등방성 식각 공정을 포함할 수 있다.
구체적으로, 상기 제1 개구부(144) 측벽 상의 제2 스페이서(131c) 및 제1 스페이서(131b)를 제거하고, 이 때 상기 제1 개구부(144)를 통해 식각 소오스가 상기 제1 방향으로 유입됨으로써 상기 예비 콘택 구조물(140a)과 상기 비트 라인 구조물(124) 사이에 개재된 제1 스페이서(131b)도 함께 제거될 수 있다.
상기 공정에 의해, 상기 제1 스페이서(131b)가 제거된 부위에서 상기 제1 개구부(144)의 내부폭이 확장된다. 따라서, 위치에 따라 다른 내부 폭을 갖는 제2 개구부(144a)가 형성될 수 있다. 상기 제2 개구부(144a)의 측벽에는 상기 절연 라이너(130a)가 노출될 수 있다.
상기 제2 개구부(144a)는 상기 제2 방향으로 제1 폭(D1)을 갖는 하부, 제1 폭(D1)보다 큰 제2 폭(D2)을 갖는 중간 부위 및 상기 제2 폭(D2)보다 작은 제3 폭(D3)을 갖는 상부를 포함할 수 있다. 여기서, 상기 제1 스페이서(131b)가 제거된 부위는 상기 중간 부위에 해당될 수 있다. 상기 중간 부위는 상기 비트 라인 구조물(124)의 도전 패턴 구조물의 측벽과 대향할 수 있다. 상기 중간 부위의 상부면은 상기 도전 패턴 구조물의 상부면보다 높을 수 있다.
또한, 상기 예비 콘택 구조물(140a)과 상기 비트 라인 구조물(124) 사이에 개재된 제1 스페이서(131b)가 제거됨으로써, 상기 예비 콘택 구조물(140a)과 상기 비트 라인 구조물(124) 사이에는 에어 스페이서(150)가 형성될 수 있다. 상기 에어 스페이서(150)는 상기 예비 콘택 구조물(140a)과 각각 대향할 수 있다. 따라서, 상기 에어 스페이서들(150)은 상기 제1 방향으로 서로 이격되면서 배치될 수 있다. 상기 에어 스페이서들(150)은 상기 제1 방향으로 더 긴 형상을 가질 수 있다. 상기 에어 스페이서들(150)은 상기 제2 개구부(144a)와 서로 연통할 수 있다.
예시적인 실시예에서, 상기 에어 스페이서(150)는 상기 절연 라이너(130a), 제2 스페이서(131c) 및 예비 콘택 구조물(140a)에 의해 둘러싸여 있는 빈 공간일 수 있다. 예시적인 실시예에서, 상기 에어 스페이서(150)의 상부면은 상기 비트 라인 구조물(124)의 도전 패턴 구조물의 상부면보다 높을 수 있다. 따라서, 상기 에어 스페이서(150)에 의해 상기 비트 라인 구조물(124)과 상기 예비 콘택 구조물(140a) 간의 기생 커패시턴스가 감소될 수 있다.
도 16 및 도 17을 참조하면, 상기 제2 개구부(144a) 내부를 채우면서 상기 비트 라인 구조물(124) 및 예비 콘택 구조물(140a) 상에 절연막을 형성한다. 상기 비트 라인 구조물(124)의 상부면이 노출되도록 상기 절연막을 평탄화함으로써 상기 제2 개구부(144a) 내부에 절연 구조물(154)을 형성한다.
상기 제2 개구부(144a)는 상기 하부 및 상부 부위에 비해 넓은 내부폭을 갖는 중간 부위를 포함한다. 그러므로, 상기 제2 개구부(144a) 내부에 절연막을 컨포멀하게 형성하면, 상기 제2 부위의 중심 부위에는 빈공간이 생길 수 있다. 즉, 상기 제2 개구부(144a) 측벽 및 저면 상에 컨포멀하게 상기 절연막을 형성하면, 상기 제2 개구부(144a)의 중간 부위가 완전히 채워지기 이 전에, 상기 제2 개구부의 상부가 닫혀지게 되어 상기 절연막 내에 빈공간이 생길 수 있다. 따라서, 상기 절연 구조물(154)의 내부에는 에어갭(152)이 포함될 수 있다. 예시적인 실시예에서, 상기 에어갭(152)은 상기 비트 라인 구조물(124)의 도전 패턴 구조물과 대향할 수 있다.
상기 절연 구조물(154)은 고립된 상기 제2 개구부(144a) 내부에 각각 구비되므로 상기 절연 구조물(154)의 하부는 고립된 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제2 개구부(144a)의 양 측에 인접하게 배치되는 상기 비트 라인 구조물(124)의 상부면은 이 전의 공정에서 일부 식각되어 상대적으로 높이가 낮을 수 있다. 따라서, 상기 절연 구조물(154)은 높이가 낮은 부위의 비트 라인 구조물(124)의 상부면을 덮을 수 있다. 즉, 상기 절연 구조물(154)의 상부는 상기 비트 라인 구조물(124)의 일부분을 덮으면서 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
도 18을 참조하면, 상기 예비 콘택 구조물(140a)의 상부를 일부 식각하여 상기 예비 콘택 구조물(140a)보다 낮은 높이를 갖는 콘택 구조물(140b)을 형성한다.
상기 식각 공정에서, 상기 제2 폴리실리콘 패턴(138a)의 상부가 일부 식각되어 제3 폴리실리콘 패턴(138b)이 형성될 수 있다. 따라서, 상기 콘택 구조물(140b)은 상기 제1 폴리실리콘 패턴(132a) 및 제3 폴리실리콘 패턴(138b)이 적층되는 구조를 가질 수 있다. 상기 제1 및 제3 폴리실리콘 패턴들(132a, 138b) 사이에는 계면이 포함될 수 있다.
상기 콘택 구조물(140b)의 상부면은 상기 에어 스페이서(150)의 상부면보다 높게 위치할 수 있다. 따라서, 상기 콘택 구조물(140b)은 상기 제2 방향으로 절단한 단면에서 볼 때 T자 형상을 가질 수 있다. 상기 콘택 구조물(140b)은 하부는 제4 폭을 갖고 상부는 제4 폭보다 큰 제5 폭을 가질 수 있다.
다시, 도 1 및 도 2를 참조하면, 상기 콘택 구조물(140b) 상에 금속 실리사이드막 및 금속막을 형성하고, 상기 금속막을 패터닝한다. 따라서, 금속 실리사이드막(160) 및 금속 패턴(162)을 포함하는 패드 구조물(163)을 형성할 수 있다. 상기 금속 실리사이드막(160)은 코발트 실리사이드, 텅스텐 실리사이드 등을 포함할 수 있다. 상기 금속 패턴(162)은 텅스텐, 코발트, 알루미늄 등을 포함할 수 있다.
상기 패드 구조물(163) 사이를 채우는 상부 절연막(164)을 형성한다. 상기 패드 구조물(163) 상에 하부 전극(166a), 유전막(166b) 및 상부 전극(166c)을 포함하는 커패시터(166)를 형성한다.
상기 공정을 통해, 도 1 및 도 2에 도시된 반도체 소자를 제조할 수 있다.
도 19 내지 도 21은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
본 실시예에 따른 제조 방법은 도 1 및 도 21에 도시된 반도체 소자를 제조하는 다른 방법이다. 이하에서 설명하는 제조 방법은 콘택 구조물을 형성하는 방법을 제외하고는 도 4 내지 도 18을 참조로 설명한 것과 실질적으로 동일하다.
먼저, 도 4 및 5를 참조로 설명한 것과 동일한 공정을 수행하여 도 5에 도시된 구조를 형성할 수 있다.
도 19를 참조하면, 상기 제1 예비 트렌치를 채우면서 상기 비트 라인 구조물(124) 상에 몰드막을 형성한다. 예시적인 실시예에서, 상기 몰드막은 스핀온 하드 마스크막 또는 폴리실리콘막을 포함할 수 있다. 상기 몰드막을 에치백하여 상기 제1 예비 트렌치의 하부를 채우는 몰드 패턴(146)을 형성한다. 상기 몰드 패턴(146)의 상부면은 상기 비트 라인 구조물(124) 내의 도전 패턴 구조물의 상부면보다 높게 위치할 수 있다.
상기 몰드 패턴(146)에 의해 노출되는 부위의 상기 제2 예비 스페이서(130c, 도 5) 및 제1 예비 스페이서(130b, 도 5)를 식각한다. 따라서, 상기 비트 라인 구조물(124)의 하부 측벽 상에 제1 스페이서(131b) 및 제2 스페이서(131c)를 형성할 수 있다.
이 후, 상기 절연 라이너(130a), 제1 및 제2 스페이서들(131b, 131c), 몰드 패턴(146) 및 비트 라인 구조물(124)의 표면을 따라 제2 마스크막을 형성한다. 상기 제2 마스크막은 상기 제1 스페이서(131b)의 제2 방향의 두께보다는 얇은 두께를 갖도록 형성할 수 있다. 상기 제2 마스크막을 이방성으로 식각한다. 따라서, 상기 절연 라이너(130a) 상에 제2 마스크 패턴(136)을 형성할 수 있다. 즉, 상기 제2 마스크 패턴(136)은 상기 비트 라인 구조물(124)의 상부 측벽 상에 형성될 수 있다.
도 20을 참조하면, 상기 몰드 패턴(146)을 제거한다. 이 후에, 상기 제1 예비 트렌치의 저면에 노출되는 제2 예비 절연막 패턴(115) 및 그 하부의 제1 예비 절연막 패턴(114)을 식각함으로써 제1 및 제2 절연막 패턴들(114a, 115a)을 형성한다. 또한, 상기 제1 방향으로 연장되는 제2 예비 트렌치가 형성될 수 있다. 상기 제2 예비 트렌치의 저면 상에는 상기 제1 불순물 영역(112a) 또는 캡핑 패턴(108)이 노출될 수 있다.
도 21을 참조하면, 상기 비트 라인 구조물들(124) 사이의 제2 예비 트렌치의 내부를 채우면서 상기 비트 라인 구조물들(124) 상에 폴리실리콘막을 형성한다. 상기 비트 라인 구조물(124)의 상부면이 노출되도록 상기 폴리실리콘막을 평탄화함으로써, 상기 제2 예비 트렌치 내부에 예비 폴리실리콘 구조물(141)을 형성한다. 상기 예비 폴리실리콘 구조물(141)은 상기 제2 방향의 단면에서 볼 때 T자 형상을 가질 수 있다.
상기 예비 폴리실리콘 구조물(141)은 한번의 폴리실리콘막의 증착 공정을 통해 형성된 것이므로 계면부가 존재하지 않을 수 있다.
이 후, 도 12 내지 도 18을 참조로 설명한 것과 실질적으로 동일한 공정을 수행할 수 있다. 따라서, 도 1 내지 3에 도시된 반도체 소자를 제조할 수 있다.
도 22는 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 22에 도시된 반도체 소자는 제2 마스크 패턴의 형상을 제외하고는 도 1 내지 3을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 22를 참조하면, 상기 비트 라인 구조물(124)의 상부 측벽 상에는 제2 마스크 패턴(136a)이 구비될 수 있다. 예시적인 실시예에서, 상기 제2 마스크 패턴(136a)은 상기 절연 라이너막(130a) 상에 형성될 수 있다. 예시적인 실시예에서, 상기 제2 마스크 패턴(136a)은 하부가 측방으로 돌출된 형상을 가질 수 있다. 즉, 상기 제2 마스크 패턴(136a)의 하부는 상기 제2 방향으로 제1 두께를 갖고, 상기 제2 마스크 패턴(136a)의 상부는 상기 제2 방향으로 상기 제1 두께보다 작은 제2 두께를 가질 수 있다.
상기 에어 스페이서(150)는 상기 제2 마스크 패턴(136a)의 저면 아래에 위치할 수 있다. 예시적인 실시예에서, 상기 에어 스페이서(150)는 상기 절연 라이너(130a), 제2 스페이서(131c) 및 상기 제2 마스크 패턴(136a)의 하부면에 의해 둘러싸여 있는 빈공간일 수 있다.
도 23은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
본 실시예에 따른 제조 방법은 도 22에 도시된 반도체 소자를 제조하는 방법에 관한 것이다. 이하에서 설명하는 제조 방법은 상기 제2 마스크 패턴을 형성하는 방법을 제외하고는 도 4 내지 도 18을 참조로 설명한 것과 실질적으로 동일하다.
먼저, 도 5 내지 도 8을 참조로 설명한 것과 동일한 공정을 수행하여 도 8에 도시된 구조를 형성할 수 있다.
도 23을 참조하면, 상기 제1 예비 폴리실리콘 패턴(132) 상에 형성된 제2 예비 스페이서(도 8, 130c) 및 제1 예비 스페이서(도 8, 130b)를 제거할 수 있다. 따라서, 상기 비트 라인 구조물(124)의 하부 측벽에 각각 제1 스페이서(131b) 및 제2 스페이서(131c)를 형성할 수 있다. 이 때, 상기 제1 스페이서(131b)는 상기 제2 스페이서(131c)보다 더 많이 식각되도록 할 수 있다. 따라서, 상기 제1 스페이서(131b) 상에서, 상기 절연 라이너(130a) 및 제2 스페이서(131c) 사이에는 리세스가 생길 수 있다. 한편, 상기 제1 및 제2 예비 스페이서들(130b, 130c)을 일부 제거하는 공정에서, 상기 제1 예비 폴리실리콘 패턴(132)의 상부면도 일부 제거될 수 있다.
이 후, 상기 절연 라이너(130a), 제1 및 제2 스페이서들(131b, 131c), 제1 예비 폴리실리콘 패턴(132) 및 비트 라인 구조물(124) 표면을 따라 제2 마스크막을 형성한다. 상기 제2 마스크막은 상기 리세스 내부를 채우도록 형성될 수 있다. 상기 제2 마스크막은 상기 제1 스페이서(131b)의 제2 방향의 두께보다는 얇은 두께를 갖도록 형성할 수 있다. 상기 제2 마스크막은 상기 리세스 측벽 및 저면을 따라 형성되므로 리세스 내에서 막이 접혀지게 되어 상기 리세스가 완전하게 채워질 수 있다.
상기 제2 마스크막을 이방성으로 식각한다. 따라서, 상기 절연 라이너(130a) 상에 제2 마스크 패턴(136a)을 형성할 수 있다. 상기 제2 마스크 패턴(136a)은 상기 비트 라인 구조물(124)의 상부 측벽 상에 형성될 수 있다. 상기 제2 마스크 패턴(136a)은 하부가 측방으로 돌출된 형상을 가질 수 있다. 즉, 상기 제2 마스크 패턴(136a)의 하부는 상기 제2 방향으로 제1 두께를 갖고, 상기 제2 마스크 패턴(136a)의 상부는 상기 제2 방향으로 상기 제1 두께보다 작은 제2 두께를 가질 수 있다.
이 후, 도 10 내지 도 18을 참조로 설명한 것과 실질적으로 동일한 공정들을 수행할 수 있다. 따라서, 도 22에 도시된 반도체 소자를 제조할 수 있다.
도 24는 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
본 실시예에 따른 제조 방법은 도 22에 도시된 반도체 소자를 제조하는 다른 방법에 관한 것이다. 이하에서 설명하는 제조 방법은 상기 제2 마스크 패턴을 형성하는 방법을 제외하고는 도 19 내지 도 21을 참조로 설명한 것과 실질적으로 동일하다.
먼저, 도 4 및 도 5를 참조로 설명한 것과 동일한 공정을 수행하여 도 4 및 도 5에 도시된 구조를 형성할 수 있다.
도 24를 참조하면, 상기 제1 예비 트렌치를 채우면서 상기 비트 라인 구조물(124) 상에 몰드막을 형성한다. 상기 몰드막을 에치백하여 상기 제1 예비 트렌치의 하부를 채우는 몰드 패턴(146)을 형성한다.
상기 몰드 패턴(146)에 의해 노출되는 상기 제2 예비 스페이서(130c, 도 5) 및 제1 예비 스페이서(130b, 도 5)의 상부를 식각하여, 제1 및 제2 스페이서들(131b, 131c)을 각각 형성한다. 이 때, 상기 제1 스페이서(131b)는 상기 제2 스페이서(131c)보다 더 많이 식각되도록 할 수 있다. 따라서, 상기 제1 스페이서(131b) 상에서, 상기 절연 라이너(130a) 및 제2 스페이서(131c) 사이에는 리세스가 생길 수 있다.
상기 절연 라이너(130a), 제1 및 제2 스페이서들(131b, 131c), 몰드 패턴(146) 및 비트 라인 구조물(124) 표면을 따라 제2 마스크막을 형성하고, 상기 제2 마스크막을 이방성으로 식각한다. 따라서, 상기 절연 라이너(130a) 상에 제2 마스크 패턴(136a)을 형성할 수 있다. 상기 제2 마스크 패턴(136a)은 상기 비트 라인 구조물(124)의 상부 측벽 상에 형성될 수 있다.
이 후에, 도 20 및 21을 참조로 설명한 것과 동일한 공정을 수행할 수 있다. 또한, 도 12 내지 도 18을 참조로 설명한 것과 실질적으로 동일한 공정을 수행할 수 있다. 따라서, 도 22에 도시된 반도체 소자를 제조할 수 있다.
도 25는 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 25에 도시된 반도체 소자는 상기 콘택 구조물의 형상을 제외하고는 도 1 내지 3을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 25를 참조하면, 상기 콘택 구조물은 제1 폴리실리콘 패턴(132a)으로 이루어질 수 있다. 상기 콘택 구조물(132a)의 상부면은 상기 에어 스페이서(150)의 상부면보다 낮을 수 있다. 따라서, 상기 콘택 구조물(132a)의 상부면은 이웃하는 제2 마스크 패턴(136)의 저면보다 낮게 위치할 수 있다. 상기 콘택 구조물(132a)은 제2 방향의 단면이 T자 형상을 갖지 않을 수 있다.
한편, 상기 절연 구조물(154)은 내부에 에어갭(152)이 포함될 수 있다.
도 26 내지 도 30은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
본 실시예에 따른 제조 방법은 도 25에 도시된 반도체 소자를 제조하는 방법에 관한 것이다. 이하에서 설명하는 제조 방법은 상기 콘택 구조물을 형성하는 방법을 제외하고는 도 5 내지 도 18을 참조로 설명한 것과 실질적으로 동일하다.
먼저, 도 5 내지 도 9를 참조로 설명한 것과 동일한 공정을 수행하여 도 9에 도시된 구조를 형성할 수 있다.
도 26을 참조하면, 상기 제1 예비 폴리실리콘 패턴(132) 및 상기 비트 라인 구조물(124) 상에 몰드막(156)을 형성한다. 상기 몰드막(156)은 증착 공정 또는 스핀 코팅 공정을 통해 형성할 수 있다. 상기 몰드막(156)은 상기 비트 라인 구조물 사이의 갭 부위를 완전하게 채우도록 형성할 수 있다. 상기 몰드막(156)은 상기 제1 스페이서(131b)와 높은 식각 선택비를 갖는 물질을 포함할 수 있다.
일부 실시예에서, 상기 몰드막(156)을 평탄화하는 공정이 더 포함될 수도 있다.
도 27을 참조하면, 상기 몰드막(156) 상에 제3 마스크 패턴들(158)을 형성한다. 상기 제3 마스크 패턴들(158)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 비트 라인 구조물들(124) 사이에서 상기 제3 마스크 패턴(158)이 형성되는 부위는 상기 반도체 기판(100)의 제1 불순물 영역(112a)과 수직 방향으로 서로 대향할 수 있다. 즉, 상기 비트 라인 구조물들(124) 사이에서 상기 제3 마스크 패턴(158)이 형성되는 부위는 콘택 구조물이 형성될 영역일 수 있다.
상기 제3 마스크 패턴(158)을 식각 마스크로 사용하여 상기 몰드막(156)을 제거함으로써, 몰드 패턴(156a)을 형성한다. 따라서, 상기 몰드막이 제거된 부위에는 상기 제1 예비 폴리실리콘 패턴(132)이 노출될 수 있다.
도 28을 참조하면, 상기 몰드 패턴(156a) 및 제3 마스크 패턴(158)을 식각 마스크로 사용하여 상기 제1 예비 폴리실리콘 패턴(132)을 식각한다. 따라서, 상기 제1 불순물 영역(112a)과 접촉하는 필러 형상의 콘택 구조물들(132a)이 형성될 수 있다. 또한, 상기 콘택 구조물들(132a) 및 상기 비트 라인 구조물들(124) 사이에는 제1 개구부(144)가 형성될 수 있다.
상기 콘택 구조물(132a)의 상부면은 상기 제1 스페이서(131b)의 상부면보다 낮게 배치될 수 있다. 상기 콘택 구조물(132a) 상에는 상기 몰드 패턴(156a)이 덮혀 있을 수 있다. 예시적인 실시예에서, 상기 식각 공정 중에 상기 제3 마스크 패턴(158)의 일부 또는 전부가 제거될 수 있다.
도 29를 참조하면, 상기 비트 라인 구조물(124)의 양 측에 구비되는 상기 제1 및 제2 스페이서들(131b, 131c)을 제거한다. 상기 제1 및 제2 스페이서들(131b, 131c)을 제거하는 공정은 등방성 식각 공정을 포함할 수 있다.
즉, 상기 제1 개구부(144) 측벽에 노출되는 제1 및 제2 스페이서들(131b, 141c)을 식각하고, 상기 제1 개구부(144)를 통해 식각 소오스를 유입함으로써 상기 콘택 구조물(132a)과 상기 비트 라인 사이에 개재된 제1 스페이서(131b)를 식각할 수 있다.
상기 콘택 구조물(132a)과 상기 비트 라인 구조물(124)사이에 개재된 제1 스페이서(131b)가 제거됨으로써, 상기 콘택 구조물(132a)과 상기 비트 라인 구조물 사이에 에어 스페이서(150)가 형성될 수 있다. 상기 에어 스페이서(150)는 상기 콘택 구조물(132a)과 각각 대향할 수 있다. 상기 에어 스페이서들(150)은 상기 제1 방향으로 서로 이격되면서 배치될 수 있다.
상기 식각 공정에 의해, 제1 개구부(144)의 내부가 일부 확장된 제2 개구부(144a)가 형성될 수 있다. 상기 제2 개구부(144a)는 제1 폭을 갖는 하부, 제1 폭보다 큰 제2 폭을 갖는 중간 부위 및 상기 제2 폭보다 작은 제3 폭을 갖는 상부를 포함할 수 있다.
도 30을 참조하면, 상기 제2 개구부(144a) 내부를 채우면서 상기 비트 라인 구조물(124) 및 몰드 패턴(156a) 상에 절연막을 형성한다. 상기 비트 라인 구조물(124)의 상부면이 노출되도록 상기 절연막을 평탄화함으로써 상기 제2 개구부 내부에 절연 구조물(154)을 형성한다. 상기 절연 구조물(154) 내부에는 에어갭(152)이 포함될 수 있다.
이 후, 상기 몰드 패턴(156a)을 제거할 수 있다. 계속하여, 상기 콘택 구조물(140b)과 전기적으로 연결되는 패드 구조물 및 커패시터를 형성하는 공정을 수행함으로서, 도 25에 도시된 반도체 소자를 제조할 수 있다.
도 31은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 31에 도시된 반도체 소자는 제2 마스크 패턴의 형상을 제외하고는 도 25를 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 31을 참조하면, 상기 비트 라인 구조물(124)의 상부 측벽 상의 절연 라이너막(130a) 상에 제2 마스크 패턴(136a)이 구비될 수 있다. 상기 제2 마스크 패턴(136a)은 하부가 측방으로 돌출된 형상을 가질 수 있다. 즉, 상기 제2 마스크 패턴(136a)의 하부는 상기 제2 방향으로 제1 두께를 갖고, 상기 제2 마스크 패턴(136a)의 상부는 상기 제2 방향으로 상기 제1 두께보다 작은 제2 두께를 가질 수 있다.
예시적인 실시예에서, 상기 콘택 구조물(132a)의 상부면은 상기 제2 마스크 패턴(136a)의 돌출된 부위의 상부면보다 낮을 수 있다. 따라서, 상기 콘택 구조물(132a)은 제2 방향의 단면이 T자 형상을 갖지 않을 수 있다.
이하에서, 도 32에 도시된 반도체 소자의 제조 방법을 설명한다.
먼저, 도 5 내지 도 8을 참조로 설명한 것과 동일한 공정을 수행하여 도 8에 도시된 구조를 형성할 수 있다. 이 후, 도 23을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 제2 마스크 패턴을 형성할 수 있다. 계속하여, 도 26 내지 도 30을 참조로 설명한 것과 실질적으로 동일한 공정을 수행할 수 있다. 따라서, 도 31에 도시된 것과 같은 반도체 소자를 제조할 수 있다.
도 32 및 도 33은 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다.
도 32 및 도 33을 참조하면, 상기 콘택 구조물(140b)과 비트 라인 구조물(124) 사이에 제1 에어 스페이서(151a)가 구비될 수 있다. 상기 제1 에어 스페이서(151a)는 도 1 내지 3을 참조로 설명한 에어 스페이서와 실질적으로 동일할 수 있다. 상기 비트 라인 구조물(124)과 절연 구조물(154a)의 사이에는 제2 에어 스페이서(151b)가 구비될 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 에어 스페이서(151a, 151b)는 서로 연통하면서 제1 방향으로 연장되는 형상을 가질 수 있다. 따라서, 상기 비트 라인 구조물(124)의 측벽 상에는 상기 비트 라인 구조물(124)을 따라 연장되는 제1 및 제2 에어 스페이서(151a, 151b)가 교대로 반복 배치될 수 있다. 상기 제1 및 제2 에어 스페이서들(151a, 151b)은 제1 방향으로 연장되는 하나의 에어 스페이서로 제공될 수 있다.
예시적인 실시예에서, 상기 비트 라인 구조물(124)의 상부면은 위치에 따라 제1 높이 및 상기 제1 높이보다 낮은 제2 높이를 가질 수 있다. 상기 제1 에어 스페이서(151a)와 인접하는 부위의 비트 라인 구조물(124)의 제1 상부면은 상기 제1 높이를 가질 수 있고, 상기 제2 에어 스페이서(151b)와 인접하는 부위의 비트 라인 구조물(124)의 제2 상부면은 상기 제2 높이를 가질 수 있다. 상기 비트 라인 구조물(124)의 제2 상부면은 상기 제2 에어 스페이서(151b)의 상부와 실질적으로 동일하거나 상기 제2 에어 스페이서(151b)의 상부보다 다소 높게 위치할 수 있다. 일 예로, 상기 비트 라인 구조물(124)의 제2 상부면은 상기 콘택 구조물(140b)의 상부면보다 낮게 위치할 수 있다.
상기 절연 구조물(154a)은 상기 비트 라인 구조물들(124) 및 콘택 구조물(140b)들 사이의 고립된 부위 내부에 위치할 수 있다. 즉, 상기 절연 구조물(154a)의 상부면은 상기 비트 라인 구조물(124)의 제2 상부면과 동일한 평면에 위치할 수 있다.
상기 절연 구조물(154a) 및 비트 라인 구조물(124)의 제2 상부면 상에는 절연막 패턴(172)이 구비될 수 있다. 예시적인 실시예에서, 상기 절연막 패턴(172)은 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제2 에어 스페이서(151b)는 상기 절연 라이너(130a), 제2 스페이서(131c), 절연 구조물(154a) 및 절연막 패턴(172)에 의해 둘러싸여 있는 공간일 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 에어 스페이서(151a, 151b)의 상부면은 상기 비트 라인 구조물(124)에 포함된 도전 패턴 구조물의 상부면보다 높을 수 있다.
상기 제1 방향으로 이웃하는 하나의 콘택 구조물(140b) 및 하나의 절연 구조물(154a)을 볼 때, 상기 콘택 구조물(140b) 및 절연 구조물(154a)의 제2 방향의 양 측에는 제1 방향으로 연장되는 제1 및 제2 에어 스페이서(151a, 151b)를 각각 포함할 수 있다. 그러나, 상기 콘택 구조물(140b)의 상기 제1 방향으로 양 측에는 빈 공간이 포함되지 않을 수 있다.
도 34 내지 도 36은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
본 실시예에 따른 제조 방법은 도 32 및 33에 도시된 반도체 소자를 제조하는 방법에 관한 것이다. 이하에서 설명하는 제조 방법은 상기 제2 에어 스페이서를 형성하는 방법을 제외하고는 도 4 내지 도 18을 참조로 설명한 것과 실질적으로 동일하다.
먼저, 도 5 내지 도 13을 참조로 설명한 것과 동일한 공정을 수행하여 도 13에 도시된 구조를 형성할 수 있다.
도 34를 참조하면, 상기 예비 콘택 구조물들(140a) 및 상기 비트 라인 구조물들(124) 사이에는 제1 개구부를 채우는 제3 절연막을 형성한다. 상기 제3 절연막은 상기 제1 스페이서와 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제3 절연막은 SiOC, 실리콘 질화물 또는 저유전 물질을 포함할 수 있다.
상기 제3 마스크 패턴(142)을 식각 마스크로 사용하여, 상기 제1 스페이서(131b)의 상부면이 노출되도록 상기 제3 절연막을 에치백한다. 따라서, 필러 형상의 절연 구조물(154a)이 형성될 수 있다. 상기 제3 절연막을 에치백하는 공정에서 상기 제1 마스크 패턴(122)의 적어도 일부가 함께 식각될 수 있다. 따라서, 상기 제3 마스크 패턴(142)에 의해 노출되는 부위의 상기 비트 라인 구조물(124)은 상대적으로 낮은 제2 높이를 가지게 될 수 있다.
도 35를 참조하면, 상기 비트 라인 구조물(124)의 양 측에 구비되는 상기 제1 스페이서(131b)를 제거한다. 상기 제1 스페이서(131b)를 제거하는 공정은 등방성 식각 공정을 포함할 수 있다.
구체적으로, 상기 절연 구조물(154a)의 양 측으로 노출되는 상기 제1 스페이서(131b)를 식각하고, 식각된 제1 스페이서(131b)를 통해 식각 소오스가 제공됨으로써 상기 예비 콘택 구조물(140a)의 측벽의 제1 스페이서(131b)도 식각될 수 있다.
따라서, 상기 예비 콘택 구조물(131b) 및 비트 라인 구조물(124) 사이에는 제1 에어 스페이서(151a)가 형성되고, 상기 절연 구조물(154a) 및 비트 라인 구조물(124) 사이에는 제2 에어 스페이서(151b)가 형성될 수 있다.
도 36을 참조하면, 상기 비트 라인 구조물(124) 및 상기 절연 구조물(154a) 상에 제4 절연막을 형성한다. 이 후, 상기 비트 라인 구조물(124)의 상부면이 노출되도록 상기 제4 절연막을 에치백하여 절연막 패턴(172)을 형성한다. 상기 절연막 패턴(172)에 의해 상기 제2 에어 스페이서(151b)의 상부가 덮혀질 수 있다.
이 후, 상기 예비 콘택 구조물(140a)의 상부를 식각하여 상기 예비 콘택 구조물(140a)보다 낮은 높이를 갖는 콘택 구조물(140b)을 형성한다. 상기 콘택 구조물(140b)의 상부면은 상기 제1 에어 스페이서(151a)의 상부면보다 높게 위치할 수 있다. 상기 콘택 구조물(140b)은 상기 제2 방향으로 절단한 단면에서 볼 때 T자 형상을 가질 수 있다.
상기 공정을 통해, 도 32 및 도 33에 도시된 반도체 소자를 제조할 수 있다.
이하에서는, 도 32 및 도 33에 도시된 반도체 소자를 제조하는 다른 방법을 설명한다. 이하에서 설명하는 제조 방법은 상기 제2 에어 스페이서를 형성하는 방법을 제외하고는 도 19 내지 도 21을 참조로 설명한 것과 실질적으로 동일하다.
먼저, 도 5를 참조로 설명한 것과 동일한 공정을 수행하여 도 5에 도시된 구조를 형성할 수 있다. 도 19 내지 도 21을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여, 도 21에 도시된 구조를 형성한다. 즉, 몰드 패턴을 이용함으로써 예비 폴리실리콘 구조물을 형성할 수 있다.
다음에, 도 12 및 도 13을 참조로 설명한 공정을 동일하게 수행함으로써, 도 13을 참조로 설명한 것과 동일한 구조의 예비 콘택 구조물을 형성할 수 있다.
이 후에, 도 34 내지 도 36을 참조로 설명한 공정을 수행함으로써, 도 32 및 도 33에 도시된 반도체 소자를 제조할 수 있다.
도 37은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 37에 도시된 반도체 소자는 상기 콘택 구조물의 형상을 제외하고는 도 32 및 33을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 37을 참조하면, 콘택 구조물(132a)의 상부면은 상기 제1 에어 스페이서(151a)의 상부면보다 낮을 수 있다. 따라서, 상기 콘택 구조물(132a)의 상부면은 이웃하는 제2 마스크 패턴(136)의 저면보다 낮게 위치할 수 있다. 상기 콘택 구조물(132a)은 제2 방향의 단면이 T자 형상을 갖지 않을 수 있다.
상기 반도체 소자는 상기 비트 라인 구조물(124)과 콘택 구조물(132a) 사이에 제1 에어 스페이서(151a)가 구비되고, 상기 비트 라인 구조물(124)과 절연 구조물(154a)의 사이에 제2 에어 스페이서(151b)가 구비될 수 있다.
이하에서는, 도 37에 도시된 반도체 소자를 제조하는 방법을 설명한다.
먼저, 도 5 내지 도 9를 참조로 설명한 것과 동일한 공정을 수행하여 도 9에 도시된 구조를 형성할 수 있다. 이 후, 도 26 내지 도 28을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여, 도 28에 도시된 구조를 형성한다. 즉, 상기 제1 불순물 영역과 접촉하는 필러 형상의 콘택 구조물들이 형성될 수 있다. 또한, 상기 콘택 구조물들 및 상기 비트 라인 구조물들 사이에는 제1 개구부가 형성될 수 있다.
다음에, 도 34 내지 도 36을 참조로 설명한 공정을 동일하게 수행한다. 따라서, 도 37에 도시된 반도체 소자를 제조할 수 있다.
도 38은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 38에 도시된 반도체 소자는 제2 마스크 패턴(136a)의 형상을 제외하고는 도 37을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 38을 참조하면, 상기 비트 라인 구조물(124)의 상부 측벽 상에 제2 마스크 패턴(136a)이 구비될 수 있다. 상기 제2 마스크 패턴(136a)은 하부가 측방으로 돌출된 형상을 가질 수 있다. 즉, 상기 제2 마스크 패턴(136a)의 하부는 상기 제2 방향으로 제1 두께를 갖고, 상기 제2 마스크 패턴의 상부는 상기 제2 방향으로 상기 제1 두께보다 작은 제2 두께를 가질 수 있다.
예시적인 실시예에서, 상기 콘택 구조물(132a)의 상부면은 상기 제2 마스크 패턴(136a)의 돌출된 부위의 상부면보다 낮게 위치할 수 있다. 상기 콘택 구조물(132a)은 제2 방향의 단면이 T자 형상을 갖지 않을 수 있다.
이하에서는, 도 38에 도시된 반도체 소자를 제조하는 방법을 설명한다.
먼저, 도 5 내지 도 8을 참조로 설명한 것과 동일한 공정을 수행하여 도 8에 도시된 구조를 형성할 수 있다. 이 후, 도 26 내지 도 28을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여, 도 28에 도시된 구조를 형성한다. 즉, 상기 제1 불순물 영역과 접촉하는 필러 형상의 콘택 구조물들이 형성될 수 있다. 또한, 상기 콘택 구조물들 및 상기 비트 라인 구조물들 사이에는 제1 개구부가 형성될 수 있다.
다음에, 도 34 내지 도 36을 참조로 설명한 공정을 동일하게 수행한다. 따라서, 도 38에 도시된 반도체 소자를 제조할 수 있다.
도 39는 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 39에 도시된 반도체 소자는 에어 스페이서 및 에어 갭을 포함하지 않고, 스페이서 구조물을 포함하는 것을 제외하고는 도 1 내지 3을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 39를 참조하면, 상기 콘택 구조물(140b) 및 상기 비트 라인 구조물들(124) 사이에 스페이서 구조물(134)이 포함될 수 있다. 상기 스페이서 구조물(134)은 제1 스페이서(131b) 및 제2 스페이서(131c)를 포함할 수 있다. 상기 스페이서 구조물(134)은 상기 비트 라인 구조물(124) 측벽 상의 절연 라이너(130a) 상에 형성될 수 있다.
예시적인 실시예에서, 상기 절연 라이너(130a) 및 제2 스페이서(131c)는 실리콘 질화물을 포함하고, 상기 제1 스페이서(131b)는 실리콘 산화물을 포함할 수 있다.
상기 스페이서 구조물(134)은 상기 제2 마스크 패턴(136)의 저면 아래에 위치할 수 있다. 즉, 상기 스페이서 구조물(134)의 상부는 상기 제2 마스크 패턴(136)의 저면보다 낮을 수 있다. 상기 스페이서 구조물들(134)은 상기 콘택 구조물(140b)의 측벽 부위에만 형성되므로, 제1 방향으로 서로 이격되면서 배치될 수 있다. 상기 스페이서 구조물(134)은 제1 방향으로 더 긴 형상을 가질 수 있다. 상기 스페이서 구조물(134)의 제2 방향의 폭은 상기 제2 마스크 패턴(136)의 제2 방향의 폭보다 넓을 수 있다.
상기 콘택 구조물(140b)은 이웃하는 제2 마스크 패턴(136)의 저면보다 낮게 위치하는 제1 부위와 상기 제2 마스크 패턴(136)의 저면보다 높게 위치하는 제2 부위를 포함할 수 있다. 예시적인 실시예에서, 상기 콘택 구조물(140b)의 제1 부위의 제2 방향의 폭은 상기 콘택 구조물(140b)의 제2 부위의 제2 방향의 폭보다 더 좁을 수 있다. 즉, 제2 방향으로 절단한 단면에서 볼 때, 상기 콘택 구조물(140b)은 T자 형상을 가질 수 있다.
상기 절연 구조물(154b)은 상기 비트 라인 구조물(124) 사이 및 상기 콘택 구조물들(140b) 사이에 배치될 수 있다. 상기 절연 구조물(154b)은 에어갭을 포함하지 않을 수 있다.
도 40은 도 39에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 단면도이다.
먼저, 도 5 내지 도 15를 참조로 설명한 것과 동일한 공정을 수행하여 도 15에 도시된 구조를 형성할 수 있다.
도 40을 참조하면, 상기 제2 개구부 내부를 채우면서 상기 비트 라인 구조물(124) 및 예비 콘택 구조물(140a) 상에 절연막을 형성한다. 상기 비트 라인 구조물의 상부면이 노출되도록 상기 절연막을 평탄화함으로써 상기 제2 개구부 내부에 절연 구조물(154b)을 형성한다.
상기 절연막은 매립 특성이 우수한 물질 및 증착 공정을 사용하여 형성할 수 있다. 예시적인 실시예에서, 상기 절연막은 스핀 코팅 공정, 원자층 적층 공정, 화학 기상 증착 공정 등을 수행하여 형성할 수 있다. 따라서, 상기 제2 개구부 내부를 절연막으로 완전하게 채워서 빈공간이 생기지 않도록 할 수 있다. 또한, 상기 제2 개구부와 연통되어 있는 에어 스페이서 부위도 상기 절연막으로 완전하게 채워질 수 있다. 따라서, 상기 에어 스페이서는 제거되고 절연 물질을 포함하는 제1 스페이서(131b)가 다시 형성될 수 있다.
이 후, 도 18을 참조로 설명한 공정을 수행함으로써, 도 39에 도시된 반도체 소자를 제조 할 수 있다.
도 39에 도시된 반도체 소자는 아래의 방법으로 제조될 수도 있다.
먼저, 도 5를 참조로 설명한 것과 동일한 공정을 수행하여 도 5에 도시된 구조를 형성할 수 있다. 이 후, 도 19 내지 도 21을 참조로 설명한 공정을 수행하여 도 21에 도시된 구조를 형성할 수 있다. 즉, 상기 비트 라인 구조물 사이에 예비 폴리실리콘 구조물을 형성할 수 있다.
계속하여, 도 12 및 도 15를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 도 15에 도시된 구조를 형성할 수 있다. 이 후, 도 43을 참조로 설명한 공정을 수행하고, 도 18을 참조로 설명한 공정을 수행함으로써 도 42에 도시된 반도체 소자를 제조 할 수 있다.
도 41은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 41에 도시된 반도체 소자는 에어 스페이서 및 에어갭을 포함하지 않고, 스페이서 구조물을 포함하는 것을 제외하고는 도 1 내지 3을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 41을 참조하면, 상기 비트 라인 구조물(124) 및 콘택 구조물(140b) 사이와 상기 비트 라인 구조물(124) 및 절연 구조물(154b) 사이에 스페이서 구조물(134)이 구비될 수 있다. 상기 스페이서 구조물(134)은 상기 비트 라인 구조물(124)의 측벽을 따라 제1 방향으로 연장되는 형상을 가질 수 있다.
상기 비트 라인 구조물(124) 및 절연 구조물(154b) 사이의 스페이서 구조물(134)의 상부면은 상기 비트 라인 구조물(124) 및 콘택 구조물(140b) 사이의 스페이서 구조물(134)의 상부면보다 더 라운드된 형상을 가질 수 있다.
상기 스페이서 구조물(134)은 제1 스페이서(131b) 및 제2 스페이서(131c)를 포함할 수 있다.
상기 스페이서 구조물(134)은 상기 제2 마스크 패턴(136)의 저면 아래에 위치할 수 있다. 즉, 상기 스페이서 구조물(134)의 상부는 상기 제2 마스크 패턴(136)의 저면보다 낮을 수 있다.
상기 콘택 구조물(140b)은 상기 제2 방향으로 절단한 단면에서 볼 때, T자 형상을 가질 수 있다.
상기 절연 구조물(154b)과 상기 비트 라인 구조물(124) 사이에 상기 스페이서 구조물(134)이 구비됨에 따라, 상기 절연 구조물(154b)은 상기 제2 방향의 하부 폭보다 상기 제2 방향의 상부폭이 더 넓은 형상을 가질 수 있다. 상기 절연 구조물(154b)은 에어갭을 포함하지 않을 수 있다.
도 42는 도 41에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 단면도이다.
먼저, 도 5 내지 도 13을 참조로 설명한 것과 동일한 공정을 수행하여 도 13에 도시된 구조를 형성할 수 있다.
도 42를 참조하면, 상기 제1 개구부 내부를 채우면서 상기 비트 라인 구조물 및 예비 콘택 구조물 상에 절연막을 형성한다. 상기 비트 라인 구조물의 상부면이 노출되도록 상기 절연막을 평탄화함으로써 상기 제1 개구부 내부에 절연 구조물(154b)을 형성한다. 즉, 이 전의 공정에서 형성된 상기 스페이서 구조물(134)을 제거하지 않을 수 있다.
이 후, 도 18을 참조로 설명한 공정을 수행함으로써, 도 41에 도시된 반도체 소자를 제조할 수 있다.
이하에서는, 도 41에 도시된 반도체 소자를 제조하는 다른 방법을 설명한다.
먼저, 도 5를 참조로 설명한 것과 동일한 공정을 수행하여 도 5에 도시된 구조를 형성할 수 있다. 이 후, 도 19 내지 도 21을 참조로 설명한 공정을 수행하여 예비 폴리실리콘 구조물을 형성한다.
계속하여, 도 12 및 도 13을 참조로 설명한 공정을 수행함으로써, 예비 콘택 구조물을 형성한다. 이 후, 도 42를 참조로 설명한 공정을 수행하고, 도 18을 참조로 설명한 공정을 수행함으로써 도 41에 도시된 반도체 소자를 제조 할 수 있다.
도 43은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 43에 도시된 반도체 소자는 콘택 구조물의 형상을 제외하고는 도 43을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 43을 참조하면, 상기 콘택 구조물(132a) 및 상기 비트 라인 구조물들(124) 사이에 스페이서 구조물(134)이 포함될 수 있다.
상기 스페이서 구조물들(134)은 상기 콘택 구조물(132a)의 측벽 부위에만 형성되므로, 제1 방향으로 서로 이격되면서 배치될 수 있다. 상기 스페이서 구조물(134)은 제1 방향으로 더 긴 형상을 가질 수 있다. 상기 스페이서 구조물(134)의 제2 방향의 폭은 상기 제2 마스크 패턴(136)의 제2 방향의 폭보다 넓을 수 있다.
상기 콘택 구조물(132a)의 상부면은 상기 스페이서 구조물(134)의 상부면보다 낮게 위치할 수 있다.
상기 절연 구조물(154b)은 상기 비트 라인 구조물(124) 사이 및 상기 콘택 구조물들(132a) 사이에 배치될 수 있다. 상기 절연 구조물(154b)은 에어갭을 포함하지 않을 수 있다.
도 44 및 도 45는 도 43에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 단면도이다.
먼저, 도 5 내지 도 9를 참조로 설명한 것과 동일한 공정을 수행하여 도 9에 도시된 구조를 형성할 수 있다. 이 후, 도 27을 참조로 설명한 것과 동일한 공정을 수행하여 도 27에 도시된 구조를 형성할 수 있다. 상기 공정을 수행하면, 상기 몰드막이 제거된 부위에는 상기 예비 폴리실리콘 구조물 및 스페이서 구조물의 상부면이 노출될 수 있다.
도 44를 참조하면, 상기 비트 라인 구조물(124)의 양 측에 구비되는 상기 제1 스페이서(141b)를 제거한다. 상기 제1 스페이서(141b)를 제거하는 공정은 등방성 식각 공정을 포함할 수 있다. 상기 제1 스페이서(141b)가 제거된 부위는 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
도 45를 참조하면, 상기 몰드 패턴(156a) 및 제3 마스크 패턴(158)을 식각 마스크로 사용하여 상기 예비 폴리실리콘 패턴(132)을 식각한다. 따라서, 상기 제1 불순물 영역(112a)과 접촉하는 필러 형상의 콘택 구조물들(132a)이 형성될 수 있다. 또한, 상기 콘택 구조물들(132a) 및 상기 비트 라인 구조물들(124) 사이에는 제2 개구부가 형성될 수 있다.
이 후, 상기 제2 개구부 내부를 채우면서 상기 비트 라인 구조물(124) 및 몰드 패턴(156a) 상에 절연막을 형성한다. 상기 비트 라인 구조물의 상부면이 노출되도록 상기 절연막을 평탄화함으로써 상기 제2 개구부 내부에 절연 구조물을 형성한다. 에시적인 실시예에서, 상기 제2 개구부 내부를 절연막으로 완전하게 채워서 빈공간이 생기지 않도록 할 수 있다. 이 경우, 상기 절연 구조물 내부에는 에어갭을 포함하지 않을 수 있다.
일부 실시예에서, 상기 절연막을 형성할 때 상기 제2 개구부 중심 부위에 빈 공간이 생길 수 있다. 이 경우, 상기 절연 구조물 내부에는 에어갭이 포함될 수 있다. 예시적인 실시예에서, 상기 에어갭은 상기 비트 라인 구조물의 도전 패턴 구조물과 대향할 수 있다.
다음에, 상기 몰드 패턴을 제거할 수 있다. 계속하여, 상기 콘택 구조물(132a)과 전기적으로 연결되는 패드 구조물 및 커패시터를 형성하는 공정을 수행함으로서, 도 43에 도시된 반도체 소자를 제조할 수 있다.
도 46은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 46에 도시된 반도체 소자는 콘택 구조물의 형상을 제외하고는 도 43을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 46을 참조하면, 상기 비트 라인 구조물(124) 및 콘택 구조물(132a) 사이와 상기 비트 라인 구조물(124) 및 절연 구조물(154b) 사이에 스페이서 구조물(134)이 구비될 수 있다. 상기 스페이서 구조물(134)은 상기 비트 라인 구조물(124) 측벽을 따라 제1 방향으로 연장되는 형상을 가질 수 있다.
상기 콘택 구조물(132a)의 상부면은 상기 스페이서 구조물(134)의 상부면보다 낮게 위치할 수 있다.
상기 절연 구조물(154b)은 상기 비트 라인 구조물(124) 사이 및 상기 콘택 구조물들(132a) 사이에 배치될 수 있다. 상기 절연 구조물(154b)은 에어갭을 포함하지 않을 수 있다.
도 47은 도 46에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 단면도이다. (no air no T) spacer 2개 도 7
먼저, 도 5 내지 도 9를 참조로 설명한 것과 동일한 공정을 수행하여 도 9에 도시된 구조를 형성할 수 있다. 이 후, 도 27을 참조로 설명한 것과 동일한 공정을 수행하여 도 27에 도시된 구조를 형성할 수 있다. 상기 공정을 수행하면, 상기 몰드막이 제거된 부위에는 상기 예비 폴리실리콘 구조물 및 스페이서 구조물의 상부면이 노출될 수 있다.
도 50을 참조하면, 상기 몰드 패턴(156a) 및 제3 마스크 패턴을 식각 마스크로 사용하여 상기 예비 폴리실리콘 구조물을 식각한다. 따라서, 상기 제1 불순물 영역(112a)과 접촉하는 필러 형상의 콘택 구조물들(132a)이 형성될 수 있다. 또한, 상기 콘택 구조물들(132a) 및 상기 비트 라인 구조물들(124) 사이에는 제2 개구부가 형성될 수 있다.
이 후, 상기 제2 개구부 내부를 채우면서 상기 비트 라인 구조물(124) 및 몰드 패턴 상에 절연막을 형성한다. 상기 비트 라인 구조물(124)의 상부면이 노출되도록 상기 절연막을 평탄화함으로써 상기 제2 개구부 내부에 절연 구조물(154b)을 형성한다.
에시적인 실시예에서, 상기 제2 개구부 내부를 절연막으로 완전하게 채워서 빈공간이 생기지 않도록 할 수 있다. 이 경우, 상기 절연 구조물(154b) 내부에는 에어갭을 포함하지 않을 수 있다.
이 후, 상기 몰드 패턴(156a)을 제거할 수 있다. 계속하여, 상기 콘택 구조물(132a)과 전기적으로 연결되는 패드 구조물 및 커패시터를 형성하는 공정을 수행함으로서, 도 49에 도시된 반도체 소자를 제조할 수 있다.
설명한 것과 같이, 반도체 소자는 에어 스페이서 및 에어갭이 구비됨에 따라 도전 구조물들 사이의 기생 커패시턴스가 감소될 수 있다.

Claims (10)

  1. 기판 상에 구비되고 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향으로 이격되게 배치되는 복수의 도전 구조물들;
    상기 도전 구조물들 사이에 구비되고, 상기 제1 방향으로 이격되게 배치되는 복수의 콘택 구조물들;
    상기 도전 구조물들 사이 및 콘택 구조물들 사이의 공간 내에 배치되는 절연 구조물들; 및
    상기 각각의 도전 구조물과 콘택 구조물 사이에 배치되는 에어 스페이서들을 포함하고, 상기 에어 스페이서들은 상기 제1 방향으로 이격되게 배치되는 반도체 소자.
  2. 제1항에 있어서, 상기 절연 구조물 내부에는 에어갭을 포함하는 반도체 소자.
  3. 제1항에 있어서, 상기 콘택 구조물의 상부면은 상기 도전 구조물의 상부면보다 낮고, 상기 에어 스페이서의 상부면보다는 높게 배치되는 반도체 소자.
  4. 제1항에 있어서, 상기 콘택 구조물은 상기 제2 방향의 상부폭이 상기 제2 방향의 하부폭보다 더 넓은 형상을 갖는 반도체 소자.
  5. 제1항에 있어서, 상기 콘택 구조물의 상부면은 상기 에어 스페이서의 상부면보다 낮게 배치되는 반도체 소자.
  6. 제1항에 있어서, 상기 도전 구조물은 도전 패턴 및 제1 마스크 패턴이 적층된 구조를 갖는 반도체 소자.
  7. 제6항에 있어서, 상기 제1 마스크 패턴의 상부 측벽 상에 상기 에어 스페이서의 제2 방향의 폭보다 더 좁은 폭을 갖는 제2 마스크 패턴이 더 구비되는 반도체 소자.
  8. 제7항에 있어서, 상기 제2 마스크 패턴은 제2 방향의 하부폭이 제2 방향의 상부폭보다 넓은 반도체 소자.
  9. 기판 상에 구비되고 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향으로 이격되게 배치되고, 도전 패턴 및 제1 마스크 패턴이 적층된 구조를 갖는 복수의 도전 구조물들;
    상기 도전 구조물들 사이에서 상기 기판 표면 부위와 접촉하고, 상기 제1 방향으로 이격되게 배치되는 복수의 콘택 구조물들;
    상기 도전 구조물들 사이 및 콘택 구조물들 사이의 공간 내에 배치되고 내부에 에어갭을 포함하는 절연 구조물들; 및
    상기 각각의 도전 구조물의 하부와 콘택 구조물 사이에 배치되는 에어 스페이서들을 포함하고,
    상기 에어 스페이서들 및 에어갭은 상기 도전 구조물에 포함되는 도전 패턴과 대향하게 배치되는 반도체 소자.
  10. 제9항에 있어서, 상기 콘택 구조물의 제1 방향의 양 측과 대향하여 각각 에어갭이 구비되고, 상기 콘택 구조물의 제2 방향의 양 측과 대향하여 각각 에어 스페이서가 구비되고, 상기 콘택 구조물의 측벽과 대향하도록 배치된 에어 스페이서들 및 에어갭들은 서로 이격되는 반도체 소자.
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