KR20190133326A - 수직형 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

수직형 반도체 소자는, 기판 상에, 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고, 가장자리는 계단 형상을 갖고, 각각의 도전 패턴들에는 계단 부위의 상면에 해당하는 패드 영역을 포함하는 도전 패턴 구조물이 구비될 수 있다. 상기 패드 영역의 상부면의 적어도 일부분과 접하는 패드 도전 패턴이 구비될 수 있다. 상기 패드 도전 패턴 상부면을 덮는 마스크 패턴이 구비될 수 있다. 상기 마스크 패턴을 관통하여 상기 패드 도전 패턴과 접촉하는 콘택 플러그를 포함할 수 있다.

Description

수직형 반도체 소자 및 이의 제조 방법{VERTICAL SEMICONDUCTOR DEVICES}
본 발명은 수직형 반도체 소자에 관한 것이다. 보다 상세하게는, 구조적 안정성을 갖는 수직형 반도체 소자에 관한 것이다.
최근, 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 반도체 소자가 개발되고 있다. 상기 수직형 반도체 소자는 상기 메모리 셀들과 각각 전기적으로 연결되는 콘택 플러그들이 포함될 수 있다.
본 발명의 일 과제는 전기적 불량이 감소되는 수직형 반도체 소자를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판 상에, 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고, 가장자리는 계단 형상을 갖고, 각각의 도전 패턴들에는 계단 부위의 상면에 해당하는 패드 영역을 포함하는 도전 패턴 구조물이 구비될 수 있다. 상기 패드 영역의 상부면의 적어도 일부분과 접하는 패드 도전 패턴이 구비될 수 있다. 상기 패드 도전 패턴 상부면을 덮는 마스크 패턴이 구비될 수 있다. 상기 마스크 패턴을 관통하여 상기 패드 도전 패턴과 접촉하는 콘택 플러그를 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판 상에, 도전 패턴들 및 절연막 패턴들이 상기 기판과 수직한 방향으로 번갈아 적층되고, 상기 도전 패턴들은 상기 기판 표면과 수평한 제1 방향으로 연장되고, 각 도전 패턴들의 가장자리는 상부에 형성되는 도전 패턴에 의해 겹쳐지지 않도록 상기 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 계단 형상을 갖고, 상기 도전 패턴들은 상기 계단의 상부면에 해당하는 패드 영역들을 포함하는 도전 패턴 구조물이 구비될 수 있다. 상기 패드 영역들 상에는 상기 패드 영역들에서 제1 및 제2 방향의 상부 계단과 경계가 되는 부위로부터 이격되게 배치되고 도전 물질을 포함하는 패드 도전 패턴들이 각각 구비될 수 있다. 상기 패드 도전 패턴들 상에 마스크 패턴들이 구비될 수 있다. 그리고, 상기 패드 도전 패턴들과 각각 접촉하고 상기 도전 패턴들과 전기적으로 연결되는 콘택 플러그들을 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판 상에, 도전 패턴들 및 절연 패턴이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고, 가장자리는 계단 형상을 갖고, 각각의 도전 패턴들에는 계단 부위의 상면에 해당하는 패드 영역을 포함하는 도전 패턴 구조물이 구비될 수 있다. 상기 도전 패턴 구조물에서 상기 계단 부위의 측벽을 덮는 스페이서가 구비될 수 있다. 상기 패드 영역 상에 상기 스페이서와 이격되게 배치되는 패드 도전 패턴이 구비될 수 있다. 상기 패드 도전 패턴 상부면을 덮는 마스크 패턴이 구비될 수 있다. 상기 마스크 패턴을 관통하여 상기 패드 도전 패턴과 접촉하는 콘택 플러그를 포함될 수 있다.
예시적인 실시예들에 따르면, 상기 수직형 반도체 소자는 콘택 구조물의 접촉 불량이 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 2a 내지 도 2c는 각각 일부 예시적인 실시예들에 따른 수직형 반도체 소자의 일부분을 나타내는 단면도이다.
도 3 및 도 4는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도 및 사시도이다.
도 5 내지 도 18은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들, 평면도들 및 사시도들이다.
도 19 내지 도 21은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 22는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 23 내지 도 25는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 26은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 27은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다. 도 2a 내지 도 2c는 각각 일부 예시적인 실시예들에 따른 수직형 반도체 소자의 일부분을 나타내는 단면도이다. 도 3 및 도 4는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도 및 사시도이다. 도 4에서는 콘택 플러그가 생략되어 있다.
도 1 내지 4를 참조하면, 기판(100) 상에 절연 패턴들(102a) 및 도전 패턴들(104a)이 번갈아 반복하여 상기 기판(100) 표면과 수직한 제3 방향으로 적층되는 구조를 갖는 도전 패턴 구조물(106a)이 구비될 수 있다. 상기 도전 패턴들(104a)의 가장자리는 계단 형상을 가질 수 있다. 상기 각 도전 패턴(104a)에는 각 계단 부위의 상면에 해당하는 패드 영역이 포함될 수 있다. 상기 패드 영역의 상부면의 일부분과 접하는 패드 도전 패턴(112a, 112b)이 구비될 수 있다. 상기 패드 도전 패턴(112a, 112b)의 상부면을 덮는 마스크 패턴(116a)이 구비될 수 있다. 상기 마스크 패턴(116a)을 관통하여 상기 패드 도전 패턴(112a, 112b)과 접촉하는 콘택 플러그(134)를 포함할 수 있다. 상기 도전 패턴 구조물(106a)의 계단 부위의 측벽을 덮는 스페이서(110a, 110b) 및 상기 도전 패턴 구조물(106a)을 관통하는 채널 구조물(128)이 더 포함될 수 있다.
상기 기판(100)은 반도체 기판, 예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
상기 도전 패턴 구조물(106a)은 상기 기판(100) 표면과 수평한 제1 방향으로 연장될 수 있다. 상기 도전 패턴 구조물(106a)은 복수개가 구비되고, 상기 제1 방향과 실질적으로 수직한 제2 방향으로 서로 이격되면서 각각 배치될 수 있다. 상기 도전 패턴 구조물(106a) 사이에는 개구부(136)가 포함될 수 있다. 상기 개구부(136)에 의해 셀 블록을 구분될 수 있으므로, 상기 개구부(136)는 셀 블록 단위로 배치될 수 있다.
각각의 도전 패턴들(104a)은 상부에 형성되는 도전 패턴(104a)에 의해 오버랩되지 않는 부위를 포함할 수 있으며, 상기 부위는 상기 패드 영역들로 제공될 수 있다. 상기 패드 영역들은 각각 서로 다른 평면에 위치할 수 있다.
예시적인 실시예에서, 상기 도전 패턴 구조물(106a)은 상기 제1 방향으로도 계단 형상을 가질 수 있고, 상기 제2 방향으로도 계단 형상을 갖도록 형성할 수 있다. 상기 도전 패턴 구조물(106a)에서 제1 방향으로 형성되는 1층의 계단 내에는 복수의 도전 패턴들을 포함할 수 있다. 상기 1층의 계단 내에 포함되는 도전 패턴(104a)의 적층 수와 상기 제2 방향으로 형성되는 계단의 층수가 동일할 수 있다. 도시된 것과 같이, 상기 도전 패턴 구조물(106a)에서 제1 방향으로 형성되는 1층의 계단 내에는 2개의 도전 패턴(104a)이 포함될 수 있고, 이 경우 상기 제2 방향으로는 2층의 계단이 형성될 수 있다.
예시적인 실시예에서, 상기 도전 패턴(104a)은 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 상기 도전 패턴(104a)은 건식 식각에 의해 용이하게 제거될 수 있는 금속 물질을 포함할 수 있다. 예를들어, 상기 도전 패턴(104a)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
예시적인 실시예에서, 상기 도전 패턴(104a)은 그라운드 선택 라인(ground selection line, GSL), 스트링 선택 라인(string selection line, SSL) 및 상기 접지 선택 라인과 스트링 선택 라인들 사이에 워드 라인들을 포함할 수 있다.
상기 스페이서(110)는 제1 및 제2 스페이서(110a, 110b)를 포함할 수 있다.
도 3 및 도 4를 참조하면, 상기 제1 스페이서(110a)는 상기 제2 방향으로의 최상부의 계단 상면에 해당되는 패드 영역과 접하는 상부 계단의 측벽 상에 형성될 수 있다. 즉, 상기 제1 스페이서(110a)는 제1 방향의 계단의 측벽 상에 형성될 수 있다. 따라서, 상기 제1 스페이서(110a)는 제2 방향으로 연장되는 형상을 가질 수 있다.
상기 제2 스페이서(110b)는 상기 제2 방향으로 최상부보다 낮게 위치하는 계단 상면에 해당되는 패드 영역들과 접하는 상부 계단의 측벽 상에 형성될 수 있다. 상기 제2 스페이서(110b)는 제1 방향의 계단 측벽 및 제2 방향의 계단 측벽 상에 각각 형성될 수 있다. 따라서, 상기 제2 스페이서(110b)는 제2 방향으로 연장되는 제1 부분 및 상기 제1 부분의 일 단부에서 제1 방향으로 연장되는 제2 부분을 포함할 수 있다. 상기 제2 스페이서(110b)는 상기 제1 및 제2 부분이 서로 만나는 부위에서 절곡된 형상을 가질 수 있다.
상기 패드 도전 패턴(112a, 112b)은 상기 도전 패턴(104a)의 가장자리의 상부면과 접하도록 구비될 수 있다. 상기 패드 도전 패턴(112a, 112b)은 상기 패드 영역과 접하는 상부 계단의 측벽과 이격되게 배치될 수 있다.
예시적인 실시예에서, 상기 패드 도전 패턴(112a, 112b)은 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 상기 패드 도전 패턴(112a, 112b)은 건식 식각에 의해 용이하게 제거될 수 있는 금속 물질을 사용하여 형성할 수 있다. 예를들어, 상기 패드 도전 패턴(112a, 112b)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 등을 포함할 수 있다.
예시적인 실시예에서, 상기 패드 도전 패턴(112a, 112b)은 상기 도전 패턴(104a)과 동일한 물질을 포함할 수 있다. 일부 실시예에서, 상기 패드 도전 패턴(112a, 112b)은 상기 도전 패턴(104a)과 서로 다른 물질을 포함할 수도 있다.
일 예로, 상기 도전 패턴(104a) 및 패드 도전 패턴(112a, 112b)은 폴리실리콘을 포함할 수 있다. 다른 예로, 상기 도전 패턴(104a)은 폴리실리콘을 포함하고, 상기 패드 도전 패턴(112a, 112b)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 등을 포함할 수 있다.
예시적인 실시예에서, 상기 패드 도전 패턴(112a, 112b)은 상기 스페이서(110)와 이격되게 배치될 수 있다.
상기 패드 도전 패턴은 상기 제1 스페이서(110a)와 이격되게 배치되는 제1 패드 도전 패턴(112a)과 상기 제2 스페이서(110b)와 이격되게 배치되는 제2 패드 도전 패턴(112b)을 포함할 수 있다. 따라서, 상기 제1 패드 도전 패턴(112a)과 제1 스페이서(110a) 사이 및 상기 제2 패드 도전 패턴(112b)와 제2 스페이서(110b)에는 각각 도전 패턴이 노출될 수 있다. 상기 제1 패드 도전 패턴(112a)과 제1 스페이서(110a) 사이에 노출되는 도전 패턴(104a)의 상부면 형상과 상기 제2 패드 도전 패턴(112b)와 제2 스페이서(110b)에 노출되는 도전 패턴(104a)의 상부면 형상은 서로 다를 수 있다. 상기 제1 패드 도전 패턴(112a)과 제1 스페이서(110a) 사이에 노출되는 도전 패턴(104a)의 상부면은 제2 방향으로 연장되는 형상을 갖고, 상기 제2 패드 도전 패턴(112b)와 제2 스페이서(110b)에 노출되는 도전 패턴(104a)의 상부면은 제2 방향으로 연장되는 부분과 제1 방향으로 연장되는 부분을 포함하면서 절곡된 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제1 패드 도전 패턴(112a)의 상부면 면적과 상기 제2 패드 도전 패턴(112b)의 상부면 면적은 서로 동일할 수 있다. 이 경우, 상기 제2 패드 도전 패턴(112b) 아래의 패드 영역의 상부면 넓이는 상기 제1 패드 도전 패턴(112a) 아래의 패드 영역의 상부면 넓이보다 더 클 수 있다. 일부 실시예에서, 상기 제1 패드 도전 패턴(112a)의 상부면 면적과 상기 제2 패드 도전 패턴(112b)의 상부면 면적은 서로 다를 수도 있다.
예시적인 실시예에서, 상기 제1 및 제2 패드 도전 패턴(112a, 112b)의 각각의 두께는 상기 도전 패턴(104a)의 두께의 1/2보다 두껍고 상기 도전 패턴 구조물(106a)의 제1 방향으로의 한 층의 계단의 높이보다는 낮을 수 있다.
상기 마스크 패턴(116a)은 상기 패드 도전 패턴(112a, 112b) 상에 구비되고, 상기 패드 도전 패턴(112a, 112b)의 상부면을 덮을 수 있다. 예시적인 실시예에서, 상기 마스크 패턴(116a)은 상기 패드 도전 패턴(112a, 112b), 도전 패턴(104a) 및 절연 패턴(102a)과 각각 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 마스크 패턴(116a)은 실리콘 질화물과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다. 이 경우, 상기 마스크 패턴(116a)은 식각 저지막 패턴으로 제공될 수 있다.
일부 실시예에서, 상기 마스크 패턴(116a)은 실리콘 산화물을 포함할 수도 있다.
한편, 상기 도전 패턴 구조물(106a)의 최상부의 절연막 패턴 상에는 상부 패드 도전 패턴(113a) 및 마스크 패턴(116a)이 덮혀 있을 수 있다. 상기 상부 패드 도전 패턴(113a)은 실질적인 동작에 사용되지 않는 더미 도전 패턴으로 제공될 수 있다.
상기 마스크 패턴(116a)의 형상 및 패드 도전 패턴(112a, 112b)의 형상은 식각 공정에 따라 다소 달라질 수 있다.
예를들어, 도 1에 도시된 것과 같이, 상기 마스크 패턴(116a)은 상기 스페이서(110)의 상부를 덮지 않을 수 있다. 이 경우, 상기 패드 도전 패턴(112a, 112b) 및 마스크 패턴(116a)은 도전 패턴(104a) 상에만 형성될 수 있다.
예를들어, 도 2a에 도시된 것과 같이, 상기 마스크 패턴(116a)이 상기 스페이서(110) 상부의 적어도 일부를 덮을 수 있다. 이 경우, 상기 패드 도전 패턴(112a, 112b) 및 마스크 패턴(116a)은 도전 패턴(104a) 상부면 및 스페이서(110) 상부면에 형성될 수 있다.
예를들어, 도 2a에 도시된 것과 같이, 상기 패드 도전 패턴(112a, 112b) 및 스페이서(110) 사이의 도전 패턴(104a)이 노출될 수 있다. 예를들어, 도 2b에 도시된 것과 같이, 상기 패드 도전 패턴(112a, 112b) 및 스페이서(110) 사이의 도전 패턴(104a)의 두께가 다소 얇아질 수 있다. 예를들어, 도 2c에 도시된 것과 같이, 상기 패드 도전 패턴(112a, 112b) 및 스페이서(110) 사이에도 패드 도전 패턴(112a, 112b)이 일부 남아있을 수도 있다.
상기 도전 패턴 구조물(106a)을 덮은 제1 상부 층간 절연막(120)이 구비될 수 있다. 상기 제1 상부 층간 절연막(120)의 상부면은 평탄할 수 있다. 상기 제1 상부 층간 절연막(120)은 실리콘 산화물을 포함할 수 있다.
상기 도전 패턴 구조물(106a) 및 제1 상부 층간 절연막(120)을 관통하여 상기 기판(100)과 전기적으로 연결되는 채널 구조물(128)이 구비될 수 있다. 상기 채널 구조물(128)은 상기 도전 패턴 구조물(106a)에서 계단이 형성되지 않는 부위에 위치할 수 있다.
예시적인 실시예에서, 상기 기판(100)과 채널 구조물(128) 사이에는 반도체 패턴(122)이 더 구비될 수 있다. 상기 반도체 패턴(122)은 예를 들면, 단결정 실리콘 또는 폴리실리콘을 포함할 수 있다.
상기 채널 구조물(128)은 유전막 구조물(124a), 채널(124b), 매립 절연 패턴(124c) 및 상부 도전 패턴(126)을 포함할 수 있다. 상기 채널(124b)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 상기 채널(124b)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다. 상기 매립 절연 패턴(124c)은 상기 채널(124b)의 내부 공간을 채울 수 있다. 상기 유전막 구조물(124a)은 상기 채널(124b)의 외측벽을 감싸는 형상을 가질 수 있다. 상기 유전막 구조물(124a)은 상기 채널(124b)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 상기 상부 도전 패턴(126)은 상기 유전막 구조물(124a), 채널(124b) 및 매립 절연 패턴(124c) 상에 구비될 수 있다.
상기 제1 상부 층간 절연막(120) 상에는 제2 상부 층간 절연막(130)이 구비될 수 있다. 상기 제1 및 제2 상부 층간 절연막들(120, 130)은 하나의 층간 절연막으로 제공될 수 있다.
상기 콘택 플러그(134)는 상기 제1 및 제2 상부 층간 절연막(120, 130) 및 마스크 패턴(116a)을 관통하여 상기 패드 도전 패턴(112a, 112b)의 상부면과 접촉할 수 있다. 예시적인 실시예에서, 상기 콘택 플러그(134)는 상기 패드 도전 패턴(112a, 112b)의 각 레벨 상에 하나씩 형성될 수 있다. 예시적인 실시예에서, 상기 콘택 플러그(134)는 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다.
상기 콘택 플러그(134)의 저면은 상기 패드 도전 패턴(112a, 112b) 및 그 하부에 위치한 도전 패턴(104a)이 합해진 부위 표면 또는 내부에 위치할 수 있다. 따라서, 상기 콘택 플러그(134)의 저면이 위치할 수 있는 부위의 높이가 증가됨으로써 공정 마진이 증가되어 상기 콘택 플러그(134)의 접촉 불량이 감소될 수 있다.
또한, 상기 콘택 플러그(134)는 상기 마스크 패턴(116a)을 관통하여 형성될 수 있다. 상기 마스크 패턴(116a)이 식각 저지막으로 제공됨에 따라, 상기 콘택 플러그(134)의 저면이 상기 패드 도전 패턴(112a, 112b) 상에 용이하게 형성될 수 있다. 따라서, 상기 콘택 플러그(134)의 접촉 불량이 감소될 수 있다.
상기 제2 상부 층간 절연막(130) 상에 상기 콘택 플러그(134)의 상부면과 전기적으로 연결되는 배선 라인(도시안됨)이 더 구비될 수 있다. 상기 배선 라인은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
도 5 내지 도 18은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들, 평면도들 및 사시도들이다.
구체적으로, 도 5, 7, 8, 12, 11 내지 14, 16 및 18은 단면도들이고, 도 10, 15 및 17은 평면도들이고, 도 6 및 9는 사시도들이다.
도 5 및 6을 참조하면, 기판(100) 상에 절연막들(102) 및 도전막들(104)이 적층되고 가장자리 부위가 계단 형상을 갖는 예비 도전 패턴 구조물(106)을 형성한다. 상기 예비 도전 패턴 구조물(106)의 계단 부위에는 상기 도전막들(104)의 상부면이 노출될 수 있다. 상기 예비 도전 패턴 구조물(106)의 최상부층에는 절연막이 형성될 수 있다.
구체적으로, 상기 기판(100) 상에 절연막들(102) 및 도전막들(104)을 교대로 반복적으로 적층한다. 예시적인 실시예에서, 상기 절연막들(102)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 예시적인 실시예에서, 상기 도전막들(104)은 폴리실리콘을 사용하여 형성될 수 있다. 일부 실시예에서, 상기 도전막들(104)은 건식 식각에 의해 용이하게 제거될 수 있는 금속 물질을 사용하여 형성할 수 있다. 예를들어, 상기 도전막들(104)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
상기 절연막들(102) 및 도전막들(104)의 일부분을 단계적으로 식각함으로써 가장자리 부위가 계단 형상을 갖는 예비 도전 패턴 구조물(106)을 형성할 수 있다. 예시적인 실시예에서, 상기 예비 도전 패턴 구조물(106)은 기판(100) 표면에 대해 수평한 방향인 상기 제1 방향으로도 계단 형상을 가질 수 있고, 상기 제1 방향과 수직한 제2 방향으로도 계단 형상을 갖도록 형성할 수 있다.
예를들어, 상기 예비 도전 패턴 구조물(106)을 형성하기 위하여, 먼저 상부에 형성된 도전막(104) 및 절연막들(102)의 일부분을 식각하여, 상기 제2 방향으로 계단이 형성되도록 분리용 트렌치를 형성할 수 있다. 이 후, 상기 제1 방향으로 계단 형상을 갖도록 상기 도전막들(104) 및 절연막들(102)의 일부분을 차례로 식각할 수 있다. 그러므로, 먼저 형성된 상기 분리용 트렌치에 의해 상기 도전막들(104) 및 절연막들(102)은 상기 제1 및 제2 방향으로 각각 계단 형상을 가질 수 있다.
다른 예로, 상기 예비 도전 패턴 구조물(106)을 형성하기 위하여, 상기 제1 방향으로 계단 형상을 갖도록 상기 도전막들(104) 및 절연막들(102)의 일부분을 식각할 수 있다. 이 후, 상기 제1 방향으로 형성된 각 계단 부위에 노출되는 도전막들(104) 및 절연막들(102)의 일부분을 식각하여 상기 제2 방향으로 계단 형상을 갖도록 할 수 있다.
상기 예비 도전 패턴 구조물(106)에서, 상기 계단에서 도전막들(104)의 노출된 상부면은 예비 패드 영역으로 제공될 수 있다. 상기 예비 패드 영역은 후속 공정을 통해 상기 메모리 셀에 포함되는 도전 패턴의 패드 영역으로 제공될 수 있다.
예시적인 실시예에서, 도시된 것과 같이, 상기 예비 도전 패턴 구조물(106)에서 제1 방향으로 형성되는 계단 내에는 2개의 도전막(104)이 포함될 수 있고, 이 경우 상기 제2 방향으로는 2층의 계단이 형성될 수 있다. 상기 제2 방향으로 형성되는 계단의 층 수가 증가되면, 상기 제1 방향으로 형성된 1층의 계단 내에 포함되는 도전막의 수가 증가될 수 있다. 그러나, 상기 제1 및 제2 방향으로 각각 형성되는 계단의 층 수는 한정되지 않는다.
일부 실시예에서, 도시된 것과 같이, 상기 예비 도전 패턴 구조물(106)의 최상부에는 제1 방향으로 형성되는 하나의 계단 내에 1개의 도전막(104)이 포함될 수 있다.
도 7을 참조하면, 상기 예비 도전 패턴 구조물(106)의 상부면 및 측벽을 덮도록 스페이서막(108)을 형성한다.
상기 스페이서막(108)은 상기 도전막(104)에 대해 높은 식각 선택비를 갖는 절연 물질을 사용하여 형성될 수 있다. 예시적인 실시예에서, 상기 스페이서막(108)은 실리콘 질화물과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다. 일부 실시예에서, 상기 스페이서막(108)은 실리콘 산화물을 포함할 수도 있다.
도 8 내지 10을 참조하면, 상기 스페이서막(108)을 이방성 식각함으로써, 상기 예비 도전 패턴 구조물(106)의 측벽을 덮는 스페이서(110)를 형성한다.
상기 스페이서(110)는 상기 예비 도전 패턴 구조물(106)의 계단 부위의 측벽 상에 형성될 수 있다. 따라서, 상기 계단 측벽에 해당하는 도전막(104) 및 절연막(102)을 보호할 수 있다. 또한, 상기 스페이서(110)과 인접하여 상기 예비 도전 패턴 구조물(106)의 계단 부위의 상부면에 해당하는 도전막(104)이 노출될 수 있다.
상기 스페이서(110)는 제1 및 제2 스페이서(110a, 110b)를 포함할 수 있다.
상기 제1 스페이서(110a)는 상기 예비 패드 영역들 중에서 상기 제2 방향으로의 최상부의 계단 상면에 해당되는 예비 패드 영역들과 접하는 상부 계단의 측벽 상에 형성될 수 있다. 즉, 상기 제1 스페이서(110a)는 제1 방향의 계단 측벽 상에 형성될 수 있다.
상기 제2 스페이서(110b)는 상기 예비 패드 영역들 중에서 상기 제2 방향으로의 최상부보다 낮게 위치하는 계단 상면에 해당되는 예비 패드 영역들과 접하는 상부 계단 부위의 측벽 상에 형성될 수 있다. 즉, 상기 제2 스페이서(110b)는 제1 방향의 계단 측벽 및 제2 방향의 계단 측벽 상에 각각 형성될 수 있다.
평면도에서 볼 때, 상기 제1 스페이서(110a)는 상기 제2 방향을 따라 형성될 수 있다. 평면도에서 볼 때, 상기 제2 스페이서(110b)는 상기 제2 방향으로 연장되는 제1 부분 및 상기 제1 부분의 단부에서 제1 방향으로 꺽여지는 제2 부분을 가질 수 있다.
도 11을 참조하면, 상기 예비 도전 패턴 구조물(106) 및 스페이서(110)의 표면을 덮는 패드 도전막(111)을 형성할 수 있다. 상기 패드 도전막(111)은 상기 예비 도전 패턴 구조물(106) 및 스페이서(110)의 표면 프로파일을 따라 형성될 수 있다.
예시적인 실시예에서, 상기 패드 도전막(111)은 폴리실리콘을 사용하여 형성될 수 있다. 일부 실시예에서, 상기 도전막들(104)은 건식 식각에 의해 용이하게 제거될 수 있는 금속 물질을 사용하여 형성할 수 있다. 예를들어, 상기 도전막들(104)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
예시적인 실시예에서, 상기 패드 도전막(111)은 상기 도전막(104)과 동일한 물질을 포함할 수 있다. 일부 실시예에서, 상기 패드 도전막(111)은 상기 도전막(104)과 서로 다른 물질을 포함할 수도 있다.
상기 패드 도전막(111)은 후속 공정을 통해 패드 도전 패턴으로 제공될 수 있다. 상기 패드 도전막(111)이 얇은 경우, 상기 패드 도전 패턴의 두께가 얇아져 콘택 접촉 마진이 감소될 수 있다. 반면에, 상기 패드 도전막(111)이 두꺼운 경우 상기 패드 도전막(111)의 제거 두께를 콘트롤하기 어려울 수 있다. 예시적인 실시예에서, 상기 패드 도전막(111)은 상기 도전막(104)의 두께의 1/2보다 두껍고 상기 예비 도전 패턴 구조물(106)의 상기 제1 방향으로의 한 층의 계단의 높이보다는 낮을 수 있다.
도 12를 참조하면, 상기 패드 도전막(111) 상에 예비 마스크막을 형성할 수 있다. 이 후, 상기 예비 마스크막의 평탄한 상부 표면을 선택적으로 경화시켜 마스크막(114)을 형성할 수 있다. 상기 마스크막(114)은 상기 패드 도전막(111)의 표면 프로파일을 따라 컨포멀하게 형성될 수 있다.
상기 마스크막(114)은 상기 패드 도전막(111)에 대해 높은 식각 선택비를 갖는 절연 물질을 사용하여 형성될 수 있다.
예시적인 실시예에서, 상기 마스크막은(114)은 실리콘 질화물과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다. 상기 마스크막(114)이 실리콘 질화물을 포함하는 경우, 상기 마스크막(114)은 실리콘 산화물에 대해서도 높은 식각 선택비를 가질 수 있다. 따라서, 상기 마스크막(114)은 후속의 콘택홀을 형성하는 공정에서 식각 저지막으로 제공될 수 있다.
예시적인 실시예에서, 상기 예비 마스크막은 수소를 포함하는 실리콘 질화물을 포함할 수 있다. 상기 예비 마스크막의 표면을 선택적으로 경화시키는 공정은 플라즈마 처리 공정을 포함할 수 있다. 상기 플라즈마 처리 공정을 수행하면, 상기 예비 마스크막의 평탄한 상부 표면(A)은 플라즈마 처리가 되고 상기 스페이서(110) 상에 형성되는 예비 마스크막은 플라즈마 처리가 거의 되지 않을 수 있다. 상기 플라즈마 처리에 의해, 상기 예비 마스크막의 평탄한 상부 표면(A)에 해당되는 실리콘 질화물 내의 수소가 제거됨으로써 막이 경화될 수 있다. 반면에, 상기 스페이서 상에 형성된 예비 마스크막의 표면 부위에 해당하는 실리콘 질화물 내에는 상대적으로 많은 양의 수소가 포함될 수 있다. 즉, 상기 스페이서 상에 형성된 예비 마스크막의 표면 부위는 막이 경화되지 않을 수 있다.
일부 실시예에서, 상기 마스크막(114)은 실리콘 산화물을 포함할 수도 있다. 이 경우에도, 상기 플라즈마 처리 공정을 통해 예비 마스크막의 평탄한 상부 표면에 해당하는 실리콘 산화물을 경화시켜 상기 마스크막을 형성할 수 있다.
도 13을 참조하면, 상기 마스크막(114)의 경화되지 않은 부위를 식각하여 예비 마스크 패턴(116)을 형성할 수 있다. 상기 식각 공정에서, 상기 마스크막의 수소를 포함하는 부위는 상대적으로 높은 식각율을 가질 수 있다. 상기 식각 공정에서, 상기 스페이서(110) 상에 위치한 패드 도전막(111) 상의 마스크막(114) 부위가 식각될 수 있다.
예시적인 실시예에서, 상기 예비 마스크 패턴(116)은 상기 패드 도전막의 평탄한 상부 표면 부위를 덮는 형상을 가질 수 있다. 또한, 상기 스페이서(110) 상에 형성되어 있는 패드 도전막(111) 부위는 노출될 수 있다.
도 14 및 도 15를 참조하면, 상기 예비 마스크 패턴(116)을 식각 마스크로 이용하여 상기 패드 도전막(111)이 각 층별로 분리되도록 상기 노출된 상기 패드 도전막(111) 부위를 식각한다. 따라서, 상기 계단 부위의 상부면에 해당하는 각 도전막(104) 상에 예비 패드 도전 패턴(112)을 형성한다.
상기 식각 공정에서, 상기 스페이서(110) 상에 형성된 패드 도전막(111)의 적어도 일부분이 제거될 수 있다. 또한, 상기 식각 공정에서 상기 패드 도전막(111) 하부의 도전막(104)은 제거되지 않도록 하는 것이 바람직하다.
예시적인 실시예에서, 상기 예비 패드 도전 패턴(112)은 상기 도전막(104)의 가장자리의 상부면 상에 형성될 수 있다.
예시적인 실시예에서, 상기 스페이서(110) 상에 형성된 패드 도전막(111)이 제거되어 상기 예비 패드 도전 패턴(112)이 형성될 수 있다. 따라서, 상기 예비 패드 도전 패턴(112)은 상기 스페이서(110)와 이격되게 배치될 수 있다.
도 15에 도시된 것과 같이, 상기 예비 패드 도전 패턴(112)은 상기 제1 스페이서와 이격되게 배치되는 제1 부위와 상기 제2 스페이서와 이격되게 배치되는 제2 부위를 포함할 수 있다.
한편, 상기 예비 도전 패턴 구조물(106)의 최상부에는 형성되는 상부 패드 도전막(113) 및 예비 마스크 패턴(116)은 상기 식각 공정을 통해 제거되지 않을 수 있다. 따라서, 상기 상부 패드 도전막(113) 및 예비 마스크 패턴(116)은 예비 도전 패턴 구조물(106)의 최상부의 절연막을 덮을 수 있다. 상기 상부 패드 도전막(113)은 후속 공정을 통해 더미 도전 패턴으로 제공될 수 있다.
상기 예비 마스크 패턴(116)의 형상 및 패드 도전막(111)이 식각되는 정도에 따라 후속 공정에서 형성되는 패드 도전 패턴의 형상이 달라질 수 있다.
예를들어, 상기 예비 마스크 패턴(116)이 상기 스페이서(110)의 상부를 덮지 않을 수 있다. 이 경우, 도 1에 도시된 것과 같이 패드 도전 패턴 및 마스크 패턴은 도전 패턴 상에만 형성될 수 있다. 예를들어, 상기 예비 마스크 패턴(116)이 상기 스페이서(110)의 상부를 덮는 경우, 상기 패드 도전 패턴 및 마스크 패턴은 도전 패턴 상부면 및 스페이서 상부면에 형성될 수 있다.
예를들어, 상기 패드 도전막(111)을 식각하는 공정에서 패드 도전 패턴 및 스페이서(110) 사이의 도전막이 노출될 수 있다. 예를들어, 상기 패드 도전막(111)을 식각하는 공정에서 패드 도전 패턴 및 스페이서 사이의 도전막이 일부 제거되어 도 2b에 도시된 것과 같이 상기 부위의 도전막이 다소 얇아질 수 있다. 예를들어, 상기 패드 도전막(111)을 식각하는 공정에따라, 도 2c에 도시된 것과 같이, 패드 도전 패턴 및 스페이서(110) 사이에 패드 도전막이 일부 남아있을 수도 있다.
도 16을 참조하면, 상기 예비 도전 패턴 구조물(106)을 덮는 제1 상부 층간 절연막(120)을 형성한다. 상기 제1 상부 층간 절연막(120)의 상부면은 평탄할 수 있다.
예시적인 실시예에서, 상기 제1 상부 층간 절연막(120)은 실리콘 산화물, 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화막을 형성하고, 상기 증착된 산화막의 상부면에 평탄화 공정을 수행하여 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다.
이 후, 상기 예비 도전 패턴 구조물(106) 및 제1 상부 층간 절연막(120)을 관통하여 상기 기판(100) 표면을 노출하는 채널홀들을 형성한다. 상기 채널홀들 내부에 채널 구조물들(128)을 형성한다. 예시적인 실시예에서, 상기 채널 구조물(128) 하부에는 상기 기판(100)과 접촉하는 반도체 패턴(122)을 더 형성할 수 있다. 이 후, 상기 제1 상부 층간 절연막(120) 및 예비 도전 패턴 구조물(106) 상에는 제2 상부 층간 절연막(130)을 형성한다. 상기 제2 상부 층간 절연막(130)의 상부면은 평탄할 수 있다.
구체적으로, 상기 채널홀들에 의해 노출되는 기판(100) 상에 선택적 에피택셜 성장 공정을 수행하여 상기 반도체 패턴(122)을 형성할 수 있다. 상기 반도체 패턴(122) 상에, 유전막 구조물(124a), 채널(124b), 매립 절연 패턴(124c) 및 상부 도전 패턴(126)을 포함하는 채널 구조물(128)을 형성할 수 있다.
상기 제1 상부 층간 절연막(120) 상에 제2 상부 층간 절연막(130)을 형성할 수 있다.
도 17을 참조하면, 상기 예비 도전 패턴 구조물(106), 제1 및 제2 상부 층간 절연막들(120, 130)을 이방성 식각하여 상기 제1 방향으로 연장되는 개구부(136)를 형성한다. 상기 개구부(136)는 메모리 소자의 셀 블록을 구분하기 위하여 형성될 수 있다.
따라서, 상기 예비 도전 패턴 구조물(106)이 서로 분리되어 상기 개구부(136)의 양 측으로 도전 패턴 구조물(106a)이 형성될 수 있다. 상기 도전 패턴 구조물(106a)은 제1 방향으로 연장될 수 있다. 상기 개구부(136)의 저면에는 기판(100) 표면이 노출될 수 있다. 상기 도전 패턴 구조물(106a)에는 절연 패턴(102a) 및 도전 패턴(104a)이 포함될 수 있다.
예시적인 실시예에서, 도 3 및 도 4에 도시된 것과 같이, 상기 도전 패턴 구조물(106a)의 각 계단의 상부면에는 패드 영역이 구비될 수 있다. 상기 개구부(136)가 형성됨에 따라 상기 예비 패드 도전 패턴(112) 및 예비 마스크 패턴(116)도 함께 식각됨으로써, 상기 패드 영역에는 패드 도전 패턴(112a, 112b) 및 마스크 패턴(116a)이 형성될 수 있다. 또한, 상기 개구부(136)가 형성됨에 따라 상기 스페이서(110)도 절단될 수 있다.
상기 도전 패턴 구조물(106a)에서, 상기 패드 도전 패턴은 상기 제1 스페이서(110a)와 이격되게 배치되는 제1 패드 도전 패턴(112a)과 상기 제2 스페이서(110b)와 이격되게 배치되는 제2 패드 도전 패턴(112b)을 포함할 수 있다.
상기 제2 스페이서(110b)는 상기 제1 및 제2 방향의 측벽에 각각 형성되기 때문에, 상기 제1 방향의 측벽에만 형성되는 상기 제1 스페이서(110a)보다 상기 도전 패턴(104a)의 상부면을 덮는 부위의 면적이 더 클 수 있다.
예시적인 실시예에서, 상기 제2 패드 도전 패턴(112b)의 상부면 면적과 상기 제1 패드 도전 패턴(112a)의 상부면 면적은 서로 동일할 수 있다. 이를 위하여, 상기 제2 패드 도전 패턴(112a) 아래에 위치하는 패드 영역의 면적을 조절할 수 있다. 즉, 상기 제2 패드 도전 패턴(112b) 아래에 위치하는 패드 영역의 제2 방향의 길이는 상기 제1 패드 도전 패턴(112a) 아래에 위치하는 패드 영역의 제2 방향의 길이보다 더 길 수 있다.
일부 실시예에서, 상기 제2 패드 도전 패턴(112b)의 상부면 면적과 상기 제1 패드 도전 패턴(112a)의 상부면 면적은 서로 다를 수도 있다.
도 18을 참조하면, 상기 제1 및 제2 상부 층간 절연막(120, 130)을 관통하여 상기 패드 도전 패턴들(112a, 112b)과 각각 접촉하는 콘택 플러그들(134)을 형성한다. 상기 콘택 플러그들(134)을 형성하기 위한 식각 공정에서 상기 패드 도전 패턴(112a, 112b) 상에 형성되는 마스크 패턴(116a)을 식각 마스크로 사용할 수 있다.
구체적으로, 상기 제1 및 제2 상부 층간 절연막(120, 130)을 식각하여, 상기 패드 도전 패턴(112a, 112b) 상에 형성되는 마스크 패턴(116a)의 상부면을 노출하는 예비 콘택홀을 형성한다. 즉, 상기 마스크 패턴(116a)을 식각 저지막으로 사용하여 상기 제1 및 제2 상부 층간 절연막(120, 130)을 식각한다. 이 후, 상기 예비 콘택홀 저면에 노출되는 마스크 패턴(116a)을 제거하여 상기 패드 도전 패턴(112a, 112b)을 노출하는 각각의 콘택홀을 형성한다. 상기 콘택홀 측벽에 베리어 금속막을 형성하고, 상기 베리어 금속막 상에 금속막을 형성한 후 상기 제2 상부 층간 절연막(130)의 상부면이 노출되도록 평탄화하는 것을 포함할 수 있다.
상기 마스크 패턴(116a)을 식각 저지막으로 사용하여 상기 패드 도전 패턴의 상부면을 노출하는 콘택홀을 형성하기 때문에, 상기 콘택홀의 저면이 상기 패드 도전 패턴(112a, 112b)의 상부면을 노출시키기 못하는 낫오픈 불량을 방지할 수 있다.
상기 콘택홀의 저면은 상기 패드 도전 패턴(112a, 112b) 및 그 하부의 도전 패턴(104a)이 합해진 부위의 표면 또는 내부에 위치할 수 있다. 따라서, 상기 콘택홀을 형성하기 위한 식각 허용 마진이 증가될 수 있다. 즉, 상기 패드 도전 패턴(112a, 112b)이 구비됨으로써 상기 콘택 플러그(134)의 접촉 불량이 감소될 수 있다.
일부 실시예에서, 상기 마스크 패턴(116a)이 실리콘 산화물을 포함하는 경우에는 상기 마스크 패턴(116a)과 상기 제1 상부 층간 절연막(120)이 병합되어 하나의 절연막으로 제공될 수도 있다.
상기 제2 상부 층간 절연막(130) 상에 상기 콘택 플러그(134)의 상부면과 전기적으로 연결되는 배선 라인(도시안됨)을 형성한다. 상기 배선 라인은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
도 19 내지 도 21은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
이하에서 설명하는 제조 방법은 마스크 패턴을 형성하는 방법을 제외하고는 도 5 내지 도 18을 참조로 설명한 것과 실질적으로 동일하다.
먼저, 도 5 내지 도 11을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여, 패드 도전막(111)을 형성한다.
도 19를 참조하면, 상기 패드 도전막(111) 상에 상기 예비 도전 패턴 구조물(106) 및 스페이서(110)의 표면을 덮는 마스크막(140)을 형성할 수 있다. 상기 마스크막(140)은 패드 도전막(111)의 표면 프로파일을 따라 형성될 수 있다. 따라서, 상기 마스크막(140)은 평탄한 부위 및 경사 부위를 포함할 수 있다. 상기 스페이서(110) 상에 형성되는 마스크막(140) 부위는 경사 부위가 될 수 있다. 상기 마스크막(140)에서, 상기 평탄한 부위는 상기 경사 부위보다 두께가 더 두껍게 형성될 수 있다. 예시적인 실시예에서, 상기 마스크막(140)의 평탄한 부위는 제1 두께를 갖고, 상기 경사 부위는 상기 제1 두께보다 얇은 제2 두께를 가질 수 있다.
예시적인 실시예에서, 상기 마스크막은 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 상기 마스크막(114)은 실리콘 산화물을 포함할 수도 있다.
도 20을 참조하면, 상기 경사 부위의 마스크막(114)의 적어도 일부를 식각함으로써 예비 마스크 패턴(140a)을 형성할 수 있다. 상기 식각 공정은 등방성 식각 공정을 포함할 수 있다. 상기 식각 공정에서, 적어도 제2 두께만큼의 상기 마스크막을 식각할 수 있다.
상기 식각 공정을 수행하면, 상대적으로 두껍게 형성되는 평탄한 부위의 마스크막(140)은 일부 두께만큼 남아있게 되고, 상기 경사 부위의 마스크막(140)은 제거될 수 있다. 따라서, 상기 예비 마스크 패턴(140a)은 상기 패드 도전막(111)의 평탄한 상부 표면 부위를 덮는 형상을 가질 수 있다. 또한, 상기 스페이서(110) 상에 형성되어 있는 패드 도전막(111) 부위는 노출될 수 있다.
이 후, 도 14 내지 도 18을 참조로 설명한 것과 실질적으로 동일한 공정을 수행할 수 있다. 따라서, 도 1 내지 도 4에 도시된 반도체 소자를 제조할 수 있다.
도 22는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 22를 참조하면, 상기 수직형 반도체 소자는 도전 패턴 구조물 상에는 상부 패드 도전 패턴 및 마스크 패턴이 구비되지 않는 것을 제외하고는 도 1 내지 도 4를 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
상기 도전 패턴 구조물(106a)의 최상부에는 절연 패턴(102a)이 구비될 수 있다. 상기 도전 패턴 구조물(106a)의 최상부의 절연 패턴(102a)은 그 하부에 형성되는 절연 패턴(102a)보다 더 두꺼울 수 있다.
도 23 내지 도 25는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 23을 참조하면, 기판(100) 상에 절연막들(102) 및 도전막들(104)이 적층되고 가장자리 부위가 계단 형상을 갖는 예비 도전 패턴 구조물(106)을 형성한다. 상기 예비 도전 패턴 구조물(106)의 계단 부위에는 상기 도전막들(104)의 상부면이 노출될 수 있다. 상기 예비 도전 패턴 구조물(106)의 최상부층에는 절연막(102)이 형성될 수 있다. 상기 예비 도전 패턴 구조물의 최상부 절연막(102)은 그 하부에 형성되는 절연막들(102)보다 더 두꺼울 수 있다.
상기 예비 도전 패턴 구조물(106)을 관통하여 상기 기판(100) 표면을 노출하는 채널홀들을 형성한다. 상기 채널홀들 내부에 채널 구조물들(128)을 형성한다. 상기 채널 구조물(128)을 형성하는 공정은 도 16을 참조로 설명한 것과 실질적으로 동일할 수 있다.
일부 실시예에서, 상기 예비 도전 패턴 구조물을 형성하기 전에 상기 채널 구조물(128)을 형성할 수도 있다. 즉, 상기 기판(100) 상에 절연막들(102) 및 도전막들(104)을 교대로 반복적으로 적층한다. 이 후, 상기 절연막들 및 도전막들을 관통하여 상기 기판 상에 채널 구조물(128)을 형성할 수 있다. 다음에, 상기 절연막들 및 도전막들을 일부 식각함으로써 계단 형상을 갖는 예비 도전 패턴 구조물(106)을 형성할 수 있다.
도 24를 참조하면, 도 7 내지 도 15를 참조로 설명한 것과 동일한 공정을 수행할 수 있다. 따라서, 상기 예비 도전 패턴 구조물(106)의 계단 부위에 스페이서(110), 예비 패드 도전 패턴(112) 및 예비 마스크 패턴(116)이 형성될 수 있다. 또한, 상기 예비 도전 패턴 구조물(106)의 최상부 절연막 상부면을 덮는 상부 패드 도전막(113) 및 예비 마스크 패턴(116)이 형성될 수 있다.
도 25를 참조하면, 상기 예비 도전 패턴 구조물(106)을 덮는 층간 절연막을 형성한다. 상기 층간 절연막은 상기 예비 도전 패턴 구조물(106) 상에 형성된 상기 상부 패드 도전막(113) 및 예비 마스크 패턴(116)을 덮을 수 있다.
상기 층간 절연막의 상부면 및 상기 예비 도전 패턴 구조물(106) 최상부에 형성된 상기 상부 패드 도전막(113) 및 예비 마스크 패턴(116)을 평탄화 공정을 통해 제거한다. 따라서, 상기 예비 도전 패턴 구조물(106a) 상에는 상기 상부 패드 도전막(113) 및 예비 마스크 패턴(116)이 남아있지 않을 수 있다. 따라서, 상기 예비 도전 패턴 구조물(106)의 계단 부위를 덮는 제1 상부 층간 절연막(120)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다.
다시, 도 22를 참조하면, 상기 제1 상부 층간 절연막(120) 상에 제2 상부 층간 절연막(130)을 형성할 수 있다. 계속하여, 도 17 내지 도 18을 참조로 설명한 것과 동일한 공정을 수행할 수 있다. 따라서, 도 22에 도시된 반도체 소자를 제조할 수 있다.
도 26은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 26을 참조하면, 상기 수직형 반도체 소자는 도전 패턴 구조물이 제1 방향으로만 계단을 갖는 것을 제외하고는 도 1 내지 도 4를 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
상기 도전 패턴 구조물(107)이 제1 방향으로만 계단을 갖기 때문에, 상기 스페이서(110)는 상기 제2 방향으로 연장될 수 있다. 또한, 상기 스페이서(110)와 상기 패드 도전 패턴(112) 사이에서 노출되는 도전 패턴(104a)의 상부면은 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
상기 수직형 반도체 소자는 도 5 내지 도 18 또는 도 19 내지 도 21을 참조로 설명한 것과 동일한 공정을 통해 형성할 수 있다. 다만, 상기 도전 패턴 구조물이 상기 제1 방향으로만 계단을 갖도록 사진 식각 공정을 수행하여 형성할 수 있다.
도 27은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 27을 참조하면, 상기 수직형 반도체 소자는 도전 패턴 구조물이 제1 방향으로만 계단을 갖는 것을 제외하고는 도 22를 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
상기 도전 패턴 구조물(107)이 제1 방향으로만 계단을 갖기 때문에, 상기 스페이서(110)는 상기 제2 방향으로 연장될 수 있다. 또한, 상기 스페이서(110)와 상기 패드 도전 패턴(112) 사이에서 노출되는 도전 패턴(104a)의 상부면은 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
상기 수직형 반도체 소자는 도 23 내지 도 25를 참조로 설명한 것과 동일한 공정을 통해 형성할 수 있다. 다만, 상기 도전 패턴 구조물(107)이 상기 제1 방향으로만 계단을 갖도록 사진 식각 공정을 수행할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102a : 절연 패턴
104a :도전 패턴 106a : 도전 패턴 구조물
112a, 112b : 패드 도전 패턴
116a : 마스크 패턴 134 : 콘택 플러그
110a, 110b : 스페이서 128 : 채널 구조물
120 : 제1 상부 층간 절연막 130 : 제2 상부 층간 절연막)
110a : 제1 스페이서 110b : 제2 스페이서

Claims (10)

  1. 기판 상에, 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고, 가장자리는 계단 형상을 갖고, 각각의 도전 패턴들에는 계단 부위의 상면에 해당하는 패드 영역을 포함하는 도전 패턴 구조물;
    상기 패드 영역의 상부면의 일부분과 접하는 패드 도전 패턴;
    상기 패드 도전 패턴 상부면을 덮는 마스크 패턴; 및
    상기 마스크 패턴을 관통하여 상기 패드 도전 패턴과 접촉하는 콘택 플러그를 포함하는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 도전 패턴 구조물에서 상기 계단 부위의 측벽 을 덮는 스페이서가 포함되는 수직형 반도체 소자.
  3. 제2항에 있어서, 상기 패드 도전 패턴은 상기 스페이서와 이격되게 배치되는 수직형 반도체 소자.
  4. 제1항에 있어서, 상기 도전 패턴 및 상기 패드 도전 패턴은 동일한 도전 물질 또는 서로 다른 도전 물질을 포함하는 수직형 반도체 소자..
  5. 제1항에 있어서, 상기 도전 패턴은 폴리실리콘 또는 금속 물질을 포함하고, 상기 패드 도전 패턴은 폴리실리콘 또는 금속 물질을 포함하는 수직형 반도체 소자.
  6. 제1항에 있어서, 상기 도전 패턴들은 상기 기판 표면과 수평한 제1 방향으로 연장되고, 상기 도전 패턴들의 패드 영역은 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 계단 형상을 갖는 수직형 반도체 소자.
  7. 제6항에 있어서, 상기 패드 영역들에서 상기 제2 방향으로의 최상부 계단 상면에 해당되는 패드 영역들과 접하는 상부 계단 부위의 측벽에는 상기 제2 방향으로 연장되는 제1 스페이서가 구비되고,
    상기 패드 영역들에서 상기 제2 방향으로의 최상부 아래에 위치하는 계단 상면에 해당되는 패드 영역들과 접하는 상부 계단 부위의 측벽에는 상기 제2 방향으로 연장되는 제1 부분 및 제1 방향으로 연장되는 제2 부분을 포함하는 제2 스페이서가 구비되는 수직형 반도체 소자.
  8. 제7항에 있어서, 상기 패드 도전 패턴은 상기 패드 영역 상에서 상기 제1 스페이서와 이격되게 배치되는 제1 패드 도전 패턴 및 상기 제2 스페이서와 이격되게 배치되는 제2 패드 도전 패턴을 포함하는 수직형 반도체 소자.
  9. 제1항에 있어서, 상기 도전 패턴 구조물의 최상부의 절연 패턴을 덮는 패드 도전 패턴 및 마스크 패턴이 더 포함되는 수직형 반도체 소자.
  10. 기판 상에, 도전 패턴들 및 절연막 패턴들이 상기 기판과 수직한 방향으로 번갈아 반복 적층되고, 상기 도전 패턴들은 상기 기판 표면과 수평한 제1 방향으로 연장되고, 각 도전 패턴들의 가장자리는 상부에 형성되는 도전 패턴에 의해 겹쳐지지 않도록 상기 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 계단 형상을 갖고, 상기 도전 패턴들은 상기 계단의 상부면에 해당하는 패드 영역들을 포함하는 도전 패턴 구조물;
    상기 패드 영역들 상에 각각 구비되고, 상기 패드 영역들에서 제1 및 제2 방향의 상부 계단과 경계가 되는 부위로부터 이격되게 배치되고 도전 물질을 포함하는 패드 도전 패턴들;
    상기 패드 도전 패턴들 상에 구비되는 마스크 패턴들; 및
    상기 패드 도전 패턴들과 각각 접촉하고 상기 도전 패턴들과 전기적으로 연결되는 콘택 플러그들을 포함하는 수직형 반도체 소자.
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