KR20230025600A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

반도체 장치 및 이를 포함하는 전자 시스템 Download PDF

Info

Publication number
KR20230025600A
KR20230025600A KR1020210107335A KR20210107335A KR20230025600A KR 20230025600 A KR20230025600 A KR 20230025600A KR 1020210107335 A KR1020210107335 A KR 1020210107335A KR 20210107335 A KR20210107335 A KR 20210107335A KR 20230025600 A KR20230025600 A KR 20230025600A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor device
insulating
electrodes
chip
Prior art date
Application number
KR1020210107335A
Other languages
English (en)
Inventor
이경환
김용석
우동수
임준희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210107335A priority Critical patent/KR20230025600A/ko
Priority to US17/722,672 priority patent/US20230049653A1/en
Priority to CN202210685628.4A priority patent/CN115707250A/zh
Publication of KR20230025600A publication Critical patent/KR20230025600A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

셀 어레이 영역과 연결 영역을 포함하는 기판이 제공된다. 상기 기판 상에 적층된 전극들을 포함하는 전극 구조체가 제공된다. 상기 전극들 각각은 상기 셀 어레이 영역 상의 라인부, 및 상기 연결 영역 상의 패드부를 포함한다. 상기 전극 구조체를 관통하는 수직 패턴들, 상기 연결 영역에서 상기 패드부와 연결되는 셀 콘택 및 상기 패드부를 사이에 두고 상기 셀 콘택 아래에 배치되는 절연 기둥이 제공된다. 상기 패드부는 상기 라인부 보다 높은 상면을 갖는 제1 부분 및 상기 제1 부분으로부터 상기 기판 방향으로 돌출되어 상기 절연 기둥의 상면을 덮는 제1 돌출부를 포함하는 제2 부분을 포함한다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{SEMICONDUCOTR DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 반도체 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 반도체 장치 및 이를 포함하는 전자 시스템을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 장치는, 셀 어레이 영역과 연결 영역을 포함하는 기판; 상기 기판 상에 적층된 전극들을 포함하는 전극 구조체, 상기 전극들 각각은 상기 셀 어레이 영역 상의 라인부, 및 상기 연결 영역 상의 패드부를 포함하고; 상기 전극 구조체를 관통하는 수직 패턴들; 상기 연결 영역에서 상기 패드부와 연결되는 셀 콘택; 및 상기 패드부를 사이에 두고 상기 셀 콘택 아래에 배치되는 절연 기둥을 포함하고, 상기 패드부는: 상기 라인부 보다 높은 상면을 갖는 제1 부분; 및 상기 제1 부분으로부터 상기 기판 방향으로 돌출되어 상기 절연 기둥의 상면을 덮는 제1 돌출부를 포함하는 제2 부분을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는, 셀 어레이 영역과 연결 영역을 포함하는 기판을 포함하는 제1 칩 및 주변 회로 영역 및 제2 본딩 메탈층을 포함하는 제2 칩을 포함하고, 상기 제1 칩은: 상기 기판 상에 적층된 전극들을 포함하고 상기 기판과 상기 제2 칩 사이에 제공되는 전극 구조체, 상기 전극들 각각은 상기 셀 어레이 영역 상의 라인부, 및 상기 연결 영역 상의 패드부를 포함하고; 상기 전극 구조체를 관통하는 수직 패턴들; 상기 연결 영역에서 상기 패드부와 연결되는 셀 콘택; 상기 패드부를 사이에 두고 상기 셀 콘택 아래에 제공되는 절연 기둥; 및 상기 절연 기둥들의 측벽 상의 콘택 절연 패턴; 및 상기 셀 콘택 상의 제1 본딩 메탈층을 포함하고, 상기 패드부는: 상기 라인부와 연결되는 제3 부분; 상기 제2 부분 상에 제공되고 상기 라인부 보다 높은 상면을 갖는 제1 부분; 상기 셀 콘택과 상기 절연 기둥 사이에 배치되는 제2 부분을 포함하고, 상기 제2 부분의 두께는 상기 제1 부분의 두께보다 두껍고, 상기 제1 본딩 메탈층과 상기 제2 본딩 메탈층은 상기 제1 칩과 상기 제2 칩의 계면에서 직접 접촉할 수 있다.
본 발명의 실시예들에 따른 전자 시스템은, 메인 기판; 상기 메인 기판 상의 반도체 장치, 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고, 상기 반도체 장치는: 셀 어레이 영역과 연결 영역을 포함하는 기판; 상기 기판 상에 적층된 전극들을 포함하는 전극 구조체, 상기 전극들 각각은 상기 셀 어레이 영역 상의 라인부, 및 상기 연결 영역 상의 패드부를 포함하고; 상기 전극 구조체를 관통하는 수직 패턴들; 상기 연결 영역에서 상기 패드부와 연결되는 셀 콘택; 및 상기 패드부를 사이에 두고 상기 셀 콘택 아래에 배치되는 절연 기둥을 포함하고, 상기 패드부는: 상기 라인부 보다 높은 상면을 갖는 제1 부분; 및 상기 제1 부분으로부터 상기 기판 방향으로 돌출되어 상기 절연 기둥의 상면을 덮는 제1 돌출부를 포함하는 제2 부분을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서는 전극들 사이의 간격 또는 셀 콘택들과 이웃하는 전극들 사이의 간격이 비정상적으로 좁아지는 것을 방지하여, 전극들 간의 간섭을 최소화하고, Breakdown Voltage 강하(drop)를 방지할 수 있다. 이로써, 반도체 장치의 동작 오류를 방지하고 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 6은 본 발명의 실시예들에 따라 도 5를 A-A'선으로 자른 단면도이다.
도 7은 본 발명의 실시예들에 따라 도 5를 B-B'선으로 자른 단면도이다.
도 8a는 도 6의 'P1' 부분을 확대한 도면이다.
도 8b는 도 7의 'P2' 부분을 확대한 도면이다.
도 9, 도 13, 도 17, 도 18, 도 20, 도 25, 도 31은 본 발명의 실시예들에 따른 제조 방법을 설명하기 위한 도면들로, 도 5의 A-A' 선에 따른 단면도들이다.
도 10, 도 11, 도 12, 도 14, 도 15, 도 16, 도 19, 도 21, 도 22, 도 23, 도 26, 도 28, 도 30 및 도 32는 본 발명의 실시예들에 따른 제조 방법을 설명하기 위한 도면들로, 도 5의 B-B' 선에 따른 단면도들이다.
도 24, 도 도 27, 도 29는 각각 도 23, 도 26 및 도 28의 P2 영역들의 확대도이다.
도 33 및 도 34는 본 발명의 실시예들에 따른 반도체 장치 및 이의 제조 방법을 설명하기 위한 도면들이다.
도 35 및 도 36는 본 발명의 실시예들에 따른 반도체 장치 및 이의 제조 방법을 설명하기 위한 도면들이다.
도 37 내지 도 42는 본 발명의 실시예들에 따른 반도체 장치 및 이의 제조 방법을 설명하기 위한 도면들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소오스 라인(CSL), 워드 라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소오스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT2) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소오스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드 라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1211), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1211)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1211)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1211)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 수직 패턴들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 이하에서 설명되는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 실시예들에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 3 및 도 4는 각각 도 2의 반도체 패키지의 실시예들을 설명하며, 도 2의 반도체 패키지를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 3을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 2의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 소오스 구조체(3205), 소오스 구조체(3205) 상의 적층 구조체(3210), 적층 구조체(3210)을 관통하는 수직 패턴들(3220)과 분리 구조체들(도 2의 3230), 수직 패턴들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 적층 구조체(3210)의 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 제1 구조물(3100), 제2 구조물(3200), 반도체 칩들(2200) 각각은 후속에서 설명되는 분리 구조체들을 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조체(3210)의 외측에 배치되거나, 적층 구조체(3210)을 관통하도록 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 4를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200b) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 소오스 구조체(4205), 소오스 구조체(4205)과 제1 구조물(4100) 사이의 적층 구조체(4210), 적층 구조체(4210)을 관통하는 수직 패턴들(4220)과 분리 구조체, 및 수직 패턴들(4220) 및 적층 구조체(4210)의 워드 라인들(도 1의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 수직 패턴들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(4235)을 통하여, 각각 수직 패턴들(4220) 및 워드 라인들(도 1의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다. 반도체 칩들(2200b) 각각은 제1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 포함할 수 있다.
도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200b)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 실시예들에서, 도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200b)과 같은 하나의 반도체 패키지 내에서의 복수의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 3의 제1 구조물(3100) 및 도 4의 제1 구조물(4100)은 이하 설명되는 실시예들에서 주변 회로 구조체에 대응될 수 있으며, 도 3의 제2 구조물(3200) 및 도 4의 제2 구조물(4200)은 이하 설명되는 실시예들에서 셀 어레이 구조체에 대응될 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 6은 본 발명의 실시예들에 따라 도 5를 A-A'선으로 자른 단면도이다. 도 7은 본 발명의 실시예들에 따라 도 5를 B-B'선으로 자른 단면도이다. 도 8a는 도 6의 'P1' 부분을 확대한 도면이다. 도 8b는 도 7의 'P2' 부분을 확대한 도면이다.
도 5, 도 6 내지 도 8b를 참조하면, 서로 연결된 제1 칩(CS) 및 제2 칩(PS)을 포함하는 반도체 장치가 제공된다.
제1 칩(CS)은 제1 기판(100)을 포함할 수 있다. 제1 기판(100)은 단결정 실리콘 기판일 수 있다. 제1 기판(100)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 연결 영역(CNR)은 셀 어레이 영역(CAR)의 일측에 도시되었으나, 이와는 달리 셀 어레이 영역(CAR)의 타 측에도 제공될 수 있다. 제1 칩(CS)은 복수개의 메모리 블록들(BLK)을 포함할 수 있으며 도 5에서는 이 중에 하나의 메모리 블록(BLK)에 대한 평면도가 도시된다. 이웃하는 메모리 블록들(BLK) 사이에는 제1 소오스 콘택 플러그들(PLG1)이 배치될 수 있다. 또한 하나의 메모리 블록(BLK) 내에 제2 소오스 콘택 플러그(PLG2)가 배치될 수 있다. 제2 소오스 콘택 플러그(PLG2)는 연결 영역(CNR)에서 불연속 구간(커팅 영역)이 존재할 수 있다. 제1 및 제2 소오스 콘택 플러그들(PLG1, PLG2)과 이하 설명될 전극 구조체 사이에 절연 스페이서(SS)가 배치될 수 있다. 제1 및 제2 소오스 콘택 플러그들(PLG1, PLG2)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
제1 칩(CS)은 제1 기판(100) 상에 차례로 적층되는 소오스 구조체(SCL)와 전극 구조체(ST)를 포함할 수 있다. 기판 절연 패턴(15)은 연결 영역(CNR)에서 소오스 구조체(SCL)을 관통할 수 있다. 기판 절연 패턴(15)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
전극 구조체(ST)는 교대로 적층된 전극들(EL)과 전극 층간절연막들(12)을 포함한다. 소오스 구조체(SCL)은 제1 소오스 패턴(SC1)과 그 아래의 제2 소오스 패턴(SC2)을 포함할 수 있다. 제2 소오스 패턴(SC2)은 제1 소오스 패턴(SC1)과 제1 기판(100) 사이에 개재될 수 있다. 제1 소오스 패턴(SC1)의 일부는 제2 소오스 패턴(SC2)을 관통할 수 있다. 제1 소오스 패턴(SC1)의 일부와 제1 기판(100) 사이에 버퍼 절연막(11)이 개재될 수 있다. 제1 소오스 패턴(SC1)과 제2 소오스 패턴(SC2)은 각각 예를 들면 N형 또는 P형의 불순물이 도핑된 실리콘 단결정 패턴 또는 다결정 실리콘 물질을 포함할 수 있다. 제2 소오스 패턴(SC2)에 도핑된 불순물의 도전형은 제1 소오스 패턴(SC1)에 도핑된 불순물의 도전형과 같을 수 있다. 제2 소오스 패턴(SC2)에 도핑된 불순물의 농도는 제1 소오스 패턴(SC1)에 도핑된 불순물의 농도와 같거나 높을 수 있다. 소오스 구조체(SCL)는 도 1의 공통 소오스 라인(CSL)에 해당할 수 있다. 버퍼 절연막(11)과 전극 층간절연막들(12)은 예를 들면, 실리콘 산화막을 포함할 수 있다. 전극들(EL)은 예를 들면 텅스텐과 같은 금속을 포함할 수 있다.
전극 구조체(ST)는 평탄 절연막(18)으로 덮일 수 있다. 평탄 절연막(18) 상에는 상부 절연막들(20, 23, 25, 27)이 제공될 수 있다. 평탄 절연막(18) 및 상부 절연막들(20, 23, 25, 27)은 전극 층간절연막들(12)과 동일한 절연 물질, 예를 들어 실리콘 산화물을 포함할 수 있다. 제1 상부 절연막(20), 평탄 절연막(18) 및 전극 구조체(ST)에는 이들을 관통하며 서로 이격된 제1 그루브(GR1)와 제2 그루브(GR2)가 형성될 수 있다. 제1 그루브(GR1) 안에 제1 및 소오스 콘택 플러그(PLG1)와 절연 스페이서(SS)가 배치되고, 제2 그루브(GR2) 안에 제2 소오스 콘택 플러그(PLG2)와 절연 스페이서(SS)가 배치될 수 있다. 제1 소오스 콘택 플러그(PLG1)는 제1 소오스 패턴(SC1)과 접할 수 있다. 제2 소오스 콘택 플러그(PLG2)는 제2 소오스 패턴(SC2)과 접할 수 있다.
실시예들에 따르면, 본 발명의 반도체 장치는 수직형 낸드 플래시 메모리 장치일 수 있다. 전극들(EL) 중 최상층은 분리 절연 패턴(9)에 의해 제1 방향(D1)으로 연장되는 다수개의 라인 패턴들로 분리될 수 있으며, 도 1의 게이트 상부 라인들(UL1, UL2)에 해당할 수 있다. 전극들(EL) 중 최하층은 도 1의 게이트 하부 라인들(LL1, LL2)에 해당할 수 있다. 나머지 전극들은 워드 라인들(WL)에 해당할 수 있다.
셀 어레이 영역(CAR)에서, 복수개의 셀 수직 패턴들(VS)이 평탄절연막(18), 전극 구조체(ST) 및 소오스 구조체(SCL)을 관통한다. 도 5에 도시된 것과 같이, 셀 어레이 영역(CAR)에서 셀 수직 패턴들(VS) 사이에 제1 더미 수직 패턴들(DVS1)이 배치될 수 있다. 제1 더미 수직 패턴들(DVS1)은 제1 방향(D1)을 따라 일렬로 배치될 수 있다. 제1 더미 수직 패턴들(DVS1)의 상부들 사이에 분리 절연 패턴들(9)이 배치될 수 있다. 분리 절연 패턴들(9)은 전극 층간절연막들(12)과 동일한 절연 물질, 일 예로 실리콘 산화물을 포함할 수 있다.
도 5에 도시된 것과 같이, 연결 영역(CNR)에서 복수개의 제2 더미 수직 패턴들(DVS2)이 제공될 수 있다. 제2 더미 수직 패턴들(DVS2)은 평탄절연막(18), 전극 구조체(ST) 및 소오스 구조체(SCL)을 관통한다. 제2 더미 수직 패턴들(DVS2)의 폭은 셀 수직 패턴들(VS) 및 제1 더미 수직 패턴들(DVS1)보다 폭이 더 클 수 있다. 제2 더미 수직 패턴들(DVS2)은 평면적으로 타원형 형태를 가질 수 있다.
수직 패턴들(VS, DVS1, DVS2)은 불순물이 도핑되거나 도핑되지 않은 실리콘 단결정막, 또는 폴리실리콘막(또는 다결정실리콘막)을 포함할 수 있다. 수직 패턴들(VS, DVS1, DVS2) 내부는 매립 절연 패턴(도 8a의 29)으로 채워질 수 있다. 매립 절연 패턴(29)은 예를 들면 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 수직 패턴들(VS, DVS1, DVS2) 상에는 각각 비트라인 패드(BPLG)가 배치될 수 있다. 비트라인 패드(BPLG)는 불순물이 도핑된 폴리실리콘, 또는 텅스텐, 알루미늄 및 구리와 같은 금속을 포함할 수 있다.
수직 패턴들(VS, DVS1, DVS2)과 전극 구조체(ST) 사이에는 게이트 절연막(GO)이 개재될 수 있다. 제2 소오스 패턴(SC2)은 게이트 절연막(GO)을 관통하여 셀 수직 패턴들(VS)의 하부 측면들과 각각 접할 수 있다.
도 8a를 참조하면, 게이트 절연막(GO)은 터널 절연막(TL), 전하 저장막(SN) 및 블로킹 절연막(BCL)을 포함할 수 있다. 전하 저장막(SN)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막(SN)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TL)은 전하 저장막(SN)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블로킹 절연막(BCL)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다.
게이트 절연막(GO)은 수평 절연막(HL)을 더 포함할 수 있다. 수평 절연막(HL)은 블로킹 절연막(BCL)과 전극들(EL) 사이에 개재될 수 있다. 수평 절연막(HL)은 전극들(EL)과 전극 층간절연막들(12) 사이로 연장될 수 있다. 수평 절연막(HL)은 실리콘 산화막보다 높은 유전율을 가지는 막으로써 예를 들면 하프늄 산화막, 알루미늄 산화막과 같은 금속 산화막을 포함할 수 있다. 제2 소오스 패턴(SC2)에 의해 게이트 절연막(GO)는 두 부분으로 분리될 수 있다. 절연 스페이서(SS)의 일부는 전극(EL) 쪽으로 돌출되어 인접하는 전극 층간절연막들(12) 사이에 개재될 수 있다.
이하, 도 7 및 도 8b를 참조하여 전극들(EL)의 패드부들(PP) 및 그 주위의 구조에 대하여 보다 상세히 설명된다.
전극들(EL) 각각은 셀 어레이 영역(CAR) 상의 라인부(EP) 및 연결 영역(CNR) 상의 패드부(PP)를 포함할 수 있다. 라인부(EP)는 셀 어레이 영역(CAR)으로부터 연결 영역(CNR)으로 연장되며 패드부(PP)과 연결될 수 있다. 라인부(EP)는 실질적으로 동일한 두께를 갖는 부분일 수 있다.
전극들(EL)은 연결 영역(CNR)에서 그 단부들이 계단 형태를 이룰 수 있다. 즉, 전극들(EL)의 각 단부들은 그 위에 제공되는 전극들에 의하여 노출되도록 서로 오프셋되어 이하 설명될 셀 콘택들과 연결될 수 있다. 도 7에는 전극들 중 홀수 번째 전극들만 그 단부들이 노출되고 짝수 번째 전극들은 그 단부들이 노출되지 않은 것으로 도시되었으나, 이와는 달리, 3개 이상의 전극들이 하나의 계단을 구성할 수 있다. 도 7에서 단부가 노출되지 않은 전극들은 B-B' 단면에서 보이지 않는 부분, 예를 들어 노출된 단부들로부터 제2 방향(D2)으로 이격된 부분에서 노출되거나, 상술한 것과 같이 셀 어레이 영역(CAR)의 타 측에서 그 단부가 노출되어 셀 콘택들과 연결될 수 있다. 이하, 셀 콘택들과 연결되는 전극들(EL)의 단부들은 패드부(PP)로 지칭될 수 있다.
인접한 패드부들(PP) 사이에 패드 절연 패턴들(19)이 제공될 수 있다. 패드 절연 패턴들(19)은 패드부들(PP)의 측벽들 사이를 채울 수 있다. 일 예로, 패드 절연 패턴들(19)은 실리콘 산화물을 포함할 수 있다.
패드부(PP)의 상면은 평탄 절연막(18)을 관통하는 셀 콘택들(CC)과 연결될 수 있다. 각 패드부(PP) 아래에는 절연 기둥(CR)이 제공될 수 있다. 각 절연 기둥들(CR)은 각 셀 콘택들(CC)과 얼라인될 수 있다. 즉, 관통홀(CH)의 하부는 절연 기둥(CR)에 의하여 채워지고, 상부는 셀 콘택(CC)에 의하여 채워질 수 있다. 패드부(PP)는 절연 기둥(CR)과 셀 콘택(CC) 사이에 제공될 수 있다. 절연 기둥(CR)은 실리콘 질화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 절연 기둥들(CR) 각각은 그 아래에 배치된 전극들(EL)을 관통하여 제1 기판(100)의 상부에 연결될 수 있다. 절연 기둥(CR)의 상면은 이와 연결되는 전극(EL)의 라인부(EP)의 하면 보다 높을 수 있다.
셀 콘택들(CC)은 텅스텐, 구리, 알루미늄과 같은 금속을 포함할 수 있다. 셀 콘택들(CC)은 그 표면에 확산 방지막을 포함할 수 있다. 일 예로, 확상 방지막은 티타늄, 티타늄질화막, 탄탈륨, 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다.
절연 기둥들(CR) 각각과 전극들(EL) 사이에 콘택 절연 패턴들(16)이 배치될 수 있다. 하나의 절연 기둥(CR) 상의 콘택 절연 패턴들(16)은 제3 방향(D3)을 따라 배치될 수 있다. 콘택 절연 패턴들(16)은 실리콘 산화막, 실리콘 산화 질화막 중 적어도 하나를 포함할 수 있다.
패드부(PP)는 라인부(EP) 보다 높은 상면을 갖는 제1 부분(HP)을 포함할 수 있다. 패드부(PP)는 제1 부분(HP)으로부터 제1 기판(100) 방향으로 돌출되는 제1 돌출부(RP1)를 포함하는 제2 부분(MP)을 포함할 수 있다. 패드부(PP)는 제1 부분(HP) 아래에 라인부(EP)와 동일한 레벨에 제공되는 제3 부분(LP)을 포함할 수 있다. 제3 부분(LP)은 콘택 절연 패턴(16)의 외측벽을 덮을 수 있다. 평면적 관점에서, 제3 부분(LP)은 절연 기둥(CR)을 둘러싸는 링 형상을 가질 수 있다. 제1 부분(HP)은 콘택 절연 패턴(16)의 상면을 덮을 수 있다. 평면적 관점에서, 제1 부분(HP)은 제2 부분(MP)을 둘러싸는 링 형상을 가질 수 있다.
제2 부분(MP)은 절연 기둥(CR)과 셀 콘택(CC) 사이에 배치되는 부분일 수 있다. 제2 부분(MP)의 제3 방향(D3)으로의 두께(t1)는 제1 부분(HP)의 두께(t2) 보다 두꺼울 수 있다. 제2 부분(MP)의 제1 돌출부(RP1)는 제1 부분(HP)의 하면으로부터 제1 기판(100) 방향으로 돌출되고 절연 기둥(CR)의 상면을 덮을 수 있다. 제1 돌출부(RP1)의 하면은 이에 인접한 콘택 절연 패턴(16)의 상면 보다 낮을 수 있다. 일 예로, 제1 돌출부(RP1)는 콘택 절연 패턴(16)의 내측벽의 적어도 일부를 덮을 수 있다. 수평 절연막(HL)은 제3 부분(LP)과 콘택 절연 패턴(16) 사이, 제1 부분(HP)과 콘택 절연 패턴(16) 사이, 및 제2 부분(MP)과 절연 기둥(CR) 사이로 연장될 수 있다. 셀 콘택(CC)은 수평 절연막(HL)을 관통하여 제2 부분(MP)과 연결될 수 있다. 셀 콘택(CC)과 제2 부분(MP) 사이에는 수평 절연막(HL)이 제공되지 않을 수 있다. 제2 부분(MP)은 제1 부분(HP)의 상면으로부터 제1 기판(100)의 반대 방향(제3 방향(D3))으로 돌출되는 제2 돌출부(RP2)를 포함할 수 있다. 제2 돌출부(RP2)의 상면에는 수평 절연막(HL)이 제공되지 않거나 적어도 일부가 제거될 수 있으며, 이에 따라 제2 돌출부(RP2)는 셀 콘택(CC)과 접촉할 수 있다.
실시예들에 있어서, 제1 돌출부(RP1)의 하면은 제3 방향(D3)으로 리세스된 영역을 포함할 수 있다. 절연 기둥(CR)의 상면은 제1 돌출부(RP1)의 리세스된 영역을 채울 수 있다. 일 예로, 절연 기둥(CR)의 상면은 도 8b에 도시된 것과 같이 제3 방향(D3)으로 테이퍼된 단부를 포함할 수 있다. 제2 돌출부(RP2)는 제1 돌출부(RP1)와 경면 대칭(mirror symmetry) 형상을 가질 수 있다. 일 예로, 제2 돌출부(RP2)의 상면은 리세스된 영역을 포함하고, 셀 콘택(CC)은 리세스된 영역으로 연장되는 테이퍼된 단부를 포함할 수 있다.
다시 도 5, 도 6 및 도 7을 참조하여, 제1 칩(CS)은 복층의 금속 연결층들을 포함할 수 있다. 제1 상부 절연막(20) 및 제2 상부 절연막(23)을 관통하는 제1 연결층이 제공될 수 있다. 제1 연결층은 비트라인 패드들(BPLG)과 연결되는 제1 콘택들(31) 및 셀 콘택들(CC)과 연결되는 제2 콘택들(32)을 포함할 수 있다. 제1 연결층 상에 제2 연결층이 제공될 수 있다. 제2 연결층은 제3 상부 절연막(25)을 관통하여 제1 콘택들(31)과 연결되는 제1 배선들(34) 및 제2 콘택들(32)과 연결되는 제2 배선들(35)을 포함할 수 있다. 제1 연결층 및 제2 연결층은 알루미늄 또는 텅스텐 등 금속 물질을 포함할 수 있다.
제4 상부 절연막(27) 내에 제1 배선들(34) 및 제2 배선들(35)과 연결되는 제1 본딩 금속 패턴들(38, 39)이 제공될 수 있다. 제1 본딩 금속 패턴들(38, 39) 중 일부(38)는 제1 배선들(34) 및 제2 배선들(35)과 연결될 수 있으며, 나머지(39)는 제1 배선들(34) 및 제2 배선들(35)과 연결되지 않을 수 있다. 제1 본딩 금속 패턴들(38, 39)은 제1 연결층 및 제2 연결층과 다른 종류의 금속을 포함할 수 있다. 일 예로, 제1 본딩 금속 패턴들(38, 39)은 구리(Cu)를 포함할 수 있다.
제2 칩(PS)은 제2 기판(200)에 집적된 주변 회로들(215) 및 주변 회로들(215)을 덮는 주변 층간 절연막(210)을 포함할 수 있다. 제2 기판(200)은 단결정 실리콘 기판일 수 있다. 제1 칩(CS)의 전극 구조체(ST) 및 셀 콘택들(CC)은 제1 칩(CS)의 제1 기판(100)과 제2 칩(PS) 사이에 제공될 수 있다. 주변 회로들(215)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등을 포함할 수 있다. 보다 상세하게, 주변 회로들(215)은 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다. 주변 회로들(215)은 복층의 금속 연결층들을 통하여 제1 칩(CS)과 연결될 수 있다. 일 예로, 주변 회로들(215) 상에 제1 연결층(240) 및 제2 연결층(230)이 제공될 수 있다.
제2 칩(PS)은 제2 본딩 금속 패턴들(220)을 포함할 수 있다. 제2 본딩 금속 패턴들(220)은 제1 연결층(240) 및 제2 연결층(230)과 다른 종류의 금속을 포함할 수 있다. 일 예로, 제2 본딩 금속 패턴들(220)은 구리(Cu)를 포함할 수 있다. 제2 본딩 금속 패턴들(220)은 제1 칩(CS)과 제2 칩(PS)의 계면에서 제1 칩(CS)의 제1 본딩 금속 패턴들(38, 39)과 접촉할 수 있다. 주변 층간 절연막(210)은 제4 상부 절연막(27)과 접촉할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 셀 콘택들(CC)의 형성을 위한 관통홀들(CH)을 셀 콘택들(CC)의 깊이와 무관하게 동시에 형성할 수 있다. 또한, 관통홀들(CH)의 하부를 금속이 아닌 절연 기둥들(CR)으로 채우므로 관통홀들(CH)의 하부까지 금속 물질로 채우는 것보다 금속 물질의 양을 줄일 수 있어 기생 커패시턴스를 줄일 수 있고 워피지(warpage)를 줄일 수 있다. 이로써, 반도체 장치의 동작 오류를 방지하고 신뢰성을 향상시킬 수 있다.
이하, 도 9 내지 도 32를 참조하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법이 설명된다. 도 9, 도 13, 도 17, 도 18, 도 20, 도 25, 도 31은 본 발명의 실시예들에 따른 제조 방법을 설명하기 위한 도면들로, 도 5의 A-A' 선에 따른 단면도들이다. 도 10, 도 11, 도 12, 도 14, 도 15, 도 16, 도 19, 도 21, 도 22, 도 23, 도 26, 도 28, 도 30 및 도 32는 본 발명의 실시예들에 따른 제조 방법을 설명하기 위한 도면들로, 도 5의 B-B' 선에 따른 단면도들이다. 도 24, 도 도 27, 도 29는 각각 도 23, 도 26 및 도 28의 P2 영역들의 확대도이다.
도 9 및 도 10을 참조하면, 제1 기판(100) 상에 버퍼 절연막(11)을 형성한다. 버퍼 절연막(11)은 예를 들면 실리콘 산화막, 실리콘 게르마늄막, 및/또는 폴리실리콘막을 포함할 수 있다. 버퍼 절연막(11) 상에 증착 공정 및 식각 공정으로 하부 희생막(41)을 형성한다. 셀 어레이 영역(CAR)에서 하부 희생막(41)의 일부를 패터닝하여 버퍼 절연막(11)의 상부면을 노출시킬 수 있다. 하부 희생막(41)의 상부면과 측면을 덮는 보조 버퍼 절연막(43)을 형성할 수 있다. 보조 버퍼 절연막(43)은 예를 들면 실리콘 산화막을 포함할 수 있다. 보조 버퍼 절연막(43) 상에 제1 소오스 패턴(SC1)을 형성한다. 제1 소오스 패턴(SC1)은 불순물이 도핑된 반도체막을 포함할 수 있다. 일 예로, 제1 소오스 패턴(SC1)은 다결정 실리콘을 포함할 수 있다.
연결 영역(CNR)에서 제1 소오스 패턴(SC1), 보조 버퍼 절연막(43), 하부 희생막(41), 버퍼 절연막(11) 및 제1 기판(100)을 차례대로 식각하여 하부 홀을 형성한 후, 하부 홀을 채우는 기판 절연 패턴(15)을 형성할 수 있다. 기판 절연 패턴(15)은 실리콘 산화막을 포함할 수 있다.
제1 소오스 패턴(SC1) 상에 교대로 전극 층간절연막들(12)과 몰드 희생막들(14)을 적층하여 예비 스택 구조체(PST)를 형성한다. 전극 층간절연막들(12)은 예를 들면 실리콘 산화막을 포함할 수 있다. 몰드 희생막들(14)은 전극 층간절연막들(12)과 식각 선택성을 가지는 물질로, 예를 들면, 실리콘 질화막을 포함할 수 있다. 트리밍 공정과 식각 공정을 반복 수행하여 연결 영역(CNR)에서 전극 층간절연막들(12)과 몰드 희생막들(14)의 단부들이 계단 형태를 이루도록 형성할 수 있다.
도 11을 참조하여, 전극 층간절연막들(12)과 몰드 희생막들(14)의 측벽들을 덮는 패드 절연 패턴들(19)이 형성될 수 있다. 패드 절연 패턴들(19)은 실리콘 산화막과 같은 절연막들 증착한 후 이방성 식각 공정을 수행하여 형성될 수 있다. 예비 스택 구조체(PST)를 덮는 패드 희생층(45) 및 마스크층(46)이 차례로 형성될 수 있다. 패드 희생층(45)은 전극 층간절연막들(12) 및 몰드 희생막들(14)과 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 패드 희생층(45)은 다결정 실리콘층을 포함할 수 있다. 마스크층(46)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 일 예로, 마스크층(46)은 몰드 희생막들(14)과 동일한 물질로 형성될 수 있다.
도 12를 참조하여, 마스크층(46)을 패터닝하여 마스크 패턴들을 형성한 후, 마스크 패턴들을 식각 마스크로 패드 희생층(45)을 식각하여 패드 희생 패턴들(47)이 형성될 수 있다. 이후, 마스크 패턴들은 제거될 수 있으나, 이와는 달리 도 37 내지 도 42에서 설명하는 실시예와 같이 일부가 패드 희생 패턴들(47) 상에 잔류할 수 있다.
도 13 및 도 14를 참조하여, 예비 스택 구조체(PST)을 덮는 평탄 절연막(18)을 형성할 수 있다. 평탄 절연막(18)은 실리콘 산화막을 포함할 수 있다. 평탄 절연막(18), 예비 스택 구조체(PST), 제1 소오스 패턴(SC1), 보조 버퍼 절연막(43), 하부 희생막(41), 버퍼 절연막(11)을 관통하여 제1 기판(100)을 노출하는 수직홀들(VH)을 형성한다. 수직홀들(VH)의 내벽을 차례로 콘포말하게 덮도록 게이트 절연막(GO)과 셀 수직 패턴들(VS)을 형성할 수 있다. 이후, 매립 절연 패턴들(29)을 형성하여 수직홀들(VH)을 채울 수 있다. 수직홀들(VH)의 상부의 매립 절연 패턴들(29), 셀 수직 패턴들(VS) 및 게이트 절연막(GO)의 일부를 제거하고 도전막을 채워 비트라인 패드들(BPLG)을 형성할 수 있다. 도 5를 참조하여 설명된 제1 더미 수직 패턴들(DVS1) 및 제2 더미 수직 패턴들(DVS2)은 게이트 절연막(GO), 셀 수직 패턴들(VS), 매립 절연 패턴들(29) 및 비트라인 패드들(BPLG) 중 적어도 일부와 동일한 공정으로 형성될 수 있다.
셀 어레이 영역(CAR)에서 평탄 절연막(18), 최상층의 몰드 희생막(14)을 일부 제거하여 제1 방향(D1)으로 연장되는 리세스 영역을 만들고 리세스 영역을 절연막으로 채워 분리 절연 패턴(9)을 형성할 수 있다. 분리 절연 패턴(9)은 실리콘 산화막을 포함할 수 있다.
평탄 절연막(18) 상에 제1 상부 절연막(20)을 형성한다. 연결 영역(CNR)에서 제1 상부 절연막(20), 평탄 절연막(18), 패드 희생 패턴들(47), 예비 스택 구조체(PST)를 관통하는 관통홀들(CH)을 형성할 수 있다. 관통홀들(CH)은 제1 소오스 패턴(SC1) 및 하부 희생막(41)을 관통하여 제1 기판(100)을 노출할 수 있다. 이와는 달리, 관통홀들(CH)의 하면들은 제1 소오스 패턴(SC1)의 상면 보다 높은 레벨에 형성될 수 있다.
도 15를 참조하여, 관통홀들(CH)에 의하여 노출된 몰드 희생막(14)에 등방성 식각 공정을 진행하여 몰드 희생막들(14)의 일부를 제거할 수 있다. 이에 따라 몰드 희생막들(14)의 일부가 제거된 공간인 수평 리세스 영역들(LR)이 형성될 수 있다. 하부 희생막(41)이 몰드 희생막들(14)과 동일한 물질을 포함하는 경우 하부 희생막(41)의 일부도 함께 제거되어 수평 리세스 영역(LR)이 형성될 수 있다. 수평 리세스 영역(LR)의 형성은 패드 희생 패턴들(47) 및 평탄 절연막(18)은 실질적으로 식각되지 않거나 식각이 최소화될 수 있는 레시피로 수행될 수 있다.
수평 리세스 영역들(LR)을 각각 채우는 콘택 절연 패턴들(16)이 형성될 수 있다. 콘택 절연 패턴들(16)은 실리콘 산화막을 포함할 수 있다. 콘택 절연 패턴들(16)은 관통홀들(CH) 내에 절연막을 형성한 후 등방성 식각 공정을 진행하여 형성될 수 있다. 그 결과, 수평 리세스 영역들(LR) 내에 절연막의 일부가 잔류되어 콘택 절연 패턴들(16)이 형성될 수 있다.
도 16을 참조하여, 관통홀들(CH)을 각각 채우는 예비 절연 기둥들(81)이 형성될 수 있다. 예비 절연 기둥들(81)은 관통홀들(CH)을 채우는 절연막을 형성한 후 평탄화 공정을 수행하여 형성될 수 있다. 예비 절연 기둥들(81)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 일 예로, 예비 절연 기둥들(81)은 몰드 희생막들(14)과 동일한 물질로 형성될 수 있다. 예비 절연 기둥들(81)은 콘택 절연 패턴들(16)에 의하여 몰드 희생막들(14)과 이격될 수 있다.
도 17을 참조하여, 셀 어레이 영역(CAR)에서 제1 상부 절연막(20), 평탄 절연막(18), 제1 소오스 패턴(SC1) 및 보조 버퍼 절연막(43)을 일부 제거하여 제1 그루브(GR1)와 제2 그루브(GR2)를 형성한다. 제1 그루브(GR1)는 하부 희생막(41)과 이격되도록 형성될 수 있다. 제2 그루브(GR2)는 하부 희생막(41)을 노출시킬 수 있다.
도 18 및 도 19를 참조하여, 제2 그루브(GR2)를 통해 하부 희생막(41), 보조 버퍼 절연막(43), 버퍼 절연막(11)의 일부 및 게이트 절연막(GO)의 일부를 제거하여 셀 수직 패턴들(VS)의 하부 측면, 제1 기판(100)의 상부면 및 제1 소오스 패턴(SC1)의 하부면을 노출시킬 수 있다. 이 후, 도전막을 증착하여 제1 그루브(GR1)와 제2 그루브(GR2), 그리고 제1 소오스 패턴(SC1)과 제1 기판(100) 사이의 공간을 채운 후에, 제1 그루브(GR1)와 제2 그루브(GR2) 안의 도전막을 제거하여 제1 소오스 패턴(SC1)과 제1 기판(100) 사이의 공간에 제2 소오스 패턴(SC2)을 형성한다. 이로써, 제1 소오스 패턴(SC1)과 제2 소오스 패턴(SC2)을 포함하는 소오스 구조체(SCL)가 형성될 수 있다. 제2 소오스 패턴(SC2)은 N형 또는 P형의 불순물이 도핑된 실리콘 단결정 패턴 또는 다결정 실리콘 물질로 형성될 수 있다. 제2 소오스 패턴(SC2)은 게이트 절연막(GO)의 일부를 관통하여 셀 수직 패턴들(VS)의 측벽과 연결될 수 있다. 제2 소오스 패턴(SC2)은 콘택 절연 패턴들(16)을 사이에 두고 예비 절연 기둥들(81)과 이격될 수 있으나, 이와는 달리 콘택 절연 패턴들(16)은 제2 소오스 패턴(SC2)과 예비 절연 기둥들(81) 사이에 제공되지 않을 수 있다.
도 20 및 도 21을 참조하여, 제1 그루브(GR1)와 제2 그루브(GR2)를 통해 몰드 희생막들(14)이 선택적으로 제거되어 갭 영역들(GAP)이 형성될 수 있다. 이에 따라 이하 설명될 전극들(LE)의 라인부(EP) 및 패드부(PP)의 제3 부분(LP)이 제공될 라인 영역(LG)이 형성될 수 있다. 갭 영역들(GAP)은 콘택 절연 패턴(16)의 측벽들 및 패드 희생 패턴들(47)의 하면들을 노출할 수 있으며, 예비 절연 기둥들(81)은 콘택 절연 패턴(16) 및 패드 희생 패턴들(47)에 의하여 커버되어 몰드 희생막들(14)과 함께 제거되지 않을 수 있다.
도 22를 참조하여, 갭 영역들(GAP)에 의하여 노출된 패드 희생 패턴들(47)을 제거하여 갭 영역들(GAP)이 연장된 제1 리세스 영역들(HG)이 형성될 수 있다. 일 예로, 패드 희생 패턴들(47)의 제거는 실리콘 물질을 선택적으로 제거하면서, 실리콘 산화막 및 실리콘 질화막의 식각을 최소화할 수 있는 에천트로 수행될 수 있다. 제1 리세스 영역들(HG)은 예비 절연 기둥들(81)의 측벽들을 노출할 수 있다. 평면적 관점에서, 제1 리세스 영역들(HG)은 예비 절연 기둥들(81)의 측벽을 덮는 링 형상을 가질 수 있다.
도 23 및 도 24를 참조하여, 예비 절연 기둥들(81)에 등방성 식각 공정이 수행되어 갭 영역들(GAP)이 연장된 제2 리세스 영역들(MG)이 형성될 수 있다. 제2 리세스 영역들(MG)의 제3 방향(D3)으로의 두께는 제1 리세스 영역(HG)의 두께보다 클 수 있다. 예비 절연 기둥들(81) 각각은 제2 리세스 영역(MG)을 사이에 두고 상하로 분리될 수 있다. 제1 리세스 영역들(HG)에 의하여 노출되지 않은 예비 절연 기둥들(81)의 측벽들은 콘택 절연 패턴(16)에 의하여 보호되어 식각되지 않을 수 있다. 제2 리세스 영역들(MG)은 식각이 진행되는 방향 및 예비 절연 기둥들(81)의 물질에 따라 다양한 형상을 가질 수 있다. 일 예로, 도 24에 도시된 것과 같이, 제1 리세스 영역들(HG)을 통한 식각은 단면적 관점에서 제1 방향(D1) 및 제1 방향(D1)의 반대 방향으로 수행되어 한 쌍의 반구들이 서로 일부가 오버랩된 형상을 가질 수 있다. 제2 리세스 영역들(MG)은 그 바로 아래 제공된 콘택 절연 패턴(16)의 내측벽 상으로 연장될 수 있다.
도 25, 도 26, 및 도 27을 참조하면, 갭 영역들(GAP)을 차례로 채우는 수평 절연막(HL) 및 전극들(EL)이 형성될 수 있다. 먼저, 수평 절연막(HL)을 콘포말하게 형성하여 제1 그루브(GR1)와 제2 그루브(GR2), 및 갭 영역들(GAP)의 내부 표면을 콘포말하게 덮고, 도전막을 적층하여 제1 그루브(GR1)와 제2 그루브(GR2) 및 갭 영역들(GAP)을 채운다. 이후, 제1 그루브(GR1)와 제2 그루브(GR2) 안의 수평 절연막(HL)과 도전막을 제거하여 갭 영역들(GAP) 안에 전극들(EL)을 형성할 수 있다. 이로써 교대로 적층된 전극 층간절연막들(12)과 전극들(EL)을 포함하는 전극 구조체(ST)가 형성될 수 있다. 수평 절연막(HL)은 실리콘 산화막보다 높은 유전율을 가지는 막으로써 예를 들면 하프늄 산화막, 알루미늄 산화막과 같은 금속 산화막을 포함할 수 있다. 전극들(EL)은 예를 들면 텅스텐과 같은 금속을 포함할 수 있다. 전극들(EL) 각각은 셀 어레이 영역(CAR) 상의 라인부(EP) 및 연결 영역(CNR) 상의 패드부(PP)를 포함할 수 있다. 패드부(PP)는 제1 부분(HP), 제2 부분(MP), 및 제3 부분(LP)을 포함할 수 있다. 수평 절연막(HL)은 제2 부분(MP)의 상면 및 하면을 덮을 수 있다.
제1 그루브(GR1)와 제2 그루브(GR2)의 내측면들을 덮는 절연 스페이서(SS)를 형성하고, 제1 그루브(GR1)와 제2 그루브(GR2)을 채우는 소오스 콘택 플러그들(PLG1, PLG2)을 형성할 수 있다.
도 28 및 도 29를 참조하여, 패드부(PP)에 의하여 그 하부와 분리된 예비 절연 기둥들(81)의 상부가 제거되어 관통홀들(CH)의 상부가 다시 노출될 수 있다. 예비 절연 기둥들(81)의 상부가 제거되는 동안 제2 부분(MP)의 상면을 덮는 수평 절연막(HL)의 적어도 일부가 함께 제거될 수 있다. 예비 절연 기둥들(81)의 하부는 제거되지 않고 잔류하여 절연 기둥들(CR)이 될 수 있다.
도 30을 참조하여, 각 패드부들(PP) 상에 관통홀들(CH)을 채우는 셀 콘택들(CC)이 형성될 수 있다. 셀 콘택들(CC)은 패드부들(PP)의 제2 부분들(MP)과 연결될 수 있다. 셀 콘택들(CC)은 텅스텐, 구리, 알루미늄과 같은 금속 물질로 형성될 수 있다.
도 31 및 도 32를 참조하여, 제1 상부 절연막(20) 상에 복층의 금속 연결층들이 형성되어 제1 칩(CS)의 형성이 완료될 수 있다. 제1 상부 절연막(20) 상에 제2 상부 절연막(23)을 형성한 후, 제1 상부 절연막(20) 및/또는 제2 상부 절연막(23)을 관통하는 제1 연결층이 형성될 수 있다. 제1 연결층은 비트라인 패드들(BPLG)과 연결되는 제1 콘택들(31) 및 셀 콘택들(CC)과 연결되는 제2 콘택들(32)을 포함할 수 있다. 제1 연결층 상에 제3 상부 절연막(25)을 형성한 후, 제2 연결층을 형성할 수 있다. 제2 연결층은 제3 상부 절연막(25)을 관통하여 제1 콘택들(31)과 연결되는 제1 배선들(34) 및 제2 콘택들(32)과 연결되는 제2 배선들(35)을 포함할 수 있다. 제1 연결층 및 제2 연결층은 알루미늄 또는 텅스텐 등 금속 물질을 포함할 수 있다.
제3 상부 절연막(25) 상에 제4 상부 절연막(27)을 형성한 후, 제4 상부 절연막(27) 내에 제1 배선들(34) 및 제2 배선들(35)과 연결되는 제1 본딩 금속 패턴들(38, 39)이 제공될 수 있다. 제1 본딩 금속 패턴들(38, 39)은 구리(Cu)로 형성될 수 있다.
도 6 및 도 7을 다시 참조하여, 제1 칩(CS)과 제2 칩(PS)의 접합 공정이 수행될 수 있다. 제2 칩(PS)은 제1 칩(CS)과는 별도로 제조될 수 있다. 제2 칩(PS)은 제2 기판(200), 주변 회로들(215), 주변 층간 절연막(210), 및 주변 회로 배선들을 포함할 수 있다. 주변 회로 배선들은 제1 연결층(240), 제2 연결층(230), 및 제2 본딩 금속 패턴들(220)을 포함할 수 있다. 제1 칩(CS)과 제2 칩(PS)의 접합 공정은 열 및 압력을 가하여 제1 본딩 금속 패턴들(38, 39) 및 제2 본딩 금속 패턴들(220)을 접합하는 공정을 포함할 수 있다.
도 33 및 도 34는 본 발명의 실시예들에 따른 반도체 장치 및 이의 제조 방법을 설명하기 위한 도면들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 33은 도 23의 P2 영역에 상응하는 확대도이다. 본 실시예에 있어서, 예비 절연 기둥(81)은 제2 리세스 영역들(MG)의 형성을 위한 등방성 식각 공정에서 서로 다른 속도로 식각될 수 있는 복수의 층들을 포함할 수 있다. 일 예로, 예비 절연 기둥(81)은 식각 속도가 높은 제2 층(L2) 및 제2 층(L2)의 측벽을 덮는 제1 층(L1)을 포함할 수 있다. 제1 층(L1)과 제2 층(L2)의 식각 속도 차이는 이를 구성하는 물질, 밀도 등에 의하여 발생될 수 있다. 일 예로, 제2 층(L2)은 제1 층(L1) 보다 질소 농도가 높을 수 있다.
제1 층(L1)과 제2 층(L2)은 복수의 식각 공정을 통하여 차례로 식각될 수 있다. 제1 층(L1)과 제2 층(L2)의 식각 속도 차이에 기인하여, 제2 리세스 영역들(MG)는 도 24와는 다른 형상을 갖도록 형성될 수 있다. 일 예로, 제 2 리세스 영역들(MG)은 제1 층(L1)과 제2 층(L2)의 경계에서 불연속적인 형상을 가질 수 있다. 일 예로, 제 2 리세스 영역들(MG)은 제1 층(L1)과 제2 층(L2)의 경계에서 제3 방향(D3) 및 제3 방향(D3)의 반대 방향으로 연장될 수 있다.
이후, 도 25 내지 도 32를 참조하여 설명된 공정들을 수행하여 도 34에 도시된 것과 같은 패드부들(PP)이 형성될 수 있다.
도 35 및 도 36는 본 발명의 실시예들에 따른 반도체 장치 및 이의 제조 방법을 설명하기 위한 도면들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 35는 도 23의 P2 영역에 상응하는 확대도이다. 본 실시예에 있어서, 예비 절연 기둥(81)은 제2 리세스 영역들(MG)의 형성을 위한 등방성 식각 공정에서 다른 속도로 식각될 수 있는 영역들을 포함할 수 있다. 일 예로, 예비 절연 기둥(81)은 그 외각 부분이 중심 부분에 비하여 식각 저항성이 클 수 있다. 일 예로, 예비 절연 기둥(81)은 외각 부분의 질소 농도가 외각 부분에 비하여 높을 수 있다. 이에 따라, 제2 리세스 영역들(MG)은 예비 절연 기둥(81)의 중심 축으로 갈수록 제3 방향(D3)으로의 폭이 큰 형상을 갖도록 형성될 수 있다.
이후, 도 25 내지 도 32를 참조하여 설명된 공정들을 수행하여 도 34에 도시된 것과 같은 패드부들(PP)이 형성될 수 있다.
도 37 내지 도 42는 본 발명의 실시예들에 따른 반도체 장치 및 이의 제조 방법을 설명하기 위한 도면들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 11 및 도 12를 참조하여 설명된 공정에서, 마스크층(46)의 일부가 제거되지 않고 패드 희생 패턴(47) 상에 잔류할 수 있다. 이하 제거되지 않은 마스크층(46)의 일부를 잔류 마스크 패턴(48)으로 호칭할 수 있다. 이후, 도 13 내지 도 19을 거쳐 도 37과 같은 구조가 형성될 수 있다.
도 38을 참조하여, 도 22와 동일한 공정이 수행되어 갭 영역들(GAP)이 연장된 제1 리세스 영역들(HG)이 형성될 수 있다. 잔류 마스크 패턴(48)은 제거되지 않고 제1 리세스 영역들(HG) 상면을 정의할 수 있다.
도 39를 참조하여, 예비 절연 기둥들(81)에 등방성 식각 공정이 수행되어 갭 영역들(GAP)이 연장된 제2 리세스 영역들(MG)이 형성될 수 있다. 잔류 마스크 패턴(48)의 적어도 일부는 예비 절연 기둥들(81)의 일부와 함께 제거될 수 있다. 잔류 마스크 패턴(48)의 일부는 제거되지 않고 잔류할 수 있으며, 제2 리세스 영역들(MG)의 상면을 정의할 수 있다.
도 40을 참조하여, 갭 영역들(GAP)을 차례로 채우는 수평 절연막(HL) 및 전극들(EL)이 형성될 수 있다. 수평 절연막(HL)은 잔류 마스크 패턴(48)의 하면과 접할 수 있다.
도 41을 참조하여, 패드부(PP)에 의하여 그 하부와 분리된 예비 절연 기둥들(81)의 상부가 제거되어 관통홀들(CH)의 상부가 다시 노출될 수 있다. 예비 절연 기둥들(81)의 상부가 제거되는 동안 잔류 마스크 패턴(48)이 함께 제거될 수 있다. 이에 따라 관통홀(CH)의 하부는 수평적으로 연장될 수 있다. 또한, 잔류 마스크 패턴(48)이 제거되는 동안 제2 부분(MP)의 상면을 덮는 수평 절연막(HL)의 적어도 일부가 함께 제거될 수 있다.
도 42를 참조하여, 각 패드부들(PP) 상에 관통홀들(CH)을 채우는 셀 콘택들(CC)이 형성될 수 있다. 셀 콘택들(CC) 중 적어도 일부는 잔류 마스크 패턴(48)이 제거된 공간을 점유하는 하부(C2) 및 그 위의 상부(C1)를 포함할 수 있다. 하부(C2)의 제2 방향(D2)으로의 폭은 상부(C1)의 폭보다 클 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 셀 어레이 영역과 연결 영역을 포함하는 기판;
    상기 기판 상에 적층된 전극들을 포함하는 전극 구조체, 상기 전극들 각각은 상기 셀 어레이 영역 상의 라인부, 및 상기 연결 영역 상의 패드부를 포함하고;
    상기 전극 구조체를 관통하는 수직 패턴들;
    상기 연결 영역에서 상기 패드부와 연결되는 셀 콘택; 및
    상기 패드부를 사이에 두고 상기 셀 콘택 아래에 배치되는 절연 기둥을 포함하고,
    상기 패드부는:
    상기 라인부 보다 높은 상면을 갖는 제1 부분; 및
    상기 제1 부분으로부터 상기 기판 방향으로 돌출되어 상기 절연 기둥의 상면을 덮는 제1 돌출부를 포함하는 제2 부분을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 절연 기둥의 측벽 상의 콘택 절연 패턴을 더 포함하고,
    상기 제1 돌출부는 상기 콘택 절연 패턴의 내측벽을 덮는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 부분의 하면은 상기 콘택 절연 패턴의 상면을 덮는 반도체 장치.
  4. 제2 항에 있어서,
    상기 패드부는 상기 라인부와 연결되고 상기 제1 부분 아래에 제공되는 제3 부분을 더 포함하고,
    상기 제3 부분은 상기 콘택 절연 패턴의 외측벽을 덮는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 부분의 두께는 상기 제1 부분의 두께보다 두꺼운 반도체 장치.
  6. 제1 항에 있어서,
    상기 전극 구조체는:
    상기 전극들 사이에 제공되는 층간 절연막들; 및
    상기 전극들과 상기 층간 절연막들 사이에 제공되는 수평 절연막을 더 포함하고,
    상기 수평 절연막은 상기 절연 기둥과 상기 제2 부분의 상기 제1 돌출부 사이로 연장되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제2 부분은 상기 기판의 반대 방향으로 돌출되어 상기 셀 콘택과 연결되는 제2 돌출부를 더 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 전극 구조체는:
    상기 전극들 사이에 제공되는 층간 절연막들; 및
    상기 전극들과 상기 층간 절연막들 사이에 제공되는 수평 절연막을 더 포함하고,
    상기 제2 부분의 상기 제2 돌출부는 상기 수평 절연막을 관통하여 상기 셀 콘택과 연결되는 반도체 장치.
  9. 제1 항에 있어서,
    상기 절연 기둥의 상면은 상기 전극들 중 이와 연결되는 전극의 라인부의 하면 보다 높은 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 돌출부는 리세스 영역을 포함하고,
    상기 절연 기둥은 상기 리세스 영역을 채우는 반도체 장치.
  11. 제9 항에 있어서,
    상기 절연 기둥의 측벽 상의 콘택 절연 패턴을 더 포함하고,
    상기 콘택 절연 패턴은 상기 절연 기둥의 측벽을 따라 복수 개가 제공되고,
    상기 절연 기둥은 복수 개의 전극들을 관통하며 상기 콘택 절연 패턴들에 의하여 상기 전극들과 이격되는 반도체 장치.
  12. 제1 항에 있어서,
    상기 절연 기둥은 상기 기판과 연결되는 반도체 장치.
  13. 제1 항에 있어서,
    상기 반도체 장치는 상기 기판 및 상기 전극 구조체를 포함하는 제1 칩 및 상기 제1 칩과 연결되고 주변 회로 영역을 포함하는 제2 칩을 포함하고,
    상기 전극 구조체 및 상기 셀 콘택은 상기 제1 칩의 상기 기판과 상기 제2 칩 사이에 제공되는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 칩은 제1 본딩 메탈층을 더 포함하고,
    상기 제2 칩은 제2 본딩 메탈층을 더 포함하고,
    상기 제1 본딩 메탈층과 상기 제2 본딩 메탈층은 상기 제1 칩과 상기 제2 칩의 계면에서 직접 접촉하는 반도체 장치.
  15. 셀 어레이 영역과 연결 영역을 포함하는 기판을 포함하는 제1 칩 및 주변 회로 영역 및 제2 본딩 메탈층을 포함하는 제2 칩을 포함하고,
    상기 제1 칩은:
    상기 기판 상에 적층된 전극들을 포함하고 상기 기판과 상기 제2 칩 사이에 제공되는 전극 구조체, 상기 전극들 각각은 상기 셀 어레이 영역 상의 라인부, 및 상기 연결 영역 상의 패드부를 포함하고;
    상기 전극 구조체를 관통하는 수직 패턴들;
    상기 연결 영역에서 상기 패드부와 연결되는 셀 콘택;
    상기 패드부를 사이에 두고 상기 셀 콘택 아래에 제공되는 절연 기둥; 및
    상기 절연 기둥들의 측벽 상의 콘택 절연 패턴; 및
    상기 셀 콘택 상의 제1 본딩 메탈층을 포함하고,
    상기 패드부는:
    상기 라인부와 연결되는 제3 부분;
    상기 제2 부분 상에 제공되고 상기 라인부 보다 높은 상면을 갖는 제1 부분;
    상기 셀 콘택과 상기 절연 기둥 사이에 배치되는 제2 부분을 포함하고,
    상기 제2 부분의 두께는 상기 제1 부분의 두께보다 두껍고,
    상기 제1 본딩 메탈층과 상기 제2 본딩 메탈층은 상기 제1 칩과 상기 제2 칩의 계면에서 직접 접촉하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제2 부분의 두께는 상기 제1 부분의 두께보다 두꺼운 반도체 장치.
  17. 제15 항에 있어서,
    상기 제2 부분은:
    상기 제1 부분으로부터 상기 기판 방향으로 돌출되어 상기 절연 기둥의 상면을 덮는 제1 돌출부; 및
    상기 기판의 반대 방향으로 돌출되어 상기 셀 콘택과 연결되는 제2 돌출부를 포함하는 반도체 장치.
  18. 제15 항에 있어서,
    상기 전극 구조체는:
    상기 전극들 사이에 제공되는 층간 절연막들; 및
    상기 전극들과 상기 층간 절연막들 사이에 제공되는 수평 절연막을 더 포함하고,
    상기 수평 절연막은 상기 절연 기둥과 상기 제2 부분의 상기 제1 돌출부 사이로 연장되는 반도체 장치.
  19. 제1 항에 있어서,
    상기 제1 돌출부는 상기 콘택 절연 패턴의 내측벽을 덮는 반도체 장치.
  20. 메인 기판;
    상기 메인 기판 상의 반도체 장치, 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고, 상기 반도체 장치는:
    셀 어레이 영역과 연결 영역을 포함하는 기판;
    상기 기판 상에 적층된 전극들을 포함하는 전극 구조체, 상기 전극들 각각은 상기 셀 어레이 영역 상의 라인부, 및 상기 연결 영역 상의 패드부를 포함하고;
    상기 전극 구조체를 관통하는 수직 패턴들;
    상기 연결 영역에서 상기 패드부와 연결되는 셀 콘택; 및
    상기 패드부를 사이에 두고 상기 셀 콘택 아래에 배치되는 절연 기둥을 포함하고,
    상기 패드부는:
    상기 라인부 보다 높은 상면을 갖는 제1 부분; 및
    상기 제1 부분으로부터 상기 기판 방향으로 돌출되어 상기 절연 기둥의 상면을 덮는 제1 돌출부를 포함하는 제2 부분을 포함하는 전자 시스템.
KR1020210107335A 2021-08-13 2021-08-13 반도체 장치 및 이를 포함하는 전자 시스템 KR20230025600A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210107335A KR20230025600A (ko) 2021-08-13 2021-08-13 반도체 장치 및 이를 포함하는 전자 시스템
US17/722,672 US20230049653A1 (en) 2021-08-13 2022-04-18 Semiconductor device and electronic system including the same
CN202210685628.4A CN115707250A (zh) 2021-08-13 2022-06-16 半导体装置和包括该半导体装置的电子系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210107335A KR20230025600A (ko) 2021-08-13 2021-08-13 반도체 장치 및 이를 포함하는 전자 시스템

Publications (1)

Publication Number Publication Date
KR20230025600A true KR20230025600A (ko) 2023-02-22

Family

ID=85176392

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210107335A KR20230025600A (ko) 2021-08-13 2021-08-13 반도체 장치 및 이를 포함하는 전자 시스템

Country Status (3)

Country Link
US (1) US20230049653A1 (ko)
KR (1) KR20230025600A (ko)
CN (1) CN115707250A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220029095A1 (en) * 2021-03-04 2022-01-27 Samsung Electronics Co., Ltd. Vertical variable resistance memory devices

Also Published As

Publication number Publication date
CN115707250A (zh) 2023-02-17
US20230049653A1 (en) 2023-02-16

Similar Documents

Publication Publication Date Title
US20220231038A1 (en) Semiconductor devices and data storage systems including the same
KR20220053733A (ko) 반도체 메모리 장치, 이를 포함하는 전자 시스템 및 이의 제조 방법
KR20220140917A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
US20240215253A1 (en) Semiconductor devices and data storage systems including the same
US20240113020A1 (en) Semiconductor device and electronic system including semiconductor device
US20230049653A1 (en) Semiconductor device and electronic system including the same
US11910603B2 (en) Semiconductor device and electronic system including the same
KR20230083767A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
CN114725115A (zh) 半导体器件和包括该半导体器件的数据存储系统
KR20220067652A (ko) 3차원 반도체 메모리 장치
CN114256264A (zh) 半导体装置和包括该半导体装置的数据存储系统
KR20220067716A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
US20230328986A1 (en) Semiconductor devices and data storage systems including the same
US20220359562A1 (en) Semiconductor devices and data storage systems including the same
US20230240072A1 (en) Non-volatile memory device and electronic system including the same
US20240074193A1 (en) Semiconductor device
US20230335520A1 (en) Nonvolatile memory devices, methods of manufacturing nonvolatile memory device, and electronic systems including nonvolatile memory device
US20230005955A1 (en) Semiconductor devices and data storage systems including the same
US20240107767A1 (en) Semiconductor devices and method of manufacturing the same
US20230217660A1 (en) Semiconductor devices and data storage systems including the same
US20230422502A1 (en) Semiconductor devices and data storage systems including the same
US20230240073A1 (en) Semiconductor devices and data storage systems including the same
US20230014037A1 (en) Semiconductor device and electronic system including the same
US20240081064A1 (en) Semiconductor devices and data storage systems including the same
US20230223345A1 (en) Semiconductor devices and data storage systems including the same