KR102619876B1 - 메모리 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 메모리 장치는, 제1 영역, 및 상기 제1 영역으로부터 연장되며 상기 제1 영역보다 큰 두께를 갖는 제2 영역을 각각 포함하며, 기판 상에 적층되어 제1 방향으로 연장되는 복수의 게이트 전극층들, 상기 게이트 전극층들과 교대로 적층되는 복수의 절연층들, 및 상기 게이트 전극층들을 관통하며 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 구조체들을 포함하며, 상기 게이트 전극층들 중 적어도 일부는, 상기 제2 영역의 상면이 상기 제1 영역의 상면보다 상부에 위치하고, 상기 제2 영역의 하면이 상기 제1 영역의 하면보다 하부에 위치한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성을 개선한 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 영역, 및 상기 제1 영역으로부터 연장되며 상기 제1 영역보다 큰 두께를 갖는 제2 영역을 각각 포함하며, 기판 상에 적층되는 복수의 게이트 전극층들, 상기 게이트 전극층들과 교대로 적층되는 복수의 절연층들, 및 상기 게이트 전극층들을 관통하며 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 구조체들을 포함하며, 상기 게이트 전극층들 중 적어도 일부는, 상기 제2 영역의 상면이 상기 제1 영역의 상면보다 상부에 위치하고, 상기 제2 영역의 하면이 상기 제1 영역의 하면보다 하부에 위치한다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판의 상면에 교대로 적층되는 복수의 게이트 전극층들과 복수의 절연층들, 및 상기 게이트 전극층들과 상기 절연층들을 관통하며 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 구조체들을 포함하는 셀 어레이 영역, 및 상기 게이트 전극층들과 상기 절연층들이 상기 기판의 상면에 평행한 제1 방향을 따라 연장되어 제공하는 복수의 패드 영역들, 및 상기 패드 영역들에서 상기 게이트 전극층들과 연결되는 복수의 컨택들을 포함하는 컨택 영역을 포함하며, 상기 패드 영역들에서 상기 게이트 전극층들 각각의 두께는 상기 셀 어레이 영역에서 상기 게이트 전극층들 각각의 두께보다 크고, 상기 패드 영역들의 일단에서 상기 게이트 전극층들 각각의 측면은 상기 제1 방향을 따라 만입되거나 돌출되는 형상을 갖는다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판의 상면에 교대로 적층되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되어 서로 단차를 갖는 복수의 패드 영역들을 제공하는 복수의 게이트 전극층들과 복수의 절연층들, 상기 게이트 전극층들을 관통하며 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 구조체들, 및 상기 게이트 전극층들 상에 배치되며, 소정의 불순물을 포함하는 도핑 영역을 갖는 제1 층간 절연층과, 상기 제1 층간 절연층 상에 배치되며 상기 제1 층간 절연층보다 큰 두께를 갖는 제2 층간 절연층을 갖는 층간 절연층을 포함한다.
본 발명의 기술적 사상에 따른 메모리 장치에 따르면, 게이트 전극층들이 컨택과 연결되는 패드 영역에서 좀 더 큰 두께를 가질 수 있다. 따라서, 메모리 장치의 집적도가 증가하여 게이트 전극층들의 개수가 증가하고 게이트 전극층 하나의 두께가 감소하는 경우, 컨택이 게이트 전극층들을 관통하여 발생할 수 있는 쇼트 불량을 방지할 수 있다. 결과적으로, 신뢰성과 집적도가 개선된 메모리 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 대략적으로 나타낸 도이다.
도 4는 도 3에 도시한 메모리 장치를 Ⅰ-Ⅰ` 방향에서 바라본 단면도이다.
도 5는 도 4의 A 영역을 확대 도시한 도이다.
도 6은 도 4의 B 영역을 확대 도시한 도이다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 대략적으로 나타낸 도이다.
도 8은 도 7의 C 영역을 확대 도시한 도이다.
도 9는 본 발명의 실시예에 따른 메모리 장치를 대략적으로 나타낸 도이다.
도 10은 도 9의 D 영역을 확대 도시한 도이다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 대략적으로 나타낸 도이다.
도 12는 도 11의 E 영역을 확대 도시한 도이다.
도 13 내지 도 39는 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 40은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1을 참조하면, 본 발명의 실시 형태에 따른 메모리 장치(1)는 메모리 셀 어레이(2), 로우 디코더(3) 및 코어 로직 회로(6)를 포함할 수 있다. 코어 로직 회로(6)는 읽기/쓰기(read/write) 회로(4) 및 제어 회로(5)를 포함할 수 있다.
메모리 셀 어레이(2)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(2)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 로우 디코더(3)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(4)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(2)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이(2)에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
읽기/쓰기 회로(4)는 제어 회로(5)로부터 수신하는 명령에 따라 메모리 셀 어레이(2)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(4)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(4)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(5)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 로우 디코더(33) 및 읽기/쓰기 회로(4)의 동작을 제어할 수 있다. 메모리 셀 어레이(2)에 저장된 데이터를 읽어오는 경우, 제어 회로(5)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 로우 디코더(3)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(5)는 읽기/쓰기 회로(4)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(2)에 데이터를 쓰는 경우, 제어 회로(5)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 로우 디코더(3)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(5)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(4)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다. 본 발명의 일 실시예에 따른 반도체 소자는 수직형(vertical) 낸드(NAND) 플래시 소자일 수 있다.
도 2를 참조하면, 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn), 메모리 셀(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링(S)을 포함할 수 있다. 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)은 메모리 셀(MC1~MCn)을 선택하기 위한 n 개의 워드 라인(WL1~WLn)에 각각 연결될 수 있다. 한편, 접지 선택 트랜지스터(GST)와 제1 메모리 셀(MC1) 사이 및 스트링 선택 트랜지스터(SST)와 제n 메모리 셀(MCn) 사이에는 더미 셀이 더 배치될 수도 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀(MC1~MCn)에 전달됨으로써 데이터 읽기, 쓰기 동작이 실행될 수 있다. 또한, 기판에 형성된 웰 영역을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀(MC1~MCn)에 기록된 데이터를 지우는 소거 동작이 실행될 수 있다.
한편, 도 2를 참조하면, 본 발명의 실시예에 따른 메모리 장치는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 더미 스트링(DS)은 비트 라인(BL1-BLm)과 전기적으로 분리되는 더미 채널을 포함하는 스트링일 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 대략적으로 나타낸 도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 셀 영역(CR)과, 셀 영역(CR)에 인접하는 주변 회로 영역(PR)을 포함할 수 있다. 셀 영역(CR)은, 기판(101)의 상면에 수직하는 방향으로 연장되는 복수의 채널 구조체(CH, DCH), 기판(101)의 상면에 적층되며 복수의 채널 구조체(CH, DCH)에 의해 관통되는 복수의 게이트 전극층들, 및 복수의 게이트 전극층들과 연결되는 복수의 컨택들(181-188: 180) 등을 포함할 수 있다. 주변 회로 영역(PR)은 기판(101) 상에 형성되는 주변 회로 소자(190)를 포함할 수 있다. 주변 회로 소자(190)는 수평 트랜지스터일 수 있으며, 활성 영역(191) 및 수평 게이트 전극(192) 등을 포함할 수 있다.
도 3에 도시한 실시예에서 기판(101)의 상면은 X-Y 평면에 대응할 수 있으며, 복수의 채널 구조체(CH, DCH)과 복수의 컨택들(180)은 기판(101)의 상면에 수직하는 방향(도 3의 Z축 방향)을 따라 연장될 수 있다. 한편, 복수의 컨택들(180)에 연결되는 복수의 게이트 전극층은 X-Y 평면에 대응하는 기판(101)의 상면 위에서 Z축 방향을 따라 복수의 절연층과 교대로 적층될 수 있다.
복수의 채널 구조체(CH, DCH)는 복수의 셀 채널 구조체(CH)와 복수의 더미 채널 구조체(DCH)를 포함할 수 있다. 복수의 셀 채널 구조체(CH)는 복수의 더미 채널 구조체(DCH)는 서로 같거나 다른 내부 구조를 가질 수 있다. 복수의 더미 채널 구조체(DCH)는 복수의 셀 채널 구조체(CH)와 달리 그 상부에서 비트 라인과 연결되지 않으며, 따라서 복수의 더미 채널 구조체(DCH)에서는 데이터 기록하거나 삭제하는 동작 등이 실행되지 않을 수 있다. 복수의 더미 채널 구조체(DCH)는 게이트 전극층들 각각의 모서리에 인접하도록 배치되어 공정 중에 게이트 전극층들이 무너지거나 휘어지지 않도록 지지할 수 있다.
복수의 채널 구조체(CH)는 X-Y 평면에서 서로 이격되어 배치될 수 있다. 복수의 채널 구조체(CH)의 개수 및 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 도 3에 도시한 바와 같이 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 분리 절연층(151)을 사이에 두고 인접하는 채널 구조체(CH)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
게이트 전극층들과 채널 구조체(CH) 등은 공통 소스 라인(150), 및 공통 소스 라인(150)의 측면에 배치되는 분리 절연층(151)에 의해 복수의 영역으로 구분될 수 있다. 공통 소스 라인(150)과 분리 절연층(151)에 의해 정의되는 복수의 영역 각각은 메모리 장치(100)의 플레인 또는 블록 등으로 제공될 수 있다. 공통 소스 라인(150)은 Z축 방향 하부에서, 기판(101)의 일부 영역이 불순물로 도핑되어 형성되는 소스 영역과 연결될 수 있다.
게이트 전극층들은, 제1 방향(도 3의 X축 방향)을 따라 서로 다른 길이로 연장되어 단차를 갖는 패드 영역을 제공할 수 있다. 패드 영역에서 게이트 전극층들은 서로 단차를 갖는 계단 형상을 가질 수 있으며, 컨택들(180)과 연결될 수 있다. 즉, 패드 영역이 마련된 영역은, 컨택들(180)이 게이트 전극층들과 연결되는 컨택 영역(CTR)으로 제공되며, 셀 영역(CR)은 셀 어레이 영역(CAR)과 컨택 영역(CTR)을 포함할 수 있다.
메모리 장치(100)의 용량을 높이기 위해서 많은 수의 게이트 전극층들을 적층할 수 있다. 이때, 적층되는 게이트 전극층들 각각의 두께를 적절히 한정하지 않을 경우, 게이트 전극층들을 포함하는 게이트 구조체의 총 두께가 지나치게 커질 수 있다. 큰 두께의 게이트 구조체는, 채널 구조체(CH, DCH) 및 컨택들(180)을 형성하는 공정의 난이도를 증가시킬 수 있다. 따라서, 메모리 장치(100)의 용량을 높이되 공정 난이도 증가를 막기 위해 게이트 전극층들 각각의 두께를 감소시켜 게이트 구조체의 총 두께를 제한할 수 있다. 그러나, 게이트 전극층들 각각의 두께를 감소시킬 경우, 컨택들(180) 중 적어도 일부가 게이트 전극층을 관통하여 다른 게이트 전극층과 연결될 수 있으며, 이는 쇼트 불량을 일으킬 수 있다.
본 발명의 실시예에서는, 컨택들(180)이 게이트 전극층들과 연결되는 패드 영역에서만 게이트 전극층들 각각의 두께를 증가시킴으로써 상기와 같은 문제를 해결할 수 있다. 이하, 도 4를 참조하여 설명하기로 한다.
도 4는 도 3에 도시한 메모리 장치를 Ⅰ-Ⅰ` 방향에서 바라본 단면도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 기판(101)의 상면에 교대로 적층되는 복수의 게이트 전극층들(131-138: 130)과 복수의 절연층들(141-148: 140)을 포함할 수 있다. 게이트 전극층들(130) 각각은, 그 적층 방향(Z축 방향)에서 인접한 절연층들(140)과 복수의 페어(pair)를 이룰 수 있으며, 복수의 페어 각각은 제1 방향(X축 방향)에서 서로 다른 길이로 연장될 수 있다. 도 4를 참조하면, 제1 방향에서 서로 다른 길이로 연장되는 페어들로 인해, 복수의 패드 영역들이 마련되며, 패드 영역들 각각에서 컨택들(180)이 게이트 전극층들(130)과 연결될 수 있다.
게이트 전극층들(130) 상에는 실리콘 산화물 등의 절연 물질로 층간 절연층(170)이 마련될 수 있다. 층간 절연층(170)은 제1 및 제2 층간 절연층(171, 172)을 포함할 수 있다. 제2 층간 절연층(172)은 제1 층간 절연층(171)보다 큰 두께를 가질 수 있다. 복수의 채널 구조체(CH, DCH)와 컨택들(180)은 모두 층간 절연층(170)을 관통할 수 있다.
셀 채널 구조체(CH)는 게이트 전극층들(130)과 절연층들(140)을 관통하여 기판(101)의 상면까지 연장될 수 있다. 일 실시예에서, 셀 채널 구조체(CH)는 그 하부에서 기판(101)의 적어도 일부를 파고들어갈 수도 있다. 셀 채널 구조체(CH)는 채널층(110), 에피택시 층(111), 비트라인 패드(113), 매립 절연층(115) 및 게이트 절연층(160) 등을 포함할 수 있다. 게이트 절연층(160)은 채널층(110)과 게이트 전극층들(130) 사이에 마련될 수 있으며, 복수의 층을 포함할 수 있다. 이하, 도 5를 함께 참조하여 셀 채널 구조체(CH)의 구조를 자세히 설명하기로 한다.
도 5는 도 4의 A 영역을 확대 도시한 도이다. 도 5를 참조하면, 셀 채널 구조체(CH)에는 매립 절연층(115), 매립 절연층(115)의 외측면에 배치되는 채널층(110), 및 게이트 절연층(160) 등이 포함될 수 있다. 채널층(110)은 원형의 단면을 갖는 공동 내에 형성될 수 있으며, 가운데가 비어 있는 환형 형상을 가질 수 있다. 채널층(110)의 가운데에 형성되는 공간은 매립 절연층(115)에 의해 채워질 수 있으며, 채널층(110) 상에는 비트라인 패드(113)가 형성될 수 있다. 비트라인 패드(113)는 비트 라인과 연결되어 셀 어레이 영역(CAR)에 형성되는 복수의 메모리 셀 소자의 드레인 영역으로 제공될 수 있다.
채널층(110)과 게이트 전극층들(130) 사이에는 블록킹층(161), 전하 저장층(162), 터널링층(163) 등을 포함하는 게이트 절연층(160)이 배치될 수 있다. 메모리 장치(100)의 구조에 따라 블록킹층(161), 전하 저장층(162), 터널링층(163) 중 적어도 일부는, 게이트 전극층들(130)을 둘러싸는 형태로 배치될 수 있다.
블록킹층(161)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 블록킹층(161)이 고유전율 유전 물질을 포함하는 경우, 상기 [고유전율]이라는 용어는, 블록킹층(161)의 유전율이 터널링층(163)의 유전율보다 높다는 의미 또는 실리콘 산화물의 유전율보다 높다는 의미로 정의될 수 있다.
한편, 선택적으로 블록킹층(161)은 서로 다른 유전율을 갖는 복수의 층을 포함할 수 있다. 이때, 상대적으로 낮은 유전율을 갖는 층을, 높은 유전율을 갖는 층보다 채널층(110)에 가깝게 배치함으로써, 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 메모리 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
전하 저장층(162)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(162)이 플로팅 게이트인 경우, 전하 저장층(162)은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착함으로써 형성될 수 있다. 전하 저장층(162)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다.
터널링층(163)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
한편, 앞서 설명한 바와 같이, 게이트 전극층들(130) 각각의 개별 두께를 감소시켜 메모리 장치(100)의 집적도를 개선할 수 있으나, 컨택들(180)이 게이트 전극층들(130)을 관통하는 문제가 발생할 수 있다. 본 발명에서는 이러한 문제를 해결하기 위하여, 도 4에 도시한 바와 같이 패드 영역에서 게이트 전극층들(130) 각각이 상대적으로 더 큰 두께를 가질 수 있다. 이하, 도 6을 참조하여 자세히 설명하기로 한다.
도 6은 도 4의 B 영역을 확대 도시한 도이다. 본 발명의 실시예에서, 게이트 전극층들(130) 각각은 적어도 일부 영역에서 서로 다른 두께를 가질 수 있다. 도 6을 참조하면, 제7 게이트 전극층(137)은 제1 영역(137A) 및 제1 영역(137A)으로부터 연장되는 제2 영역(137B)을 포함할 수 있다. 제2 영역(137B)은 게이트 전극층(137)이 컨택(187)과 연결되는 패드 영역으로 제공될 수 있으며, 제2 영역(137B)의 두께(T2)는, 제1 영역(137A)의 두께(T1)보다 클 수 있다.
도 6을 참조하면, 제2 영역(137B)의 상면(US2)은 제1 영역(137A)의 상면(US1)보다 상부에 위치할 수 있으며, 제2 영역(137B)의 하면(LS2)은 제1 영역(137A)의 하면(LS1)보다 하부에 위치할 수 있다. 제1 영역(137A)과 제2 영역(137B) 각각에 포함되는 상면(US1, US2)과 하면(LS1, LS2)의 위치 관계는, 메모리 장치(100)의 제조 공정에 따라 결정될 수 있다.
한편, 제2 영역(137B)의 상면(US2)과 하면(LS2)을 연결하는 측면(SS)은, 제1 방향(X축 방향)에서 내측으로 만입되는 오목한 형상을 가질 수 있다. 이는, 메모리 장치(100)의 제조 공정에서 희생층들의 상하면을 불순물로 도핑함으로써 나타나는 형상일 수 있다. 결과적으로, 게이트 전극층들(130) 각각은, 적층 방향에서 인접하며 페어(pair)를 형성하는 절연층들(140)보다 제1 방향에서 길게 연장될 수 있다. 도 6을 참조하면, 제7 게이트 전극층(137)은 그 하부에 인접하며 페어(pair)를 형성하는 제7 절연층(147)보다 제1 방향에서 길게 연장될 수 있다.
제1 영역(137A)보다 두꺼운 제2 영역(137B)을 형성하기 위해, 제조 공정에서 희생층들의 상하면에 불순물이 도핑될 수 있다. 희생층들의 상하면에 도핑된 불순물은 이후 진행되는 공정에서 가해지는 열로 인해 확산될 수 있다. 따라서, 도 6에 도시한 바와 같이 제1 층간 절연층(171)의 내부에는 불순물이 일부 잔존하는 도핑 영역(171A)이 형성될 수 있다. 도핑 영역(171A)은 게이트 전극층들(130)의 상면 또는 측면 상에 위치할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 대략적으로 나타낸 도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 메모리 장치(200)는 셀 영역(CR)에서 셀 어레이 영역(CAR)과 컨택 영역(CTR)을 포함할 수 있다. 셀 어레이 영역(CAR)에는 복수의 셀 채널 구조체(CH)가 배치될 수 있다. 셀 채널 구조체(CH)는 기판(201)과 연결되는 에피택시 층(211), 채널층(210), 비트라인 패드(213), 매립 절연층(215) 및 게이트 절연층(260) 등을 포함할 수 있다.
컨택 영역(CTR)에서 복수의 게이트 전극층들(231-238: 230)은 복수의 컨택들(281-288: 280)과 연결될 수 있다. 또한, 게이트 전극층들(230)은 적층 방향(Z축 방향)에서 인접한 복수의 절연층들(241-248: 240) 중 하나와 페어(pair)를 형성하며 제1 방향(X축 방향)으로 연장되어 복수의 패드 영역을 제공할 수 있다.
도 7에 도시한 실시예에서, 게이트 전극층들(230) 각각은 패드 영역에서 더 큰 두께를 가질 수 있다. 따라서, 게이트 전극층들(230) 각각이 작은 두께를 갖는 경우 패드 영역에서 컨택들(280)이 게이트 전극층들(230)을 관통하는 문제를 해결할 수 있으며, 메모리 장치(200)의 집적도 및 신뢰성을 개선할 수 있다. 이하, 도 8을 함께 참조하여 설명하기로 한다.
도 8은 도 7의 C 영역을 확대 도시한 도이다. 도 8을 참조하면, 제7 게이트 전극층(237)이 제1 영역(237A) 및 제2 영역(237B)을 가질 수 있다. 제2 영역(237B)은 제1 영역(237A)으로부터 연장되는 패드 영역일 수 있으며, 제2 영역(237B)의 두께(T2)는 제1 영역(237A)의 두께(T1)보다 클 수 있다. 또한, 도 6에 도시한 실시예와 마찬가지로, 제2 영역(237B)의 상면(US2)은 제1 영역(237A)의 상면(US1)보다 상부에 위치할 수 있으며, 제2 영역(237B)의 하면(LS2)은 제1 영역(237A)의 하면(LS1)보다 하부에 위치할 수 있다.
도 8에 도시한 실시예에서, 제2 영역(237B)은 제1 방향(X축 방향)을 따라 외측으로 돌출되는 측면(SS2)을 가질 수 있다. 메모리 장치(200)의 제조 공정에서 게이트 전극층들(230)을 형성하기 위한 희생층들의 중간 영역을 불순물로 도핑하고, 이를 확신시킴으로써 게이트 전극층들의 측면(SS2)이 볼록한 형상을 가질 수 있다.
한편, 제1 층간 절연층(271)은 불순물을 포함하는 도핑 영역(271A)을 포함할 수 있다. 도핑 영역(271A)은 메모리 장치(200)의 제조 공정에서 희생층들에 주입되었던 불순물이 확산되어 잔존하는 영역일 수 있다. 도핑 영역(271A)은 게이트 전극층들(230)의 상면 및 측면 상에 배치될 수 있으며, 일 실시예에서 게이트 전극층들(230)의 측면 상에 존재하는 도핑 영역(271A)이 상대적으로 더 높은 불순물 농도를 가질 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 장치를 대략적으로 나타낸 도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 메모리 장치(300)는 기판(301) 상에서 교대로 적층되는 복수의 게이트 전극층들(331-338: 330) 및 복수의 절연층들(341-348: 340)을 포함할 수 있다. 복수의 셀 채널 구조체(CH)는 셀 어레이 영역(CAR)에 배치되어 게이트 전극층들(330)과 절연층들(340)을 관통하며, 채널층(310), 게이트 절연층(360), 매립 절연층(315), 비트라인 패드(313), 에피택시 층(311) 등을 포함할 수 있다. 게이트 전극층들(330) 상부에는 층간 절연층(370)이 마련되며, 층간 절연층(370)은 제1 및 제2 층간 절연층(371, 372)을 포함할 수 있다.
도 10은 도 9의 D 영역을 확대 도시한 도이다. 도 10을 참조하면, 게이트 전극층(337)은 제1 영역(337A) 및 제2 영역(337B)을 포함할 수 있다. 제2 영역(337B)은 컨택(387)과 연결되는 패드 영역으로 제공되며, 제2 영역(337B)의 두께(T2)는 제1 영역(337A)의 두께(T1)보다 클 수 있다.
앞서 설명한 다른 실시예들과 달리 도 10에 도시한 실시예에서, 제2 영역(337B)과 제1 영역(337A)은 공통된 하면(LS)을 가질 수 있다. 즉, 제2 영역(337B)의 두께는, 적층 방향에서 상부로만 증가될 수 있다. 제2 영역(337B)의 상면(US2)은, 제1 영역(337A)의 상면(US1)보다 상부에 위치할 수 있으며, 상면들(US1, US2)의 위치 관계에 따라 제2 영역(337B)의 두께(T2)가 증가할 수 있다. 이는, 메모리 장치(300)의 제조 공정에서 희생층에 불순물을 주입하는 공정의 차이로부터 나타나는 구조적 특징일 수 있다.
한편, 제2 영역(337B)의 상면(US2)은 하면(LS)보다 길 수 있다. 따라서, 제2 영역(337B)의 측면(SS3)은 도 10에 도시한 바와 같이 내측으로 완만하게 만입되는 형상을 가질 수 있다. 제1 층간 절연층(371) 내에는 불순물이 잔존하는 도핑 영역(371A)이 형성될 수 있으며, 도핑 영역(371A)은 제1 층간 절연층(371)과 제2 층간 절연층(372) 사이의 경계면을 따라 분포할 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 대략적으로 나타낸 도이다.
도 11을 참조하면, 메모리 장치(400)는 기판(401) 상에 적층되는 복수의 게이트 전극층들(431-438: 430)과 복수의 절연층들(441-448: 440)을 포함할 수 있다. 또한 메모리 장치(400)는 셀 어레이 영역(CAR)에서 게이트 전극층들(430)을 관통하는 셀 채널 구조체(CH)와, 컨택 영역(CTR)에서 게이트 전극층들(430)에 연결되는 복수의 컨택들(481-488: 480)을 포함할 수 있다.
도 12는 도 11의 E 영역을 확대 도시한 도이다. 도 12에 도시한 실시예에서, 제7 게이트 전극층(437)은 제1 영역(437A) 및 제1 영역(437A)으로부터 연장되는 제2 영역(437B)을 포함할 수 있다. 제2 영역(437B)의 두께(T2)는 제1 영역(437A)의 두께(T1)보다 크며, 이는 제2 영역(437B)의 하면(LS2)이 제1 영역(437A)의 하면(LS1)보다 하부에 위치하기 때문일 수 있다. 즉, 제1 영역(437A)과 제2 영역(437B)의 상면(US)은 하나의 평탄한 면일 수 있으며, 제1 영역(437A)과 제2 영역(437B)의 하면(LS1, LS2)이 갖는 단차로 인해 두께 차이가 발생할 수 있다.
도 12에 도시한 실시예와 같은 구조는, 메모리 장치(400)의 제조 공정에서 희생층의 패드 영역 하부에만 불순물을 도핑함으로써 나타날 수 있다. 또한, 앞서 설명한 다른 실시예들과 달리, 제1 층간 절연층(471) 내에 잔존하는 불순물을 갖는 도핑 영역(471A)은 게이트 전극층들(430)의 측면 외측에만 나타날 수 있다. 이는, 메모리 장치(400)의 제조 공정에서 희생층들과 제1 층간 절연층(471) 사이의 경계면에 불순물이 도핑되지 않기 때문일 수 있다. 이러한 공정 상의 차이로 인해, 제2 영역(437B)의 측면(SS4)은 외측으로 완만하게 돌출되는 커브 형상을 가질 수 있다.
도 13 내지 도 39는 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다. 도 13 내지 도 29는 도 3 내지 도 6에 도시한 실시예에 따른 메모리 장치(100)의 제조 방법을 설명하는 데에 제공되는 도이다. 한편, 도 30 내지 도 39는 도 7 및 도 8에 도시한 실시예에 따른 메모리 장치(200)의 제조 방법을 설명하는 데에 제공되는 도이다.
우선 도 13 및 도 14에서, 도 14는 도 13의 I-I` 방향의 단면을 나타낸 도일 수 있다. 도 13 및 도 14를 참조하면, 기판(101)의 상면 위에 복수의 희생층들(121-128: 120)과 복수의 절연층들(141-148: 140)이 교대로 적층될 수 있다. 희생층들(120) 각각은 적층 방향(Z축 방향)에서 인접한 절연층들(140) 중 어느 하나와 페어(pair)를 형성하며 제1 방향(X축 방향)으로 연장될 수 있다. 희생층들(120)과 절연층들(140)에 의해 제공되는 페어(pair)는 제1 방향에서 서로 다른 길이로 연장되어 도 13 및 도 14에 도시한 바와 같은 계단 구조를 형성할 수 있다.
도 13 및 도 14를 참조하면, 계단 구조에 의해 복수의 패드 영역이 제공될 수 있다. 패드 영역을 형성함으로써, 적층 방향으로 하부에 위치한 희생층들(120)의 적어도 일부 영역이 외부로 노출될 수 있다. 기판(101) 상에 교대로 적층된 희생층들(120)과 절연층들(140) 상에 소정의 마스크층을 형성하고, 마스크층에 의해 노출된 희생층들(120) 및 절연층들(140)을 식각할 수 있다. 마스크층을 트리밍(trimming) 하면서 마스크층에 의해 노출된 희생층들(120) 및 절연층들(140)을 식각하는 공정을 복수 회 진행함으로써, 도 13 및 도 14에 도시한 바와 같은 구조물을 형성할 수 있다. 일 실시예로, 각 패드 영역에서 희생층들(120)이 절연층들(140)의 상부에 위치할 수 있다.
희생층들(120)과 절연층들(140)은 소정의 식각 선택비를 갖는 물질로 형성될 수 있다. 이러한 식각 선택비는, 절연층들(140)의 식각 속도에 대한 희생층들(120)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들어, 절연층들(140)은 실리콘 산화막 및 실리콘 질화막 중 적어도 한가지일 수 있고, 희생층들(120)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 물질로서, 절연층들(140)과 다른 물질일 수 있다. 예를 들어, 절연층들(140)이 실리콘 산화막인 경우, 희생층들(120)은 실리콘 질화막일 수 있다.
도 15 및 도 16을 참조하면, 희생층들(120) 상에 제1 층간 절연층(171)이 형성될 수 있다. 제1 층간 절연층(171)은 주변 회로 영역(PR)까지 연장되어 주변 회로 소자(190)를 덮을 수도 있다. 제1 층간 절연층(171)은 실리콘 산화물로 형성될 수 있으며, HDP 산화막 또는 TEOS 산화막으로 형성될 수 있다.
다음으로 도 17을 참조하면, 1차 이온 주입(Ion Implantation, IIP) 공정을 진행하여 불순물을 주입할 수 있다. 불순물이 주입되는 타켓 영역은 각 패드 영역에서 희생층들(120)과 절연층들(140) 사이의 경계면, 즉, 패드 영역에서 희생층들(120)의 하면일 수 있다. 1차 이온 주입 공정에 의해 주입되는 불순물은 인(P), 비소(As) 등일 수 있다. 도 18을 참조하면, 1차 이온 주입 공정에 의해 각 패드 영역에서 희생층들(120)의 하면 부근에 손상 영역(DA1)이 마련될 수 있다. 희생층들(120)의 하면 부근에 마련된 손상 영역(DA1)은 다른 영역과 비교하여 열화된 막질을 가질 수 있으며, 따라서 상대적으로 높은 식각 속도를 가질 수 있다.
도 19를 참조하면, 2차 이온 주입 공정을 진행하여 불순물을 주입할 수 있다. 2차 이온 주입 공정의 타겟 영역은 희생층들(120)과 제1 층간 절연층(171) 사이의 경계면, 즉, 각 패드 영역에서 희생층들(120)의 상면일 수 있다. 2차 이온 주입 공정에 의해 주입되는 불순물의 종류는, 1차 이온 주입 공정과 유사할 수 있다. 도 20을 참조하면, 2차 이온 주입 공정에 의해 각 패드 영역에서 희생층들(120)의 상면에손상 영역(DA2)이 마련될 수 있다. 결과적으로, 1차 및 2차 이온 주입 공정에 의해 패드 영역에서 희생층들(120)의 상면 및 하면에 손상 영역들(DA1, DA2)이 각각 마련되며, 손상 영역들(DA1, DA2)은 희생층들(120)의 다른 영역에 비해 상대적으로 높은 식각 속도를 가질 수 있다.
다음으로 도 21 및 도 22를 참조하면, 제1 층간 절연층(171) 상에 제2 층간 절연층(172)이 마련될 수 있다. 제2 층간 절연층(172)은 제1 층간 절연층(171)보다 큰 부피를 가지며, 증착 속도가 빠른 TEOS 산화막 등으로 형성될 수 있다. 제2 층간 절연층(172)이 형성된 이후, 희생층들(120)과 절연층들(140)을 관통하는 복수의 채널 구조체들(CH, DCH)이 형성될 수 있다. 복수의 채널 구조체들(CH, DCH)은 셀 채널 구조체들(CH) 및 더미 채널 구조체들(DCH)을 포함할 수 있다.
복수의 채널 구조체들(CH, DCH)을 형성하는 공정은, 복수의 채널 홀을 형성하는 것으로 시작될 수 있다. 채널 홀은 희생층들(120)과 절연층들(140)을 관통하여 기판(101)의 적어도 일부 영역을 파고 들어가는 깊이를 가질 수 있다. 채널 홀 내에는 게이트 절연층(160), 채널층(110) 및 매립 절연층(115)이 순차적으로 채워질 수 있으며, 채널층(110)의 상부 및 하부에는 각각 비트라인 패드(113)와 에피택시 층(111)이 마련될 수 있다. 에피택시 층(111)은 채널 홀에 의해 노출된 기판(101)의 일부 영역에 선택적 에피택시 성장(Selective Epitaxial Growth) 공정을 적용하여 형성되는 층일 수 있다. 게이트 절연층(160)은 채널층(110)으로부터 순서대로 배치되는 터널링층, 전하 저장층, 블록킹층 등을 포함할 수 있다.
게이트 절연층(160)에 포함되는 복수의 층들은 ALD 또는 CVD 등의 공정으로 형성될 수 있으며, 희생층들(120) 및 절연층들(140)과 인접한 영역으로부터 블록킹층, 전하 저장층, 터널링층이 순서대로 적층될 수 있다. 채널층(110)은 소정의 두께, 예컨대, 채널 개구부 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있으며, 게이트 절연층(160)과 마찬가지로 ALD 또는 CVD 공정에 의해 형성될 수 있다.
채널층(110)의 내부 공간은 매립 절연층(115)으로 채워질 수 있다. 선택적으로, 매립 절연층(115)을 형성하기 전에, 채널층(110)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널층(110) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다. 다음으로 채널층(110) 상부에 폴리 실리콘 등의 도전성 물질로 비트라인 패드(113)를 형성할 수 있다.
도 23 및 도 24를 참조하면, 복수의 워드라인 컷(WC)이 형성될 수 있다. 워드라인 컷(WC) 내에서는 기판(101)의 일부 영역이 노출될 수 있으며, 워드라인 컷(WC)에 의해 희생층들(120)과 절연층들(140)이 X-Y 평면 상에서 복수의 영역으로 분할될 수 있다. 워드라인 컷(WC)을 통해 식각 용액, 예를 들어 인산(HP) 등을 유입시킴으로써 절연층들(140)을 남기고 희생층들(120)만을 선택적으로 제거할 수 있다. 도 24를 참조하면, 희생층들(120)만이 선택적으로 제거되어 복수의 개방 영역들(OP)이 마련될 수 있다.
앞서 도 17 내지 도 20을 참조하여 설명한 1차 및 2차 이온 주입 공정에 의해, 패드 영역에서 희생층들(120)의 상면 및 하면 부근에는, 불순물을 포함하는 손상 영역들(DA1, DA2)이 마련될 수 있다. 손상 영역들(DA1, DA2)에 포함된 불순물들은 이후 공정에서 가해지는 열에 의해 확산될 수 있다. 손상 영역들(DA1, DA2) 및 그 주변 영역은 불순물에 의해 데미지를 받은 막질 특성을 갖게 되며, 따라서 인산 등의 식각 용액이 유입될 때 더 빠르게 제거될 수 있다. 따라서, 도 24에 도시한 바와 같이, 개방 영역들(OP)은 패드 영역에서 상대적으로 더 큰 높이를 가질 수 있다. 이하, 도 25를 참조하여 설명하기로 한다.
도 25를 참조하면, 개방 영역들(OP) 각각은 제1 영역(OPA)과 제2 영역(OPB)을 가질 수 있다. 제1 영역(0PA)과 제2 영역(OPB)은 연속적으로 이어지는 영역이며, 제2 영역(OPB)은 패드 영역에 마련될 수 있다. 손상 영역들(DA1, DA2)로 인해 희생층들(120)은 패드 영역의 상면 및 하면 부근에서 상대적으로 더 빠르게 제거되며, 따라서 도 25에 도시한 바와 같이 제2 영역(OPB)의 높이(H2)가 제1 영역(OPA)의 높이(H1)보다 클 수 있다. 또한, 패드 영역의 상면 및 하면 부근에서 희생층들(120)이 빠르게 제거되므로, 제2 영역(0PB)의 측면은 내측으로 만입하는 오목한 형상을 가질 수 있다. 일 실시예에서, 제1 층간 절연층(171)은, 손상 영역들(DA1, DA2)로부터 확산된 불순물의 일부가 잔존하는 도핑 영역(171A)을 포함할 수 있다.
도 17 내지 도 25에서 설명한 내용을 참조하면, 도 9 및 도 10에 도시한 실시예에 따른 메모리 장치(300)와, 도 11 및 도 12에 도시한 실시예에 따른 메모리 장치(400)의 제조 방법 역시 이해될 수 있을 것이다. 앞서 도 17 내지 도 20을 참조하여 설명한 1차 및 2차 이온 주입 공정 가운데, 1차 이온 주입 공정만을 진행하고 2차 이온 주입 공정을 생략하는 경우, 불순물은 희생층들(120)과 절연층들(140) 사이의 경계면에만 도핑될 수 있다. 즉, 1차 이온 주입 공정만을 진행함으로써, 도 11 및 도 12에 도시한 실시예에 따른 메모리 장치(400)를 제조할 수 있다.
반대로, 1차 이온 주입 공정을 생략하고 2차 이온 주입 공정만을 진행하는 경우, 불순물은 희생층들(120)과 제1 층간 절연층(171) 사이의 경계면에만 도핑될 수 있다. 즉, 2차 이온 주입 공정만을 진행하여, 도 9 및 도 10에 도시한 실시예에 따른 메모리 장치(300)를 제조할 수 있다.
다음으로 도 26 및 도 27을 참조하면, 워드라인 컷(WC)을 통해 복수의 개방 영역(OP)에 도전성 물질을 채워넣음으로써 복수의 게이트 전극층들(131-138: 130)을 형성할 수 있다. 게이트 전극층들(130)은 금속, 폴리 실리콘 또는 금속 실리사이드 물질 등으로 형성될 수 있다. 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극층들(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극층들(130)을 형성할 수 있다. 일 실시예에서, 게이트 전극층들(130)은 복수의 금속층들을 포함할 수도 있으며, 복수의 금속층들 중 적어도 하나는 일함수(Work Function) 금속층일 수 있다.
도 28 및 도 29를 참조하면, 복수의 컨택들(181-188: 180)이 형성될 수 있다. 복수의 컨택들(180)은, 패드 영역 상에서 층간 절연층(170)을 관통하는 복수의 컨택 홀을 형성하고, 컨택 홀 내부에 금속 등의 도전성 물질을 채워넣음으로써 형성될 수 있다. 컨택 홀은 게이트 전극층들(130)의 적어도 일부 영역을 파고 들어가는 깊이를 가질 수 있다.
본 발명의 실시예에서는, 게이트 전극층들(130) 각각이 패드 영역에서 상대적으로 더 큰 두께를 가질 수 있다. 따라서, 컨택 홀을 형성하는 공정 진행 시, 게이트 전극층들(130)이 패드 영역에서 더 많은 마진(margin)을 제공할 수 있으며, 컨택 홀 중 일부가 게이트 전극층들(130)을 관통하는 문제를 해결할 수 있다. 결과적으로, 컨택들(180) 중 일부가 2개 이상의 게이트 전극층들(130)에 연결되는 쇼트 불량 발생 확률을 낮춤으로써 메모리 장치(100)의 신뢰성을 개선할 수 있다. 또한, 얇은 두께의 게이트 전극층들(130)을 더 많이 적층 방향으로 쌓을 수 있으므로, 메모리 장치(100)의 집적도를 높일 수 있다.
도 30 내지 도 39를 참조하여 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명한다. 도 30 내지 도 39를 참조하여 설명하는 제조 방법은, 도 7 및 도 8에 도시한 실시예에 따른 메모리 장치(200)의 제조 방법에 적용될 수 있다.
우선 도 30 및 도 31을 참조하면, 기판(201) 상에 복수의 희생층들(221-228: 220)과 복수의 절연층들(241-248: 240)이 교대로 적층될 수 있다. 희생층들(220)과 절연층들(240)은 서로 페어(pair)를 형성하며 제1 방향(X축 방향)으로 연장되어 계단 구조를 갖는 복수의 패드 영역들을 제공할 수 있다. 희생층들(220)과 절연층들(240)은 셀 영역(CR)에 마련되며, 셀 영역(CR) 주변의 주변 회로 영역(PR)에는 주변 회로 소자(290)가 형성될 수 있다. 한편, 희생층들(220)과 절연층들(240) 및 주변 회로 소자(290) 상에는 실리콘 산화물 등을 포함하는 제1 층간 절연층(271)이 형성될 수 있다.
도 32를 참조하면, 희생층들(220)을 타겟으로 하는 이온 주입 공정이 진행될 수 있다. 이온 주입 공정에 의해 주입되는 불순물은 인(P), 비소(As), 질소(N) 등을 포함할 수 있으며, 불순물을 주입하고자 하는 타겟 영역은 각 패드 영역에서 희생층들(220)의 중간 영역일 수 있다. 주입된 불순물에 의해 희생층들(220)의 일부 영역의 막질 특성이 열화될 수 있으며, 도 33에 도시한 바와 같이 각 패드 영역에서 희생층들(220) 내부에 막질 특성이 열화된 손상 영역(DA)이 형성될 수 있다.
도 34를 참조하면, 제1 층간 절연층(271) 상에 제2 층간 절연층(272)이 형성될 수 있으며, 복수의 셀 채널 구조체(CH)가 형성될 수 있다. 도 34에는 도시되지 않았으나, 복수의 셀 채널 구조체(CH)와 함께 더미 채널 구조체(DCH)가 형성될 수 있다. 제2 층간 절연층(272)은 제1 층간 절연층(271)에 비해 상대적으로 큰 부피를 가지며, 따라서 높은 증착 속도를 갖는 TEOS 산화막 등으로 형성될 수 있다. 제2 층간 절연층(272)을 형성하는 공정에서 발생하는 열로 인해, 손상 영역(DA) 내에 존재하는 불순물이 확산될 수 있다. 따라서, 도 34에 도시한 바와 같이 희생층들(220) 내에서 막질 특성이 열화된 영역이 증가하며, 손상 영역(DA)이 차지하는 부피가 커질 수 있다.
복수의 셀 채널 구조체(CH) 각각은 채널층(210), 매립 절연층(215), 에피택시 층(211), 비트라인 패드(213) 및 게이트 절연층(260) 등을 포함할 수 있다. 게이트 절연층(260)은 채널층(210)과 희생층들(220) 사이에 배치되며, 블록킹층, 전하 저장층, 터널링층 등을 포함할 수 있다.
다음으로 도 35 및 도 36을 참조하면, 희생층들(220)과 절연층들(240)을 복수의 영역으로 분할하는 복수의 워드라인 컷(WC)이 형성될 수 있다. 워드라인 컷(WC) 내에서는 기판(201)과 희생층들(220), 및 절연층들(240)이 노출될 수 있다. 도 36을 참조하면 워드라인 컷(WC) 내부에 인산(HP) 등의 식각 용액을 유입시킴으로써, 절연층들(240)을 잔존시키면서 선택적으로 희생층들(220)만 제거할 수 있다. 희생층들(220)이 제거되어 복수의 개방 영역(OP)이 형성될 수 있다.
희생층들(220)을 제거할 때, 이온 주입 공정에 의해 주입된 불순물이 존재하는 손상 영역(DA)은, 그 열화된 막질 특성으로 인해 상대적으로 빠른 식각 속도를 가질 수 있다. 따라서, 개방 영역(OP)은 불순물이 주입되었던 각 패드 영역들에서 상대적으로 더 큰 높이를 가질 수 있다. 이하, 도 37을 참조하여 설명하기로 한다.
도 37은 도 36의 G 영역을 확대 도시한 도이다. 도 37을 참조하면, 개방 영역은 제1 영역(OPA) 및 제2 영역(OPB)을 가질 수 있다. 제1 및 제2 영역(OPA, OPB)은 서로 연결되는 하나의 영역일 수 있으며, 제2 영역(OPB)은 패드 영역에 형성되고 제1 영역(OPA)보다 큰 높이를 갖는 영역으로 정의될 수 있다. 도 37에 도시한 바와 같이, 제2 영역(OPB)의 상면(US2)과 하면(LS2) 각각은, 제1 영역(OPA)의 상면(US1)과 하면(LS1)보다 각각 상부 및 하부에 위치할 수 있다.
한편, 제1 층간 절연층(271)은 불순물을 포함하는 도핑 영역(271A)을 포함할 수 있다. 도핑 영역(271A)은 희생층들(220)에 주입되었던 불순물이 제1 층간 절연층(271) 내부로 확산된 후 잔존함으로써 형성되는 영역일 수 있다. 도핑 영역(271A)은 제1 층간 절연층(271)과 제2 층간 절연층(272) 사이의 경계면을 따라 분포할 수 있다.
도 38 및 도 39를 참조하면, 복수의 게이트 전극층들(231-238: 230), 복수의 컨택들(281-288: 280) 및 공통 소스 라인(250) 등이 형성될 수 있다. 공통 소스 라인(250)은 워드라인 컷(WC)에 마련되는 분리 절연층(251) 내부에 형성될 수 있으며, 그 하부에서 기판(201)에 마련되는 소스 영역과 연결될 수 있다.
게이트 전극층들(230)은 희생층들(220)을 제거하여 형성된 개방 영역(OP) 내에 폴리 실리콘, 금속, 금속 실리사이드 등을 채워 넣음으로써 형성될 수 있다. 희생층들(220)이 제거되어 형성된 개방 영역(OP)이 패드 영역들에서 상대적으로 큰 높이를 갖기 때문에, 게이트 전극층들(230) 역시 패드 영역들에서 큰 두께를 가질 수 있다.
게이트 전극층들(230)은 패드 영역들에서 컨택들(280)과 연결될 수 있다. 게이트 전극층들(230)이 패드 영역 각각에서 상대적으로 큰 두께를 갖기 때문에, 컨택들(280)을 형성하는 공정에서 컨택들(280) 중 일부가 게이트 전극층들(230)을 관통하여 쇼트 불량이 발생하는 문제를 해결할 수 있다. 따라서, 신뢰성을 향상시킴과 동시에 적층되는 게이트 전극층들(230)의 개수를 늘릴 수 있어 집적도가 개선된 메모리 장치(200)를 제공할 수 있다.
도 40은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 40을 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 200, 300)를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 40에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300, 400: 메모리 장치
110, 210, 310, 410: 채널층
130, 230, 330, 430: 게이트 전극층들
140, 240, 340, 440: 절연층들
160, 260, 360, 460: 게이트 절연층
170, 270, 370, 470: 층간 절연층
180, 280, 380, 480: 컨택들

Claims (20)

  1. 제1 영역, 및 상기 제1 영역으로부터 연장되며 상기 제1 영역보다 큰 두께를 갖는 제2 영역을 각각 포함하며, 기판 상에 적층되어 제1 방향을 따라 연장되는 복수의 게이트 전극층들;
    상기 게이트 전극층들과 교대로 적층되는 복수의 절연층들; 및
    상기 게이트 전극층들을 관통하며 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 구조체들; 을 포함하며,
    상기 게이트 전극층들 중 적어도 일부는, 상기 제2 영역의 상면이 상기 제1 영역의 상면보다 상부에 위치하고, 상기 제2 영역의 하면이 상기 제1 영역의 하면보다 하부에 위치하며,
    상기 제2 영역은 도전성 물질만을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 게이트 전극층들 중 적어도 일부는, 상기 제2 영역의 상면과 하면을 연결하는 측면이 내측으로 만입되는 오목 형상을 갖는 메모리 장치.
  3. 제1항에 있어서,
    상기 게이트 전극층들 중 적어도 일부는, 상기 제2 영역의 상면과 하면을 연결하는 측면이 외측으로 돌출되는 볼록 형상을 갖는 메모리 장치.
  4. 제1항에 있어서,
    상기 게이트 전극층들은 적층 방향에서 인접한 상기 절연층들 중 적어도 하나와 상기 제1 방향에서 같은 길이로 연장되어 복수의 페어(pair)들을 제공하는 메모리 장치.
  5. 제4항에 있어서,
    상기 페어들 중 서로 다른 페어에 포함되는 상기 게이트 전극층들은, 상기 제1 방향에서 서로 다른 길이로 연장되는 메모리 장치.
  6. 제4항에 있어서,
    상기 페어들 각각에서 상기 게이트 전극층은 상기 절연층보다 상부에 위치하는 메모리 장치.
  7. 제4항에 있어서,
    상기 게이트 전극층들 중 적어도 하나의 제2 영역의 상면은, 상기 페어들 중 서로 다른 페어에 포함되며 상기 적층 방향에서 인접하는 상기 절연층의 하면보다 상부에 위치하는 메모리 장치.
  8. 제1항에 있어서,
    상기 제2 영역은, 상기 제1 방향에서 상기 제1 영역보다 짧은 메모리 장치.
  9. 제1항에 있어서,
    상기 게이트 전극층들 상부에 배치되며, 소정의 불순물을 포함하는 도핑 영역을 포함하는 제1 층간 절연층, 및 상기 제1 층간 절연층 상부에 마련되는 제2 층간 절연층을 포함하는 메모리 장치.
  10. 제9항에 있어서,
    상기 도핑 영역은 상기 제2 영역의 측면 상에 위치하는 메모리 장치.
  11. 제1항에 있어서,
    상기 제1 방향에서 상기 제1 영역의 길이는, 상기 기판의 상면에 수직하는 방향에서 서로 다른 메모리 장치.
  12. 기판의 상면에 교대로 적층되는 복수의 게이트 전극층들과 복수의 절연층들, 및 상기 게이트 전극층들과 상기 절연층들을 관통하며 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 구조체들을 포함하는 셀 어레이 영역; 및
    상기 게이트 전극층들과 상기 절연층들이 상기 기판의 상면에 평행한 제1 방향을 따라 연장되어 제공하는 복수의 패드 영역들, 및 상기 패드 영역들에서 상기 게이트 전극층들과 연결되는 복수의 컨택들을 포함하는 컨택 영역; 을 포함하며,
    상기 패드 영역들에서 상기 게이트 전극층들 각각의 두께는 상기 셀 어레이 영역에서 상기 게이트 전극층들 각각의 두께보다 크고, 상기 패드 영역들의 일단에서 상기 게이트 전극층들 각각의 측면은 상기 제1 방향을 따라 만입되거나 돌출되는 형상을 갖는 메모리 장치.
  13. 기판의 상면에 교대로 적층되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되어 서로 단차를 갖는 복수의 패드 영역들을 제공하는 복수의 게이트 전극층들과 복수의 절연층들;
    상기 게이트 전극층들을 관통하며 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 구조체들; 및
    상기 게이트 전극층들 상에 배치되며, 소정의 불순물을 포함하는 도핑 영역을 갖는 제1 층간 절연층과, 상기 제1 층간 절연층 상에 배치되며 상기 제1 층간 절연층보다 큰 두께를 갖는 제2 층간 절연층을 갖는 층간 절연층; 을 포함하는 메모리 장치.
  14. 제13항에 있어서,
    상기 도핑 영역은 상기 패드 영역들 측면 상에 배치되는 메모리 장치.
  15. 제13항에 있어서,
    상기 게이트 전극층들 각각은, 제1 영역, 및 상기 제1 영역으로부터 연장되어 상기 패드 영역들에 포함되며 상기 제1 영역보다 큰 두께를 갖는 제2 영역을 갖는 메모리 장치.
  16. 제15항에 있어서,
    상기 제2 영역의 상면은 상기 제1 영역의 상면보다 상부에 위치하는 메모리 장치.
  17. 제15항에 있어서,
    상기 제2 영역의 하면은 상기 제1 영역의 하면보다 하부에 위치하는 메모리 장치.
  18. 제13항에 있어서,
    상기 게이트 전극층들 각각의 일단은, 상기 제1 방향에서 내측으로 만입되는 형상을 갖는 메모리 장치.
  19. 제13항에 있어서,
    상기 게이트 전극층들 각각의 일단은, 상기 제1 방향에서 외측으로 돌출되 형상을 갖는 메모리 장치.
  20. 제13항에 있어서,
    상기 패드 영역들 각각에서 상기 게이트 전극층들은 상기 절연층들보다 상부에 위치하는 메모리 장치.
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