KR20170055077A - 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 실시 형태에 따른 메모리 장치는, 기판, 상기 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하도록 상기 기판 상에 교대로 적층되는 복수의 게이트 전극층, 및 상기 복수의 게이트 전극층에 연결되는 복수의 셀 컨택을 갖는 셀 영역, 및 상기 기판에 형성되는 활성 영역, 상기 활성 영역에 인접하도록 배치되는 복수의 수평 게이트 전극층, 상기 활성 영역 상에 마련되는 커버층, 및 상기 활성 영역 및 상기 복수의 수평 게이트 전극층에 연결되는 복수의 주변 컨택을 갖는 주변 회로 영역을 포함하고, 상기 복수의 주변 컨택 중 적어도 일부는, 상기 복수의 수평 게이트 전극층 상에서 상기 커버층과 분리된다.
Description
본 발명은 메모리 장치 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 수직 구조의 메모리 장치에서 제조 공정을 단순화하고 제조 비용을 절감하는 데에 있다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하도록 상기 기판 상에 교대로 적층되는 복수의 게이트 전극층, 및 상기 복수의 게이트 전극층에 연결되는 복수의 셀 컨택을 갖는 셀 영역, 및 상기 기판에 형성되는 활성 영역, 상기 활성 영역에 인접하도록 배치되는 복수의 수평 게이트 전극층, 상기 활성 영역 상에 마련되는 커버층, 및 상기 활성 영역 및 상기 복수의 수평 게이트 전극층에 연결되는 복수의 주변 컨택을 갖는 주변 회로 영역을 포함하고, 상기 복수의 주변 컨택 중 적어도 일부는 상기 복수의 수평 게이트 전극층 상에서 상기 커버층과 분리된다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 영역, 상기 복수의 채널 영역 중 적어도 일부에 인접하도록 상기 기판 상에 교대로 적층되는 복수의 게이트 전극층, 상기 복수의 게이트 전극층에 인접하도록 상기 기판에 마련되는 활성 영역, 및 상기 활성 영역에 인접하도록 배치되는 복수의 수평 게이트 전극층을 갖는 복수의 주변 회로 소자, 상기 복수의 게이트 전극층에 연결되는 복수의 셀 컨택, 및 상기 복수의 주변 회로 소자에 연결되는 복수의 주변 컨택을 포함하며, 상기 복수의 셀 컨택의 측면에 인접한 영역의 막질은, 상기 복수의 주변 컨택의 측면에 인접한 영역의 막질과 실질적으로 동일하다.
본 발명의 일 실시 형태에 따른 메모리 장치의 제조 방법은, 활성 영역, 상기 활성 영역에 인접하도록 배치되는 복수의 수평 게이트 전극층, 및 상기 복수의 수평 게이트 전극층을 덮는 수평 게이트 스페이서를 포함하는 복수의 주변 회로 소자를 기판의 제1 영역에 형성하는 단계, 상기 복수의 주변 회로 소자 상에 커버층을 형성하는 단계, 상기 복수의 수평 게이트 전극층 상에서 상기 커버층의 일부가 노출되도록 상기 커버층 상에 희생막을 형성하는 단계, 상기 희생막에 의해 노출된 커버층을 제거하는 단계, 상기 희생막을 제거하는 단계, 상기 기판의 제2 영역에서 상기 커버층을 제거하여 상기 기판의 상면을 노출시키는 단계, 및 상기 제2 영역에 복수의 메모리 셀 소자를 형성하는 단계를 포함한다.
본 발명의 기술적 사상에 따른 메모리 장치에 따르면, 주변 회로 소자 상에 커버층이 배치되며, 수평 게이트 전극층 상에서 주변 컨택이 커버층과 분리된다. 즉, 주변 컨택을 형성하는 공정에서 커버층을 식각하지 않기 때문에, 주변 컨택을 셀 컨택과 동일한 공정에서 형성할 수 있어 메모리 장치의 제조 공정을 단순화하고, 제조 비용을 절감할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3a는 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 3b는 도 3a에 도시한 메모리 장치의 A 영역을 부분 도시한 사시도이다.
도 4a 내지 도 4d는 도 3b에 도시한 메모리 장치의 주변 회로 영역 일부를 확대 도시한 도이다.
도 5a, 도 5b, 및 도 6은 본 발명의 실시예에 따른 메모리 장치를 부분 도시한 사시도이다.
도 7 내지 도 22는 도 3a 및 도 3b에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 23 내지 도 27은 도 5에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 28 및 도 29는 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3a는 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 3b는 도 3a에 도시한 메모리 장치의 A 영역을 부분 도시한 사시도이다.
도 4a 내지 도 4d는 도 3b에 도시한 메모리 장치의 주변 회로 영역 일부를 확대 도시한 도이다.
도 5a, 도 5b, 및 도 6은 본 발명의 실시예에 따른 메모리 장치를 부분 도시한 사시도이다.
도 7 내지 도 22는 도 3a 및 도 3b에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 23 내지 도 27은 도 5에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 28 및 도 29는 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
명세서 전체에 걸쳐서, 막, 영역 또는 웨이퍼(기판) 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상술한 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상술한 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 구성 요소가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하 실시예들은 하나 또는 복수개를 조합하여 구성할 수도 있다.
이하에서 설명하는 본 발명의 내용은 다양한 구성을 가질 수 있고 여기서는 필요한 구성만을 예시적으로 제시하며, 본 발명 내용이 이에 한정되는 것은 아님을 밝혀둔다
도 1을 참조하면, 본 발명의 실시 형태에 따른 반도체 소자(10)는 메모리 셀 어레이(20), 로우 디코더(30) 및 코어 로직 회로(55)를 포함할 수 있다. 코어 로직 회로(55)는 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 로우 디코더(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
로우 디코더(30)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이(20)에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 로우 디코더(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 로우 디코더(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 로우 디코더(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다. 본 발명의 일 실시예에 따른 반도체 소자는 수직형(vertical) 낸드(NAND) 플래시 소자일 수 있다.
도 2를 참조하면, 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn), 메모리 셀(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링(S)을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)는 메모리 셀(MC1~MCn)을 선택하기 위한 n 개의 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있다. 도 3에서는 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3a는 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 셀 영역(C)과, 셀 영역(C)에 인접하는 주변 회로 영역(P)을 포함할 수 있다. 셀 영역(C)은, 기판(101)의 상면에 수직하는 방향으로 연장되는 채널 영역(CH), 채널 영역(CH)에 인접하도록 기판(101) 상에 적층되는 복수의 게이트 전극층에 연결되는 복수의 셀 컨택(181-186) 등을 포함할 수 있다. 한편, 주변 회로 영역(P)은 기판(101) 상에 형성되는 주변 회로 소자(190)에 연결되는 복수의 주변 컨택(187-189)을 포함할 수 있으며, 채널 영역(CH)과 게이트 전극층은 분리 절연층(102)에 의해 복수의 영역으로 구분될 수 있다.
기판(101)의 상면은 X-Y 평면에 대응할 수 있으며, 채널 영역(CH)과 복수의 컨택(180)은 기판(101)의 상면에 수직하는 방향(도 3a의 Z축 방향)을 따라 연장될 수 있다. 한편, 복수의 셀 컨택(181-186)에 연결되는 복수의 게이트 전극층은 X-Y 평면에 대응하는 기판(101)의 상면에 Z축 방향을 따라 적층 배치될 수 있다.
채널 영역(CH)은 X-Y 평면에서 서로 이격되어 배치될 수 있다. 채널 영역(CH)의 개수 및 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 도 3a에 도시한 바와 같이 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 분리 절연층(102)을 사이에 두고 인접하는 채널 영역(CH)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
복수의 게이트 전극층과 채널 영역(CH) 등은 공통 소스 라인(103), 및 공통 소스 라인(103)의 주변에 배치되는 분리 절연층(102)에 의해 복수의 영역으로 구분될 수 있다. 공통 소스 라인(103)과 분리 절연층(102)에 의해 정의되는 복수의 영역 각각은 메모리 장치(100)의 단위 셀(UNIT CELL)로 제공될 수 있다. 공통 소스 라인(103)의 Z축 방향 하부에는 소스 영역이 마련될 수 있다.
주변 회로 소자(190)는 수평 트랜지스터를 포함할 수 있으며, 드레인 또는 소스 영역 등으로 제공되는 활성 영역(191)과, 수평 게이트 전극층(192) 등을 포함할 수 있다. 활성 영역(191)은 기판(101)의 일부 영역에 불순물을 주입함으로써 형성될 수 있으며, 활성 영역(191)과 수평 게이트 전극층(192)은 서로 교차할 수 있다. 활성 영역(191)과 수평 게이트 전극층(192)에는 복수의 주변 컨택(187-189)이 각각 연결될 수 있다.
이하, 도 4를 함께 참조하여 본 발명의 실시예에 따른 메모리 장치(100)를 설명하기로 한다.
도 3b는 도 3a에 도시한 메모리 장치의 A 영역을 도시한 부분 사시도이다.
도 3b를 참조하면, 메모리 장치(100)는 Z축 방향을 따라 기판(101)의 상면 위에 교대로 적층되는 복수의 게이트 전극층(131-136: 130)과, 복수의 절연층(141-147: 140)을 포함할 수 있다. 복수의 게이트 전극층(130)과 복수의 절연층(140)은 일 방향(도 3b의 X축 방향)을 따라 연장될 수 있다. 복수의 게이트 전극층(130)과 복수의 절연층(140)은, 셀 영역(C)에서 기판(101)의 상면에 수직하는 방향으로 연장되는 채널 영역(110)에 인접하도록 배치될 수 있다.
채널 영역(110)은 원형의 단면을 갖는 공동 내에 형성될 수 있으며, 가운데가 비어 있는 환형 형상을 가질 수 있다. 채널 영역(110)의 가운데에 형성되는 공간은 매립 절연층(113)에 의해 채워질 수 있으며, 채널 영역(110) 상에는 도전층(115)이 형성될 수 있다. 도전층(115)은 비트 라인(bit line)과 연결되어 셀 영역(C)에 형성되는 복수의 메모리 셀 소자의 드레인 영역으로 제공될 수 있다.
각 게이트 전극층(130)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀 트랜지스터(MC1~MCn), 및 스트링 선택 트랜지스터(SST)의 게이트 전극을 제공할 수 있다. 게이트 전극층(130)은 워드 라인(WL1~WLn)을 이루며 연장될 수 있고, 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 일 실시예에서 메모리 셀 트랜지스터(MC1~MCn)들을 이루는 게이트 전극층(130)의 총 개수는 2N개 (N은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 접지 선택 라인(GSL)에 연결될 수 있다. 도 3b에서 스트링 선택 트랜지스터(SST)의 게이트 전극층(136)과, 접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 각각 1개로 도시되었으나, 반드시 이와 같은 개수로 한정되는 것은 아니다. 한편, 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)의 게이트 전극층(131, 136)은, 메모리 셀 트랜지스터(MC1~MCn)의 게이트 전극들(132-135)과 다른 구조를 가질 수도 있다.
복수의 게이트 전극층(130)은 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 복수의 게이트 전극층(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 도시되지는 않았지만, 복수의 게이트 전극층(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
복수의 게이트 전극층(130)과 교대로 적층되는 복수의 절연층(140)은 복수의 게이트 전극층(130)과 마찬가지로 Y축 방향에서 분리 절연층(102)에 의해 서로 분리될 수 있다. 복수의 절연층(140)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다
채널 영역(110)과 복수의 게이트 전극층(130) 사이에는 블록킹층(162), 전하 저장층(164), 터널링층(166) 등을 포함하는 게이트 절연막이 배치될 수 있다. 메모리 장치(100)의 구조에 따라 블록킹층(162), 전하 저장층(164), 터널링층(166) 모두가 게이트 전극층(130)을 둘러싸는 형태로 배치될 수 있다. 또는, 게이트 절연막의 일부는 채널 영역(110)과 평행하게 Z축 방향으로 연장되어 채널 영역(110)의 외측에 배치되고, 나머지는 게이트 전극층(130)을 둘러싸도록 배치될 수 있다. 도 3b에 도시한 실시예에서, 전하 저장층(164)과 터널링층(166)은 채널 영역(110)과 평행하게 Z축 방향으로 연장되도록 채널 영역(110)의 외측에 배치되고, 블록킹층(162)은 게이트 전극층(130)을 둘러싸도록 배치될 수 있다.
블록킹층(162)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 블록킹층(162)이 고유전율 유전 물질을 포함하는 경우, 상기 "고유전율"이라는 용어는, 블록킹층(162)의 유전율이 터널링층(166)의 유전율보다 높다는 의미 또는 실리콘 산화물의 유전율보다 높다는 의미로 정의될 수 있다.
한편, 선택적으로 블록킹층(162)은 서로 다른 유전율을 갖는 복수의 층을 포함할 수 있다. 이때, 상대적으로 낮은 유전율을 갖는 층을, 높은 유전율을 갖는 층보다 채널 영역(110)에 가깝게 배치함으로써, 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 메모리 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(164)이 플로팅 게이트인 경우, 전하 저장층(164)은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착함으로써 형성될 수 있다. 전하 저장층(164)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다.
터널링층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
주변 회로 영역(P)에는 복수의 주변 회로 소자(190)가 마련될 수 있다. 주변 회로 소자(190)는 기판(101)에 불순물을 주입하여 형성되는 활성 영역(191), 활성 영역(191)에 인접하는 수평 게이트 전극층(192) 및 수평 게이트 전극층(192)을 덮는 수평 게이트 스페이서(193) 등을 포함할 수 있다. 수평 게이트 스페이서(193)는, 수평 게이트 전극층(192) 상에 실리콘 산화막 등을 MTO 공정으로 증착하고, 에치 백 공정을 적용함으로써 형성될 수 있다. 수평 게이트 전극층(192)과 기판(101) 사이에는 수평 게이트 절연막(196)이 형성될 수 있다.
활성 영역(191)은 주변 회로 소자(190)의 소스 또는 드레인 영역으로 제공될 수 있으며, 활성 영역(191)의 외곽에는 소자 분리막(194)이 배치될 수 있다. 활성 영역(191) 중 적어도 일부는, 서로 인접한 둘 이상의 주변 회로 소자(190)에 의해 공유될 수 있다.
주변 회로 소자(190) 상에는 커버층(195)이 형성될 수 있다. 커버층(195)은 수평 게이트 스페이서(193)와 소정의 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 수평 게이트 스페이서(193)가 실리콘 산화막을 포함하는 경우, 커버층(195)은 실리콘 질화막을 포함할 수 있다. 커버층(195)은 복수의 주변 컨택(187-189)을 형성하는 공정에서, 활성 영역(191) 또는 수평 게이트 전극층(192)이 과도하게 리세스되는 것을 방지할 수 있다. 한편, 커버층(195)은 수평 게이트 전극층(192)의 상부에서 그 일부가 제거되어 수평 게이트 스페이서(193)를 노출시킬 수 있다.
복수의 게이트 전극층(130)과 절연층(140) 각각은, Z축 방향으로 서로 다른 위치에 적층되는 다른 게이트 전극층(130) 및 절연층(140)과 X축 방향을 따라 서로 다른 길이만큼 연장되어 계단 형상을 갖는 복수의 단차를 형성할 수 있다. 복수의 게이트 전극층(130) 및 절연층(140)이 X축 방향을 따라 서로 다른 길이로 연장되어 마련된 단차로 인해, 복수의 패드 영역이 제공될 수 있다. 도 3b에는 각 패드 영역에서 Z축 방향을 따라 절연층(140)이 게이트 전극층(130)보다 상부에 위치하는 것으로 도시하였으나, 이와 달리 게이트 전극층(130)이 절연층(140)보다 상부에 위치할 수도 있다.
한편, 본 발명의 일 실시예에 따른 메모리 장치(100)는, 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 기판(101) 상에 배치되는 층간 절연층(150)을 포함할 수 있다. 층간 절연층(150)은 제1 층간 절연층(151) 및 제2 층간 절연층(153)을 포함할 수 있다. 제1 및 제2 층간 절연층(151, 153)은 동일한 물질, 예를 들어 실리콘 산화물을 포함할 수 있다. 제1 층간 절연층(151) 주변 회로 영역(P)에만 배치되어 주변 회로 소자(190)를 덮을 수 있다. 특히, 제1 층간 절연층(151)은 주변 회로 소자(190)가 형성되는 일부 영역에만 형성될 수도 있다. 제1 층간 절연층(151)은 복수의 주변 회로 소자(190)와 기판(101)의 상면 사이의 공간을 채울 수 있으며, 따라서 갭 필링(gap filling) 특성이 우수한 HDP(High Density Plasma) 산화막을 포함할 수 있다.
제2 층간 절연층(153)은 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 기판(101) 상에 배치될 수 있다. 셀 영역(C)에서 제2 층간 절연층(153)은 복수의 게이트 전극층(130) 및 절연층(140) 각각이 일 방향(도 3b의 X축 방향)을 따라 서로 다른 길이로 연장되어 형성하는 패드 영역 상에 배치되며, 주변 회로 영역(P)에서는 제1 층간 절연층(153) 상에 배치될 수 있다.
제2 층간 절연층(153)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 공정에 의해 형성될 수 있다. 일 실시예로, 공정 시간 단축을 위해, 제2 층간 절연층(153)은 증착 속도가 상대적으로 빠른 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 포함할 수 있다.
복수의 게이트 전극층(130) 각각은 상기 패드 영역에서 복수의 셀 컨택(181-186)과 전기적으로 연결될 수 있으며, 복수의 주변 회로 소자(190) 각각에 포함되는 수평 게이트 전극층(192)과 활성 영역(191)은 복수의 주변 컨택(187-189)과 연결될 수 있다. 셀 컨택(181-186)과 주변 컨택(187-189)을 포함하는 복수의 컨택(181-189: 180)은, 층간 절연층(150)을 관통할 수 있다. 셀 컨택(181-186)은 층간 절연층(150) 및 복수의 절연층(140) 중 일부를 관통하여 게이트 전극층(130)에 연결되며, 주변 컨택(187-189)은 층간 절연층(150) 및 수평 게이트 스페이서(193) 등을 관통하여 수평 게이트 전극층(192) 또는 활성 영역(191)에 연결될 수 있다.
복수의 컨택(180)을 형성하기 위해, 복수의 컨택(180)을 형성하기 위한 영역만을 선택적으로 노출시키는 마스크층을 제2 층간 절연층(153)의 상면에 배치하고, 상기 마스크층에 의해 노출된 영역을 선택적으로 식각하여 복수의 수직 개구부를 형성할 수 있다. 이때, 복수의 셀 컨택(181-186)을 형성하기 위한 수직 개구부는, 패드 영역에서 복수의 절연층(140)을 관통하여 복수의 게이트 전극층(130)을 노출시킬 수 있다. 복수의 게이트 전극층(130)에 포함되는 물질은, 층간 절연층(150) 및 절연층(140)에 대하여 높은 식각 선택비를 가질 수 있으며, 복수의 게이트 전극층(130)이 노출된 이후 식각 공정의 속도가 현저히 저하되어 복수의 게이트 전극층(130)이 관통되지 않을 수 있다.
한편, 복수의 주변 컨택(187-189)을 형성하기 위한 수직 개구부는, 커버층(195)을 관통하여 활성 영역(191) 및 수평 게이트 전극층(192)을 노출시킬 수 있다. 앞서 설명한 바와 같이, 커버층(195)은 활성 영역(191)의 과도한 리세스를 방지하기 위해, 층간 절연층(150)과 소정의 선택비를 갖는 물질로 형성될 수 있다. 또한, 수평 게이트 전극층(192)이 상기 수직 개구부에 의해 용이하게 노출될 수 있도록, 수평 게이트 전극층(192) 상에는 커버층(195)이 존재하지 않을 수 있다.
커버층(195)이 활성 영역(191) 및 수평 게이트 전극층(192) 상에 모두 존재하는 비교예를 가정하면, 상기 비교예에서는 주변 컨택(187-189)을 형성하기 위한 수직 개구부를 형성할 때, 수평 게이트 전극층(192)을 노출시키기 위해 상대적으로 긴 공정 시간이 필요할 수 있다. 따라서, 셀 컨택(181-186)과 주변 컨택(187-189)을 형성하기 위한 수직 개구부를 단일 공정에서 형성하는 경우, 충분한 공정 시간을 확보하지 못 하여 수평 게이트 전극층(192)이 노출되지 못할 수 있으며, 이 경우 주변 컨택(187-189)과 수평 게이트 전극층(192)이 연결되지 않는 게이트 오픈(gate open) 불량이 발생할 수 있다.
비교예에서 발생할 수 있는 상기와 같은 문제를 해결하기 위하여, 본 발명의 실시예에서는 수평 게이트 전극층(192)의 상부에서 커버층(195)을 제거할 수 있다. 즉, 커버층(195)은, 수평 게이트 전극층(192)의 상부에서 수평 게이트 스페이서(193) 또는 수평 게이트 전극층(192)을 노출시키는 오픈 영역(195a)을 가질 수 있다. 오픈 영역(195a)은, 수평 게이트 전극층(192)이 주변 컨택(187, 188)과 연결되는 영역 상에 형성되어, 수평 게이트 스페이서(193) 또는 수평 게이트 전극층(192)의 일부를 노출시킬 수 있다.
오픈 영역(195a)에 의해, 주변 컨택(187, 188)은 수평 게이트 전극층(192) 상에서 커버층(195)과 분리될 수 있다. 즉, 주변 컨택(187, 188)은 커버층(195)과 접촉하지 않으면서 수평 게이트 전극층(192)에 연결될 수 있다. 반면, 오픈 영역(195a)이 형성되지 않는 활성 영역(191) 상에서는, 주변 컨택(189)이 커버층(195)과 접촉하면서 커버층(195)을 관통하여 활성 영역(191)과 연결될 수 있다.
오픈 영역(195a)을 형성함으로써, 수평 게이트 전극층(192)에 연결되는 주변 컨택(187, 188)에 인접한 영역의 막질의 구성이 단순화될 수 있다. 예를 들어, 층간 절연층(150)과 수평 게이트 스페이서(193)가 실리콘 산화물을 포함하는 경우, 실리콘 산화물만을 식각하여 주변 컨택(187, 188)을 형성할 수 있다. 셀 컨택(181-186)에 인접한 영역의 막질은 제2 층간 절연층(153) 및 절연층(140)에 의해 결정되므로, 절연층(140)이 실리콘 산화물을 포함하는 경우 셀 컨택(181-186)에 인접한 영역의 막질과 주변 컨택(187, 188)에 인접한 영역의 막질이 서로 실질적으로 같을 수 있다. 따라서, 복수의 셀 컨택(181-186)과 복수의 주변 컨택(187-189)을 같은 공정에서 형성하는 경우에도 게이트 오픈 불량이 발생하는 것을 방지함으로써, 복수의 컨택(180)을 형성하기 위한 공정 단계를 줄일 수 있으며, 제조 비용을 절감할 수 있다.
도 4a 내지 도 4d는 도 3b에 도시한 메모리 장치의 주변 회로 영역 일부를 확대 도시한 도이다. 도 4a 내지 도 4d는, 도 3b에 도시한 메모리 장치(100)에서, 주변 회로 소자(190)가 위치하는 영역의 일부를 확대 도시한 도일 수 있다.
우선 도 4a를 참조하면, 주변 회로 소자(190)는 기판(101)에 마련되는 활성 영역(191), 기판(101) 상에 마련되는 수평 게이트 전극층(192), 수평 게이트 전극층(192) 상에 형성되는 수평 게이트 스페이서(193) 및 수평 게이트 전극층(192)과 기판(101) 상에 배치되는 수평 게이트 절연막(196) 등을 포함할 수 있다. 활성 영역(191) 상에는 커버층(195)이 형성될 수 있으며, 커버층(195)의 일부 영역은 수평 게이트 전극층(192)의 측면을 따라 연장될 수 있다.
도 4a에 도시한 실시예에서, 수평 게이트 전극층(192) 상에서 커버층(195)의 일부가 제거됨으로써 수평 게이트 스페이서(193)의 상면이 노출될 수 있다. 주변 컨택(187)은 층간 절연층(151) 및 수평 게이트 스페이서(193)만을 관통하여 수평 게이트 전극층(192)과 연결될 수 있다. 따라서, 주변 컨택(187)을 위한 수직 개구부를 형성할 때, 동일한 물질로 형성될 수 있는 층간 절연층(151) 및 수평 게이트 스페이서(193)만을 제거하면 되므로, 공정 시간을 단축할 수 있으며 셀 컨택(181-186)을 위한 수직 개구부와 단일 공정에서 주변 컨택(187)을 위한 수직 개구부가 형성될 수 있다.
다음으로 도 4b를 참조하면, 수평 게이트 스페이서(193)의 측면 일부가 노출될 수 있다. 즉, 수평 게이트 전극층(192)의 측면을 따라 연장되는 커버층(195b)의 일부 영역의 길이가 도 4a에 도시한 실시예에 따른 커버층(195)보다 짧을 수 있다. 다만, 도 4b에 도시한 실시예의 경우에도 주변 컨택(187)은 층간 절연층(151) 및 수평 게이트 스페이서(193) 만을 관통하여 수평 게이트 전극층(192)과 연결될 수 있다.
따라서, 주변 컨택(187)을 위한 수직 개구부를 형성하는 공정 시간이, 커버층(195b)이 수평 게이트 전극층(192)의 상부에 존재하는 경우에 비해 단축될 수 있다. 결과적으로, 주변 컨택(187)을 셀 컨택(181-186)과 단일 공정에서 형성하는 경우에도, 주변 컨택(187)과 수평 게이트 전극층(192)이 분리되는 게이트 오픈 불량을 방지할 수 있다. 한편, 도 4b에 도시한 실시예에서, 커버층(195b)은 활성 영역(191) 상에만 존재할 수 있으며, 이 경우 수평 게이트 스페이서(193)의 측면 대부분이 노출될 수 있다.
도 4c에 도시한 실시예의 경우, 커버층(195c)의 일부 영역이 수평 게이트 전극층(192) 및 수평 게이트 스페이서(193)의 상부까지 연장될 수 있다. 도 4c에 도시한 실시예에서도 커버층(195c)이 제거된 영역에서 주변 컨택(187)이 수평 게이트 전극층(192)과 연결될 수 있다. 즉, 주변 컨택(187)은 커버층(195c)과 접촉하지 않으면서 커버층(195c)을 통과하여 수평 게이트 전극층(192)에 연결될 수 있다.
다음으로 도 4d를 참조하면, 수평 게이트 전극층(192)의 상면이 노출되어 제1 층간 절연층(151)과 접촉할 수 있다. 수평 게이트 전극층(192)의 상부에서 수평 게이트 스페이서(193)와 커버층(195d)이 제거되어 수평 게이트 전극층(192)의 상면이 노출될 수 있다.
도 4d에 도시한 실시예에서, 주변 컨택(187)은 층간 절연층(150)만을 관통하여 수평 게이트 전극층(192)에 연결될 수 있다. 즉, 주변 컨택(187)의 측면에 인접한 영역의 막질 구성이, 셀 컨택(181-186)의 측면에 인접한 영역의 막질 구성과 실질적으로 동일할 수 있다. 따라서, 주변 컨택(187)을 셀 컨택(181-186)과 단일 공정에서 형성하는 경우, 주변 컨택(187)이 수평 게이트 전극층(192)에 연결되지 않는 게이트 오픈 불량이 발생하는 것을 방지할 수 있다.
도 5a, 도 5b, 및 도 6은 본 발명의 실시예에 따른 메모리 장치를 나타내는 부분 사시도이다.
우선 도 5a에 도시한 실시예에 따른 메모리 장치(200)에서, 채널 영역(210), 메모리 셀(MC1~MC4), 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 복수의 게이트 전극층(231-236: 230), 셀 영역(C)에서 복수의 게이트 전극층(230) 각각에 연결되는 복수의 셀 컨택(281-286), 주변 회로 영역(P)에 배치되는 주변 회로 소자(290), 및 주변 회로 소자(290)의 활성 영역(291) 및 수평 게이트 전극층(292)과 연결되는 복수의 주변 컨택(287-289) 등은 도 3 및 도 4의 실시예에 따른 메모리 장치(100)와 유사할 수 있다. 다만, 도 5a에 도시한 실시예에서는, 커버층(295)이 주변 회로 소자(290)의 수평 게이트 스페이서(293)의 상면에 바로 형성되지 않으며, 주변 회로 소자(290)를 덮는 제1 층간 절연층(251)의 상면에 커버층(295)이 배치될 수 있다.
커버층(295)은, 층간 절연층(250) 및 수평 게이트 스페이서(293) 등에 포함되는 물질과 소정의 식각 선택비를 갖는 물질을 포함할 수 있다. 따라서, 주변 컨택(287-289)을 형성하기 위한 수직 개구부를, 셀 컨택(281-285)을 형성하기 위한 수직 개구부와 같은 공정에서 형성하는 경우, 주변 컨택(287-289)이 활성 영역(291) 또는 수평 게이트 전극층(292)과 연결되지 않을 수 있다.
이와 같은 문제를 해결하기 위해, 본 발명의 실시예에서는, 커버층(295)에 오픈 영역(295a)이 형성될 수 있다. 일부 실시예에서, 오픈 영역(295a)은, 주변 컨택(287-289)과 연결되는 활성 영역(291) 또는 수평 게이트 전극층(292)의 상부에 형성될 수 있으며, 오픈 영역(295a)을 통해 제1 층간 절연층(151)의 상면이 노출될 수 있다. 도 5a에 도시한 실시예에서, 오픈 영역(295a)은 수평 게이트 전극층(292)의 상부에만 형성되는 것으로 도시하였으나, 활성 영역(291)의 상부에도 형성될 수 있다.
커버층(295)의 일부를 제거하여 오픈 영역(295a)을 형성함으로써, 적어도 일부의 주변 컨택(287, 288)은 커버층(295)과 접촉하지 않고 커버층(295)을 통과하여 수평 게이트 전극층(292)과 연결될 수 있다. 오픈 영역(295a)이 형성되지 않는 영역에 형성된 주변 컨택(289)은 커버층(295)과 접촉하면서 커버층(295)을 관통하여 활성 영역(291)에 연결될 수 있다.
따라서, 오픈 영역(295a)을 통과하는 주변 컨택(287, 288)의 주변에 배치되는 영역의 막질은, 셀 컨택(281-286)의 주변에 배치되는 영역의 막질과 실질적으로 동일할 수 있다. 일 실시예에서, 오픈 영역(295a)을 통과하는 주변 컨택(287, 288)의 주변에 배치되는 영역과, 셀 컨택(281-286)의 주변에 배치되는 영역은 모두 실리콘 산화물을 포함할 수 있다.
도 5b에 도시한 실시예에 따른 메모리 장치(200A)는, 복수의 커버층(295, 297)을 포함할 수 있다. 제1 커버층(295)은 도 5a에 도시한 바와 같이, 제1 층간 절연층(251)의 상면에 배치될 수 있으며, 제2 커버층(297)은 기판(201)의 상면 위에 배치될 수 있다. 또한, 제2 커버층(297)은 도 3b에 도시한 바와 같이, 활성 영역(291)을 제외한 나머지 영역, 특히 수평 게이트 전극층(292) 상에서는 제거될 수 있다.
즉, 수평 게이트 전극층(292) 상에는 제1 및 제2 커버층(295, 297)이 모두 존재하지 않으며, 동일한 막질을 갖는 제1 및 제2 층간 절연층(251, 253)만이 배치될 수 있다. 따라서, 셀 컨택(281-286)과 주변 컨택(287-289)을 단일 공정에서 형성하는 경우에도, 수평 게이트 전극층(292)과 주변 컨택(287, 288)이 연결되지 않은 게이트 오픈 불량을 방지할 수 있다.
다음으로 도 6을 참조하면, 채널 영역(310), 메모리 셀(MC1~MC4), 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 복수의 게이트 전극층(331-336: 330), 셀 영역(C)에서 복수의 게이트 전극층(330) 각각에 연결되는 복수의 셀 컨택(381-386), 주변 회로 영역(P)에 배치되는 주변 회로 소자(390), 및 주변 회로 소자(390)의 활성 영역(391) 및 수평 게이트 전극층(392)과 연결되는 복수의 주변 컨택(387-389) 등은 도 5의 실시예에 따른 메모리 장치(200)와 유사할 수 있다. 다만, 도 6에 도시한 실시예에서는, 제1 층간 절연층(351)이 주변 회로 소자(390)의 수평 게이트 전극층(392)에 대응하는 굴곡진 상면을 가질 수 있다. 또한, 제1 층간 절연층(351)의 상면에 형성되는 커버층(390) 역시 굴곡진 상면을 가질 수 있다.
도 3 내지 도 5에 도시한 실시예와 유사하게, 도 6을 참조하면 셀 영역(C)에서 Z축 방향으로 적층되는 복수의 게이트 전극층(330)과 복수의 절연층(340)이 일 방향(X축 방향)을 따라 연장되어 패드 영역을 제공할 수 있다. Z축 방향으로 최상단에 위치한 게이트 전극층(336)과 절연층(347)이 일 방향을 따라 가장 짧은 길이만큼 연장되고, Z축 방향으로 최하단에 위치한, 즉 기판(305)의 상면에 가장 가깝게 배치되는 게이트 전극층(331)과 절연층(341, 342)이 일 방향을 따라 가장 긴 길이만큼 연장될 수 있다. 적층 방향으로 최하단의 게이트 전극층(331)과 기판(305) 사이에는 다른 절연층(342-347)에 비해 상대적으로 얇은 두께를 갖는 절연층(341)이 추가로 마련될 수 있다.
주변 회로 영역(P)에는 복수의 주변 회로 소자(390)가 배치될 수 있으며, 주변 회로 소자(390)는 활성 영역(391), 수평 게이트 전극층(392), 수평 게이트 스페이서(393) 등을 포함할 수 있다. 활성 영역(391)은 소스 또는 드레인 영역으로 제공될 수 있으며, 활성 영역(391)의 외곽에는 소자 분리막(394)이 배치될 수 있다. 활성 영역(391) 및 수평 게이트 전극층(392)은, 주변 회로 영역(P)에서 복수의 주변 컨택(387-389)과 연결될 수 있다.
커버층(395)은 제1 층간 절연층(351) 상에 배치될 수 있으며, 적어도 하나의 오픈 영역(395a)을 포함할 수 있다. 오픈 영역(395a)은 제1 층간 절연층(351)의 상면 일부를 노출시키는 영역일 수 있으며, 수평 게이트 전극층(392) 또는 활성 영역(391)의 상부에 형성될 수 있다. 오픈 영역(395a)에 의해 제1 층간 절연층(351)이 노출됨으로써, 적어도 일부의 주변 컨택(387, 388)은 커버층(395)과 접촉하지 않을 수 있으며, 오픈 영역(395a)을 통해 커버층(395)을 관통할 수 있다.
오픈 영역(395a)을 형성함으로써, 주변 컨택(387-389) 중 적어도 일부는 셀 컨택(381-386)과 마찬가지로 층간 절연층(350) 또는 층간 절연층(350)과 수평 게이트 스페이서(393)만을 관통하여 활성 영역(391) 또는 수평 게이트 전극층(392)에 연결될 수 있다. 층간 절연층(350)과 수평 게이트 스페이서(393)는 서로 동일한 물질을 포함할 수 있으므로, 주변 컨택(387-389)과 셀 컨택(381-386)을 형성하기 위한 수직 개구부를 하나의 공정에서 형성하는 경우에도, 주변 컨택(387-389)이 활성 영역(391) 또는 수평 게이트 전극층(392)과 연결되지 않는 불량이 발생하지 않을 수 있다. 따라서, 공정 단계를 줄여 메모리 장치(300)의 제조 비용을 절감할 수 있다.
한편, 제2 층간 절연층(353)은 제1 층간 절연층(351) 상에 배치될 수 있다. 제2 층간 절연층(353)은 제1 층간 절연층(351) 및 커버층(395)을 커버할 수 있다. 도 6에 도시한 실시예에서와 같이 제1 층간 절연층(351)과 커버층(395)의 상면이 주변 회로 소자(390)에 대응하는 굴곡진 상면을 갖는 경우, 제1 층간 절연층(351)을 형성한 이후 제1 층간 절연층(351)의 상면을 평탄화하는 연마(CMP) 공정을 생략할 수 있다. 따라서, 도 5에 도시한 실시예에 따른 메모리 장치(200)에 비해 공정 단계를 줄일 수 있다.
도 5 및 도 6에 도시한 실시예에서, 제1 층간 절연층(251, 351)은 HDP 산화막을 포함하고, 제2 층간 절연층(253, 353)은 TEOS 산화막을 포함할 수 있다. 주변 회로 소자(290, 390) 사이에 형성되는 공간을 채워는 제1 층간 절연층(251, 351)은 갭 필링 특성이 좋은 HDP 산화막을 포함할 수 있으며, 제1 층간 절연층(251, 351)에 비해 상대적으로 큰 부피를 차지하는 제2 층간 절연층(253, 353)은 공정 시간 단축을 위해 증착 속도가 빠른 TEOS 산화막을 포함할 수 있다. 일 실시예에서, 제1 층간 절연층(251, 351)과 제2 층간 절연층(253, 353)의 두께 비율은 1대 10 내지 1대 20 정도일 수 있으나, 상기 비율은 게이트 전극층(230, 330)의 적층 개수 및 두께 등의 조건에 따라서 다양하게 변형될 수 있다.
도 7 내지 도 22는 도 3a 및 도 3b에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
우선 도 7을 참조하면, 본 발명의 실시예에 따른 메모리 장치의 제조 방법에서, 기판(101) 상에 주변 회로 소자(190)를 형성할 수 있다. 주변 회로 소자(190)는 기판(101) 상에 정의되는 주변 회로 영역(P)에 형성될 수 있다. 주변 회로 영역(P)은 셀 영역(C)에 인접하는 영역일 수 있다.
주변 회로 소자(190)는 수평 트랜지스터를 포함할 수 있으며, 각 주변 회로 소자(190)는 활성 영역(191), 수평 게이트 전극층(192), 수평 게이트 스페이서(193) 등을 포함할 수 있다. 활성 영역(191)은 기판(101)에 이온 주입 공정 등으로 불순물을 주입하여 형성되는 영역일 수 있으며, 주변 회로 소자(190)의 소스 또는 드레인 영역으로 제공될 수 있다. 수평 게이트 전극층(192)은 금속 또는 폴리 실리콘 등의 도전성 물질을 포함할 수 있으며, 수평 게이트 전극층(192)과 기판(101) 사이에는 수평 게이트 절연막(196)이 배치될 수 있다.
수평 게이트 스페이서(193)는 실리콘 산화물 등을 포함할 수 있으며, 수평 게이트 전극층(192) 상에 배치될 수 있다. 수평 게이트 전극층(192) 상에 MTO 공정 등으로 실리콘 산화막을 형성하고, 에치 백 공정을 적용함으로써 수평 게이트 스페이서(193)를 형성할 수 있다.
다음으로 도 8을 참조하면, 주변 회로 소자(190) 상에 커버층(195)을 형성할 수 있다. 커버층(195)은 수평 게이트 스페이서(193)에 포함되는 물질과 소정의 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 수평 게이트 스페이서(193)가 실리콘 산화물을 포함하는 경우, 커버층(195)은 실리콘 질화물을 포함할 수 있다. 커버층(195)은 주변 회로 영역(P)에 포함되는 활성 영역(191)과 수평 게이트 스페이서(193) 및 소자 분리막(194)을 덮을 수 있다.
도 9를 참조하면, 커버층(195) 상에 희생막(197)을 형성할 수 있다. 희생막(197)은 수평 게이트 전극층(192)의 상부에서 커버층(195)의 일부를 노출시키도록 형성될 수 있다. 희생막(197)은 커버층(195)과 소정의 식각 선택비를 갖는 물질일 수 있으며, 커버층(195)의 적어도 일부를 제거하기 위한 희생막으로 제공될 수 있다. 일 실시예에서, 희생막(197)은 SOH(Spin On Hardmask) 재질로 형성될 수 있으며, 소정의 범위로 탄소를 포함하는 탄화수소 화합물 또는 그 유도체일 수 있다.
도 10을 참조하면, 희생막(197)에 의해 노출된 커버층(195)의 일부 영역을 제거하여 수평 게이트 전극층(192)의 상부에서 수평 게이트 스페이서(193)를 노출시킬 수 있다. 수평 게이트 전극층(192)의 상부에 위치하는 오픈 영역에서 커버층(195)의 일부가 제거되고, 수평 게이트 스페이서(193)가 노출될 수 있다. 다음으로 도 11을 참조하면, 희생막(197)을 제거할 수 있다. 희생막(197)은 애싱(ashing) 및 스트립(strip) 공정으로 제거될 수 있으며, 별도의 식각 공정 없이 제거될 수 있다. 희생막(197)을 제거함으로써 기판(101) 상의 일부 영역에서 커버층(195)의 상면이 다시 노출될 수 있다.
한편, 도 11에 도시한 실시예에서는 커버층(195)이 도 4a에 도시한 실시예에 따른 형상을 갖는 것으로 도시하였으나, 이와 달리 도 4b 내지 도 4d에 도시한 실시예에 따른 형상으로 커버층(195)의 일부 영역이 제거될 수도 있다. 도 4b 내지 도 4d 등에 도시한 실시예에 따른 형상으로 커버층(195)의 일부 영역이 제거되는 경우, SOH를 포함하는 희생막을 이용한 공정 대신, 마스크층을 커버층(195) 상에 형성하고 커버층(195)의 일부 영역을 노출시켜 선택적으로 제거하는 공정이 이용될 수도 있다.
다음으로 도 12를 참조하면, 커버층(195) 상에 제1 층간 절연층(151)이 형성될 수 있다. 제1 층간 절연층(151)은 실리콘 산화물을 포함할 수 있으며, 복수의 수평 게이트 전극층(192)과 기판(101)의 상면 사이에 형성되는 공간을 용이하게 채울 수 있도록 HDP 산화막을 포함할 수 있다. 이후, 도 13에 도시한 바와 같이, 일부 영역에서 제1 층간 절연층(151) 및 커버층(195)을 함께 제거하여 기판(101)의 상면 일부가 노출될 수 있다. 특히, 셀 영역(C)에서 기판(101)의 상면이 노출될 수 있다.
도 14를 참조하면, 기판(101) 상에 복수의 희생층(121-126: 120) 및 절연층(141-147: 140)이 교대로 적층될 수 있다. 복수의 희생층(120)은 복수의 절연층(140)에 대해 높은 식각 선택비를 가져서 선택적으로 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택비(etch selectivity)은 절연층(140)의 식각 속도에 대한 희생층(120)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들어, 절연층(140)은 실리콘 산화막 및 실리콘 질화막 중 적어도 한가지일 수 있고, 희생층(120)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 물질로서, 절연층(140)과 다른 물질일 수 있다. 예를 들어, 절연층(140)이 실리콘 산화막인 경우, 희생층(120)은 실리콘 질화막일 수 있다.
다음으로 도 15를 참조하면, 복수의 희생층(120)과 절연층(140)을 식각하여 단차를 갖는 스텝 구조를 형성할 수 있다. Z축 방향으로 인접한 희생층(120)과 절연층(140) 사이에 도 15에 도시한 바와 같은 단차를 형성하기 위해, 기판(101) 상에 교대로 적층된 복수의 희생층(130)과 절연층(140) 상에 소정의 마스크층을 형성하고, 마스크층에 의해 노출된 희생층(130) 및 절연층(140)을 식각할 수 있다. 마스크층을 트리밍(trimming) 하면서 마스크층에 의해 노출된 희생층(120) 및 절연층(140)을 식각하는 공정을 복수 회 수행함으로써, 희생층(120) 및 절연층(140)을 순차적으로 식각하여 단차를 갖는 스텝 구조를 형성할 수 있다.
일 실시예에서, 각 절연층(140)과 희생층(120)이 쌍(pair)을 이루며, 복수 개의 쌍에 포함되는 절연층(140)과 희생층(120)은 일 방향(도 15에서 X축 방향)을 따라 서로 동일한 길이로 연장될 수 있다. 예외적으로, Z축 방향으로 최하부에 위치한 희생층(121)의 하부에는 같은 길이만큼 연장되는 절연층(141, 142)이 상하부에 배치될 수 있다. 이때, Z축 방향으로 최하부에 위치한 절연층(141)은, 다른 절연층(142-147)에 비해 상대적으로 얇은 두께를 가질 수 있다.
다음으로 도 16을 참조하면, 복수의 희생층(120)과 절연층(140) 상에 제2 층간 절연층(153)이 형성될 수 있다. 제2 층간 절연층(153)은 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 기판(101) 상에 형성될 수 있으며, 복수의 희생층(120)과 절연층(140), 및 제1 층간 절연층(151) 상에 형성될 수 있다. 제2 층간 절연층(153)은 제1 층간 절연층(151)과 마찬가지로 실리콘 산화물을 포함할 수 있다. 제2 층간 절연층(153)은 제1 층간 절연층(151)과 비교하여 상대적으로 큰 부피를 가지며, 따라서 빠른 증착 속도를 갖는 TEOS 산화막을 포함할 수 있다.
층간 절연층(150)이 형성되면, 도 17에 도시한 바와 같이 채널 영역(110)이 형성될 수 있다. 채널 영역(110)을 형성하기 위해, 제2 층간 절연층(153)의 상면으로부터 기판(101)의 상면까지 연장되는 채널 개구부를 형성할 수 있다. 채널 개구부 내부에는 채널 영역(110), 매립 절연층(113), 도전층(115) 등이 형성될 수 있다. 채널 영역(110)은 기판(101)의 상면으로부터 기판(101)의 일부를 파고 들어가는 형상을 가질 수 있다. 다른 실시예에서, 채널 영역(110)과 기판(101) 사이에는 선택적 에피택시 성장(Selective Epitaxial Growth)에 의해 형성되는 에피택시 층이 더 마련될 수도 있다.
한편, 채널 영역(110)의 외곽에는 게이트 절연층 중 적어도 일부, 예를 들어 전하 저장층(164) 및 터널링층(166)이 형성될 수 있다. 전하 저장층(164) 및 터널링층(166)은 ALD 또는 CVD 등의 공정으로 형성될 수 있으며, 복수의 희생층(120) 및 절연층(140)과 인접한 영역으로부터 전하 저장층(164)과 터널링층(166)이 순서대로 적층될 수 있다. 채널 영역(110)은 소정의 두께, 예컨대, 채널 개구부 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있으며, 전하 저장층(164) 및 터널링층(166)과 유사하게 ALD 또는 CVD에 의해 형성될 수 있다.
채널 영역(110)의 내부 공간은 매립 절연층(113)으로 채워질 수 있다. 선택적으로, 매립 절연층(113)을 형성하기 전에, 채널 영역(110)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널 영역(110) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다. 다음으로 채널 영역(110) 상부에 폴리 실리콘 등의 도전성 물질로 도전층(115)을 형성할 수 있다. 도전층(115)은 비트 라인과 연결되어 메모리 셀 소자의 드레인 영역으로 제공될 수 있다.
다음으로 도 18을 참조하면, 희생층(120)을 제거하여 복수의 수평 개구부(Th)를 형성할 수 있다. 도 3에 도시한 바와 같은 분리 절연층(102)을 형성하기 위하여 셀 영역(C)에서 복수의 희생층(120)과 절연층(140)을 복수의 구역으로 구획하는 개구부를 형성하고, 상기 개구부를 통해 희생층(120)을 선택적으로 제거할 수 있다. 희생층(120)에 제거된 수평 개구부(Th)에는 도전성 물질이 증착되어 게이트 전극층(131-136: 130)이 형성될 수 있다.
도 19를 참조하면, 수직 개구부(Th) 내에 복수의 게이트 전극층(130)을 형성할 수 있다. 이때, 게이트 전극층(130)을 형성하기에 앞서 블록킹층(162)이 수평 개구부(Th)의 내벽에 먼저 형성될 수 있다. 게이트 전극층(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극층(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극층(130)을 형성할 수 있다. 게이트 전극층(130)을 형성한 후, 복수의 희생층(120)과 절연층(140)을 복수의 구역으로 구획한 개구부 내에는 절연 물질과 도전 물질이 증착되어 분리 절연층(102) 및 공통 소스 라인(103)이 형성될 수 있다.
다음으로 도 20을 참조하면, 복수의 컨택을 형성하기 위한 컨택 개구부(Tv, Tv`)가 형성될 수 있다. 컨택 개구부(Tv, Tv`)는, 셀 영역(C)에 형성되는 셀 컨택 개구부(Tv)와, 주변 회로 영역(P)에 형성되는 주변 컨택 개구부(Tv`)를 포함할 수 있다. 셀 컨택 개구부(Tv)는 셀 영역(C)에서 서로 다른 길이만큼 연장되는 각 게이트 전극층(130)을 노출시킬 수 있는 깊이만큼 형성될 수 있다. 주변 컨택 개구부(Tv`)는 주변 회로 영역(P)에서 활성 영역(191) 및 수평 게이트 전극층(192)을 노출시킬 수 있는 깊이만큼 형성될 수 있다.
일반적인 구조의 메모리 장치에서, 셀 컨택 개구부(Tv)와 주변 컨택 개구부(Tv`)가 통과해야 하는 층의 막질은 서로 다를 수 있다. 셀 컨택 개구부(Tv)는 동일한 물질로 형성되는 제2 층간 절연층(153) 및 절연층(140)을 관통할 수 있다. 반면, 주변 컨택 개구부(Tv`)가 관통하는 층은 층간 절연층(150)과 커버층(195) 및 수평 게이트 스페이서(193)이며, 커버층(195)은 층간 절연층(150) 및 수평 게이트 스페이서(193)와 다른 물질을 포함할 수 있다.
따라서, 셀 컨택 개구부(Tv)와 주변 컨택 개구부(Tv`)를 단일 공정에서 형성하는 경우, 주변 컨택 개구부(Tv`)가 상대적으로 느리게 형성되어 활성 영역(191) 및 수평 게이트 전극층(192) 중 일부가 주변 컨택 개구부(Tv`)에 의해 노출되지 않을 수 있다. 주변 컨택 개구부(Tv`)의 길이가 충분히 형성되지 않는 상기와 같은 문제는, 상대적으로 더 복잡한 상부 막질을 갖는 수평 게이트 전극층(192) 상에서 더 높은 확률로 발생할 수 있다. 이러한 문제를 해결하기 위하여, 셀 컨택 개구부(Tv)와 주변 컨택 개구부(Tv`)를 별개의 공정에서 형성하는 방안이 제안된 바 있으나, 이 경우 공정 스텝이 증가하고 그로부터 공정 비용이 상승하는 문제가 있었다.
본 발명의 실시예에서는, 공정 스텝 및 공정 비용의 증가 없이 컨택 개구부(Tv, Tv`)를 단일 공정에서 형성하기 위해, 도 9 내지 도 11을 참조하여 설명한 바와 같이, 수평 게이트 전극층(192) 상부에서 커버층(195)의 일부 영역을 제거할 수 있다. 수평 게이트 전극층(192)의 상부에서 커버층(195)을 제거하여 오픈 영역(195a)을 제공함으로써, 수평 게이트 전극층(192)의 상부에서 컨택 개구부(Tv`)가 관통해야 하는 층은 층간 절연층(150) 및 수평 게이트 스페이서(193)로 정의될 수 있다. 층간 절연층(150) 및 수평 게이트 스페이서(193)는 동일한 물질, 예를 들어 실리콘 산화물을 포함할 수 있다. 따라서 셀 컨택 개구부(Tv)와 주변 컨택 개구부(Tv`)를 단일 공정에서 형성한다 해도, 활성 영역(191) 및 수평 게이트 전극층(192)을 주변 컨택 개구부(Tv`)의 하부에서 노출시킬 수 있다. 또한, 주변 컨택 개구부(Tv`)가 활성 영역(191)을 리세스하여 파고 들어가는 깊이를 좀 더 수월하게 제어할 수 있다. 한편, 수평 게이트 전극층(192)의 상부에서만 커버층(195) 일부가 제거되는 것으로 설명하였으나, 다양한 실시예에 따라 활성 영역(191)의 상부에서도 커버층(195) 일부가 제거될 수 있다.
다음으로 도 21을 참조하면, 복수의 컨택 개구부(Tv, Tv`) 내에 도전성 물질을 채워 넣음으로써 복수의 컨택(181-189: 180)을 형성할 수 있다. 복수의 컨택(180)은, 셀 영역(C)에서 복수의 게이트 전극층(130)과 연결되는 복수의 셀 컨택(181-186), 및 주변 회로 영역(P)에서 활성 영역(191) 또는 수평 게이트 전극층(192)과 연결되는 복수의 주변 컨택(187-189) 등을 포함할 수 있다.
일부의 주변 컨택(187, 188)은, 커버층(195)과 접촉하지 않고 층간 절연층(150) 등을 관통하여 활성 영역(191) 또는 수평 게이트 전극층(192)에 연결될 수 있다. 반면, 일부의 주변 컨택(189)은 커버층(195)과 접촉하면서 커버층(195)을 관통하여 활성 영역(191) 또는 수평 게이트 전극층(192)에 연결될 수 있다. 앞서 설명한 바와 같이, 복수의 컨택(180)을 형성하기 위한 컨택 개구부(Tv, Tv`)를 단일 공정으로 형성하기 위해, 활성 영역(191) 또는 수평 게이트 전극층(192)의 상부에서 커버층(195) 일부를 제거할 수 있다. 커버층(195) 일부를 제거함으로써, 활성 영역(191) 또는 수평 게이트 전극층(192) 상부의 막질을 단순화할 수 있으며, 컨택 개부수(Tv, Tv`)를 단일 공정에서 형성할 수 있다.
도 22를 참조하면, 층간 절연층(150)의 상면에 복수의 메탈 라인(170-179: M)이 형성될 수 있다. 채널 영역(110) 상에 배치되는 메탈 라인(170)은 비트 라인일 수 있으며, 셀 컨택(181-186) 상에 배치되는 메탈 라인(171-176)은 워드 라인일 수 있다.
도 23 내지 도 27은 도 5에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 23을 참조하면, 주변 회로 영역(P)에서 기판(201) 상에 복수의 주변 회로 소자(290)가 형성될 수 있다. 주변 회로 소자(290) 각각은, 활성 영역(291), 수평 게이트 전극층(292), 수평 게이트 스페이서(293) 등을 포함할 수 있다. 활성 영역(291)의 외곽에는 소자 분리막(294)이 마련될 수 있으며, 수평 게이트 전극층(292)과 기판(201)의 상면 사이에는 수평 게이트 절연막(296)이 마련될 수 있다.
다음으로 도 24를 참조하면, 주변 회로 소자(290) 상에 제1 층간 절연층(251)이 형성될 수 있다. 제1 층간 절연층(251)은 주변 회로 소자(290)와 기판(201)의 상면 사이에 형성되는 공간을 채울 수 있도록 갭 필링(gap filling) 특성이 우수한 HDP 산화막을 포함할 수 있으며, 실리콘 산화물로 형성될 수 있다.
도 25를 참조하면, 제1 층간 절연층(251) 상면 위에 커버층(295)이 형성될 수 있다. 커버층(295)은 제1 층간 절연층(251)과 소정의 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 제1 층간 절연층(251)이 실리콘 산화물인 경우, 커버층(295)은 실리콘 질화물을 포함할 수 있다. 다음으로 도 26을 참조하면, 커버층(295)의 일부 영역을 제거하여 오픈 영역(295a)을 형성할 수 있다.
오픈 영역(295a)에서 커버층(295)의 일부가 제거되므로, 오픈 영역(295a)을 통해 제1 층간 절연층(251)의 상면이 노출될 수 있다. 오픈 영역(295a)은, 이후 공정에서 형성되는 주변 컨택(287-289) 중 일부가 오픈 영역(295a)을 통과하여 수평 게이트 전극층(292)과 연결될 수 있도록, 수평 게이트 전극층(292) 상에 위치할 수 있다.
다음으로 도 27을 참조하면, 셀 영역(C)에서 제1 층간 절연층(251) 및 커버층(295) 일부를 선택적으로 제거하여 셀 영역(C)에서 기판(201)의 상면을 노출시킬 수 있다. 이후 공정에서, 기판(201)의 상면 위에 복수의 절연층(240)과 게이트 전극층(230)이 교대로 적층되고, 채널 영역(210)이 기판(201)의 상면에 수직하는 방향으로 형성될 수 있다. 즉, 이후 공정은 도 14 내지 도 22를 참조하여 설명한 실시예와 유사할 수 있다.
도 14 내지 도 22를 참조하여 설명한 실시예와 마찬가지로, 주변 컨택(287-289) 중 수평 게이트 전극층(292)에 연결되는 일부의 주변 컨택(287, 288)은, 커버층(295)과 접촉하지 않고 층간 절연층(250) 및 수평 게이트 스페이서(293)만을 관통할 수 있다. 따라서, 주변 컨택(287-289)과 셀 컨택(281-286)을 형성하기 위한 수직 개구부를 하나의 공정에서 함께 형성할 수 있으며, 공정 단계를 줄이고 제조 비용을 절감할 수 있다. 한편, 공정 조건 및 메모리 장치(200)의 구조 등에 따라서, 커버층(295)은 활성 영역(291) 상에 위치하는 일부 영역에서도 오픈 영역(295a)을 가질 수 있다.
도 28 및 도 29는 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 28을 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 200, 300)를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 28에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 29는 본 발명의 일 실시 형태에 따른 비휘발성 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 29를 참조하면, 일 실시 형태에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 200, 300)를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300: 메모리 장치
110, 210, 310: 채널 영역
130, 230, 330: 게이트 전극층
140, 240, 340: 절연층
150, 250, 350: 층간 절연층
180, 280, 380: 컨택
195, 295, 395: 커버층
110, 210, 310: 채널 영역
130, 230, 330: 게이트 전극층
140, 240, 340: 절연층
150, 250, 350: 층간 절연층
180, 280, 380: 컨택
195, 295, 395: 커버층
Claims (10)
- 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하도록 상기 기판 상에 교대로 적층되는 복수의 게이트 전극층, 및 상기 복수의 게이트 전극층에 연결되는 복수의 셀 컨택을 갖는 셀 영역; 및
상기 기판에 형성되는 활성 영역, 상기 활성 영역에 인접하도록 배치되는 복수의 수평 게이트 전극층, 상기 활성 영역 상에 마련되는 커버층, 및 상기 활성 영역 및 상기 복수의 수평 게이트 전극층에 연결되는 복수의 주변 컨택을 갖는 주변 회로 영역; 을 포함하고,
상기 복수의 주변 컨택 중 적어도 일부는 상기 복수의 수평 게이트 전극층 상에서 상기 커버층과 분리되는 것을 특징으로 하는 메모리 장치.
- 제1항에 있어서,
상기 복수의 주변 컨택은, 상기 복수의 수평 게이트 전극층에 연결되는 복수의 제1 주변 컨택과, 상기 활성 영역에 연결되는 복수의 제2 주변 컨택을 포함하는 것을 특징으로 하는 메모리 장치.
- 제2항에 있어서,
상기 복수의 제1 주변 컨택은 상기 커버층과 분리되고, 상기 복수의 제2 주변 컨택은 상기 커버층과 접촉하며 상기 커버층을 관통하는 것을 특징으로 하는 메모리 장치.
- 제2항에 있어서, 상기 주변 회로 영역은,
상기 복수의 수평 게이트 전극층과 상기 커버층 사이에 배치되는 수평 게이트 스페이서를 포함하며,
상기 복수의 제1 주변 컨택은 상기 수평 게이트 스페이서를 관통하여 상기 복수의 수평 게이트 전극층에 연결되는 것을 특징으로 하는 메모리 장치.
- 제1항에 있어서,
상기 셀 영역 및 상기 주변 회로 영역에서 상기 기판 상에 마련되는 층간 절연층; 을 포함하는 것을 특징으로 하는 메모리 장치.
- 제5항에 있어서,
상기 층간 절연층은 상기 커버층 상에 배치되는 것을 특징으로 하는 메모리 장치.
- 제5항에 있어서,
상기 층간 절연층은, 상기 활성 영역 및 상기 복수의 수평 게이트 전극층을 덮는 제1 층간 절연층 및 상기 제1 층간 절연층 상에 배치되는 제2 층간 절연층을 포함하며, 상기 커버층 중 적어도 일부는 상기 제1 층간 절연층과 상기 제2 층간 절연층 사이에 배치되는 것을 특징으로 하는 메모리 장치.
- 제1항에 있어서,
상기 커버층의 적어도 일부 영역은 상기 수평 게이트 전극층의 측면을 따라 연장되는 것을 특징으로 하는 메모리 장치.
- 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 영역;
상기 복수의 채널 영역 중 적어도 일부에 인접하도록 상기 기판 상에 교대로 적층되는 복수의 게이트 전극층;
상기 복수의 게이트 전극층에 인접하도록 상기 기판에 마련되는 활성 영역, 및 상기 활성 영역에 인접하도록 배치되는 복수의 수평 게이트 전극층을 갖는 복수의 주변 회로 소자;
상기 복수의 게이트 전극층에 연결되는 복수의 셀 컨택; 및
상기 복수의 주변 회로 소자에 연결되는 복수의 주변 컨택; 을 포함하며,
상기 복수의 셀 컨택의 측면에 인접한 영역의 막질은, 상기 복수의 주변 컨택의 측면에 인접한 영역의 막질과 실질적으로 동일한 것을 특징으로 하는 메모리 장치.
- 활성 영역, 상기 활성 영역에 인접하도록 배치되는 복수의 수평 게이트 전극층, 및 상기 복수의 수평 게이트 전극층을 덮는 수평 게이트 스페이서를 포함하는 복수의 주변 회로 소자를 기판의 제1 영역에 형성하는 단계;
상기 복수의 주변 회로 소자 상에 커버층을 형성하는 단계;
상기 복수의 수평 게이트 전극층 상에서 상기 커버층의 일부가 노출되도록 상기 커버층 상에 희생막을 형성하는 단계;
상기 희생막에 의해 노출된 커버층을 제거하는 단계;
상기 희생막을 제거하는 단계;
상기 기판의 제2 영역에서 상기 커버층을 제거하여 상기 기판의 상면을 노출시키는 단계; 및
상기 제2 영역에 복수의 메모리 셀 소자를 형성하는 단계; 를 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
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