KR20180008959A - 메모리 장치 - Google Patents
메모리 장치 Download PDFInfo
- Publication number
- KR20180008959A KR20180008959A KR1020160089271A KR20160089271A KR20180008959A KR 20180008959 A KR20180008959 A KR 20180008959A KR 1020160089271 A KR1020160089271 A KR 1020160089271A KR 20160089271 A KR20160089271 A KR 20160089271A KR 20180008959 A KR20180008959 A KR 20180008959A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- layer
- region
- layers
- vertical
- Prior art date
Links
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000010410 layer Substances 0.000 claims description 344
- 238000003860 storage Methods 0.000 claims description 29
- 239000011229 interlayer Substances 0.000 claims description 23
- 230000005641 tunneling Effects 0.000 claims description 20
- 238000002955 isolation Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 18
- 238000000926 separation method Methods 0.000 claims description 5
- 230000015654 memory Effects 0.000 abstract description 56
- 230000010354 integration Effects 0.000 abstract description 7
- 230000002093 peripheral effect Effects 0.000 description 21
- 239000000463 material Substances 0.000 description 17
- 230000000903 blocking effect Effects 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 239000012535 impurity Substances 0.000 description 11
- 125000006850 spacer group Chemical group 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 206010010144 Completed suicide Diseases 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 229910001928 zirconium oxide Inorganic materials 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000002159 nanocrystal Substances 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000002096 quantum dot Substances 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910004172 HfTa Inorganic materials 0.000 description 1
- 229910017414 LaAl Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910006249 ZrSi Inorganic materials 0.000 description 1
- DBOSVWZVMLOAEU-UHFFFAOYSA-N [O-2].[Hf+4].[La+3] Chemical compound [O-2].[Hf+4].[La+3] DBOSVWZVMLOAEU-UHFFFAOYSA-N 0.000 description 1
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 229910052805 deuterium Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- ZQXQADNTSSMHJI-UHFFFAOYSA-N hafnium(4+) oxygen(2-) tantalum(5+) Chemical compound [O-2].[Ta+5].[Hf+4] ZQXQADNTSSMHJI-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- KJXBRHIPHIVJCS-UHFFFAOYSA-N oxo(oxoalumanyloxy)lanthanum Chemical compound O=[Al]O[La]=O KJXBRHIPHIVJCS-UHFFFAOYSA-N 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- MMKQUGHLEMYQSG-UHFFFAOYSA-N oxygen(2-);praseodymium(3+) Chemical compound [O-2].[O-2].[O-2].[Pr+3].[Pr+3] MMKQUGHLEMYQSG-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H01L27/11551—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H01L27/11548—
-
- H01L27/11556—
-
- H01L27/11575—
-
- H01L27/11578—
-
- H01L27/11582—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Abstract
본 발명의 실시 형태에 따른 메모리 장치는, 기판의 상면에 적층되는 복수의 게이트 전극층을 포함하는 게이트 구조체, 상기 기판의 상면에 수직하는 방향으로 연장되어 상기 게이트 구조체를 관통하는 복수의 수직 홀, 및 상기 복수의 수직 홀 각각의 내부에 마련되는 매립 절연층, 및 상기 복수의 수직 홀 중 어느 하나의 수직 홀 내에서 상기 매립 절연층의 외측에 배치되며 서로 분리되는 복수의 채널층을 포함하는 복수의 수직 구조체를 포함할 수 있다.
Description
본 발명은 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 하나의 수직 홀로부터 복수의 메모리 셀을 형성하여, 집적도를 높일 수 있는 메모리 장치를 제공하고자 하는 것이다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 적층되는 복수의 게이트 전극층을 포함하는 게이트 구조체, 상기 기판의 상면에 수직하는 방향으로 연장되어 상기 게이트 구조체를 관통하는 복수의 수직 홀, 및 상기 복수의 수직 홀 각각의 내부에 마련되는 매립 절연층, 및 상기 복수의 수직 홀 중 어느 하나의 수직 홀 내에서 상기 매립 절연층의 외측에 배치되며 서로 분리되는 복수의 채널층을 포함하는 복수의 수직 구조체를 포함할 수 있다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 적층되는 복수의 게이트 전극층을 갖는 게이트 구조체, 상기 게이트 구조체의 상면에 형성되는 층간 절연층, 상기 층간 절연층 및 상기 게이트 구조체를 관통하고, 매립 절연층 및 상기 매립 절연층의 외측에 마련되는 복수의 채널층을 포함하는 복수의 수직 구조체, 상기 복수의 수직 구조체 중 하나에 마련되는 복수의 채널층 각각과 직접 연결되는 복수의 스터드, 및 상기 복수의 스터드 중 적어도 하나와 연결되는 복수의 비트 라인를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 장치에 따르면, 하나의 수직 홀을 이용하여 복수의 메모리 셀을 형성할 수 있다. 따라서, 단위 면적당 제조 효율성을 증대하여 메모리 장치의 집적도를 개선할 수 있고, 효율성이 개선된 면적을 활용하여 수직 홀의 피치를 크게 형성하는 경우, 제조 수율을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다.
도 3a는 본 발명의 실시예에 따른 메모리 장치의 일부를 도시한 평면도이다.
도 3b는 본 발명의 실시예에 따른 메모리 장치의 일부를 도시한 평면도이다.
도 3c는 본 발명의 실시예에 따른 메모리 장치의 일부를 도시한 평면도이다.
도 4는 도 3a에 도시한 실시예에 따른 메모리 장치의 S-S` 방향의 절개 사시도이다.
도 5는 도 3a에 도시한 실시예에 따른 메모리 장치의 S-S` 방향의 단면도이다.
도 6은 도 5에 도시한 메모리 장치의 A 영역을 확대 도시한 도이다.
도 7 내지 도 24는 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 25는 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 2는 본 발명의 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다.
도 3a는 본 발명의 실시예에 따른 메모리 장치의 일부를 도시한 평면도이다.
도 3b는 본 발명의 실시예에 따른 메모리 장치의 일부를 도시한 평면도이다.
도 3c는 본 발명의 실시예에 따른 메모리 장치의 일부를 도시한 평면도이다.
도 4는 도 3a에 도시한 실시예에 따른 메모리 장치의 S-S` 방향의 절개 사시도이다.
도 5는 도 3a에 도시한 실시예에 따른 메모리 장치의 S-S` 방향의 단면도이다.
도 6은 도 5에 도시한 메모리 장치의 A 영역을 확대 도시한 도이다.
도 7 내지 도 24는 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 25는 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 실시 형태에 따른 반도체 소자(1)는 메모리 셀 어레이(2), 로우 디코더(3) 및 코어 로직 회로(6)를 포함할 수 있다. 코어 로직 회로(6)는 읽기/쓰기(read/write) 회로(4) 및 제어 회로(5)를 포함할 수 있다.
메모리 셀 어레이(2)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 로우 디코더(3)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(4)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(2)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이(2)에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
읽기/쓰기 회로(4)는 제어 회로(5)로부터 수신하는 명령에 따라 메모리 셀 어레이(2)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(4)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(4)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(5)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 로우 디코더(3) 및 읽기/쓰기 회로(4)의 동작을 제어할 수 있다. 메모리 셀 어레이(2)에 저장된 데이터를 읽어오는 경우, 제어 회로(5)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 로우 디코더(3)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(5)는 읽기/쓰기 회로(4)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(2)에 데이터를 쓰는 경우, 제어 회로(5)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 로우 디코더(3)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(5)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(4)를 제어할 수 있다.
도 2는 본 발명의 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다. 본 발명의 실시예에 따른 반도체 소자는 수직형(vertical) 낸드(NAND) 플래시 소자일 수 있다.
도 2를 참조하면, 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn), 메모리 셀(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링(S)을 포함할 수 있다. 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)은 메모리 셀(MC1~MCn)을 선택하기 위한 n 개의 워드 라인(WL1~WLn)에 각각 연결될 수 있다. 한편, 접지 선택 트랜지스터(GST)와 제1 메모리 셀(MC1) 사이 및 스트링 선택 트랜지스터(SST)와 제n 메모리 셀(MCn) 사이에는 더미 셀이 더 배치될 수도 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀(MC1~MCn)에 전달됨으로써 데이터 읽기, 쓰기 동작이 실행될 수 있다. 또한, 기판에 형성된 웰 영역을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀(MC1~MCn)에 기록된 데이터를 지우는 소거 동작이 실행될 수 있다.
한편, 도 2를 참조하면, 본 발명의 실시예에 따른 메모리 장치는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 더미 스트링(DS)은 비트 라인(BL1-BLm)과 연결되지 않는 더미 채널을 포함하는 스트링일 수 있다.
도 3a는 본 발명의 실시예에 따른 메모리 장치의 일부를 도시한 평면도이다.
도 3a를 참조하면, 따른 메모리 장치(100)는 복수의 수직 홀(VH) 내에 각각 마련되는 복수의 수직 구조체(VS), 공통 소스 라인(150) 및 분리 절연층(155) 등을 포함할 수 있다. 메모리 장치(100)는 Z축 방향을 따라 복수의 게이트 전극층과 복수의 절연층이 교대로 적층되는 게이트 구조체를 포함할 수 있으며, 복수의 수직 홀(VH)은 상기 게이트 구조체를 관통하며 Z축 방향을 따라 연장되어 일정 공간을 형성할 수 있다. 복수의 수직 홀(VH)이 형성하는 상기 공간 내에 복수의 수직 구조체(VS)가 마련될 수 있다.
상기 게이트 구조체는 공통 소스 라인(150)의 측면에 배치되는 측면 스페이서(109)에 의해 복수의 영역으로 구분될 수 있다. 측면 스페이서(109)는 공통 소스 라인(150)이 상기 게이트 구조체와 직접 접촉하는 것을 방지하며, 실리콘 산화물 등의 절연성 물질을 포함할 수 있다.
복수의 수직 홀(VH) 각각은 중심 영역에 해당하는 제1 영역 및 상기 제1 영역으로부터 서로 다른 복수의 방향으로 각각 연장되는 복수의 제2 영역을 포함할 수 있다. 제1 영역은 대략적인 원형 형상일 수 있고, 복수의 제2 영역 각각은 제1 영역의 외측으로부터 연장 및 돌출되는 볼록한 형상일 수 있다. 일 실시예에서, 복수의 제2 영역 각각은 반 타원 형상을 가질 수 있으며, 제2 영역의 단부는 곡선 형태일 수 있다.
복수의 방향으로 각각 돌출되는 복수의 제2 영역들 사이에는 수직 홀(VH)의 외측으로부터 만입되는 오목한 형상의 오목부(CV)가 정의될 수 있다. 수직 홀(VH)에서 원형 형상의 제1 영역의 원주를 따라 볼록한 형상과 오목한 형상이 교대로 배치될 수 있다.
하나의 수직 홀(VH)에 형성되는 복수의 제2 영역은 제1 영역을 중심으로 대칭적으로 배치될 수 있다. 도 3a를 참조하면, 제2 영역이 4개 마련되므로, 한 쌍의 제2 영역은 제1 영역을 중심으로 서로 대칭되게 배치될 수 있고, 다른 한 쌍의 제2 영역 또한 제1 영역을 중심으로 서로 대칭되게 배치될 수 있다. 이 때, 상기 한 쌍의 제2 영역과 상기 다른 한 쌍의 제2 영역은 제1 영역을 중심으로 직교할 수 있다.
또한, 하나의 수직 홀(VH)에 형성되는 복수의 제2 영역은 제1 영역이 형성되는 X-Y 평면을 균등하게 분할하도록 제1 영역을 중심으로 복수의 방향으로 연장될 수 있다. 하나의 수직 홀(VH)에서 복수의 제2 영역은 적어도 세 개 형성될 수 있고, 복수의 제2 영역이 N(3이상의 정수)개 마련되는 것으로 가정하면, 복수의 제2 영역은 X-Y 평면을 균등하게 분할하도록 N개의 방향으로 연장될 수 있고, 하나의 제2 영역이 연장되는 방향을 제1 영역을 중심으로 360/N도 만큼 회전하는 경우 다른 하나의 제2 영역과 실질적으로 중첩될 수 있다.
도 3a에 도시한 실시예를 참조하면, 하나의 수직 홀(VH)에는 4개의 제2 영역이 마련되고, 4개의 제2 영역은 X-Y 평면을 균등하게 분할하도록 제1 영역을 중심으로 서로 다른 4개의 방향으로 연장될 수 있다.
복수의 수직 홀(VH)은 X-Y 평면에서 서로 분리되어 배치될 수 있으며, 적어도 한 방향에서 지그 재그(zig-zag)의 형태로 배치될 수 있다. 또한, 복수의 수직 홀(VH)은 매트릭스 형태로 균등 이격되어 배치될 수 있다. 또한, 복수의 수직 홀(VH)은 분리 절연층(155)을 기준으로 소정의 거리만큼 쉬프트(shift)되어 반복적으로 배치될 수 있다. 또한, 복수의 수직 홀(VH)은 분리 절연층(155)을 사이에 두고 대칭적으로 배치될 수도 있다.
복수의 수직 홀(VH) 중 적어도 일부는 서로 다른 방향으로 돌출되는 복수의 제2 영역을 구비할 수 있다. 구체적으로, 하나의 수직 홀(VH) 내에 마련되는 제2 영역의 연장되는 복수의 방향은 다른 하나의 수직 홀(VH) 내에 마련되는 제2 영역의 연장되는 복수의 방향과 서로 다를 수 있다. 예를 들면, 하나의 수직 홀(VH)에 마련되는 복수의 제2 영역은 다른 하나의 수직 홀(VH)에 마련되는 복수의 제2 영역을 제1 영역을 중심으로 기준 각도만큼 회전한 영역에 대응할 수 있다. 이 때, 상기 하나의 수직 홀(VH)과 상기 다른 하나의 수직 홀(VH)은 서로 인접하여 배치될 수 있다.
도 3a를 참조하면, 복수의 수직 홀(VH) 중 어느 하나의 수직 홀(VH_1)에 마련되는 복수의 제2 영역은 다른 하나의 수직 홀(VH_2)에 마련되는 복수의 제2 영역을 제1 영역을 중심으로 45도 회전하여 형성될 수 있다.
본 발명의 실시예에 따르면, 복수의 수직 홀(VH) 중 서로 인접하여 배치되는 수직 홀(VH)들이 돌출되는 방향을 서로 다르게 형성하여 공간 효율성을 개선하여, 메모리 셀의 집적도를 향상시킬 수 있다.
복수의 수직 홀(VH) 각각의 내부에는 복수의 수직 구조체(VS)가 마련되며, 복수의 수직 구조체(VS) 각각은 매립 절연층(115), 매립 절연층(115)의 외측에 배치되는 복수의 채널층(110), 및 상기 복수의 채널층(110)의 외측에 배치되는 게이트 절연층(160)을 포함할 수 있다. 게이트 절연층(160)은 복수의 채널층(110)으로부터 차례로 배치되는 터널링층(162), 전하 저장층(164), 및 블록킹층(166)을 포함할 수 있다. 다만, 게이트 절연층(160)에 포함되는 층들의 개수와 구성은, 상기와 같은 형태로 반드시 한정되는 것은 아니다.
본 발명의 실시예에서, 수직 홀(VH)의 중심 영역에 해당하는 제1 영역에는 매립 절연층(115)이 마련될 수 있고, 복수의 제2 영역에는 제1 영역으로부터 차례로 채널층(110) 및 게이트 절연층(160)이 마련될 수 있다. 구체적으로, 제2 영역에는 채널층(110), 터널링층(162), 전하 저장층(164), 및 블록킹층(166)이 마련될 수 있다.
제1 영역에 마련되는 매립 절연층(115)과 제2 영역에 마련되는 채널층(110), 터널링층(162), 전하 저장층(164), 및 블록킹층(166) 각각은 상기 제1 영역 및 제2 영역의 형상과 대략 동일할 수 있다.
예를 들면, X-Y 평면 상에서, 제1 영역에 마련되는 매립 절연층(115)은 원형 형상일 수 있고, 제2 영역에 마련되는 채널층(110), 터널링층(162), 전하 저장층(164), 및 블록킹층(166) 각각은 복수의 방향으로 각각 돌출되는 볼록한 형상일 수 있다. 이 때, 채널층(110)은 복수의 제2 영역들 사이 영역으로 정의되는 오목부에서 분리되어 하나의 수직 홀(VH)에 복수의 채널층(110)이 마련될 수 있다. 또한, 게이트 절연층(160)에 포함되는 복수의 층들 중 적어도 일부는 오목부에서 복수의 영역으로 분리될 수 있다. 일 예로, 전하 저장층(164)은 분리되어 복수 개 구비될 수 있다.
본 발명의 실시예에 따른 메모리 장치(100)에서는, 하나의 수직 홀(VH)에 복수의 채널층을 마련하여, 하나의 수직 홀에 복수 개의 메모리 셀을 형성할 수 있다. 따라서, 복수의 수직 홀을 이용한 복수의 메모리 셀 제조 대비 단위 면적당 제조 효율성을 증대할 수 있다. 또한, 효율성이 개선된 면적을 활용하여 수직 홀의 피치를 크게 형성할 수 있으므로, 제조 공정의 난이도를 낮추고 제조 수율을 향상시킬 수 있다.
도 3b는 본 발명의 실시예에 따른 메모리 장치의 일부를 도시한 평면도이다. 도 3b의 실시예에 따른 메모리 장치는 전술한 도 3a의 실시예에 따른 메모리 장치와 유사하므로, 동일하거나 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다.
도 3b를 참조하면, 하나의 수직 홀(VH_X)에 형성되는 복수의 제2 영역은 제1 영역을 중심으로 대칭되어 배치될 수 있다. 도 3a를 참조하면, 제2 영역이 8개 마련되므로, 네 쌍의 제2 영역은 제1 영역을 중심으로 서로 대칭되게 배치될 수 있다. 또한, 하나의 수직 홀(VH_X)에는 4개의 제2 영역이 마련되고, 4개의 제2 영역은 X-Y 평면을 균등하게 분할하도록 제1 영역을 중심으로 서로 다른 8개의 방향으로 연장될 수 있다. 8개의 제2 영역 각각에는 서로 분리되는 복수의 채널층(110_X)이 마련될 수 있다.
본 발명의 실시예에서, 도 3a의 메모리 장치에 비하여, 하나의 수직 홀에 보다 많은 채널층(110_X)이 마련되므로, 메모리 셀의 집적도를 보다 더 향상시킬 수 있다.
도 3c는 본 발명의 실시예에 따른 메모리 장치의 일부를 도시한 평면도이다. 도 3c의 실시예에 따른 메모리 장치는 전술한 도 3a의 실시예에 따른 메모리 장치와 유사하므로, 동일하거나 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다.
도 3c를 참조하면, 복수의 수직 홀(VH_Y) 중 일부의 수직 홀(VH_Y)은 분리 절연층(155)을 관통할 수 있다. 분리 절연층(155)을 관통하는 일부 수직 홀(VH_Y) 내에는 매립 절연층(115_Y), 복수의 채널층(110_Y), 및 게이트 절연층(160_Y)을 포함하는 수직 구조체(VS_Y)가 마련되는데, 분리 절연층(155_Y)을 관통하는 영역은 매립 절연층(115)이 형성되는 수직 홀(VH_Y)의 제1 영역에 대응된다. 이 경우, 분리 절연층(155)을 관통하는 일부 수직 홀(VH_Y)에 마련되는 수직 구조체(VS_Y)에 마련되는 복수의 채널층(110_Y)은 분리 절연층(155)에 의한 영향이 없으므로, 분리 절연층(155)을 관통하는 일부 수직 홀(VH_Y)에 마련되는 수직 구조체(VS_Y)는 더미 수직 구조체에 해당하지 않는다. 따라서, 분리 절연층(155)을 관통하는 수직 구조체(VS_Y)에 의해 제공되는 메모리 셀에서도 쓰기 동작 등이 수행될 수 있다.
도 3a 내지 도 3c서, 본 발명의 다양한 실시예에 따른 메모리 장치의 평면도를 도시하였으나, 본 발명이 상술한 도면에 한정되는 것은 아니고, 다양한 형태로 변경될 수 있음은 물론이다. 이 하, 설명의 편의상, 도 3a에 도시된 실시예를 중심으로 본 발명의 실시예에 따른 메모리 장치를 설명하도록 한다.
도 4는 도 3a에 도시한 실시예에 따른 메모리 장치의 S-S` 방향의 절개 사시도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는, 기판(101), 기판(101)의 상면(도 4에 도시한 실시예서 X-Y 평면)에 수직하는 방향으로 연장되는 복수의 수직 홀(VH), 복수의 수직 홀(VH) 각각에 마련되는 복수의 수직 구조체(VS), 수직 구조체(VS)와 인접하도록 기판(101) 상에 적층되는 복수의 게이트 전극층(131-138: 130) 등을 포함할 수 있다. 복수의 게이트 전극층(130)은 복수의 절연층(141-149: 140)과 교대로 적층되어 게이트 구조체를 제공할 수 있으며, 적어도 일부의 게이트 전극층(138)은 분리 절연층(155)에 의해 복수 개로 분할될 수 있다.
복수의 수직 홀(VH)은 기판(101)의 상면에 수직하는 방향(도 4에 도시한 실시예에서 Z축 방향)으로 연장될 수 있고, 복수의 수직 홀(VH) 각각에는 복수의 수직 구조체(VS)가 마련될 수 있다.
복수의 수직 구조체(VS) 각각은 복수의 수직 구조체(VS) 각각은 매립 절연층(115), 매립 절연층(115)의 외측에 배치되고, 하나의 수직 홀(VH) 내에서 분리되는 복수의 채널층(110), 및 상기 복수의 채널층(110)의 외측에 배치되는 게이트 절연층(160)을 포함할 수 있다.
채널층(110)은 하부에서 에피택시층(111)을 통해 기판(101)과 전기적으로 연결될 수 있다. 채널층(110)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 불순물로 도핑되지 않은 물질이거나, P형 또는 N형 불순물을 포함할 수도 있다. 에피택시층(111)은 선택적 에피택시 성장(Selective Epitaxy Growth, SEG) 공정에 의해 성장되는 층일 수 있다. 에피택시층(111)은 도 4에 도시한 바와 같이 기판(101)을 소정 깊이만큼 파고들어가는 형태로 형성될 수 있다.
복수의 게이트 전극층(130)은, Z축 방향을 따라 복수의 절연층(140)과 교대로 적층될 수 있다. 복수의 게이트 전극층(130) 각각은 적어도 하나의 채널층(110)과 인접하도록 배치될 수 있으며, 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn), 및 스트링 선택 트랜지스터(SST)의 게이트 전극으로 제공될 수 있다. 일 실시예에서, 접지 선택 트랜지스터(GST)와 제1 메모리 셀(MC1) 사이, 및 스트링 선택 트랜지스터(SST)와 제n 메모리 셀(MCn) 사이에는 더미 소자용 게이트 전극층이 더 마련될 수도 있다.
복수의 게이트 전극층(130)은 워드 라인을 이루며 연장될 수 있다. 일 실시예에서, 복수의 게이트 전극층(130)은 복수의 절연층(140)과 함께 제1 방향(도 4에 도시한 실시예에서 X축 방향)을 따라 서로 다른 길이로 연장되어 기판(101) 상의 일부 영역에서 패드 영역으로 이용되는 스텝(STEP) 구조를 형성할 수 있다. 상기 패드 영역에서 복수의 게이트 전극층(130) 각각은 컨택 플러그와 연결될 수 있다.
스텝 구조로 형성되는 복수의 게이트 전극층(130)은 수직 구조체(VS)로부터 멀리 떨어질 수록 구조적으로 지지되지 못하고 휘어지거나 부러지는 문제가 발생할 수 있다. 도 4에 도시되지 않았으나, 스텝 구조로 형성되는 복수의 게이트 전극층(130)의 단부에 인접하도록 더미 수직 구조체(DVS)가 배치될 수 있다. 더미 수직 구조체(DVS)는 스텝 구조로 형성되는 복수의 게이트 전극층(130)을 지지하여, 게이트 전극층(130)이 구조적으로 휘어지거나 부러지는 문제를 개선할 수 있다.
복수의 더미 수직 구조체(DVS)는 수직 구조체(VS)와 유사한 구조를 가질 수 있다. 또한, 이와 달리, 복수의 더미 수직 구조체(DVS)는 원기둥 형상으로 형성될 수 있다. 이 경우, 복수의 더미 수직 구조체(DVS)는 원형의 매립 절연층(115)을 중심에 두고, 채널층(110) 및 게이트 절연층(160)이 동심원 형상으로 형성될 수 있다. 더미 수직 구조체(DVS)는 수직 구조체(VS)가 서로 다른 형상으로 형성되는 경우, 더미 수직 홀(DVH)과 수직 홀(VH) 형성을 위한 포토 마스크 공정을 분리하여 진행할 수 있다.
복수의 더미 수직 구조체(DVS)는 수직 구조체(VS)와 달리 비트 라인(BIT LINE)과 전기적으로 분리되며, 따라서 복수의 더미 수직 구조체(DVS)에 의해 제공되는 메모리 셀(MC1-MCn)에서는 쓰기 동작 등이 실행되지 않을 수 있다.
복수의 게이트 전극층(130)은 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있으며, 복수의 절연층(140)은 실리콘 산화물, 실리콘 질화물 등의 절연성 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 복수의 게이트 전극층(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 도시되지는 않았지만, 복수의 게이트 전극층(130)은 확산 방지를 위한 배리어층을 더 포함할 수 있으며, 상기 배리어층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
복수의 게이트 전극층(130)은 채널층(110) 및 게이트 절연층(160)과 함께 메모리 셀(MC1-MCn), 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST)를 제공할 수 있다.
전술한 바와 같이, 게이트 절연층(160)은 채널층(110)과 복수의 게이트 전극층(130) 사이에 순서대로 배치되는 터널링층(162), 전하 저장층(164) 및 블록킹층(166)을 포함할 수 있다.
터널링층(162)은 F-N 터널링 방식으로 전하를 전하 저장층(164)으로 이동시킬 수 있다. 터널링층(162)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(164)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다.
블록킹층(166)은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다.
메모리 장치(100)에서 쓰기 동작이 실행되면, 터널링층(162)을 통해 이동하는 전하가 전하 저장층(164)에 트랩(trap)될 수 있다. 전하가 트랩된 전하 저장층(164)을 포함하는 메모리 셀(MC1-MCn)은 전하가 트랩되지 않은 전하 저장층(164)을 갖는 메모리 셀(MC1-MCn)과 다른 임계 전압을 가질 수 있다. 메모리 장치(100)는 읽기 동작 실행 시에, 각 메모리 셀(MC1-MCn)의 임계 전압으로부터 전하가 트랩되어있는지 여부를 검출하고, 그로부터 데이터가 기록되어 있는지 여부를 판단할 수 있다.
기판(101)에는 소스 영역(103)이 형성될 수 있다. 소스 영역(103)은 기판(101)의 일부 영역에 N형 불순물을 주입함으로써 형성될 수 있으며, 제1 방향(도 4에 도시한 실시예에서 X축 방향)을 따라 연장될 수 있다. 소스 영역(103) 상에는 공통 소스 라인(150) 및 측면 스페이서(109)가 마련될 수 있다. 측면 스페이서(109)는 공통 소스 라인(150)의 측면 외부에 마련되며, 게이트 구조체를 복수의 영역으로 분할할 수 있다.
공통 소스 라인(150)은 기판(101)의 상면에 수직하도록 형성되고, 제1 방향을 따라 연장될 수 있다. 공통 소스 라인(150)은 복수의 게이트 전극층(130)의 하부에서 소스 영역(103)과 연결될 수 있다. 소스 영역(103)은 기판(101)의 일부 영역에 불순물, 일 실시예로 N형 불순물을 주입함으로써 형성되는 영역일 수 있다.
도 5는 도 3a에 도시한 실시예에 따른 메모리 장치의 S-S` 방향의 단면도이다. 이하, 도 4를 함께 참조하여 메모리 장치(100)를 설명하기로 한다.
도 5를 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 주변 회로 영역(P)은 셀 영역(C)의 주변에 정의되는 영역으로서, 복수의 주변 회로 소자(190)가 배치되는 영역일 수 있다.
복수의 주변 회로 소자(190)는 메모리 셀(MC1-MCn)에 데이터를 기록하거나 지우고, 기록된 데이터를 읽는 데에 필요한 신호를 전달하기 위한 회로 소자로서, 수평 트랜지스터를 포함할 수 있다. 도 5를 참조하면, 주변 회로 소자(190)는 활성 영역(191), 수평 게이트 전극(192), 수평 게이트 절연층(193) 등을 포함할 수 있다. 수평 게이트 전극(192)의 측면에는 수평 스페이서(194)가 마련될 수 있으며, 활성 영역(191)은 소자 분리막(195)에 인접하여 형성될 수 있다. 수평 게이트 전극(192)과 활성 영역(191)은 적어도 하나의 주변 컨택(175)과 연결될 수 있다.
주변 컨택(175)은 층간 절연층(170)을 관통하여 기판(101)의 상면에 수직하는 방향으로 연장될 수 있다. 주변 컨택(175)에 의해 관통되는 층간 절연층(170)은 셀 영역(C)과 주변 회로 영역(P)에 걸쳐서 형성되며, 실리콘 산화물, 실리콘 질화물 등의 절연성 물질을 포함할 수 있다. 주변 컨택(175)은 층간 절연층(170)의 상부에서 컨택 금속층(183)과 연결될 수 있다. 컨택 금속층(183)은 상부 절연층(171, 172) 내에 배치되는 배선 라인(M0)과 배선 컨택(C0)을 통해 연결될 수 있다.
셀 영역(C)은 복수의 수직 구조체(VS), 복수의 게이트 전극층(130), 소스 영역(103), 소스 영역(103) 상에 배치되는 공통 소스 라인(150) 및 분리 절연층(155) 등을 포함할 수 있다. 분리 절연층(155)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 제공되는 게이트 전극층(138)을 복수의 영역으로 분할할 수 있다. 복수의 게이트 전극층(130)과 복수의 절연층(140)을 포함하는 게이트 구조체의 상부에는 층간 절연층(170)이 배치될 수 있다. 층간 절연층(170)은 셀 영역(C)과 주변 회로 영역(P)에 걸쳐서 배치될 수 있다. 층간 절연층(170) 상에는 상부 절연층(171, 172)이 마련되고, 상부 절연층(171, 172)은 제1 및 제2 상부 절연층(171, 172)을 포함할 수 있다.
복수의 수직 구조체(VS) 각각은 복수의 채널층(110), 매립 절연층(115), 및 에피택시층(111) 등을 포함하며, 복수의 수직 구조체(VS)는 기판의 상면으로부터 층간 절연층(170)의 상면까지 연장될 수 있다. 복수의 채널층(110)은 스터드(S)와 직접 연결되어, 스터드(S)를 통해 복수의 배선 라인(M0) 중 적어도 하나와 연결될 수 있다. 본 발명의 실시예에서, 복수의 채널층(110) 각각은 매립 절연층(115)으로부터 돌출되는 형상으로 형성되고, 이에 의해 복수의 채널층(110)은 충분한 면적을 가질 수 있다. 따라서, 복수의 채널층(110) 각각에 스터드(S)를 직접 연결할 수 있으므로, 종래 채널층(110)과 스터드(S)와 연결하기 위한 드레인 영역을 형성하기 위한 공정을 생략할 수 있다.
셀 영역(C)에 형성되는 복수의 배선 라인(M0) 각각은 그 상부에 마련되는 복수의 비트 라인(BIT LINE)과 전기적으로 연결될 수 있다. 복수의 비트 라인(BIT)은 배선 라인(MO)과 연결되어, 2개의 공통 소스 라인(150) 사이에서 분리 절연층(115)을 기준으로 서로 반대편에 위치하는 2개의 채널층(110) 또는 2개의 분리 절연층(115) 사이에서 공통 소스 라인(150)을 기준으로 서로 반대편에 위치하는 2개의 채널층(110)을 전기적으로 연결할 수 있다.
도 6은 도 5에 도시한 메모리 장치의 A 영역을 확대 도시한 도이다.
도 6을 참조하면, 도 5의 A 영역에 포함되는 게이트 전극층(133), 절연층(143, 144), 게이트 절연층(160) 및, 수직 구조체(VS)에 포함되는 매립 절연층(115) 및 채널층(110) 등이 도시된다. 게이트 절연층(160)은 채널층(110)으로부터 게이트 전극층(133)까지 순차적으로 적층된 터널링층(162), 전하 저장층(164), 및 블록킹층(166)을 포함하는 구조를 가질 수 있다.
게이트 절연층(160)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변경될 수 있다.
터널링층(162)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(164)이 플로팅 게이트인 경우에는, 예를 들어 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착하여 형성할 수 있다. 전하 저장층(164)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다.
블록킹층(166)은 전하 저장층(164)과 터널링층(162)은 채널층(110)의 외주면에 배치되는 것으로 도시되었으나, 반드시 이러한 형태로 한정되는 것은 아니다.
블록킹층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
도 6은 블록킹층(166)이 하나의 층을 포함하는 것으로 도시되었으나, 이와 달리 서로 다른 유전율을 갖는 고유전율층 및 저유전율층을 포함할 수도 있다. 이때, 저유전율층이 전하 저장층(164)에 접하도록 배치될 수 있다. 고유전율층은 터널링층(162)보다 고유전율을 갖는 물질로 이루어질 수 있으며, 저유전율층은 고유전율층보다 상대적으로 작은 유전 상수를 가지는 저유전율을 가지는 물질로 이루어질 수 있다. 저유전율층을 고유전율층의 측면에 배치함으로써, 배리어(barrier) 높이와 같은 에너지 밴드를 조절하여 비휘발성 메모리 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
도 7 내지 도 24는 도 3a, 도4, 및 도 5에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
먼저, 도 7 및 도 8를 참조하면, 도 7은 도 8의 I-I` 방향의 단면도이다. 기판(101) 상에 셀 영역(C)과 주변 회로 영역(P)이 정의될 수 있으며, 주변 회로 영역(P)에 복수의 주변 회로 소자(190)를 형성할 수 있다. 주변 회로 소자(190)는 활성 영역(191)과 수평 게이트 전극(192)을 포함할 수 있으며, 수평 게이트 전극(192)과 기판(101) 사이에는 수평 게이트 절연층(193)이 마련될 수 있다. 수평 게이트 전극(192)의 측면에는 수평 스페이서(194)가 형성되며, 활성 영역(191)은 소자 분리막(195)을 제외한 나머지 영역에 형성될 수 있다.
기판(101)은 단결정 또는 다결정 실리콘 기판일 수 있으며, 제1 도전형의 불순물로 도핑된 웰 영역을 적어도 하나 포함할 수 있다. 상기 웰 영역 상에 복수의 주변 회로 소자(190)가 형성될 수 있으며, 셀 영역(C) 하부에 위치하는 웰 영역은 P형 불순물로 도핑된 영역일 수 있다.
도 9 및 도 10을 참조하면, 기판(101) 상에 복수의 희생층(121-128: 120)과 복수의 절연층(141-149: 140) 및 층간 절연층(170)을 형성할 수 있다. 복수의 희생층(120)과 절연층(140)은 셀 영역(C)과 주변 회로 영역(P)에 걸쳐서 형성된 후, 셀 영역(C)을 제외한 영역에서는 제거될 수 있다. 층간 절연층(170)은 주변 회로 영역(P) 및 셀 영역(C)에 형성되며, 셀 영역(C)에서는 복수의 희생층(120)과 절연층(140) 상에 형성될 수 있다.
복수의 희생층(120)은 복수의 절연층(140)과 다른 소정의 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 복수의 절연층(140)이 실리콘 산화물로 형성되는 경우, 복수의 희생층(120)은 실리콘 질화물로 형성될 수 있다. 따라서, 이후 공정에서 복수의 절연층(140)을 잔존시키면서 복수의 희생층(120)만을 제거할 수 있다. 복수의 희생층(120)과 절연층(140)의 개수 및 두께는 실시예에 따라 다양하게 변형될 수 있다. 도 10에 도시한 실시예에서, 복수의 희생층(120)과 절연층(140)은 서로 실질적으로 동일한 두께를 갖는 것으로 도시되었으나, 이와 달리 일부의 희생층(120) 또는 절연층(140)이 서 다른 두께를 가질 수도 있다.
층간 절연층(170)은 실리콘 산화물 등의 절연 물질을 포함하며, HDP(High Density Plasma) 산화막 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화막 등을 포함할 수 있다. 제조 공정에 따라 층간 절연층(170)은 여러 단계로 나눠서 형성될 수도 있다. 일 실시예에서, 복수의 주변 회로 소자(190)를 직접 커버하는 하부의 층간 절연층(170)은 갭 필링(gap filling) 특성이 우수한 HDP 산화막으로, 상부의 층간 절연층(170)은 증착 속도가 빠른 TEOS 산화막으로 형성될 수 있다.
도 11 및 도 12을 참조하면, 층간 절연층(170)의 상면으로부터 분리 절연층(155)이 형성될 수 있다. 분리 절연층(155)은 층간 절연층(170) 또는 복수의 절연층(140)과 마찬가지로 실리콘 산화물 등의 절연 물질을 포함할 수 있다. 일 실시예에서, 분리 절연층(155)은 복수의 희생층(120)과 다른 소정의 식각 선택비를 갖는 물질을 포함할 수 있다.
분리 절연층(155)은 적어도 하나의 희생층(128)을 복수의 영역으로 분할할 수 있다. 분리 절연층(155)에 의해 분할되는 희생층(128)은 이후 공정에서 스트링 선택 트랜지스터(SST)의 게이트 전극층으로 치환되는 층일 수 있다.
다음으로 도 13 및 도 14을 참조하면, 복수의 수직 홀(VH)이 형성될 수 있다. 복수의 수직 홀(VH)은 복수의 희생층(120)과 절연층(140) 및 층간 절연층(170)을 관통할 수 있다.
수직 홀(VH)은 기판(101)을 소정의 깊이만큼 파고 들어가도록 형성될 수 있다. 따라서, 수직 홀(VH) 하부에서 기판(101)의 일부 영역이 노출될 수 있다. 수직 홀(VH) 하부에서 노출된 기판(101)의 일부 영역을 시드(Seed)로 이용하는 선택적 에피택시 공정을 이용하여 에피택시층(111)을 형성할 수 있다. 복수의 수직 홀(VH)은 중심 영역에 해당하는 제1 영역 및 상기 제1 영역으로부터 돌출되는 복수의 제2 영역을 포함할 수 있고, 상기 제2 영역의 단부는 볼록한 형상일 수 있다.
한편, 본 발명의 실시예에서, 복수의 수직 홀(VH) 중 일부는 분리 절연층(155)을 관통하도록 형성될 수 있으며, 복수의 수직 홀(VH)의 개수 및 위치는 도 13 및 도 14에 도시한 것으로 한정되지 않으며, 다양하게 변형될 수 있다
도 15 및 도 16을 참조하면, 복수의 수직 홀(VH) 내에 블록킹층(166), 전하 저장층(164), 터널링층(162) 및 채널층(110)이 외측으로부터 순차적으로 형성될 수 있다. 블록킹층(166), 전하 저장층(164), 터널링층(162) 및 채널층(110)은 복수의 수직 홀(VH) 내의 제2 영역에 형성될 수 있으며, 일 예로, ALD 또는 CVD 공정을 이용하여 수직 홀(VH) 내부에 블록킹층(166), 전하 저장층(164)과 터널링층(162)을 형성하고, 터널링층(162)의 내측에 채널층(110)을 형성할 수 있다. 채널층(110)은 소정의 불순물을 갖는 폴리실리콘 등으로 형성될 수 있다. 블록킹층(166)은 고유전율(high-k) 유전물을 포함할 수 있으며 둘 이상의 층을 포함할 수도 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다.
도 15를 참조하면, 복수의 수직 홀(VH)의 구조상의 특징에 의해 블록킹층(166), 전하 저장층(164), 터널링층(162) 및 채널층(110)의 폭은 수직 홀(VH)의 다른 영역에서 보다, 복수의 제2 영역들 사이의 만입되는 오목한 영역에서 더 얇게 형성된다. 특히, 복수의 제2 영역들 사이의 만입되는 오목한 영역에서 채널층(110)의 폭은 다른 영역에 비하여 극히 얇게 형성되거나, 끊어지게 되어 복수 개로 분리될 수 있다.
도 17 및 도 18을 참조하면, 복수의 채널층(110)의 내측으로 매립 절연층(115)이 형성될 수 있다. 선택적으로, 매립 절연층(115)을 형성하기 전에, 채널층(110)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널층(110) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
매립 절연층(115)은 복수의 수직 홀(VH) 내의 중심부에 해당하는 제1 영역에 형성될 수 있다. 전술한 바와 같이, 복수의 제2 영역들 사이의 만입되는 오목한 영역에서 채널층(110)의 폭은 다른 영역에 비하여 극히 얇게 형성되거나 끊어지게 되고, 채널층(110)이 극히 얇은 폭을 가지는 경우, 제1 영역에 매립 절연층(115)을 형성하는 공정에서 극히 얇은 폭이 끊어지게 되어 채널층(110)은 서로 분리될 수 있다.
도 19 및 도 20를 참조하면, 복수의 희생층(120)과 절연층(140)을 복수의 영역으로 분할하는 워드라인 컷(WC)이 형성될 수 있다. 워드라인 컷(WC)은 제1 방향(X축 방향)을 따라 연장될 수 있으며, 워드라인 컷(WC)의 하부에서 기판(101)의 일부 영역이 노출될 수 있다.
복수의 희생층(120)은 워드라인 컷(WC)을 통해 복수의 게이트 전극층(131-138: 130)으로 치환(replacement)될 수 있다. 복수의 게이트 전극층(130)은 복수의 절연층(140)과 함께 게이트 구조체를 형성할 수 있다.
복수의 게이트 전극층(130)을 형성하기 위해, 워드라인 컷(WC)을 통해 복수의 희생층(120)만을 선택적으로 제거하는 식각 공정이 진행될 수 있다. 복수의 희생층(120)이 제거되는 동안, 복수의 절연층(140)은 잔존할 수 있다. 복수의 희생층(120)이 제거된 영역에는 게이트 전극층(130)이 형성될 수 있다.
게이트 전극층(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극층(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극층(130)을 형성할 수 있다. 한편, 일 실시예에서, 게이트 전극층(130)은 복수의 금속층, 예를 들어 Ti, TiN과 W 등을 포함할 수 있다.
다음으로 도 21및 도 22을 참조하면, 워드라인 컷(WC)의 내부 측면에 측면 스페이서(109)를 형성하고, 워드라인 컷(WC)을 통해 노출된 기판(101)의 영역에 불순물을 주입하여 소스 영역(103)을 형성할 수 있다. 측면 스페이서(109)는 워드라인 컷(WC)의 내부에 절연 물질을 증착하고, 이방성 식각 공정을 통해 워드라인 컷(WC)의 내부 측면을 제외한 영역에서 절연 물질을 제거함으로써 형성될 수 있다. 소스 영역(103)은 이온 주입 공정에 의해 불순물을 주입함으로써 형성될 수 있다. 일 실시예로, 소스 영역(103)은 N형 불순물을 포함할 수 있다.
측면 스페이서(109) 내부 공간에는 공통 소스 라인(150)이 형성될 수 있다. 공통 소스 라인(150)은 기판(101)에 수직하는 방향(Z축 방향) 및 워드라인 컷(WC)이 연장되는 제1 방향(X축 방향)을 따라 연장될 수 있다. 공통 소스 라인(150)은 복수의 게이트 절연층(140)의 하부에서 소스 영역(103)과 직접 접촉하며 연결될 수 있다.
또한, 층간 절연층(170)을 관통하도록 주변 컨택(175)이 형성될 수 있으며, 층간 절연층(170)의 상면에 상부 절연층(171)이 형성될 수 있다. 상부 절연층(171)은 층간 절연층(170), 분리 절연층(155) 등과 마찬가지로 실리콘 산화물을 포함할 수 있다.
도 23 및 도 24을 참조하면, 상부 절연층(171)을 관통하여 복수의 수직 구조체(VS)의 복수의 채널층(110) 각각에는 스터드(S)가 형성되고, 주변 컨택(175) 상에는 배선 컨택(C0)이 형성될 수 있다. 상부 절연층(171)에는 스터드(S) 및 배선 컨택(C0)과 연결되는 복수의 배선 라인(M0)이 마련되고, 복수의 배선 라인(M0) 및 상부 절연층(171) 상에는 제2 상부 절연층(172)이 형성될 수 있다. 또한, 제2 상부 절연층(172)을 관통하여 비트 라인(BIT LINE)이 복수의 배선 라인(M0)과 연결될 수 있다.
복수의 비트 라인(BIT)은 배선 라인(MO)과 연결되어, 2개의 공통 소스 라인(150) 사이에서 분리 절연층(115)을 기준으로 서로 반대편에 위치하는 2개의 채널층(110) 또는 2개의 분리 절연층(115) 사이에서 공통 소스 라인(150)을 기준으로 서로 반대편에 위치하는 2개의 채널층(110)을 전기적으로 연결할 수 있다.
도 25은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 25를 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 200, 300)를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 25에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 메모리 장치
103: 소스 영역
110: 채널층
115: 매립 절연층
120: 희생층
130: 게이트 전극층
140: 절연층
150: 공통 소스 라인
155: 분리 절연층
160: 게이트 절연층
162: 터널링층
164: 전하 저장층
166: 블록킹층
171: 제1 상부 절연층
172: 제2 상부 절연층
103: 소스 영역
110: 채널층
115: 매립 절연층
120: 희생층
130: 게이트 전극층
140: 절연층
150: 공통 소스 라인
155: 분리 절연층
160: 게이트 절연층
162: 터널링층
164: 전하 저장층
166: 블록킹층
171: 제1 상부 절연층
172: 제2 상부 절연층
Claims (10)
- 기판의 상면에 적층되는 복수의 게이트 전극층을 포함하는 게이트 구조체;
상기 기판의 상면에 수직하는 방향으로 연장되어 상기 게이트 구조체를 관통하는 복수의 수직 홀; 및
상기 복수의 수직 홀 각각의 내부에 마련되는 매립 절연층, 및 상기 복수의 수직 홀 중 어느 하나의 수직 홀 내에서 상기 매립 절연층의 외측에 배치되며 서로 분리되는 복수의 채널층을 포함하는 복수의 수직 구조체; 를 포함하는 메모리 장치.
- 제1항에 있어서,
상기 복수의 수직 홀 각각은 중심 영역에 마련되는 제1 영역 및 상기 제1 영역으로부터 복수의 방향으로 돌출되는 복수의 제2 영역을 포함하고,
상기 매립 절연층은 상기 제1 영역에 마련되고, 상기 복수의 채널층은 상기 복수의 제2 영역 각각에 마련되는 메모리 장치.
- 제2항에 있어서,
상기 복수의 제2 영역은 상기 제1 영역을 기준으로 서로 대칭되어 배치되는 메모리 장치.
- 제2항에 있어서,
상기 복수의 채널층은 상기 복수의 제2 영역의 사이에서 정의되는 오목부에 의해 서로 분리되는 메모리 장치.
- 제4항에 있어서, 상기 복수의 수직 구조체 각각은,
상기 복수의 채널층 외측에 배치되며 복수의 층을 갖는 게이트 절연층; 을 더 포함하고,
상기 복수의 층 중 적어도 일부는 상기 오목부에 의해 서로 분리되는 복수의 영역을 갖는 메모리 장치.
- 제1항에 있어서,
상기 복수의 수직 구조체 각각은 상기 복수의 채널층의 외측에 배치되는 게이트 절연층; 더 포함하는 메모리 장치.
- 제6항에 있어서,
상기 게이트 절연층은 상기 복수의 채널층으로부터 차례로 배치되는 터널링층 및 전하 저장층을 포함하고, 상기 전하 저장층은 복수 개로 분리되는 메모리 장치.
- 기판의 상면에 적층되는 복수의 게이트 전극층을 갖는 게이트 구조체;
상기 게이트 구조체의 상면에 형성되는 층간 절연층;
상기 층간 절연층 및 상기 게이트 구조체를 관통하고, 매립 절연층 및 상기 매립 절연층의 외측에 마련되는 복수의 채널층을 포함하는 복수의 수직 구조체;
상기 복수의 수직 구조체 중 하나에 마련되는 복수의 채널층 각각과 직접 연결되는 복수의 스터드; 및
상기 복수의 스터드 중 적어도 하나와 연결되는 복수의 비트 라인; 를 포함하는 메모리 장치.
- 제8항에 있어서,
상기 복수의 수직 구조체는 상기 기판의 상면으로부터 상기 층간 절연층의 상면까지 연장되는 메모리 장치.
- 제9항에 있어서,
상기 층간 절연층 및 상기 복수의 게이트 전극층 중 일부를 분할하는 분리 절연층; 을 더 포함하고,
상기 복수의 수직 구조체 중 일부는 상기 분리 절연층을 관통하는 메모리 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160089271A KR102637644B1 (ko) | 2016-07-14 | 2016-07-14 | 메모리 장치 |
| US15/481,609 US10103165B2 (en) | 2016-07-14 | 2017-04-07 | Memory device |
| CN201710429963.7A CN107623006B (zh) | 2016-07-14 | 2017-06-08 | 存储器器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160089271A KR102637644B1 (ko) | 2016-07-14 | 2016-07-14 | 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180008959A true KR20180008959A (ko) | 2018-01-25 |
| KR102637644B1 KR102637644B1 (ko) | 2024-02-19 |
Family
ID=60941737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160089271A KR102637644B1 (ko) | 2016-07-14 | 2016-07-14 | 메모리 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10103165B2 (ko) |
| KR (1) | KR102637644B1 (ko) |
| CN (1) | CN107623006B (ko) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6656104B2 (ja) * | 2016-07-15 | 2020-03-04 | キオクシア株式会社 | 半導体記憶装置 |
| KR20180073161A (ko) * | 2016-12-22 | 2018-07-02 | 삼성전자주식회사 | 수직형 메모리 장치 |
| US10332835B2 (en) * | 2017-11-08 | 2019-06-25 | Macronix International Co., Ltd. | Memory device and method for fabricating the same |
| US10192784B1 (en) * | 2018-02-22 | 2019-01-29 | Sandisk Technologies Llc | Three-dimensional memory device containing self-aligned contact via structures and methods of manufacturing the same |
| KR20190106258A (ko) * | 2018-03-08 | 2019-09-18 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| JP7089967B2 (ja) * | 2018-07-17 | 2022-06-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2020047819A (ja) | 2018-09-20 | 2020-03-26 | キオクシア株式会社 | 半導体記憶装置 |
| KR102634709B1 (ko) | 2018-10-15 | 2024-02-08 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
| CN109411475B (zh) * | 2018-11-11 | 2020-10-20 | 长江存储科技有限责任公司 | 存储器及其形成方法 |
| US11211429B2 (en) * | 2019-02-26 | 2021-12-28 | International Business Machines Corporation | Vertical intercalation device for neuromorphic computing |
| JP7086883B2 (ja) | 2019-03-22 | 2022-06-20 | キオクシア株式会社 | 半導体記憶装置 |
| WO2020258246A1 (en) | 2019-06-28 | 2020-12-30 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional flash memory device with increased storage density |
| KR20210010210A (ko) * | 2019-07-19 | 2021-01-27 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 |
| JP2021048372A (ja) * | 2019-09-20 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| TWI712154B (zh) * | 2019-10-21 | 2020-12-01 | 旺宏電子股份有限公司 | 記憶體裝置 |
| US11094711B2 (en) | 2019-10-21 | 2021-08-17 | Macronix International Co., Ltd. | Memory device |
| KR20210055866A (ko) | 2019-11-07 | 2021-05-18 | 삼성전자주식회사 | 메모리 수직 구조물을 갖는 반도체 소자 |
| US20210391354A1 (en) * | 2020-06-15 | 2021-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device |
| KR20220000581A (ko) * | 2020-06-26 | 2022-01-04 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| CN112106199B (zh) * | 2020-07-08 | 2024-04-16 | 长江存储科技有限责任公司 | 用于形成具有拥有梅花形状的沟道结构的三维存储器件的方法 |
| WO2022006776A1 (en) * | 2020-07-08 | 2022-01-13 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices with channel structures having plum blossom shape |
| CN114171462A (zh) * | 2020-09-10 | 2022-03-11 | 长鑫存储技术有限公司 | 电容结构的制备方法及电容器 |
| US11869932B2 (en) | 2020-09-10 | 2024-01-09 | Changxin Memory Technologies, Inc. | Manufacturing method of capacitive structure, and capacitor |
| US11784216B2 (en) | 2020-09-10 | 2023-10-10 | Changxin Memory Technologies, Inc. | Manufacturing method of capacitive structure, and capacitor |
| KR20220043370A (ko) * | 2020-09-29 | 2022-04-05 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| CN112437984B (zh) * | 2020-10-19 | 2023-04-04 | 长江存储科技有限责任公司 | 半导体器件及其形成方法 |
| CN112259548B (zh) * | 2020-10-19 | 2022-04-15 | 长江存储科技有限责任公司 | 一种三维存储器件及其制造方法 |
| CN112437982B (zh) * | 2020-10-19 | 2023-06-13 | 长江存储科技有限责任公司 | 三维半导体器件及其制造方法 |
| WO2022082346A1 (en) * | 2020-10-19 | 2022-04-28 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices with channel structures having plum blossom shape |
| WO2022082347A1 (en) * | 2020-10-19 | 2022-04-28 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices with channel structures having plum blossom shape and methods for forming the same |
| WO2022082345A1 (en) * | 2020-10-19 | 2022-04-28 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional nand memory device with split channel gates |
| CN112259544B (zh) * | 2020-10-19 | 2022-01-11 | 长江存储科技有限责任公司 | 一种半导体器件及其制备方法 |
| CN112909004B (zh) * | 2021-03-04 | 2022-01-07 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120124758A (ko) * | 2011-05-04 | 2012-11-14 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI433302B (zh) | 2009-03-03 | 2014-04-01 | Macronix Int Co Ltd | 積體電路自對準三度空間記憶陣列及其製作方法 |
| KR101698193B1 (ko) * | 2009-09-15 | 2017-01-19 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
| KR101206508B1 (ko) | 2011-03-07 | 2012-11-29 | 에스케이하이닉스 주식회사 | 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법 |
| KR101938004B1 (ko) | 2011-10-24 | 2019-04-10 | 에스케이하이닉스 주식회사 | 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 |
| CN103094283B (zh) * | 2011-10-27 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 8-bit半导体存储单元、制作方法及其存储单元阵列 |
| KR20130076458A (ko) | 2011-12-28 | 2013-07-08 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치의 제조 방법 |
| US8957495B2 (en) * | 2012-02-09 | 2015-02-17 | Micron Technology, Inc. | Memory cell profiles |
| KR102024710B1 (ko) | 2013-01-11 | 2019-09-24 | 삼성전자주식회사 | 3차원 반도체 장치의 스트링 선택 구조 |
| KR102054181B1 (ko) | 2013-02-26 | 2019-12-10 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| JP6139370B2 (ja) | 2013-10-17 | 2017-05-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US9397110B2 (en) * | 2014-05-21 | 2016-07-19 | Macronix International Co., Ltd. | 3D independent double gate flash memory |
| US9666594B2 (en) | 2014-09-05 | 2017-05-30 | Sandisk Technologies Llc | Multi-charge region memory cells for a vertical NAND device |
| US9589979B2 (en) * | 2014-11-19 | 2017-03-07 | Macronix International Co., Ltd. | Vertical and 3D memory devices and methods of manufacturing the same |
| US9721668B2 (en) * | 2015-08-06 | 2017-08-01 | Macronix International Co., Ltd. | 3D non-volatile memory array with sub-block erase architecture |
| TWI582964B (zh) * | 2015-12-30 | 2017-05-11 | 旺宏電子股份有限公司 | 記憶體元件及其製作方法 |
-
2016
- 2016-07-14 KR KR1020160089271A patent/KR102637644B1/ko active IP Right Grant
-
2017
- 2017-04-07 US US15/481,609 patent/US10103165B2/en active Active
- 2017-06-08 CN CN201710429963.7A patent/CN107623006B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120124758A (ko) * | 2011-05-04 | 2012-11-14 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107623006B (zh) | 2022-02-18 |
| KR102637644B1 (ko) | 2024-02-19 |
| US20180019257A1 (en) | 2018-01-18 |
| CN107623006A (zh) | 2018-01-23 |
| US10103165B2 (en) | 2018-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102637644B1 (ko) | 메모리 장치 | |
| US11004865B2 (en) | Memory device | |
| KR102518371B1 (ko) | 수직형 메모리 장치 | |
| US10153292B2 (en) | Vertical memory devices having dummy channel regions | |
| CN107305895B (zh) | 具有包括不同材料层的公共源线的存储器件 | |
| US10109644B2 (en) | Memory device | |
| KR102530757B1 (ko) | 메모리 장치 | |
| KR102244219B1 (ko) | 메모리 장치 및 그 제조 방법 | |
| KR102150253B1 (ko) | 반도체 장치 | |
| KR102650994B1 (ko) | 메모리 장치 | |
| KR102619876B1 (ko) | 메모리 장치 | |
| KR102188501B1 (ko) | 반도체 장치 | |
| KR20160000512A (ko) | 메모리 장치 | |
| KR20170055069A (ko) | 메모리 장치 | |
| KR20160029236A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR102410302B1 (ko) | 메모리 장치 및 그 제조 방법 | |
| KR20190122345A (ko) | 수직형 메모리 장치 | |
| KR20200009345A (ko) | 3차원 반도체 메모리 소자 | |
| KR102609517B1 (ko) | 메모리 장치 | |
| KR20170043977A (ko) | 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |