CN114171462A - 电容结构的制备方法及电容器 - Google Patents
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Abstract
本发明提供一种电容结构的制备方法及电容器。该方法包括：提供半导体基底；在半导体基底上形成具有多个均匀分布的第一圆孔图案的第一掩膜层；基于第一圆孔图案，在半导体基底上蚀刻第一开口，每个第一开口在半导体基底上具有第一圆形投影；在第一开口的远离半导体基底的一侧形成第二掩膜层，并在第二掩膜层上形成多个第二图案；基于第二图案，在半导体基底上蚀刻出第二开口，每个第二开口在半导体基底上具有第二投影；其中，第二投影的轮廓线与四个相邻的第一圆形投影的轮廓线分别相交；蚀刻第一开口和第二开口形成电容孔，在电容孔内沉积下电极层、电介质层和上电极层，形成电容结构。本发明的方法制备的电容结构提高了支撑稳定性。
Description
技术领域
本发明涉及半导体器件制备技术领域，尤其涉及一种电容结构的制备方法及电容器。
背景技术
在动态随机存储器(Dynamic Random Access Memory)形成电容孔工艺中，通常由氮化硅层和两层二氧化硅层在硬掩膜的作用下形成电容孔结构，目前通常形成的双面电容器大都采用单根圆柱支撑结构。例如，在基底的底部导线上直接形成支撑层，作为电容器的底部介质层，然后依序形成两层牺牲层，通过蚀刻工艺形成孔洞结构，该孔洞结构延伸至基底中的导线结构，之后在该孔洞结构上形成下电极层、电介质层和上电极层，由此形成单根圆柱支撑结构。
随着DRAM器件尺寸不断微缩，电容器的尺寸需要不断减小，而电容器的高度需要不断的增加，以提高电容值，但是这样势必会造成单根圆柱形的支撑结构不稳定，容易断裂、错位而脱落，影响电容器的稳定性。
在所述背景技术部分公开的上述信息仅用于加强对本发明的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的一个主要目在于提供一种电容结构的制备方法，能够在增加电容结构的高度的同时，有效避免支撑结构的脱落。
本发明的另一目的在于提供一种电容器，具有稳定的支撑结构，能够满足半导体器件不断微缩的需求。
为实现上述目的，根据本发明的一个方面，提供一种电容结构的制备方法，包括：提供半导体基底；在所述半导体基底上形成第一掩膜层，并在所述第一掩膜层上形成多个均匀分布的第一圆孔图案；基于所述第一圆孔图案，在所述半导体基底上蚀刻出均匀分布的第一开口，每个所述第一开口在所述半导体基底上具有第一圆形投影；在所述第一开口的远离所述半导体基底的一侧形成第二掩膜层，并在所述第二掩膜层上形成多个第二图案；基于所述第二图案，在所述半导体基底上蚀刻出均匀分布的第二开口，同时继续蚀刻所述第一开口，使所述第一开口与所述第二开口具有相同的深度，每个所述第二开口在所述半导体基底上具有第二投影；其中，所述第二投影的轮廓线与四个相邻的所述第一圆形投影的轮廓线分别相交；刻蚀所述第一开口和所述第二开口形成电容孔；在所述电容孔内沉积下电极层、电介质层和上电极层，形成所述电容结构。
根据本发明的一示例性实施，所述第二投影为四边形，所述四边形的四个顶点分别位于四个相邻的所述第一圆形投影内。
根据本发明的一示例性实施，所述半导体基底包括：衬底；焊盘，设于所述衬底上；多层交替层叠设置的支撑层和牺牲层，覆盖于所述焊盘，其中，所述牺牲层设于所述支撑层之间；基础掩膜层，设于距离所述衬底最远的所述支撑层上。
根据本发明的一示例性实施，所述第一掩膜层包括：第一硬掩膜层，在所述第一硬掩膜层上沿第一方向形成多条平行的第一线条；第二硬掩膜层，设于所述第一硬掩膜层上，在所述第二硬掩膜层上沿第二方向形成多条平行的第二线条；其中，所述第一方向和所述第二方向相交，所述第一线条和所述第二线条具有多个交点，在所述交点处蚀刻形成所述第一圆孔图案。
根据本发明的一示例性实施，相邻的所述第一线条之间间隔相同，且为第一间隔，相邻的所述第二线条之间间隔相同，且为第二间隔，所述第一间隔等于所述第二间隔。
根据本发明的一示例性实施，在所述电容孔内沉积下电极层、电介质层和上电极层，形成电容结构包括：在所述电容孔的侧周壁的内表面及所述电容孔的底面形成所述下电极层，所述下电极层与所述焊盘连接；在所述电容孔的顶部形成第三掩膜层，并在所述第三掩膜层上形成第三圆孔图案；基于所述第三圆孔图案，去除所述电容孔的部分侧周壁顶部的支撑层；
对所述电容孔进行蚀刻，去除所述下电极层之间的牺牲层。
根据本发明的一示例性实施，所述第三圆孔图案在所述半导体基底上的投影为第三圆形投影，所述电容孔在所述半导体基底上的投影为电容孔投影，其中，所述第三圆形投影与相邻的至少两个所述电容孔投影的轮廓均相交，基于所述第三圆孔图案进行蚀刻，去除所述电容孔的侧周壁顶部的与所述第三圆孔图案对应的支撑层。
根据本发明的一示例性实施，所述半导体基底包括两层交替层叠设置的支撑层和牺牲层，利用氢氟酸溶液去除所述下电极层之间的牺牲层。
根据本发明的一示例性实施，所述支撑层的材料为氮化硅，所述牺牲层的材料为氧化硅。
根据本发明的一示例性实施，在所述电容孔内沉积下电极层、电介质层和上电极层，形成电容结构还包括：形成电介质层，所述电介质层覆盖所述下电极层以及露出的所述半导体基底；形成覆盖所述电介质层的上电极层；在所述电容孔内形成导电体。
根据本发明的另一方面，提供一种电容器，包括：半导体基底；电容孔，设于所述半导体基底，且以阵列形式排列；其中，每个所述电容孔由四个圆形的第一开口和一个第二开口形成；每个所述第一开口在所述半导体基底上的投影为第一圆形投影，所述第二开口在所述半导体基底上的投影为第二投影，所述第二投影的轮廓线和四个相邻的所述第一圆形投影的轮廓线分别相交；所述第一圆形投影和所述第二投影的连续的外轮廓形成所述电容孔的在半导体基底上的投影轮廓；以及依序沉积于所述电容孔内的下电极层、电介质层和上电极层。
由上述技术方案可知，本发明具备以下优点和积极效果中的至少之一：
由于第二投影的轮廓线与四个第一圆形投影的轮廓线分别相交，因此，蚀刻后的第一开口和第二开口形成的电容孔为菱形结构，而并非单一的圆柱结构，能够提供更高的支撑稳定性，有效避免支撑结构的断裂及脱落。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1为本发明一示例性实施例中的电容结构的制备方法中提供的半导体基底的结构示意图；
图2为本发明一示例性实施例中的电容结构的制备方法中形成第一线条的结构示意图；
图3为本发明一示例性实施例中的电容结构的制备方法中形成第二线条的结构示意图；
图4为本发明一示例性实施例中的电容结构的制备方法中形成第一开口的结构示意图；
图5为图4的俯视；
图6为本发明一示例性实施例中的电容结构的制备方法中设置第二掩膜层的结构示意图；
图7为图6的俯视示意图；
图8为本发明一示例性实施例中的电容结构的制备方法中形成电容孔的图案的结构示意图；
图9为图8的俯视图；
图10为本发明具有三角支撑结构的双面电容器的制备方法中形成电容孔的结构示意图；
图11为图10的俯视示意图；
图12为本发明一示例性实施例中的电容结构的制备方法中在电容孔内形成导电层的结构示意图；
图13为图12的俯视图；
图14为本发明一示例性实施例中的电容结构的制备方法中形成导电层的结构示意图；
图15为14俯视示意图；
图16为本发明一示例性实施例中的电容结构的制备方法中去除电容孔的部分侧周壁顶部的支撑层下电极层之间牺牲层后的示意图；
图17为图16的俯视示意图；
图18为本发明一示例性实施例中形成的电容器的结构示意图；
图19为图18中沿A-A的其中一个电容孔的剖面示意图；
图20为本发明的电容结构的制备方法的流程图。
附图标记说明：
1、半导体基底；11、衬底；12、第一支撑层；13、第一牺牲层；14、第二支撑层；15、第二牺牲层；16、第三支撑层；17、基础掩膜层；171、第一基础掩膜层；172、第二基础掩膜层；2、第一掩膜层；21、第一硬掩膜层；22、第一有机材料层；23、第二硬掩膜层；24、第二有机材料层；25、第一开口；3、第二掩膜层；31、第三有机材料层；32、第三硬掩膜层；33、第一光刻胶层；34、第二开口；4、电容孔；5、第三掩膜层；51、第四有机材料层；52、第四硬掩膜层；53、第二光刻胶层；6、下电极层；7、电介质层；8、上电极层；9、上电极。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。此外，权利要求书中的术语“第一”、“第二”等仅作为标记使用，不是对其对象的数字限制。
请参考图1至图19，其分别示出了本发明中的电容结构制备的过程示意图，图20示出了本发明中电容结构的制备方法的流程图。如图20所示，本发明的电容结构的制备方法包括：
步骤S200：提供半导体基底1。
步骤S400：在半导体基底1上形成第一掩膜层2，并在第一掩膜层2上形成多个均匀分布的第一圆孔图案。
步骤S600：基于第一圆孔图案，在半导体基底1上蚀刻出均匀分布的第一开口25，每个第一开口25在半导体基底1上具有第一圆形投影。
步骤S800：在第一开口25的远离半导体基底1的一侧形成第二掩膜层3，并在第二掩膜层3上形成多个第二图案。
步骤S1000：基于第二图案，在半导体基底1上蚀刻出均匀分布的第二开口34，同时继续蚀刻所述第一开口25，使第一开口25与第二开口34具有相同的深度。
每个第二开口34在半导体基底1上具有第二投影。其中，第二投影的轮廓线与四个相邻的第一圆形投影的轮廓线分别相交。
步骤S1200：蚀刻第一开口25和第二开口34形成电容孔4。
步骤S1400：在电容孔4内沉积下电极层、电介质层和上电极层，形成电容结构。
由于第二投影的轮廓线与四个相邻的第一圆形投影的轮廓线分别相交，因此，蚀刻后的第一开口25和第二开口34形成的电容孔4为横截面为大致呈菱形的结构，而并非单一的圆柱结构，能够提供更高的支撑稳定性，有效避免电容器的支撑结构的断裂及脱落。
下面对本发明的电容结构的制备方法进行详细的说明，本发明实施例的电容结构以双面电容结构的为例进行说明。
如图1所示，进行步骤S200：提供半导体基底1。
半导体基底1包括依序堆叠设置的衬底11、焊盘、交替层叠设置的支撑层和牺牲层以及基础掩膜层17。其中，衬底11的材料可以为硅、碳化硅、氮化硅、绝缘体上硅、绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上层锗化硅或绝缘体上层锗等。
衬底11中形成有多个焊盘，晶体管的字符线(Word line)以及位线(Bit line)，该多个焊盘电性连接该晶体管的源极(图中未示出)，为半导体器件提供电路。
其中，支撑层和牺牲层交替设置，并且覆盖于焊盘上。其中，牺牲层设于支撑层之间。可以采用原子沉积工艺(Atomic Layer Deposition)或化学气相沉积工艺(ChemicalVapor Deposition)形成支撑层和牺牲层。支撑层的材料可以包括氮化硅、氧化硅或氮氧化硅，牺牲层的材料可以包括氮化硅、氧化硅或氮氧化硅。支撑层和牺牲层采用的材料不同，在本实施例中，支撑层采用的材料为SiN，牺牲层的材料为SiO2，因此，在同一腐蚀液中，二者被腐蚀的速率不同，具体为在同一腐蚀液中，牺牲层的腐蚀速率远远大于支撑层腐蚀速率，使得当牺牲层被完全去除时，支撑层几乎被完全保留。其中腐蚀液可以是浓氢氟酸溶液。
在本实施例中，设置了两层支撑层与牺牲层的交替层，即第一支撑层12、第一牺牲层13、第二支撑层14、第二牺牲层15和第三支撑层16。当然，也可以设置三层、四层或五层支撑层与牺牲层的交替层，本领域技术人员可以根据实际需求选择，此处不做特殊限定。
基础掩膜层17可以设置一层或多层，例如，在本实施例中，基础掩膜层17设置了两层，分别为第一基础掩膜层171和第二基础掩膜层172。当然，还可以设置三层、四层或五层，本领域技术人员可以根据实际需求进行选择，此处不做特殊限定。可以将第一开口25和第二开口34的图案转移至该基础掩膜层17上，以形成电容孔的图案，再将该电容孔的图案转移至位于该基础掩膜层17下方的半导体基底上，继续蚀刻，最终形成电容孔。另外，基础掩膜层17的材料一般为氧化硅、氮化硅、多晶硅或其他材料及其组合。
如图2至3所示，进行步骤S400：在所述半导体基底1上形成第一掩膜层2，并在所述第一掩膜层2上形成多个均匀分布的第一圆孔图案。
具体地，如图2所示，形成第一掩膜层2包括：在半导体基底1上依序沉积形成第一硬掩膜层21和第二硬掩膜层23。
其中，第一硬掩膜层21沉积在半导体基底1上，具体为沉积于位于半导体基底1的第一基础掩膜层171的表面。优选地，在沉积第一硬掩膜层21之前，还可以在半导体基底上，即在第一基础掩膜层171上沉积第一有机材料层22。在第一硬掩膜层21上沿第一方向形成多条平行的第一线条。该第一线条间隔平行设置，且相邻的两个第一线条之间的间距相同，该间距为第一间距。
如图3所示，沉积第二硬掩膜层23于第一硬掩膜层21上。优选的，在沉积第二硬掩膜层23之前，可以在第一硬掩膜层21上先沉积第二有机材料层24，之后，再在第二有机材料层24上沉积第二硬掩膜层23。在第二硬掩膜层23上沿第二方向形成多条平行间隔的第二线条。相邻的两个第二线条之间的间距相同，该间距为第二间距。其中，上述的第一方向和第二方向相交，即二者不平行。因此，第一线条和第二线条具有多个交点。在交点处蚀刻形成第一圆孔图案。
由于第一间隔和第二间隔相同，因此，第一线条和第二线条相交后可以形成正方形、菱形。当然，第一间隔也可以和第二间隔不相同，则两种线条相交后可以形成多个矩形或平行四边形，第一圆孔图案则分布在四个顶点。
第一硬掩膜层21和第二硬掩膜层23的材料一般为氧化硅、氮化硅、多晶硅或其他材料及其组合，可以通过等离子体蚀刻硬掩膜层形成第一圆孔图案。
之后，如图4和5所示，进行步骤S600：基于所述第一圆孔图案，在所述半导体基底1上蚀刻出均匀分布的第一开口25。
如图4所示，该第一开口25的深度为半导体基底1的最上层的第一基础掩膜层171的厚度，即对第一基础掩膜层171蚀刻，得到第一开口25的图案。该第一开口25为圆形孔，如图5所示，该第一开口25的横截面轮廓为圆形。继续参考图5，定义每个第一开口25在半导体基底1(此时为第二基础掩膜层172)上的投影为第一圆形投影。
之后，如图6至7所示，进行步骤S800：在第一开口25的远离半导体基底1的一侧形成第二掩膜层3，并在所述第二掩膜层3上形成多个第二图案。
具体地，如图6所示，在第一开口25的远离半导体基底1的一侧上沉积形成第二掩膜层3，即在第一开口25的顶端形成第二掩膜层3，该第二掩膜层3例如可以通过原子沉积或化学气相沉积形成。沉积形成第二掩膜层3可以包括：依序层叠沉积形成的第三有机材料层31、第三硬掩膜层32和第一光刻胶层33，然后通过曝光工艺和显影工艺来蚀刻光刻胶层以形成光刻胶图案，之后通过光刻胶图案作为蚀刻掩膜来蚀刻第三硬掩膜层32形成第二图案。
该第二图案可以为四边形，如菱形、平行四边形，也可以是椭圆形，该椭圆形的外轮廓与四个相邻的第一圆形投影均相交。如图7所示，第二图案为菱形，位于四个第一开口25的第一圆形投影的中间位置，并且与四个第一圆形投影均有重合的部分。
之后，如图8至9所示，进行步骤S1000：基于所述第第二图案，在所述半导体基底1上蚀刻出均匀分布的第二开口34，同时继续蚀刻所述第一开口25，使所述第一开口25与所述第二开口34具有相同的深度。
如图8和9所示，将第二掩膜层3的图案转移至半导体基底1的第二基础掩膜层172，并对第二基础掩膜层172继续进行蚀刻，如图11的菱形的虚线所示，形成第二开口34，即将第二图案转移至第二基础掩膜层172，形成第二开口34的图案。定义每个第二开口34在半导体基底1上具有第二投影。在上一步骤中，已经定义了第一开口25在半导体基底1上具有第一圆形投影。如图5和11所示，四个第一圆形投影的圆心的连线形成一菱形，每个第二投影的轮廓线与四个第一圆形投影的轮廓线分别相交。
由于在此蚀刻过程中，第一开口25和第二开口34是同时进行蚀刻的，实际第一开口25和第二开口34相互贯通为一体，因此，第一开口25和第二开口34可以形成电容孔4的图案。从图11中可以看出，由于每个电容孔4的图案包含了四个第一开口25，这四个第一开口25的圆心的连线形成一菱形，因此，电容孔4的横截面的轮廓形状大致呈菱形结构。
需说明的是，在形成第二开口34的同时，第一开口25和第二开口34就已经有部分重叠，因此，在形成第二开口34的同时，由于第一开口25与第二开口34是贯通的，就形成了电容孔4的图案，并不能单独地形成横截面为菱形或椭圆的第二开口34。因此，为了便于理解，在本发明的实施例中将第一开口25和第二开口34单独列出说明，在图11中，第二开口34的与第一开口25重叠的部分用虚线表示。
之后，如图10至11所示，进行步骤S1200：蚀刻第一开口25和第二开口34形成电容孔4。
在本实施例中，如图10所示，将第二基础掩膜层172的电容孔4的图案转移至第三支撑层16上，并继续进行蚀刻至半导体基底1的最底层的支撑层，形成电容孔4。该最底层的支撑层为第一支撑层12，第一支撑层12中设置有焊盘，因而，本实施例中的电容孔4可以被蚀刻至该焊盘。由此可知，形成电容孔4的侧周壁从下至上依次为第一牺牲层13、第二支撑层14、第二牺牲层15和第三支撑层16。
之后，如图12至17所示，进行步骤S1400：在所述电容孔4内沉积下电极层、电介质层和上电极层，形成稳定的电容结构。
具体地，如图12和13所示，通过沉积的方法，在电容孔4的侧周壁的内表面及电容孔4的底面形成下电极层6，即该下电极层6附着于电容孔4的内壁以及形成电容孔4底面的第一支撑层12或焊盘，电容孔4侧周壁的顶端未形成下电极层6。
之后，如图14和15所示，在电容孔4的顶部形成第三掩膜层5，在第三掩膜层5上形成第三圆孔图案。定义该第三圆孔图案在半导体基底1上的投影为第三圆形投影，电容孔4在半导体基底1上的投影为电容孔投影，则每个第三圆形投影分别与相邻的至少两个电容孔投影具有重合的部分，例如，每个第三投影的轮廓线与相邻的两个或三个电容孔投影的轮廓线相交，或者每个第三投影的轮廓线与相邻的四个电容孔的轮廓相交，且第三投影位于四个电容孔投影的中间位置，并且，每个电容孔投影的轮廓线均与一个第三投影的轮廓线相交。基于第三掩膜的第三圆孔图案进行蚀刻，能够去除电容孔4侧周壁顶部的与该第三圆孔图案重叠的第三支撑层16，即上述的去除电容孔4的部分侧周壁顶部的支撑层。
具体地，如图14所示，形成第三掩膜层5包括：依序沉积第四有机材料层51、第四硬掩膜层52和第二光刻胶层53，使三者形成层叠的结构。通过曝光工艺和显影工艺来蚀刻第二光刻胶层53以形成光刻胶图案，然后通过光刻胶图案作为蚀刻掩膜来蚀刻第四硬掩膜层52形成第三圆孔图案。
之后，如图16和17所示，对电容孔4的侧周壁(此时附着下电极层6)继续进行蚀刻，以去除电容孔4侧周壁中的第一牺牲层13和第二牺牲层15。可以利用浓的氢氟酸溶液作为蚀刻试剂。蚀刻完成后，电容孔4的侧周壁包括下电极层6、第二支撑层14和第三支撑层16，电容孔4底壁包括下电极层6，且沉积于第一支撑层12上。
之后，如图18和19所示，形成电介质层，该电介质层覆盖下电极层6以及露出的半导体基底1。具体地，在该侧周壁的下电极层6、侧周壁顶部的第三支撑层16顶部以及露出的第一支撑层12上沉积形成电介质层7，该电介质层7选用为高K介质，以提高单位面积电容器电容值，该电介质层7的材料可以包括：ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的至少一种，该电介质层7也可以包括由不同材料层叠设置的多层。之后在该电介质层7上覆盖形成上电极层8，上电极层8的材料可以与下电极层6的材料相同，可以包括金属氮化物及金属硅化物种的至少一种，如氮化钛、硅化钛、硅化镍等。在电介质层7上形成上电极层8仍然可以采用原子层沉积工艺或化学气相沉积工艺。
在电容孔4内形成导电体9，导电体9包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的至少一种所形成的叠层。
因此，本发明的上述下电极层6、电介质层7和上电极层8能够形成电容孔4的侧周壁，侧周壁可以形成该电容器的支撑结构。从图19中可以看出，电容孔4的横截面的形状为类似于菱形结构，即每个凸出部分的圆心的连线形成一菱形，因此形成了菱形支撑结构。
综上所述，由于四个第一开口25的第一圆形投影的圆心的连线形成一四边形，且第二投影的轮廓线与四个第一圆形投影的轮廓线分别相交，因此，蚀刻后的第一开口25和第二开口34形成的电容孔4为四边形结构，具体地，为菱形结构，而并非单一的圆柱结构，能够提供更高的支撑稳定性，有效避免支撑结构的断裂及脱落。
根据本发明的另一方面，提供一种电容器，该电容器由上述实施例中的制备方法制得。该电容器可以为双面电容器。该电容器包括：半导体基底1、电容孔4和依序沉积于电容孔内的下电极层6、电介质层7和上电极层8。电容孔4设于半导体基底1，且以阵列形式排列。
其中每个电容孔4由四个相邻的圆形的第一开口25和一个第二开口34形成；每个第一开口25在半导体基底1上的投影为第一圆形投影，第二开口34在半导体基底1上的投影为第二投影，第二投影的轮廓线和四个相邻的第一圆形投影的轮廓线分别相交；第一圆形投影和第二投影的连续的外轮廓形成电容孔4的在半导体基底1上的投影轮廓。
四个相邻的第一圆形投影的圆心的连线形成一个四边形。在本实施例中，该四边形为菱形，每个第二投影的四个顶点与四个相邻的第一圆形投影的圆心重合，使电容孔4具有对称的结构，有利于提高其支撑稳定性。
另外，如图18和19所示，双面电容器还包括导电体9，导电体9填充于电容孔4中。
关于该电容器的具体结构及材质，与制备方法的实施例中相同，此处不在赘述。
综上，本发明中的双面电容器由于其电容孔为三角结构，能够提供更高的稳定性，有效避免支撑结构的断裂及脱落，能够半导体器件不断微缩需求。
应可理解的是，本发明不将其应用限制到本说明书提出的部件的详细结构和布置方式。本发明能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本发明的范围内。应可理解的是，本说明书公开和限定的本发明延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本发明的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本发明的最佳方式，并且将使本领域技术人员能够利用本发明。
Claims (11)
1.一种电容结构的制备方法，其特征在于，包括：
提供半导体基底；
在所述半导体基底上形成第一掩膜层，并在所述第一掩膜层上形成多个均匀分布的第一圆孔图案；
基于所述第一圆孔图案，在所述半导体基底上蚀刻出均匀分布的第一开口，每个所述第一开口在所述半导体基底上具有第一圆形投影；
在所述第一开口的远离所述半导体基底的一侧形成第二掩膜层，并在所述第二掩膜层上形成多个第二图案；
基于所述第二图案，在所述半导体基底上蚀刻出均匀分布的第二开口，同时继续蚀刻所述第一开口，使所述第一开口与所述第二开口具有相同的深度，每个所述第二开口在所述半导体基底上具有第二投影；
其中，所述第二投影的轮廓线与四个相邻的所述第一圆形投影的轮廓线分别相交；
刻蚀所述第一开口和所述第二开口形成电容孔；
在所述电容孔内沉积下电极层、电介质层和上电极层，形成所述电容结构。
2.根据权利要求1所述的制备方法，其特征在于，所述第二投影为四边形，所述四边形的四个顶点分别位于四个相邻的所述第一圆形投影内。
3.根据权利要求1所述的制备方法，其特征在于，所述半导体基底包括：
衬底；
焊盘，设于所述衬底上；
多层交替层叠设置的支撑层和牺牲层，覆盖于所述焊盘，其中，所述牺牲层设于所述支撑层之间；
基础掩膜层，设于距离所述衬底最远的所述支撑层上。
4.根据权利要求1所述的制备方法，其特征在于，所述第一掩膜层包括：
第一硬掩膜层，在所述第一硬掩膜层上沿第一方向形成多条平行的第一线条；
第二硬掩膜层，设于所述第一硬掩膜层上，在所述第二硬掩膜层上沿第二方向形成多条平行的第二线条；
其中，所述第一方向和所述第二方向相交，所述第一线条和所述第二线条具有多个交点，在所述交点处蚀刻形成所述第一圆孔图案。
5.根据权利要求4所述的制备方法，其特征在于，相邻的所述第一线条之间间隔相同，且为第一间隔，相邻的所述第二线条之间间隔相同，且为第二间隔，所述第一间隔等于所述第二间隔。
6.根据权利要求3所述的制备方法，其特征在于，在所述电容孔内沉积下电极层、电介质层和上电极层，形成电容结构包括：
在所述电容孔的侧周壁的内表面及所述电容孔的底面形成所述下电极层，所述下电极层与所述焊盘连接；
在所述电容孔的顶部形成第三掩膜层，并在所述第三掩膜层上形成第三圆孔图案；
基于所述第三圆孔图案，去除所述电容孔的部分侧周壁顶部的支撑层；
对所述电容孔进行蚀刻，去除所述下电极层之间的牺牲层。
7.根据权利要求6所述的制备方法，其特征在于，
所述第三圆孔图案在所述半导体基底上的投影为第三圆形投影，所述电容孔在所述半导体基底上的投影为电容孔投影，其中，
所述第三圆形投影与相邻的至少两个所述电容孔投影的轮廓均相交，基于所述第三圆孔图案进行蚀刻，去除所述电容孔的侧周壁顶部的与所述第三圆孔图案对应的支撑层。
8.根据权利要求6所述的制备方法，其特征在于，所述半导体基底包括两层交替层叠设置的支撑层和牺牲层，利用氢氟酸溶液去除所述下电极层之间的牺牲层。
9.根据权利要求8所述的制备方法，其特征在于，所述支撑层的材料为氮化硅，所述牺牲层的材料为氧化硅。
10.根据权利要求9所述的制备方法，其特征在于，在所述电容孔内沉积下电极层、电介质层和上电极层，形成电容结构还包括：
形成电介质层，所述电介质层覆盖所述下电极层以及露出的所述半导体基底；
形成覆盖所述电介质层的上电极层；
在所述电容孔内形成导电体。
11.一种电容器，其特征在于，包括：
半导体基底；
电容孔，设于所述半导体基底，且以阵列形式排列；
其中，每个所述电容孔由四个圆形的第一开口和一个第二开口形成；每个所述第一开口在所述半导体基底上的投影为第一圆形投影，所述第二开口在所述半导体基底上的投影为第二投影，所述第二投影的轮廓线和四个相邻的所述第一圆形投影的轮廓线分别相交；所述第一圆形投影和所述第二投影的连续的外轮廓形成所述电容孔的在半导体基底上的投影轮廓；以及
依序沉积于所述电容孔内的下电极层、电介质层和上电极层。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5387531A (en) * | 1991-09-09 | 1995-02-07 | Gold Star Electron Co., Ltd. | Hole capacitor for dram cell and a fabrication method thereof |
| US20070284643A1 (en) * | 2006-06-07 | 2007-12-13 | Promos Technologies Inc. | Capacitor structure of semiconductor memory and method for preparing the same |
| CN107301976A (zh) * | 2017-07-25 | 2017-10-27 | 睿力集成电路有限公司 | 半导体存储器及其制造方法 |
| CN107623006A (zh) * | 2016-07-14 | 2018-01-23 | 三星电子株式会社 | 存储器器件 |
| CN107706180A (zh) * | 2017-10-20 | 2018-02-16 | 睿力集成电路有限公司 | 存储器及其制备方法、半导体器件 |
| CN109599382A (zh) * | 2017-09-28 | 2019-04-09 | 日月光半导体制造股份有限公司 | 半导体封装及其制造方法 |
| CN111146186A (zh) * | 2018-11-02 | 2020-05-12 | 三星电子株式会社 | 具有混合电容器的半导体器件 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6656844B1 (en) * | 2001-10-18 | 2003-12-02 | Taiwan Semiconductor Manufacturing Company | Method of forming a protected crown capacitor structure utilizing the outside crown surface to increase capacitance |
| JP2008283026A (ja) * | 2007-05-11 | 2008-11-20 | Elpida Memory Inc | 半導体装置の製造方法および半導体装置 |
| KR102071528B1 (ko) * | 2013-08-12 | 2020-03-02 | 삼성전자주식회사 | 일체형의 지지대를 구비한 반도체 소자 |
| CN105226046A (zh) * | 2015-10-13 | 2016-01-06 | 格科微电子（上海）有限公司 | 金属层-绝缘层-金属层电容器及其制作方法 |
-
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- 2020-09-10 CN CN202010949024.7A patent/CN114171462B/zh active Active
-
2021
- 2021-06-30 WO PCT/CN2021/103546 patent/WO2022052588A1/zh active Application Filing
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5387531A (en) * | 1991-09-09 | 1995-02-07 | Gold Star Electron Co., Ltd. | Hole capacitor for dram cell and a fabrication method thereof |
| US20070284643A1 (en) * | 2006-06-07 | 2007-12-13 | Promos Technologies Inc. | Capacitor structure of semiconductor memory and method for preparing the same |
| CN107623006A (zh) * | 2016-07-14 | 2018-01-23 | 三星电子株式会社 | 存储器器件 |
| CN107301976A (zh) * | 2017-07-25 | 2017-10-27 | 睿力集成电路有限公司 | 半导体存储器及其制造方法 |
| CN109599382A (zh) * | 2017-09-28 | 2019-04-09 | 日月光半导体制造股份有限公司 | 半导体封装及其制造方法 |
| CN107706180A (zh) * | 2017-10-20 | 2018-02-16 | 睿力集成电路有限公司 | 存储器及其制备方法、半导体器件 |
| CN111146186A (zh) * | 2018-11-02 | 2020-05-12 | 三星电子株式会社 | 具有混合电容器的半导体器件 |
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