JP3987703B2 - 容量素子及びその製造方法 - Google Patents

容量素子及びその製造方法 Download PDF

Info

Publication number
JP3987703B2
JP3987703B2 JP2001315270A JP2001315270A JP3987703B2 JP 3987703 B2 JP3987703 B2 JP 3987703B2 JP 2001315270 A JP2001315270 A JP 2001315270A JP 2001315270 A JP2001315270 A JP 2001315270A JP 3987703 B2 JP3987703 B2 JP 3987703B2
Authority
JP
Japan
Prior art keywords
insulating film
lower electrode
electrode
upper electrode
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001315270A
Other languages
English (en)
Other versions
JP2003124329A (ja
Inventor
正樹 辻本
晃 矢沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2001315270A priority Critical patent/JP3987703B2/ja
Publication of JP2003124329A publication Critical patent/JP2003124329A/ja
Application granted granted Critical
Publication of JP3987703B2 publication Critical patent/JP3987703B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【0001】
【発明が属する技術分野】
本発明は、容量素子に関するものであり、より詳しくは、絶縁膜層を上下2つの電極で挟持することにより形成された容量素子に関するものである。
【0002】
【従来の技術】
【発明の背景】
近年、高周波数領域で動作するアナログ回路を一つの半導体集積回路内に構成しようとする傾向が強まっている。そして、その半導体集積回路内に構成される容量素子には、高周波数領域においても高いクォリティ・ファクタ(Q値)を保つことが要求される。この容量素子には、例えば、MIM(メタル−インシュレータ−メタル)容量素子、PIP(ポリシリコン−インシュレータ−ポリシリコン)容量素子、MIS(メタル−インシュレータ−半導体)容量素子がある。
【0003】
図10に従来のMIM容量素子を上から見た図を示す。従来のMIM容量素子は、図に示されるように、上部電極61及び下部電極62を備えている。上部電極61には、その上面に、複数の上部電極用コンタクト63が設けられている。この上部電極用コンタクト63によって、上部電極61と図示しない配線層との電気的な接続が行なわれる。下部電極62は、上部電極61よりも一回り大きく形成されており、その周辺部が上部電極61より外側に延在している。そして、下部電極62は、当該周辺部に複数の下部電極用コンタクトスルーホール64が設けられている。
【0004】
図11に従来のMIM容量素子の断面図を示す。図に示されるように、当該MIM容量素子は、第1層配線71、第2層配線72、上部電極用コンタクト73、スルーホール74、下部電極用コンタクト75、上部電極76、絶縁膜層77及び下部電極78を備えている。
【0005】
かかる従来のMIM容量素子では、下部電極78の上層に絶縁膜層77が積層され、その上層に上部電極76が設けられている。上部電極76は、上部電極用コンタクト73によって第1層配線71と電気的に接続している。下部電極78の周辺部では、下部電極用コンタクト75によって第1層配線71と電気的に接続している。そして、この第1層配線71は、スーホール74を介して第2層配線72と電気的に接続している。尚、図示していないが、下部電極78は、通常、絶縁膜を介してシリコン基板上に設けられている。
【0006】
図12にMIM容量素子の簡易等価回路図を示す。図において、Rc83は、上部電極81と下部電極82部分の抵抗及びコンタクト部分において生ずる直列抵抗の総和である。Cc84は、上部電極81と下部電極82間に生ずるMIM容量素子の本来の容量である。Cox85は、下部電極82とシリコン基板との間に生ずる寄生容量である。Rsub86は、下部電極82とシリコン基板との間に生ずる寄生抵抗である。
【0007】
ここで、このMIM容量素子のQ値は、Q=1/(ω・Cc・Rc)から計算される。そのため、高いQ値を保つためには、直列抵抗Rcを出来るだけ小さくする必要がある。
【0008】
しかしながら、図10及び図11に示す従来のMIM容量素子では、配置可能な下部電極のコンタクトの数が制限されるため、直列抵抗Rcを小さくすることは難しい。容量素子が大きくなると相対的に周辺部の下部電極とのコンタクト領域が狭くなる。また、数を増やすために下部電極を多くすると、寄生容量が増えるという問題が出てくる。
【0009】
この問題を解決しようとする従来技術が、”High-Q poly-to-poly capacitor for RF integrated circuits "(Electronics Letters 4th January 2001 Vol.37 P.25〜26)に開示されている。この文献に記載された構成を図13に示す。ここでは、上下の電極をポリシリコンで形成したPIP容量素子について、寄生抵抗Rcを減らすために、上部電極91を複数の長方形に分割している。この場合、下部電極92の抵抗とコンタクト抵抗は減らすことができるが、電極を長方形に分割してしまうため、同じ容量を確保するためには、分割した領域の分だけ素子が大きくなるので、その周囲長が長くなってしまい、下部電極92とシリコン基板93間の寄生容量が増えてしまうという欠点がある。
【0010】
【発明が解決しようとする課題】
以上、説明したように、従来の容量素子では、下部電極と基板間の寄生容量を増加させずに、直列抵抗を小さくし、高いQ値を保つことは難しいという問題点があった。
【0011】
本発明は、このような問題点を解決するためになされたものであり、下部電極と基板間の寄生容量を増加させずに、直列抵抗を小さくし、高いQ値を保つことのできる容量素子を提供することを目的とする。
【0012】
【課題を解決するための手段】
本発明にかかる容量素子は、第1の電極(例えば、発明の実施の形態における上部電極1)と、当該第1電極との間に容量絶縁膜となる絶縁膜層(例えば、発明の実施の形態における絶縁膜層6)を介して配置された第2の電極(例えば、発明の実施の形態における下部電極2)を有し、当該絶縁膜層において容量を形成する容量素子であって、前記第1の電極側であって当該第1の電極と離れた位置に設けられた第2の配線(例えば、発明の実施の形態における第2層配線8)と、前記第1の電極と前記絶縁膜層を貫通する穴部(例えば、発明の実施の形態における貫通穴5)を通過し、前記第2の電極と前記第2の配線を電気的に接続する第2の電極用接続手段(例えば、発明の実施の形態における下部電極用コンタクト4)を備えたものである。このような構成により、より多くの第2の電極用接続手段を配置することができ、接続手段毎に寄生する抵抗成分を多数の並列接続により低減できる。かかる抵抗成分の低減に伴って、よりQ値の高い容量素子を構成することができる。
【0013】
本発明にかかる他の容量素子は、第1の電極と、当該第1電極との間に絶縁膜層を介して配置された第2の電極を有し、当該絶縁膜層において容量を形成する容量素子であって、前記第1の電極と第1の配線(例えば、発明の実施の形態における第1層配線7)を接続する複数の第1の電極用接続手段(例えば、発明の実施の形態における上部電極用コンタクト3)と、前記第1の電極側であって当該第1の電極と離れた位置に設けられた第2の配線と、前記第1の電極と前記絶縁膜層を貫通する穴部を通過し、前記第2の電極と前記第2の配線を電気的に接続する複数の第2の電極用接続手段とを備え、複数の前記第1の電極用接続手段と、複数の前記第2の電極用接続手段を互いに離間して配置するものである。このような構成により、よりQ値の高い容量素子を構成することができることに加えて、第1の電極及び第2の電極の双方の配線層の接続を確保することができる。
【0014】
また、前記第1の電極用接続手段と前記第2の電極用接続手段とを交互に配置することが好ましい。このような構成により、隣接する接続手段間の距離が均一化され、電極部の抵抗を小さくすることができる。
【0015】
好ましくは、隣接する4つの前記第1の電極用接続手段を頂点とする四角形のほぼ中心位置に前記第2の電極用接続手段が位置するよう配置する。このような構成により、隣接する接続手段間の距離が均一化され、かつ高密度に電気的接続手段を形成できるので電極部の抵抗を小さくすることができる。
【0016】
若しくは、第1の電極用接続手段と第2の電極用接続手段が第1の方向に互いに等間隔で1つずつ交互に配置されるとともに、当該第1の方向と直交する第2の方向に対しても互いに等間隔で1つずつ交互に配置されるようにしてもよい。このような構成により、隣接する接続手段間の距離が均一化され、かつ高密度に電気的接続手段を形成できるので電極部の抵抗を小さくすることができる。
【0017】
また、第1の電極用接続手段と前記第2の電極用接続手段がほぼ等間隔で交互に配置された列を複数有し、隣接する第2の電極用接続手段がほぼ正三角形を構成するように、隣接する当該列をずらして配置するようにしてもよい。このような構成により、隣接する接続手段間の距離が均一化され、かつ高密度に電気的接続手段を形成できるので電極部の抵抗を小さくすることができる。
【0018】
前記第1の電極と前記第2の電極をほぼ同じ大きさとすることが望ましい。容量素子として働く部分以外の電極領域を低減したこのような構成により、高周波で問題となる第2の電極と基板間の寄生容量成分を小さくすることができる。
【0019】
【発明の実施の形態】
発明の実施の形態1.
本発明の実施の形態1にかかるMIM容量素子は、特に下部電極と配線層の接続の仕方に特徴を有する。以下、図を用いて詳細に説明する。
【0020】
図1に、本発明の実施の形態1にかかるMIM容量素子を上から見た図を示す。このMIM容量素子において、上部電極1及び下部電極2は、絶縁膜層(誘電体層)の上下において、ほぼ同じ大きさで形成されている。上部電極1及び下部電極2は、例えば、アルミニウム、WSi等の金属より形成される。尚、PIP容量素子では、ポリシリコンが用いられる。
【0021】
上部電極1には、貫通穴5が設けられている。この貫通穴5は、上部電極1のみならず、上部電極1と下部電極2の間の絶縁膜層も貫通している。この貫通穴5には、下部電極用スルーホールコンタクト4が設けられている。上部電極1には、上部電極用コンタクト3も設けられている。これらコンタクト3、4は、例えば、アルミニウム、タングステンにより形成される。この容量素子は、通常、シリコン基板上に絶縁膜を介してその上に形成される。絶縁膜は、基板の影響をなくすために設けた方がよい。
【0022】
これらの上部電極用コンタクト3と下部電極用スルーホールコンタクト4(貫通穴5)は、図1に示されるように、上部電極1にかかる平面全体に亘って一様かつ均一に設けられている。そして、上部電極用コンタクト3と下部電極用スルーホールコンタクト4は、交互に配置されている。図1に示す例では、上部電極用コンタクト3は、各々、図中のx方向に一定間隔L離れて配置されるとともに、y方向にも一定間隔L離れて配置されている。また、下部電極用スルーホールコンタクト4も、各々、図中のx方向に一定間隔L離れて配置されるとともに、y方向にも一定間隔L離れて配置されている。そして、下部電極用スルーホールコンタクト4のx方向の列は、隣接する上部電極用コンタクト3のx方向の列と一定間隔(1/2)・L離れて配置されている。また、下部電極用スルーホールコンタクト4のy方向の列は、隣接する上部電極用コンタクト3のy方向の列と一定間隔(1/2)・L離れて配置されている。即ち、隣接する4つの下部電極2のコンタクト4は、正方形の各頂点となるように配置され、上部電極1のコンタクト3が下部電極2のコンタクト4で形成される正方形(四角形)の中心に配置された構成となっている。
【0023】
図2は、図1のA−A’における断面を示す図である。図に示されるように、当該MIM容量素子は、上部電極1、下部電極2、コンタクト4、絶縁膜層6、第1層配線7、第2層配線8、スルーホール9を備えている。これらの構成要素の周りには、層間絶縁膜層が形成されている。
【0024】
上部電極1は、絶縁膜層6を介して下部電極2上に設けられている。この絶縁膜層6は、例えば、SiOにより構成される。
【0025】
下部電極2は、例えば、図示しないシリコン基板上に絶縁膜を介して形成されている。下部電極2には、複数のコンタクト4が一定間隔L毎に設けられている。コンタクト4の上部には、第1層配線7が形成されている。この第1層配線7は、例えば、アルミニウムにより形成される。
【0026】
第1層配線7の上部にはスルーホール9が設けられている。当該スルーホール9は、レイアウト上では上層配線との接続のための孔であり、この孔に例えば、アルミニウムにより形成された上層配線を落とし込むことにより導通を確保している。但し、微細化のためには、タングステンを埋設するようにすることが望ましい。このスルーホール9と電気的に接触するように、第2層配線8が上面より延在している。この第2層配線8は、例えば、アルミニウムにより形成される。
【0027】
このようにして、下部電極2は、コンタクト4、第1層配線7、スルーホール9を介して第2層配線8に引き出されており、相互に電気的に接続されている。
【0028】
図3は、図1のB−B’における断面図を示している。この部分において、上部電極1は、一定間隔で配置された複数のコンタクト3を介して第1層配線7に引き出されている。
【0029】
図4は、本発明の実施の形態1にかかるMIM容量素子を斜め方向から見た3次元図である。このMIM容量素子の下部電極2は、下部電極用スルーホールコンタクト4と電気的に接続している。そして、当該下部電極用スルーホールコンタクト4は、絶縁膜層6及び上部電極1を貫通する穴5を通って図示しない第2層配線8に電気的に接続される。このようにして、下部電極2と第2層配線8が電気的に接続される。そして、下部電極2と第2層配線8を接続するコンタクト4は、下部電極2の全体に亘って複数箇所において設けられている。より好ましい実施の形態においては、当該接続箇所は、一様にかつ均一に設けられている。
【0030】
上部電極1の上面には、当該上部電極1と電気的に接続された複数のコンタクト3が設けられている。このコンタクト3は、図示しない第1層配線7と電気的に接続される。このようにして、上部電極1と第1層配線7とが電気的に接続される。そして、上部電極1と第1層配線7を接続するコンタクト3は、上部電極1の全体に亘って複数箇所において設けられている。より好ましい実施の形態においては、当該接続箇所は、一様にかつ均一に設けられている。
【0031】
続いて、本発明の実施の形態1にかかるMIM容量素子の製造方法の例について図5を用いて説明する。この図5において、ステップ(d)乃至(g)の左側の列は図1のA−A’におけるMIM容量素子の構成を示し、右側の列は図1のB−B’におけるMIM容量素子の構成を示す。
【0032】
まず、図5(a)に示されるように、シリコン基板10上にSiO等よりなる絶縁膜11を形成する。そして、図5(b)に示されるように、絶縁膜11上に第1層目のAl層を形成し、このAl層をパターニングすることにより下部電極2を形成する。
【0033】
その後、図5(c)に示されるように、下部電極2の上面に、後に絶縁膜層6となる窒化シリコン膜を堆積し、連続して上部電極1をTiN膜又はWSi膜によって形成する。尚、これらの絶縁膜層6及び上部電極1を形成する際には、後に下部電極2からのコンタクトを引き出すための貫通穴5をパターニングによりあけておく。
【0034】
つぎに、図5(d)に示されるように、下部電極2、絶縁膜層6、上部電極1を被覆するようにBPSG(Boro-Phospho Silicated Glass)等からなる層間絶縁膜12をCVD(Chemical Vapor Deposition)法などによってに形成する。そして、層間絶縁層12の領域Pにコンタクト4のためのコンタクトホールを、層間絶縁層12の領域Qにコンタクト3のためのコンタクトホールをそれぞれRIE(Reactive Ion Etching)等の方法によって形成する。このとき、コンタクト4のためのコンタクトホールでは、下部電極2の上表面が露出する。また、コンタクト3のためのコンタクトホールでは、上部電極1の上表面が露出する。
【0035】
さらに、図5(e)に示されるように、これらのコンタクトホール中にタングステンなどの金属を選択成長させることによって、コンタクト4及びコンタクト3を形成する。層間絶縁層12表面をCMP(Chemical Mechanical Polishing)等の方法により平坦化した後、第1層配線7をAl等で形成し、コンタクト4及び3のそれぞれと接続させる。
【0036】
そして、図5(f)に示されるように、第1層配線7を所望の形状にパターニングし、その上に層間絶縁膜13を形成する。ここで、層間絶縁膜12と層間絶縁膜13とは、形成されるタイミング及び場所は異なるが、両者は同じものであるためその境界は区別がつかない。
【0037】
次に、図5(g)に示されるように、開口部Rを形成し、スルーホールコンタクト9を形成する。その後、第2の配線層8を形成する。このとき、開口部Rは、当該第2の配線層8で埋まる。さらに、この第2の配線層8をパターニングすることにより、図2及び図3により示した構造が完成する。
【0038】
以上、説明したように、発明の実施の形態1にかかるMIM容量素子では、絶縁膜層6及び上部電極1を貫通する穴5を設け、その穴5にコンタクト4を通して下部電極2と第2層配線とを電気的に接続することとしたので、より多くのコンタクト4を配置することができ、コンタクト毎に寄生する抵抗成分を多数の並列接続により低減できる。かかる抵抗成分の低減に伴って、よりQ値の高いMIM容量素子を構成することができる。さらに、上部電極用コンタクト3及び下部電極用コンタクト4を交互に設けることによって、より効果的に抵抗成分を低減できる。さらに、下部電極2からの配線層へのコンタクトを貫通穴以外から引き出す方法に比べ、下部電極2を上部電極1よりも大きくする必要がないため、下部電極2の占める面積をより小さくすることができ、高周波で問題となる下部電極2とシリコン基板間の寄生容量成分を小さくする効果もある。
【0039】
発明の実施の形態2.
図1に示す発明の実施の形態1にかかるMIM容量素子では、下部電極2のコンタクト4は、正方形の各頂点となるように配置され、上部電極1のコンタクト3が下部電極2のコンタクト4で形成される正方形の中心に配置された構成となっていた。
【0040】
これに対して、図6に示す発明の実施の形態2にかかるMIM容量素子では、下部電極2のコンタクト4を正三角形(三角形)の各頂点となるように配置し、上部電極1のコンタクト3は下部電極2のコンタクト4の左右に一定間隔離れて配置したものである。
【0041】
図6に示すMIM容量素子では、コンタクト3とコンタクト4とが交互に等間隔(1/2)・Lで並ぶことによりx方向の列を構成している。そして、隣接するx方向の列が相互に(1/2)・Lずれて配置されている。従って、y方向の列に着目すると、コンタクト3とコンタクト4とが交互に配置されることになる。即ち、コンタクト3とコンタクト4は、x方向に互いに等間隔で1つずつ交互に配置されるとともに、y方向に対しても互いに等間隔で1つずつ交互に配置されている。
【0042】
図6に示す発明の実施の形態2にかかるコンタクト3及びコンタクト4の配置によれば、図1に示す発明の実施の形態1にかかるコンタクト3及びコンタクト4の配置に比べて、隣り合うコンタクト間の最短距離、即ち、隣り合うコンタクト3の最短距離及び隣り合うコンタクト4の最短距離はそれぞれ同じでありながら、同一面積内により多くのコンタクトを配置可能である。従って、容量値が大きく面積の広いMIM容量素子を構成する場合に、コンタクト抵抗をより削減し、高いQ値を実現できるという効果が得られる。
【0043】
その他の発明の実施の形態.
上部電極1のコンタクト3と、下部電極2のコンタクト4の配置については、図1及び図6に示す例に限定されない。例えば、図7、図8及び図9に示す配置であってもよい。
【0044】
図7では、x方向では、コンタクト3とコンタクト4とが2つおきに交互に配置されている。そして、y方向では、コンタクト3とコンタクト4とが1つおきに交互に配置されている。
【0045】
図8では、コンタクト3とコンタクト4とがx方向及びy方向双方とも2つおきに配置されている。
【0046】
図9では、コンタクト3の方がコンタクト4よりも多く配置している。尚、コンタクト4をコンタクト3よりも多く配置するようにしてもよい。
【0047】
また、必ずしも当該上部電極1のコンタクト3と下部電極2のコンタクト4とが、全面に亘って均一に配置されている必要はない。即ち、コンタクト3同士、コンタクト4同士の距離が一定でなくともよい。
【0048】
但し、このような例では、コンタクト位置に不均一性が生じるため、電極部の抵抗が大きくなる可能性があるが、数多くのコンタクトを設けることができるため、少なくともQ値の向上は図ることができる。
【0049】
上述の例では、MIM容量素子の場合を例示し、説明したが、これに限らず、本発明にかかる容量素子は、PIP容量素子、MIS容量素子であってもよい。
【0050】
【発明の効果】
本発明により、下部電極とシリコン基板間の寄生容量を増加させずに、直列抵抗を小さくし、高いQ値を保つことのできる容量素子を提供することができる。
【図面の簡単な説明】
【図1】本発明にかかるMIM容量素子を上方から見た図である。
【図2】本発明にかかるMIM容量素子の断面図である。
【図3】本発明にかかるMIM容量素子の断面図である。
【図4】本発明にかかるMIM容量素子を斜めから見た3次元図である。
【図5】本発明にかかるMIM容量素子の製造方法を説明するための図である。
【図6】本発明の別の例にかかるMIM容量素子を上方から見た図である。
【図7】本発明の別の例にかかるMIM容量素子を上方から見た図である。
【図8】本発明の別の例にかかるMIM容量素子を上方から見た図である。
【図9】本発明の別の例にかかるMIM容量素子を上方から見た図である。
【図10】従来のMIM容量素子を上方から見た図である。
【図11】従来のMIM容量素子の断面図である。
【図12】一般的なMIM容量素子における簡易等価回路図である。
【図13】従来のPIP容量素子の断面図及び3次元図である。
【符号の説明】
1 上部電極 2 下部電極 3 上部電極用コンタクト
4 下部電極用スルーホールコンタクト 5 貫通穴
6 絶縁膜層 7 第1層配線 8 第2層配線
9 スルーホール

Claims (10)

  1. 下部電極と、
    前記下部電極上に形成された絶縁膜層と、
    前記絶縁膜層上に設けられた上部電極と、
    前記上部電極と前記絶縁膜層とを貫通し、その底部に前記下部電極を露出する第1ホールと、
    前記第1ホール内に前記絶縁膜層と離間して設けられ、前記下部電極に電気的に接続した下部電極用コンタクトと、
    前記上部電極を覆い、かつ、前記第1ホール内において前記下部電極用コンタクトと前記絶縁膜層の間隙を埋める層間絶縁膜と、
    を有することを特徴とする容量素子。
  2. 前記層間絶縁膜内に埋め込まれ、前記上部電極に電気的に接続した上部電極用コンタクトをさらに有すること、
    を特徴とする請求項1に記載の容量素子。
  3. 前記層間絶縁膜上に形成され、前記上部電極用コンタクトと電気的に接続した上部電極用配線をさらに有すること、
    を特徴とする請求項に記載の容量素子。
  4. 前記上部電極用配線よりも上層に設けられ、前記下部電極用コンタクトと電気的に接続した下部電極用配線をさらに有すること、
    を特徴とする請求項に記載の容量素子。
  5. 下部電極を形成するステップと、
    前記下部電極上に絶縁膜層を形成するステップと、
    前記絶縁膜層上に上部電極を形成するステップと、
    前記上部電極と前記絶縁膜層とを貫通する第1ホールを形成し、該第1ホールの底部に前記下部電極を露出するステップと、
    前記第1ホールを層間絶縁膜で埋めるステップと、
    前記層間絶縁膜に、前記絶縁膜層を露出することなく第2ホールを形成し、該第2ホールの底部に前記下部電極を露出するステップと、
    前記第2ホール内に前記下部電極に電気的に接続する下部電極用コンタクトを形成するステップと、
    を有することを特徴とする容量素子の製造方法。
  6. 前記下部電極用コンタクトを形成するステップは、
    第1の導電性材料で前記第2ホールを途中まで埋め込み第1部分を形成し、さらに第2の導電性材料で前記第2ホールを埋め込み前記第1部分上に第2部分を形成すること、
    を特徴とする請求項記載の容量素子の製造方法。
  7. 前記下部電極用コンタクトを形成するステップにおいて、さらに前記第2ホールを第3の導電性材料で埋め込み前記第2部分上に第3部分を形成すること、
    を特徴とする請求項に記載の容量素子の製造方法。
  8. 前記第1の導電性材料はタングステンであり、前記第2の導電性材料はアルミニウムであることを特徴とする請求項または請求項に記載の容量素子の製造方法。
  9. 前記層間絶縁膜が前記上部電極を覆い、
    前記層間絶縁膜に埋め込まれ前記上部電極と電気的に接続した上部電極用コンタクトを形成するステップをさらに有すること、
    を特徴とする請求項に記載の容量素子の製造方法。
  10. 前記層間絶縁膜上に前記上部電極用コンタクトと電気的に接続する上部電極用配線を形成するステップをさらに有し、
    前記上部電極用配線と前記下部電極用コンタクトの前記第2部分とがアルミニウムで形成されること、
    を特徴とする請求項に記載の容量素子の製造方法。
JP2001315270A 2001-10-12 2001-10-12 容量素子及びその製造方法 Expired - Fee Related JP3987703B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001315270A JP3987703B2 (ja) 2001-10-12 2001-10-12 容量素子及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001315270A JP3987703B2 (ja) 2001-10-12 2001-10-12 容量素子及びその製造方法

Publications (2)

Publication Number Publication Date
JP2003124329A JP2003124329A (ja) 2003-04-25
JP3987703B2 true JP3987703B2 (ja) 2007-10-10

Family

ID=19133465

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001315270A Expired - Fee Related JP3987703B2 (ja) 2001-10-12 2001-10-12 容量素子及びその製造方法

Country Status (1)

Country Link
JP (1) JP3987703B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5104403B2 (ja) 2008-02-29 2012-12-19 富士通株式会社 キャパシタ
US8362589B2 (en) * 2008-11-21 2013-01-29 Xilinx, Inc. Integrated capacitor with cabled plates
JP5461128B2 (ja) * 2009-09-18 2014-04-02 日本電信電話株式会社 スタック型mimキャパシタおよびその製造方法
US11038012B2 (en) 2017-04-28 2021-06-15 AP Memory Technology Corp. Capacitor device and manufacturing method therefor

Also Published As

Publication number Publication date
JP2003124329A (ja) 2003-04-25

Similar Documents

Publication Publication Date Title
JP5568494B2 (ja) 集積回路キャパシタ構造
US7821051B2 (en) MIM capacitor and method of fabricating same
US7538375B2 (en) Capacitor structure of semiconductor device and method of fabricating the same
KR20020025975A (ko) 캐패시터
KR100663001B1 (ko) 반도체 소자의 캐패시터 구조 및 그 제조 방법
JP2006512787A (ja) キャパシタおよびその製造方法
KR100672673B1 (ko) 커패시터 구조 및 그 제조방법
KR0158004B1 (ko) 캐패시터를 갖고 있는 반도체 디바이스
US20050093046A1 (en) Plurality of capacitors employing holding layer patterns and method of fabricating the same
US6100591A (en) Semiconductor device and method of fabricating the same
US20010010387A1 (en) Methods of fabricating integrated circuit devices including distributed and isolated dummy conductive regions
US11355579B2 (en) Device integrated with three-dimensional MIM capacitor and method for making the same
US20220069069A1 (en) Three-dimensional metal-insulator-metal (mim) capacitor
JP3987703B2 (ja) 容量素子及びその製造方法
CN112563238A (zh) 半导体装置
JPH11340320A (ja) 半導体装置
US7122440B2 (en) Semiconductor device and fabrication method thereof
JP2003243524A (ja) 局部相互接続部を伴う指状mimキャパシタ
JP2001203329A (ja) 半導体装置およびその製造方法
KR20000074908A (ko) 반도체 소자의 커패시터 및 그 제조방법
US20050266633A1 (en) Method for fabricating capacitor
KR100641983B1 (ko) 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터 및그 제조 방법
KR20060077654A (ko) 엠보싱형 커패시터의 제조 방법
KR100571401B1 (ko) 반도체 소자의 커패시터 형성 방법
KR100642464B1 (ko) 높은 커패시턴스를 갖는 금속-절연체-금속 커패시터 및 그제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061219

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070403

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070528

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070619

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070713

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100720

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100720

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100720

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110720

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120720

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120720

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130720

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees