JPH11340320A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11340320A JPH11340320A JP10145426A JP14542698A JPH11340320A JP H11340320 A JPH11340320 A JP H11340320A JP 10145426 A JP10145426 A JP 10145426A JP 14542698 A JP14542698 A JP 14542698A JP H11340320 A JPH11340320 A JP H11340320A
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Abstract
(57)【要約】
【課題】 導電体間の接続構造において、絶縁膜に形成
されたコンタクトホールにて接続される導電体間の接触
抵抗の増加やばらつきを防ぐとともに、コンタクトホー
ルで生じる不必要な溝をなくして、上層導電体のステッ
プカバレッジを向上させ、かつ形成時の位置合わせ精度
を緩和することができるコンタクトホールの構造を備え
た半導体装置を提供することにある。 【解決手段】 半導体基板７上にシリコン酸化膜６を形
成する。このシリコン酸化膜６上に第１層導電体１を形
成し、この第１層導電体１上に絶縁膜２を形成する。そ
して、この絶縁膜２にコンタクトホール３を形成する。
このときコンタクトホール３は、開孔部が第１層導電体
１と必ず重なっており、かつ開孔幅が第１層導電体１の
幅以上に大きくなるように形成する。この後、コンタク
トホール３内に導電性物質４を埋め込み、コンタクトホ
ール３を完全に覆うように第２層導電体５を形成する。
されたコンタクトホールにて接続される導電体間の接触
抵抗の増加やばらつきを防ぐとともに、コンタクトホー
ルで生じる不必要な溝をなくして、上層導電体のステッ
プカバレッジを向上させ、かつ形成時の位置合わせ精度
を緩和することができるコンタクトホールの構造を備え
た半導体装置を提供することにある。 【解決手段】 半導体基板７上にシリコン酸化膜６を形
成する。このシリコン酸化膜６上に第１層導電体１を形
成し、この第１層導電体１上に絶縁膜２を形成する。そ
して、この絶縁膜２にコンタクトホール３を形成する。
このときコンタクトホール３は、開孔部が第１層導電体
１と必ず重なっており、かつ開孔幅が第１層導電体１の
幅以上に大きくなるように形成する。この後、コンタク
トホール３内に導電性物質４を埋め込み、コンタクトホ
ール３を完全に覆うように第２層導電体５を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
る導電体間の接続構造に関する。
る導電体間の接続構造に関する。
【０００２】
【従来の技術】従来、半導体基板上で各種の導電体が形
成される半導体装置においては、多層に形成された導電
体間を電気的に接続するために、導電体間に形成される
絶縁膜にコンタクトホールを形成している。
成される半導体装置においては、多層に形成された導電
体間を電気的に接続するために、導電体間に形成される
絶縁膜にコンタクトホールを形成している。
【０００３】図８及び図９に、それぞれ従来の半導体装
置における導電体間の接続構造の一例を示す。図８
（ａ）は平面図であり、図８（ｂ）は（ａ）のＡ−Ａ線
に沿った断面図である。同様に、図９（ａ）は平面図で
あり、図９（ｂ）は（ａ）のＡ−Ａ線に沿った断面図で
ある。
置における導電体間の接続構造の一例を示す。図８
（ａ）は平面図であり、図８（ｂ）は（ａ）のＡ−Ａ線
に沿った断面図である。同様に、図９（ａ）は平面図で
あり、図９（ｂ）は（ａ）のＡ−Ａ線に沿った断面図で
ある。
【０００４】図８（ｂ）に示すように、半導体基板７上
にシリコン酸化膜６が形成され、その上に第１層導電体
１が形成されている。そして、この第１層導電体１上に
絶縁膜２が形成される。この絶縁膜２をケミカル・メカ
ニカル・ポリッシング（ＣＭＰ）技術などを用いて平坦
化した後、この絶縁膜２に第１層導電体１と第２層導電
体５とを電気的に接続するためのコンタクトホール８が
開孔される。このコンタクトホール８は、図８（ａ）に
示すように、第１層導電体１と第２層導電体５との間の
接続を確実に行うために、これらが互いに重なる領域よ
りも小さく形成されている。そして、ケミカル・ベーパ
・デポジション（ＣＶＤ）技術などを用いて導電性物質
４をコンタクトホール８を含む絶縁膜２の全面に形成
し、ドライエッチング技術を用いてコンタクトホール８
内の導電性物質４が絶縁膜２に対して平坦になるように
することで、コンタクトホール８内に導電性物質４が埋
め込まれる。そして、コンタクトホール８上に第２層導
電体５が形成される。
にシリコン酸化膜６が形成され、その上に第１層導電体
１が形成されている。そして、この第１層導電体１上に
絶縁膜２が形成される。この絶縁膜２をケミカル・メカ
ニカル・ポリッシング（ＣＭＰ）技術などを用いて平坦
化した後、この絶縁膜２に第１層導電体１と第２層導電
体５とを電気的に接続するためのコンタクトホール８が
開孔される。このコンタクトホール８は、図８（ａ）に
示すように、第１層導電体１と第２層導電体５との間の
接続を確実に行うために、これらが互いに重なる領域よ
りも小さく形成されている。そして、ケミカル・ベーパ
・デポジション（ＣＶＤ）技術などを用いて導電性物質
４をコンタクトホール８を含む絶縁膜２の全面に形成
し、ドライエッチング技術を用いてコンタクトホール８
内の導電性物質４が絶縁膜２に対して平坦になるように
することで、コンタクトホール８内に導電性物質４が埋
め込まれる。そして、コンタクトホール８上に第２層導
電体５が形成される。
【０００５】また、図９（ｂ）に示すように、シリコン
酸化膜６上に２つの第１層導電体１が形成されていて、
これら２つの第１層導電体１と第２層導電体５とを電気
的に接続するときには、まず２つの第１層導電体１上に
絶縁膜２を形成する。そして図９（ａ）に示すように、
絶縁膜２に第１層導電体１の数に対応するように２つの
コンタクトホール８を、第１層導電体１と第２層導電体
５とが重なる領域より小さく形成する。そして、このコ
ンタクトホール８内に導電性物質４を埋め込み、第２層
導電体５が形成される。
酸化膜６上に２つの第１層導電体１が形成されていて、
これら２つの第１層導電体１と第２層導電体５とを電気
的に接続するときには、まず２つの第１層導電体１上に
絶縁膜２を形成する。そして図９（ａ）に示すように、
絶縁膜２に第１層導電体１の数に対応するように２つの
コンタクトホール８を、第１層導電体１と第２層導電体
５とが重なる領域より小さく形成する。そして、このコ
ンタクトホール８内に導電性物質４を埋め込み、第２層
導電体５が形成される。
【０００６】
【発明が解決しようとする課題】近年の高速化の要求に
より、導電体に発生する寄生容量を減少させるために、
導電体の幅が小さくなってきている。これによって、第
１層導電体と第２層導電体とが重なる領域も小さくな
り、コンタクトホールの開孔面積が小さくなってしまう
ため、第１層導電体とコンタクトホール内に埋め込む導
電性物質との間の接触抵抗が大きくなってしまう。ま
た、コンタクトホール内にスパッタリングによりバリア
メタル層を形成する際には、コンタクトホールの開孔面
積が小さいために、コンタクトホール底面でのバリアメ
タル層の膜厚が所望の膜厚よりも薄くなってしまい、コ
ンタクトホール内のバリアメタル層と第１層導電体との
間の接触抵抗のばらつきが大きくなってしまう。さら
に、第１層導電体と第２層導電体とが重なる領域よりも
コンタクトホールを小さく形成するため、コンタクトホ
ール形成のためのマスクを第１層導電体と合わせる際の
位置合わせの精度が高度に要求される。
より、導電体に発生する寄生容量を減少させるために、
導電体の幅が小さくなってきている。これによって、第
１層導電体と第２層導電体とが重なる領域も小さくな
り、コンタクトホールの開孔面積が小さくなってしまう
ため、第１層導電体とコンタクトホール内に埋め込む導
電性物質との間の接触抵抗が大きくなってしまう。ま
た、コンタクトホール内にスパッタリングによりバリア
メタル層を形成する際には、コンタクトホールの開孔面
積が小さいために、コンタクトホール底面でのバリアメ
タル層の膜厚が所望の膜厚よりも薄くなってしまい、コ
ンタクトホール内のバリアメタル層と第１層導電体との
間の接触抵抗のばらつきが大きくなってしまう。さら
に、第１層導電体と第２層導電体とが重なる領域よりも
コンタクトホールを小さく形成するため、コンタクトホ
ール形成のためのマスクを第１層導電体と合わせる際の
位置合わせの精度が高度に要求される。
【０００７】この問題を解決するために、図１０に示す
ような構造も提案されている（特開平９−１７８６
８）。図１０（ａ）は平面図であり、図１０（ｂ）及び
（ｃ）はそれぞれ（ａ）のＡ−Ａ線、Ｂ−Ｂ線に沿った
断面図である。図１０（ｂ）に示すように、半導体基板
７上にシリコン酸化膜６を形成し、このシリコン酸化膜
６上には、第１層導電体１が形成されている。そして、
この第１層導電体１上に絶縁膜２が形成され、この絶縁
膜２に第１層導電体１と第２層導電体５とを接続するた
めのコンタクトホール９が開孔されている。このコンタ
クトホール９は、図１０（ａ）に示すように、第１層導
電体１と第２層導電体５とが互いに重なる領域よりも大
きく形成されている。そして、図１０（ｂ）に示すよう
に、このコンタクトホール９を介して、第２層導電体５
が第１層導電体１に接触するように形成される。
ような構造も提案されている（特開平９−１７８６
８）。図１０（ａ）は平面図であり、図１０（ｂ）及び
（ｃ）はそれぞれ（ａ）のＡ−Ａ線、Ｂ−Ｂ線に沿った
断面図である。図１０（ｂ）に示すように、半導体基板
７上にシリコン酸化膜６を形成し、このシリコン酸化膜
６上には、第１層導電体１が形成されている。そして、
この第１層導電体１上に絶縁膜２が形成され、この絶縁
膜２に第１層導電体１と第２層導電体５とを接続するた
めのコンタクトホール９が開孔されている。このコンタ
クトホール９は、図１０（ａ）に示すように、第１層導
電体１と第２層導電体５とが互いに重なる領域よりも大
きく形成されている。そして、図１０（ｂ）に示すよう
に、このコンタクトホール９を介して、第２層導電体５
が第１層導電体１に接触するように形成される。
【０００８】しかしながら、この導電体間の接続構造で
は、図１０（ｃ）に示すように絶縁膜２と第２層導電体
５との間に不必要な溝が形成されてしまい、上層のステ
ップカバレッジが悪くなってしまう。また、図９に示し
たように第１層導電体が２つ以上あるときには、コンタ
クトホールを第１層導電体の数にあわせて開孔する必要
がある。そのため、図１０で示したコンタクトホール９
を形成すると、さらに不要な溝が多数生じてしまう。
は、図１０（ｃ）に示すように絶縁膜２と第２層導電体
５との間に不必要な溝が形成されてしまい、上層のステ
ップカバレッジが悪くなってしまう。また、図９に示し
たように第１層導電体が２つ以上あるときには、コンタ
クトホールを第１層導電体の数にあわせて開孔する必要
がある。そのため、図１０で示したコンタクトホール９
を形成すると、さらに不要な溝が多数生じてしまう。
【０００９】本発明の目的は、絶縁膜に形成されたコン
タクトホールにおいて接続される導電体間の接触抵抗の
増加や、ばらつきを防ぐとともに、コンタクトホール形
成時における位置合わせの精度を緩和し、かつコンタク
トホールで生じる不必要な溝をなくし、上層のステップ
カバレッジを向上させることが可能な、コンタクトホー
ルによる導電体間の接続構造を備えた半導体装置を提供
することにある。
タクトホールにおいて接続される導電体間の接触抵抗の
増加や、ばらつきを防ぐとともに、コンタクトホール形
成時における位置合わせの精度を緩和し、かつコンタク
トホールで生じる不必要な溝をなくし、上層のステップ
カバレッジを向上させることが可能な、コンタクトホー
ルによる導電体間の接続構造を備えた半導体装置を提供
することにある。
【００１０】
【課題を解決するための手段】本発明による半導体装置
は、半導体基板の上に形成された第１の絶縁膜と、前記
第１の絶縁膜の上に形成された第１の導電体と、前記第
１の導電体の上に形成された第２の絶縁膜と、前記第２
の絶縁膜の上に形成された第２の導電体とを有し、前記
第２の絶縁膜に形成されたコンタクトホールを介して前
記第１の導電体と前記第２の導電体とが互いに電気的に
接続されている導電体間接続構造において、前記コンタ
クトホールの開孔部が前記第１の導電体と一部で重って
おり、かつ前記コンタクトホールの開孔幅が前記第１の
導電体の幅以上に大きいとともに、前記第２の導電体が
前記コンタクトホールを完全に覆っていることを特徴と
している。
は、半導体基板の上に形成された第１の絶縁膜と、前記
第１の絶縁膜の上に形成された第１の導電体と、前記第
１の導電体の上に形成された第２の絶縁膜と、前記第２
の絶縁膜の上に形成された第２の導電体とを有し、前記
第２の絶縁膜に形成されたコンタクトホールを介して前
記第１の導電体と前記第２の導電体とが互いに電気的に
接続されている導電体間接続構造において、前記コンタ
クトホールの開孔部が前記第１の導電体と一部で重って
おり、かつ前記コンタクトホールの開孔幅が前記第１の
導電体の幅以上に大きいとともに、前記第２の導電体が
前記コンタクトホールを完全に覆っていることを特徴と
している。
【００１１】また、前記導電体間接続構造において、前
記第１の導電体のパターンが２つ以上隣接して配置され
ているとき、前記コンタクトホールが前記第１の導電体
の全てを跨ぐように開孔され、かつ前記第２の導電体が
前記コンタクトホールを完全に覆っていることを特徴と
している。
記第１の導電体のパターンが２つ以上隣接して配置され
ているとき、前記コンタクトホールが前記第１の導電体
の全てを跨ぐように開孔され、かつ前記第２の導電体が
前記コンタクトホールを完全に覆っていることを特徴と
している。
【００１２】さらに、前記導電体間接続構造において、
前記第１の導電体のパターンが３つ以上隣接して配置さ
れているとき、これら第１の導電体と前記第２の導電体
とを接続するためのコンタクトホールが、開孔部が前記
第１の導電体と一部で重っており、かつ開孔幅が前記第
１の導電体の幅以上に大きい第１のコンタクトホール、
及び、２つ以上の第１の導電体を跨ぐように開孔された
第２のコンタクトホールから選ばれるコンタクトホール
の２つ以上から構成されており、かつ前記第２の導電体
が前記コンタクトホールを完全に覆っていることを特徴
としている。
前記第１の導電体のパターンが３つ以上隣接して配置さ
れているとき、これら第１の導電体と前記第２の導電体
とを接続するためのコンタクトホールが、開孔部が前記
第１の導電体と一部で重っており、かつ開孔幅が前記第
１の導電体の幅以上に大きい第１のコンタクトホール、
及び、２つ以上の第１の導電体を跨ぐように開孔された
第２のコンタクトホールから選ばれるコンタクトホール
の２つ以上から構成されており、かつ前記第２の導電体
が前記コンタクトホールを完全に覆っていることを特徴
としている。
【００１３】そして、前記のそれぞれの特徴を有するコ
ンタクトホールの底面が、前記第１の導電体の側面と接
するように形成されている構造を持つこともできる。
ンタクトホールの底面が、前記第１の導電体の側面と接
するように形成されている構造を持つこともできる。
【００１４】本発明では、コンタクトホールの開孔部が
第１の導電体と必ず一部で重なっており、かつコンタク
トホールの開孔幅が第１の導電体の幅以上に大きくなっ
ていることで、コンタクトホールの開孔面積が大きくな
り、第１の導電体とコンタクトホール内に埋め込む導電
性物質との間の接触面積を大きくすることができ、第１
の導電体と導電性物質の間の接触抵抗の増加を防ぐこと
ができる。また、第１の導電体上やコンタクトホール内
に高融点金属のバリアメタル層をスパッタリングによっ
て形成する際には、コンタクトホールの開孔面積が大き
いため、コンタクトホール底面でのバリアメタル層を所
望の膜厚通り形成でき、第１の導電体とバリアメタル層
との間の接触抵抗のばらつきを低減するという効果が得
られる。さらに、コンタクトホールと第１の導電体との
重ね合わせに余裕ができるため、コンタクトホール形成
のためのマスクを第１層導電体と合わせる際の位置合わ
せの精度を緩和することができる。しかも、第１、第２
の導電体間の絶縁膜に形成するコンタクトホールを第２
の導電体で完全に覆うため、不必要な溝や段差の発生を
防ぐことができる。
第１の導電体と必ず一部で重なっており、かつコンタク
トホールの開孔幅が第１の導電体の幅以上に大きくなっ
ていることで、コンタクトホールの開孔面積が大きくな
り、第１の導電体とコンタクトホール内に埋め込む導電
性物質との間の接触面積を大きくすることができ、第１
の導電体と導電性物質の間の接触抵抗の増加を防ぐこと
ができる。また、第１の導電体上やコンタクトホール内
に高融点金属のバリアメタル層をスパッタリングによっ
て形成する際には、コンタクトホールの開孔面積が大き
いため、コンタクトホール底面でのバリアメタル層を所
望の膜厚通り形成でき、第１の導電体とバリアメタル層
との間の接触抵抗のばらつきを低減するという効果が得
られる。さらに、コンタクトホールと第１の導電体との
重ね合わせに余裕ができるため、コンタクトホール形成
のためのマスクを第１層導電体と合わせる際の位置合わ
せの精度を緩和することができる。しかも、第１、第２
の導電体間の絶縁膜に形成するコンタクトホールを第２
の導電体で完全に覆うため、不必要な溝や段差の発生を
防ぐことができる。
【００１５】また、第１の導電体のパターンが２つ以上
隣接して配置されているときには、１つのコンタクトホ
ールで第１の導電体全てを跨ぐように開孔して、２つ以
上の第１の導電体と第２の導電体とを電気的に接続させ
ることにより、コンタクトホールの開孔面積を大きくす
ることができ、コンタクトホール内に埋め込む導電性物
質と第１の導電体間の接触抵抗の増加を防ぐことができ
る。また、コンタクトホール内にスパッタリングにより
バリアメタル層を形成する際には、コンタクトホール底
面でのバリアメタル層を所望の膜厚通り形成でき、第１
の導電体とバリアメタル層との間の接触抵抗のばらつき
を低減することができる。
隣接して配置されているときには、１つのコンタクトホ
ールで第１の導電体全てを跨ぐように開孔して、２つ以
上の第１の導電体と第２の導電体とを電気的に接続させ
ることにより、コンタクトホールの開孔面積を大きくす
ることができ、コンタクトホール内に埋め込む導電性物
質と第１の導電体間の接触抵抗の増加を防ぐことができ
る。また、コンタクトホール内にスパッタリングにより
バリアメタル層を形成する際には、コンタクトホール底
面でのバリアメタル層を所望の膜厚通り形成でき、第１
の導電体とバリアメタル層との間の接触抵抗のばらつき
を低減することができる。
【００１６】さらに、第１の導電体のパターンが３つ以
上隣接して配置されているときには、開孔部が第１の導
電体と必ず一部分で重なっており、かつ開孔幅が第１の
導電体の幅以上に大きい前記コンタクトホール、及び、
２つ以上の第１の導電体を跨ぐ前記コンタクトホールか
ら選ばれるコンタクトホールを２つ以上を用い、これら
のコンタクトホールを第２の導電体で完全に覆う構成と
することによって、いくつかのコンタクトホールを自由
に組み合わせることができ、不要な溝も生じない。
上隣接して配置されているときには、開孔部が第１の導
電体と必ず一部分で重なっており、かつ開孔幅が第１の
導電体の幅以上に大きい前記コンタクトホール、及び、
２つ以上の第１の導電体を跨ぐ前記コンタクトホールか
ら選ばれるコンタクトホールを２つ以上を用い、これら
のコンタクトホールを第２の導電体で完全に覆う構成と
することによって、いくつかのコンタクトホールを自由
に組み合わせることができ、不要な溝も生じない。
【００１７】また、前記コンタクトホールの底面が、前
記第１の導電体の側面と接するようにすることで、第１
の導電体とコンタクトホール内に埋め込む導電性物質と
の間の接触面積を増加させ、接触抵抗の増加やばらつき
を押さえることができる。
記第１の導電体の側面と接するようにすることで、第１
の導電体とコンタクトホール内に埋め込む導電性物質と
の間の接触面積を増加させ、接触抵抗の増加やばらつき
を押さえることができる。
【００１８】
【発明の実施の形態】本発明の上記及び他の目的、特徴
及び利点を明確にすべく、添付した図面を参照しなが
ら、本発明の実施例を以下に詳述する。
及び利点を明確にすべく、添付した図面を参照しなが
ら、本発明の実施例を以下に詳述する。
【００１９】図１（ａ）、図２（ａ）、図３（ａ）、図
４（ａ）、図５（ａ）、図６（ａ）及び図７（ａ）は、
それぞれ本発明の実施例としての半導体装置の平面図で
ある。図１（ｂ）、図２（ｂ）、図３（ｂ）、図４
（ｂ）、図５（ｂ）、図６（ａ）及び図７（ａ）は、そ
れぞれ図１（ａ）、図２（ａ）、図３（ａ）、図４
（ａ）、図５（ａ）、図６（ａ）及び図７（ａ）のＡ−
Ａ線に沿った断面図である。
４（ａ）、図５（ａ）、図６（ａ）及び図７（ａ）は、
それぞれ本発明の実施例としての半導体装置の平面図で
ある。図１（ｂ）、図２（ｂ）、図３（ｂ）、図４
（ｂ）、図５（ｂ）、図６（ａ）及び図７（ａ）は、そ
れぞれ図１（ａ）、図２（ａ）、図３（ａ）、図４
（ａ）、図５（ａ）、図６（ａ）及び図７（ａ）のＡ−
Ａ線に沿った断面図である。
【００２０】図１（ｂ）に示すように、半導体基板７上
にシリコン酸化膜６を形成し、このシリコン酸化膜６上
に第１層導電体１を形成する。第１層導電体１が配線の
場合、該配線にはアルミニウム、アルミニウム合金、銅
などを用いることができる。また、配線は、アルミニウ
ム、アルミニウム合金などを上下から挟む、チタン、タ
ンタル、モリブデン、タングステンなどの高融点金属か
らなるバリアメタル層を備えていてもよい。第１層導電
体１が抵抗などの素子の場合、該素子は多結晶シリコン
などで形成することができる。
にシリコン酸化膜６を形成し、このシリコン酸化膜６上
に第１層導電体１を形成する。第１層導電体１が配線の
場合、該配線にはアルミニウム、アルミニウム合金、銅
などを用いることができる。また、配線は、アルミニウ
ム、アルミニウム合金などを上下から挟む、チタン、タ
ンタル、モリブデン、タングステンなどの高融点金属か
らなるバリアメタル層を備えていてもよい。第１層導電
体１が抵抗などの素子の場合、該素子は多結晶シリコン
などで形成することができる。
【００２１】そして、第１層導電体１上に絶縁膜２を形
成し、ＣＭＰ技術などを用いて絶縁膜２の平坦化を行
う。また、この絶縁膜２にコンタクトホール３を開孔す
る。このとき、コンタクトホール３は、開孔部が第１層
導電体１と必ず一部で重なり、かつ開孔幅が第１層導電
体１の幅以上に大きくなるように開孔する。図１の実施
例では、コンタクトホール３が第１層導電体１の両端か
らはみ出すように形成している。そして、ＣＶＤ技術な
どを用いて、コンタクトホール３の内壁を含む絶縁膜２
の全面にタングステンなどの導電性物質４を成長させ、
ドライエッチング技術を用いて、コンタクトホール３内
の導電性物質４を絶縁膜２に対して平坦にして、コンタ
クトホール４内に導電性物質４を埋め込む。さらに、コ
ンタクトホール３を完全に覆うように第２層導電体５を
形成する。コンタクトホール３を第２層導電体５で完全
に覆うことで、コンタクトホール内に不必要な溝が形成
されない。
成し、ＣＭＰ技術などを用いて絶縁膜２の平坦化を行
う。また、この絶縁膜２にコンタクトホール３を開孔す
る。このとき、コンタクトホール３は、開孔部が第１層
導電体１と必ず一部で重なり、かつ開孔幅が第１層導電
体１の幅以上に大きくなるように開孔する。図１の実施
例では、コンタクトホール３が第１層導電体１の両端か
らはみ出すように形成している。そして、ＣＶＤ技術な
どを用いて、コンタクトホール３の内壁を含む絶縁膜２
の全面にタングステンなどの導電性物質４を成長させ、
ドライエッチング技術を用いて、コンタクトホール３内
の導電性物質４を絶縁膜２に対して平坦にして、コンタ
クトホール４内に導電性物質４を埋め込む。さらに、コ
ンタクトホール３を完全に覆うように第２層導電体５を
形成する。コンタクトホール３を第２層導電体５で完全
に覆うことで、コンタクトホール内に不必要な溝が形成
されない。
【００２２】ここで、図１に示す本発明の実施例と図８
に示す従来例とでの、第１層導電体とコンタクトホール
内に埋め込む導電性物質との接触面積を比較する。図８
において、第１層導電体１の幅は０．８μmとし、コン
タクトホール８の開孔部は正方形で、開孔幅を０．５μ
mとする。また、図１においても、第１層導電体１の幅
は０．８μｍとし、コンタクトホール３の開孔部は、図
８のコンタクトホール８を左右に伸ばし、第１層導電体
１の幅より０．５μｍ大きくしたものとする。このと
き、図１の実施例での第１層導電体１とコンタクトホー
ル３内に埋め込む導電性物質４との接触面積は、図８の
従来例のものに対して、１．６倍大きくなる。これによ
って、コンタクトホール３内に前述のようなバリアメタ
ル層をスパッタリングによって形成する場合には、コン
タクトホール底面でのバリアメタル層を所望の膜厚通り
形成することができる。
に示す従来例とでの、第１層導電体とコンタクトホール
内に埋め込む導電性物質との接触面積を比較する。図８
において、第１層導電体１の幅は０．８μmとし、コン
タクトホール８の開孔部は正方形で、開孔幅を０．５μ
mとする。また、図１においても、第１層導電体１の幅
は０．８μｍとし、コンタクトホール３の開孔部は、図
８のコンタクトホール８を左右に伸ばし、第１層導電体
１の幅より０．５μｍ大きくしたものとする。このと
き、図１の実施例での第１層導電体１とコンタクトホー
ル３内に埋め込む導電性物質４との接触面積は、図８の
従来例のものに対して、１．６倍大きくなる。これによ
って、コンタクトホール３内に前述のようなバリアメタ
ル層をスパッタリングによって形成する場合には、コン
タクトホール底面でのバリアメタル層を所望の膜厚通り
形成することができる。
【００２３】また、第１層導電体１の膜厚を３００ｎ
ｍ、絶縁膜２の膜厚を１０００ｎｍとすると、コンタク
トホール３の底面が、絶縁膜２上面から８００ｎｍの距
離になるようにコンタクトホール３を形成することで、
第１層導電体１の側面とコンタクトホール３の底面が接
する。これによって、コンタクトホール３内に埋め込む
導電性物質４と第１層導電体１との接触面積をさらに大
きくすることができる。
ｍ、絶縁膜２の膜厚を１０００ｎｍとすると、コンタク
トホール３の底面が、絶縁膜２上面から８００ｎｍの距
離になるようにコンタクトホール３を形成することで、
第１層導電体１の側面とコンタクトホール３の底面が接
する。これによって、コンタクトホール３内に埋め込む
導電性物質４と第１層導電体１との接触面積をさらに大
きくすることができる。
【００２４】図２は、コンタクトホール３の開孔部が、
第１層導電体１の３辺で該第１層導電体１からはみ出す
ように形成されたときの実施例であり、この点が図１で
示した実施例とは異なる。図２での第１の導電体１とコ
ンタクトホール３の開孔部の大きさを図１で示した実施
例と同じとすると、第１層導電体１とコンタクトホール
３とが重なる領域の長さ（図２中のｗ）を０．３２μｍ
以上にすることで、第１層導電体１と導電性物質４と間
の接触面積を図８の従来例での接触面積より大きくする
ことができる。さらに、上記長さｗを０．５μｍより大
きくすることで、図１の実施例よりもさらに第１層導電
体１と導電性物質４との間の接触面積を大きくすること
ができる。また、図１の実施例と比較すると、第１層導
電体１とコンタクトホール３との重ね合わせに余裕がで
きるため、コンタクトホール形成のためのマスクを第１
層導電体と合わせる際の位置合わせの精度を緩和するこ
とができる。
第１層導電体１の３辺で該第１層導電体１からはみ出す
ように形成されたときの実施例であり、この点が図１で
示した実施例とは異なる。図２での第１の導電体１とコ
ンタクトホール３の開孔部の大きさを図１で示した実施
例と同じとすると、第１層導電体１とコンタクトホール
３とが重なる領域の長さ（図２中のｗ）を０．３２μｍ
以上にすることで、第１層導電体１と導電性物質４と間
の接触面積を図８の従来例での接触面積より大きくする
ことができる。さらに、上記長さｗを０．５μｍより大
きくすることで、図１の実施例よりもさらに第１層導電
体１と導電性物質４との間の接触面積を大きくすること
ができる。また、図１の実施例と比較すると、第１層導
電体１とコンタクトホール３との重ね合わせに余裕がで
きるため、コンタクトホール形成のためのマスクを第１
層導電体と合わせる際の位置合わせの精度を緩和するこ
とができる。
【００２５】図３は、コンタクトホール３の開孔部が第
１層導電体１の３辺ではみ出し、Ｔ字型に形成されたと
きの実施例である。この実施例も、図８の従来例で用い
られているコンタクトホール８と比較すると、開孔面積
が大きくなり、第１層導電体１とコンタクトホール３内
に埋め込んだ導電性物質４との間の接触面積を大きくす
ることができる。さらに、図１の実施例以上に、コンタ
クトホールの開孔形状に自由度を与えることができる。
１層導電体１の３辺ではみ出し、Ｔ字型に形成されたと
きの実施例である。この実施例も、図８の従来例で用い
られているコンタクトホール８と比較すると、開孔面積
が大きくなり、第１層導電体１とコンタクトホール３内
に埋め込んだ導電性物質４との間の接触面積を大きくす
ることができる。さらに、図１の実施例以上に、コンタ
クトホールの開孔形状に自由度を与えることができる。
【００２６】図４は、第１層導電体１のパターンを２つ
隣接して配置したときの実施例である。図４に示すよう
に、第１層導電体１を２つ形成した場合は、第１層導電
体１上に形成した絶縁膜２に、２つの第１層導電体１全
てを跨ぐようにコンタクトホール３を１つだけ開孔す
る。図４では、さらに２つの第１層導電体１の端をはみ
出すようにコンタクトホール３を開孔している。そし
て、このコンタクトホール３内に導電性物質４を埋め込
んだ後、コンタクトホール３を完全に覆うように第２層
導電体５を形成する。
隣接して配置したときの実施例である。図４に示すよう
に、第１層導電体１を２つ形成した場合は、第１層導電
体１上に形成した絶縁膜２に、２つの第１層導電体１全
てを跨ぐようにコンタクトホール３を１つだけ開孔す
る。図４では、さらに２つの第１層導電体１の端をはみ
出すようにコンタクトホール３を開孔している。そし
て、このコンタクトホール３内に導電性物質４を埋め込
んだ後、コンタクトホール３を完全に覆うように第２層
導電体５を形成する。
【００２７】図５は、第１層導電体１のパターンを３つ
隣接して配置したときの実施例である。この場合も第１
層導電体１を全て跨ぎ、跨いだ３つの第１層導電体１の
両端に位置する導電体の端をはみ出すように、コンタク
トホール３を絶縁膜２に開孔する。そして、このコンタ
クトホール３内に導電性物質４を埋め込み、コンタクト
ホール３を覆うように第２層導電体５を形成する。
隣接して配置したときの実施例である。この場合も第１
層導電体１を全て跨ぎ、跨いだ３つの第１層導電体１の
両端に位置する導電体の端をはみ出すように、コンタク
トホール３を絶縁膜２に開孔する。そして、このコンタ
クトホール３内に導電性物質４を埋め込み、コンタクト
ホール３を覆うように第２層導電体５を形成する。
【００２８】第１層導電体が２つ以上あるときには、従
来例では図９に示すように第１層導電体の数に合わせて
コンタクトホールを開孔しなければならなかったが、図
４、図５で示した実施例では、コンタクトホールを１つ
だけ開孔することで、第１層導電体と第２層導電体間を
接続でき、従来例や前述した実施例よりもさらにコンタ
クトホールの開孔面積を大きくすることができるため、
コンタクトホール３の底面でのバリアメタル層を所望の
膜厚通りより均一に形成することができる。
来例では図９に示すように第１層導電体の数に合わせて
コンタクトホールを開孔しなければならなかったが、図
４、図５で示した実施例では、コンタクトホールを１つ
だけ開孔することで、第１層導電体と第２層導電体間を
接続でき、従来例や前述した実施例よりもさらにコンタ
クトホールの開孔面積を大きくすることができるため、
コンタクトホール３の底面でのバリアメタル層を所望の
膜厚通りより均一に形成することができる。
【００２９】図６は、第１層導電体１のパターンを２つ
隣接して配置したときの実施例で、２つの第１層導電体
１のそれぞれに対応するように、図１で示したコンタク
トホール３を開孔し、２つのコンタクトホール３を一緒
に覆うように第２層導電体５が形成されている。
隣接して配置したときの実施例で、２つの第１層導電体
１のそれぞれに対応するように、図１で示したコンタク
トホール３を開孔し、２つのコンタクトホール３を一緒
に覆うように第２層導電体５が形成されている。
【００３０】図７は、第１層導電体が３つあるときの実
施例で、隣接した２つの第１層導電体１に対して図４で
示した実施例のようなコンタクトホール３が形成されて
いるとともに、残りの１つの第１層導電体１に対して図
１で示した実施例のコンタクトホール３が形成されてい
る。そして、両方のコンタクトホール３を一緒に覆うよ
うに第２層導電体５が形成されている。
施例で、隣接した２つの第１層導電体１に対して図４で
示した実施例のようなコンタクトホール３が形成されて
いるとともに、残りの１つの第１層導電体１に対して図
１で示した実施例のコンタクトホール３が形成されてい
る。そして、両方のコンタクトホール３を一緒に覆うよ
うに第２層導電体５が形成されている。
【００３１】本発明では、図６、図７で示した実施例の
ように、図１から図５で示したそれぞれのコンタクトホ
ール３を自由に組み合わせることができる。第１層導電
体１のパターン間の間隔が広い場合や、第１層導電体１
のパターンが多数隣接して配置されている場合、図４、
図５で示した実施例では、形成するコンタクトホール３
の開孔幅が長くなる。パターン形成に通常用いるレジス
ト膜は通常大きなパターンを形成すると、レジスト膜の
収縮によって形成したパターンが広がってしまうことが
分かっている。そのため、開孔幅があまりにも長いコン
タクトホールを形成しようとすると、レジスト膜の収縮
からコンタクトホール形成パターンが大きくなってしま
う。しかし、図６、図７で示した実施例のように、いく
つかのコンタクトホールを組み合わせることで、このよ
うなレジスト膜の収縮による影響を抑えることができ
る。
ように、図１から図５で示したそれぞれのコンタクトホ
ール３を自由に組み合わせることができる。第１層導電
体１のパターン間の間隔が広い場合や、第１層導電体１
のパターンが多数隣接して配置されている場合、図４、
図５で示した実施例では、形成するコンタクトホール３
の開孔幅が長くなる。パターン形成に通常用いるレジス
ト膜は通常大きなパターンを形成すると、レジスト膜の
収縮によって形成したパターンが広がってしまうことが
分かっている。そのため、開孔幅があまりにも長いコン
タクトホールを形成しようとすると、レジスト膜の収縮
からコンタクトホール形成パターンが大きくなってしま
う。しかし、図６、図７で示した実施例のように、いく
つかのコンタクトホールを組み合わせることで、このよ
うなレジスト膜の収縮による影響を抑えることができ
る。
【００３２】また、本実施例で示した図１から図７で
は、全てのコンタクトホール３の底面が第１層導電体１
の上面と側面とで接しているが、第１層導電体の上面だ
けで接するように形成してもよい。
は、全てのコンタクトホール３の底面が第１層導電体１
の上面と側面とで接しているが、第１層導電体の上面だ
けで接するように形成してもよい。
【００３３】以上、本発明の好適な実施形態について説
明したが、本発明は、前記実施例に限定されることな
く、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
明したが、本発明は、前記実施例に限定されることな
く、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
半導体装置の導電体間の接続構造において、コンタクト
ホールの開孔面積を大きくすることで、上層と下層の導
電体間の接触抵抗の増加やばらつきを減少させることが
できる。また、コンタクトホール形成のためのマスクを
第１層導電体と合わせる際の位置合わせの精度を緩和す
ることができる。さらに、上層の導電体にてコンタクト
ホールを覆うことで、コンタクトホールでの不要な段差
をなくすことができるため、上層のステップカバレッジ
が向上する。しかも、複数の下層導電体を１つのコンタ
クトホールによって上層導電体と接続させることで、上
層と下層の導電体間の接触抵抗のばらつきをさらに低減
させる効果を提供する。
半導体装置の導電体間の接続構造において、コンタクト
ホールの開孔面積を大きくすることで、上層と下層の導
電体間の接触抵抗の増加やばらつきを減少させることが
できる。また、コンタクトホール形成のためのマスクを
第１層導電体と合わせる際の位置合わせの精度を緩和す
ることができる。さらに、上層の導電体にてコンタクト
ホールを覆うことで、コンタクトホールでの不要な段差
をなくすことができるため、上層のステップカバレッジ
が向上する。しかも、複数の下層導電体を１つのコンタ
クトホールによって上層導電体と接続させることで、上
層と下層の導電体間の接触抵抗のばらつきをさらに低減
させる効果を提供する。
【図１】本発明に係る半導体装置の一実施例を示すもの
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿っ
た断面図である。
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿っ
た断面図である。
【図２】本発明に係る半導体装置の一実施例を示すもの
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿っ
た断面図である。
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿っ
た断面図である。
【図３】本発明に係る半導体装置の一実施例を示すもの
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿っ
た断面図である。
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿っ
た断面図である。
【図４】本発明に係る半導体装置の一実施例を示すもの
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿っ
た断面図である。
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿っ
た断面図である。
【図５】本発明に係る半導体装置の一実施例を示すもの
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿っ
た断面図である。
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿っ
た断面図である。
【図６】本発明に係る半導体装置の一実施例を示すもの
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿っ
た断面図である。
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿っ
た断面図である。
【図７】本発明に係る半導体装置の一実施例を示すもの
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿っ
た断面図である。
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿っ
た断面図である。
【図８】従来の半導体装置における導電体間の接続構造
の一例を示すもので、（ａ）は平面図、（ｂ）は（ａ）
のＡ−Ａ線に沿った断面図である。
の一例を示すもので、（ａ）は平面図、（ｂ）は（ａ）
のＡ−Ａ線に沿った断面図である。
【図９】従来の半導体装置における導電体間の接続構造
の一例を示すもので、（ａ）は平面図、（ｂ）は（ａ）
のＡ−Ａ線に沿った断面図である。
の一例を示すもので、（ａ）は平面図、（ｂ）は（ａ）
のＡ−Ａ線に沿った断面図である。
【図１０】従来の半導体装置における導電体間の接続構
造の一例を示すもので、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ線に沿った断面図、（ｃ）は（ａ）のＢ
−Ｂ線に沿った断面図である。
造の一例を示すもので、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ線に沿った断面図、（ｃ）は（ａ）のＢ
−Ｂ線に沿った断面図である。
１ 第１層導電体 ２ 絶縁膜 ３ 本発明によるコンタクトホール ４ 導電性物質 ５ 第２層導電体 ６ シリコン酸化膜 ７ 半導体基板 ８ 従来のコンタクトホール１ ９ 従来のコンタクトホール２ ｗ 第１層導電体と本発明によるコンタクトホールの開
孔部が重なる領域の長さ
孔部が重なる領域の長さ
Claims (8)
- 【請求項１】 半導体基板の上に形成された第１の絶縁
膜と、前記第１の絶縁膜の上に形成された第１の導電体
と、前記第１の導電体の上に形成された第２の絶縁膜
と、前記第２の絶縁膜の上に形成された第２の導電体と
を有し、前記第２の絶縁膜に形成されたコンタクトホー
ルを介して前記第１の導電体と前記第２の導電体とが互
いに電気的に接続されている導電体間接続構造におい
て、前記コンタクトホールの開孔部が前記第１の導電体
と一部で重っており、かつ前記コンタクトホールの開孔
幅が前記第１の導電体の幅以上に大きいとともに、前記
第２の導電体が前記コンタクトホールを完全に覆ってい
ることを特徴とする半導体装置。 - 【請求項２】 前記コンタクトホールの開孔部が、前記
第１の導電体の３辺で該第１の導電体からはみ出すよう
に形成されている請求項１に記載の半導体装置。 - 【請求項３】 半導体基板の上に形成された第１の絶縁
膜と、前記第１の絶縁膜の上に形成された第１の導電体
と、前記第１の導電体の上に形成された第２の絶縁膜
と、前記第２の絶縁膜の上に形成された第２の導電体と
を有し、前記第２の絶縁膜に形成されたコンタクトホー
ルを介して前記第１の導電体と前記第２の導電体とが互
いに電気的に接続されている導電体間接続構造におい
て、前記第１の導電体のパターンが２つ以上隣接して配
置されているとき、前記コンタクトホールが前記第１の
導電体の全てを跨ぐように開孔され、かつ前記第２の導
電体が前記コンタクトホールを完全に覆っていることを
特徴とする半導体装置。 - 【請求項４】 前記コンタクトホールが、前記２つ以上
の第１の導電体の両端に位置する第１の導電体の端をは
み出すように開孔されている請求項３に記載の半導体装
置。 - 【請求項５】 半導体基板の上に形成された第１の絶縁
膜と、前記第１の絶縁膜の上に形成された第１の導電体
と、前記第１の導電体の上に形成された第２の絶縁膜
と、前記第２の絶縁膜の上に形成された第２の導電体と
を有し、前記第２の絶縁膜に形成されたコンタクトホー
ルを介して前記第１の導電体と前記第２の導電体とが互
いに電気的に接続されている導電体間接続構造におい
て、前記第１の導電体のパターンが３つ以上隣接して配
置されているとき、これら第１の導電体と前記第２の導
電体とを接続するためのコンタクトホールが、開孔部が
前記第１の導電体と一部で重っており、かつ開孔幅が前
記第１の導電体の幅以上に大きい第１のコンタクトホー
ル、及び、２つ以上の第１の導電体を跨ぐように開孔さ
れた第２のコンタクトホールから選ばれるコンタクトホ
ールの２つ以上から構成されており、かつ前記第２の導
電体が前記コンタクトホールを完全に覆っていることを
特徴とする半導体装置。 - 【請求項６】 前記第１のコンタクトホールの開孔部
が、前記第１の導電体の３辺で該第１の導電体からはみ
出すように形成されている請求項５に記載の半導体装
置。 - 【請求項７】 前記第２のコンタクトホールが、前記２
つ以上の第１の導電体の両端に位置する第１の導電体の
端をはみ出すように開孔されている請求項５又は６に記
載の半導体装置。 - 【請求項８】 前記コンタクトホールの底面が、前記第
１の導電体の側面と接していることを特徴とする請求項
１〜７のいずれか１項に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10145426A JP3109478B2 (ja) | 1998-05-27 | 1998-05-27 | 半導体装置 |
| US09/320,493 US6316836B1 (en) | 1998-05-27 | 1999-05-26 | Semiconductor device interconnection structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10145426A JP3109478B2 (ja) | 1998-05-27 | 1998-05-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340320A true JPH11340320A (ja) | 1999-12-10 |
| JP3109478B2 JP3109478B2 (ja) | 2000-11-13 |
Family
ID=15384983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10145426A Expired - Fee Related JP3109478B2 (ja) | 1998-05-27 | 1998-05-27 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6316836B1 (ja) |
| JP (1) | JP3109478B2 (ja) |
Cited By (4)
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| JP2007311750A (ja) * | 2006-05-17 | 2007-11-29 | Hynix Semiconductor Inc | 半導体素子の形成方法 |
| US8304910B2 (en) | 2008-08-29 | 2012-11-06 | Kabushiki Kaisha Toshiba | Semiconductor device and method of producing the same |
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| DE102007052049B4 (de) | 2007-10-31 | 2020-06-18 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zum Strukturieren von vertikalen Kontakten und Metallleitungen in einem gemeinsamen Ätzprozess |
| US8198188B1 (en) * | 2008-01-28 | 2012-06-12 | Cadence Design Systems, Inc. | Self-aligned VIAS for semiconductor devices |
| US8299622B2 (en) * | 2008-08-05 | 2012-10-30 | International Business Machines Corporation | IC having viabar interconnection and related method |
| US9299656B2 (en) | 2014-06-02 | 2016-03-29 | Infineon Technologies Ag | Vias and methods of formation thereof |
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|---|---|---|---|---|
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