KR20040032798A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20040032798A
KR20040032798A KR1020030070558A KR20030070558A KR20040032798A KR 20040032798 A KR20040032798 A KR 20040032798A KR 1020030070558 A KR1020030070558 A KR 1020030070558A KR 20030070558 A KR20030070558 A KR 20030070558A KR 20040032798 A KR20040032798 A KR 20040032798A
Authority
KR
South Korea
Prior art keywords
wiring
semiconductor device
bonding pad
conductive film
wirings
Prior art date
Application number
KR1020030070558A
Other languages
English (en)
Other versions
KR100532728B1 (ko
Inventor
후쿠모토아키라
Original Assignee
마쯔시다덴기산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마쯔시다덴기산교 가부시키가이샤 filed Critical 마쯔시다덴기산교 가부시키가이샤
Publication of KR20040032798A publication Critical patent/KR20040032798A/ko
Application granted granted Critical
Publication of KR100532728B1 publication Critical patent/KR100532728B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명의 반도체 장치는 반도체 기판 상에 다수의 배선(101) 또는 도전막 패턴과, 상기 다수의 배선(101) 또는 도전막 패턴 간에 간극이 형성된 반도체 장치로서, 상기 다수의 배선(101) 또는 도전막 패턴의 적어도 하나의 굴곡부 또는 말단부에, 상기 간극을 사에에 둔 어느 한쪽의 배선 또는 도전막 패턴으로부터 상기 간극을 향해 돌출부(102)를 형성한다. 이에 따라, 본딩 패드를 개구하기 위한 에칭 공정 후, 절연 보호막에 결손부가 발생하지 않고, 제조 비용이 상승되는 공정의 추가없이 제조할 수 있는 반도체 장치와 그 제조 방법을 제공한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 상의 배선 레이아웃과 배선을 포함하는 반도체 장치와 그 제조 방법에 관한 것이다.
종래, 반도체 기판 상에 형성되는 반도체 집적회로에서는 기판 상의 반도체 소자 간을 접속, 혹은 본딩 패드에 접속하기 위해서 알루미늄 합금막 등의 금속막을 패터닝하여 다수의 금속 배선이 형성된다. 다층 배선 구조에서는 최상층의 금속 배선의 부식을 막기 위해서, 내습성을 가진 절연 보호막으로 피복하고, 본딩 패드 상에 개구를 형성하여, 배선 형성 공정이 종료한다.
도 7a 및 도 7b는 종래의 일반적인 배선 형성 최종 공정을 도시하는 대표적인 단면도로, 집적 회로 내의 배선 간격이 적당히 넓은 배선과 함께 본딩 패드도 포함한 부분을 도시하고 있다. 도 7a에 도시한 바와 같이, 반도체 기판(1) 상에 절연막(2)이 형성되는데, 이 절연막(2)은 통상 BPSG(boron-phospho-silicate glass), TEOS(테트라에틸오르토실리케이트: tetraethylorthosilicate)에 의한 실리콘 산화막 등의 다층막으로 이루어지고 있고, 도시하지 않은 별도의 장소에서, 반도체 기판(1) 상, 절연막(2) 하에 트랜지스터 등 능동 소자가 형성되어 있다. 그리고, 도시되지 않았지만, 트랜지스터 등은 절연막(2)을 관통하는 콘택트에서 내부 배선에 접속되어 있다. 절연막(2) 상에는 알루미늄 합금막으로 이루어지는 회로 내부 배선(3)과 본딩 패드(4)가 형성되고, 다음에 그 위에 PSG(phospho-silicate glass)/질화규소막(SiN)이나 SiN막과 같은 보호막(5)이 형성된다. 또한 그 위에 레지스트막(6)이 도포된다. 다음에 도 7b에 도시하는 바와 같이 레지스트막(6)을 마스크로 하여 보호막(5)을 에칭하여, 본딩 패드(4) 상에 와이어 본딩용 개구(7)가 형성되고, 본딩 패드(4) 표면을 노출시킨 후, 레지스트막(6)이 제거된다.
또한, 알루미늄 배선 상에 실리콘 질화막과 실리콘 산화막을 적층하여 레지스트를 마스크로 하여 전극 취출구를 에칭 형성하는 방법이 제안되어 있다(일본국 특개소 61(1986)-59739호 공보).
일반적으로 대규모의 반도체 집적 회로의 배선에서는, 반도체 칩 주변 전원선 부근이나 메모리 회로부 주변에 보이도록 수십 개의 배선이 평행으로 배열되고, 또한 거의 직각의 굴곡부를 갖는 것이 많다. 도 8은 이와 같은 배선 패턴 중 굴곡부를 갖는 3개의 알루미늄 합금 배선(8) 부분을 도시한 도면이다. 이러한 배선부분에서, 도 7a 및 도 7b에서 설명한 공정에 따라서 와이어 본딩용 개구를 형성한 후, 레지스트막을 제거한 후의 보호막 표면을 검사하면, 도 8에 도시하는 바와 같이, 배선(8) 코너부의 사이에 절연 보호막 결손부(9)가 발생한다는 문제가 있었다.
이러한 절연 보호막에 결손부가 발생하면, 그 하부의 배선층에 수분 등이 침입하여 부식을 일으키기 때문에, 반도체 집적 회로로서의 신뢰성을 현저하게 손상시킨다.
본 발명은 상기 종래의 문제를 해결하기 위해서, 본딩 패드를 개구하기 위한 에칭 공정 후, 절연 보호막에 결손부가 발생하지 않고, 제조 비용 상승이 되는 공정의 추가 없이 제조할 수 있는 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 반도체 장치는, 반도체 기판 상에 다수의 배선 또는 도전막 패턴과, 상기 다수의 배선 또는 도전막 패턴 간에 간극이 형성된 반도체 장치로서, 상기 다수의 배선 또는 도전막 패턴의 적어도 하나의 굴곡부 또는 말단부에, 상기 간극을 끼우는 어느 한쪽의 배선 또는 도전막 패턴으로부터 상기 간극을 향해 돌출부를 형성한 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법은, 포토리소그래피 및 에칭법에 의해, 반도체 기판 상에 다수의 배선 또는 도전막 패턴과, 상기 다수의 배선 또는 도전막 패턴 간에 간극을 형성하는 반도체 장치의 제조 방법으로서, 상기 다수의 배선 또는 도전막 패턴의 적어도 하나의 굴곡부 또는 말단부에, 상기 간극을 끼우는 어느 한쪽의 배선 또는 도전막 패턴으로부터 상기 간극을 향해 돌출부를 형성한 것을 특징으로 한다.
도 1a 및 도 1b는 본 발명의 제1 실시 형태에 의한 배선 레이아웃도,
도 2는 본 발명의 제2 실시 형태에 의한 배선 레이아웃도,
도 3a 및 도 3b는 본 발명의 제3 실시 형태를 설명하는 배선 레이아웃도,
도 4는 본 발명의 제3 실시 형태에 의한 배선 레이아웃의 변형예를 도시하는 도면,
도 5a 및 도 5c는 본 발명의 제4 실시 형태를 설명하는 배선 레이아웃도,
도 6은 종래의 굴곡부를 갖는 배선 레이아웃도,
도 7a 및 도 7b는 종래의 본딩 패드부 개구 공정을 도시하는 공정 단면도,
도 8은 종래의 굴곡부를 갖는 배선 레이아웃과 절연 보호막 결손을 도시하는 도면,
도 9는 종래의 굴곡부를 갖는 배선 패턴을 도시하는 도면,
도 10a는 도 9에서의 V-V 단면도 및 도 1에서의 Ⅰ-Ⅰ선과 Ⅱ-Ⅱ선 단면도,
도 10b는 도 9에서의 Ⅵ-Ⅵ선 단면도,
도 11a는 도 9에서의 Ⅴ-Ⅴ선 단면도,
도 11b는 도 9에서의 Ⅵ-Ⅵ선 단면도로서, 종래의 본딩 패드부 개구 공정에서의 불량 발생 과정을 도시하는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 절연막
3, 8, 103, 201, 501, 502, 601 : 배선
4 : 본딩 패드 5 : 절연 보호막
6 : 레지스트막 7 : 개구
9 : 보호 절연막 결손부 10, 304 : 오목부
11 : 공극 12 : 레지스트 결손부
101 : 배선 패턴 102 : 돌출부 패턴
104, 202, 302, 402, 503 : 돌출부
105, 105’, 303, 303’, 504, 504’ : 단차단부윤곽
301, 401 : 금속 패턴 505 : 이간부
601a∼c : 45°방향 배선
본 발명은 반도체 기판 상의 다수의 배선 또는 도전막 패턴의 적어도 하나의 굴곡부 또는 말단부에, 간극을 사이에 둔 어느 한쪽의 배선 또는 도전막 패턴으로부터 상기 간극을 향해 돌출부를 형성하고 있다. 이에 따라, 후 공정에서 본딩 패드를 개구하기 위한 에칭 공정에서, 본딩 패드 상 이외의 배선 배치부 절연 보호막에 구멍이 뚫리는 문제를 해결할 수 있다. 따라서, 비용 상승이 되는 레지스트의 두께를 두껍게 하거나 절연 보호막 하지의 평탄화 공정 등의 추가없이, 또한 반도체 칩을 크게 하지 않고 해결할 수 있다.
상기 돌출부는 굴곡부의 코너의 외측으로 돌출해도 된다. 또한, 상기 돌출부는 굴곡부의 내곡(谷折) 코너의 내측에 삼각형 형상으로 형성되어 있어도 된다.
또한, 상기 다수의 도전막 패턴에는 이를 이간시키는 T자 형상 홈 또는 십자 형상 홈이 형성되고, 상기 T자 형상 홈 또는 십자 형상 홈을 구성하는 각 홈의 교차부에 위치하는 적어도 하나의 상기 도전막 패턴의 코너에 돌출부를 형성해도 된다.
상기 다수의 배선은 반도체 기판 상에 소정의 간격으로 거의 평행으로 형성되고, 제1 배선의 연장부에서 제2 배선이 종단하고 있고, 적어도 상기 제2 배선의 종단부에, 상기 제1 배선 방향으로 돌출하는 돌출부를 설치하거나 또는 적어도 상기 제2 배선의 종단부에 대향하는 상기 제1 배선 부분에, 상기 제2 배선 방향으로 돌출하는 돌출부를 형성해도 된다.
상기의 구조에서, 돌출부의 면적은 배선의 굵기나 밀도 등에도 의하지만, 대략 0.2∼3.0μ㎡의 범위, 보다 바람직하게는 0.7∼1.5μ㎡의 범위이다.
또한, 상기의 구조에서, 배선 또는 도전막 패턴 또는 제1 및 제2 배선과 동일막으로 구성된 본딩 패드와, 배선 또는 도전막 패턴 또는 제1 및 제2 배선 및 본딩 패드를 피복하여, 본딩 패드 상에 개구를 갖는 절연 보호막을 더 갖는 구조로 하는 것이 바람직하다.
또한, 본 발명의 반도체 장치의 제조 방법에서는 평행하게 배열된 배선 또는 금속막과 같은 도전막 패턴의 소정의 부분에 돌출부를 형성하여 배선 간 또는 도전막 간의 간격을 작게 하므로, 그 위에 형성되는 보호 절연막은 배선 간 또는 도전막 간의 상부 어디에도 접촉할 수 있고, 이에 따라 결과적으로 보호 절연막의 결손을 방지할 수 있다.
본 발명의 제조 방법에서는, 상기 반도체 기판 상에, 상기 배선 또는 도전막 패턴과 동일막으로 구성된 본딩 패드를 형성하고, 상기 배선, 도전막 패턴 및 상기 본딩 패드를 피복하도록 절연 보호막을 형성하고, 상기 절연 보호막 상에 패턴화된 감광성 수지막을 형성하고, 상기 감광성 수지막을 마스크로 하여 상기 절연 보호막을 선택적으로 에칭하고, 상기 본딩 패드 상에 상기 절연막의 개구를 형성하는 공정을 더 포함하는 것이 바람직하다.
본 발명은 배선이 다수개 형성된 반도체 기판의 배선 굴곡부 코너부의 예를 들면, 외측 또는 내측에 돌출부를 형성함으로써, 본딩 패드를 개구하기 위한 에칭 공정에서 본딩 패드 상 이외의 배선 배치부 절연 보호막에 구멍이 뚫리는 문제를 해결할 수 있다. 따라서, 본 발명은 배선 패턴의 레이아웃을 변경할 뿐이므로, 비용 상승이 되는 레지스트의 두께를 두껍게 하거나 절연 보호막 하지의 평탄화 공정 등의 추가없이, 또한 반도체 칩을 크게 하지 않고 해결한다는 유리한 효과가 얻어진다.
이하, 본 발명의 구체적인 실시 형태에 관해서 도면을 참조하면서 상세하게 설명한다.
(제1 실시 형태)
도 1a 및 도 1b는 본 발명의 제1 실시 형태를 도시하는, 다층 배선의 최상층 배선 레이어의 배선 레이아웃도이고, 반도체 칩 상에 다수개 배열된 배선 영역 중 일부, 즉 3개의 배선의 거의 90°인 굴곡부의 패턴 부분을 도시하고 있다. 도 1a는 레티클 상의 배선 패턴 레이아웃이고, 도 1b는 반도체 기판에 실제로 형성된 배선 패턴이다. 본 실시 형태에서는 다수의 배선 패턴(101)을 종래와 같이 평행하게 배열하는데, 그 외곡(山折) 굴곡부의 외측에 돌출부 패턴(102)을 형성한다. 이와 같이 함으로써, 배선 패턴(101)의 간격은 굴곡부를 포함하는 부근에서 작아지고, 그 밖의 평행 부분에서는 종래와 같이 설계 간격을 유지할 수 있다. 돌출부(104)와 배선(103)과의 간격은 패턴 설계 룰의 최소폭 이상으로 설정하는 것이 바람직하고, 이에 따라 포토리소그래피 공정에서 배선 간 쇼트를 일으키지 않고 형성할 수 있다. 이 레티클을 이용하여 실제로 형성된 배선은 도 1b와 같이 배선(103)과 돌출부(104)의 코너부가 다소 면따기된 형상이 되는데, 거의 레티클 패턴 상의 형상을 유지하여 형성된다. 예를 들면 에칭법 등에 의해, AlCu나 AlSiCu 등의 알루미늄 합금으로 이루어지는 도전성막을, 반도체 기판 상에 형성된 절연막 상에, 두께 0.3㎛∼1.0㎛으로 형성하고, 포토리소그래피 공정에서 배선이 되는 부분에 레지스트를 형성하고, 에칭하여 배선 간의 도전성막을 제거하고, 그 후 레지스트를 제거한다.
도 1b의 예에서, 배선의 폭은 0.6㎛, 배선간 간격은 0.8㎛, 돌출부의 하나의 면적은 0.8μ㎡이었다. 여기서, 돌출부의 면적이란, 배선의 코너부에서, 본 발명의 배선 패턴(1) 1개(도 1b)와, 대응하는 종래의 동일폭의 배선 패턴 1개(도 9)와의 면적차이다.
이상과 같은 배선 패턴으로 함으로써 종래 문제였던 절연 보호막에 본딩 패드용 개구를 형성한 후 발생하는 절연 보호막 결손을 방지할 수 있다.
이상의 본 발명의 작용 효과를 더욱 구체적으로 설명한다. 우선, 본 발명자 등이 실험에 의해 확인한 SiN 등 절연 보호막에 발생한 결손의 원인을 설명한다. 도 9는 반도체 칩 상에 형성된 종래의 레이아웃을 갖는 배선(8)의 굴곡부 영역을 도시한 것으로, 도시하지 않지만 절연 보호막이 배선(8)의 표면 상에 형성되어 있다. 배선(8)에 따른 점선(13)은 절연 보호막의, 배선(8)의 요철을 반영한 단차 단부 윤곽이다. 절연 보호막의 퇴적막 두께에도 의존하지만, 배선(8)이 직선으로 평행하는 부분에서는 인접하는 배선(8)으로부터 동시에 절연 보호막이 성장함에 따라, 그 단부가 양쪽에서 접촉하여 배선간 영역이 닫힌다(도 10a). 통상 배선 간격이 좁은 영역에서는 이와 같이 되어 있다. 한편, 굴곡부에서는 배선(8)의 외곡 정점과 인접하는 배선(8)의 내곡 코너와의 거리가 평행 부분의 간격보다 넓게 되어 있으므로(직선의 평행부의 간격의 1.41배), 절연 보호막의 단차 단부가 접촉하지 않고 오목부(10)가 형성된다(도 10b).
다음에, 도 9의 V-V선 단면도는 도 10a에 도시하는 바와 같이, 성장 속도가 높은 플라즈마 CVD법으로 형성한 SiN과 같은 절연 보호막(5)은 단차 피복성이 높지 않기 때문에, 배선(8) 상에 퇴적한 절연 보호막(5)은 배선(8)의 간극 상부에서 상기와 같이 접촉하여 닫히지만, 하부에서는 공극(11)이 형성된다. 이와 같이 배선 측부에 형성되는 보호 절연막의 단면 형상은 배선 상부에서 두껍고, 배선 하부에서 얇아져 막 두께가 일정하지 않다. 단면에서 본 경우 배선 측부의, 배선으로부터 가장 외측으로 돌출되어 있는 보호 절연막(5)의 단부(端部)가 도 9의 점선 13으로 표시한 단차 단부 윤곽으로 되고, 이하 절연 보호막의 단차 단부 윤곽이라 할 때는 이것을 의미한다. 또한, 도 9의 Ⅵ-Ⅵ선 단면도는 도 10b에 도시하는 상태이고, 굴곡부의 배선 간격이 Ⅴ-V선 단면보다 넓기 때문에, 배선(8) 상부에서 절연 보호막(5)은 접촉하지 않고 열려 오목부(10)로 되어 있다.
도 11a 및 도 11b는 절연 보호막이 이상과 같이 도 9 및 도 10a와 도 10b의 상태로 되어 있을 때, 본딩 패드상에 절연 보호막의 개구부를 형성할 때의 공정 단면도이다. 도 11a, 도 11b에 도시하는 단면도는 도 9의 V-V선 단면 및 Ⅵ-Ⅵ선 단면 부분을 도시하고, 본딩 패드부는 생략되어 있다. 우선, 도 11a와 같이, 레지스트막(6)을 표면에 도포하면 배선(8)이 평행하는 부분(도 9의 V-V선 단면도)에서는 보호 절연막(5)의 표면이 배선 간에서 닫혀 있으므로 레지스트 표면은 거의 평탄하지만, 굴곡부(도 9의 Ⅵ-Ⅵ선 단면도)에서는 절연 보호막(5)이 배선 간에서 오목부(10)를 형성하고 있어, 도포시의 레지스트 재료가 오목부(10)로부터 공극(11)에 부분적으로 흘러 들어감으로 레지스트막(6)은 오목부(10) 상에서 박막화하는 것으로 된다.
다음에 레지스트막(6)은 패턴화된 후, 100℃∼140℃ 정도에서 포스트 베이킹 경화 처리가 이루어진다. 이 때, 공극(11) 중에 저장되어 있던 가스가 팽창하여 레지스트막(6)의 박막부를 불어 날려 오목부(10)에 국소적으로 구멍을 뚫고, 레지스트 결손부(12)를 형성한다(도 11b의 Ⅵ-Ⅵ선 단면도). 이 상태에서 본딩 패드부의 보호막(5)을 개구하기 위해서 에칭을 행하면, 레지스트 결손부(12)로부터 절연 보호막(5)이 제거되어, 도 8에 도시한 보호막 결손부(9)를 형성한다. 혹은 레지스트막이 불어 날려지지 않더라도, 보호막의 에칭시에 오목부(10) 부근의 박막화된 레지스트막이 제거되어, 노출된 보호막(5)이 더 에칭되어 결손부(9)가 발생한다. 또한, 도 11b의 V-V선 단면도는 도 8의 Ⅲ-Ⅲ선 단면도에 대응하고, 도 11b의 Ⅵ-Ⅵ선 단면도는 도 8의 Ⅳ-Ⅳ선 단면도에도 대응하고 있다.
이상이 절연 보호막 결손부가 생기는 이유인데, 본 발명의 제1 실시 형태에 의한 굴곡부 배선 레이아웃에 의하면, 굴곡부의 배선 부분의 외측에 돌출부(104)를부가하므로(도 1b), 인접하는 배선간 거리가 작아진다. 그렇게 하면 인접하는 배선 간에 성장한 절연 보호막의 배선(103)에 의한 단차 단부는 용이하게 접촉하고, 도 9 및 도 10b에 도시하는 오목부(10)는 형성되지 않는다.
이에 대해 도 1b에 도시한 점선(105, 105’)은 배선(103) 상에 형성된 절연 보호막의 배선(103)의 요철에 의해서 발생한 단차 단부 윤곽이고, I-I선 단면에서 본 경우, 종래와 같이 도 10a와 같이 절연 보호막의 단차 단부, 즉 단차 단부 윤곽(105’)이 서로 접촉한다. 이와 함께 Ⅱ-Ⅱ선 단면에서 본 경우에도 굴곡부에서 배선(103) 간 거리가 작아지므로, 도 10a와 같이 되어 있고, 배선(103)에 의한 절연 보호막 단차부 윤곽(105’)은 서로 접촉한다. 따라서 도 9와 같은 오목부(10)를 형성하지 않도록 할 수 있으므로, 보호막의 결손을 방지하는 것이 가능해 진다.
도 1의 예에서는 배선의 외곡 굴곡부에 돌출부를 설치했는데, 배선(103)의 내곡 굴곡부측만, 혹은 외곡, 내곡 굴곡부측의 양쪽에 돌출부를 설치하여 배선 간격을 좁게 형성해도 된다.
(제2 실시 형태)
도 2는 본 발명의 제2 실시 형태인 굴곡부의 배선 패턴 레이아웃도이다. 이 배선 레이아웃에서는 알루미늄 합금막 등으로 이루어지는 배선(201)의 내곡측 굴곡부에 삼각형 형상의 돌출부(202)를 형성하는 것이다.
도 2의 예에서는, 배선의 굵기는 0.6㎛, 배선간 간격은 0.8㎛, 돌출부 하나의 면적은 0.15μ㎡였다.
이 구성에 의해, 도 2에서 명백한 바와 같이, 배선(201)의 외곡측 굴곡부 정점과 돌출부(202)와의 거리를 도 8에 도시한 종래 배선보다도 단축할 수 있으므로, 인접 배선으로부터 성장한 절연 보호막의 배선(201)에 기인하는 단차 단부를 배선 간에 접촉시킬 수 있다. 따라서, 본딩 패드 상의 절연 보호막 개구 공정 후도 보호막의 결손이 생기지 않도록 할 수 있다. 본 실시 형태에 의한 돌출부(202)는 제1 실시 형태의 돌출부(104)보다도 간단한 패턴이므로, 마스크 설계가 용이해진다는 효과도 갖는다.
다수 배열된 배선의 굴곡부에서도 평행부와 동일한 간격이 되는 배열을 한 레이아웃으로서 굴곡부 배선을 45°로 기울인, 도 6에 도시하는 패턴이 종래부터 존재한다. 이 경우는 확실히 배선(601)의 평행부와 45°방향 배선(601a∼601c)의 간격은 동일하지만, 굴곡부의 배선 패턴의 코너를 연결하는 선 a, b는 배선군의 내부에 있는 점에서 교차하므로, 이러한 레이아웃에서는 45°방향 배선을 설치할 수 있는 배선 개수에 한계가 있다. 또한, 이러한 경사 배선을 설치하는 것은, 반도체 칩 상의 배선 점유 면적의 증대로 이어지는 것이다.
이에 대해 도 2에 도시하는 본 발명의 배선에서는, 굴곡부의 코너를 연결하는 선 a, b는 평행하고 배열할 수 있는 배선 개수는 제한이 없고, 모든 배선에 삼각형 형상의 돌출부(202)를 설치할 수 있고, 이에 따라 절연 보호막의 결손 발생을 방지할 수 있다.
이상 굴곡부를 갖는 다수의 배선을 배열한 배선군 패턴에 관해서 기술했다. 이외의 배선 패턴 레이아웃 부분에도 본딩 패드 상의 절연 보호막 개구 에칭을 행한 후, 보호막 결손부가 발생할 가능성이 있다. 본 발명은 이들 장소에도 적용할 수 있다.
(제3 실시 형태)
도 3a는 제3 실시 형태에 의한 배선용 알루미늄 합금 등 금속막 패턴의 레이아웃도이다. 도 3b는 참고로서 도시한 종래의 레이아웃으로, 패턴(301) 간이 T자 형상 홈으로 되어 있는 경우이다. 3개의 금속 패턴(301)을 피복하여 SiN 등 절연 보호막을 플라즈마 CVD 등을 이용하여 퇴적하면, 금속 패턴(301)의 단차에 기인하는 절연 보호막의 단차 단부 윤곽은 점선(303)과 같이 된다. 즉, T자 형상 홈 교점 영역에서 절연막 단차 단부가 접촉하지 않는 오목부(304)가 생기고, 여기서 절연 보호막 결손부가 발생할 가능성이 있다.
이 부분에 대해, 본 발명에서는 도 3a에 도시하는 레이아웃으로 한다. 이 레이아웃은 집적 회로 내부 배선층과 동일한 금속층으로 이루어지는 3개의 면적이 큰 금속 패턴(301)으로 둘러싸여 형성되는 T자 형상 홈에서, 홈의 교차부에 위치하는 금속 패턴(301)의 코너부에 돌출부(302)를 형성했다.
도 3a의 예에서는 금속 패턴간 간격은 1.0㎛, 돌출부의 하나의 면적은 0.15μ㎡였다.
이에 따라, 홈의 폭이 좁게 되어, 절연 보호막의 3개의 금속 패턴(301)에 의한 각각의 단차 단부 윤곽(303’)은 홈의 교차부에서도 접촉하여 오목부(304)가 없어지므로, 절연 보호막의 본딩 패드용 개구를 형성하는 에칭 공정을 실시해도 결손이 발생하지 않도록 할 수 있다.
도 3에서는 금속 패턴(301)의 코너 2개소에 돌출부(302)를 형성했는데, 교차부의 절연막 매입 상태에 따라서는, 1개소 혹은 교차부 부근의 코너부가 없는 금속 패턴 단부에 돌출부를 설치해도 된다.
도 4는 본 발명의 제3 실시 형태에 의한 레이아웃의 변형예로서, 금속 패턴(401)으로 형성되는 십자 형상 홈의 경우이다. 이 때, 도 3과 동일한 기술 사상에 따라서 금속 패턴(401)의 4개의 코너부에 돌출부(402)를 형성하고 있다. 이 경우도 교차부의 절연막 매입 상태에 따라서는 1∼3개소의 코너부에 돌출부를 설치해도 된다.
(제4 실시 형태)
도 5a는 본 발명의 제4 실시 형태에 의한 배선 레이아웃 패턴을 도시하는 도면이다. 종래부터 도 5c에 도시하는 바와 같이, 긴 연속된 배선(502)에 평행하고, 배선상에 형성하는 절연 보호막의, 배선에 기인하는 단차 단부 윤곽(504, 504’)이 접촉하는 정도의 간격을 가지고 배선(501)이 배치되는데, 도중에서 종단하는 레이아웃이 행해진다. 이 경우, 단차 단부 윤곽(504, 504’)의 이간부(505)에서는, 도면의 좌측 반의 절연막 단부가 접촉해 있는 부분의 하층은 도 10a에 도시한 바와 같이 공극(11)이 존재하고, 이 부분의 절연 보호막의 단차 피복성이 다소 열화되어 있으므로, 절연 보호막 표면에 미세 구멍이 생길 가능성이 높다. 이러한 상태에서는 도포하는 레지스트가 일부 미세 구멍으로부터 침입하여 얇아지고, 본딩 패드 개구용 에칭에 의해서 역시 절연막의 결손이 발생한다.
그래서 도 5a에 도시하는 본 발명의 레이아웃과 같이, 배선(501)의 종단부에서, 적어도 배선(502) 방향으로 돌출부(503)를 형성하여 배선 간격을 좁게 한다.
도 5a의 예에서 배선의 폭은 통상의 직선부에서 각각 0.6㎛, 동 배선간 간격은 0.8㎛, 돌출부의 하나의 면적은 0.8μ㎡, 동 돌출부와 별도의 배선간 간격은 0.6㎛이었다.
이에 따라, 점선의 부분(505)에서 보다 절연막의 매입 특성이 좋아지므로, 상기 결점을 방지할 수 있다. 이 돌출부는 도 5b의 돌출부(503’)에 표시하는 바와 같이, 배선(502)측에서 배선(501) 종단부와 대향하는 부분에 설치해도 된다.
이상 설명한 모든 실시 형태에 의한 본 발명의 배선 레이아웃은, 배선 각각의 절연 보호막의 단차 단부를 서로 접촉시키기 위해, 배선의 코너부 등에 돌출부를 설치하는 것이다. 본 발명에서는 필요한 부분에만 돌출부를 설치하는 구조로 되어 있고, 그 밖의 부분, 특히 다수의 배선이 평행하는 부분의 간격은 종래와 동일하게 유지할 수 있다. 따라서, 절연 보호막을 통한 배선간 용량이 증대하지 않으므로, SRAM(Static Random Access Memory) 등의 어드레스선과 같이 다수의 배선이 평행으로 길게 근접하여 레이아웃되어 있는 경우, 동 층의 배선간 용량 커플링에 의한 크로스토크를 피할 수 있고, 또한 반도체 장치로서의 고속성을 유지할 수 있다는 부가적 효과도 갖는다.
또한, 이상 제1∼제4 실시 형태에서는 배선 등의 패턴 레이아웃을 중심으로 하여 설명했는데, 이들 레이아웃을 이용하여 제조하는 반도체 장치의 제조 공정은 종래와 거의 같다. 즉, 우선 반도체 기판 상에 형성된 절연막 상에 제1∼제4 실시형태에 도시한 배선이나 금속 패턴 및 이들과 동일한 막을 이용하여 본딩 패드를 형성하고, 또한 그 위에 보호 절연막을 형성한다. 다음에 레지스트막을 보호 절연막 상에 도포하여, 본딩 패드 상에 개구 패턴을 형성한다. 그리고 레지스트 패턴을 마스크로 하여 절연막을 에칭하여 개구를 형성한다.

Claims (18)

  1. 반도체 기판 상에 다수의 배선 또는 도전막 패턴과, 상기 다수의 배선 또는 도전막 패턴 간에 간극이 형성된 반도체 장치에 있어서,
    상기 다수의 배선 또는 도전막 패턴 중 적어도 하나의 굴곡부 또는 말단부에, 상기 간극을 사이에 둔 어느 한쪽의 배선 또는 도전막 패턴으로부터 상기 간극을 향해 돌출부를 형성한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 돌출부는 굴곡부의 코너의 외측을 향해 돌출해 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 돌출부는 굴곡부의 내곡(谷折) 코너의 내측에 삼각형 형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 다수의 도전막 패턴에는 이것을 이간하는 T자 형상 홈 또는 십자 형상 홈이 형성되고,
    상기 T자 형상 홈 또는 십자 형상 홈을 구성하는 각 홈의 교차부에 위치하는 적어도 하나의 상기 도전막 패턴의 코너에, 돌출부를 형성한 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 다수의 배선이, 반도체 기판 상에 소정의 간격으로 거의 평행하게 형성되고, 제1 배선의 연장부에서 제2 배선이 종단해 있고,
    적어도 상기 제2 배선의 종단부에, 상기 제1 배선 방향으로 돌출하는 돌출부를 설치하거나, 또는 적어도 상기 제2 배선의 종단부에 대향하는 상기 제1 배선 부분에, 상기 제2 배선 방향으로 돌출하는 돌출부를 형성한 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 반도체 기판 상에, 상기 배선과 동일막으로 구성된 본딩 패드를 더 포함하고, 상기 배선 및 상기 본딩 패드를 피복하여, 상기 본딩 패드 상에 개구를 갖는 절연 보호막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 반도체 기판 상에, 상기 도전막 패턴과 동일막으로 구성된 본딩 패드를 더 포함하고, 상기 도전막 패턴 및 상기 본딩 패드를 피복하여, 상기 본딩 패드 상에 개구를 갖는 절연 보호막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 5 항에 있어서, 상기 반도체 기판 상에, 상기 제1 및 제2 배선과 동일막으로 구성된 본딩 패드를 더 포함하고, 상기 배선 및 상기 본딩 패드를 피복하여, 상기 본딩 패드 상에 개구를 갖는 절연 보호막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 돌출부의 면적이 0.2μ㎡ 이상 3.0μ㎡ 이하의 범위인 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서, 상기 배선간 또는 도전막 간의 위에는 절연 보호막이 더 형성되고, 상기 배선간 또는 도전막의 표면과 절연 보호막은 전면에서 접촉해 있는 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판 상에 다수의 배선 또는 도전막 패턴과, 상기 다수의 배선 또는 도전막 패턴 간에 간극을 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 다수의 배선 또는 도전막 패턴 중 적어도 하나의 굴곡부 또는 말단부에, 상기 간극을 끼우는 어느 한쪽의 배선 또는 도전막 패턴으로부터 상기 간극을 향해 돌출부를 형성한 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서, 상기 반도체 기판 상에, 상기 배선 또는 도전막 패턴과 동일막으로 구성된 본딩 패드를 형성하고,
    상기 배선, 도전막 패턴 및 상기 본딩 패드를 피복하도록 절연 보호막을 형성하고,
    상기 절연 보호막 상에 패턴화된 감광성 수지막을 형성하고,
    상기 감광성 수지막을 마스크로 하여 상기 절연 보호막을 선택적으로 에칭하고, 상기 본딩 패드 상에 상기 절연막의 개구를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 11 항에 있어서, 상기 돌출부는 굴곡부의 코너의 외측을 향해 돌출하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 11 항에 있어서, 상기 돌출부는 굴곡부의 내곡 코너의 내측에 삼각형 형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 11 항에 있어서, 상기 다수의 도전막 패턴에는 이것을 이간하는 T자 형상 홈 또는 십자 형상 홈이 형성되고,
    상기 T자 형상 홈 또는 십자 형상 홈을 구성하는 각 홈의 교차부에 위치하는 적어도 하나의 상기 도전막 패턴의 코너에, 돌출부를 형성한 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 11 항에 있어서, 상기 다수의 배선이, 반도체 기판 상에 소정의 간격으로 거의 평행하게 형성되고, 제1 배선의 연장부에서 제2 배선이 종단해 있고,
    적어도 상기 제2 배선의 종단부에, 상기 제1 배선 방향으로 돌출하는 돌출부를 설치하거나, 또는 적어도 상기 제2 배선의 종단부에 대향하는 상기 제1 배선 부분에, 상기 제2 배선 방향으로 돌출하는 돌출부를 형성한 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 11 항에 있어서, 상기 돌출부의 면적이 0.2μ㎡ 이상 3.0μ㎡ 이하의 범위인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 12 항에 있어서, 상기 배선간 또는 도전막의 표면과 절연 보호막은 전면에서 접촉해 있는 것을 특징으로 하는 반도체 장치.
KR10-2003-0070558A 2002-10-10 2003-10-10 반도체 장치 및 그 제조 방법 KR100532728B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002297982A JP4387654B2 (ja) 2002-10-10 2002-10-10 半導体装置およびその製造方法
JPJP-P-2002-00297982 2002-10-10

Publications (2)

Publication Number Publication Date
KR20040032798A true KR20040032798A (ko) 2004-04-17
KR100532728B1 KR100532728B1 (ko) 2005-12-01

Family

ID=32064194

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0070558A KR100532728B1 (ko) 2002-10-10 2003-10-10 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US7067412B2 (ko)
JP (1) JP4387654B2 (ko)
KR (1) KR100532728B1 (ko)
CN (1) CN1319164C (ko)
TW (1) TWI237856B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024155164A1 (ko) * 2023-01-20 2024-07-25 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620430B1 (ko) * 2005-04-29 2006-09-06 삼성전자주식회사 반도체 장치의 얼라인 키 구조물 및 이를 형성하는 방법
EP1978549B1 (en) * 2005-12-28 2019-12-11 Takashi Suzuki Wiring structure and electronic device designed according to electronic pulsation and particle durability
JP5036336B2 (ja) * 2007-02-05 2012-09-26 オンセミコンダクター・トレーディング・リミテッド 半導体チップの位置合わせ方法
KR100818713B1 (ko) 2007-03-23 2008-04-02 주식회사 하이닉스반도체 노광 과정 중의 스컴을 억제하는 리소그래피 방법
US7858438B2 (en) * 2007-06-13 2010-12-28 Himax Technologies Limited Semiconductor device, chip package and method of fabricating the same
JP5460141B2 (ja) 2009-06-26 2014-04-02 ラピスセミコンダクタ株式会社 半導体装置
JP5654818B2 (ja) * 2010-09-27 2015-01-14 ルネサスエレクトロニクス株式会社 パワー系半導体装置の製造方法
JP6034354B2 (ja) * 2014-11-21 2016-11-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN112292757B (zh) * 2018-08-24 2024-03-05 铠侠股份有限公司 半导体装置及其制造方法
JP7134902B2 (ja) * 2019-03-05 2022-09-12 キオクシア株式会社 半導体装置
WO2022196123A1 (ja) * 2021-03-17 2022-09-22 ローム株式会社 半導体装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5552639A (en) * 1980-09-01 1996-09-03 Hitachi, Ltd. Resin molded type semiconductor device having a conductor film
JPS6159739A (ja) 1984-08-30 1986-03-27 Mitsubishi Electric Corp 半導体装置
JP2953755B2 (ja) * 1990-07-16 1999-09-27 株式会社東芝 マスタスライス方式の半導体装置
JPH0513678A (ja) * 1991-06-28 1993-01-22 Kawasaki Steel Corp 半導体装置
KR100276781B1 (ko) * 1992-02-03 2001-01-15 비센트 비. 인그라시아 리드-온-칩 반도체장치 및 그 제조방법
JPH0629285A (ja) 1992-07-08 1994-02-04 Nec Corp 半導体装置
US5618744A (en) * 1992-09-22 1997-04-08 Fujitsu Ltd. Manufacturing method and apparatus of a semiconductor integrated circuit device
JP3139896B2 (ja) * 1993-11-05 2001-03-05 株式会社東芝 半導体レイアウト方法
JPH07333854A (ja) 1994-06-07 1995-12-22 Fujitsu Ltd 半導体装置の製造方法
US5686356A (en) * 1994-09-30 1997-11-11 Texas Instruments Incorporated Conductor reticulation for improved device planarity
US5631495A (en) * 1994-11-29 1997-05-20 International Business Machines Corporation High performance bipolar devices with plurality of base contact regions formed around the emitter layer
KR100220933B1 (ko) * 1995-06-30 1999-09-15 김영환 반도체 소자의 금속배선 형성방법
JPH0945686A (ja) 1995-08-03 1997-02-14 Hitachi Ltd 半導体装置およびその製造方法
US5981384A (en) * 1995-08-14 1999-11-09 Micron Technology, Inc. Method of intermetal dielectric planarization by metal features layout modification
US5650666A (en) * 1995-11-22 1997-07-22 Cypress Semiconductor Corp. Method and apparatus for preventing cracks in semiconductor die
US5888900A (en) * 1996-07-30 1999-03-30 Kawasaki Steel Corporation Method for manufacturing semiconductor device and reticle for wiring
JP3955360B2 (ja) 1996-07-30 2007-08-08 川崎マイクロエレクトロニクス株式会社 レチクルの配線パターンの製造方法
JPH1098122A (ja) * 1996-09-24 1998-04-14 Matsushita Electron Corp 半導体装置
KR100255516B1 (ko) * 1996-11-28 2000-05-01 김영환 반도체 장치의 금속배선 및 그 형성방법
JP3109449B2 (ja) * 1997-04-25 2000-11-13 日本電気株式会社 多層配線構造の形成方法
US6251763B1 (en) * 1997-06-30 2001-06-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JP2891692B1 (ja) * 1997-08-25 1999-05-17 株式会社日立製作所 半導体装置
JP4008629B2 (ja) * 1999-09-10 2007-11-14 株式会社東芝 半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体
JP3602997B2 (ja) * 1999-12-15 2004-12-15 松下電器産業株式会社 半導体装置及び半導体装置の製造方法
JP5408829B2 (ja) * 1999-12-28 2014-02-05 ゲットナー・ファンデーション・エルエルシー アクティブマトリックス基板の製造方法
KR100530296B1 (ko) * 2000-03-07 2005-11-22 마이크론 테크놀로지, 인크. 집적 회로 내에 거의 평탄한 유전체막을 제조하는 방법
JP4174174B2 (ja) * 2000-09-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置およびその製造方法並びに半導体装置実装構造体
US6306745B1 (en) * 2000-09-21 2001-10-23 Taiwan Semiconductor Manufacturing Company Chip-area-efficient pattern and method of hierarchal power routing
JP2002198443A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置及びその製造方法
US6451680B1 (en) * 2001-01-31 2002-09-17 United Microelectronics Corp. Method for reducing borderless contact leakage by OPC
JP2002353102A (ja) * 2001-05-23 2002-12-06 Hitachi Ltd 半導体装置の製造方法
KR100418567B1 (ko) * 2001-06-14 2004-02-11 주식회사 하이닉스반도체 각기 다른 반도체층 상에 ｎｍｏｓ 트랜지스터 및ｐｍｏｓ 트랜지스터를 구비하는 2-입력 노어 게이트 및그 제조 방법
US6559476B2 (en) * 2001-06-26 2003-05-06 United Microelectronics Corp. Method and structure for measuring bridge induced by mask layout amendment
JP3534093B2 (ja) * 2001-07-31 2004-06-07 セイコーエプソン株式会社 半導体装置の設計方法並びに設計プログラム
US6861749B2 (en) * 2002-09-20 2005-03-01 Himax Technologies, Inc. Semiconductor device with bump electrodes

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024155164A1 (ko) * 2023-01-20 2024-07-25 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지

Also Published As

Publication number Publication date
CN1319164C (zh) 2007-05-30
JP4387654B2 (ja) 2009-12-16
CN1497719A (zh) 2004-05-19
KR100532728B1 (ko) 2005-12-01
TWI237856B (en) 2005-08-11
JP2004134594A (ja) 2004-04-30
US7067412B2 (en) 2006-06-27
US20040072415A1 (en) 2004-04-15
TW200409241A (en) 2004-06-01

Similar Documents

Publication Publication Date Title
US4123565A (en) Method of manufacturing semiconductor devices
KR100532728B1 (ko) 반도체 장치 및 그 제조 방법
JPS62279661A (ja) 集積回路に貫通導体を形成する方法
US6429521B1 (en) Semiconductor integrated circuit device and its manufacturing method
JPH10209273A (ja) 半導体装置の製造方法
KR19980080240A (ko) 반도체 장치
JP3109478B2 (ja) 半導体装置
US5358733A (en) Stress release metallization for VLSI circuits
JPH0629285A (ja) 半導体装置
KR100439835B1 (ko) 멀티-플로빙용 패드 및 그 제조방법
JPH04313256A (ja) 半導体集積回路装置及びその形成方法
JPS60178641A (ja) 半導体装置
JP2002246411A (ja) 半導体装置及びその製造方法
JP3107005B2 (ja) 半導体集積回路装置
JP2797929B2 (ja) 半導体装置
JP3124085B2 (ja) 半導体装置
JPH11186386A (ja) 半導体装置およびその製造方法
KR980012283A (ko) 반도체 장치 및 반도체 장치의 패턴 배치 방법
JPH01270248A (ja) 半導体装置の製造方法
KR100248805B1 (ko) 반도체 소자의 금속배선 형성방법
KR19980031103A (ko) 반도체소자의 제조방법
KR100728945B1 (ko) 금속라인의 형성방법
JPS59228733A (ja) 多層配線構造およびその製造方法
JPH1174359A (ja) 半導体装置及びその製造方法
JPH04186627A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111028

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20121102

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee