KR100530296B1 - 집적 회로 내에 거의 평탄한 유전체막을 제조하는 방법 - Google Patents

집적 회로 내에 거의 평탄한 유전체막을 제조하는 방법 Download PDF

Info

Publication number
KR100530296B1
KR100530296B1 KR10-2002-7011717A KR20027011717A KR100530296B1 KR 100530296 B1 KR100530296 B1 KR 100530296B1 KR 20027011717 A KR20027011717 A KR 20027011717A KR 100530296 B1 KR100530296 B1 KR 100530296B1
Authority
KR
South Korea
Prior art keywords
metal
forming
layer
deposition rate
layout
Prior art date
Application number
KR10-2002-7011717A
Other languages
English (en)
Other versions
KR20020080474A (ko
Inventor
워너 준링
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20020080474A publication Critical patent/KR20020080474A/ko
Application granted granted Critical
Publication of KR100530296B1 publication Critical patent/KR100530296B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31695—Deposition of porous oxides or porous glassy oxides or oxide based porous glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body

Abstract

집적 회로의 제조에서, 표면을 평탄하게 제조하는 하나의 특정 기술이 화학적 기계적 평탄화이다. 그러나, 이 기술은 특히 집적 회로 내의 다수의 금속간 유전체층(금속 배선층들 사이에 개재된 절연층)에 적용될 때 시간이 상당히 소비되고 비용이 많이 든다. 따라서, 본 발명자는 화학적 기계적 평탄화의 사용 없이 거의 평탄한 금속간 유전체층을 제조하는 여러 방법과, 균일한 두께로의 유전체층의 형성을 용이하게 하도록 금속 레이아웃 패턴을 변경하는 방법을 고안하였다. 금속 레이아웃을 변경하여 유전체층을 제조하는 이들 방법은 균일한 두께로 거의 평탄한 금속간 유전체층을 제조하는 데 순차적으로 사용될 수 있다.

Description

집적 회로 내에 거의 평탄한 유전체막을 제조하는 방법{METHODS FOR MAKING NEARLY PLANAR DIELECTRIC FILMS IN INTEGRATED CIRCUITS}
본 출원의 2000년 3월 7일자로 출원된 미국 가출원 제60/187,658호의 계속 출원이고, 참조로 여기에 편입되어 있다.
본 발명은 집적 회로를 제조하는 방법 특히 금속 마스크와 유전체막 또는 절연막을 제조하는 방법에 관한 것이다.
수많은 전자 및 컴퓨터 제품의 주요 구성 요소인 집적 회로는 공동의 기초 또는 기판 상에 제조된 전기 구성 요소의 상호 연결된 네트워크이다. 제조업자는 전형적으로 웨이퍼로서 알려진 실리콘 기판 상에 수천 심지어 수백만의 극히 미세한 저항, 트랜지스터 및 다른 전기 구성 요소를 형성하도록 도핑, 마스킹 및 에칭 등의 기술을 사용하여 한 층씩 집적 회로를 제조한다. 구성 요소들은 다음에 컴퓨터 메모리 등의 특정 전기 회로를 형성하도록 함께 배선되거나 상호 연결된다.
제조 중의 하나의 중요 관심사는 집적 회로의 다양한 층의 평면도 또는 평탄도이다. 예컨대, 평탄도는 포토마스킹 또는 포토리소그래피로서 알려진 포토 이미징 공정의 정확성에 상당히 영향을 주는데, 이 공정은 집적 회로의 소정 층 내에 특정 패턴 또는 구조를 형성하도록 감광 재료 상에 광의 초점을 맞추는 단계를 수반한다. 이러한 공정에서, 소정 층 내의 볼록부 및 오목부의 존재는 그 층의 다양한 영역에서 초점이 맞지 않게 하여, 포토 이미징된 특징(feature)을 의도된 것보다 작거나 크게 한다. 더욱이, 볼록부 및 오목부는 소정 층의 다른 영역 상으로 바람직하지 못하게 광을 반사하여 원하는 특징에 노치 등의 바람직하지 못한 특징을 추가할 수 있다. 이들 문제점은 주로 그 층이 충분히 평탄하면 회피될 수 있다.
표면을 평면이 되게 하거나 평탄하게 하는 하나의 공정은 화학적 기계적 평탄화 또는 연마로서 알려져 있다. 화학적 기계적 평탄화는 전형적으로 집적 회로의 표면에 연마 입자를 함유한 유체를 인가하는 단계와, 회전 연마 헤드로 표면을 연마하는 단계를 수반한다. 이 공정은 집적 회로 내의 금속 배선층들 사이에 놓인 절연층 또는 유전체층을 평탄화하는 데 자주 사용된다. 전형적으로 실리콘 이산화물로 구성되는 이들 절연층은 때때로 금속간 유전체층으로 불린다. 종래의 집적 회로 제조에서, 이들 층의 평탄화는 침대 시트가 덮는 것이 무엇이든 지 그 윤곽을 따르는 방식과 유사하게 각각의 절연층이 하부 금속 배선의 볼록부 및 오목부를 따르는 경향이 있기 때문에 필수적이다. 이와 같이, 제조업자는 일반적으로 금속 배선을 덮는 데 필요한 것보다 훨씬 두꺼운 절연층을 증착한 다음에 볼록부 및 오목부를 제거하도록 절연층을 평탄화한다.
불행하게도, 이들 금속간 유전체층을 형성하는 종래의 방법은 적어도 2개의 문제점을 경험한다. 우선, 화학적 기계적 평탄화의 공정은 비교적 비용이 많이 들 뿐만 아니라 시간이 상당히 소비된다. 다음으로, 이들 층의 두께는 일반적으로 하부 배선 때문에 지점마다 상당히 상이하다. 때때로, 두께 변화는 소정 층 하부의 금속을 그 층 상의 금속 배선에 너무 근접하게 하여, 단락 또는 크로스토크를 조장한다. 전화 시스템에서도 일어나는 현상인 크로스토크는 하나의 배선으로부터의 신호가 또 다른 인접한 배선으로 바람직하지 못하게 전송되거나 통신될 때 일어난다.
따라서, 당업계는 금속간 유전체층을 평탄화할 필요성을 감소시키고 이들 층의 두께 변화를 감소시켜 이들의 전기 특성을 대체로 개선시키는 제조 방법을 필요로 한다.
도 1은 기판(12) 및 금속 배선(14a, 14b, 14c)을 포함하는 부분 집적 회로 조립체(10)의 단면도이다.
도 2는 보이드가 있는 부분(16a)과 보이드가 없는 부분(16b)을 포함하는, 실질적으로 평탄한 절연층(16)의 형성 후 도 1의 집적 회로 조립체의 단면도이다.
도 3은 절연층(16)의 평탄도를 개선시키도록 패싯 에칭 후 도 2의 조립체의 단면도이다.
도 4는 금속 배선(18a, 18b)과, 보이드가 있는 부분(20a)과 보이드가 없는 부분(20b)을 포함하는 실질적으로 평탄한 절연층(20)의 형성 후 도 3의 조립체의 단면도이다.
도 5는 기판(22) 및 금속 배선(24a, 24b, 24c)을 포함하는 부분 집적 회로 조립체(21)의 단면도이다.
도 6은 산화물 스페이서(26)와, 보이드가 있는 부분(28a)과 보이드가 없는 부분(28b)을 포함하는 실질적으로 평탄한 절연층(28)의 형성 후 도 5의 조립체의 단면도이다.
도 7은 절연층(28)의 평탄도를 개선시키도록 패싯 에칭 후 도 6의 조립체의 단면도이다.
도 8은 금속 배선(30a, 30b)과, 보이드가 있는 부분(34a)과 보이드가 없는 부분(34b)을 포함하는 실질적으로 평탄한 절연층(34)의 형성 후 도 7의 조립체의 단면도이다.
도 9는 기판(36) 및 금속 배선(36a, 36b, 36c)을 포함하는 부분 집적 회로 조립체(35)의 단면도이다.
도 10은 산화물 스페이서(40)와 실질적으로 평탄한 절연층(42)의 형성 후 도 9의 조립체의 단면도이다.
도 11은 균일한 두께로의 금속간 유전체층의 제조를 용이하게 하도록 금속 레이아웃을 변경하는 예시 방법을 나타내는 플로우차트이다.
도 12는 도 11의 예시 방법에서 금속 레이아웃 내의 개방 영역에 금속을 추가하는 방법을 나타내는 금속 레이아웃의 부분 평면도이다.
도 13은 도 11의 예시 방법에서 금속 레이아웃 내의 노치를 충전하는 방법을 타나내는 금속 레이아웃의 부분 평면도이다.
도 14는 도 11의 예시 방법에서 금속 레이아웃 내의 코너를 충전하는 방법을 나타내는 금속 레이아웃의 부분 평면도이다.
도 15는 도 11의 예시 방법에서 금속 레이아웃 내의 활성 금속 영역의 대향 모서리들 사이를 충전하는 방법을 나타내는 금속 레이아웃의 부분도이다.
도 16은 도 11의 예시 방법에서 모서리를 이동시키는 방법을 나타내는 금속 레이아웃의 부분도이다.
도 17은 도 11의 예시 패턴 충전 방법의 소프트웨어 도구를 담당하여 수행하는 예시 컴퓨터 시스템(42)의 블록도이다.
도 18은 본 발명의 예시 방법에 따라 이루어진 하나 이상의 거의 평탄한 금속간 유전체층 및/또는 금속층을 편입시킨 예시 집적 메모리 회로(50)의 단순화된 개략도이다.
이들 및 다른 필요성을 처리하기 위해, 본 발명자는 금속층 상에 유전체층을 제조하는 다양한 방법을 고안하였는데, 이는 화학적 기계적 평탄화 절차에 대한 필요성을 감소시킨다. 특히, 본 발명의 제1 예시 방법은 소정의 최대 특징 간격으로 금속층을 형성하고, 다음에 거의 평탄하거나 준평탄한 특성을 갖는 산화막을 형성하도록 TEOS계(테트라에틸 오르쏘실리케이트계) 산화물 증착 절차를 사용한다. 이 예시 방법은 0.2 내지 0.5 ㎛의 최대 특징 간격을 갖는 금속층 상에 산화층을 형성하도록 CVD(화학 기상 증착) TEOS 산화물 절차를 수행한다.
제2 예시 방법은 유효 유전체 상수를 개선시키고 이와 같이 금속 배선 사이의 단락 및 크로스토크를 방지하는 능력을 개선시키도록 산화막 또는 일반적으로 절연막 내에 보이드를 포함한다. 특히, 이 예시 방법은 보이드의 형성을 조장하는 데 충분한 비등각 속도(non-conformal rate)로 TEOS 공정을 사용하고, 다음에 보이드를 밀봉하도록 등각 증착 속도(conformal rate of deposition)로 TEOS 공정을 사용한다. 일반적으로, 그러나, 본 발명은 보이드의 형성을 조장하도록 비등각 증착 절차를 사용하고, 다음에 보이드를 밀봉하도록 등각 증착을 사용한다.
제3 예시 방법은 균일한 두께를 갖는 금속간 유전체층의 형성을 용이하게 하도록 금속 패턴의 금속 충전 밀도를 증가시킨다. 이 제3 예시 방법은 금속 레이아웃 내의 개방 영역에 부동 금속(floating metal)을 추가하고, 다음에 노치 및 코너를 충전하는 단계와 레이아웃의 선택된 모서리를 이동시키는 단계를 수반하는 반복 절차에 따라 비부동 금속 치수(non-floating metal dimension)를 연장시킨다.
전술된 도면을 참조하여 포함시킨 다음의 상세한 설명은 본 발명의 특정 실시예를 예로서 설명하고 있다. 본 발명을 제한하려는 것이 아니라 예시하고 개시하도록 제공된 이들 실시예는 당업자가 본 발명을 수행하거나 실시하게 할 정도로 충분히 상세하게 도시되고 설명되어 있다. 이와 같이, 본 발명을 애매하게 하는 것을 회피하기 적당한 곳에서, 이 설명은 당업자에게 알려진 임의의 정보를 생략할 수도 있다.
거의 평탄한 유전체막을 형성하는 제1 예시 방법
도 1 내지 도 4는 집합적으로 그리고 순차적으로 취해진 다수의 예시 집적 회로 조립체를 도시하고 있고, 본 발명의 범위 내에서 거의 평탄하거나 준평탄한 유전체막 또는 유전체층을 제조하는 예시 방법을 도시하고 있다. 여기에 사용된 바와 같이, 준평탄막은 국부 비평탄부가 45˚ 이하의 경사와 증착될 다음 금속층의 두께보다 작은 깊이를 갖는 상태로 전체적으로 평탄하다. 국부 비평탄부는 전형적으로 하부의 금속 특징들 사이의 간극에 걸쳐 일어난다.
단면도인 도 1에 도시된 바와 같은 방법은 임의의 집적 회로 예컨대 집적 메모리 회로 내에 존재할 수 있는 집적 회로 조립체 또는 구조(10)의 형성으로 시작된다. 여기에 사용된 바와 같은 용어 "기판"은 반도체 웨이퍼와 하나 이상의 절연체, 반절연체, 도체, 또는 반도체 층 및 재료를 포함한다. 이와 같이, 예컨대, 이 용어는 SOI(silicon-on-insulator), SOS(silicon-on-sapphire) 및 다른 선행 구조를 포함한다.
기판(12)은 최대(또는 평균) 특징 간격(14s)을 갖는 3개의 대표 배선 또는 도전성 구조(14a, 14b, 14c)를 포함한다. 예시 실시예에서, 배선(14a 내지 14c)은 두께가 대략 3000 내지 6000 Å이고, 알루미늄, 금 또는 은 등의 금속과 고도로 도핑된 폴리실리콘 등의 비금속을 포함한다. 예시 실시예에서의 간격(14s)은 0.3 ㎛이다.
배선(14a 내지 14c)은 예컨대 포토리소그래피 및 드라이 에칭 중 임의의 개수의 방법을 사용하여 형성될 수 있다. 드라이 에칭 중에 특징 간격의 증가를 회피하기 위해, 예시 실시예는 에칭 전에 금속층 상에 측방향 에칭 저항층 즉 측방향 에칭에 저항하는 층을 형성한다. 적당한 층의 예는 산질화물층인 TEOS를 포함한다. 대신에, 큰 개방 영역을 회피하도록 특히 특징들 사이의 대각선 거리를 감소시키도록 금속 마스크 레이아웃에 넓은 세리프 특징(serif feature)을 추가할 수 있다.
도 2는 다음의 예시 방법이 기판(12) 및 배선(14a, 14b) 위에 절연층(16)을 형성하는 단계를 수반하는 것을 도시하고 있다. 층(16)은 소정 두께(16t) 예컨대 6000 Å을 갖고, 2개의 층 또는 서브층(16a, 16b)을 포함한다. 서브층(16a)은 그 유전체 상수를 증가시키도록 다수의 보이드 특히 배선(14a, 14b) 사이에 그리고 배선(14b, 14c) 사이에 보이드(17)를 포함한다. 서브층(16b)은 실질적으로 보이드가 없거나 서브층(16a)보다 실질적으로 적은 개수의 보이드를 포함한다. 서브층(16a) 내의 보이드의 존재는 예컨대 배선(14a, 14b)들 사이 및 배선(14a 내지 14c)들 사이 등의 인접한 금속 특징들 사이의 그리고 임의의 중첩 도전성 구조의 측방향 전기 커플링을 감소시킨다.
이 예시 방법은 비등각 및 등각 산화물 증착의 조합을 사용하여 층(16)을 형성한다. 특히, 보이드가 충전된 서브층(16a)을 형성하도록 비등각 증착 속도로 CVD TEOS(chemical vapor deposition tetraethyl-orthosilicate) 또는 PE-CVD TEOS(plasma enhanced CVD TEOS) 산화물 증착 공정을 사용하고, 실질적으로 보이드가 없는 서브층(16b)을 형성하도록 등각 속도로 TEOS 증착 속도를 낮춘다.
도 3은 어떤 레벨의 비평탄도를 포함하는 서브층(16b)을 형성한 후 예시 방법이 그 전체 평탄도를 개선시키도록 약 45˚의 각도로 서브층을 패싯 에칭하는 것을 도시하고 있다. [추가 가공을 경험한 그 층(16b)은 신규 도면 부호 16b'로 강조되어 있다.] 패싯 에칭은 배선(14a 내지 14c) 등의 금속 특징들 사이의 간극에 중첩하는 영역 내의 임의의 예리한 트렌치를 감소시키거나 매끄럽게 한다. 여기에 사용된 바와 같이, 용어 "패싯 에칭"은 수직 방향으로보다는 수평방향으로 실질적으로 신속하게 에칭하는 임의의 에칭 공정을 말한다. 이와 같이, 예컨대, 이 용어는 각도를 이룬 스퍼터 에칭 또는 반응성 이온 에칭을 포함한다.
비아의 경사를 최적화하기 위해, 비아 프린팅 전에 패싯 에칭을 수행할 수 있다. 구체적으로, 큰 경사 및 매끄러움을 갖는 비아(via)를 제조하도록 임의의 필요한 비아를 에칭하고 포토리지스트를 벗겨낸 후 패싯 에칭을 할 수 있다.
도 4는 도 1 내지 도 3에 약술된 절차에 따라 제2 금속 배선 레벨을 형성한 결과를 도시하고 있다. 요컨대, 이는 절연 서브층(16b') 상에 도전성 구조(18a, 18b)를 형성하는 단계와, 서브층(16b') 및 도전성 구조(18a, 18b) 상에 절연층(20)을 형성하는 단계를 수반한다. 절연층(16)과 같은 절연층(20)은 보이드가 충전된 서브층(20a)과 실질적으로 보이드가 없는 서브층(20b')을 포함한다. 서브층(20a)은 도전성 구조(18a, 18b) 사이의 하나 이상의 보이드(19)를 포함한다. 서브층(20b')은 그 평탄도를 개선시키도록 패싯 에칭된다. 층(20)은 예컨대 3000 내지 6000Å의 두께(20t)를 갖는다.
거의 평탄한 유전체막을 형성하는 제2 예시 방법
도 5 내지 도 8은 집합적으로 그리고 순차적으로 취해진 다수의 예시 집적 회로 조립체를 도시하고 있고, 본 발명의 범위 내에서 거의 평탄하거나 준평탄한 유전체층을 제조하는 제2 예시 방법을 도시하고 있다. 제2 방법은 특히 얕은 비아 즉 약 4000Å보다 작은 깊이의 비아의 형성을 가능하게 하도록 약 0.3 ㎛보다 큰 최대 금속 특징 간격 또는 6000Å보다 작은 산화물 두께에 적용 가능하다.
구체적으로, 도 5는 이 방법이 도 1의 조립체(10)와 같이 임의의 집적 회로 내에 존재할 수 있는 집적 회로 조립체 또는 구조(21)의 형성으로 시작되는 것을 도시하고 있다. 조립체(10)는 원하는 특징 간격(24s)을 갖는 3개의 대표 배선 또는 도전성 구조(24a, 24b, 24c)를 지지하는 기판(22)을 포함한다. 예시 실시예에서, 간격(24s)은 0.3 ㎛보다 크다. 어떤 실시예는 0.17 ㎛의 최소 간격을 설정한다. 그러나, 본 발명은 임의의 특정 간격으로 제한되지 않는다.
도 6은 다음의 예시 방법이 절연 스페이서(26) 및 절연층(28)을 형성하는 단계를 수반하는 것을 도시하고 있다. 예컨대 실리콘 이산화물로 구성된 절연 스페이서(26)는 배선(24a 내지 24c)의 유효 분리를 감소시키도록 배선(24a 내지 24c)에 인접한 기판(22)의 일부에 걸쳐 놓인다. 예시 방법은 TEOS 산화물 증착을 사용하고, 차후에 스페이서(26)를 형성하도록 에칭을 사용한다. 절연층(28)은 예컨대 4000Å의 두께(28t)를 갖고, 제1 실시예의 서브층(16a, 16b)과 유사한 2개의 서브층(28a, 28b)을 포함한다. 특히, 서브층(28a)은 그 유전체 상수를 증가시키도록 배선들 사이에 다수의 보이드(27)를 포함하고, 서브층(28b)은 실질적으로 보이드가 없거나 서브층(28a)보다 실질적으로 적은 개수의 보이드를 포함한다. 제1 실시예에 사용된 것과 유사하게, 2개로 된 단계의 TEOS 증착 공정이 층(28)을 형성하는 데 사용된다.
도 7은 어떤 레벨의 비평탄도를 포함하는 서브층(28b)을 형성한 후 예시 방법이 그 전체 평탄도를 개선시키도록 약 45˚의 각도로 서브층을 패싯 에칭하는 단계를 도시하고 있다.
도 8은 도 5 내지 도 7에 약술된 절차에 따라 제2 금속 배선 레벨을 형성한 결과를 도시하고 있다. 이는 절연 서브층(28b') 상에 도전성 구조(30a, 30b)를 형성하는 단계와, 절연 스페이서(32)와 절연층(28)과 같이 보이드가 충전된 서브층(34a) 및 실질적으로 보이드가 없는 서브층(34b')을 포함하는 절연층(34)을 형성하는 단계를 포함한다. 서브층(34a)은 도전성 구조(30a, 30b) 사이에 보이드(31)를 포함하고, 서브층(34b')은 그 평탄도를 개선시키도록 패싯 에칭된다.
거의 평탄한 유전체막을 형성하는 제3 예시 방법
도 9 및 도 10은 집합적으로 그리고 순차적으로 취해진 다수의 예시 집적 회로 조립체를 도시하고 있고, 본 발명의 범위 내에서 거의 평탄하거나 준평탄한 유전체층을 제조하는 제3 예시 방법을 도시하고 있다. 제1 및 제2 실시예와 대조적으로, 제3 예시 방법은 약 0.5 ㎛까지의 최대 특징 간격을 갖는 금속층 상에 절연막을 형성하도록 되어 있다.
도 9는 이 방법이 도 1의 조립체(10) 및 도 5의 조립체(21)와 같이 임의의 집적 회로 내에 존재할 수 있는 집적 회로 조립체 또는 구조(35)의 형성으로 시작되는 것을 도시하고 있다. 조립체(35)는 약 0.5 ㎛의 원하는 특징 간격(38s)을 갖는 3개의 대표 배선 또는 도전성 구조(38a, 38b, 38c)를 지지하는 기판(36)을 포함한다.
도 10은 산화물 스페이서(40) 및 절연층(42)을 형성한 결과를 도시하고 있다. 이 예시 실시예는 폭이 약 1000Å인 하나 이상의 산화물 스페이서(40)를 형성하고, 이와 같이 2000Å만큼 도체(38a 내지 38c) 사이의 유효 간격을 감소시킨다. 절연층(42)을 형성하는 단계는 트리콘 테크놀로지, 인크.(Trikon Technologies, Inc.)의 TRIKON-200 등의 유동 충전 절차를 수행하는 단계를 수반한다. 전체 또는 국부 평탄도를 얻기 위해, 제2 예시 방법에 개시된 바와 같은 산화물/TEOS를 사용함으로써 또는 금속 특징을 확대시킴으로써 또는 금속 특징들 사이에 부동 금속을 추가함으로써 최대 특징 공간을 감소시킬 수 있다.
금속간 유전체층의 균일한 두께를 촉진시키는 예시 방법
전술된 것 등의 균일한 두께의 금속간 유전체층의 형성을 용이하게 하기 위해, 본 발명자는 금속 레이아웃의 패턴 밀도를 증가시키는 특정 방법(관련된 컴퓨터 소프트웨어)을 개발하였다. 이 방법 및 관련된 소프트웨어는 주어진 금속 레이아웃을 취하고, 패턴 밀도를 증가시켜 균일한 두께를 촉진시키거나 레이아웃에 기초하여 금속층 상에 형성된 유전체층을 가로지르는 두께 변화를 감소시키도록 레이아웃의 개방 영역을 변경하거나 충전한다. 이들 방법 및 소프트웨어는 예컨대 도 1, 도 5 및 도 9에 도시된 도전성 구조의 형성을 용이하게 하는 데 사용될 수 있다.
이 예시 방법은 일반적으로 주어진 레이아웃을 반복적으로 평가하는 단계와, 레이아웃 내의 큰 개방 영역을 충전하도록 부동 금속을 추가하는 단계와, 최대 특징 간격 또는 간극 표준을 충족시키도록 기존의 금속 영역을 연장하거나 충전하는 단계를 수반한다. 도 11은 컴퓨터로 수행 가능한 프로그램으로서의 수행에 적당한 예시 방법의 플로우차트를 도시하고 있다.
특히, 플로우차트는 다수의 공정 또는 결정 블록(110, 120, 130, 140)을 포함한다. 예시 방법은 주어진 레이아웃을 평가하는 단계를 수반하는 공정 블록(110)에서 시작된다. 이는 부동 금속이 충전될 정도로 충분히 큰 개방(금속 배선이 형성되어 있지 않거나 비도전성인) 영역을 결정하는 단계와, 원하는 간격을 얻도록 추가 금속을 필요로 하는 활성 금속 영역을 확인하는 단계를 수반한다. 부동 금속은 단일 경로 또는 구성 요소에 커플링되지 않은 금속이고, 반면에 활성 금속은 단일 경로 또는 구성 요소에 커플링된 금속이다.
블록(110)을 수행한 후, 예시 방법은 블록(120)으로 진행되어 블록(110)에서 확인된 임의의 큰 영역에 부동 금속을 추가하는 단계를 수반한다.
설명을 위해, 도 12는 개방 영역(210)과 함께 활성 금속 영역(200)을 갖는 가상 레이아웃을 도시하고 있다. 일반적으로, 치수(A)가 치수(S1), 치수(S2) 및 L(최대 특징 간격 표준)의 합보다 크면, 예시 방법은 부동 금속 영역(220) 등의 부동 금속을 추가한다.
부동 금속을 추가한 후, 예시 방법은 도 11의 블록(120)에 표시된 바와 같이 활성 금속을 추가한다. 도 12는 예시 방법에 유익하다. 치수(B)가 치수(S1), 치수(S2) 및 L(최대 특징 간격 표준)의 합보다 작으면, 예시 방법은 추가된 활성 금속 영역(230)에 의해 나타낸 바와 같이 금속을 추가한다. 공정 블록(104)는 레이아웃 내의 노치를 충전하는 단계를 수반한다.
구체적으로, 예시 방법은 블록(130a 내지 130g)에 의해 표시된 바와 같이 활성(또는 비부동) 금속을 추가하는 반복 공정을 따른다.
블록(130a)는 현재의 활성 금속 내의 노치를 충전하는 단계를 수반한다. 도 13은 노치(310)를 갖는 가상 금속 레이아웃의 활성 금속 영역(300)을 도시하고 있다. 노치(310) 내에는 일련의 반복적으로 추가된 활성 금속 영역(320 내지 325)이 포함된다. 각각의 반복에서 추가된 금속의 양은 최소 표면적 표준을 사용하여 선택될 수 있거나 각각의 반복마다 동적으로 계산될 수 있다. 예시 실시예는 블록(310b)으로 진행되기 전에 충전될 때까지 노치에 금속을 반복적으로 추가한다. 그러나, 다른 실시예는 노치의 충전을 완료하도록 플로우차트에서 제1 루프를 통해 차후의 이동이나 반복에 따라 노치가 충전되기 전에 블록(310b)로 진행될 수 있다.
블록(130b)은 노치를 충전한 후의 활성 금속을 의미하는 현재의 활성 금속 내의 코너에서 충전하는 단계를 수반한다. 도 14는 코너(410)를 갖는 활성 금속 영역(400)과, 추가된 L자형 활성 금속 영역(420 내지 423)과, 직사각형 활성 금속 영역(424)을 도시하고 있다. (다른 실시예는 다른 형상의 활성 금속 영역을 추가한다.) 각각의 반복에서 추가된 금속의 양은 최소 표면적 또는 단일 치수 표준을 사용하여 선택될 수 있거나 각각의 반복마다 동적으로 계산될 수 있다. 예시 실시예는 블록(130c)으로 진행되기 전에 충전될 때까지 코너에 금속을 반복적으로 추가한다. 그러나, 다른 실시예는 노치의 충전을 완료하도록 내부 루프를 통한 차후의 이동에 따라 노치가 충전되기 전에 블록(310b)로 진행될 수 있다.
블록(130c)는 원하는 최대 간격 L 등의 원하는 간격을 달성하도록 인접한 활성 금속 영역의 대향 모서리들 사이에서 충전하는 단계를 수반한다. 도 15는 각각의 대향 모서리(510a, 520a)를 갖는 활성 금속 영역(510, 520)을 도시하고 있다. 예시 실시예는 원하는 최대 간격 L을 달성하도록 모서리(520a) 등의 모서리에 활성 금속 영역(521 내지 523) 등의 활성 금속 영역을 추가하는 단계를 수반한다. 그러나, 다른 실시예는 원하는 간격을 달성하도록 대향 모서리 모두에 활성 금속을 추가한다. 또 다른 실시예는 추가된 활성 금속 영역의 하나 이상의 치수를 결정하도록 대향 모서리의 길이를 보고 길이 중 하나 또는 모두를 사용한다.
기존의 활성 금속 영역의 대향 모서리들 사이를 충전한 후, 예시 방법은 도 11의 결정 블록(130d)로 진행된다. 이 블록은 활성 금속이 추가될 수 있는 지를 결정하는 단계를 수반한다. 정확하게는, 이는 이미 추가된 활성 금속에 의해 변경된 바에 따라 레이아웃을 평가하는 단계와, 원하는 최대 간격 표준을 위반하는 임의의 인접한 영역이 있는 지를 결정하는 단계를 수반한다. (어떤 예시 실시예는 용량성 효과 또는 크로스토크 문제가 다른 것보다 중요한 영역을 고려하도록 하나 이상의 최대 간격 표준을 포함한다.) 금속이 추가될 수 있다는 결정이 되면, 수행은 잔여 노치 등 내에 충전하도록 블록(130a)로 재진행된다. 어떠한 활성 금속도 최대 간격 표준을 충족시키도록 추가될 수 없다는 결정이 되면, 수행은 도 11의 블록(130e)로 진행된다.
블록(130e)는 변경된 레이아웃 세부 사항에서 활성 금속 영역의 하나 이상의 모서리(또는 모서리의 일부)를 이동시키는 단계(또는 재한정하는 단계)를 수반한다. 설명을 위해, 도 16은 각각의 모서리(610a, 620a)를 갖는 활성 금속 영역(610, 620)을 도시하고 있다. 이는 또한 모서리를 효과적으로 연장시키는 모서리(620a)에 대한 활성 금속 영역(630)의 추가를 도시하고 있다. 마찬가지로, 모서리(620a)는 활성 금속 영역(631, 632)의 반복 추가로 연장되었다. 이 추가는 동적이거나 정적인 단계적 크기를 사용하거나 한꺼번에 각각의 모서리에 대한 최적의 추가 크기를 계산함으로써 반복적으로 이루어질 수 있다. 예시 수행은 다음에 결정 블록(130f)로 진행된다.
결정 블록(130f)에서, 예시 방법은 금속이 레이아웃에 추가될 수 있는 지를 재결정한다. 금속이 추가될 수 있으면, 예시 방법은 공정 블록(104 내지 122)의 수행을 반복한다. 그러나, 어떠한 금속도 추가될 수 없으면, 이 방법은 제조 공정에서 사용되는 변경된 레이아웃을 출력하도록 공정 블록(140)으로 진행된다.
도 11의 예시 플로우차트에 명백하게 도시되어 있지는 않지만, 예시 방법은 반복될 때마다 앞으로 운반되는 레이아웃 데이터의 크기를 최소화하거나 감소시키도록 데이터 압축을 수행한다. 데이터 압축은 금속 레이아웃과 관련된 회로를 한정하는 셀의 개수와, 금속 레이아웃을 형성하는 데 필요한 계산 능력을 감소시킨다.
예시 압축 설계(compaction scheme)는 모든 어레이 배치를 단일 경우 배치(single instance placement)로 단순화한다. 예컨대, 3×4 행렬을 편입시킨 셀의 단일 어레이 배치는 단일 셀의 12개의 경우에 대해 단순화된다. 이는 레이아웃 또는 사용자 설정에 기초하여 어레이 코어 셀, 비아 또는 컨택 등의 특정 셀도 단순화한다. 또한, 임의의 다른 효과와 무관하게 소정 개수보다 작은 형상을 포함하는 셀을 단순화한다. 예컨대, 10개, 20개 또는 40개보다 작은 형상을 갖는 셀을 단순화할 수 있다. 마지막으로, 예시 압축 설계는 중복 형상 및 여분 데이터를 최소화하도록 형상들을 합병하고자 한다.
단순화의 적당하거나 최적의 정도는 예시 방법을 수행하는 컴퓨터의 처리 능력 및 메모리 용량에 주로 의존한다. 큰 코어 메모리 및 스왑 공간(swap space)을 갖는 빠른 컴퓨터는 셀마다 다수의 형상을 취급할 수 있고, 이와 같이 작은 메모리 및 스왑 공간을 갖는 느린 컴퓨터보다 단순화에 대한 적은 필요성을 갖는다. 극단적으로, 완전한 회로 레이아웃이 하나의 셀 내로 단순화될 수 있다.
주어진 레이아웃 설계가 형상들의 단일 평탄 리스트가 아니고 예컨대 서로에 대해 놓인 2개 이상의 셀을 포함하면, 패턴 충전 공정 중에 레이아웃 내로 원하지 않은 단락을 도입시킬 위험성을 감소시키는 추가의 예방 조치가 취해져야 한다. 예시 실시예에서, 이는 셀의 계층을 관리하는 단계를 수반한다.
예시 실시예는 각각의 셀이 전체 금속 충전 공정에 걸쳐 변하지 않는 관련된 충전 영역을 갖는 것을 인식하는 계층 관리 공정을 수행한다. 예시 관리 공정은 기초부터 모든 셀 의존성이 해결될 때까지 다음의 단계들을 수행하는 것을 수반한다. 각각의 셀 내의 각각의 경우에 대해, 이 공정은 주어진 경우와 관련된 셀의 임시의 독특한 사본을 형성한다. 그 후, 이 공정은 충전 영역 내에 있다면 다른 셀로부터 조사될 셀로 금속을 복사한다. 이 공정은 다음에 금속이 충전 영역 주위의 링부 내에 있다면 다른 셀로부터 그 셀로 금속을 복사한다. 다음에, 이 공정은 충돌 영역을 확인하고 추출하여 표시한다.
이러한 예시 패턴 충전 방법과 예시 실시예의 하나 이상의 충전 기술을 실시하는 다른 단순하거나 복잡한 방법은 도 1 내지 도 10을 사용하여 기재된 거의 평탄한 금속간 유전체층을 제조하는 방법과 조합하여 사용될 수 있다. 정확하게는, 특정 금속층을 위한 레이아웃을 한정하고 그 레이아웃에 기초하여 금속층을 형성한 다음에 그 금속층 상에 본 발명에 따라 거의 평탄한 금속간 유전체층을 형성하도록 본 발명에 따른 패턴 충전 방법을 사용할 수 있다. 이들 방법의 조합은 화학적 기계적 평탄화에 대한 필요성을 감소시키거나 회피하는 거의 평탄한 유전체층뿐만 아니라 하부 금속층의 조절된 패턴 충전 밀도 때문에 적은 두께 편차를 갖는 유전체층을 제조하는 것을 약속한다.
패턴 충전 방법을 편입시킨 예시 컴퓨터 시스템
도 17은 예시 패턴 충전 방법의 소프트웨어 실시를 담당하고 수행하는 예시 컴퓨터 시스템 또는 워크스테이션(42)을 도시하고 있다. 이 시스템(42)의 가장 적당한 특징부는 프로세서(44), 로컬 메모리(45) 및 데이터 저장 장치(46)를 포함한다. 또한, 시스템(42)은 디스플레이 장치(47) 및 사용자 인터페이스 장치(48)를 포함한다. 어떤 실시예는 분산된 프로세서 및 병렬 프로세서를 사용하고, 다른 실시예는 다음의 데이터 저장 장치 즉 ROM(read-only memory), RAM(random-access-memory), EEPROM(electrically-erasable and programmable-read-only memory), 광학 디스크 또는 플로피 디스크 중 하나 이상을 사용한다. 예시 디스플레이 장치는 컬러 모니터를 구비하고, 예시 사용자 인터페이스 장치는 키보드, 마우스, 조이스틱 또는 마이크로폰을 포함한다. 이와 같이, 본 발명은 컴퓨터 처리 플랫폼의 임의의 종류에 제한되지 않는다.
데이터 저장 장치(46)는 레이아웃 개발 소프트웨어(46a), 패턴 충전 소프트웨어(46b), 예시 입력 금속 레이아웃(46c) 및 예시 출력 금속 레이아웃(46d)을 포함한다. [소프트웨어(46a, 46b)는 네크워크 다운로드를 통해, 광학이나 자기 디스크 등의 컴퓨터로 판독 가능한 매체를 통해 또는 다른 소프트웨어 전달 방법을 통해 개별적으로 또는 조합하여 설치될 수 있다.) 예시 저장 장치는 하드 디스크 드라이브, 광학 디스크 드라이브 또는 플로피 디스크 드라이브를 포함한다. 예시 실시예에서, 소프트웨어(46b)는 레이아웃 개발 소프트웨어(46a)에 대해 부속 도구이고, 레이아웃(46c)은 소프트웨어(46a)를 사용하여 개발되었다. 그러나, 다른 실시예에서, 소프트웨어(46b)는 별도의 응용 프로그램으로서 작동하고, 레이아웃(46c)은 비상주 레이아웃 개발 소프트웨어에 의해 개발되었다. 적당한 레이아웃 개발 소프트웨어의 일반예는 카덴스 및 멘터 그래픽스(Cadence and Mentor Graphics.)로부터 입수 가능하다. 이와 같이, 본 발명은 레이아웃 개발 소프트웨어의 임의의 특정 종류에 제한되지 않는다.
예시 집적 메모리 회로
도 18은 본 발명의 범위 내에서 하나 이상의 거의 평탄한 금속간 유전체층 및/또는 금속층을 편입시킨 예시 집적 메모리 회로(50)를 도시하고 있다. 하나 이상의 메모리 회로와 유사한 회로(50)가 도 17의 시스템(42) 등의 다양한 컴퓨터 또는 컴퓨터 처리 시스템에서 사용될 수 있다.
주지되고 이해되는 원리에 따라 작동하는 메모리 회로(50)는 일반적으로 컴퓨터 시스템을 형성하도록 프로세서(도시되지 않음)에 커플링된다. 구체적으로, 회로(50)는 다수의 메모리 셀(53a, 53b, 53c, 53d)을 포함하는 메모리 어레이(52)와; 칼럼 어드레스 디코더(54) 및 로우 어드레스 디코더(55)와; 비트 라인(56a, 56b)과; 워드 라인(57a, 57b)과; 비트 라인(56a, 56b)에 종래 방식으로 커플링된 전압 감지 증폭기 회로(58)를 포함한다. (명확화를 위해, 도 18은 메모리 회로의 다수의 종래 요소를 생략하고 있다.)
당업계의 발전을 위해, 본 발명자는 화학적 기계적 평탄화의 사용 없이 거의 평탄한 금속간 유전체층을 제조하는 여러 방법을 제시하였다. 또한, 본 발명자는 균일한 두께로의 유전체막의 형성을 용이하게 하도록 금속 레이아웃을 변경하는 방법을 제시하였다. 금속 레이아웃을 변경하여 유전체층을 제조하는 이들 방법은 균일한 두께를 갖는 거의 평탄한 금속간 유전체층을 제조하도록 순차적으로 사용될 수 있다.
전술된 실시예는 본 발명을 수행하거나 실시하는 하나 이상의 수단을 설명하고 제시할 뿐이며, 발명의 범위를 제한하려는 것은 아니다. 본 발명을 수행하거나 실시하는 모든 수단을 포함하는 본 발명의 실제 범위는 다음의 청구의 범위 및 그 균등물에 의해서만 정해진다.

Claims (39)

  1. 금속층 상에 거의 평탄한 유전체막을 형성하는 방법에 있어서,
    소정의 최대 특징(feature) 간격을 갖는 금속층을 형성하는 단계와;
    TEOS계 절차를 사용하여 상기 금속층 상에 산화층을 형성하는 단계와;
    상기 산화층을 패싯 에칭하는 단계와;
    상기 산화층의 적어도 일부를 재유동시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 금속층을 형성하는 단계는 0.3 ㎛의 최대 특징 간격으로 금속층을 형성하는 단계를 포함하는 방법.
  3. 제1항에 있어서, 상기 금속층을 형성하는 단계는 금속 러너를 형성하는 단계를 포함하고, 상기 산화층을 형성하는 단계는 상기 금속 러너의 하나 이상의 측벽 상에 산화물을 형성하는 방법.
  4. 제1항에 있어서, 상기 산화층을 형성하는 단계는 제1 증착 속도로 TEOS계 절차를 사용하여 상기 산화층의 일부를 형성하는 단계와, 제1 증착 속도보다 작은 제2 증착 속도로 TEOS계 절차를 사용하여 상기 산화층의 일부를 형성하는 단계를 포함하는 방법.
  5. 제1항에 있어서, 상기 산화층을 형성하는 단계는 보이드를 형성하는 경향을 갖는 제1 증착 속도로 TEOS계 절차를 사용하여 상기 산화층의 일부를 형성하는 단계와, 실질적으로 어떠한 보이드도 형성하지 않거나 제1 증착 속도보다 적은 보이드를 형성하는 경향을 갖는 제2 증착 속도로 TEOS계 절차를 사용하여 상기 산화층의 일부를 형성하는 단계를 포함하는 방법.
  6. 제1항에 있어서, 금속층 내의 금속 특징들 사이의 간극과 중첩되는 상기 산화층 내의 임의의 트렌치의 엄격도(severity)를 감소시키도록 상기 산화층을 패싯 에칭하는 단계를 더 포함하는 방법.
  7. 금속층 상에 거의 평탄한 유전체막을 형성하는 방법에 있어서,
    단지 약 0.3 ㎛의 최대 특징 간격을 갖는 상기 금속층을 형성하는 단계와;
    상기 금속층 상에 제1 증착 속도로 TEOS계 절차를 사용하여 제1 산화층을 형성하는 단계와;
    제1 증착 속도보다 작은 제2 증착 속도로 TEOS계 절차를 사용하여 상기 제1 산화층 상에 제2 산화층을 형성하는 단계와;
    상기 제2 산화층을 패싯 에칭하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서, 상기 금속층 상에 측방향 에칭에 저항하는 막을 증착하는 단계를 더 포함하는 방법.
  9. 제8항에 있어서, 2개 이상의 산화물 스페이서들 사이에 대략 상기 소정의 최대 특징 간격보다 작은 유효 공간을 제공하도록 상기 금속층의 2개 이상의 금속 특징 상에 2개 이상의 산화물 스페이서를 형성하는 단계를 더 포함하는 방법.
  10. 제7항에 있어서, 제1 증착 속도는 보이드를 형성하는 경향을 갖고 제2 증착 속도는 제1 증착 속도보다 적은 보이드를 형성하는 경향을 갖는 방법.
  11. 제7항에 있어서, 상기 금속층 내의 금속 특징들 사이의 간극과 중첩되는 상기 제2 산화층 내의 임의의 트렌치의 엄격도를 감소시키도록 상기 제2 산화층을 패싯 에칭하는 단계를 더 포함하는 방법.
  12. 최대 특징 간격이 측방향 전기 커플링 문제 때문에 감소될 수 없는, 금속층 상에 거의 평탄한 유전체막을 제조하는 방법에 있어서,
    약 5 ㎛의 최대 특징 간격으로 금속 특징을 형성하는 단계와;
    약 5 ㎛보다 작은 유효 공간을 상기 금속층의 하나 이상의 금속 특징 상에 산화물 스페이서를 형성하는 단계와;
    상기 금속층 및 상기 산화물 스페이서 상에 실질적으로 보이드가 없는 산화층을 형성하도록 FLOW-FILL 절차를 수행하는 단계
    를 포함하는 방법.
  13. 제12항에 있어서, 상기 금속 패턴을 형성하는 단계는 금속층을 형성하는 단계와; 상기 금속층 상에 측방향 에칭에 저항하는 막을 증착하는 단계와; 상기 금속 패턴을 형성하도록 상기 금속층을 에칭하는 단계를 포함하는 방법.
  14. 제13항에 있어서, 측방향 에칭에 저항하는 상기 막은 TEOS, 산질화막인 방법.
  15. 제12항에 있어서, 상기 금속 패턴을 형성하는 단계는 큰 개방 영역을 회피하도록 넓은 세리프 특징을 구비한 패턴을 형성하는 단계를 포함하는 방법.
  16. 유전체층을 제조하는 방법에 있어서,
    보이드를 형성하는 경향을 갖는 제1 증착 속도로 유전체 재료를 증착하는 단계와;
    실질적으로 어떠한 보이드도 형성하지 않거나 제1 증착 속도보다 적은 보이드를 형성하는 경향을 갖는 제2 증착 속도로 상기 증착된 유전체 재료 상에 다른 유전체 재료를 증착하는 단계
    를 포함하는 방법.
  17. 제16항에 있어서, 상기 제1 증착 속도 및 상기 제2 증착 속도로 유전체 재료를 증착하는 단계는 TEOS계 절차를 사용하여 유전체 재료를 증착하는 단계를 포함하는 방법.
  18. 금속 레이아웃의 패턴 충전 밀도를 증가시키는 방법에 있어서,
    부동 금속으로 상기 금속 레이아웃의 개방 영역을 확인하여 충전하는 단계와;
    상기 금속 레이아웃의 노치를 확인하여 충전하는 단계와;
    상기 금속 레이아웃의 코너를 확인하여 충전하는 단계
    를 포함하는 방법.
  19. 제18항에 있어서, 상기 나열된 단계들은 나열된 순서대로 실행되는 방법.
  20. 제18항에 있어서, 상기 금속 레이아웃의 활성 금속 영역의 대향 모서리들 사이를 확인하여 충전하는 단계를 더 포함하는 방법.
  21. 계층적 금속 레이아웃 패턴 한정부의 패턴 충전 밀도를 증가시키는 방법에 있어서,
    제1 유도 금속 레이아웃 패턴 한정부를 한정하도록 상기 금속 레이아웃의 하나 이상의 노치, 내부 라인 및 코너를 확인하여 충전하는 단계와;
    상기 제1 유도 금속 레이아웃 패턴 한정부가 소정 패턴 충전 밀도를 갖는 지를 결정하는 단계와;
    제2 유도 금속 레이아웃 패턴 한정부를 한정하도록 상기 금속 레이아웃의 하나 이상의 노치 및 코너를 확인하여 충전하는 단계와;
    상기 제2 유도 금속 레이아웃 패턴 한정부가 소정 패턴 충전 밀도를 갖는 지를 결정하는 단계와;
    상기 제2 유도 금속 레이아웃이 상기 소정 패턴 충전 밀도를 갖지 않는다는 결정에 따라 상기 제2 유도 금속 레이아웃의 하나 이상의 모서리를 재한정하는 단계
    를 포함하는 방법.
  22. 제18항, 제19항, 제20항, 또는 제21항의 상기 방법을 실행하기 위해 지시부를 포함하는 컴퓨터로 판독 가능한 매체.
  23. 제1 내지 제17항 중의 어느 한항의 상기 방법의 실행에 기인하는 적어도 일부를 포함하는 집적 회로.
  24. 프로세서와;
    제1 내지 제17항 중의 어느 한항의 상기 방법의 실행에 기인하는 적어도 일부를 포함하는 적어도 하나의 집적 메모리 회로를 포함하는 시스템.
  25. 제24항에 있어서, 상기 프로세서는 디지털 신호 프로세서인 시스템.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
KR10-2002-7011717A 2000-03-07 2001-03-07 집적 회로 내에 거의 평탄한 유전체막을 제조하는 방법 KR100530296B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US18765800P 2000-03-07 2000-03-07
US60/187,658 2000-03-07

Publications (2)

Publication Number Publication Date
KR20020080474A KR20020080474A (ko) 2002-10-23
KR100530296B1 true KR100530296B1 (ko) 2005-11-22

Family

ID=22689906

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-7011717A KR100530296B1 (ko) 2000-03-07 2001-03-07 집적 회로 내에 거의 평탄한 유전체막을 제조하는 방법

Country Status (5)

Country Link
US (6) US6627549B2 (ko)
JP (2) JP2004501503A (ko)
KR (1) KR100530296B1 (ko)
AU (1) AU2001249109A1 (ko)
WO (1) WO2001067500A2 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100530296B1 (ko) * 2000-03-07 2005-11-22 마이크론 테크놀로지, 인크. 집적 회로 내에 거의 평탄한 유전체막을 제조하는 방법
US7135734B2 (en) 2001-08-30 2006-11-14 Micron Technology, Inc. Graded composition metal oxide tunnel barrier interpoly insulators
US6737346B2 (en) * 2002-08-29 2004-05-18 Micron Technology, Inc. Integrated circuit with modified metal features and method of fabrication therefor
US6780762B2 (en) 2002-08-29 2004-08-24 Micron Technology, Inc. Self-aligned, integrated circuit contact and formation method
JP4387654B2 (ja) * 2002-10-10 2009-12-16 パナソニック株式会社 半導体装置およびその製造方法
US7364997B2 (en) 2005-07-07 2008-04-29 Micron Technology, Inc. Methods of forming integrated circuitry and methods of forming local interconnects
US7544612B1 (en) * 2006-01-20 2009-06-09 Skyworks Solutions, Inc. Method and structure for reducing the effect of vertical steps in patterned layers in semiconductor structures
US7557002B2 (en) * 2006-08-18 2009-07-07 Micron Technology, Inc. Methods of forming transistor devices
US7648921B2 (en) * 2006-09-22 2010-01-19 Macronix International Co., Ltd. Method of forming dielectric layer
US7989322B2 (en) 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
US7723227B1 (en) 2009-03-24 2010-05-25 Micron Technology, Inc. Methods of forming copper-comprising conductive lines in the fabrication of integrated circuitry
US7989336B2 (en) * 2009-05-06 2011-08-02 Micron Technology, Inc. Methods of forming a plurality of conductive lines in the fabrication of integrated circuitry, methods of forming an array of conductive lines, and integrated circuitry
US8507304B2 (en) * 2009-07-17 2013-08-13 Applied Materials, Inc. Method of forming a group III-nitride crystalline film on a patterned substrate by hydride vapor phase epitaxy (HVPE)
US8575000B2 (en) 2011-07-19 2013-11-05 SanDisk Technologies, Inc. Copper interconnects separated by air gaps and method of making thereof
CN105755534B (zh) 2011-08-05 2019-01-08 住友电气工业株式会社 衬底、半导体器件及其制造方法

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5051917A (en) * 1987-02-24 1991-09-24 International Business Machines Corporation Method of combining gate array and standard cell circuits on a common semiconductor chip
US5304505A (en) * 1989-03-22 1994-04-19 Emanuel Hazani Process for EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells
US6109775A (en) * 1991-07-19 2000-08-29 Lsi Logic Corporation Method for adjusting the density of lines and contact openings across a substrate region for improving the chemical-mechanical polishing of a thin-film later disposed thereon
US5252520A (en) * 1991-10-31 1993-10-12 At&T Bell Laboratories Integrated circuit interlevel dielectric wherein the first and second dielectric layers are formed with different densities
US5441915A (en) * 1992-09-01 1995-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Process of fabrication planarized metallurgy structure for a semiconductor device
US5503882A (en) 1994-04-18 1996-04-02 Advanced Micro Devices, Inc. Method for planarizing an integrated circuit topography
US5461003A (en) 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
US5552996A (en) * 1995-02-16 1996-09-03 International Business Machines Corporation Method and system using the design pattern of IC chips in the processing thereof
US5636133A (en) * 1995-05-19 1997-06-03 International Business Machines Corporation Efficient generation of fill shapes for chips and packages
US5776834A (en) * 1995-06-07 1998-07-07 Advanced Micro Devices, Inc. Bias plasma deposition for selective low dielectric insulation
US5597668A (en) * 1995-07-19 1997-01-28 Vlsi Technology, Inc. Patterned filled photo mask generation for integrated circuit manufacturing
EP0766291A1 (en) 1995-08-01 1997-04-02 Texas Instruments Incorporated Integrated circuit insulator and method
US5641712A (en) * 1995-08-07 1997-06-24 Motorola, Inc. Method and structure for reducing capacitance between interconnect lines
US5518959A (en) * 1995-08-24 1996-05-21 Taiwan Semiconductor Manufacturing Company Method for selectively depositing silicon oxide spacer layers
US5858876A (en) 1996-04-01 1999-01-12 Chartered Semiconductor Manufacturing, Ltd. Simultaneous deposit and etch method for forming a void-free and gap-filling insulator layer upon a patterned substrate layer
US5814555A (en) * 1996-06-05 1998-09-29 Advanced Micro Devices, Inc. Interlevel dielectric with air gaps to lessen capacitive coupling
US5763955A (en) * 1996-07-01 1998-06-09 Vlsi Technology, Inc. Patterned filled layers for integrated circuit manufacturing
US6599847B1 (en) 1996-08-27 2003-07-29 Taiwan Semiconductor Manufacturing Company Sandwich composite dielectric layer yielding improved integrated circuit device reliability
US5790417A (en) * 1996-09-25 1998-08-04 Taiwan Semiconductor Manufacturing Company Ltd. Method of automatic dummy layout generation
US5923563A (en) * 1996-12-20 1999-07-13 International Business Machines Corporation Variable density fill shape generation
US5854125A (en) * 1997-02-24 1998-12-29 Vlsi Technology, Inc. Dummy fill patterns to improve interconnect planarity
US6100205A (en) 1997-04-02 2000-08-08 United Microelectronics Corp. Intermetal dielectric layer formation with low dielectric constant using high density plasma chemical vapor deposition process
US5968610A (en) * 1997-04-02 1999-10-19 United Microelectronics Corp. Multi-step high density plasma chemical vapor deposition process
US5872058A (en) * 1997-06-17 1999-02-16 Novellus Systems, Inc. High aspect ratio gapfill process by using HDP
US6080672A (en) 1997-08-20 2000-06-27 Micron Technology, Inc. Self-aligned contact formation for semiconductor devices
US6081272A (en) * 1997-09-30 2000-06-27 Intel Corporation Merging dummy structure representations for improved distribution of artifacts in a semiconductor layer
US6251470B1 (en) 1997-10-09 2001-06-26 Micron Technology, Inc. Methods of forming insulating materials, and methods of forming insulating materials around a conductive component
US6136687A (en) 1997-11-26 2000-10-24 Integrated Device Technology, Inc. Method of forming air gaps for reducing interconnect capacitance
US6087724A (en) * 1997-12-18 2000-07-11 Advanced Micro Devices, Inc. HSQ with high plasma etching resistance surface for borderless vias
US6093631A (en) * 1998-01-15 2000-07-25 International Business Machines Corporation Dummy patterns for aluminum chemical polishing (CMP)
US5949143A (en) * 1998-01-22 1999-09-07 Advanced Micro Devices, Inc. Semiconductor interconnect structure with air gap for reducing intralayer capacitance in metal layers in damascene metalization process
US6189130B1 (en) * 1998-04-30 2001-02-13 International Business Machines Corporation System and method for determining density maps in hierarchical designs
US6030881A (en) 1998-05-05 2000-02-29 Novellus Systems, Inc. High throughput chemical vapor deposition process capable of filling high aspect ratio structures
US6223331B1 (en) 1998-07-30 2001-04-24 Micron Technology, Inc. Semiconductor circuit design method for employing spacing constraints and circuits thereof
US6274479B1 (en) * 1998-08-21 2001-08-14 Micron Technology, Inc Flowable germanium doped silicate glass for use as a spacer oxide
US6262435B1 (en) * 1998-12-01 2001-07-17 Marina V. Plat Etch bias distribution across semiconductor wafer
US6319818B1 (en) * 1999-01-04 2001-11-20 International Business Machines Corporation Pattern factor checkerboard for planarization
US6691297B1 (en) * 1999-03-04 2004-02-10 Matsushita Electric Industrial Co., Ltd. Method for planning layout for LSI pattern, method for forming LSI pattern and method for generating mask data for LSI
US6255162B1 (en) * 1999-03-16 2001-07-03 United Microelectronics Corp. Method of gap filling
US6305000B1 (en) * 1999-06-15 2001-10-16 International Business Machines Corporation Placement of conductive stripes in electronic circuits to satisfy metal density requirements
US6396158B1 (en) * 1999-06-29 2002-05-28 Motorola Inc. Semiconductor device and a process for designing a mask
US6174808B1 (en) 1999-08-04 2001-01-16 Taiwan Semiconductor Manufacturing Company Intermetal dielectric using HDP-CVD oxide and SACVD O3-TEOS
US6323113B1 (en) * 1999-12-10 2001-11-27 Philips Electronics North America Corporation Intelligent gate-level fill methods for reducing global pattern density effects
US6436807B1 (en) * 2000-01-18 2002-08-20 Agere Systems Guardian Corp. Method for making an interconnect layer and a semiconductor device including the same
KR100530296B1 (ko) * 2000-03-07 2005-11-22 마이크론 테크놀로지, 인크. 집적 회로 내에 거의 평탄한 유전체막을 제조하는 방법
US6531412B2 (en) * 2001-08-10 2003-03-11 International Business Machines Corporation Method for low temperature chemical vapor deposition of low-k films using selected cyclosiloxane and ozone gases for semiconductor applications

Also Published As

Publication number Publication date
US20060246736A1 (en) 2006-11-02
WO2001067500A3 (en) 2002-02-14
US20040061196A1 (en) 2004-04-01
US6627549B2 (en) 2003-09-30
US20050023695A1 (en) 2005-02-03
AU2001249109A1 (en) 2001-09-17
JP2007189236A (ja) 2007-07-26
US7235865B2 (en) 2007-06-26
US20060001022A1 (en) 2006-01-05
US20060261435A1 (en) 2006-11-23
US20010053612A1 (en) 2001-12-20
US7125800B2 (en) 2006-10-24
WO2001067500A2 (en) 2001-09-13
JP2004501503A (ja) 2004-01-15
KR20020080474A (ko) 2002-10-23

Similar Documents

Publication Publication Date Title
US20060261435A1 (en) Methods for making nearly planar dielectric films in integrated circuits
US5441915A (en) Process of fabrication planarized metallurgy structure for a semiconductor device
US8136070B2 (en) Shallow trench isolation dummy pattern and layout method using the same
KR20010086341A (ko) 반도체 장치 및 그 제조 방법과, 레이아웃 제조 방법
JP2013533611A (ja) ピッチを２倍にするリソグラフィ方法
CN100375267C (zh) 制造半导体器件的方法
US5580826A (en) Process for forming a planarized interlayer insulating film in a semiconductor device using a periodic resist pattern
US7109091B2 (en) Method for processing a substrate to form a structure
US20030042611A1 (en) Semiconductor device and method for manufacturing the same
US6867498B2 (en) Metal line layout of an integrated circuit
US6232043B1 (en) Rule to determine CMP polish time
US7279267B2 (en) Method for manipulating the topography of a film surface
KR100756864B1 (ko) 반도체 소자의 절연막 형성 방법
KR20010063640A (ko) 반도체 소자의 층간 절연막 형성방법
KR20010035659A (ko) 반도체장치의 캐패시턴스 감소방법
KR100949899B1 (ko) 반도체 소자의 커패시터 제조 방법
JPH08335629A (ja) 層間絶縁膜の形成方法
KR20050049634A (ko) 반도체 소자의 제조 방법
JPH03151636A (ja) 絶縁膜の平坦化方法
KR20090003723A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121019

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131022

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161019

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20171018

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20181030

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20191106

Year of fee payment: 15