KR20090003723A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판에 일정하게 이격된 패턴을 형성하는 단계와, 상기 패턴 상에 제1절연막 및 제2절연막의 이중막 구조를 갖는 스페이서 막을 형성하는 단계와, 상기 패턴을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 패턴들 사이의 공간에 형성된 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 비트라인용 도전막
104 : 하드마스크막 106 : 비트라인
108 : 제1절연막 110 : 제2절연막
114 : 층간절연막 116 : 스토리지 노드 콘택 플러그용 도전막
H : 콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 반도체 소자의 미세 패턴 형성시, 그 형성 공정을 용이하게 수행할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 콘택홀을 포함한 각종 패턴들은 포토리소그라피(Photolithography) 공정을 통해 형성된다. 이러한 포토리소그라피 공정은, 주 지된 바와 같이, 감광막 패턴을 형성하는 공정과 상기 감광막 패턴을 마스크로해서 피식각층을 식각하는 공정을 포함한다.
또한, 상기 감광막 패턴을 형성하는 공정은 피식각층 상에 감광막을 도포하는 공정과, 특정 노광 마스크를 이용하여 상기 감광막을 선택적으로 노광하는 공정 및 소정의 화학용액으로 노광되거나 또는 노광되지 않은 감광막 부분을 제거하는 현상 공정으로 구성된다.
한편, 반도체 소자의 집적도가 증가됨에 따라 패턴 크기의 축소가 수반되고 있는 실정에서, 상기 포토리소그라피 공정에 대한 기술 개발도 활발하게 진행되고 있다.
여기서, 현재의 미세 패턴 형성 기술은 노광장치에서 사용되는 광원을 짧은 파장의 것을 선택하는 방법으로 진행되어 왔다. 예를들면, 기존의 노광장치는 광원으로서 G-line(λ=435㎚) 또는 I-line(λ=365㎚)을 주로 사용하여 왔으나, 이러한 광원들은 분해능 한계로 인해 고집적 소자에서 요구되는 미세 선폭의 패턴을 형성하기가 곤란하게 되었다.
그래서, 최근에는 상기 광원들보다 더 짧은 파장을 갖는 KrF(λ=248㎚) 또는 ArF(λ=193㎚) 등을 노광장치의 광원으로 이용하게 되었으며, 더 나아가, 전자빔, 이온빔 및 X-ray와 같은 비광학적 광원도 이용하게 되었다.
그러나, 상기한 방법은 그 이용이 용이하다는 잇점은 있지만, 반도체 소자가 점점 고집적화되면서, 칩 사이즈 감소에 의한 생산성을 증가시키고, 반도체의 속도 및 소비전력이 감소하는 반도체 소자의 디자인 룰 감소 추세에 따라, 장비에 소요 되는 투자 비용이 매우 크므로, 실질적으로 그 적용에는 어려움이 있다.
그런데, 상기와 같은 디자인 룰의 감소는 반도체 소자의 패턴 형성시, 선폭은 감소하는 반면에 공정에 요구되는 수직방향 높이는 그 만큼 감소하지 않기 때문에 패턴의 종횡비(Aspect Ratio)는 선폭의 감소 속도보다 더 빠른 속도로 증가하게 된다.
따라서, 후속의 박막 형성 과정 중에 유발되는 스트레스에 의해 패턴이 휘어지거나 쓰러지는 문제가 발생하게 되어, 상기 패턴 사이의 공간에 형성되는 콘택홀의 패터닝 공정 상에서의 불량이 발생하거나, 또는 절연되어야 할 배선 간이 접촉하여 브릿지(Bridge)가 발생하게 된다.
예컨대, 측벽에 질화막과 같은 물질로 이루어진 스페이서가 형성된 비트라인의 경우에 있어서, 상기 이웃한 비트라인 간의 공간에 콘택홀을 형성하기 위해 상기 비트라인들을 덮도록 HDP(High Density Plasma)막 또는 SOG(Spin On Coating)막과 산화막을 형성하는 것이 일반적이다.
그런데, 상기 HDP의 경우 비트라인 측벽에 증착되는 막의 두께 변화가 심하고, SOG막의 경우 막 코팅 후 큐어링 및 어닐링 공정을 수행 하는 과정에서 부피 변화가 크기 때문에 상기 HDP막 및 SOG막의 경우 갭-필(Gap-Fill) 특성은 우수한 반면 스트레스 측면에서는 특성이 우수하지 않기 때문에, 상기 이웃한 비트라인 간의 공간에 스토리지 노드 콘택 홀을 형성하기 위한 공정 중, 상기 HDP막과 비트라인 간의 열팽창계수 차이 또는 상기 SOD막의 부피 변화에 의하여 비트라인에 그 불균일한 스트레스가 가해지게 되어, 상기 비트라인이 한쪽으로 기울어지거나, 또는 상기 비트라인이 쓰러지게 되는 문제점이 발생하게 된다.
한편, 상기와 같은 비트라인의 기울어짐 또는 쓰러짐을 방지하기 위해 상기 비트라인의 스페이서를 두껍게 형성하게 되면, 상기 스토리지 노드 콘택 홀의 식각이 어렵게 되어, 상기 스토리지 노드 콘택홀에서의 낫 오픈 페일(Not Open Fail)과 같은 불량이 발생하게 된다.
본 발명은, 패턴의 쓰러짐을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 상기와 같이 패턴의 쓰러짐을 방지함과 아울러, 콘택홀의 형성 공정을 용이하게 수행할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판에 일정하게 이격된 패턴을 형성하는 단계; 상기 패턴 상에 제1절연막 및 제2절연막의 이중막 구조를 갖는 스페이서 막을 형성하는 단계; 상기 패턴을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계; 및 상기 패턴들 사이의 공간에 형성된 층간절연막을 식각하여 콘택홀을 형성하는 단계;를 포함한다.
상기 제1절연막은 10∼400Å의 두께로 형성한다.
상기 제1절연막은 질소가 함유된 막으로 형성한다.
상기 제2절연막은 50∼500Å의 두께로 형성한다.
상기 제2절연막은 산소가 함유된 막으로 형성한다.
상기 제1절연막은 상기 제2절연막 보다 식각 속도가 느린 막으로 형성ㅍ
상기 패턴 상에 제1절연막 및 제2절연막의 이중막 구조를 갖는 스페이서막을 형성하는 단계는, 상기 제1절연막 및 제2절연막의 이중막 구조를 갖는 스페이서막을 에치-백(Etch-Back)하여 스페이서를 형성하는 단계;를 더 포함한다.
상기 층간절연막은 HDP(High Density Plasma), SOD(Spin On Dielectric) 및 CVD(Chemical Vapor Deposition) 중 어느 하나의 방식으로 형성한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 다수의 비트라인을 형성하는 단계; 상기 비트라인의 상에 제1절연막 및 제2절연막으로 이루어진 스페이서막을 형성하는 단계; 상기 스페이서를 포함한 비트라인 사이의 공간을 매립하도록 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 각 비트라인 사이의 반도체 기판 부분을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 도전막으로 매립하여 스토리지 노드 콘택 플러그를 형성하는 단계;를 포함한다.
상기 제1절연막은 10∼400Å의 두께로 형성한다.
상기 제1절연막은 질소가 함유된 막으로 형성한다.
상기 제2절연막은 50∼500Å의 두께로 형성한다.
상기 제2절연막은 산소가 함유된 막으로 형성한다.
상기 제1절연막은 상기 제2절연막 보다 식각 속도가 느린 막으로 형성한다.
상기 비트라인의 상에 제1절연막 및 제2절연막으로 이루어진 스페이서막을 형성하는 단계는, 상기 제1절연막 및 제2절연막의 이중막 구조를 갖는 스페이서막 을 에치-백하여 스페이서를 형성하는 단계;를 더 포함한다.
상기 층간절연막은 HDP(High Density Plasma), SOD(Spin On Dielectric) 및 CVD(Chemical Vapor Deposition) 중 어느 하나의 방식으로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 반도체 소자의 패턴 형성 방법에 있어서, 패턴 측벽에 질화막을 형성하고, 상기 질화막 상에 산화막을 형성하여, 상기 질화막 및 산화막의 이중막으로 상기 패턴의 스페이서를 형성한다. 또한, 상기 산화막은 상기 패턴 사이의 공간에 콘택 홀 형성을 위한 식각 공정 시 제거된다.
이렇게 하면, 상기와 같이 질화막과 산화막의 이중막 구조를 갖는 스페이서를 패턴 측벽에 형성함으로써, 상기 패턴 사이의 공간에 콘택홀 형성을 공정 수행 시, 상기 패턴 사이의 공간에 콘택홀 형성을 위한 절연막 형성에의 그 스트레스가 발생하여도, 상기 절연막 형성 전에 먼저 충분한 두께로 형성된 상기 스페이서에 의해 패턴의 종횡비가 낮아졌으므로, 그에 따른, 패턴의 기울어짐 및 쓰러짐을 방지할 수 있다.
또한, 상기와 같이 스페이서를 충분한 두께로 형성함으로써, 콘택홀 형성을 위한 식각 공정 시, 스페이서의 소실에 따라 유발된 배선의 노출로 인한 배선 간의 브릿지를 방지할 수 있다.
자세하게, 도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소자분리막 및 게이트와 같은 하부구조물(도시안됨)이 구비된 반도체 기판(100) 상에 비트라인용 도전막(102) 및 하드마스크막(104)을 형성하고, 상기 하드마스크막(104) 및 비트라인용 도전막(102)을 식각하여 다수의 비트라인(106)을 형성한다.
도 1b를 참조하면, 상기 비트라인(106)이 형성된 반도체 기판(100)의 상기 비트라인(100) 표면 상에 제1절연막(108)을 형성한다. 상기 제1절연막(108)은 10∼400Å 정도의 두께를 갖는 질소가 함유된 막으로 형성한다.
도 1c를 참조하면, 상기 제1절연막(108) 상에 상기 제1절연막(108)의 프로파일을 따라 제2절연막(110)을 형성한다. 상기 제2절연막(110)은 50∼500Å 정도의 두께를 갖는 산소가 함유된 막으로 형성한다. 또한, 상기 제2절연막(110)은 상기 제1절연막(108) 보다 식각 속도가 빠른 막으로 형성하는 것이 바람직하다.
도 1d를 참조하면, 상기 비트라인(106)의 양 측벽에만 잔류되도록 상기 제2절연막(110) 및 제1절연막(108)을 에치-백(Etch- Back)하여 상기 제1절연막(108) 및 제2절연막(110)의 이중막 구조를 갖는 스페이서를 형성한다.
그런다음, 상기 제1절연막(108) 및 제2절연막(110)의 이중막 구조를 갖는 스페이서가 형성된 비트라인(106)을 포함한 반도체 기판(100) 상에 상기 스페이서를 포함한 비트라인(106) 사이의 공간을 매립하도록 층간절연막(114)을 형성한다. 상기 층간절연막(114)은 HDP(High Density Plasma), SOD(Spin On Dielectric) 및 CVD(Chemical Vapor Deposition) 중 어느 하나의 방식을 이용하여 형성한다.
도 1e를 참조하면, 상기 스페이서를 포함한 비트라인(106) 사이의 공간 내부에 형성된 층간절연막(114)을 식각하여 콘택홀(H)을 형성한다. 이때, 상기 콘택홀(H) 형성을 위한 층간절연막(114) 식각시, 이중막 구조를 갖는 스페이서의 상기 제2절연막(110)도 함께 제거된다.
이어서, 상기 콘택홀(H)을 스토리지 노드 콘택 플러그용 도전막(116)으로 매립하여, CMP(Chemical Mechanical Polishing)한 다음 스토리지 노드 콘택 플러그를 형성한다.
전술한 바와 같이 본 발명은, 질화막과 산화막의 이중막 구조를 갖는 스페이서를 비트라인과 같은 패턴 측벽에 형성함으로써, 상기 패턴 사이의 공간에 콘택홀 형성 공정 중, 스트레스가 발생하여도 충분한 두께로 형성된 상기 스페이서에 의해 패턴의 종횡비가 낮아졌으므로, 그에 따른, 패턴의 기울어짐 및 쓰러짐을 방지할 수 있다.
또한, 상기와 같이 스페이서를 충분한 두께로 형성함으로써, 콘택홀 형성을 위한 식각 공정 시, 스페이서의 소실에 따라 유발된 배선의 노출로 인한 배선 간의 브릿지를 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 비트라인의 형성방법에 관해서 예를 들어 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 게이트 및 배선과 같은 라인 타입의 패터닝 공정 수행시에서의 모든 스페이서에 대해서도 적용할 수 있다.
또한, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한 도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 반도체 소자의 제조방법에 있어서, 질화막과 산화막의 이중막 구조를 갖는 스페이서를 패턴 측벽에 형성하여 상기 패턴 사이의 공간에 콘택홀 형성 공정 시, 패턴과 절연막 간의 열 팽창계수 차이에 의한 스트레스가 발생하여도, 최초 충분한 두께로 형성된 상기 스페이서에 의해 패턴의 종횡비를 감소시킬 수 있으므로, 따라서, 패턴의 기울어짐 및 쓰러짐을 방지할 수 있다.
또한, 본 발명은 상기와 같이 스페이서를 충분한 두께로 형성함으로써, 스페이서의 소실에 따라 유발된 배선의 노출로 인한 배선 간의 브릿지를 방지할 수 있다.
Claims (16)
- 반도체 기판에 일정하게 이격된 패턴을 형성하는 단계;상기 패턴 상에 제1절연막 및 제2절연막의 이중막 구조를 갖는 스페이서막을 형성하는 단계;상기 패턴을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계; 및상기 패턴들 사이의 공간에 형성된 층간절연막을 식각하여 콘택홀을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1절연막은 10∼400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1절연막은 질소가 함유된 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2절연막은 50∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2절연막은 산소가 함유된 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1절연막은 상기 제2절연막 보다 식각 속도가 느린 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 패턴 상에 제1절연막 및 제2절연막의 이중막 구조를 갖는 스페이서막을 형성하는 단계는,상기 제1절연막 및 제2절연막의 이중막 구조를 갖는 스페이서막을 에치-백(Etch-Back)하여 스페이서를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 층간절연막은 HDP(High Density Plasma), SOD(Spin On Dielectric) 및 CVD(Chemical Vapor Deposition) 중 어느 하나의 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판 상에 다수의 비트라인을 형성하는 단계;상기 비트라인의 상에 제1절연막 및 제2절연막으로 이루어진 스페이서막을 형성하는 단계;상기 스페이서를 포함한 비트라인 사이의 공간을 매립하도록 반도체 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 각 비트라인 사이의 반도체 기판 부분을 노출시키는 콘택홀을 형성하는 단계; 및상기 콘택홀을 도전막으로 매립하여 스토리지 노드 콘택 플러그를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 제1절연막은 10∼400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 제1절연막은 질소가 함유된 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 제2절연막은 50∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 제2절연막은 산소가 함유된 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 제1절연막은 상기 제2절연막 보다 식각 속도가 느린 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 비트라인의 상에 제1절연막 및 제2절연막으로 이루어진 스페이서막을 형성하는 단계는,상기 제1절연막 및 제2절연막의 이중막 구조를 갖는 스페이서막을 에치-백하여 스페이서를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 층간절연막은 HDP(High Density Plasma), SOD(Spin On Dielectric) 및 CVD(Chemical Vapor Deposition) 중 어느 하나의 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070066631A KR20090003723A (ko) | 2007-07-03 | 2007-07-03 | 반도체 소자의 제조방법 |
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|---|---|
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ID=40486305
Family Applications (1)
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-
2007
- 2007-07-03 KR KR1020070066631A patent/KR20090003723A/ko not_active Application Discontinuation
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