CN102034755B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体器件及其制造方法。该半导体器件包括半导体基板，所述半导体基板具有限定有源区的沟槽。在有源区的沿着纵向延伸的侧壁上形成壁氧化物，并且在沟槽中形成元件隔离层。制造半导体器件的方法包括：在半导体基板上形成线形的第一沟槽以限定有源区；在第一沟槽的表面上形成壁氧化物；形成将有源区分成多个有源区的第二沟槽；以及用元件隔离层填充沟槽。

Description

半导体器件及其制造方法
技术领域
本发明整体涉及半导体器件及其制造方法，更具体地说，涉及具有位于半导体基板上的壁氧化物的半导体器件及其制造方法。
背景技术
典型的半导体存储器件包括具有多个存储单元(cell，又称为晶胞)的单元区域。在增加半导体存储器件的容量(即增加存储容量)时，需要额外的图案。然而，对微型化的要求需要减小或者至少限制单元区域的尺寸。相应地，单元区域必须是高度集成的以保证期望的存储容量，因此需要在单元区域的有限可用空间内形成更多图案。因此，缩小该图案的临界尺寸(例如，线宽)以减小图案占据的空间。为了形成具有微小临界尺寸的图案，必须改进用于形成该图案的光刻工序。
在典型的光刻工序中，首先在基板的上侧涂覆光阻剂(photoresist，又称为光刻胶或光致抗蚀剂)。利用波长为365nm、248nm、193nm、153nm等的光源，借助限定微图案的曝光掩模对光阻剂执行曝光工序。然后，利用显影工序来形成限定微图案的光阻图案。根据光源的波长(λ)和数值孔径(NA)确定该光刻工序的分辨率。通常，分辨率是对紧密地间隔开的特征进行区分的能力的度量，并且光刻工序中的分辨率极限(R)由如下公式表示：R＝K1×λ/NA。
在上述公式中，K1是工序常数(也称为工序因子)。为了改善分辨率极限(R)，应该使波长更短，NA更高，并且常数K1更小。常数K1具有物理极限，并且几乎不能借助普通方法使其值有效地减小。因此，通过减小工序常数K1来改善分辨率是困难的。为了使用更短的波长，需要开发对短波长具有高反应性的光阻材料以及应用短波长的曝光装置；因此难以利用更短的波长形成临界尺寸减小的微图案。
双重图案化技术(DPT)是可以使用现有的工具来形成微小图案的光刻技术。在DPT中，图案被分成两个掩模以获得高分辨率。另一种技术是与双重图案化技术类似但是不需要双重曝光或双重图案化工序的间隔物图案化技术(SPT)。
发明内容
本发明的实施例包括半导体器件及其制造方法，其中，可以保证半导体器件的有源区的尺寸、可以减小存储节点触点的电阻、并且可以减小半导体器件的临界尺寸。
在本发明的实施例中，一种制造半导体器件的方法包括：在半导体基板上形成线形的第一沟槽；在所述第一沟槽的表面上形成壁氧化物；用氧化物层填充形成有所述壁氧化物的第一沟槽以形成线形的有源区；以均一的间隔形成第二沟槽，所述第二沟槽将所述线形的有源区分开；以及用氧化物层填充所述第二沟槽。
根据本发明实施例的制造半导体器件的方法还可以包括：在所述第一沟槽的表面上形成所述壁氧化物之后，在形成有所述壁氧化物的第一沟槽的表面上形成衬垫氮化物层和衬垫氧化物层。将所述氧化物层填充到所述第一沟槽中的步骤可以包括：在包括所述第一沟槽的半导体基板上沉积所述氧化物层；以及用所述半导体基板作为蚀刻停止层执行CMP并移除位于所述第一沟槽的上部的所述氧化物层。所述氧化物层可以包括电介质旋涂(SOD)氧化物层、高密度等离子体(HDP)氧化物层和大纵横比工序(HARP)氧化物层中的一个或多个。将所述氧化物层填充到所述第二沟槽中的步骤可以包括：在包括所述第二沟槽的半导体基板上沉积所述氧化物层；以及用所述半导体基板作为蚀刻停止层执行CMP并移除位于所述第二沟槽的上部的所述氧化物层。
形成所述第一沟槽的步骤可以包括：在所述半导体基板上形成硬掩模层；在所述硬掩模层上形成间隔物；以及用所述间隔物作为掩模蚀刻所述硬掩模层和所述半导体基板。
形成所述硬掩模层的步骤可以包括：在所述半导体基板上形成第一非晶碳层、第一氧氮化硅层、多晶硅层、第二非晶碳层和第二氧氮化硅层。形成所述间隔物的步骤可以包括：在所述硬掩模层上形成隔开物；在包括所述隔开物的整个表面上沉积氧化物层之后执行回蚀工序，并且在所述隔开物的侧面上形成间隔物；以及移除所述隔开物。
根据本发明实施例的制造半导体器件的方法还可以包括：在形成所述间隔物之后，在所述半导体基板的外围区域上形成图案。
形成所述第一沟槽的步骤可以包括：在所述半导体基板上形成第一非晶碳层、第一氧氮化硅层、多晶硅层、第二非晶碳层和第二氧氮化硅层；在所述第二氧氮化硅层上形成光阻图案；用所述光阻图案作为掩模来蚀刻所述第二氧氮化硅层和所述第二非晶碳层，并通过移除所述光阻图案和所述第二氧氮化硅层来形成隔开物；在所述隔开物和所述多晶硅层上沉积氧化物层之后执行回蚀工序，并在所述隔开物的侧面上形成间隔物；移除所述隔开物；以及用所述间隔物作为掩模来蚀刻所述第一氧氮化硅层、所述第一非晶碳层和所述半导体基板，并移除所述间隔物、所述第一氧氮化硅层和所述第一非晶碳层。
根据本发明实施例的制造半导体器件的方法还可以包括：在形成所述第二沟槽之后，形成与所述有源区交叉的栅极。根据本发明实施例的制造半导体器件的方法还可以包括：在形成所述第二沟槽之后，在所述有源区的存储节点触点区域中形成存储节点触点。
根据本发明的另一个实施例，一种制造半导体器件的方法包括：形成元件隔离层，从而将氧化物层填充到具有预定深度的沟槽中以在半导体基板中限定有源区；以及在与所述元件隔离层接触的有源区表面之中，仅在所述有源区的短轴方向的侧壁上形成壁氧化物。
根据本发明的一个实施例，一种半导体器件包括：元件隔离层，其包含埋入到具有预设深度的沟槽中的氧化物层并在半导体基板中限定有源区；以及壁氧化物，在与所述元件隔离层接触的有源区表面之中，所述壁氧化物仅形成在所述有源区的短轴方向的侧壁上。
所述沟槽可以包括：线形的第一沟槽，其形成在半导体基板上；以及第二沟槽，其以均一的间隔将线形的所述有源区分开。埋入到所述第一沟槽中的所述氧化物层可以包括电介质旋涂(SOD)氧化物层、高密度等离子体(HDP)氧化物层和大纵横比工序(HARP)氧化物层中的一个或多个。埋入到所述第二沟槽中的所述氧化物层可以包括电介质旋涂(SOD)氧化物层、高密度等离子体(HDP)氧化物层和大纵横比工序(HARP)氧化物层中的一个或多个。
根据本发明实施例的半导体器件还可以包括在所述沟槽的形成有所述壁氧化物的表面上形成的衬垫氮化物层和衬垫氧化物层。根据本发明实施例的半导体器件还可以包括与所述有源区交叉的栅极。根据本发明实施例的半导体器件还可以包括形成于所述有源区的存储节点触点区域中的存储节点触点。
附图说明
图1a和图1b是示出根据本发明示例性实施例的半导体器件的制造方法的平面图。
图2a和图2b是分别沿着图1a中的线A-A’和图1b中的线B-B’截取的剖视图。
图3a至图3d是示出根据本发明示例性实施例的半导体器件的制造方法的平面图。
图4是与本发明的实施例进行比较的平面图。
图5a至图5f是示出根据本发明示例性实施例的半导体器件的制造方法的剖视图。
具体实施方式
下面，参考附图详细描述本发明的实施例。
图1a和图1b是示出根据本发明示例性实施例的半导体器件的制造方法的平面图。
参考图1a，半导体器件包括：有源区20，其中形成例如栅极、源极和漏极以作为一个单元进行操作；以及沟槽30，其用于将元件隔离开，在该沟槽中填充有元件隔离层36(参见图1b)以使有源区20彼此隔离。元件隔离层36是绝缘层，例如氧化物层。用元件隔离层36填充沟槽30的方法的实例是浅槽隔离法(STI)。此外，在用元件隔离层36填充沟槽30之前，执行壁氧化工序来移除有源区20中的等离子体损坏的区域，并利用例如离子注入工序使晶体管操作稳定，其中壁氧化工序是将有源区的硅表面氧化的工序。
参考图1b，壁氧化工序的结果是得到形成于有源区20的外表面上的氧化硅SiOx的壁氧化物22。如上所述，然后用元件隔离层36填充沟槽30，从而限定有源区20。在本发明的实施例中，用元件隔离层36填充沟槽30的工序包括：在包括沟槽30的半导体基板上沉积氧化物层；以及利用半导体基板作为蚀刻停止层对氧化物层执行化学机械抛光(CMP)，从而使元件隔离层36仅保留在沟槽30内。元件隔离层36可以包括例如电介质旋涂(SOD)氧化物层、高密度等离子体(HDP)氧化物层和大纵横比工序(HARP)氧化物层中的一个或多个。
参考图1b，可以在形成有源区20和元件隔离层36之后形成与各个有源区20相交的多个栅极40。此外，通过对有源区20的与栅极40邻接的区域执行离子注入工序，为各个晶体管形成源极区和漏极区。
图2a和图2b是分别沿着图1a中的线A-A’和图1b中的线B-B’截取的剖视图。参考图2b，在有源区20的侧壁上形成有壁氧化物22。可以在壁氧化物22的表面上进一步层叠衬垫氮化物层24。此外，可以在层叠品(即衬垫氮化物层24)的表面上再次层叠衬垫氧化物层(未示出)。在有源区20的上面设置有源区掩模28，该有源区掩模28用作蚀刻沟槽30以将元件隔离的掩模。
在该实施例中，形成于侧壁上的壁氧化物22相对较厚并且减小了有源区在长轴方向(图1b中的纵向)上的尺寸，从而减小了有源区20的实际尺寸。因此，存在如下问题，即：难以形成存储节点触点并且保证触点电阻。在本发明的优选实施例中可以解决该问题，在下文中将进行详细描述。
图3a至图3d是示出根据本发明示例性实施例的半导体器件的制造方法的平面图。
首先，如图3a所示，在半导体基板上形成线形的第一沟槽32(即，线距型第一沟槽32)。于是，由第一沟槽32来限定同样为线形的有源区20(即，线距型有源区20)。将有源区20(在一个实施例中为Si材料)的表面氧化以形成壁氧化物22。在一个实施例中，利用在熔炉中加热半导体基板时仅供应氧气O2的方法来执行有源区20的氧化工序。这样，由于有源区20的硅表面被氧化而形成氧化硅层SiOx。因为这可以防止在外围区域的晶体管中产生热载流子效应，所以这是有益的。在壁氧化物22形成之后，可以在壁氧化物22的表面上层叠衬垫氮化物层24(参见图3b)，并且可以在衬垫氮化物层24的表面上进一步层叠衬垫氧化物层(未示出)。
参考图3b，将各个线型有源区20分开，从而从各个有源区20形成多个分开的有源区26。在一个实施例中，通过利用具有触点孔图案的掩模(未示出)以均一的间隔蚀刻线型有源区20来形成分开的有源区26。利用具有触点孔图案的掩模形成第二沟槽34，该第二沟槽34将有源区20分成分开的有源区26。
参考图3c，用元件隔离层36(例如，氧化物层)来填充线距型的第一沟槽32和触点孔型的第二沟槽34。结果，有源区26也被彼此隔离开并由元件隔离层36来限定边界。参考图3d，在形成有有源区26和元件隔离层36的半导体基板上形成多个栅极40。在一个实施例中，对有源区26的与栅极40邻接的部分执行离子注入工序以形成源极区和漏极区，从而产生晶体管结构。
在一个实施例中，用元件隔离层36填充沟槽32和34的工序包括：在包括沟槽32和34的半导体基板上沉积绝缘层(例如氧化物层)；以及利用半导体基板作为蚀刻停止层对绝缘层执行化学机械抛光(CMP)，从而使元件隔离层36仅保留在沟槽32和34内。元件隔离层36可以包括例如电介质旋涂(SOD)氧化物层、高密度等离子体(HDP)氧化物层和大纵横比工序(HARP)氧化物层中的一个或多个。
因此，在本发明的示例性实施例中，形成线距型有源区20(参见图3a)并且在有源区20的表面上形成壁氧化物22。然后，将有源区20(参见图3b)分开以形成分开的有源区26。因此，仅在有源区26的短轴方向(图3b中的水平方向)的侧壁上形成壁氧化物22，而不在有源区26的长轴方向(图3b中的竖直方向；有源区的纵向)的侧壁上形成壁氧化物22。也就是说，仅在沿着有源区的纵向延伸的侧壁上形成壁氧化物。这样，获得了不减小有源区20的纵向长度的效果(即，如图3b至图3d所示，不将上部和下部的端部氧化)。
图4是与本发明的实施例进行比较的平面图。
对图4中的(a)和(b)进行比较，在图4的(a)中，壁氧化物22形成在有源区20的长轴方向(纵向)的侧壁上，从而减小了有源区20的实际尺寸。然而，在图4的(b)所示的实施例中，壁氧化物22未形成在有源区20的长轴方向(纵向)的侧壁上，从而有源区20在纵向上的尺寸不会损失。
图5a至图5f是示出根据本发明示例性实施例的形成沟槽30、32的步骤的剖视图。
在本发明的示例性实施例中，可以在形成沟槽30和32以使元件隔离的工序中使用单次图案化技术。然而，更为优选的是使用间隔物图案化技术，该技术可以利用间隔物来形成临界尺寸(例如线宽)更小的图案。首先，参考图5a，在半导体基板10上依次沉积第一非晶碳层51、第一氧氮化物层52、多晶硅层53、第二非晶碳层55和第二氧氮化物层57。非晶碳层51和55以及氧氮化物52和57用作硬掩模。
然后，在第二氧氮化物57的上表面上形成光敏图案(未示出)，并且利用光敏图案(未示出)作为掩模来蚀刻第二氧氮化物层57、第二非晶碳层55，从而如图5b所示，形成由非晶碳形成的隔开物56。
然后，参考图5c，在隔开物56和多晶硅层53上沉积用于间隔物的氧化物层60。如图5d所示，蚀刻并移除用于间隔物的氧化物层60的一部分，从而仅在隔开物56的侧壁上保留由氧化物形成的间隔物62。由非晶碳形成的隔开物56也被蚀刻而移除，从而在多晶硅层53的上表面上仅保留间隔物62。此时，间隔物62之间的临界尺寸是初始隔开物56的临界尺寸的大约一半。
如图5e所示，利用间隔物62作为掩模来蚀刻多晶硅层53并将该多晶硅层图案化。在一个实施例中，还在外围区域中同时使用分开的掩模(未示出)形成外围区域的图案。
然后，参考图5f，使用经蚀刻的多晶硅层图案作为掩模来蚀刻第一氧氮化物层52、第一非晶碳层51和半导体基板10，从而在半导体基板10的单元区域中形成用于隔离元件的沟槽30，并且在外围区域中形成外围电路图案。
因此，如上所述在单元区域中在半导体基板10上形成用于隔离元件的具有小临界尺寸的沟槽30，并且形成有源区26。因此，本发明的实施例提供了如下的效果：可以容易地保证半导体基板中有源区的尺寸，可以减小存储节点触点的电阻，并且可以有效地减小半导体器件的临界尺寸。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述的实施例。本发明也不限于任何特定类型的半导体器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本申请要求2009年10月5日提交的韩国专利中请No.10-2009-94327的优先权，该韩国专利申请的全部内容以引用的方式并入本文。

Claims (18)

1.一种制造半导体器件的方法，所述方法包括：
在半导体基板上形成线形的第一沟槽以在相邻的所述第一沟槽之间限定线形的有源区，所述第一沟槽沿着所述半导体基板的整个长度连续地形成；
在所述第一沟槽的表面上形成壁氧化物；
形成第二沟槽，所述第二沟槽将位于彼此相邻的所述第一沟槽之间的所述有源区分成多个分开的有源区；以及
用元件隔离层填充表面上形成有所述壁氧化物的所述第一沟槽、以及所述第二沟槽。
2.根据权利要求1所述的方法，还包括：
在所述壁氧化物形成之后，在形成有所述壁氧化物的所述第一沟槽的表面上形成衬垫氮化物层和衬垫氧化物层。
3.根据权利要求1所述的方法，其中，
用所述元件隔离层填充形成有所述壁氧化物的所述第一沟槽、以及所述第二沟槽的步骤包括：
在所述半导体基板上形成绝缘层以填充所述第一沟槽和所述第二沟槽；以及
用所述半导体基板作为蚀刻停止层在所述绝缘层上执行化学机械抛光工序，以形成所述元件隔离层。
4.根据权利要求3所述的方法，其中，
所述绝缘层包括电介质旋涂氧化物层、高密度等离子体氧化物层和大纵横比工序氧化物层中的一个或多个。
5.根据权利要求1所述的方法，其中，
所述元件隔离层包括氧化物层。
6.根据权利要求1所述的方法，其中，
形成所述第一沟槽的步骤包括：
在所述半导体基板上形成硬掩模层；
在所述硬掩模层的上表面上形成间隔物；以及
用所述间隔物作为掩模来蚀刻所述硬掩模层和所述半导体基板。
7.根据权利要求6所述的方法，其中，
形成所述硬掩模层的步骤包括：
在所述半导体基板上形成第一非晶碳层、第一氧氮化物层、多晶硅层、第二非晶碳层和第二氧氮化物层。
8.根据权利要求6所述的方法，其中，
形成所述间隔物的步骤包括：
在所述硬掩模层的上表面上形成隔开物；
在所述隔开物和所述硬掩模层上沉积氧化物层；
移除所述氧化物层的一部分以在所述隔开物的侧面上形成所述间隔物；以及
移除所述隔开物。
9.根据权利要求6所述的方法，其中，
所述第一沟槽形成在所述半导体基板的单元区域中，
并且所述方法还包括：在形成所述间隔物之后，在所述半导体基板的外围区域中形成图案。
10.根据权利要求1所述的方法，其中，
形成所述第一沟槽的步骤包括：
在所述半导体基板上依次形成第一非晶碳层、第一氧氮化物层、多晶硅层、第二非晶碳层和第二氧氮化物层；
在所述第二氧氮化物层的上表面上形成光阻图案；
用所述光阻图案作为掩模来蚀刻所述第二氧氮化物层和所述第二非晶碳层以形成隔开物；
在所述隔开物和所述多晶硅层上沉积氧化物层；
对所述氧化物层执行回蚀工序以在所述隔开物的侧面上形成间隔物；
移除所述隔开物；以及
用所述间隔物作为掩模来蚀刻所述第一氧氮化物层、所述第一非晶碳层和所述半导体基板，以形成所述第一沟槽。
11.根据权利要求1所述的方法，还包括：
在形成所述第二沟槽之后，形成与所述有源区交叉的栅极。
12.根据权利要求1所述的方法，还包括：
在形成所述第二沟槽之后，在所述有源区的存储节点触点区域中形成存储节点触点。
13.一种半导体器件，包括：
半导体基板，其具有对具有侧壁的有源区进行限定的多个沟槽，所述沟槽中的至少一个沟槽沿着所述半导体基板的纵向上的整个长度连续地形成；以及
元件隔离层，其形成在所述沟槽中以将所述有源区隔离，
其中，多个所述沟槽限定多个所述有源区，并且多个所述沟槽包括：
第一沟槽，其形成在半导体基板上以在相邻的所述第一沟槽之间形成线形的有源区，所述第一沟槽沿着所述半导体基板的整个长度连续地形成；以及
第二沟槽，其将位于彼此相邻的所述第一沟槽之间的所述线形的有源区分成具有所述侧壁的多个有源区。
14.根据权利要求13所述的半导体器件，其中，
所述元件隔离层包括电介质旋涂氧化物层、高密度等离子体氧化物层和大纵横比工序氧化物层中的一个或多个。
15.根据权利要求13所述的半导体器件，其中，
所述元件隔离层包括埋入到所述第一沟槽中、所述第二沟槽中或所述第一沟槽和所述第二沟槽两者中的氧化物层，并且所述氧化物层包括电介质旋涂氧化物层、高密度等离子体氧化物层和大纵横比工序氧化物层中的一个或多个。
16.根据权利要求13所述的半导体器件，还包括：
衬垫氮化物层和衬垫氧化物层，所述衬垫氮化物层和所述衬垫氧化物层形成在形成有壁氧化物的所述沟槽的表面上。
17.根据权利要求13所述的半导体器件，还包括：
与所述有源区交叉的栅极。
18.根据权利要求13所述的半导体器件，还包括：
存储节点触点，所述存储节点触点形成于所述有源区的存储节点触点区域中。
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