KR101110531B1 - 반도체 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 핀 채널 영역의 하부의 비트라인 콘택 영역과 저장 노드 콘택 영역 사이에 펀치스루 현상을 억제하여 단채널 효과를 개선할 수 있는 반도체 장치 및 그의 제조 방법을 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은 핀 트랜지스터의 핀 영역 하부에 위치한 부분절연 영역을 포함하는 부분절연 기판을 형성하는 단계 및 부분절연 기판에 상기 핀 영역을 포함하는 트랜지스터를 형성하는 단계를 포함한다.
부분절연 기판, 핀 트랜지스터

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR APPARATUS AND METHOD OF FABRICATING THE SAME}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 부분적으로 절연된 전계효과 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 기억 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU) 등에서 데이터를 요구하게 되면, 반도체 기억 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 기억 장치의 데이터 저장 용량이 증가하면서 다수의 단위셀의 크기는 점점 작아지고 있으며, 읽기 혹은 쓰기 동작을 위한 여러 구성 요소들의 크기 역시 줄어들고 있다. 따라서, 반도체 기억 장치 내부의 불필요하게 중첩되는 배선 혹은 트랜지스터가 있다면 통합하여 각각의 요소가 차지하는 면적을 최소화하는 것이 중요하다. 또한, 반도체 기억 장치 내 포함된 다수의 단위셀의 크기를 줄이는 것 역 시 집적도 향상에 큰 영향을 미친다.
반도체 장치가 고집적화됨에 따라 벌크 실리콘(bulk silicon)을 몸체(body)로 전계 효과 트랜지스터(field effect transistor, FET)의 크기가 작아지면서, 당업자에게 잘 알려진 바와 같이 단 채널 효과(short channel effect) 및 누설 전류의 증가(increase of a leakage current)와 같은 문제들이 발생한다.
전술한 문제들을 극복하기 위해, SOI(silicon on insulator) 구조의 기판에 트랜지스터를 구현하는 반도체 소자의 제조 방법이 제안되었다. 여기서, SOI 기판은 하부 반도체 기판상에 형성된 절연막과 절연막 상에 형성된 실리콘막을 포함한다. SOI 기판에 플로팅 바디 트랜지스터를 구현할 때는 절연막 상에 형성된 실리콘막에 트랜지스터의 몸체를 형성하고 절연막과 맞닿은 소자분리막을 통해 이웃한 트랜지스터 몸체 사이를 완전히 격리하여 누설 전류를 줄인다. 아울러, 3차원 구조의 트랜지스터 몸체의 양 측면을 활용하여 소스와 드레인 영역을 형성함으로써 종래의 2차원적 평면구조보다 채널 길이를 늘일 수 있는 장점이 있다.
하지만, SOI 구조의 기판에 트랜지스터를 구현하는 경우 부유 몸체 효과(flaoting body effect)가 발생한다. SOI 구조의 기판은 절연막이 반도체 기판과 실리콘막 사이에 존재하는 것이므로, SOI 구조의 기판 자체가 캐패시터의 구조를 가진다. 따라서, 트랜지스터의 몸체를 통해 반복적으로 전하가 이동하는 경우 바이어스와 캐리어 발생과 재결합 과정을 통해 전술한 캐패시터에 전하가 축적되고, 결과적으로 반도체 장치의 동작에 악영향을 미친다. 이는 캐패시터에 축적된 전하로 인하여 트랜지스터의 문턱 전압이 요동치게 되고, 캐패시터가 전하를 축적하고 방 출하는 과정을 반복함으로써 열에너지가 발생하기 때문이다. 이러한 전계 집중에 따른 누설 전류의 발생현상을 킨크 효과(Kink effect)라고도 한다.
SOI 기판의 구조적 특징으로 인해 반도체 소자의 동작 특성이 저하되는 것을 방지하기 위해, SOI 기판의 하부를 구성하는 반도체 기판과 절연막 상부에 실리콘막을 일부분 연결시켜 SOI 기판의 상부와 하부를 부분적으로 절연시키는 부분절연(Partially Insulated, PI) 기판 구조가 제안되었다. 이하에서는 부분절연(PI) 기판에서의 반도체 장치의 제조 방법에 대해 설명한다.
도 1a 및 도 1b는 통상적인 반도체 기억 장치를 제조하기 위한 마스크의 구조를 설명하기 위한 평면도이다. 구체적으로, 도 1a는 핀 트랜지스터를 포함하는 8F2의 크기를 가지는 단위셀을 제조하기 위한 ISO 마스크(102), 서로 동일한 선폭으로 정의된 기판 연결 마스크(104)와 핀 마스크(106), 및 게이트 마스크(108)를 도시하고, 도 1b는 6F2의 크기를 가지는 단위셀을 제조하기 위한 ISO 마스크(112), 서로 동일한 선폭으로 정의된 기판 연결 마스크(114)와 핀 마스크(116), 및 게이트 마스크(118)를 도시한다.
이하에서는 도 1a 및 도 1b에 도시된 마스크를 사용하여 핀 트랜지스터를 부분절연(Partially Insulated, PI) 기판상에 구현하는 방법을 설명한다.
도 2a ~ 2h는 도 1a에 도시된 마스크 패턴을 사용하여 통상적인 반도체 장치를 제조하는 방법을 설명하기 위한 사시도이다.
도 2a를 참조하면, 반도체(예를 들면, Si 혹은 SiGe) 기판(202) 상에 희생 막(204)을 형성하고, 희생막(204) 상에 제 1 실리콘막(206)을 형성하며, 제 1 실리콘막(206) 상에 제 1 하드마스크막(미도시)을 형성한다. 이때, 희생막(204)은 반도체 기판(202) 및 제 1 실리콘 막(206)과는 습식 식각시 선택비가 다른 물질로 구성한다. 제 1 하드마스크막 상에 제 1 감광막(미도시)을 도포한 후, 도 1a에 도시된 기판 연결 마스크(104)를 사용하여 감광막을 패터닝한다. 패터닝된 제 2 감광막을 이용하여 제 1 하드마스크막을 식각하고, 도 2b에 도시된 바와 같이 제 1 실리콘막(206)과 희생막(204)을 식각한다. 이후, 남아있는 제 1 하드마스크막을 제거한다.
도 2c를 참조하면, 패터닝된 제 1 실리콘막(206) 및 희생막(204)을 포함하는 구조물 상부에 제 2 실리콘막(208)을 형성하여 부분절연(PI) 기판을 완성한다.
도 2d를 참조하면, 부분절연(PI) 기판상에 제 2 하드마스크막(210)을 형성한 뒤 활성 영역을 정의하는 ISO 마스크를 사용한 식각을 통해 트랜치를 형성하는 STI 공정을 수행한다. 이후, 도 2e에 도시된 바와 같이, 노출된 희생막(204)을 선택 습식각한다. 이 선택 습식각의 일례로, 희생막(204)이 SixGe1-x(x는 0.8)로 구성되어 있는 경우, HNO3(70%):HF(49%):CH3COOH(99.9%):H2O=40:1:2:57의 구성 비율을 가지는 혼합 용액을 물(H20)에 적절한 농도로 희석한 것을 식각 용액으로 사용하여 반도체 기판(202), 제 1 실리콘막(206), 및 제 2 실리콘막(208)을 제외하고 희생막(204)을 선택 습식각할 수 있다.
도 2f를 참조하면, STI 공정을 통해 형성된 트랜치 및 선택 습식각을 통해 형성된 비어있는 공간을 격리절연막(212)으로 채운다. 이후, 화학적 기계적 연마공정(CMP)을 통해 평탄화하여 제 2 하드마스크막(210)이 노출되도록 평탄화한다. 습식각 공정을 통해 격리절연막(212)을 일정 깊이만큼 식각하여 높이를 조절하고 노출된 제 2 하드마스크막(210)을 제거하여 활성 영역으로 정의된 제 2 실리콘막(208)의 상부가 노출되도록 한다. 핀 영역의 형성을 위해, 제 2 실리콘막(208)의 상부를 포함하는 전체 표면에 제 3 하드마스크막(미도시)을 증착한 뒤 제 3 하드마스크막(미도시) 상에 제 2 감광막(미도시)를 도포한다. 이후, 핀 마스크(106)를 사용하여 트랜지스터의 핀 영역이 형성될 영역에 제 2 감광막을 제거하고, 이어서 노출된 제 3 하드마스크막과 격리절연막(212)을 제거하여 핀 채널 영역을 형성하는 트렌치(209)를 형성한다. 전술한 과정을 통해 핀 채널 영역의 형성한 후에는 남아있는 제 2 감광막과 제 3 하드마스크막을 제거한다.
도 2g를 참조하면, 트렌치(209)를 통해 노출된 제 1 및 제 2 실리콘막(206, 208) 및 반도체 기판(202) 상에 게이트 절연막(미도시)을 형성하고, 게이트 절연막을 포함한 구조물 상에 게이트 하부전극(216) 및 게이트 상부전극(218)을 형성한다. 이때, 트렌치(209)는 게이트 하부전극(216)으로 채운다. 이후, 게이트 상부전극(218) 상에 게이트 하드마스크막(220)을 증착한다.
게이트 하드마스크막(220) 상에 제 3 감광막(미도시)을 도포한 후 게이트 마스크를 사용하여 패터닝한다. 패터닝된 제 3 감광막을 사용하여, 도 2h에 도시된 바와 같이, 게이트 하드마스크막(220), 게이트 상부전극(218), 및 게이트 하부전극(216)을 순차적으로 식각한다. 게이트 패턴이 완성되면 남아있는 제 3 감광막을 제거한다.
이후의 공정은 통상적인 DRAM의 단위셀을 제조하는 공정과 동일하게 셀 트랜지스터의 LDD 영역을 형성하고, 게이트 패턴의 측벽에 측벽 절연막을 형성한다. 이후, 셀 콘택플러그(Cell Contact Plug)의 형성, 비트라인 콘택(BL Contact)과 비트라인(BL)의 형성, 저장노드(storage node) 영역에 캐패시터 콘택(Capacitor Contact)과 캐패시터의 형성, 금속 배선의 형성 등의 셀 트랜지스터 형성 공정을 통하여 핀 트랜지스터를 포함하는 DRAM의 단위셀 제조공정을 완성한다.
도 3은 도 2a ~ 2h를 통해 제조된 통상적인 반도체 장치의 문제점을 설명하기 위한 사시도이다. 특히, 도 3은 도 2f에 도시된 사시도의 단면을 보여주고 있다.
도시된 바와 같이, 격리 절연막(212)이 형성된 후 핀 영역의 단면을 살펴보면 반도체 기판(202)과 제 1 및 제 2 실리콘막(206, 208) 사이의 일부가 격리절연막(212)을 통해 절연되어 있음을 알 수 있다. 이러한 부분절연 기판은 도 2b에서 설명한 바와 같이 핀 마스크와 동일한 선폭으로 정의된 기판 연결 마스크를 사용하여 희생막(204)과 제 1 실리콘막(206)을 식각한 부분을 제외한 희생막(204)이 남아있는 부분을 제 2 실리콘막(208)의 형성 후 습식각을 통해 선택적으로 제거하고 격리 절연막 채워 형성한 것이다. 도 2f의 과정에서 기판 연결 마스크와 동일한 선폭으로 정의된 핀 마스크를 사용하여 반도체 기판(202)과 제 1 및 제 2 실리콘막(206, 208) 사이에 절연되지 않은 영역에만 핀 영역을 형성하기 때문에 핀 영역의 폭과 부분 절연 기판의 기판 연결 부분의 폭이 서로 동일하게 된다.
따라서, 전술한 종래의 핀 셀 트랜지스터에서는 기판 연결 마스크와 핀 마스크 사이에 정렬 오차가 발생한다면 핀 영역과 핀 채널의 실리콘 기판과의 연결 부분이 정확히 일치되지 않고, 핀 영역이 일부분 부분절연 영역으로 치우쳐 형성될 수 있다. 통상적인 DRAM 구조는 하나의 활성 영역 상에 형성된 두 개의 셀 트랜지스터 사이에는 비트라인과 연결되는 콘택 영역이 있고, 두 개의 셀 트랜지스터의 양끝에는 저장 노드(storage node)와 연결되는 콘택 영역이 위치한다. 만약 핀 셀 트랜지스터를 DRAM 구조에 적용하였을 때 정렬 오차가 발생한다면, 정렬 오차로 인해 하나의 활성 영역 상에 형성된 두 개의 핀 셀 트랜지스터가 대칭이 아닌 비대칭 구조를 가지게 된다. 그에 따라 두 개의 핀 셀 트랜지스터의 소스/드레인 간 동작 특성이 달라져, 하나의 비트라인의 양측에 연결된 셀 트랜지스터의 특성이 달라지는 문제점이 발생한다.
나아가, 종래와 같은 방법으로 부분절연 기판상에 핀 트랜지스터를 형성하는 경우, 이웃한 두 개의 핀 트랜지스터 사이에 비트라인과 연결되는 영역의 하부에 부분절연 영역이 형성되고 핀 트랜지스터의 핀 영역 하부에는 부분절연 영역이 형성되지 않는다. 이러한, 부분절연 영역의 크기는 한 측면에서는 활성 영역의 폭과 동일하고 다른 한 측면에서는 소스/드레인 영역의 길이와 동일하기 때문에 단채널 효과를 개선하는 데 한계가 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 부분절연 기판 내 부분절연 영역이 이웃한 두 개의 핀 트랜지스터의 사이를 포함한 핀 채널 영역의 하부에 형성되도록 함으로써 새들형 핀 트랜지스터의 핀 높이를 균일하게 하고 부분절연 영역을 통해 핀 채널 영역의 하부의 비트라인 콘택 영역과 저장 노드 콘택 영역 사이에 펀치스루 현상을 억제하여 단채널 효과를 개선하고 문턱 전압을 안정화할 수 있는 반도체 장치 및 그의 제조 방법을 제공한다.
본 발명은셀 트랜지스터의 채널 영역과 저장노드 콘택영역 및 비트라인 콘택영역 중 하나의 하부에 위치한 부분절연 영역을 포함하는 부분절연 기판을 형성하는 단계 및 상기 부분절연 기판에 상기 핀 영역을 포함하는 트랜지스터를 형성하는 단계을 제공한다.
바람직하게는, 상기 부분절연 영역이 형성된 상기 비트라인 콘택영역은 하나의 활성 영역 상에 위치하는 이웃한 핀 트랜지스터의 핀 영역의 사이를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 부분절연 영역이 형성된 상기 저장노드 콘택영역은 하나의 활성 영역 상에 위치하는 이웃한 핀 트랜지스터의 핀 영역의 외측을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 부분절연 기판을 형성하는 단계는 상기 저장노드 콘택영 역 및 상기 비트라인 콘택영역 중 하나에 상부 실리콘막과 하부 반도체 기판을 연결하기 위한 기판 연결 영역을 형성하는 단계 및 활성 영역을 정의하고 상기 부분절연 영역을 형성하는 단계를 포함한다.
바람직하게는, 상기 기판 연결 영역을 형성하는 단계는 상기 하부 반도체 기판상에 희생막을 형성하는 단계; 상기 희생막 상에 제 1 실리콘막을 형성하는 단계; 상기 제 1 실리콘막 및 상기 희생막을 식각하여 상기 기판 연결 영역을 결정하는 단계; 및 상기 제 1 실리콘막 및 상기 하부 반도체 기판상에 제 2 실리콘막을 형성하는 단계를 포함한다.
바람직하게는, 상기 제 1 실리콘막 및 상기 희생막을 식각하여 상기 기판 연결 영역을 결정하는 단계는 상기 제 1 실리콘막 상에 제 1 하드마스크막을 증착하는 단계; 상기 제 1 하드마스막 상에 감광막을 도포하는 단계; 기판 연결 마스크를 사용하여 상기 감광막을 패터닝하는 단계; 패터닝된 감광막을 사용하여 상기 제 1 하드마스크막을 식각하는 단계; 식각된 제 1 하드마스크막을 사용하여 상기 제 1 실리콘막과 상기 희생막을 식각하는 단계; 및 남아있는 제 1 하드마스크막을 제거하는 단계를 포함한다.
바람직하게는, 상기 기판 연결 마스크는 상기 채널 영역의 전부 혹은 일부와 상기 비트라인 콘택영역을 노출하는 것을 특징으로 한다.
바람직하게는, 상기 기판 연결 마스크는 상기 저장노드 콘택영역의 일부, 상기 채널 영역, 및 상기 비트라인 콘택영역을 노출하는 것을 특징으로 한다.
바람직하게는, 상기 기판 연결 마스크는 상기 채널 영역의 일부 혹은 전부와 상기 저장노드 콘택영역을 노출하는 것을 특징으로 한다.
바람직하게는, 상기 활성 영역을 정의하고 상기 부분절연 영역을 형성하는 단계는 활성 영역을 정의하는 ISO 마스크를 사용하는 STI 공정을 통해 트랜치를 형성하는 단계; 상기 트랜치로 인해 노출된 희생막을 습식각하여 부분절연 영역을 형성하는 단계; 및 상기 트랜치 및 상기 부분절연 영역에 격리절연막을 형성하는 단계를 포함한다.
바람직하게는, 상기 트랜지스터를 형성하는 단계는 핀 마스크를 사용하여 상기 격리 절연막을 식각하는 단계; 노출된 활성 영역 상에 게이트 산화막을 형성하는 단계; 및 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계를 포함한다.
바람직하게는, 상기 희생막은 SixGe1-x(x는 0.8)로 구성하고, 상기 습식각시 HNO3(70%):HF(49%):CH3COOH(99.9%):H2O=40:1:2:57의 구성 비율을 가지는 혼합 용액을 사용하는 것을 특징으로 한다.
바람직하게는 상기 희생막은 상기 상부 실리콘막 및 상기 하부 반도체 기판과 다른 식각선택비를 가는 것을 특징으로 한다.
또한, 본 발명은 상부 실리콘막과 하부 반도체 기판을 연결을 위한 기판 연결 영역과 절연을 위한 부분절연 영역을 포함하는 부분절연 기판; 상기 부분절연 영역 상부에 형성된 셀 채널 영역과 소스 혹은 드레인 영역; 및 상기 셀 채널 영역 상에 형성된 게이트 패턴을 포함하는 반도체 장치를 제공한다.
바람직하게는, 상기 기판 연결 영역은 상기 채널 영역의 일부 혹은 전부와 비트라인 콘택영역의 하부에 위치하는 것을 특징으로 한다.
바람직하게는, 상기 기판 연결 영역이 형성되는 비트라인 콘택영역은 상기 부분절연 기판에 정의된 하나의 활성 영역에 형성되는 두 개의 핀 채널 영역 사이에 위치하는 것을 특징으로 한다.
바람직하게는, 상기 기판 연결 영역은 상기 채널 영역 및 비트라인 콘택영역과 저장노드 콘택영역의 일부에 형성되는 것을 특징으로 한다.
바람직하게는 상기 기판 연결 영역은 상기 채널 영역과 저장노드 콘택영역의 하부에 위치하는 것을 특징으로 한다.
바람직하게는, 상기 기판 연결 영역이 형성되는 비트라인 콘택영역은 상기 부분절연 기판에 정의된 하나의 활성 영역에 형성되는 두 개의 핀 채널 영역의 외측에 위치하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 장치는 상기 핀 채널 영역과 상기 게이트 패턴 사이에 형성된 게이트 산화막; 및 상기 게이트 패턴의 측벽에 형성된 스페이서를 더 포함한다.
본 발명은 비트라인 콘택 영역 및 핀 채널 영역의 하부에 부분절연 영역을 형성함으로써, 누설 전류의 증가를 막고 트랜지스터의 문턱 전압을 안정화할 수 있는 장점이 있다.
또한, 본 발명은 일반적인 핀 트랜지스터 및 새들형 핀 트랜지스터의 핀 채널 영역 하부에 부분절연 영역을 형성함으로써 이웃한 트랜지스터 사이의 핀 영역 의 높이를 균일하게 할 수 있어 반도체 장치 내 트랜지스터의 채널 특성을 균일하고 대칭성 있게 할 수 있는 장점이 있다.
나아가, 본 발명은 트랜지스터의 핀 채널 영역의 하부에 형성된 부분절연 영역으로 인하여 트랜지스터의 소스/드레인 영역에 대응되는 비트라인 콘택 영역과 저장 노드 콘택 영역 간의 펀치 스루 현상 등의 단채널 효과를 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4a ~ 4b는 본 발명의 일 실시예에 따른 반도체 기억 장치를 제조하기 위한 마스크의 구조를 설명하기 위한 평면도이다. 구체적으로, 도 4a는 핀 트랜지스터를 포함하는 8F2의 크기를 가지는 단위셀을 제조하기 위한 ISO 마스크(402), 기판 연결 마스크(404), 핀 마스크(406) 및 게이트 마스크(408)를 설명한다. 도 4b는 6F2의 크기를 가지는 단위셀을 제조하기 위한 ISO 마스크(412), 기판 연결 마스크(414), 핀 마스크(416) 및 게이트 마스크(418)를 설명한다.
도 4a 및 도 4b를 참조하면, 기판 연결 마스크(404 및 414)는 가로 방향으로는 이웃한 게이트 패턴의 하부에 형성되는 핀 영역의 사이를 포함하고 세로 방향으로는 활성 영역보다 큰 범위를 포함한다.
종래에서는 동일한 영역을 정의하고 있는 기판 연결 마스크(104)와 핀 마스크(106)로 인하여, 기판 연결 마스크(104)를 사용하여 형성한 부분절연 기판 내 하 부 반도체 기판과 상부 실리콘막 사이를 연결하는 영역의 폭과 핀 마스크(106)를 사용하여 형성한 핀 영역의 폭이 동일하게 정의되어 정렬 오차가 발생하는 경우 문제가 발생하였다. 그러나, 본 발명의 일 실시예에서는 트랜지스터의 핀 채널 영역의 하부에 부분절연 영역이 위치하도록 하고 이웃한 두 개의 트랜지스터 사이에 기판 연결 영역을 형성하는 것이 특징이다. 즉, 트랜지스터의 핀 채널 영역을 부분절연 영역의 상부에서만 형성하기 때문에, 본 발명은 핀 영역의 높이에 제한이 있을 수 있으나 종래 기술에서 발생하는 정렬 오차와 같은 문제에서 벗어날 수 있다. 또한, 부분절연 영역의 형성으로 인한 핀 영역의 높이 제한은 상부 실리콘막의 두께를 핀 채널 영역의 높이에 대응하여 두껍게 형성하는 것으로 충분히 극복된다.
이하에서는, 도 4a 및 도 4b에 도시된 바와 같이 서로 동일한 영역으로 정의된 기판 연결 마스크(404)와 핀 마스크(406)을 사용하여 부분절연 기판 상에 핀 영역을 포함하는 새들형 핀 트랜지스터를 형성하는 반도체 장치의 제조 방법에 대해 자세히 살펴본다.
도 5a ~ 5h는 도 3a에 도시된 마스크 패턴을 사용하여 반도체 장치를 제조하는 방법을 설명하기 위한 사시도이다.
도 5a를 참조하면, 반도체(예를 들면, Si 혹은 SiGe) 기판(502) 상에 희생막(504)을 형성하고, 희생막(504) 상에 제 1 실리콘막(506)을 형성하고, 제 1 실리콘막(506) 상에 제 1 하드마스크막(미도시)을 형성한다. 이때, 희생막(504)은 반도체 기판(502) 및 제 1 실리콘막(506)과는 습식 식각시 선택비가 다른 물질로서, 반도체 기판(502) 및 제 1 실리콘막(506)의 격자상수와 크게 차이가 나지 않는 격자 상수 값을 가지는 물질로 구성한다.
제 1 하드마스크막 상에 제 1 감광막(미도시)을 도포한 후, 도 4a 혹은 도 4b에 도시된 기판 연결 마스크(404 혹은 414)를 사용하여 감광막을 패터닝한다. 패터닝된 제 2 감광막을 이용하여 제 1 하드마스크막을 식각하고, 도 5b에 도시된 바와 같이 제 1 실리콘막(506)과 희생막(504)을 식각한다.
도 5c를 참조하면, 패터닝된 제 1 실리콘막(506) 및 희생막(504)을 포함하는 구조물 상부에 제 2 실리콘막(508)을 형성한다. 이때, 제 2 실리콘막(508)은 기판 연결 마스크를 사용하여 실리콘막(506) 및 희생막(504)을 식각하여 형성된 영역에 완전히 채워지도록 한다.
도 5d를 참조하면, 제 2 실리콘막(508) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 형성한 뒤 활성 영역을 정의하는 ISO 마스크를 사용한 식각을 통해 트랜치를 형성하는 STI 공정을 수행한다. 구체적으로 설명하면, 제 2 실리콘막(508) 상에 패드 산화막을 형성하고 패드 산화막 상에 패드 질화막을 증착한다. 패드 질화막 상에 감광막(미도시)을 도포한 뒤 도 4a 혹은 도 4b에 도시된 ISO 마스크(402 혹은 412)를 사용하여 감광막을 부분적으로 제거한다. 감광막이 제거되면서 노출된 패드 질화막 및 패드 산화막을 순차적으로 식각한 뒤, 노출된 제 2 실리콘막(508), 희생막(504) 및 반도체 기판(502)을 식각한다.
이후, 도 5e에 도시된 바와 같이, 노출된 희생막(504)을 선택 습식각한다. 이 선택 습식각의 일례로, 희생막(504)이 SixGe1 -x(x는 0.8)로 구성되어 있는 경우, HNO3(70%):HF(49%):CH3COOH(99.9%):H2O=40:1:2:57의 구성 비율을 가지는 혼합 용액을 물(H20)에 적절한 농도로 희석한 것을 사용하여 반도체 기판(502), 제 1 실리콘막(506), 및 제 2 실리콘막(508)을 제외하고 희생막(504)만을 선택 습식각할 수 있다.
도 5f를 참조하면, STI 공정을 통해 형성된 비어있는 공간을 격리절연막(512)으로 채운다. 이후, 화학적 기계적 연마공정(CMP)을 통해 평탄화하여 패드 질화막이 노출되도록 평탄화한다. 제 2 실리콘막(508) 상부에 노출된 패드 질화막과 패드 산화막을 습식각 공정을 통해 제거한 다음, 버퍼 산화막(미도시)을 형성한다. 격리 절연막(512)과 버퍼 산화막을 포함한 전체 표면에 감광막(미도시)을 코팅한 후, 이온주입 마스크를 사용하여 감광막을 패터닝한다. 패터닝된 감광막으로 인해 노출된 영역에 이온주입 공정을 수행하여 웰 영역 및 채널 영역을 형성한다. 이온주입 공정 후에는 남아있는 감광막을 제거한다.
이후, 전체 표면에 제 2 하드마스크막(미도시)을 증착한 후, 감광막(미도시)을 도포한 뒤 도 4a 혹은 도 4b에 도시된 핀 마스크를 사용하여 감광막의 일부를 제거한다. 이어서 노출된 제 2 하드마스크막을 식각한 후, 노출된 버퍼 산화막, 격리 절연막(512) 및 제 2 실리콘막(508)을 식각한다. 이후, 새들형 핀 트랜지스터를 형성하기 위해서 격리 절연막(512)을 부분절연 영역이 노출될 때까지 추가 식각한다. 전술한 과정을 통해 새들형 핀 채널 영역을 형성하기 위한 트렌치(509)를 형성한 후에는 남아있는 제 2 감광막과 제 2 하드마스크막을 제거한다.
도 5g를 참조하면, 트렌치(509)에 의해 노출된 제 1 및 제 2 실리콘막(506, 508) 및 반도체 기판(502)과 제 2 실리콘막(508) 상에 게이트 절연막(미도시)을 형성하고, 게이트 절연막을 포함한 구조물 상에 게이트 하부전극(516) 및 게이트 상부전극(518)을 형성한다. 이때, 트렌치(509)는 게이트 하부전극(516)에 의해 채워지거나 게이트 하부전극(516) 및 게이트 상부전극(518)에 의해 채워진다. 이후, 게이트 상부전극(518) 상에 게이트 하드마스크막(520)을 증착한다.
게이트 하드마스크막(520) 상에 제 3 감광막(미도시)을 도포한 후 게이트 마스크를 사용하여 패터닝한다. 패터닝된 제 3 감광막을 사용하여, 도 5h에 도시된 바와 같이, 게이트 하드마스크막(520), 게이트 상부전극(518), 및 게이트 하부전극(516)을 순차적으로 식각한다. 게이트 패턴이 완성되면 남아있는 제 3 감광막을 제거한다.
이후의 공정은 통상적인 DRAM의 단위셀을 제조하는 공정과 동일하게 셀 트랜지스터의 LDD 영역을 형성하고, 게이트 패턴의 측벽에 측벽 절연막을 형성한다. 이후, 셀 콘택플러그(Cell Contact Plug)의 형성, 비트라인 콘택(BL Contact)과 비트라인(BL)의 형성, 캐패시터 콘택(Capacitor Contact)과 캐패시터의 형성, 금속 배선의 형성 등의 셀 트랜지스터 형성 공정을 통하여 핀 트랜지스터를 포함하는 DRAM의 단위셀 제조공정을 완성한다.
도 6은 도 5a ~ 5h를 통해 제조된 반도체 장치의 특징을 설명하기 위한 사시도이다. 특히, 도 6은 도 5f에 도시된 사시도의 단면을 보여주고 있다.
도시된 바와 같이, 격리 절연막(512)이 형성된 후 핀 영역의 단면을 살펴보 면 반도체 기판(502)과 제 1 및 제 2 실리콘막(506, 508) 사이의 일부가 격리절연막(512)을 통해 절연되어 있음을 알 수 있다. 특히, 본 발명의 일 실시예에 따른 반도체 기억 장치에서는 새들형 핀 트랜지스터의 핀 채널 영역의 하부에 격리절연막(512)이 형성되어 있으며 이웃한 두 개의 새들형 핀 트랜지스터의 채널 영역 사이(즉, 비트라인 콘택영역의 하부)는 반도체 기판(502)과 제 2 실리콘막(508)이 연결되어 있다. 여기서, 반도체 기판(502)과 제 2 실리콘막(508)이 연결된 영역은 도 4a 혹은 도 4b에 도시된 기판 연결 마스크(404, 414)에 의해 정의된 것이다. 즉, 부분절연을 위한 격리 절연막(512) 사이의 기판 연결 영역은 도 5b에서 설명한 바와 같이 기판 연결 마스크를 사용한 희생막(504)을 식각할 때 식각되지 않고 남아있는 부분을 이후 공정에서 습식각으로 제거한 뒤 격리절연막(512)을 채운 것이다.
전술한 과정을 통해 형성된 본 발명의 일 실시예에서는 핀 트랜지스터의 핀 채널 영역 하부에 부분절연 영역이 형성되어 있어 핀 영역의 높이를 제어하는 데 용이하고, 이를 통해 각 트랜지스터의 핀 영역의 높이를 균일하게 할 수 있어 반도체 장치 내 트랜지스터의 채널 특성을 균일하고 대칭성 있게 할 수 있다. 또한, 반도체 장치는 트랜지스터의 핀 채널 영역의 하부에 형성된 부분절연 영역을 통하여, 단위셀에 데이터가 저장되는 경우 저장 노드 콘택 영역이 저장된 전하로 인해 확장되는 것을 제한할 수 있다. 즉, 부분절연 영역을 통해 저장노드 콘택 영역과 트랜지스터의 바디 사이에 형성되는 접합(junction)의 면적이 줄어들게 되고, 캐패시터와 연결된 저장 노드 콘택 영역에 저장된 전하들이 누설되는 것을 막을 수 있다.
하지만, 저장 노드 콘택 영역에 전하들이 쌓이게 되고 이러한 전하들은 트랜 지스터의 소스/드레인 영역에 대응되는 비트라인 콘택영역과 저장노드 콘택영역 간의 펀치 스루 현상 등의 단채널 효과를 할 수 있어 채널 영역에 도핑 농도를 높여야 하는 단점이 있다. 구체적으로 살펴보면, 단위셀 내에 데이터가 저장되면 저장된 전하로 인해 저장 노드 콘택이 형성된 소스/드레인 영역(N-type 도핑 영역)이 트랜지스터의 바디 영역(P-type 도핑 영역)으로 확장한다. 이때 확장된 소스/드레인 영역이 하부에 부분 절연막과 맞닿게 되는 경우 저장되어 있던 전하가 부분 절연막에 의해 트랩(trap)된다. 부분 절연막에 의해 전하가 트랩되는 경우 단채널 효과를 방지하기 위해 핀 채널 영역의 하부에 채널 도핑 농도를 높여야 하고, 채널 도핑 농도가 높아지면 누설 전류가 증가할 수 있다. 결과적으로, 본 발명의 일 실시예에 따른 반도체 장치는 부분절연 영역을 핀 채널 영역의 하부 뿐만 아니라 저장 노드 콘택 영역의 하부에 까지 형성됨으로서 누설 전류의 측면에서 장점을 가지지 못한다. 이하에서는, 누설 전류의 특성이 악화되지 않는 범위 내에서 문턱 전압 특성을 향상시킬 수 있는 본 발명의 다른 실시예에 따른 반도체 기억 장치를 설명한다.
도 7a ~ 7b는 본 발명의 다른 실시예에 따른 반도체 기억 장치를 제조하기 위한 마스크의 구조를 설명하기 위한 평면도이다. 구체적으로, 도 7a는 핀 트랜지스터를 포함하는 8F2의 크기를 가지는 단위셀을 제조하기 위한 ISO 마스크(702), 기판 연결 마스크(704), 핀 마스크(706) 및 게이트 마스크(708)를 설명한다. 도 7b는 6F2의 크기를 가지는 단위셀을 제조하기 위한 ISO 마스크(712), 기판 연결 마스 크(714), 핀 마스크(716) 및 게이트 마스크(718)를 설명한다.
도 4a 및 도 4b에 도시된 본 발명의 일 실시예에서는 기판 연결 마스크(404 및 414)에 대응하는 영역에 에피텍셜 성장 혹은 실리콘 증착 등의 방법을 통해 실리콘층을 형성하였던 것과 다르게, 도 7a 및 도 7b를 참조하면 기판 연결 마스크(704 및 714)에 대응하는 영역에는 절연막이 형성되며, 구체적으로는 가로 방향으로는 비트라인 콘택 영역뿐만 아니라 이웃한 게이트 패턴의 하부에 형성되는 핀 영역의 사이를 포함하고, 세로 방향으로는 활성 영역보다 큰 범위를 포함한다. 따라서, 기판 연결 마스크(704 및 714)에 대응되지 않는 활성 영역 중 저장 노드 콘택 영역에는 절연막이 형성되지 않는 것이 특징이다.
이하에서는, 도 7a 및 도 7b에 도시된 마스크를 사용하여 부분절연 기판 상에 핀 영역을 포함하는 새들형 핀 트랜지스터를 형성하는 반도체 장치의 제조 방법에 대해 자세히 살펴본다.
도 8a ~ 8h는 도 7a 혹은 도 7b에 도시된 마스크 패턴을 사용하여 반도체 기억 장치를 제조하는 방법을 설명하기 위한 사시도이다.
도 8a를 참조하면, 반도체(예를 들면, Si 혹은 SiGe) 기판(802) 상에 희생막(804)을 형성하고, 희생막(804) 상에 제 1 실리콘막(806)을 형성하고, 제 1 실리콘막(806) 상에 제 1 하드마스크막(미도시)을 형성한다. 이때, 희생막(804)은 반도체 기판(802) 및 제 1 실리콘막(806)과는 습식 식각시 선택비가 다른 물질로서, 반도체 기판(802) 및 제 1 실리콘막(806)의 격자상수와 크게 차이가 나지 않는 격자상수 값을 가지는 물질로 구성한다.
제 1 하드마스크막 상에 제 1 감광막(미도시)을 도포한 후, 도 7a 혹은 도 7b에 도시된 기판 연결 마스크(804 혹은 814)를 사용하여 감광막을 패터닝한다. 패터닝된 제 2 감광막을 이용하여 제 1 하드마스크막을 식각하고, 도 8b에 도시된 바와 같이 제 1 실리콘막(806)과 희생막(804)을 식각한다.
도 8c를 참조하면, 패터닝된 제 1 실리콘막(806) 및 희생막(804)을 포함하는 구조물 상부에 제 2 실리콘막(808)을 형성한다. 이때, 제 2 실리콘막(808)은 기판 연결 마스크를 이용하여 실리콘막(806) 및 희생막(804)을 식각함으로써 형성된 영역에 완전히 채워지도록 한다.
도 8d를 참조하면, 제 2 실리콘막(808) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 형성한 뒤 활성 영역을 정의하는 ISO 마스크를 사용한 식각을 통해 트랜치를 형성하는 STI 공정을 수행한다. 구체적으로 설명하면, 제 2 실리콘막(808) 상에 패드 산화막을 형성하고 패드 산화막 상에 패드 질화막을 증착한다. 패드 질화막 상에 감광막을 도포한 뒤 도 7a 혹은 도 7b에 도시된 ISO 마스크(802 혹은 812)를 사용하여 감광막을 부분적으로 제거하여 감광막 패턴(807)을 형성한다. 감광막 패턴(807)에 의해 노출된 패드 질화막(미도시) 및 패드 산화막(미도시)을 순차적으로 식각한 뒤, 노출된 제 2 실리콘막(808), 희생막(804) 및 반도체 기판(802)을 식각한다.
이후, 도 8e에 도시된 바와 같이, 노출된 희생막(804)을 선택 습식각한다. 이 선택 습식각의 일례로, 희생막(504)이 SixGe1-x(x는 0.8)로 구성되어 있는 경우, HNO3(70%):HF(49%):CH3COOH(99.9%):H2O=40:1:2:57의 구성 비율을 가지는 혼합 용액을 물(H20)에 적절한 농도로 희석한 것을 사용하여 반도체 기판(802), 제 1 실리콘막(806), 및 제 2 실리콘막(808)을 제외하고 희생막(804)만을 선택 습식각할 수 있다. 희생막(804)이 제거된 자리는 비어있는 공간이 된다.
도 8f를 참조하면, STI 공정을 통해 형성된 비어있는 공간을 격리절연막(812)으로 채운다. 이후, 화학적 기계적 연마공정(CMP)을 통해 평탄화하여 패드 질화막이 노출되도록 평탄화한다. 제 2 실리콘막(808) 상부에 노출된 패드 질화막과 패드 산화막을 습식각 공정을 통해 제거한 다음, 버퍼 산화막(미도시)을 형성한다. 격리 절연막(812)과 버퍼 산화막을 포함한 전체 표면에 감광막(미도시)을 코팅한 후, 이온주입 마스크를 사용하여 감광막을 패터닝한다. 패터닝된 감광막으로 인해 노출된 영역에 이온주입 공정을 수행하여 웰 영역 및 채널 영역을 형성한다. 이온주입 공정 후에는 남아있는 감광막을 제거한다.
이후, 전체 표면에 제 2 하드마스크막(미도시)을 증착한 후, 감광막(미도시)을 도포한 뒤 도 7a 혹은 도 7b에 도시된 핀 마스크를 사용하여 감광막의 일부를 제거한다. 이어서 노출된 제 2 하드마스크막을 식각한 후, 노출된 버퍼 산화막, 격리 절연막(812) 및 제 2 실리콘막(808)을 식각한다. 이후, 새들형 핀 트랜지스터를 형성하기 위해서 격리 절연막(812)을 부분절연 영역이 노출될 때까지 추가 식각한다. 전술한 과정을 통해 새들형 핀 채널 영역을 형성하기 위한 트렌치(809)를 형성한 후에는 남아있는 제 2 감광막과 제 2 하드마스크막을 제거한다.
도 8g를 참조하면, 트렌치(809)에 의해 노출된 제 1 및 제 2 실리콘막(806, 808) 및 반도체 기판(802)과 제 2 실리콘막(808) 상에 게이트 절연막(미도시)을 형성하고, 게이트 절연막을 포함한 구조물 상에 게이트 하부전극(816) 및 게이트 상부전극(818)을 형성한다. 이때, 트렌치(809)는 게이트 하부전극(816)에 의해 채워지거나 게이트 하부전극(816) 및 게이트 상부전극(818)에 의해 채워진다. 이후, 게이트 상부전극(818) 상에 게이트 하드마스크막(820)을 증착한다.
게이트 하드마스크막(820) 상에 제 3 감광막(미도시)을 도포한 후 게이트 마스크를 사용하여 패터닝한다. 패터닝된 제 3 감광막을 사용하여, 도 8h에 도시된 바와 같이, 게이트 하드마스크막(820), 게이트 상부전극(818), 및 게이트 하부전극(816)을 순차적으로 식각한다. 게이트 패턴이 완성되면 남아있는 제 3 감광막을 제거한다.
이후의 공정은 통상적인 DRAM의 단위셀을 제조하는 공정과 동일하게 셀 트랜지스터의 LDD 영역을 형성하고, 게이트 패턴의 측벽에 측벽 절연막을 형성한다. 이후, 셀 콘택플러그(Cell Contact Plug)의 형성, 비트라인 콘택(BL Contact)과 비트라인(BL)의 형성, 캐패시터 콘택(Capacitor Contact)과 캐패시터의 형성, 금속 배선의 형성 등의 셀 트랜지스터 형성 공정을 통하여 핀 트랜지스터를 포함하는 DRAM의 단위셀 제조공정을 완성한다.
도 9는 도 8a ~ 8h를 통해 제조된 반도체 기억 장치의 특징을 설명하기 위한 사시도이다.
도시된 바와 같이, 격리 절연막(812)이 형성된 후 핀 영역의 단면을 살펴보 면 반도체 기판(802)과 제 1 및 제 2 실리콘막(806, 808) 사이의 일부가 격리절연막(812)을 통해 절연되어 있음을 알 수 있다. 특히, 본 발명의 다른 실시예에 따른 반도체 기억 장치에서는 새들형 핀 트랜지스터의 핀 채널 영역의 하부에 격리절연막(812)이 형성되어 있으며 이웃한 두 개의 새들형 핀 트랜지스터의 채널 영역의 외측인 저장노드 콘택영역의 하부에는 반도체 기판(802)과 제 2 실리콘막(808)이 연결되어 있다. 여기서, 반도체 기판(802)과 제 2 실리콘막(808)이 연결된 영역은 도 7a 혹은 도 7b에 도시된 기판 연결 마스크(704, 714)에 의해 정의되지 않은 영역으로, 비트라인 콘택영역 및 채널 영역의 하부를 포함한다. 이러한 부분절연을 위한 격리 절연막(712) 사이의 기판 연결 영역은 도 8b에서 설명한 바와 같이 기판 연결 마스크를 사용한 희생막(804)의 식각시 식각되지 않고 남아있는 부분을 이후 공정에서 습식각으로 제거한 뒤 격리절연막(812)을 채운 것이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 기억 장치를 제조하기 위한 마스크 구조를 설명하기 위한 평면도이다.
도시된 바와 같이, 기판 연결 마스크(724)는 도 7a 및 도 7b에 도시된 기판 연결 마스크(704 및 714)와 다르게 라인 형태의 패턴을 가지고 있다. 구체적으로는, 기판 연결 마스크(724)의 폭은 활성 영역 상에 형성된 이웃한 게이트 패턴의 사이 비트라인 콘택 영역과 게이트 패턴이 형성되는 영역을 일부 혹은 전부 포함하는 범위로 정의할 수 있으며, 이웃한 게이트 패턴의 바깥쪽 나머지 활성 영역을 모두 포함해서는 안된다.
도 11a 및 도 11b는 통상적인 반도체 장치와 도 8a ~ 8h를 통해 제조된 반도 체 기억 장치의 특징을 비교 설명하기 위한 단면도 및 그래프이다. 구체적으로 살펴보면, 도 10a는 부분 절연막을 포함하지 않는 새들형 핀 트랜지스터와 비트라인 콘택 영역뿐만 아니라 이웃한 게이트 패턴의 하부에 형성된 부분 절연막을 포함하는 새들형 핀 트랜지스터의 단면을 각각 도시하고 있으며, 도 10b는 두 경우의 트랜지스터의 문턱 전압의 스윙(swing)과 바디 효과(body effect)에 대한 모의 실험 결과를 도시하고 있다.
특히, 도 11b에 도시된 스윙 및 바디 효과 측면에서 부분 절연막을 포함하는 새들형 핀 트랜지스터가 부분 절연막을 포함하지 않는 종래의 새들형 핀 트랜지스터보다 특성이 향상된 것을 볼 수 있다. 여기서 스윙의 값이 작은 것은 트랜지스터 내 문턱전압의 변동 폭이 작다는 것을 의미하고 트랜지스터의 동작이 안정적으로 이루어질 수 있음을 나타낸다. 마찬가지로, 트랜지스터의 소스 영역과 반도체 기판(바디) 사이에 발생한 역방향 바이어스로 인해 문턱전압을 상승시키는 바디 효과가 작다는 것 역시 트랜지스터의 문턱 전압이 상승되지 않아 안정적으로 트랜지스터가 동작할 수 있음을 의미한다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 기억 장치에는 비트라인 콘택영역 및 채널 영역의 하부에 격리절연막(812)이 형성되어 있으나, 다른 실시예에서는 채널 영역의 전부가 아닌 일부와 비트라인 콘택영역의 하부에 격리절연막(812)을 형성하거나 채널 영역 및 비트라인 콘택영역의 하부 뿐만 아니라 저장노드 콘택영역의 하부의 일부에도 부분절연막에 대응하는 격리절연막(812)을 형성할 수도 있다. 부분절연막이 형성되는 범위에 따라 문턱 전압의 스윙(swing)과 바디 효과(body effect)에서 미세한 차이가 있지만, 전술한 변형된 실시예의 경우에도 부분 절연막을 포함하지 않는 반도체 기판 상에 형성된 새들형 핀 트랜지스터에 비하여는 문턱 전압의 스윙(swing)과 바디 효과(body effect)의 특성을 향상시킬 수 있다.
전술한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 기억 장치는 비트라인 콘택 영역 및 핀 채널 영역의 하부에 형성된 부분절연 영역을 포함한다. 이를 통해, 새들형 핀 트랜지스터의 문턱 전압의 스윙을 줄이고 바디 효과를 줄여 새들형 핀 트랜지스터의 동작을 안정화할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 통상적인 반도체 기억 장치를 제조하기 위한 마스크의 구조를 설명하기 위한 평면도.
도 2a ~ 2h는 도 1a에 도시된 마스크 패턴을 사용하여 통상적인 반도체 장치를 제조하는 방법을 설명하기 위한 사시도.
도 3은 도 2a ~ 2h를 통해 제조된 통상적인 반도체 장치의 문제점을 설명하기 위한 사시도.
도 4a ~ 4b는 본 발명의 일 실시예에 따른 반도체 기억 장치를 제조하기 위한 마스크의 구조를 설명하기 위한 평면도.
도 5a ~ 5h는 도 4a에 도시된 마스크 패턴을 사용하여 반도체 기억 장치를 제조하는 방법을 설명하기 위한 사시도.
도 6은 도 5a ~ 5h를 통해 제조된 반도체 기억 장치의 특징을 설명하기 위한 사시도.
도 7a ~ 7b는 본 발명의 다른 실시예에 따른 반도체 기억 장치를 제조하기 위한 마스크의 구조를 설명하기 위한 평면도.
도 8a ~ 8h는 도 7a에 도시된 마스크 패턴을 사용하여 반도체 기억 장치를 제조하는 방법을 설명하기 위한 사시도.
도 9는 도 8a ~ 8h를 통해 제조된 반도체 기억 장치의 특징을 설명하기 위한 사시도.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 기억 장치를 제조하기 위 한 마스크 구조를 설명하기 위한 평면도.
도 11a 및 도 11b는 통상적인 반도체 장치와 도 8a ~ 8h를 통해 제조된 반도체 기억 장치의 특징을 비교 설명하기 위한 단면도 및 그래프.

Claims (20)

  1. 하부 반도체 기판상에 희생막을 형성하는 단계;
    상기 희생막 상에 제 1 실리콘막을 형성하는 단계;
    상기 제 1 실리콘막 및 상기 희생막을 식각하여 기판 연결 영역을 결정하는 단계;
    상기 제 1 실리콘막 및 상기 하부 반도체 기판상에 제 2 실리콘막을 형성하여 저장노드 콘택영역 및 비트라인 콘택영역 중 하나에 상기 제 2 실리콘막과 상기 하부 반도체 기판을 연결하기 위한 기판 연결 영역을 형성하는 단계;
    활성 영역을 정의하고 부분절연 영역을 형성하여 부분절연 기판을 형성하는 단계;
    상기 부분절연 기판에 핀 영역을 포함하는 셀 트랜지스터를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 부분절연 영역이 형성된 상기 비트라인 콘택영역은 하나의 활성 영역 상에 위치하는 이웃한 핀 트랜지스터의 핀 영역의 사이를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 부분절연 영역이 형성된 상기 저장노드 콘택영역은 하나의 활성 영역 상에 위치하는 이웃한 핀 트랜지스터의 핀 영역의 외측을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 제 1 실리콘막 및 상기 희생막을 식각하여 상기 기판 연결 영역을 결정하는 단계는
    상기 제 1 실리콘막 상에 제 1 하드마스크막을 증착하는 단계;
    상기 제 1 하드마스막 상에 감광막을 도포하는 단계;
    기판 연결 마스크를 사용하여 상기 감광막을 패터닝하는 단계;
    패터닝된 감광막을 사용하여 상기 제 1 하드마스크막을 식각하는 단계;
    식각된 제 1 하드마스크막을 사용하여 상기 제 1 실리콘막과 상기 희생막을 식각하는 단계; 및
    남아있는 제 1 하드마스크막을 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 기판 연결 마스크는 채널 영역의 전부 혹은 일부와 비트라인 콘택영역을 노출하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 기판 연결 마스크는 저장노드 콘택영역의 일부, 채널 영역 및 비트라인 콘택영역을 노출하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 기판 연결 마스크는 채널 영역의 일부 혹은 전부와 저장노드 콘택영역을 노출하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 활성 영역을 정의하고 상기 부분절연 영역을 형성하는 단계는
    활성 영역을 정의하는 ISO 마스크를 사용하는 STI 공정을 통해 트랜치를 형성하는 단계;
    상기 트랜치로 인해 노출된 희생막을 습식각하여 부분절연 영역을 형성하는 단계; 및
    상기 트랜치 및 상기 부분절연 영역에 격리절연막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 셀 트랜지스터를 형성하는 단계는
    핀 마스크를 사용하여 상기 격리 절연막을 식각하는 단계;
    노출된 활성 영역 상에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막 상에 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 희생막은 SixGe1-x(x는 0.8)로 구성하고, 상기 습식각시 HNO3(70중량%):HF(49중량%):CH3COOH(99.9중량%):H2O=40:1:2:57의 구성 비율을 가지는 혼합 용액을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 희생막은 상기 제 1 실리콘막 및 상기 하부 반도체 기판과 다른 식각선택비를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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