TWI471947B - 電晶體元件及其製造方法 - Google Patents
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Description
本發明是有關於一種半導體元件，且特別是有關於一種垂直式電晶體。
為了提高積體電路的操作速度，以及符合消費者對於小型化電子裝置的需求，半導體裝置中的電晶體尺寸有持續縮小的趨勢。然而，隨著電晶體尺寸的縮小，電晶體的通道區長度亦隨之縮短，如此造成電晶體遭受嚴重的短通道效應(short channel effect)以及導通電流(on current)下降等問題。針對此問題，習知的一種解決方法是提高通道區中的摻質濃度，然而，此種作法反而會造成漏電流增加，影響元件的可靠度。
因此，為了克服上述問題，近年來業界提出將水平方向的電晶體結構改為垂直方向的電晶體結構的方案，舉例來說，將垂直式電晶體結構形成於基底的深溝渠中。如此一來，可以提升積體電路的操作速度與積集度，且能避免短通道效應等問題。然而，目前一般的垂直式電晶體在結構設計與通道控制上仍有很大的改良空間，為此領域所積極研究的目標。
以動態隨機存取記憶體(DRAM)為例，為了增加單位面積的DRAM密度，各DRAM單元的間距應越小越好，但如此一來，可能造成位元線之間(bit line to bit line)或
字元線之間(word line to word line)的寄生電容，此寄生電容繼而造成DRAM單元的RC延遲。此外，垂直式電晶體元件常有浮體效應(floating body effect)問題。再者，習知的一種製作垂直式DRAM的方式，是在垂直的矽柱上形成環繞矽柱側壁的圍繞閘極(surround gate)，此方式的製程較為複雜。凡此種種，可能增加元件的成本或降低元件的效能。
本發明提供一種電晶體元件，具有共用閘極的電晶體單元，因而能提高電晶體陣列整體的積集度。
本發明提供一種電晶體元件的製造方法，製程簡單，且能製作出具高積集度電晶體陣列的電晶體元件。
本發明提出一種電晶體元件，所述電晶體元件包括第一垂直式電晶體結構。第一垂直式電晶體結構包括基底、第一介電層、第一閘極、第一摻雜區、第二摻雜區、第三摻雜區以及第四摻雜區。第一介電層配置於基底的第一溝渠中。第一閘極配置於第一介電層中，且第一閘極在其兩側的基底中定義出第一通道區與第二通道區。第一摻雜區配置於基底中，且位於第一通道區下方。第二摻雜區配置於基底中，且位於第一通道區上方。第三摻雜區配置於基底中，且位於第二通道區下方。第四摻雜區配置於基底中，且位於第二通道區上方。
在本發明之一實施例中，上述第一閘極的寬度例如大
於第一溝渠的寬度。
在本發明之一實施例中，上述第一閘極的形狀例如為球形。
在本發明之一實施例中，上述電晶體元件更包括第二垂直式電晶體結構。第二垂直式電晶體結構包括第二介電層、第二閘極、上述之第三摻雜區、第五摻雜區、第六摻雜區以及第七摻雜區。第二介電層配置於基底的第二溝渠中。第二閘極配置於第二介電層中，且第二閘極在其兩側的基底中定義出第三通道區與第四通道區。第三摻雜區位於第三通道區下方，其中第三摻雜區由第一垂直式電晶體結構與第二垂直式電晶體結構共用。第五摻雜區配置於基底中，且位於第三通道區上方。第六摻雜區配置於基底中，且位於第四通道區下方。第七摻雜區配置於基底中，且位於第四通道區上方。
在本發明之一實施例中，上述第二閘極的寬度例如大於第二溝渠的寬度。
在本發明之一實施例中，上述第二閘極的形狀例如為球形。
在本發明之一實施例中，上述電晶體元件更包括第三介電層以及位元線(BL)。第三介電層配置於基底的第三溝渠中，且位於第一閘極與第二閘極之間。位元線配置於第三溝渠底部，且位於第三介電層下方以及第一介電層與第二介電層之間。
本發明提出一種電晶體元件的製造方法，包括以下步
驟。於基底中形成第一溝渠。於第一溝渠中形成第一介電層。於第一介電層中形成閘極，在基底中，閘極定義出位於其兩側的第一通道區與第二通道區。於基底中形成第二溝渠與第三溝渠，其中第一通道區位於第一溝渠與第二溝渠之間，第二通道區位於第一溝渠與第三溝渠之間。於基底中相鄰第二溝渠的底部之處與相鄰第三溝渠的底部之處分別形成第一摻雜區與第三摻雜區，且第一介電層分隔第一摻雜區與第三摻雜區。於基底中分別形成位於第一通道區上方的第二摻雜區以及位於第二通道區上方的第四摻雜區。
在本發明之一實施例中，形成第一介電層與閘極的方法包括以下步驟。在第一溝渠中形成第一介電材料。在第一介電材料上形成閘極。在閘極與基底間形成第二介電材料。於閘極上形成填滿第一溝渠的第三介電材料，其中第一介電材料、第二介電材料與第三介電材料形成第一介電層。
在本發明之一實施例中，在形成第一介電材料後與形成閘極前，更包括移除第一介電材料的頂部區域。
在本發明之一實施例中，形成第一介電層與閘極的方法包括以下步驟。在第一溝渠中形成第一介電材料，且第一介電材料部份填滿第一溝渠。移除第一介電材料的頂部區域，並且移除此頂部區域兩側的部份基底，以在基底中形成凹室。在凹室的側壁上形成第二介電材料。在凹室中形成閘極，其中閘極的寬度大於第一溝渠的寬度。在閘極
上形成第三介電材料，其中第一介電材料、第二介電材料與第三介電材料形成第一介電層。
在本發明之一實施例中，在形成第一介電材料之後，以及在移除頂部區域之前，更包括在頂部區域上方的第一溝渠之側壁形成間隙壁。
在本發明之一實施例中，移除頂部區域兩側的部份基底的方法例如為等向性蝕刻。
在本發明之一實施例中，第一溝渠的長度方向例如垂直於第二溝渠的長度方向與第三溝渠的長度方向。
在本發明之一實施例中，電晶體元件的製造方法更包括以下步驟。於第二溝渠中由下而上依序形成第一位元線與第二介電層，且於第三溝渠中由下而上依序形成第二位元線與第三介電層。
在本發明之一實施例中，形成第一溝渠的步驟例如：對基底進行第一蝕刻製程，使得第一溝渠的底部高於第一位元線的頂部與第二位元線的頂部。接著對基底進行第二蝕刻製程，使得第一溝渠的底部低於第一位元線的底部與第二位元線的底部，其中第二蝕刻製程對基底的蝕刻選擇比高於第一蝕刻製程對基底的蝕刻選擇比。
基於上述，本發明提供一種電晶體元件，其具有兩兩共用閘極的多個電晶體單元，因而能提高電晶體陣列整體的積集度。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖8A是依照本發明第一實施例所繪示的電晶體元件的製造流程上視圖。圖1B至圖8B分別是沿著圖1A至圖8A中A1-A2剖面線的剖面圖。圖1C至圖8C分別是沿著圖1A至圖8A中B1-B2剖面線的剖面圖。
首先，請參照圖1A至圖1C。提供基底100。基底100的材料例如為矽。接著，在基底100中形成隔離結構102。隔離結構102例如是由氧化矽形成的淺溝渠隔離結構。在基底100中，隔離結構102定義出介於其間的主動區。在本實施例中，主動區的延伸方向平行於B1-B2剖面線的延伸方向，如圖1A所示。
然後，請參照圖2A至圖2C，於基底100上形成圖案化光阻層101。圖案化光阻層101的形成方法例如是進行微影製程而形成。接下來，以圖案化光阻層101為罩幕，移除部份基底100與部分隔離結構102，以於基底100中形成多個溝渠104。移除部份基底100和部分隔離結構102的方法例如是乾式蝕刻法。
之後，以圖案化光阻層101為罩幕，以離子植入法於基底100中鄰近溝渠104底部之處形成多個摻雜區106。當然，摻雜區106的形成方法並不以離子植入法為限。摻雜區106的導電型態例如是與基底100的導電型態相反。舉例來說，若要形成n型電晶體，基底100可為p型基底，且摻雜區106可藉由在基底100中植入n型掺質而形成；
而若要形成p型電晶體，基底100可為n型基底，且摻雜區106可藉由在100中植入p型掺質而形成。
繼之，請參照圖3A至圖3C。將圖案化光阻層101移除。圖案化光阻層101的移除方法例如是乾式去光阻法。
再者，在各溝渠104的底部形成導電層108(請參照圖3B與圖3C)。導電層108的材料例如為摻雜多晶矽或金屬。導電層108的形成方法例如是先以化學氣相沈積法、物理氣相沈積法或任何習知的沈積方法形成填滿溝渠104的導體材料層，再對導體材料層進行回蝕刻製程而形成。此外，在將此處所述的電晶體元件應用於記憶體元件的實施方式中，導電層108可作為位元線使用。此時，各位元線的延伸方向與隔離結構102的延伸方向(即圖3A中的B1-B2剖面線的延伸方向，亦為主動區的延伸方向)之間具有一角度，且此角度不等於90度。
其後，在溝渠104中形成位於導電層108上的介電層110，介電層110的材料例如為氮化物。介電層110的形成方法例如是先以化學氣相沈積法形成填滿溝渠104的介電材料層，再對介電材料層進行化學機械研磨製程或回蝕刻製程而形成。
接著，請參照圖4A至圖4C。在基底100上形成圖案化光阻層113，並執行蝕刻製程，以於基底100中形成多個溝渠112。此時，溝渠112的底部高於導電層108的頂部，可避免圖4B中的導電層108受到損害。圖案化光阻層113可以微影製程製作。在本實施例中，溝渠112的長
度方向與溝渠104的長度方向相互垂直，如圖2A與圖4A中所示。此外，於圖4A至圖4C所示之步驟中執行的蝕刻製程是一種低敏感度(low sensitivity)的蝕刻，所謂低敏感度，意指此次蝕刻對基底100、隔離結構102與介電層110具有相近的蝕刻率，此點從圖4B可以清楚看出。
請參照圖5A至圖5C。可繼續使用圖案化光阻層113，再進行一次高敏感度的蝕刻。所謂高敏感度，意指此次蝕刻僅對基底100具有高蝕刻率。換言之，與圖4A至圖4C描述的蝕刻製程相較，此處描述的蝕刻製程對基底100具有較高的蝕刻選擇比。因此，隔離結構102與介電層110的蝕刻量很少，而基底100的蝕刻量相對很大，這點從圖5B可以清楚看出。另外，從圖5B與5C中也可看出此次蝕刻加深了溝渠112部份區域的深度，使得溝渠112的底部低於導電層108的底部，且溝渠112隔離相鄰的兩導電層108與相鄰的兩個摻雜區106。
請參照圖6A至圖6C。移除圖案化光阻層113。圖案化光阻層113的移除方法例如是乾式去光阻法。
接著，在溝渠112中形成介電材料114。介電材料114例如為氧化矽，其形成方法例如化學氣相沈積法。在此應指出，可在形成介電材料114後，進行回蝕刻製程，以定義介電材料114頂面的位置。此位置即為在後述製程中閘極形成的位置。
再者，請參照圖7A至圖7C。在介電材料114上方的溝渠112之側壁112a上形成介電材料115。介電材料115
例如為氧化矽。介電材料115的形成方法例如為熱氧化法。
然後，在介電材料114上形成閘極116。閘極116的材料與形成方法可與前述導電層108的形成方法類似，於此不再贅述。請參照圖7C，在基底100中，閘極116定義出位於其兩側的通道區118與通道區120。此外，在將此處所述的電晶體元件應用於記憶體元件的實施方式中，閘極116可作為字元線(WL)使用。
請參照圖8A至圖8C。在閘極116上形成填滿溝渠112的介電材料122。介電材料122的材料與形成方式可與前述任一介電材料相同，於此不再重述。在通道區118與通道區120上方的基底100中分別形成摻雜區124與摻雜區126，以完成電晶體元件的製作。摻雜區124與摻雜區126的形成方法例如為離子植入法，且摻雜區124與摻雜區126的導電型態例如是與基底100的導電型態相反，而與摻雜區106的導電型態相同。
在圖8C中，摻雜區106、閘極116與摻雜區124形成一垂直式電晶體，摻雜區106與摻雜區124可分別作為此垂直式電晶體的源極與汲極。同理，摻雜區106、閘極116與摻雜區126也形成一垂直式電晶體。這些垂直式電晶體的相互關係在以下段落將有更詳細的說明。
圖9A至圖9E是依照本發明第二實施例所繪示的電晶體元件製造流程剖面圖。圖9A為接續圖5C所進行的步驟。在第二實施例中，電晶體元件的製造方法與第一實施例相似，因此，以下僅描述與第一實施例相異之處。在以
下描述中，以相同的元件符號來表示與第一實施例相似的構件。
請參照圖9A。移除圖案化光阻層113。圖案化光阻層113的移除方法例如是乾式去光阻法。
接著，在溝渠112中形成介電材料119。介電材料119例如為氧化矽，其形成方法例如化學氣相沈積法。在此應指出，可在形成介電材料119後，進行回蝕刻製程，以定義介電材料119頂面的位置。此位置即為在後述製程中閘極形成的位置。
接著，在介電材料119上方的溝渠112之側壁112a上形成間隙壁(spacer)128，間隙壁128的材料與介電材料119不同，例如，間隙壁128可為氮化物，而介電材料119可為氧化物。間隙壁128的形成方法例如是先在基底100上與溝渠112中形成共形地間隙壁材料層，再對間隙壁材料層進行回蝕刻製程而形成。
接著，請參照圖9B，移除介電材料119的頂部區域。此處的移除例如可藉由對介電材料119和間隙壁128具不同蝕刻速率的蝕刻製程來進行。另外，於蝕刻期間可再使用與前述圖案化光阻層113相同的圖案化光阻層(未繪示)，以保護溝渠112兩側的基板100。
然後，請參照圖9C，移除部份基底100，以形成凹室130。此處的移除例如可藉由等向性蝕刻來進行，例如等向性濕式蝕刻或等向性乾式蝕刻。接著移除前段所述之圖案化光阻層。
之後，請參照圖9D，在凹室130的側壁上形成介電材料132。介電材料132例如為氧化矽。介電材料132的形成方法例如是熱氧化法。
然後，請參照圖9E，移除間隙壁128。間隙壁128的移除方法例如是對介電材料132和間隙壁128具有不同蝕刻速率的等向性濕式蝕刻。或者，若不影響電晶體元件的工作效能，間隙壁128也可保留。
接著，在凹室130中形成閘極117。閘極117的形成方法可與閘極116類似。閘極117例如為球形，且球形的直徑D大於溝渠112的寬度W。
而後，形成填滿溝渠112的介電材料134。介電材料134的形成方法可與介電材料122類似。接著，可再形成摻雜區124與摻雜區126，從而完成電晶體元件的製造。
以下將詳細描述本發明提供的電晶體元件。
圖10A是根據本發明第三實施例所繪示的電晶體元件的剖面示意圖。
請參照圖10A，電晶體元件10包括垂直式電晶體結構20。垂直式電晶體結構20包括基底300、介電層302、閘極304、摻雜區306、摻雜區308、摻雜區310以及摻雜區312。介電層302配置於基底300的溝渠301中。閘極304配置於介電層302中。閘極304在其兩側的基底300中定義出通道區314與通道區316。摻雜區306配置於基底300中，且位於通道區314下方。摻雜區308配置於基底300中，且位於通道區314上方。摻雜區310配置於基
底300中，且位於通道區316下方。摻雜區312配置於基底300中，且位於通道區316上方。
請繼續參照圖10A。在第三實施例中，電晶體元件10更可包括垂直式電晶體結構40。垂直式電晶體結構40包括基底300、介電層322、閘極324、摻雜區310、摻雜區328、摻雜區330以及摻雜區332。介電層322配置於基底300的溝渠303中。閘極324配置於介電層322中。閘極324在其兩側的基底300中定義出通道區334與通道區336。摻雜區310位於通道區316與通道區334下方，因此，摻雜區310由垂直式電晶體結構20與垂直式電晶體結構40共用。摻雜區328配置於基底300中，且位於通道區334上方。摻雜區330配置於基底300中，且位於通道區336下方。摻雜區332配置於基底300中，且位於通道區336上方。
請繼續參照圖10A。在第三實施例中，電晶體元件10更可包括介電層340與位元線342，其配置於基底300的溝渠305中。介電層340配置於位元線342上，且位於閘極304與閘極324之間，而位元線342位於介電層302與介電層322之間。此外，電晶體元件10中各構件與各區域的材料、形成方法與功效等可與第一實施例和第二實施例中所述者相同，但本發明並不以此為限。
在第三實施例中，金屬氧化物半導體場效電晶體T1包括摻雜區306、閘極304以及摻雜區308。摻雜區306可為金屬氧化物半導體場效電晶體T1的源極，而摻雜區
308可為金屬氧化物半導體場效電晶體T1的汲極。金屬氧化物半導體場效電晶體T2包括摻雜區310、閘極304以及摻雜區312。摻雜區310可為金屬氧化物半導體場效電晶體T2的源極，而摻雜區312可為金屬氧化物半導體場效電晶體T2的汲極。金屬氧化物半導體場效電晶體T1與金屬氧化物半導體場效電晶體T2共用閘極304。同理，摻雜區310、閘極324以及摻雜區328可形成金屬氧化物半導體場效電晶體T3；摻雜區330、閘極324以及摻雜區332可形成金屬氧化物半導體場效電晶體T4。金屬氧化物半導體場效電晶體T3與金屬氧化物半導體場效電晶體T4共用閘極324，而金屬氧化物半導體場效電晶體T2與金屬氧化物半導體場效電晶體T3共用源極(摻雜區310)。
圖10B是依照本發明第四實施例所繪示的電晶體元件剖面圖。在圖10B中，以相同的元件符號表示與第三實施例相似的構件。
請同時參照圖10A與圖10B。在電晶體元件10中，閘極304的寬度與溝渠301的寬度大致相等，而閘極324的寬度與溝渠303的寬度大致相等。另一方面，在電晶體元件11中，閘極404的寬度W1大於溝渠301的寬度W2，且閘極424的寬度W3大於溝渠303的寬度W4。舉例而言，閘極404可為球形，且球形的直徑大於W2。同理，閘極424也可為直徑大於W4的球形。此外，圖10B中的電晶體元件11的其他構件的材料、形成方法與功效等與圖10A中的電晶體元件10相似，故於此不再贅述。
請再參照圖8A、圖8C與圖9E。完成電晶體元件的製作後，若繼續形成與各金屬氧化物半導體場效電晶體電性連接的電容器，則包括電容器的電晶體元件整體，可作為DRAM元件使用。形成電容器的方法例如為本技術領域中具有通常知識者所知的任何方法，於此不再詳述。
圖11是根據本發明的電晶體元件製造方法，在電晶體元件上再形成與各個電晶體電性連接的電容器，從而製作的DRAM陣列之電路圖。
請一併參照圖8A、圖8C、圖9E與圖11，根據本發明的電晶體元件製造方法，可製作一種特殊的電晶體(記憶體)陣列元件，其中，相鄰的兩個電晶體(記憶體)單元(如圖11的虛線框所標示)共用閘極(字元線)。若以共用閘極的兩個電晶體(記憶體)單元為一組(如圖11的群組G)，則相鄰的兩組電晶體(記憶體)單元共用源極(位元線)。藉由這種共用閘極與源極的配置可進一步提昇電晶體(記憶體)陣列的積集度。此外，相較於習知的具圍繞閘極的垂直式記憶體，本發明所揭露的製程方法更為簡單。再者，從圖11可以看出，相鄰的WL與BL不會同時開啟(turn on)，因此沒有操作問題。
此外，如圖10B(及圖9A~圖9E)所示，本發明提出一種電晶體元件(及製造該電晶體元件的方法)，其具有往通道區突出的閘極，亦即，在前述各圖的水平方向上，通道區變得較窄。因此，對閘極施予電壓時，能輕易達到全空乏狀態(full depletion)，從而降低浮體效應。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、11‧‧‧電晶體元件
20、40‧‧‧垂直式電晶體結構
100、300‧‧‧基底
101、113‧‧‧圖案化光阻層
102‧‧‧隔離結構
104、112、301、303、305‧‧‧溝渠
106、122、124、126、306、308、310、312、328、330、332‧‧‧摻雜區
108‧‧‧導電層
110、302、322、340‧‧‧介電層
112a‧‧‧側壁
114、115、119、122、132、134‧‧‧介電材料
116、117、304、324、404、424‧‧‧閘極
118、120、314、316、334、336‧‧‧通道區
128‧‧‧間隙壁
130‧‧‧凹室
342、BL‧‧‧位元線
D‧‧‧直徑
G‧‧‧群組
T1、T2、T3、T4‧‧‧金屬氧化物半導體場效電晶體
W、W1、W2、W3、W4‧‧‧寬度
WL‧‧‧字元線
圖1A至圖8A是根據第一實施例所繪示的電晶體元件的製造流程上視圖。
圖1B至圖8B分別是沿著圖1A至圖8A中的A1-A2剖面線的剖面圖。
圖1C至圖8C分別是沿著圖1A至圖8A中的B1-B2剖面線的剖面圖。
圖9A至圖9E是根據第二實施例所繪示的電晶體元件製造流程剖面圖。
圖10A是根據第三實施例所繪示的電晶體元件的剖面示意圖。
圖10B是根據第四實施例所繪示的電晶體元件剖面圖。
圖11是根據本發明而製作的DRAM陣列之電路圖。
10‧‧‧電晶體元件
20、40‧‧‧垂直式電晶體結構
300‧‧‧基底
301、303、305‧‧‧溝渠
302、322、340‧‧‧介電層
304、324‧‧‧閘極
306、308、310、312、328、330、332‧‧‧摻雜區
314、316、334、336‧‧‧通道區
342‧‧‧位元線
T1、T2、T3、T4‧‧‧金屬氧化物半導體場效電晶體
Claims (15)
- 一種電晶體元件，包括一第一垂直式電晶體結構，且該第一垂直式電晶體結構包括：一基底；一第一介電層，配置於該基底的一第一溝渠中；一第一閘極，配置於該第一介電層中，且在該第一閘極兩側的該基底中定義出一第一通道區與一第二通道區，其中該第一閘極具有一圓柱結構，且該第一通道區與該第二通道區為分別配置於該圓柱結構兩側的彎曲通道；一第一摻雜區，配置於該基底中，且位於該第一通道區下方；一第二摻雜區，配置於該基底中，且位於該第一通道區上方；一第三摻雜區，配置於該基底中，且位於該第二通道區下方；以及一第四摻雜區，配置於該基底中，且位於該第二通道區上方。
- 如申請專利範圍第1項所述之電晶體元件，其中該第一閘極的寬度大於該第一溝渠的寬度。
- 如申請專利範圍第1項所述之電晶體元件，更包括一第二垂直式電晶體結構，且該第二垂直式電晶體結構包括：一第二介電層，配置於該基底的一第二溝渠中；一第二閘極，配置於該第二介電層中，且在該第二閘 極兩側的該基底中定義出一第三通道區與一第四通道區；該第三摻雜區，位於該第三通道區下方，其中該第三摻雜區由該第一垂直式電晶體結構與該第二垂直式電晶體結構共用；一第五摻雜區，配置於該基底中，且位於該第三通道區上方；一第六摻雜區，配置於該基底中，且位於該第四通道區下方；以及一第七摻雜區，配置於該基底中，且位於該第四通道區上方。
- 如申請專利範圍第3項所述之電晶體元件，其中該第二閘極的寬度大於該第二溝渠的寬度。
- 如申請專利範圍第4項所述之電晶體元件，其中該第二閘極的形狀為圓柱體。
- 如申請專利範圍第3項所述之電晶體元件，更包括：一第三介電層，配置於該基底的一第三溝渠中，且位於該第一閘極與該第二閘極之間；以及一位元線，配置於該第三溝渠底部，且位於該第三介電層下方以及該第一介電層與該第二介電層之間。
- 一種電晶體元件的製造方法，包括：於一基底中形成一第一溝渠；於該第一溝渠中形成一第一介電層；於第一介電層中形成一閘極，該閘極在該基底中定義 出位於該閘極兩側的一第一通道區與一第二通道區，其中該閘極具有一圓柱結構，且該第一通道區與該第二通道區為分別配置於該圓柱結構兩側的彎曲通道；於該基底中形成一第二溝渠與一第三溝渠，其中該第一通道區位於該第一溝渠與該第二溝渠之間，該第二通道區位於該第一溝渠與該第三溝渠之間；於該基底中相鄰該第二溝渠的底部之處與相鄰該第三溝渠的底部之處分別形成一第一摻雜區與一第三摻雜區，其中該第一介電層分隔該第一摻雜區與該第三摻雜區；以及於該基底中分別形成位於該第一通道區上方的一第二摻雜區以及位於該第二通道區上方的一第四摻雜區。
- 如申請專利範圍第7項所述之電晶體元件的製造方法，其中該第一介電層與該閘極的形成方法包括：在該第一溝渠中形成一第一介電材料；於該第一介電材料上形成該閘極；於該閘極與該基底之間形成一第二介電材料；以及於該閘極上形成填滿該第一溝渠的一第三介電材料，其中該第一介電材料、該第二介電材料與該第三介電材料形成該第一介電層。
- 如申請專利範圍第8項所述之電晶體元件的製造方法，其中在形成該第一介電材料後與形成該閘極前，更包括：移除該第一介電材料的一頂部區域。
- 如申請專利範圍第7項所述之電晶體元件的製造方法，其中該第一介電層與該閘極的形成方法包括：在該第一溝渠中形成一第一介電材料，其中該第一介電材料部份填滿該第一溝渠；移除該第一介電材料的一頂部區域，並移除該頂部區域兩側的部份該基底，以在該基底中形成一凹室；在該凹室的側壁上形成一第二介電材料；在該凹室中形成該閘極，其中該閘極的寬度大於該第一溝渠的寬度；以及在該閘極上形成一第三介電材料，其中該第一介電材料、該第二介電材料與該第三介電材料形成該第一介電層。
- 如申請專利範圍第10項所述之電晶體元件的製造方法，在形成該第一介電材料之後，移除該頂部區域之前，更包括：在該頂部區域上方的該第一溝渠之側壁形成一間隙壁。
- 如申請專利範圍第11項所述之電晶體元件的製造方法，其中移除該頂部區域兩側的部份該基底的方法包括等向性蝕刻。
- 如申請專利範圍第7項所述之電晶體元件的製造方法，其中該第一溝渠的長度方向垂直於該第二溝渠的長度方向與該第三溝渠的長度方向。
- 如申請專利範圍第7項所述之電晶體元件的製造方法，更包括： 於該第二溝渠中由下而上依序形成一第一位元線與一第二介電層，且於該第三溝渠中由下而上依序形成一第二位元線與一第三介電層。
- 如申請專利範圍第14項所述之電晶體元件的製造方法，其中形成該第一溝渠的步驟包括：對該基底進行一第一蝕刻製程，使得該第一溝渠的底部高於該第一位元線的頂部與該第二位元線的頂部；以及對該基底進行一第二蝕刻製程，使得該第一溝渠的底部低於該第一位元線的底部與該第二位元線的底部，其中該第二蝕刻製程對該基底的蝕刻選擇比高於該第一蝕刻製程對該基底的蝕刻選擇比。
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