TWI413214B - 埋入式位元線結構、具其之場效電晶體結構及其製法 - Google Patents

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Description

埋入式位元線結構、具其之場效電晶體結構及其製法
本發明有關一種半導體裝置，特別是有關一種埋入式位元線結構、具有其之場效電晶體(field effect transistor，FET)結構、及其製法。
具有埋入式(embedded或buried)位元線的垂直式鰭狀閘極場效電晶體(Fin-shaped gate field effect transistor，FinFET)因為有簡易的中間製程(middle-of-line(MOL)process)，而成為下一世代4F2 (F為特徵尺寸)記憶胞的主流。然而，前端製程(front-end-of-line(FEOL)process)也因此更複雜，尤其是需要半個特徵尺寸的淺溝隔離結構(shallow trench isolation，STI)。使得30nm世代的STI的深寬比(aspect ratio)會大於20，而難以於間隙(gap)中填入氧化物膜，此有礙動態隨機存取記憶體(DRAM)尺寸的縮小。
已有人提出依循擴大隔離規則(接近1特徵尺寸)的具有埋入式位元線的垂直式(vertical)圍繞式閘極電晶體(surrounding gate transistors，SGT)，此大為降低STI製造的困難。然而，記憶胞陣列的臨界電壓(threshold voltage，Vth )的穩定性因為複雜的製程而變差。複雜的製程為例如冗長的埋入式位元線形成步驟、旋塗式介電材料(spin-on-dielectric，SOD)的凹槽形成步驟、金屬及n+型多晶矽界定的電晶體閘極長度。而在垂直尺寸的限制下，亦無法延長閘極通道長度來減少Vth 的變動。
因此，對於新穎的FinFET結構及其製法仍有所需，以避免前述問題。
本發明之一目的是提供一種埋入式位元線結構、具有此種埋入式位元線結構的FET結構及製造此種埋入式位元線結構的方法，其中可相對減少STI的深寬比，並且能有穩定的Vth 。
依據本發明之一具體實施例提供一種埋入式位元線，其包括一定義有一主動區的基底、一圍繞主動區的溝渠、及一位元線。基底包括一具有原始上表面的絕緣層及一位於絕緣層原始上表面上的半導體層。位元線係設置於溝渠下部的主動區的一側。位元線包括一第一部分及一第二部分。第一部分係設置於絕緣層中並低於絕緣層原始上表面。第二部分係設置於第一部分上以與主動區的半導體層電性連接。絕緣襯層係設置於位元線的第一部分上，並位於位元線的第二部分與跟主動區相對的基底的半導體層之間供隔離之用。一STI係設置於溝渠內以圍繞主動區做為隔離之用。
依據本發明之另一具體實施例提供一種具有埋入式位元線的場效電晶體結構，其包括一定義有一主動區的基底、一溝渠、一位元線及一字元線。此FET結構包括與上述類似的位元線結構。位元線與FET電性連接。字元線係設置於主動區另一側的基底中，與位元線互相交越，並與FET電性連接。
依據本發明之又一具體實施例提供一種製造埋入式位元線結構的方法，其包括下列步驟。提供一基底，其包括一具有原始上表面的絕緣層及一位於絕緣層的原始上表面上的半導體層。於基底上形成一主動區。形成一溝渠，使其圍繞主動區並向下穿過半導體層至絕緣層中。於溝渠中的主動區的一側形成一位元線的一第一部分，其低於絕緣層的原始上表面。於溝渠之相對於主動區並且高於位元線第一部分的一側壁上形成一絕緣襯層，俾將位元線與基底的半導體層隔離。於溝渠內的位元線的第一部分上形成位元線的一第二部分以使位元線與主動區的半導體層電性連接。於溝渠中填入絕緣材料以形成一STI。
本發明提供一種具有埋入式位元線的FET結構。此FET結構包括依據本發明之埋入式位元線結構，其結構參閱第1至4圖，並詳述於後。基底10包括一絕緣層14，例如氧化物層，及一半導體層16，例如矽層。半導體層16位於絕緣層14的原始上表面15上。可視情況於絕緣層14下方進一步包括有矽基底12，以支撐整個結構。基底可為例如絕緣層上覆矽(silicon-on-insulator，SOI)基底。基底10上定義有至少一主動區(active area，AA)。一溝渠11圍繞主動區。一位元線22係設置於溝渠11中，並位於主動區的一側。位元線22包括一第一部分18及一第二部分20。第一部分18係埋入在絕緣層14中並低於絕緣層14的原始上表面15。第二部分20係設置於第一部分18上以與主動區的半導體層16電性連接。如第3圖所示，一絕緣襯層28係設置於位元線22的第一部分18上，並位於位元線22的第二部分20與跟主動區相對的基底10的半導體層16之間，供隔離之用。在若干圖式例如第1及2圖中並未顯示絕緣襯層28及層間介電層，以便能夠清楚顯示其他元件。將一STI 24設置於溝渠內以圍繞主動區，以將主動區與基底的半導體層的其他部件隔離。因此，STI 24可將溝渠11填滿。STI 24可往下穿過半導體層16，部分進入絕緣層14中，及部分停在位元線22上。使得位元線22被埋入，並且，除了與主動區電性連接的第二部分20之外，第一部分18與半導體層16是不互相接觸的。第一部分18及第二部分20可包括導電材料，例如金屬及多晶矽。較佳為第一部分18包括金屬，及第二部分20包括多晶矽。第一部分18可為線形，第二部分20可為線形或僅為塊狀以將第一部分18與主動區電性連接。
字元線26係設置於沿主動區的另一側的基底10中，與位元線22互相交越，並與FET的閘極(未示出)電性連接。
如第1圖所示，FET可包括一對源/汲極區(S/D)16a、16b，其可分別位於主動區的半導體層的上部及下部中，及一閘極結構，其可設置於源極區與汲極區之間，成為垂直式電晶體。
依據本發明的又一具體實施例，提供一種製造埋入式位元線結構的方法。第5圖的流程圖及第6至8圖的截面圖顯示此方法的一具體實施例。於步驟101中，提供一基板。如前述，基底可包括矽基底12、絕緣層14、及半導體層16。於步驟103中，於基底中定義主動區。於步驟105中、形成一溝渠以圍繞主動區並往下穿越半導體層16及至基底的絕緣層14中。此可藉由使用圖案化的硬遮罩以微影製程(microlithography process)及蝕刻製程而達成。其後，於步驟107中，於溝渠中之主動區的一側形成位元線的第一部分18。所形成的位元線第一部分18的高度低於絕緣層14原始上表面15。換言之，絕緣層14原始上表面15高於第一部分18的上表面。當第一部分18包括金屬時，其可藉由例如化學氣相沉積法以於溝渠的下部沉積金屬層而形成。可回蝕刻以控制所得金屬層的高度。
其後，於步驟109中，於溝渠11之主動區對面的一側壁上高於位元線第一部分18的地方形成一絕緣襯層28，以將位元線第一部分18與半導體層16隔離。可藉由使用例如沉積製程於溝渠的全部側壁上形成絕緣層，再將絕緣層位於主動區側壁高於位元線第一部分18的部分，以例如蝕刻製程去除，其中可將所欲的部分以遮罩保護。於步驟111中，於溝渠11內的位元線22第一部分18上形成位元線的第二部分20，以使位元線22與主動區的半導體層16電性連接。第二部分20可包括多晶矽，可藉由化學氣相沉積法形成。於步驟113中，藉由例如化學氣相沉積法或旋塗介電材料製程，於溝渠中填入絕緣材料，例如氧化物材料，以形成STI 24。
再參閱第1及8圖，可進一步於基底中之主動區的另一側形成一字元線26，使其與位元線22互相交越並與主動區電性連接。於主動區形成FET。於一具體實施例中，係於基底中之主動區的另一側形成字元線26，使其與位元線22互相交越，並與主動區的半導體層16的中間部連接(以垂直方向來看)，及將摻雜物例如n-型摻雜物植入主動區半導體層16中間部二側的一下部及一上部，以形成一對源/汲極區16a、16b。
本發明之位元線結構也適合搭配習知的鰭狀閘極結構。閘極結構可包括鰭狀閘極結構，例如雙重閘極FinFET結構。可再設置一字元線，使二字元線分別與鰭狀閘極結構之二相對側電性連接。或者，參閱第9圖，可使閘極結構進一步為圍繞式閘極結構，可使字元線30形成於基底中而圍繞此種圍繞式閘極，並與位元線22互相交越。
基底的半導體層，例如矽膜，其厚度依所得之所欲裝置而定，可由垂直式電晶體幾何尺寸(包括向外擴散接面、閘極通道長度、STI形式容量等)決定。因為半導體層是設置於絕緣層上，依據本發明之位元線位於絕緣層及STI中而可有良好的絕緣，因此與習知技術相較之下，半導體層厚度可顯著減少。
因為埋入式位元線的下部係形成於絕緣層中，因此降低寄生電容。因為FET係建構在絕緣層上，STI相對較淺，因此STI的製造相對上較簡單。由於在埋入式位元線的結構下的STI填入製程較簡單，因此在40nm或以下的特徵尺寸的閘極通道可較長，可獲得穩定的陣列Vth 。再者，由於是埋入式位元線結構，因此不會有金屬污染的風險。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．基底
11．．．溝渠
12．．．矽基底
14．．．絕緣層
15．．．原始上表面
16．．．半導體層
16a、16b．．．源/汲極區
18．．．第一部分
20．．．第二部分
22．．．位元線
24．．．STI
26、30．．．字元線
28．．．絕緣襯層
101、103、105、107、109、111、113．．．步驟
第1圖顯示依據本發明之一具體實施例之具有埋入式位元線的FET結構立體示意圖。
第2圖為第1圖所示之具有埋入式位元線的FET結構的上視示意圖。
第3圖為第2圖所示之具有埋入式位元線的FET結構沿著AA’線段的截面示意圖。
第4圖為第2圖所示之具有埋入式位元線的FET結構沿著BB’線段的截面示意圖。
第5圖為依據本發明之一具體實施例之製造埋入式位元線的方法之流程圖。
第6至8圖係為說明依據本發明之一具體實施例之製造埋入式位元線的方法之截面示意圖。
第9圖為依據本發明之一具體實施例之具有埋入式位元線的FET結構立體示意圖。
11．．．溝渠
12．．．矽基底
14．．．絕緣層
15．．．原始上表面
16．．．半導體層
16a、16b．．．源/汲極區
18．．．第一部分
20．．．第二部分
22．．．位元線
24．．．STI
28．．．絕緣襯層

Claims (18)

  1. 一種埋入式位元線結構，包括：一基底，其包括一具有一原始上表面的絕緣層及一位於該絕緣層原始上表面上的半導體層，其中該基底包括一主動區；一溝渠，其圍繞該主動區並向下穿過該半導體層至該絕緣層中；一位元線，其係設置於該溝渠的下部的該主動區的一側，其中該位元線包括一第一部分及一第二部分，該第一部分係設置於該絕緣層中並低於該絕緣層原始上表面，該第二部分係設置於該第一部分上以與該主動區的該半導體層電性連接；一絕緣襯層，其係設置於該位元線的該第一部分上，及位於該位元線的該第二部分與跟該主動區對面的該基底之該半導體層之間俾供隔離；及一淺溝隔離結構，其係設置於該溝渠內以圍繞該主動區俾供隔離。
  2. 如請求項1所述之埋入式位元線結構，其中該基底包括一絕緣層上覆矽基底。
  3. 一種具有埋入式位元線的場效電晶體結構，包括：一基底，其包括一具有原始上表面的絕緣層及一位於該絕緣層的該原始上表面上的半導體層，其中該基底包括一主動區，及一場效電晶體；一溝渠，其圍繞該主動區並向下穿過該半導體層至該絕緣層中；一位元線，其係設置於該溝渠下部的該主動區的一側，其中該位元線包括一第一部分及一第二部分，該第一部分係設置於該絕緣層中並低於該絕緣層的該原始上表面，該第二部分係設置於該第一部分上以與該場效電晶體電性連接；一絕緣襯層，其係設置於該位元線的該第一部分上，及位於該位元線的該第二部分與跟該主動區相對的該基底的該半導體層之間俾供隔離；一淺溝隔離結構，其係設置於該溝渠內以圍繞該主動區俾供隔離；及一字元線，其位於該基底中的該主動區的另一側，與該位元線互相交越，並與該場效電晶體電性連接。
  4. 如請求項3所述之具有埋入式位元線的場效電晶體結構，其中該基底包括一絕緣層上覆矽基底。
  5. 如請求項3所述之具有埋入式位元線的場效電晶體結構，其中該場效電晶體包括一對源/汲極區及一閘極結構，該對源/汲極區係分別設置於該主動區的該半導體層的一上部及一下部中，該閘極結構係設置於該源極區與該汲極區之間。
  6. 如請求項5所述之具有埋入式位元線的場效電晶體結構，其中該閘極結構包括一鰭狀閘極結構。
  7. 如請求項6所述之具有埋入式位元線的場效電晶體結構，進一步包括另一字元線，該二字元線分別與該鰭狀閘極結構的二相對側電性連接。
  8. 如請求項5所述之具有埋入式位元線的場效電晶體結構，其中該閘極結構包括一圍繞式閘極結構。
  9. 如請求項8所述之具有埋入式位元線的場效電晶體結構，其中該字元線進一步圍繞該圍繞式閘極結構。
  10. 一種製造埋入式位元線結構的方法，包括：提供一基底，其包括一具有原始上表面的絕緣層及一位於該絕緣層的該原始上表面上的半導體層；於該基底上形成一主動區；形成一溝渠，使其圍繞該主動區並向下穿過該半導體層至該絕緣層中；於該溝渠的一下部中的該主動區的一側形成一位元線的一第一部分，其中該位元線的該第一部分低於該絕緣層的該原始上表面；於該溝渠之相對該主動區的一側壁上並高於該位元線的該第一部分之處形成一絕緣襯層，俾將該位元線與該基底的半導體層隔離；於該溝渠內的該位元線的該第一部分上形成該位元線的一第二部分，以使該位元線與該主動區的該半導體層電性連接；及於該溝渠中填入絕緣材料以形成一淺溝隔離結構。
  11. 如請求項10所述之製造埋入式位元線結構的方法，其中該基底包括一絕緣層上覆矽基底。
  12. 如請求項10所述之製造埋入式位元線結構的方法，進一步包括於該基底中的該主動區的另一側形成一字元線，使其與該位元線互相交越並與該主動區連接。
  13. 如請求項12所述之製造埋入式位元線結構的方法，進一步包括於該主動區形成一場效電晶體。
  14. 如請求項10所述之製造埋入式位元線結構的方法，進一步包括於該基底中的該主動區的另一側形成一字元線，使其與該位元線互相交越並與該主動區的半導體層的中間部連接，及將摻雜物植入該主動區的半導體層的該中間部二側的一下部及一上部，以形成一對源/汲極區。
  15. 如請求項10所述之製造埋入式位元線結構的方法，進一步包括：於該主動區形成一場效電晶體，其中該場效電晶體包括一鰭狀閘極及一對源/汲極區；及於該基底中的該主動區的另一側形成一字元線，使其與該位元線互相交越並與該鰭狀閘極電性連接。
  16. 如請求項10所述之製造埋入式位元線結構的方法，進一步包括：於該主動區形成一場效電晶體，其中該場效電晶體包括一圍繞式閘極及一對源/汲極區；及於該基底中形成一字元線，其中該位元線圍繞該圍繞式閘極及與該位元線互相交越。
  17. 如請求項10所述之製造埋入式位元線結構的方法，其中，形成該絕緣襯層的步驟是藉由下列步驟進行：於該溝渠的全部側壁上形成一絕緣層，及其後，將該絕緣層之位於該主動區側壁高於該位元線第一部分的部分去除。
  18. 如請求項10所述之製造埋入式位元線結構的方法，其中，於該溝渠中填入絕緣材料以形成一淺溝隔離結構的步驟，是藉由一旋塗介電材料製程進行。
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