CN113517344A - 晶体管的制造方法、晶体管、基本存储单元、以及动态随机存取存储器 - Google Patents
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Abstract
本发明提供一种晶体管的制造方法、晶体管、基本存储单元、以及动态随机存取存储器。所述方法包括如下步骤：形成贴附于绝缘侧墙的柱状导电沟道；在所述柱状导电沟道侧面形成半包围所述柱状导电沟道的栅绝缘层，并暴露所述柱状导电沟道两端；在所述柱状导电沟道侧面形成覆盖所述栅绝缘层的栅电极；在所述柱状导电沟道两端形成源电极和漏电极。上述技术方案是从现有技术的水平方向的晶体管改进为垂直方向，从而使得单个晶体管在水平方向上所占的面积减少，单位面积的晶体管数量增加，提高了晶体管密度。
Description
技术领域
本发明涉及半导体工艺领域，尤其涉及一种晶体管的制造方法、晶体管、基本存储单元、以及动态随机存取存储器。
背景技术
动态随机存取存储器基本单元如附图1A所示，并通过附图1B所示的阵列结构形成存储器。基本单元通常称为1T1C结构。其中的1T，即晶体管，主要有附图2A所示的平面晶体管和附图2B所示的埋入式沟道阵列晶体管两种结构。此两种结构的晶体管，源极和漏极分布于栅极水平平面方向的两侧，从而使得晶体管在水平方向上所占的面积较大。
因动态随机存取存储器的位线和存储器件是与源极/漏极之一分别相连接，故利用此两种结构的晶体管制作存储器，位线和存储器件电容均位于栅极的同一侧，在加工工艺上，均位于晶圆的同一面，从而使得整体的工艺复杂度较高，尤其是对于光刻及相关工艺有着极高的要求，工艺过程控制难度较大，失效率较高。
因此，如何弥补现有技术的缺点，实现晶体管密度及工艺制造难度上的突破，是现有技术亟需解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种晶体管的制造方法、晶体管、基本存储单元、以及动态随机存取存储器，提高晶体管密度，降低工艺制造难度。
为了解决上述问题，本发明提供了一种晶体管的制造方法，包括如下步骤：形成贴附于绝缘侧墙的柱状导电沟道；在所述柱状导电沟道侧面形成半包围所述柱状导电沟道的栅绝缘层，并暴露所述柱状导电沟道两端；在所述柱状导电沟道侧面形成覆盖所述栅绝缘层的栅电极；在所述柱状导电沟道两端形成源电极和漏电极。
为了解决上述问题，本发明提供了一种晶体管，包括：绝缘侧墙；在绝缘侧墙侧壁处的柱状导电沟道；在所述柱状导电沟道侧面的半包围所述柱状导电沟道的栅绝缘层；在所述栅绝缘层侧面的覆盖所述栅绝缘层的栅电极；以及所述柱状导电沟道两端的源电极和漏电极。
为了解决上述问题，本发明提供了一种动态随机存取存储器的基本存储单元，包括一晶体管和一电容，所述晶体管包括：绝缘侧墙；在绝缘侧墙侧壁处的柱状导电沟道；在所述柱状导电沟道侧面的半包围所述柱状导电沟道的栅绝缘层；在所述栅绝缘层侧面的覆盖所述栅绝缘层的栅电极；以及所述柱状导电沟道两端的源电极和漏电极。
为了解决上述问题，本发明提供了一种动态随机存取存储器，包括多个基本存储单元，所述基本存储单元包括一晶体管和一电容，所述晶体管包括：绝缘侧墙；在绝缘侧墙侧壁处的柱状导电沟道；在所述柱状导电沟道侧面的半包围所述柱状导电沟道的栅绝缘层；在所述栅绝缘层侧面的覆盖所述栅绝缘层的栅电极；以及所述柱状导电沟道两端的源电极和漏电极。
上述晶体管是从现有技术的水平方向的晶体管改进为垂直方向，从而使得单个晶体管在水平方向上所占的面积减少，单位面积的晶体管数量增加，提高了晶体管密度；晶体管沟道和栅极沿着水平方向半包围晶体管，从而增加了栅极的控制能力，提升了晶体管的性能；晶体管两端源极和漏极通过对单片晶圆的两面分别加工产生，不直接和衬底相连，后续可通过键合工艺贴到另一片晶圆上，结构灵活，易于加工制造。
附图说明
附图1A是现有技术中一种动态随机存取存储器基本单元。
附图1B是现有技术中一种动态随机存取存储器阵列结构。
附图2A和附图2B所示是现有技术中一种动态随机存取存储中的平面晶体管结构示意图。
附图3所示是本发明一种具体实施方式所述晶体管制造方法的实施步骤示意图。
附图4A至附图4E所示是本发明一种具体实施方式所述晶体管制造方法的工艺示意图。
附图5A至附图5B所示是本发明一种具体实施方式所述晶体管制造方法的工艺示意图。
具体实施方式
下面结合附图对本发明提供的晶体管的制造方法、晶体管、基本存储单元、以及动态随机存取存储器的具体实施方式做详细说明。
附图3所示是本发明所述晶体管制造方法具体实施方式的实施步骤示意图，包括：步骤S30，形成绝缘侧墙；步骤S31，在绝缘侧墙的侧壁处形成柱状导电沟道；步骤S32，在所述柱状导电沟道侧面形成半包围所述柱状导电沟道的栅绝缘层，并暴露所述柱状导电沟道两端；步骤S33，在所述柱状导电沟道侧面形成覆盖所述栅绝缘层的栅电极；步骤S34，在所述柱状导电沟道两端形成源电极和漏电极。
附图4A至附图4E所示是上述步骤的工艺示意图。
附图4A所示，参考步骤S30，形成绝缘侧墙49。所述绝缘侧墙49的材料可以是任何一种金属导电材料或者多晶硅材料，包括但不限于铝、铜等用于集成电路互联结构的金属，形成方法可以是溅射、物理沉积、以及蒸发等。
附图4B所示，参考步骤S31，在绝缘侧墙49的侧壁处形成柱状导电沟道40。在本具体实施方式中，所述绝缘侧墙49以及柱状导电沟道40在一硅衬底(未图示)内形成，所述硅衬底优选采用掺杂的单晶硅材料，例如N型或者P型的单晶硅。在其他的具体实施方式中，也可以采用在任何一种常见的半导体材料的衬底内形成导电沟道。在本具体实施方式中，所述导电沟道40的柱状结构为棱柱，具体为四棱柱结构。在其他的具体实施方式中，圆柱体、三棱柱、五棱柱以及任何形状的柱状体都应当视为可以采用的形状。
附图4C所示，参考步骤S32，在所述柱状导电沟道40侧面形成半包围所述柱状导电沟道40的栅绝缘层41，并暴露所述柱状导电沟道40两端。所述栅绝缘层41的材料优选自于氧化硅、氮化硅、以及氮氧化硅中的任意一种，并且任何一种常见的、包括但不限于氧化物的绝缘材料都应当视为可以选用的形成栅绝缘层41的材料。
附图4D所示，参考步骤S33，在所述柱状导电沟道40侧面形成覆盖所述栅绝缘层41的栅电极42。所述栅电极42的材料可以是任何一种金属导电材料或者多晶硅材料，包括但不限于铝、铜等用于集成电路互联结构的金属，形成方法可以是溅射、物理沉积、以及蒸发等。
附图4E所示，参考步骤S34，在所述柱状导电沟道40两端形成源电极43和漏电极44。所述源电极43和漏电极44的材料可以是任何一种金属导电材料，包括但不限于铝、铜等用于集成电路互联结构的金属，形成方法可以是溅射、物理沉积、以及蒸发等。在本具体实施方式中，上方为源电极43，下方为漏电极44，在其他的具体实施方式中，源漏电极的位置可以互换。
以上工艺实施完毕后所形成的晶体管是一垂直结构的晶体管，包括：绝缘侧墙49；在绝缘侧墙49侧壁处的柱状导电沟道40；所述柱状导电沟道40侧面的半包围所述柱状导电沟道40的栅绝缘层41；在所述栅绝缘层41侧面的覆盖所述栅绝缘层41的栅电极42；以及所述柱状导电沟道40两端的源电极43和漏电极44。本步骤中，源电极43在硅衬底正面形成，而背面的漏电极44可以首先减薄硅衬底至一预定的厚度，再制作漏电极44。
以上步骤S30与S31，即附图4A与附图4B所示的方法，还可以替换为：形成柱状导电沟道；在柱状导电沟道的一侧形成绝缘侧墙。参考附图5A所示，形成柱状导电沟道50，参考附图5B所示，在柱状导电沟道50的一侧形成绝缘侧墙59。后续步骤即与前一具体实施方式类似，此处从略。
上述晶体管是从现有技术的水平方向的晶体管改进为垂直方向，从而使得单个晶体管在水平方向上所占的面积减少，单位面积的晶体管数量增加，提高了晶体管密度；晶体管沟道和栅极沿着水平方向半包围晶体管，从而增加了栅极的控制能力，提升了晶体管的性能；绝缘侧墙可以为垂直的沟道提供机械支撑，降低沟道的横向尺寸，相当于提高了栅极对沟道的控制能力；晶体管两端源极和漏极通过对单片晶圆的两面分别加工产生，不直接和衬底相连，后续可通过键合工艺贴到另一片晶圆上，结构灵活，易于加工制造。
上述结构可以用于构成一动态随机存取存储器的基本存储单元。所述基本存储单元包括一晶体管和一电容，即所谓的1T1C结构。所述晶体管包括：绝缘侧墙49；在绝缘侧墙49侧壁处的柱状导电沟道40；所述柱状导电沟道40侧面的半包围所述柱状导电沟道40的栅绝缘层41；在所述栅绝缘层41侧面的覆盖所述栅绝缘层41的栅电极42；以及所述柱状导电沟道40两端的源电极43和漏电极44。。
上述结构还可以进一步用于构成一动态随机存取存储器，包括多个基本存储单元，所述基本存储单元包括一晶体管和一电容，即所谓的1T1C结构。所述晶体管包括：绝缘侧墙49；在绝缘侧墙49侧壁处的柱状导电沟道40；所述柱状导电沟道40侧面的半包围所述柱状导电沟道40的栅绝缘层41；在所述栅绝缘层41侧面的覆盖所述栅绝缘层41的栅电极42；以及所述柱状导电沟道40两端的源电极43和漏电极44。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (12)
1.一种晶体管的制造方法，其特征在于，包括如下步骤：
形成贴附于绝缘侧墙的柱状导电沟道；
在所述柱状导电沟道侧面形成半包围所述柱状导电沟道的栅绝缘层，并暴露所述柱状导电沟道两端；
在所述柱状导电沟道侧面形成覆盖所述栅绝缘层的栅电极；
在所述柱状导电沟道两端形成源电极和漏电极。
2.根据权利要求1所述的方法，其特征在于，所述形成贴附于绝缘侧墙的柱状导电沟道采用如下方法形成：
形成绝缘侧墙；
在绝缘侧墙的侧壁处形成柱状导电沟道。
3.根据权利要求1所述的方法，其特征在于，所述形成贴附于绝缘侧墙的柱状导电沟道采用如下方法形成：
形成柱状导电沟道；
在柱状导电沟道的一侧形成绝缘侧墙。
4.根据权利要求1所述的方法，其特征在于，所述柱状导电沟道的柱状结构选自于圆柱和棱柱中的任意一种。
5.根据权利要求1所述的方法，其特征在于，所述栅绝缘层的材料选自于氧化硅、氮化硅、以及氮氧化硅中的任意一种。
6.根据权利要求1所述的方法，其特征在于，所述栅电极、源电极、以及漏电极均采用金属材料制作。
7.一种晶体管，其特征在于，包括：
绝缘侧墙；
在绝缘侧墙侧壁处的柱状导电沟道；
在所述柱状导电沟道侧面的半包围所述柱状导电沟道的栅绝缘层；
在所述栅绝缘层侧面的覆盖所述栅绝缘层的栅电极；以及
所述柱状导电沟道两端的源电极和漏电极。
8.根据权利要求7所述的晶体管，其特征在于，所述柱状导电沟道的柱状结构选自于圆柱和棱柱中的任意一种。
9.根据权利要求7所述的晶体管，其特征在于，所述栅绝缘层的材料选自于氧化硅、氮化硅、以及氮氧化硅中的任意一种。
10.根据权利要求7所述的晶体管，其特征在于，所述栅电极、源电极、以及漏电极均采用金属材料制作。
11.一种动态随机存取存储器的基本存储单元，包括一晶体管和一电容，其特征在于，所述晶体管包括：
绝缘侧墙；
在绝缘侧墙侧壁处的柱状导电沟道；
在所述柱状导电沟道侧面的半包围所述柱状导电沟道的栅绝缘层；
在所述栅绝缘层侧面的覆盖所述栅绝缘层的栅电极；以及
所述柱状导电沟道两端的源电极和漏电极。
12.一种动态随机存取存储器，包括多个基本存储单元，所述基本存储单元包括一晶体管和一电容，其特征在于，所述晶体管包括：
绝缘侧墙；
在绝缘侧墙侧壁处的柱状导电沟道；
在所述柱状导电沟道侧面的半包围所述柱状导电沟道的栅绝缘层；
在所述栅绝缘层侧面的覆盖所述栅绝缘层的栅电极；以及
所述柱状导电沟道两端的源电极和漏电极。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102097412A (zh) * | 2009-12-10 | 2011-06-15 | 南亚科技股份有限公司 | 埋入式位线结构、具其之场效晶体管结构及其制法 |
| US20120052640A1 (en) * | 2010-08-31 | 2012-03-01 | Mark Fischer | Methods Of Forming Pluralities Of Vertical Transistors, And Methods Of Forming Memory Arrays |
| CN102544013A (zh) * | 2010-12-15 | 2012-07-04 | 力晶科技股份有限公司 | 具有垂直沟道晶体管的动态随机存取存储单元及阵列 |
| CN108493234A (zh) * | 2018-05-10 | 2018-09-04 | 广东省半导体产业技术研究院 | 一种鳍式沟道的氧化镓基垂直场效应晶体管及其制备方法 |
| CN110024133A (zh) * | 2016-12-24 | 2019-07-16 | 英特尔公司 | 垂直晶体管器件和技术 |
-
2021
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102097412A (zh) * | 2009-12-10 | 2011-06-15 | 南亚科技股份有限公司 | 埋入式位线结构、具其之场效晶体管结构及其制法 |
| US20120052640A1 (en) * | 2010-08-31 | 2012-03-01 | Mark Fischer | Methods Of Forming Pluralities Of Vertical Transistors, And Methods Of Forming Memory Arrays |
| CN102544013A (zh) * | 2010-12-15 | 2012-07-04 | 力晶科技股份有限公司 | 具有垂直沟道晶体管的动态随机存取存储单元及阵列 |
| CN110024133A (zh) * | 2016-12-24 | 2019-07-16 | 英特尔公司 | 垂直晶体管器件和技术 |
| CN108493234A (zh) * | 2018-05-10 | 2018-09-04 | 广东省半导体产业技术研究院 | 一种鳍式沟道的氧化镓基垂直场效应晶体管及其制备方法 |
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| Publication number | Publication date |
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| GR01 | Patent grant | ||
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