CN110024133A - 垂直晶体管器件和技术 - Google Patents

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R·皮拉里塞泰
A·A·夏尔马
V·H·勒
G·W·杜威
J·T·卡瓦列罗斯
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Abstract

本文公开了垂直晶体管器件和技术。在一些实施例中，器件可以包括：半导体衬底；半导体衬底上的第一层中的第一晶体管；以及第二层中的第二晶体管，其中，第二晶体管包括第一源极/漏极(S/D)接触部和第二S/D接触部，第一层在第二层和半导体衬底之间，并且第一S/D接触部在第二S/D接触部和第一层之间。在一些实施例中，器件可以包括：半导体衬底；半导体衬底上方的晶体管，其中，晶体管包括沟道以及在沟道和半导体衬底之间的源极/漏极(S/D)接触部。

Description

垂直晶体管器件和技术
背景技术
常规晶体管在制造工艺的“前端”形成在半导体衬底上的器件层中。这种常规晶体管在某些应用(例如，存储器应用)中它们的可扩展性受到限制。
附图说明
通过以下结合附图的详细描述将容易理解实施例。为了便于此描述，相似的附图标记表示相似的结构元件。在附图的图中，通过示例而非限制的方式示出了实施例。
图1A-1B是根据各种实施例的包括垂直晶体管的示例电子器件的横截面视图。
图2A-2L示出了根据各种实施例的图1A-1B的电子器件的制造中的各种示例阶段。
图3A-3C是根据各种实施例的包括垂直晶体管的阵列的示例电子器件的横截面视图。
图4A-4I示出了根据各种实施例的图3A-3C的电子器件的制造中的各种示例阶段。
图5A-5D是根据各种实施例的包括垂直晶体管的阵列的示例电子器件的横截面视图。
图6A-6H示出了根据各种实施例的图5A-5D的电子器件的制造中的各种示例阶段。
图7A-7C是根据各种实施例的包括垂直晶体管的阵列的示例电子器件的横截面视图。
图8是根据各种实施例的包括垂直晶体管的示例电子器件的横截面视图。
图9A和9B均是根据各种实施例的包括垂直晶体管的存储器器件的部分的透视视图。
图10是根据各种实施例的制造垂直晶体管的说明性方法的流程图。
图11是根据各种实施例的操作电子器件中的存储器单元的说明性方法的流程图。
图12A和12B是可包括本文公开的任何垂直晶体管的晶片和管芯的顶视图。
图13是可包括本文公开的任何垂直晶体管的器件组件的横截面侧视图。
图14是根据各种实施例的可包括本文公开的任何垂直晶体管的示例计算器件的框图。
具体实施方式
本文公开了垂直晶体管器件和技术。在一些实施例中，器件可以包括：半导体衬底；半导体衬底上的第一层中的第一晶体管；第二层中的第二晶体管，其中，第二晶体管包括第一源极/漏极(S/D)接触部和第二S/D接触部，第一层在第二层和半导体衬底之间，且第一S/D接触部在第二S/D接触部和第一层之间。在一些实施例中，器件可以包括：半导体衬底；半导体衬底上方的晶体管，其中，晶体管包括沟道和在沟道和半导体衬底之间的源极/漏极(S/D)接触部。
在以下详细描述中，参考形成其部分的附图，并且其中通过示例的方式示出了可以实践的实施例。应当理解，在不脱离本公开的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑上的改变。因此，以下详细描述不应被视为具有限制意义。
可以以最有助于理解所要求保护的主题的方式将各种操作依次描述为多个分立动作或操作。然而，描述的顺序不应被解释为暗示这些操作必须依赖于顺序。特别是，可以不按呈现顺序执行这些操作。可以以与所描述的实施例不同的顺序执行描述的操作。可以执行各种附加操作，和/或在另外的实施例中可以省略描述的操作。
出于本公开的目的，短语“A和/或B”表示(A)、(B)、或(A和B)。出于本公开的目的，短语“A、B、和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A，B和C)。当参考度量范围使用时，术语“在…之间”包括度量范围的末端。如本文使用的，符号“A/B/C”表示(A)、(B)、和/或(C)。为了便于讨论，与特定编号的图相关联的所有字母子图(sub-figure)可以通过该图的编号来表示；例如，图1A-1B可以称为“图1”，图2A-2L可以被称为“图2”等。
本说明书使用短语“在一个实施例中”或“在实施例中”，其可各自指代相同或不同实施例中的一个或多个。此外，针对本公开的实施例使用的术语“包括”、“包含”、“具有”等是同义的。本公开可以使用基于透视的描述，例如“上方”、“下方”、“顶部”、“底部”和“侧面”；这些描述用于方便讨论，并不旨在限制所公开实施例的应用。本公开可使用单数术语“层”，但术语“层”应理解为指代可包括多个不同材料层的组件。附图不一定按比例绘制。
图1A-1B是根据各种实施例的包括垂直晶体管100的示例电子器件150的横截面视图。特别地，图1A是“侧”横截面视图(通过图1B的截面B-B)，而图1B是“顶”横截面视图(通过图1A的截面A-A)。垂直晶体管100可以包括底部S/D接触部102、顶部S/D接触部104、和设置在S/D接触部102和104之间的沟道103。栅极电介质108可以横向围绕沟道103，并且栅极电极106可以横向围绕栅极电介质108，使得栅极电介质108设置在栅极电极106和沟道103之间。栅极电介质108和栅极电极106的材料可以分别采用下面参考图8讨论的任何栅极电介质和栅极电极的形式。
在一些实施例中，沟道103可以由薄膜材料形成。一些这样的材料可以在相对低的温度下沉积，这使得可以在后端制造上施加的热预算内沉积它们，以避免损坏前端部件。在一些实施例中，沟道103可以由非晶、多晶或晶体半导体，或非晶、多晶或晶体半导体氧化物形成。在一些实施例中，沟道103可以由以下材料形成：非晶、多晶或晶体III-V材料；非晶、多晶或晶体硅；非晶、多晶或晶体锗；非晶、多晶或晶体硅锗；非晶、多晶或晶体砷化镓；非晶、多晶、或晶体锑化铟；非晶、多晶或晶体铟镓砷；非晶、多晶或晶体锑化镓；非晶、多晶或晶体氧化锡；非晶、多晶或晶体铟镓氧化物(IGO)；或非晶、多晶或晶体铟镓锌氧化物(IGZO)。
图1中，S/D接触部102与导电通路163接触，导电通路163可以将电信号发送到S/D接触部104和/或从S/D接触部104发送电信号。在图1中，导电通路163被示出为包括导电过孔112和导电线114。在一些实施例中，导电通路163的导电线114可以是用于包括垂直晶体管100的存储器单元的位线，如下面讨论的。图1中至S/D接触部102的导电通路163中的导电线和过孔的布置仅是说明性的，并且可以使用任何合适的互连布置。
图1的S/D接触部104与导电通路165接触，导电通路165可以将电信号发送到S/D接触部104和/或从S/D接触部104发送电信号。在图1中，导电通路165被示出为包括导电过孔112和导电线114，但是这仅仅是说明性的，并且可以使用任何合适的互连布置。例如，在一些实施例中，导电通路165的导电线114可以是用于包括垂直晶体管100的存储器单元的位线，如下面讨论的。在一些实施例中，导电通路165的导电线114可以直接接触S/D接触部104，而没有居间导电过孔112。
多种不同的导电材料可以用于S/D接触部102和104。在一些实施例中，S/D接触部102和/或104可以包括金属，诸如铜。在一些实施例中，S/D接触部102和/或104可以包括掺杂半导体，诸如硅或掺杂有n型掺杂剂或p型掺杂剂的另一半导体。当S/D接触部102和/或104包括掺杂材料时，用于S/D接触部102和/或104的材料可以采用下面参考图8讨论的任何S/D区118的形式。金属可以提供更高的导电性，而掺杂半导体可以在制造期间更容易图案化。
图1的栅极电极106与导电通路167接触，导电通路167可以将电信号发送到栅极电极106和/或从栅极电极106发送电信号。在图1中，导电通路107被示出为包括导电过孔112和导电线114，但是这仅仅是说明性的，并且可以使用任何合适的互连布置。例如，在一些实施例中，栅极电极106本身可以是用于包括垂直晶体管100的存储器单元的字线的部分，如下面讨论的，并且导电过孔112可以用作至用于多个垂直晶体管100的该字线的导电接触部。图1(以及图3、5和7)中示出的导电过孔112和导电线114可以分别采用下面参考图8讨论的导电过孔和线的任何实施例的形式。
绝缘材料124可以设置在垂直晶体管100和图1的电互连周围，如示出的。图1(以及图3、5和7)的绝缘材料124可以采用下面参考图8讨论的绝缘材料124的任何实施例的形式。
本文公开的垂直晶体管100的部件可具有任何合适值的尺寸。例如，在一些实施例中，S/D接触部102可具有在100和300纳米之间(例如，200纳米)的厚度185。在一些实施例中，沟道103、栅极电介质108和栅极电极106的厚度183可以大致相同，和/或每一个可以在10和100纳米之间(例如，在40和50纳米之间)。在一些实施例中，S/D接触部104可具有在10和300纳米之间(例如，200纳米)的厚度181。在一些实施例中，S/D接触部102、沟道103、和S/D接触部104的宽度191可以大致相同，和/或每一个可以在10和15纳米之间。在一些实施例中，栅极电介质108的宽度189可以在2和3纳米之间。在一些实施例中，栅极电极106的宽度187可以在10和20纳米之间。
可以使用任何合适的技术来形成本文公开的垂直晶体管100。例如，图2A-2L示出了根据各种实施例的图1的垂直晶体管100的制造中的各种示例阶段。
图2A是在形成包括导电通路163的互连结构之后的组件200的侧横截面视图。绝缘材料124可以设置在组件200中的导电通路163周围。可以使用任何合适的制造技术来形成组件200(例如，减去的、添加的、镶嵌、双镶嵌等)，并且组件200可表示较大器件的部分。另外，如上所述，图2A中所示的互连结构仅仅是说明性的，并且可以对任何合适的“起始”组件执行后续操作。例如，在一些实施例中，储存元件可以包括在组件200中，并且可以在垂直晶体管100的制造期间电耦合到S/D接触部102，如下面讨论的。
图2B是在组件200(图2A)上提供用于S/D接触部102的材料、用于沟道103的材料、和用于S/D接触部104的材料之后的组件202的侧横截面视图。用于提供用于S/D接触部102和S/D接触部104的材料的技术可取决于特定材料，并且可包括原子层沉积(ALD)、物理气相沉积(PVD)或化学气相沉积(CVD)。在S/D接触部102和104包括掺杂剂的实施例中，可以首先沉积材料，并且然后使用任何合适的技术以掺杂剂对材料进行掺杂。如上所述，在一些实施例中，可以使用薄膜沉积技术(例如，溅射、蒸发、分子束外延(M BE)、CVD或ALD)来沉积用于沟道103的材料。
图2C是在组件202(图2B)上提供掩模材料201的层并图案化掩模材料201之后的组件204的侧横截面视图。可以通过对掩模材料201的图案化来曝露用于S/D接触部104的材料的部分，并且抗蚀剂材料201中的图案可以对应于用于S/D接触部102、沟道103和S/D接触部104的期望图案，如本领域中已知的和下面讨论的。在一些实施例中，掩模材料201可以是可以在后续操作中被去除的光刻胶。在一些实施例中，掩模材料201可以是硬掩模，其可以被去除或者可以保留作为电子器件150(为了清楚说明，未在附图中示出)的部分。
图2D是在图案化组件204(图2C)的用于S/D接触部104的材料、用于沟道103的材料、和用于S/D接触部102的材料以形成S/D接触部104、沟道103和S/D接触部102之后的组件206的侧横截面视图。图2E是组件206的顶横截面视图(通过图2D的截面A-A)，使得图2D的视图是通过图2E的截面B-B取得的。因此，组件206可以包括从导电通路163的导电线114延伸的柱203，其中，柱203包括S/D接触部102、沟道103和S/D接触部104。如本文使用的，“图案化”可以指使用任何合适的技术在一种或多种材料中形成图案(例如，施加抗蚀剂，使用光刻图案化抗蚀剂，并且然后使用干法蚀刻、湿法蚀刻或任何适当的技术来蚀刻该一种或多种材料)。在一些实施例中，柱203的形成可以在单组蚀刻操作中执行，而在其他实施例中，可以通过将脊蚀刻到组件204中(例如，延伸入和出图平面的脊)，然后，执行另一组蚀刻操作以将脊形成为柱203(例如，通过在平行于图平面的平面中蚀刻沟槽)来形成柱203。如下面讨论的，可以使用这种技术来形成多个柱203，然而为了清楚说明，图2D和2E中仅示出了单个柱203。
图2F是在组件206(图2D和2E)的柱203周围提供绝缘材料124之后的组件208的侧横截面视图。在一些实施例中，可以一开始将绝缘材料124沉积为在柱203之上延伸，然后可以使绝缘材料124向后凹陷(recessback)，使得绝缘材料124沿柱203延伸达S/D接触部的高度。可以使用任何合适的技术来提供绝缘材料124，诸如旋涂、化学气相沉积(CVD)、或等离子体增强CVD(PECVD)。
图2G是在组件208(图2F)上共形地沉积用于栅极电介质108的材料之后的组件210的侧横截面视图。用于栅极电介质108的材料可以沉积在柱203的暴露部分(包括沟道103的侧面)上和绝缘材料124的暴露表面上。如本文其他地方所述，用于栅极电介质108的材料可以采用本文讨论的任何栅极电介质材料的形式。例如，栅极电介质108可以是包括多种不同材料的多层栅极电介质。在一些实施例中，可以使用原子层沉积(ALD)来沉积栅极电介质108。
图2H是在对用于组件210(图2G)中的栅极电介质108的材料执行定向(或“各向异性”)蚀刻以去除用于栅极电介质108的一些材料，而保留沟道103的暴露侧面上的栅极电介质108之后的组件212的侧横截面视图。以此方式，栅极电介质108可以围绕组件212中的沟道103。在一些实施例中，定向蚀刻可以是干法蚀刻。
图2I是在沉积用于组件212(图2H)的栅极电极106的材料之后的组件214的侧横截面视图。可以使用诸如溅射、蒸发、ALD、或CVD技术的任何合适的技术来沉积用于栅极电极106的材料。如本文其他地方所述，用于栅极电极106的材料可以采用本文所讨论的任何栅极电极材料的形式。在一些实施例中，可以一开始将用于栅极电极106的材料沉积为在柱203之上延伸，然后可以向后抛光绝缘材料124(例如，使用化学机械抛光(CMP)技术)。
图2J是在使用于组件214(图2I)的栅极电极106的材料凹陷之后的组件216的侧横截面视图。可以使用于栅极电极106的材料向后凹陷，使得用于栅极电极106的材料不接触S/D接触部104，并且使得栅极电介质108可以设置在沟道103和用于栅极电极106的材料之间。可以使用任何合适的技术来使用于栅极电极106的材料凹陷(例如，湿法或干法凹陷)。
图2K是在对用于组件216(图2J)的栅极电极106的材料进行图案化以形成栅极电极106之后的组件218的侧横截面视图。如图2K(和图1B)中示出的，栅极电极106可以横向围绕栅极电介质108。可以使用任何合适的技术(例如，使用光敏抗蚀剂，对光敏抗蚀剂进行曝光和显影，然后根据抗蚀剂中的图案蚀刻掉不需要的材料)来执行用于栅极电极106的材料的图案化。如上面参考柱203的形成所讨论的，并且如下面所讨论的，栅极电极106的形成可以涉及一组或多组蚀刻操作。在一些实施例中，栅极电极106在多个垂直晶体管100之间可以是材料上连续的，如下面讨论的。
图2L是在组件218(图2K)上形成附加互连结构(例如，用于导电通路165和167的导电过孔112和导电线114)之后的组件220的侧横截面视图。可以在组件220中的附加互连结构周围设置绝缘材料124。可以使用任何合适的制造技术来形成组件220中的附加互连结构(例如，减去的(subtractive)、添加的(additive)、镶嵌(damascene)、双镶嵌(dualdamascene)等)。另外，如上所述，图2L中所示的互连结构仅是说明性的，并且可以对组件218执行任何期望的进一步的制造操作。例如，在一些实施例中，可以在形成垂直晶体管100之后形成储存元件，并且储存元件可以电耦合到S/D接触部104。
如上所述，在一些实施例中，电子器件150可以包括多个垂直晶体管100。这些垂直晶体管100中的一些可以同时制造，并且可以以多个方式中的任何方式电耦合。例如，图3A-3C是根据各种实施例的包括垂直晶体管100的阵列的示例电子器件150的横截面视图。特别地，图3A是“侧”横截面视图(通过图3B-3C的截面B-B)，图3B是“顶”横截面视图(通过图3A的截面A-A)，而图3C是“顶”横截面视图(通过图3A的截面C-C)。图3的电子器件150的多个部件可以采用本文其他地方所讨论的那些部件的任何实施例的形式，因此为了清楚说明，不再参考图3进行讨论这些部件。
在图3的电子器件150中，多个垂直晶体管100可以布置成阵列。图3的电子器件150的阵列可以是规则矩形阵列(例如，网格)，但是可以使用多个垂直晶体管100的其他阵列。出于讨论的目的，图3的电子器件150的垂直晶体管100可以被称为布置成列151和行153；这些标注旨在使得能够讨论垂直晶体管100中的不同垂直晶体管100之间的相对放置和连接。尽管本文讨论了包括垂直晶体管100的阵列的特定器件，但是垂直晶体管100的阵列可以包括在任何合适的器件中，诸如1晶体管-1电容器(1T1C)器件、1晶体管-1电阻器(1T1R)器件、动态随机存取存储器(DRAM)单元阵列、电阻随机存取存储器(RRAM)单元阵列、磁随机存取存储器(MRAM)单元阵列、电容DRAM单元阵列、或任何其他合适的器件。
如图3中示出的，特定行153中的垂直晶体管100可以共享栅极电极106。在一些实施例中，在多个垂直晶体管100之间共享栅极电极106可以意味着多个垂直晶体管100的栅极电极106是材料上(materially)连续的。在一些实施例中，特定行153中的垂直晶体管100中的不同垂直晶体管100的栅极电极106可以具有的栅极电极106不是材料上连续的，但是是电耦合的以使得行153中的所有栅极电极106在任何给定时间具有相同的电压。如示出的，不同行153中的栅极电极106可以不是材料上连续的，并且不同行153中的栅极电极106上的电压可以是独立可控的。
如图3中示出的，特定列151中的垂直晶体管100可以共享导电通路163的导电线114，因为特定列151中的每一个垂直晶体管100的S/D接触部102电耦合到相同的导电线114(并且因此在任何给定时间具有相同的电压)。在一些实施例中，如下面讨论的，导电通路163的导电线114本身可以提供特定列151中的多个垂直晶体管100的S/D接触部102。不同列151中的垂直晶体管100可以不共享导电通路163的导电线114，如示出的，并且不同列151中的这些导电线114上(并因此S/D接触部102上)的电压可以是独立可控的。
阵列中的垂直晶体管100中的不同垂直晶体管100之间的间距可以采用任何合适的值。例如，在一些实施例中，行153中的相邻垂直晶体管之间的中心至中心间距193可以在30和300纳米之间(例如，50纳米)。在一些实施例中，列151中的相邻垂直晶体管之间的中心至中心间距195可以在30和300纳米之间(例如，50纳米)。在一些实施例中，中心至中心间距193和中心至中心间距195可以相等。
图4A-4I示出了根据各种实施例的图3A-3C的电子器件150的制造中的各个示例阶段。然而，如上所述，可以使用任何合适的技术来形成本文公开的垂直晶体管100和电子器件150。
图4A是在形成包括多个导电通路163的互连结构之后的组件230的侧横截面视图。绝缘材料124可以设置在组件230中的导电通路163周围，并且可以使用以上参考图2A的组件200讨论的任何技术来形成组件230。图4B是组件230的通过图4A的截面C-C的顶横截面视图(使得图4A的视图通过图4B的截面B-B取得的)。如图4B中示出的，导电通路163的导电线114可以采用多个平行脊的形式。图4A中所示的互连结构仅是说明性的，并且可以对任何合适的“起始”组件执行后续操作。例如，在一些实施例中，储存元件可以包括在组件230中，并且可以在垂直晶体管100的制造期间电耦合到S/D接触部102，如下面讨论的。
图4C是在组件230(图4A和4B)上提供用于S/D接触部102的材料、用于沟道103的材料、和用于S/D接触部104的材料之后的组件232的侧横截面视图(从与图4A相同的透视图)。这些材料的提供可以采用上面参考图2B的组件202讨论的任何形式。
图4D是在图案化组件232(图4C)的用于S/D接触部104的材料、用于沟道103的材料和用于S/D接触部102的材料以形成多个柱203之后的组件234的侧横截面视图，每一个柱包括S/D接触部104、沟道103和S/D接触部102。图4E是组件234的顶横截面视图(通过图4D的截面A-A)，使得图4D的视图是通过图4E的截面B-B取得的。在一些实施例中，柱203可以布置成包括行153和列151的阵列。相同列151中的柱203可以从导电路径163的相同导电线114延伸，而不同列151中的柱203可以从不同的导电线114延伸。柱203的形成可以采用上面参考图2C和图2D所讨论的任何形式。例如，在一些实施例中，柱203的形成可以在单组蚀刻操作中执行，而在其他实施例中，可以首先将用于S/D接触部102的材料、用于沟道103的材料和用于S/D接触部104的材料蚀刻成行或列，然后在另一个方向上对它们进行蚀刻以形成柱203的阵列。
图4F是在组件234(图4D和4E)的柱203周围提供绝缘材料124、在沟道103的侧面上提供栅极电介质108、并提供用于栅极电极106的材料之后的组件236的侧横截面视图。例如，这些操作和材料可以采用上面参考图2F-2J讨论的任何实施例的形式。图4G是组件236的顶横截面视图(通过图4F的截面A-A)，使得图4F的视图是通过图4G的截面B-B取得的。
图4H是在图案化用于组件236(图4F和4G)的栅极电极106的材料以形成栅极电极106并提供附加的绝缘材料124之后的组件238的侧横截面视图。图4I是组件238的顶横截面视图(通过图4H的截面A-A)，使得图4H的视图是通过图4I的截面B-B取得的。如图4I(和图3B)所中示出的，栅极电极106可以横向围绕栅极电介质108，并且对于公共行153中的所有垂直晶体管100可以是材料上连续的，并且不同的行153可以具有不是材料上连续的栅极电极106。从而，给定行153中的不同垂直晶体管100的栅极电极106可以是电“捆绑的(tied)”，并且给定列151中的不同垂直晶体管100的导电路径163的导电线114可以是电“捆绑的”。例如，可以使用以上参考图2K所讨论的任何技术来执行用于栅极电极106的材料的图案化。可以在组件238(图4H和4I)上形成附加互连结构(例如，用于导电通路165和167的导电过孔112和导电线114)，以形成图5的电子器件150(例如，使用以上参考图2L讨论的任何技术)。另外，还可以执行任何期望的进一步的制造操作。例如，在一些实施例中，可以在形成垂直晶体管100之后形成储存元件，并且储存元件可以电耦合到S/D接触部104。
在上面参考图3和4讨论的实施例中，在图案化S/D接触部102之前图案化导电通路163的导电线114。在一些实施例中，可以作为至少具有S/D接触部102的初始图案化的共同组图案化操作的部分图案化导电通路163的导电线114，并且从而导电通路163的导电线114可以说与S/D接触部102是“自对准的”。
图5A-5D是根据各种实施例的包括垂直晶体管100的阵列的示例电子器件150的横截面视图，其中导电通路163的导电线114采用平行脊的形式，其具有的侧面171与S/D接触部102的侧面173基本对准。图5A是“侧”横截面视图(通过图5B-5C的截面B-B)，图5B是“顶”横截面视图(通过图5A的截面A-A)，而图5C是“顶”横截面视图(通过图5A的截面C-C)。图5D是图5A的部分的细节视图，包括标注垂直晶体管100的各种部件的侧面的附图标记。图5的电子器件150的多个部件可以采用本文其他地方讨论的那些部件的任何实施例的形式，并且因此为了清楚说明，不再参考图5讨论这些部件。
在一些实施例中，如图5中示出的，自对准可以一直沿柱203延伸，导电线114的侧面171与S/D接触部102的侧面173、沟道103的侧面175和S/D接触部104的侧面177对准。
在导电通路163的导电线114与S/D接触部102一起被图案化的实施例中，靠近侧面171和侧面173设置的绝缘材料124可以是材料上连续的并且可以是作为单一操作的部分沉积。换句话说，当在S/D接触部102的初始图案化之前对导电通路163的导电线114进行图案化时，与导电线114相同的“层”中的绝缘材料124(例如，靠近侧面171的绝缘材料124)可以在第一组操作中沉积，然后S/D接触部102和与S/D接触部102相同的“层”中的附加绝缘材料124(例如，靠近侧面173的绝缘材料124)可以在第二组中操作中沉积。在电子器件150的这种实施例中，在与导电线114相同的层中的绝缘材料124和与S/D接触部102相同的层中的绝缘材料之间可以存在可见材料界面。相比之下，当在与S/D接触部102的初始图案化相同组的图案化操作中图案化导电线114时，可以在一个沉积操作中在导电线114和S/D接触部102周围提供绝缘材料124，并且因此可能没有这样的材料界面。
图6A-6H示出了根据各种实施例的图5A-5D的电子器件的制造中的各种示例阶段。然而，如上所述，可以使用任何合适的技术形成本文公开的垂直晶体管100和电子器件150。
图6A是在形成包括多个导电过孔112(将成为对应的多个导电通路163的部分，如下面讨论的)的互连结构之后的组件240的侧横截面视图。绝缘材料124可以设置在组件240中的导电过孔112周围，并且可以使用上面参考图2A的组件200所讨论的任何技术形成组件240。图6A中所示的互连结构仅是说明性的，并且可以对任何合适的“起始”组件执行后续操作。例如，在一些实施例中，储存元件可以包括在组件240中，并且可以在垂直晶体管100的制造期间电耦合到S/D接触部102，如下面讨论的。
图6B是在组件240(图6A)上提供用于导电线114的材料、用于S/D接触部102的材料、用于沟道103的材料以及用于S/D接触部104的材料之后的组件242的侧横截面视图。这些材料的提供可以采用上面参考图2B的组件202讨论的任何形式，包括使用任何合适的技术来沉积用于导电线114的材料。
图6C是在图案化组件242(图6B)的用于导电线114的材料、用于S/D接触部104的材料、用于沟道103的材料和用于S/D接触部102的材料以形成多个脊205之后的组件244的侧横截面视图，每一个脊205包括导电线114、用于S/D接触部104的材料、用于沟道103的材料以及用于S/D接触部102的材料。图6D是组件244顶横截面视图(通过图6C的A-A截面)，使得图6C的视图是通过图6D的截面B-B取得的，图6E是组件244的顶横截面视图(通过图6C的截面C-C)，使得图6C的视图是通过图6E的截面B-B取得的。
图6F是在执行附加图案化以从组件244(图6C-6E)的脊205形成柱203之后的组件246的侧横截面视图(从与图6C相同的透视图)。图6G是组件246的顶横截面视图(通过图6F的截面A-A)，使得图6F的视图是通过图6G的截面B-B取得的，且图6H是组件246的顶横截面视图(通过图6F的截面C-C)，使得图6F的视图是通过图6H的截面B-B取得的。柱203包括S/D接触部102、沟道103和S/D接触部104，并且布置成行153和列151的阵列，如上面所讨论的。图6F-6H中示出的图案化在S/D接触部102处“停止”，并且组件244的导电线114没有被进一步图案化以形成组件246(如图6G和6H中示出的)。例如，柱203的形成可以采用上面参考图2C和2D所讨论的任何形式。可以进一步处理组件246以提供栅极电介质108、栅极电极106和导电通路165和167，以形成图5的电子器件150(例如，根据上面参考图4F-4I讨论的任何技术)。另外，还可以执行任何期望的进一步制造操作。例如，在一些实施例中，可以在形成垂直晶体管100之后形成储存元件，并且储存元件可以电耦合到S/D接触部104。
在图1、3和5中示出的实施例中，S/D接触部102采用远离导电通路163的导电线114延伸的“基座”的形式。在一些实施例中，导电线114本身可以提供S/D接触部102；换句话说，导电线114可以直接接触沟道103，而没有任何居间材料。图7A-7C是根据各种实施例的包括垂直晶体管100的阵列的示例电子器件150的横截面视图，其中，S/D接触部102由导电通路163的导电线114提供。图7A是“侧”横截面视图(通过图7B-7C的截面B-B)，图7B是“顶”横截面视图(通过图7A的截面A-A)，而图7C是“顶”横截面视图(通过图7A的截面C-C)。图7的电子器件150的多个部件可以采用本文其他地方所讨论的那些部件的任何实施例的形式，并且因此为了清楚说明，不再参考图7讨论这些部件。可以使用任何合适的技术来制造图7的电子器件150。例如，可以基本上根据上面参考图6所讨论的操作来制造图7的电子器件150，但是可以省略用于S/D接触部102的单独材料层；相反，用于导电线114的材料可以邻接用于沟道103的材料。
图8是根据各种实施例的包括垂直晶体管100的示例电子器件150的侧横截面视图。尽管图8中示出的垂直晶体管100采用图1的垂直晶体管100的形式，但是本文公开的任何垂直晶体管100可以包括在图8的电子器件150中。图8的电子器件150还示出了根据各种实施例的垂直晶体管100所耦合到的晶体管110。如下面详细讨论的，晶体管110可以是“前端”晶体管(即，作为前端制造操作的部分形成)，并且垂直晶体管100可以是“后端”晶体管(即，作为后端制造操作的部分形成)。图8中示出的电子器件150的部件(例如，导电过孔112、导电线114)的任何实施例都可以包括在本文公开的任何电子器件150(例如，上面参考图1、3、5和7讨论的电子器件150)中。
电子器件150可以形成在衬底152(例如，下面讨论的图12A的晶片450)上，并且可以包括在管芯(例如，下面讨论的图12B的管芯452)中。衬底152可以是由半导体材料系统构成的半导体衬底，包括例如n型或p型材料系统。衬底152可以包括例如使用体硅或绝缘体上硅子结构形成的晶体衬底。在一些实施例中，可以使用替代材料形成半导体衬底152，其可以与硅组合或可以不与硅组合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。分类为II-VI、III-V或IV族的其他材料也可以用于形成衬底152。虽然本文描述了可以用于形成衬底152的材料的一些示例，但是可以使用可以用作电子器件150的基础的任何材料。衬底152可以是晶片(例如，图12A的晶片450)或单个化的管芯(例如，图12B的管芯452)的部分。
电子器件150可以包括设置在衬底152上的一个或多个器件层154。器件层154可以包括形成在在衬底152上的一个或多个晶体管110(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。器件层154可以包括例如一个或多个源极和/或漏极(S/D)区域118、控制S/D区域118之间的晶体管110的沟道120中的电流流动的栅极116、和将电信号发送至S/D区域118/从S/D区域118发送电信号的一个或多个S/D接触部156(其可以采用导电过孔的形式)。在一些实施例中，相邻的晶体管110可以通过浅沟槽隔离(STI)绝缘材料122彼此隔离。晶体管110可以包括为了清楚起见未描绘的附加特征，诸如器件隔离区域、栅极接触部等。晶体管110不限于图8中所描绘的类型和配置，并且可以包括宽广变化的其他类型和配置，诸如例如平面晶体管、非平面晶体管或两者的组合。非平面晶体管可以包括FinFET晶体管，诸如双栅极晶体管或三栅极晶体管，以及环绕或全环绕栅极晶体管，诸如纳米带和纳米线晶体管。
每一个晶体管110可以包括栅极116，栅极116包括栅极电介质和栅极电极。取决于晶体管110是p型金属氧化物半导体(PMOS)晶体管还是n型金属氧化物半导体(NMOS)晶体管，晶体管110的栅极电极可以包括至少一种p型功函数金属或n型功函数金属。对于PMOS晶体管，可以用于晶体管110的栅极电极的金属可以包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)。对于NMOS晶体管，可以用于晶体管110的栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金和这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。在一些实施例中，晶体管110的栅极电极可以由两个或更多个金属层的堆叠体构成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。可以包括其他金属层用于其他目的，诸如用作阻挡层。本文参考晶体管110的栅极电极讨论的任何材料可以用于垂直晶体管100的栅极电极106。
晶体管110的栅极电介质可以是例如氧化硅、氧化铝或诸如氧化铪的高k电介质。通常，晶体管110的栅极电介质可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以在晶体管110的栅极电介质中使用的材料的示例可以包括但不限于氧化铪、铪硅氧化物(hafnium silicon oxide)、氧化镧、镧铝氧化物(lanthanum aluminumoxide)、氧化锆、锆硅氧化物(zirconium silicon oxide)、氧化钽、氧化钛、钡锶钛氧化物(barium strontium titanium oxide)、钡钛氧化物(barium titanium oxide)、锶钛氧化物(strontium titanium oxide)、氧化钇、氧化铝、氧化钽、钽硅氧化物(tantalum siliconoxide)、铅钪钽氧化物(lead scandium tantalum oxide)、以及铌酸铅锌。在一些实施例中，可以对晶体管110的栅极电介质执行退火工艺，以改善晶体管110的栅极电介质的质量。本文参考晶体管110的栅极电介质讨论的任何材料可以用于垂直晶体管100的栅极电介质108。
在一些实施例中，当沿着源极-沟道-漏极方向观察晶体管110的横截面时，栅极电极可以由U形结构构成，该U形结构包括基本平行于衬底的表面的底部部分和基本上正交于衬底的顶表面的两个侧壁部分。在其他实施例中，形成晶体管110的栅极电极的金属层中的至少一个可以简单地是基本平行于衬底的顶表面的平面层，并且不包括基本正交于衬底的顶表面的侧壁部分。在其他实施例中，晶体管110的栅极电极可以由U形结构和平面非U形结构的组合构成。例如，晶体管110的栅极电极可以由形成在一个或多个平面非U形层顶上的一个或多个U形金属层构成。在一些实施例中，栅极电极可以由V形结构构成。
在一些实施例中，一对侧壁间隔物126可以形成在栅极116的相对侧上以将栅极116括起来(bracket)。侧壁间隔物126可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔物126的工艺在本领域中是公知的，并且通常包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多对侧壁间隔物126；例如，两对、三对或四对侧壁间隔物126可以形成在栅极堆叠体的相对侧上。
S/D区118可以形成在与每一个晶体管110的栅极116相邻的衬底152内。例如，可以使用注入/扩散工艺或沉积工艺中的任一个来形成S/D区118。在前一工艺中，诸如硼、铝、锑、磷或砷的掺杂剂可以被离子注入到衬底152中以形成S/D区118。激活掺杂剂并使它们进一步扩散到衬底152中的退火工艺可以在离子注入工艺之后。在后一工艺中，外延沉积工艺可提供用于制造S/D区118的材料。在一些实施方案中，可使用硅合金(诸如硅锗或碳化硅)制造S/D区118。在一些实施例中，可以用诸如硼、砷或磷的掺杂剂原位掺杂外延沉积的硅合金。在一些实施例中，可以使用诸如锗或III-V族材料或合金的一种或多种替代半导体材料来形成S/D区118。在进一步的实施例中，可以使用一层或多层金属和/或金属合金来形成S/D区118。在一些实施例中，可以在外延沉积之前执行蚀刻工艺以在衬底152中形成凹槽，用于S/D区118的材料沉积在该凹槽中。在本文中参考形成晶体管110的S/D区118讨论的工艺中的任何合适的工艺可以用于形成实施例中的S/D接触部102和104，其中S/D接触部102和104包括掺杂材料。
诸如功率和/或输入/输出(I/O)信号之类的电信号可以通过设置在器件层154上的一个或多个互连层(在图8中示为互连层158和162)被发送到器件层154的晶体管110和/或从器件层154的晶体管110发送，和/或发送到垂直晶体管100或从垂直晶体管100发送。例如，器件层154(例如，栅极116和S/D接触部156)和/或垂直晶体管100(例如，栅极电极106和S/D接触部102和104)的导电特征可以与包括互连层158和162的导电线114和/或导电过孔112的互连结构电耦合。一个或多个互连层158和162可以形成电子器件150的层间电介质(ILD)堆叠体。如本文讨论的，垂直晶体管100本身可以作为“后端”器件包括在ILD堆叠体中。在一些实施例中，垂直晶体管100的阵列可取代ILD堆叠体的部分中的导电过孔和线。在一些实施例中，垂直晶体管100的阵列可以与导电过孔和/或线共享ILD堆叠体中的“层”(例如，垂直晶体管100的阵列可以与导电过孔和/或线横向布置在ILD堆叠体中)。
互连结构可以布置在互连层158和162内，以根据宽广的各种设计来发送电信号(特别是，该布置不限于图8中描绘的互连结构的特定配置)。尽管图8中描绘了特定数量的互连层，但是本公开的实施例包括具有比所描绘的更多或更少的互连层的电子器件。
在一些实施例中，互连结构可包括导电线114(有时称为“沟槽结构”)和/或填充有导电材料(诸如金属)的导电过孔112(有时称为“孔”)。导电线114可以布置成在平面的方向上发送电信号，该平面基本上与形成器件层154所在的衬底152的表面平行。例如，导电线114可以在从图8的透视图沿着进入页面和从页面出来的方向发送电信号。导电过孔112可以布置成在平面的方向上发送电信号，该平面基本正交于器件层154形成所在的衬底152的表面。在一些实施例中，导电过孔112可以将不同互连层158和162的导电线114电耦合在一起。
互连层158和162可以包括设置在互连结构之间的绝缘材料124，如图8中所示。在一些实施例中，设置在互连层158和162中的不同互连层中的互连结构之间的绝缘材料124可以具有不同的成分；在其他实施例中，不同互连层158和162之间的绝缘材料124的成分可以相同。绝缘材料124可以是电介质材料，诸如二氧化硅。在一些实施例中，绝缘材料124可以是任何合适的层间电介质(ILD)材料。
第一互连层158(称为金属1或“M1”)可以直接形成在器件层154上。在一些实施例中，第一互连层158可以包括导电线114和/或导电过孔112，如所示。第一互连层158的导电线114可以与器件层154的接触部(例如，S/D接触部156)耦合。
第二互连层162(称为金属2或“M2”)可以直接形成在第一互连层158上。在一些实施例中，第二互连层162可以包括导电过孔112以将第二互连层162的导电线114与第一互连层158的导电线114耦合。尽管为清楚起见，导电线114和导电过孔112在结构上用每一个互连层内(例如，第二互连层162内)的线描绘，但是在一些实施例中，导电线114和导电过孔112可以在结构上和/或材料上毗邻(例如，在双镶嵌工艺期间同时填充)。
根据结合第一互连层158或第二互连层162描述的类似技术和配置，可以在第二互连层162上连续地形成附加互连层。
电子器件150可以包括阻焊材料164(例如，聚酰亚胺或类似材料)和形成在互连层上的一个或多个接合焊盘166。接合焊盘166可以与互连结构电耦合，并且可以将电子器件150的电信号发送到其他外部器件。例如，焊料接合可以形成在一个或多个接合焊盘166上，以将包括电子器件150的芯片与另一个部件(例如，电路板)机械和/或电耦合。电子器件150可以包括用于发送来自互连层的电信号的与其他实施例中描绘的结构不同的其他结构。例如，接合焊盘166可以由将电信号发送到外部部件的其他类似特征(例如，柱子)代替或可以进一步包括该其他类似特征。
如上所述，电子器件150可以包括垂直晶体管100，其可以电耦合到晶体管110。垂直晶体管100被示出为包括在第二互连层162中，但是垂直晶体管100可以位于电子器件150的任何合适的互连层或其他部分中。如本文其他地方所讨论的，电子器件150可以包括垂直晶体管100耦合到的储存元件130(未示出)；储存元件130和垂直晶体管100可以一起用作存储器单元131。
如上所述，在一些实施例中，本文公开的垂直晶体管100可以包括在存储器器件中。图9A和9B均是根据各种实施例的可以包括在本文公开的任何电子器件150中的存储器器件123的部分的透视视图。存储器器件123可以是包括位于导电线141和导电线143的交点处的存储器单元131的交叉点阵列。至导电线141和导电线143的导电过孔(未示出)可以制造在存储器器件123的“边缘”处。在一些实施例中，例如，导电线143可以是字线，且导电线141可以是位线；为了清楚讨论，本文可以使用该术语来指代导电线143和导电线141。存储器器件123还可以包括成组导电线145，其布置可以反映位线141的布置；为了清楚讨论，导电线145在本文中也可称为位线145。
在图9A和9B中示出的实施例中，字线143可以彼此平行并且可以布置为正交于位线141/145(它们自身可以彼此平行)布置，但是可以使用任何其他合适的布置。字线143和/或位线141/145可以由任何合适的导电材料形成，诸如金属(例如，钨、铜、钛或铝)。在一些实施例中，图9中描绘的存储器器件123可以是三维阵列的部分(例如，层级)，其中与图9的存储器器件123相似的其他存储器阵列位于不同的层级处(例如，在存储器器件123的上方或下方)。
每一个存储器单元131可以包括与相关联的垂直晶体管100串联耦合的储存元件130。通常，可以通过在垂直晶体管100的控制下施加电场或能量(例如，正或负电压或电流脉冲)持续特定持续时间来将储存元件130编程为目标数据状态(例如，对应于特定的电阻状态)。在一些实施例中，储存元件130可包括设置在例如成对电极之间的存储材料。储存元件130可以是例如电阻储存元件，其在操作期间在两种不同的非易失性状态(高电阻状态(HRS)和低电阻状态(LRS))之间切换。电阻储存元件的状态可用于表示数据位(例如，“1”用于HRS，且“0”用于LRS，或反之亦然)。电阻储存元件可以具有电压阈值，超过该电压阈值，电阻储存元件处于LRS中；将电阻存储元件驱动到LRS中可以称为设定(SET)(具有相关联的设定阈值电压)。类似地，电阻储存元件可以具有电压阈值，超过该电压阈值，电阻储存元件处于HRS中；将电阻储存元件驱动到HRS中可以称为复位(RESET)(具有相关联的复位阈值电压)。
储存元件130可以是例如电阻随机存取存储器(RRAM)器件；在这样的实施例中，存储材料可以包括氧交换层(例如，铪)和氧化物层，如本领域中已知的。储存元件130可以是例如金属丝存储器器件(例如，导电桥接随机存取存储器(CBRAM)器件)；在这样的实施例中，存储材料可以包括固体电解质，该对电极中的一个电极可以是电化学活性金属(例如，银或铜)，并且该对电极中的另一个电极可以是惰性金属，如本领域所知的。在一些这样的实施例中，化学阻挡层(例如，钽、氮化钽、或钨)可以设置在电化学活性金属电极和固体电解质之间以减轻电化学活性金属向固体电解质中的扩散。在一些实施例中，储存元件130可以是相变存储器(PCM)器件；在这样的实施例中，存储材料可以包括硫族化物或其他相变存储材料。
垂直晶体管100可以控制通过储存元件130的电流的流动。在图9A中示出的实施例中，S/D接触部104可以电耦合在沟道103和储存元件130之间。在一些这样的实施例中，垂直晶体管100的S/D接触部104本身可以提供储存元件130的“底部”电极，如图9A中所示。在图9A中示出的实施例中，位线141可以由本文讨论的电子器件150的导电通路163的导电线114提供，并且字线143可以由本文讨论的电子器件150的栅极电极106提供。
在图9B中示出的实施例中，存储器器件123中的储存元件130和垂直晶体管100的相对位置可以相对于它们在图9A中的位置反转，并且S/D接触部102可以耦合在沟道103和储存元件130之间。在一些这样的实施例中，垂直晶体管100的S/D接触部102本身可以提供储存元件的“顶部”电极。如图9B中所示。在一些这样的实施例中，位线145可以由本文讨论的电子器件150的导电通路165的导电线114提供，并且字线143可以由本文讨论的电子器件150的栅极电极106提供。
如上所述，可以使用任何合适的技术来制造本文公开的垂直晶体管100。图10是根据各种实施例的制造垂直晶体管的说明性方法1000的流程图。尽管下面参考方法1000(以及本文公开的其他方法)讨论的操作以特定顺序示出并且均描述一次，但是合适时，这些操作可以重复或以不同的顺序(例如，并行地)执行。另外，合适时，可以省略各种操作。虽然可以参考上面讨论的一个或多个实施例来示出方法1000(以及本文公开的其他方法)的各种操作，但是方法1000可以用于制造任何合适的电子器件(包括本文公开的实施例中的任何合适的实施例)。
在1002处，可以提供导电材料。例如，可以提供用于S/D接触部102的材料(例如，如上面参考图2B、4C和6B所讨论的)或用于导电线114的材料(例如，如上面参考图7所讨论的)。
在1004处，可以在导电材料上提供薄膜半导体材料。例如，可以在用于S/D接触部102的材料(例如，如上面参考图2B、4C和6B所讨论的)或用于导电线114的材料(例如，如上面参考图7所讨论的)上提供用于沟道(单个或多个)103的材料(例如，如上面参考图2B、4C、6B和7所讨论的)。
在1006处，可以图案化薄膜半导体材料以形成多个柱。例如，可以将用于沟道(单个或多个)103的材料图案化以形成多个柱203(例如，如上面参考图2D-2E、4D-4E和6C-6E所讨论的)。在一些实施例中，可以作为多个柱的形成的部分同时图案化(1002的)导电材料和(1004的)薄膜半导体材料(例如，如上面参考图6A-6H所讨论的)。例如，薄膜半导体材料和导电材料可以被图案化以形成多个脊，其中脊具有由薄膜半导体材料和导电材料提供的成对的相对面。
在1008处，可以在柱的侧面上提供栅极电介质。例如，可以在沟道(单个或多个)103的侧面上提供栅极电介质108(例如，如上面参考图2G-2H和4F所讨论的)。
在1010处，可以提供与栅极电介质接触的栅极电极。例如，可以将栅极电极106提供为与栅极电介质108接触(例如，如上面参考图2I-2K和4F-4I所讨论的)。
图11是根据各种实施例的操作电子器件中的存储器单元的说明性方法1050的流程图。虽然下面参考方法1050(以及本文公开的其他方法)讨论的操作以特定顺序示出并且均描述一次，但是合适时可以重复或以不同顺序(例如，并行)执行这些操作。另外，合适时，可以省略各种操作。虽然可以参考上面讨论的一个或多个实施例来示出方法1050(以及本文公开的其他方法)的各种操作，但是方法1050可以用于操作任何合适的电子器件(包括本文公开的实施例中的任何合适的实施例)。
在1052处，可以通过晶体管来控制通过电子器件中的储存元件的电流，以将储存元件设定在第一存储器状态。第一存储器状态可以是例如低电阻状态。电子器件可以包括半导体衬底和在半导体衬底和晶体管之间的至少一个金属互连层。在一些实施例中，电子器件的位线与晶体管接触，并且位线的成对的相对的侧面与晶体管的沟道的成对的相对的侧面对准。例如，存储器单元131可以包括储存元件130和垂直晶体管100(例如，如上面参考图9所讨论的)；垂直晶体管100可以控制通过储存元件130的电流以设定存储器单元131的存储阶段(例如，电阻状态)。
在1054处，可以通过晶体管来控制通过储存元件的电流，以将储存元件设定在与第一存储器状态不同的第二存储器状态。第二存储器状态可以是例如高电阻状态。
本文公开的垂直晶体管100、存储器器件123或电子器件150可以包括在任何合适的电子器件中。图12A-B是晶片450和可以由晶片450形成的管芯452的顶视图；管芯452可以包括本文公开的任何垂直晶体管100、存储器器件123或电子器件150。晶片450可以包括半导体材料并且可以包括一个或多个管芯452，管芯452具有形成在晶片450的表面上的集成电路元件(例如，垂直晶体管100、存储器器件123或电子器件150)。每一个管芯452可以是包括任何合适的器件(例如，电子器件150)的半导体产品的重复单元。半导体产品的制造完成后，晶片450可以经历单个化(singulation)工艺，其中每一个管芯452彼此分离以提供半导体产品的分立“芯片”。管芯452可以包括一个或多个垂直晶体管100、存储器器件123和电子器件150，和/或将电信号发送到垂直晶体管100、存储器器件123和电子器件150的支持电路(例如，包括导电过孔112和线114的互连)，以及任何其他集成电路(IC)部件。在一些实施例中，晶片450或管芯452可以包括其他存储器器件、逻辑器件(例如，AND、OR、NAND或NOR门)或任何其他合适的电路元件。这些器件中的多个可以组合在单个管芯452上。例如，由多个存储器器件(例如，多个存储器单元131)形成的存储器阵列可以形成在与处理器件(例如，图14的处理器件2002)或者被配置为将信息储存在存储器器件中或执行储存在存储器阵列中的指令的其它逻辑相同的管芯452上。
图13是器件组件400的横截面侧视图，器件组件400可包括包括在一个或多个封装中的本文所公开的任何垂直晶体管100、存储器器件123或电子器件150。“封装”可以指包括一个或多个集成电路(IC)器件的电子部件，所述集成电路(IC)器件被构造用于耦合到其他部件；例如，封装可以包括耦合到封装衬底的管芯，封装衬底为管芯提供电布线和机械稳定性。装置组件400包括设置在电路板402上的多个部件。器件组件400可包括设置在电路板402的第一面440和电路板402的相对的第二面442上的部件；通常，部件可以设置在一个或两个面440和442上。
在一些实施例中，电路板402可以是印刷电路板(PCB)，该印刷电路板包括通过电介质材料的层彼此分开并通过电气导电过孔互连的多个金属层。可以以期望的电路图案形成任何一个或多个金属层，以在耦合到电路板402的部件之间发送电信号(可选地与其他金属层结合)。在其他实施例中，电路板402可以是封装衬底或柔性板。
图13中示出的器件组件400包括通过耦合部件416耦合到电路板402的第一面440的插入器上封装结构(package-on-interposer structure)436。耦合部件416可以将插入器上封装结构436电气地和机械地耦合到电路板402，并且可以包括焊球、插座的公和母部分、粘合剂、底部填充材料和/或任何其他合适的电气和/或机械耦合结构。
插入器上封装结构436可以包括通过耦合部件418耦合到插入器404的封装420。耦合部件418可以采用任何合适的形式用于应用，诸如上面参考耦合部件416所讨论的形式。尽管图13中示出了单个封装420，但是多个封装可以耦合到插入器404；实际上，附加插入器可以耦合到插入器404。插入器404可以提供用于桥接电路板402和封装420的居间衬底。例如，封装420可以包括一个或多个垂直晶体管100、存储器器件123或电子器件150。通常，插入器404可以将连接扩展到较宽的间距或者将连接重新布线到不同的连接。例如，插入器404可以将封装420(例如，管芯)耦合到耦合部件416的球栅阵列(BGA)，以耦合到电路板402。在图13中示出的实施例中，封装420和电路板402附接到插入器404的相对侧；在其他实施例中，封装420和电路板402可以附接到插入器404的相同侧。在一些实施例中，三个或更多个部件可以通过插入器404互连。
插入器404可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施例中，插入器404可以由交替的刚性或柔性材料形成，其可以包括与上述的用于半导体衬底中的相同材料，诸如硅、锗和其他III-V族和IV族材料。插入器404可以包括金属互连408和过孔410，包括但不限于穿硅过孔(TSV)406。插入器404还可以包括嵌入式器件414，包括无源器件和有源器件二者。该器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)器件和存储器器件(例如，垂直晶体管100、存储器器件123或电子器件150)。更复杂的器件，诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件也可以形成在插入器404上。插入器上封装结构436可以采用本领域中已知的任何插入器上封装结构的形式。
器件组件400可以包括通过耦合部件422耦合到电路板402的第一面440的封装424。耦合组件422可以采用上面参考耦合组件416讨论的任何实施例的形式，并且封装424可以采用上面参考封装420讨论的任何实施例的形式。例如，封装424可以包括一个或多个垂直晶体管100、存储器器件123或电子器件150。
图13中示出的器件组件400包括通过耦合部件428耦合到电路板402的第二面442的层叠封装结构(package-on-package structure)434。层叠封装结构434可以包括通过耦合部件430耦合在一起的封装426和封装432，使得封装426设置在电路板402和封装432之间。耦合部件428和430可以采用上面讨论的耦合部件416的任何实施例的形式，并且封装426和432可以采用上面讨论的封装420的任何实施例的形式。例如，封装426和432中的每一个可以包括一个或多个垂直晶体管100、存储器器件123或电子器件150。
图14是示例计算器件2000的框图，该示例计算器件2000可以包括本文公开的任何垂直晶体管100、存储器器件123或电子器件150。虽然图14中将多个部件示出为包括在计算器件2000中，但是在对该应用合适时，可以省略或复制这些部件中的任何一个或多个。在一些实施例中，计算器件2000中包括的一些或所有部件可以附接到一个或多个印刷电路板(例如，母板)。在一些实施例中，可以将这些部件中的各种部件制造到单个片上系统(SoC)管芯上。另外，在各种实施例中，计算器件2000可以不包括图14中示出的部件中的一个或多个，但是计算器件2000可以包括用于耦合到一个或多个部件的接口电路。例如，计算器件2000可以不包括显示器件2006，但是可以包括显示器件2006可以耦合到的显示器件接口电路(例如，连接器和驱动器电路)。在另一组示例中，计算器件2000可以不包括音频输入器件2024或音频输出器件2008，但是可以包括音频输入器件2024或音频输出器件2008可以耦合到的音频输入或输出器件接口电路(例如，连接器和支持电路)。
计算器件2000可以包括处理器件2002(例如，一个或多个处理器件)。如本文所使用的，术语“处理器件”或“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以储存在寄存器和/或存储器中的其他电子数据的任何器件或器件的部分。处理器件2002可以以常规方式与计算器件2000的一个或多个其他部件(例如，下面讨论的通信芯片2012，下面讨论的显示器件2006等)相连。处理器件2002可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、加密处理器(在硬件内执行加密算法的专用处理器)、服务器处理器或任何其他合适的处理器件。在一些实施例中，处理器件2002可包括一个或多个垂直晶体管100、存储器器件123或电子器件150。
计算器件2000可以包括存储器2004，其本身可以包括一个或多个存储器器件，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存、固态存储器和/或硬盘驱动器。存储器2004可以包括一个或多个垂直晶体管100、存储器器件123、或电子器件150。在一些实施例中，存储器2004可以包括与处理器件2002共享管芯的存储器。该存储器可以用作高速缓冲存储器，并且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移扭矩磁随机存取存储器(STT-MRAM)。
在一些实施例中，计算器件2000可以包括通信芯片2012(例如，一个或多个通信芯片)。例如，通信芯片2012可以被配置用于管理用于向计算器件2000传输数据和从计算器件2000传输数据的无线通信。术语“无线”及其衍生物可以用于描述电路、器件、系统、方法、技术、通信信道等，其可以通过经非固态介质的调制电磁辐射的使用来传送数据。该术语并不暗示相关联的器件不包含任何电线，尽管在一些实施例中它们可能不包含任何电线。通信芯片2012可以包括一个或多个垂直晶体管100、存储器器件123或电子器件150。
通信芯片2012可以实现多个无线标准或协议中的任何标准或协议，包括但不限于包括Wi-Fi(IEEE 1402.11系列)、IEEE 802.16标准(例如，IEEE 802.16-2005修正案)的电气和电子工程师协会(IEEE)标准、长期演进(LTE)项目以及任何修正、更新和/或修订(例如，高级LTE项目、超移动宽带(UMB)项目(也称为“3GPP2”)等)。IEEE 802.16兼容宽带无线接入(BWA)网络通常被称为WiMAX网络，其是全球微波接入互操作性(WorldwideInteroperability for Microwave Access)的缩写，其是通过了用于IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片2012可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)、或LTE网络来操作。通信芯片2012可以根据用于GSM演进的增强数据(EDGE)、GSM EDGE无线电接入网络(GERAN)、通用陆地无线电接入网络(UTRAN)或演进的UTRAN(E-UTRAN)来操作。通信芯片2012可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无线电信(DECT)、演进数据优化(EV-DO)、及其衍生物、以及被指定为3G、4G、5G及以上的任何其他无线协议来操作。在其他实施例中，通信芯片2012可以根据其他无线协议来操作。计算器件2000可以包括天线2022以促进无线通信和/或接收其他无线通信(诸如AM或FM无线电传输)。
在一些实施例中，通信芯片2012可以管理有线通信，诸如电、光或任何其他合适的通信协议(例如，以太网)。如上所述，通信芯片2012可以包括多个通信芯片。例如，第一通信芯片2012可以专用于诸如Wi-Fi或蓝牙的较短距离无线通信，而第二通信芯片2012可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO等的较长距离无线通信。在一些实施例中，第一通信芯片2012可以专用于无线通信，而第二通信芯片2012可以专用于有线通信。
计算器件2000可以包括电池/电力电路2014。电池/电力电路2014可以包括一个或多个能量储存器件(例如，电池或电容器)和/或用于将计算器件2000的部件耦合到与计算器件2000分离的能量源(例如，AC线路电力)的电路。
计算器件2000可以包括显示器件2006(或对应的接口电路，如上面讨论的)。显示器件2006可包括任何视觉指示器，诸如例如平视显示器(head-up display)、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器、或平板显示器。
计算器件2000可以包括音频输出器件2008(或对应的接口电路，如上面讨论的)。音频输出器件2008可以包括产生可听指示器的任何器件，诸如例如扬声器、耳机或耳塞(earbud)。
计算器件2000可以包括音频输入器件2024(或对应的接口电路，如上面讨论的)。音频输入器件2024可以包括产生表示声音的信号的任何器件，诸如麦克风、麦克风阵列、或数字器具(例如，具有乐器数字接口(MIDI)输出的器具)。
计算器件2000可以包括全球定位系统(GPS)器件2018(或对应的接口电路，如上面讨论的)。GPS器件2018可以与基于卫星的系统的通信，并且可以接收计算器件2000的位置，如本领域中已知的。
计算器件2000可以包括其他输出器件2010(或对应的接口电路，如上面讨论的)。其他输出器件2010的示例可以包括音频编码解码器、视频编码解码器、打印机、用于向其他器件提供信息的有线或无线发送器或附加储存器件。
计算器件2000可以包括其他输入器件2020(或对应的接口电路，如上面讨论的)。其他输入器件2020的示例可以包括加速度计、陀螺仪、罗盘、图像捕获器件、键盘、诸如鼠标的光标控制器件、触针、触摸板、条形码读取器、快速响应(QR)代码读取器、任何传感器、或射频识别(RFID)读取器。
计算器件2000或其部件的子集可以具有任何适当的形状因子，诸如手持或移动计算器件(例如，蜂窝电话、智能电话、移动互联网器件，音乐播放器、平板电脑、膝上型电脑、上网本电脑、超极本电脑、个人数字助理(PDA)、超移动个人电脑等)、桌面计算器件、服务器或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字视频记录器、或可穿戴计算器件。
以下段落提供了本文公开的实施例的各种实例。
示例1是一种器件，包括：半导体衬底；所述半导体衬底上的第一层中的第一晶体管；以及第二层中的第二晶体管，其中，所述第二晶体管包括第一源极/漏极(S/D)接触部、第二S/D接触部、沟道、栅极电极、以及所述栅极电极和所述沟道之间的栅极电介质；其中，所述第一层在所述第二层和所述半导体衬底之间；并且所述第一S/D接触部在所述第二S/D接触部和所述第一层之间。
示例2可以包括示例1的主题，并且还可以指定所述沟道包括薄膜材料。
示例3可以包括示例1-2中任一示例的主题，并且还可以指定所述沟道包括非晶硅或多晶硅。
示例4可包括示例1-3中任一示例的主题，并且还可以指定所述沟道包括锗、硅锗、砷化镓、锑化铟、铟镓砷、锑化镓、氧化铟镓、铟镓锌氧化物或氧化锡。
示例5可以包括示例1-4中任一示例的主题，并且还可以指定所述栅极电介质环绕所述沟道，并且所述栅极电极环绕所述栅极电介质。
示例6可以包括示例1-5中任一示例的主题，并且还可以指定所述第一S/D接触部包括半导体和n型掺杂剂。
示例7可以包括示例1-6中任一示例的主题，并且还可以指定所述第一S/D接触部包括金属。
示例8可以包括示例1-7中任一示例的主题，并且还可以指定所述器件还包括所述第二层中的第三晶体管，其中，所述第三晶体管包括第一S/D接触部、第二S/D接触部、沟道、栅极电极、以及所述栅极电极和所述沟道之间的栅极电介质，并且其中，所述第三晶体管的所述栅极电极与所述第二晶体管的所述栅极电极是材料上连续的。
示例9可以包括示例8的主题，并且还可以指定所述器件还包括所述第二层中的第四晶体管，其中，所述第四晶体管包括第一S/D接触部、第二S/D接触部、沟道、栅极电极、以及所述栅极电极和所述沟道之间的栅极电介质，并且其中，所述第四晶体管的所述栅极电极与所述第二晶体管和所述第三晶体管的所述栅极电极不是材料上连续的。
示例10可以包括示例9的主题，并且还可以指定所述第二晶体管的所述第一S/D接触部与所述第四晶体管的所述第一S/D接触部是电连续的。
示例11可以包括示例10的主题，并且还可以包括储存元件，所述储存元件耦合到所述第一晶体管的第一S/D接触部或第二S/D接触部。
示例12可以包括示例1-12中任一示例的主题，并且还可以包括耦合到所述第一S/D接触部或所述第二S/D接触部的储存元件。
示例13可以包括示例12的主题，并且还可以指定所述储存元件包括电阻随机存取存储器(RRAM)元件、动态随机存取存储器(DRAM)元件、或磁随机存取存储器(MRAM)元件。
示例14可以包括示例12的主题，并且还可以指定位线耦合到所述第一S/D接触部或所述第二S/D接触部，且字线耦合到所述栅极电极。
示例15是一种制造垂直晶体管的方法，包括：提供导电材料；在所述导电材料上提供薄膜半导体材料；图案化所述薄膜半导体材料以形成多个柱；在所述柱的侧面上提供栅极电介质；以及提供与所述栅极电介质接触的栅极电极。
示例16可以包括示例15的主题，并且还可以指定所述薄膜半导体材料包括非晶半导体、多晶半导体、晶体半导体、非晶半导体氧化物、多晶半导体氧化物或晶体半导体氧化物。
示例17可以包括示例15-16中任一示例的主题，并且还可以包括在图案化所述薄膜半导体材料之后用蚀刻工艺图案化所述导电材料。
示例18可以包括示例17的主题，并且还可以包括在所图案化的导电材料周围提供绝缘材料，其中，所述栅极电极提供在所述绝缘材料上。
示例19可以包括示例15-18中任一示例的主题，并且还可以指定所述薄膜半导体材料具有10纳米和100纳米之间的厚度。
示例20可以包括示例15-19中任一示例的主题，并且还可以指定提供所述栅极电介质包括所述栅极电介质的共形沉积和定向蚀刻。
示例21可以包括示例15-20中任一示例的主题，并且还可以包括图案化所述栅极电极，使得所述栅极电极的部分在所述柱中的多个柱周围是材料上连续的，但在所有所述柱周围不是材料上连续的。
示例22是一种操作电子器件中的存储器单元的方法，包括：通过晶体管控制到储存元件的电流，以将所述储存元件设定在低电阻状态；以及通过所述晶体管控制到所述储存元件的电流，以将所述储存元件复位到高电阻状态；其中，所述电子器件包括半导体衬底以及所述半导体衬底和所述晶体管之间的至少一个金属互连层。
示例23可以包括示例22的主题，并且还可以指定所述存储器单元是所述电子器件中的多个存储器单元中的一个存储器单元，且所述存储器单元中的多个存储器单元的栅极是电连续的。
示例24可以包括示例23的主题，并且还可以指定与所述多个存储器单元中的不同存储器单元相关联的位线不是电连续的。
示例25是一种计算器件，包括：电路板；处理器件，耦合到所述电路板；以及存储器器件，耦合到所述处理器件，其中，所述存储器器件包括储存元件的阵列和相关联的晶体管的阵列，并且所述储存元件的阵列和所述晶体管的阵列均布置成具有相同间距的网格。
示例26可以包括示例25的主题，并且还可以指定所述间距在25和100纳米之间。
示例27可以包括示例25-26中任一示例的主题，并且还可以指定所述储存元件的阵列在所述晶体管的阵列上方，或者所述晶体管的阵列在所述储存元件的阵列上方。
示例28可以包括示例25-27中任一示例的主题，并且还可以指定所述存储器器件包括多个字线，且不同的单独字线将所述晶体管的阵列中的不同的单独行晶体管中的栅极捆(strap)在一起。
示例29可以包括示例28的主题，并且还可以指定所述存储器器件包括多个位线，并且不同的单独位线将所述晶体管的阵列中的不同的单独列晶体管中的源极/漏极接触部捆在一起。

Claims (25)

1.一种器件，包括：
半导体衬底；
所述半导体衬底上的第一层中的第一晶体管；以及
第二层中的第二晶体管，其中，所述第二晶体管包括第一源极/漏极(S/D)接触部、第二S/D接触部、沟道、栅极电极、以及所述栅极电极和所述沟道之间的栅极电介质；
其中：
所述第一层在所述第二层和所述半导体衬底之间；并且
所述第一S/D接触部在所述第二S/D接触部和所述第一层之间。
2.如权利要求1所述的器件，其中，所述沟道包括薄膜材料。
3.如权利要求1所述的器件，其中，所述栅极电介质环绕所述沟道，并且所述栅极电极环绕所述栅极电介质。
4.如权利要求1所述的器件，其中，所述第一S/D接触部包括半导体和n型掺杂剂。
5.如权利要求1所述的器件，其中，所述第一S/D接触部包括金属。
6.如权利要求1-5中任一项所述的器件，其中，所述器件还包括：
所述第二层中的第三晶体管，其中，所述第三晶体管包括第一S/D接触部、第二S/D接触部、沟道、栅极电极、以及所述栅极电极和所述沟道之间的栅极电介质，并且其中，所述第三晶体管的所述栅极电极与所述第二晶体管的所述栅极电极是材料上连续的。
7.如权利要求6所述的器件，其中，所述器件还包括：
所述第二层中的第四晶体管，其中，所述第四晶体管包括第一S/D接触部、第二S/D接触部、沟道、栅极电极、以及所述栅极电极和所述沟道之间的栅极电介质，并且其中，所述第四晶体管的所述栅极电极与所述第二晶体管和所述第三晶体管的所述栅极电极不是材料上连续的。
8.如权利要求7所述的器件，其中，所述第二晶体管的所述第一S/D接触部与所述第四晶体管的所述第一S/D接触部电连续。
9.如权利要求8所述的器件，还包括：
储存元件，耦合到所述第一晶体管的第一S/D接触部或第二S/D接触部。
10.如权利要求1-5中任一项所述的器件，还包括：
储存元件，耦合到所述第一S/D接触部或所述第二S/D接触部。
11.如权利要求10所述的器件，其中，所述储存元件包括电阻随机存取存储器(RRAM)元件、动态随机存取存储器(DRAM)元件、或磁随机存取存储器(MRAM)元件。
12.如权利要求10所述的器件，其中，位线耦合到所述第一S/D接触部或所述第二S/D接触部，且字线耦合到所述栅极电极。
13.一种制造垂直晶体管的方法，包括：
提供导电材料；
在所述导电材料上提供薄膜半导体材料；
图案化所述薄膜半导体材料以形成多个柱；
在所述柱的侧面上提供栅极电介质；以及
提供与所述栅极电介质接触的栅极电极。
14.如权利要求13所述的方法，其中，所述薄膜半导体材料包括非晶半导体、多晶半导体、晶体半导体、非晶半导体氧化物、多晶半导体氧化物或晶体半导体氧化物。
15.如权利要求13所述的方法，还包括：
在图案化所述薄膜半导体材料之后用蚀刻工艺图案化所述导电材料。
16.如权利要求15所述的方法，还包括：
在所图案化的导电材料周围提供绝缘材料，其中，所述栅极电极提供在所述绝缘材料上。
17.如权利要求13-16中任一项所述的方法，其中，所述薄膜半导体材料具有10纳米和100纳米之间的厚度。
18.如权利要求13-16中任一项所述的方法，还包括：
图案化所述栅极电极，使得所述栅极电极的部分在所述柱中的多个柱周围是材料上连续的，但在所有所述柱周围不是材料上连续的。
19.一种操作电子器件中的存储器单元的方法，包括：
通过晶体管控制到储存元件的电流，以将所述储存元件设定在低电阻状态；以及
通过所述晶体管控制到所述储存元件的电流，以将所述储存元件复位到高电阻状态；
其中，所述电子器件包括半导体衬底以及所述半导体衬底和所述晶体管之间的至少一个金属互连层。
20.如权利要求19所述的方法，其中，所述存储器单元是所述电子器件中的多个存储器单元中的一个存储器单元，且所述存储器单元中的多个存储器单元的栅极是电连续的。
21.如权利要求20所述的方法，其中，与所述多个存储器单元中的不同存储器单元相关联的位线不是电连续的。
22.一种计算器件，包括：
电路板；
处理器件，耦合到所述电路板；以及
存储器器件，耦合到所述处理器件，其中，所述存储器器件包括储存元件的阵列和相关联的晶体管的阵列，并且所述储存元件的阵列和所述晶体管的阵列均布置成具有相同间距的网格。
23.如权利要求22所述的计算器件，其中，所述间距在25和100纳米之间。
24.如权利要求22-23中任一项所述的计算器件，其中，所述储存元件的阵列在所述晶体管的阵列上方，或者所述晶体管的阵列在所述储存元件的阵列上方。
25.如权利要求22-23中任一项所述的计算器件，其中，所述存储器器件包括多个字线，且不同的单独字线将所述晶体管的阵列中的不同的单独行晶体管中的栅极捆在一起。
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