CN113330565A - 具有双晶体管竖直存储器单元的存储器装置 - Google Patents

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Abstract

一些实施例包含设备和形成所述设备的方法。所述设备中的一个包含存储器单元、第一、第二和第三数据线及第一和第二存取线。所述第一数据线电耦合到第一晶体管的第一沟道区。所述第二数据线电耦合到所述第一沟道区。所述第三数据线电耦合到第二晶体管的第二沟道区，所述第二沟道区电耦合到电荷存储结构且在所述第一晶体管的电荷存储结构和所述第三数据线之间。所述第一存取线位于所述设备的第一层级上。所述第二存取线位于所述设备的第二层级上。所述电荷存储结构位于所述设备的在所述第一和第二层级之间的一层级上。

Description

具有双晶体管竖直存储器单元的存储器装置
优先权申请
本申请要求2018年12月26日提交的美国临时申请第62/785,154号的优先权权益，所述美国临时申请以全文引用的方式并入本文中。
背景技术
存储器装置广泛地用于计算机和许多其它电子物品中来存储信息。存储器装置通常分类成两种类型：易失性存储器装置和非易失性存储器装置。易失性存储器装置的实例包含动态随机存取存储器(DRAM)装置。非易失性存储器装置的实例包含快闪存储器装置(例如，快闪存储器棒)。存储器装置通常具有存储信息的许多存储器单元。在易失性存储器装置中，如果供应功率与存储器装置断开连接，那么存储于存储器单元中的信息丢失。在非易失性存储器装置中，即使供应功率与存储器装置断开连接，存储于存储器单元中的信息也保留。
本文中的描述涉及易失性存储器装置。最常规易失性存储器装置将信息以电荷形式存储在包含于存储器单元中的电容器结构中。随着对装置存储密度的需求增加，许多常规技术提供缩小存储器单元的大小以便增大给定装置区域的装置存储密度的方式。然而，如果存储器单元大小收缩到某一尺寸，那么物理限制和制造约束可对此类常规技术设置挑战。不同于一些常规存储器装置，本文中所描述的存储器装置包含可克服常规技术所面对的挑战的特征。
附图说明
图1示出根据本文中描述的一些实施例的呈包含易失性存储器单元的存储器装置形式的设备的框图。
图2示出根据本文中描述的一些实施例的包含双晶体管(2T)存储器单元的存储器阵列的存储器装置的一部分的示意图。
图3示出根据本文中描述的一些实施例的图2的存储器装置，包含在存储器装置的偶数存储器单元的读取操作期间使用的实例电压。
图4示出根据本文中描述的一些实施例的图2的存储器装置，包含在存储器装置的奇数存储器单元的读取操作期间使用的实例电压。
图5示出根据本文中描述的一些实施例的图2的存储器装置，包含在存储器装置的写入操作期间使用的实例电压。
图6示出根据本文中描述的一些实施例的包含每一存储器单元中的共享读取/写入数据线的存储器装置的一部分的示意图。
图7示出根据本文中描述的一些实施例的包含用于每一存储器单元的两个晶体管的共享存取线的存储器装置的一部分的示意图。
图8示出根据本文中描述的一些实施例的包含每一存储器单元中的共享读取/写入数据线及用于每一存储器单元的两个晶体管的共享存取线的存储器装置的一部分的示意图。
图9示出根据本文中描述的一些实施例的包含每一存储器单元中的地连接的存储器装置的一部分的示意图。
图10示出根据本文中描述的一些实施例的包含每一存储器单元中的地连接及用于每一存储器单元的两个晶体管的共享存取线的存储器装置的一部分的示意图。
图11示出根据本文中描述的一些实施例的存储器装置的结构的俯视图。
图12A到图18B示出根据本文中描述的一些实施例的形成图11的存储器装置的过程。
图19A和图19B示出根据本文中描述的一些实施例的存储器装置的结构的侧视图，其包含耦合到存储器装置的每一存储器单元的地连接。
图20A、图20B和图20C示出根据本文中描述的一些实施例的包含存储器单元的多个叠组的存储器装置的结构的不同视图。
具体实施方式
本文中所描述的存储器装置包含易失性存储器单元，其中存储器单元中的每一个可包含两个晶体管(2T)。两个晶体管中的一个具有电荷存储结构，其可形成存储器单元的存储器元件以存储信息。本文中所描述的存储器装置可具有允许存储器装置的大小相对小于类似常规存储器装置的大小的结构(例如，4F2单元覆盖面积)。所描述的存储器装置可包含用于控制存储器单元的两个晶体管的信号存取线。这可使功率耗散减少，并使处理有所改进。下文参考图1到图19B论述所描述存储器装置和其变型的其它改良和益处。
图1示出根据本文中描述的一些实施例的呈包含易失性存储器单元的存储器装置100形式的设备的框图。存储器装置100包含存储器阵列101，其可含有存储器单元102。存储器装置100是易失性存储器装置(例如，DRAM装置)，使得存储器单元102是易失性存储器单元。因此，如果供应功率(例如，供应电压Vcc)与存储器装置100断开连接，那么存储于存储器单元102中的信息可丢失(例如，无效)。下文中，Vcc提及为表示一些电压电平，然而，其不限于存储器装置(例如，存储器装置100)的供应电压(例如，Vcc)。例如，如果存储器装置(例如，存储器装置100)具有基于Vcc而产生内部电压的内部电压产生器(图1中未示出)，那么此类内部电压可代替Vcc使用。
在存储器装置100的物理结构中，存储器单元102中的每一个可包含在存储器装置100的衬底(例如，半导体衬底)上方在不同层级中竖直地形成(例如，在不同层中堆叠在彼此上方)的晶体管(例如，两个晶体管)。包含存储器单元102的存储器阵列101的结构可包含下文参考图2到图19B描述的存储器阵列和存储器单元的结构。
如图1中所示，存储器装置100可包含存取线(例如，字线)104和数据线(例如，位线)105。存储器装置100可使用存取线104上的信号(例如，字线信号)来存取存储器单元102，并使用数据线105上的信号来提供将存储(例如，写入)于存储器单元102中或从存储器单元102读取(例如，感测)的信息(例如，数据)。
存储器装置100可包含地址寄存器106以接收线(例如，地址线)107上的地址信息ADDR(例如，行地址信号和列地址信号)。存储器装置100可包含可操作以解码来自地址寄存器106的地址信息ADDR的行存取电路(例如，X-解码器)108和列存取电路(例如，Y-解码器)109。基于所解码地址信息，存储器装置100可确定在存储器操作期间将存取哪些存储器单元102。存储器装置100可执行写入操作以在存储器单元102中存储信息，且执行读取操作以读取(例如，感测)存储器单元102中的信息(例如，先前存储的信息)。存储器装置100也可执行操作(例如，刷新操作)以刷新(例如，保持有效)存储于存储器单元102中的信息的值。存储器单元102中的每一个可配置成存储可表示至多一个位(例如，具有二进制0(“0”)或二进制1(“1”)的单个位或超过一个位(例如，具有至少两个二进制位的组合的多个位)的信息。
存储器装置100可接收分别在线130和132上的供应电压，包含供应电压Vcc和Vss。供应电压Vss可在地电位(例如，具有大致零伏的值)下操作。供应电压Vcc可包含从电池等外部电源或交流电到直流电(AC-DC)转换器电路供应到存储器装置100的外部电压。
如图1中所示，存储器装置100可包含存储器控制单元118，其包含电路(例如，硬件组件)，以基于线(例如，控制线)120上的控制信号而控制存储器装置100的存储器操作(例如，读取和写入操作)。线120上的信号的实例包含行存取选通信号RAS*、列存取选通信号CAS*、写入启用信号WE*、芯片选择信号CS*、时钟信号CK和时钟启用信号CKE。这些信号可以是提供给DRAM装置的信号的部分。
如图1中所示，存储器装置100可包含可携载信号DQ0到DQN的线(例如，全局数据线)112。在读取操作中，提供给线112(以信号DQ0到DQN的形式)的(从存储器单元102读取的)信息的值(例如，“0”或“1”)可基于数据线105上的信号的值。在写入操作中，提供给数据线105(将存储于存储器单元102中)的信息的值(例如，“0”或“1”)可基于线112上的信号DQ0到DQN的值。
存储器装置100可包含感测电路103、选择电路115和输入/输出(I/O)电路116。列存取电路109可基于地址信号ADDR而选择性地激活线(例如，选择线)上的信号。选择电路115可对线114上的信号作出响应以选择数据线105上的信号。数据线105上的信号可表示将存储于存储器单元102(例如，在写入操作期间)中的信息的值或从存储器单元102(例如，在读取操作期间)读取(例如，感测)的信息的值。
I/O电路116可操作以将从存储器单元102读取的信息提供到线112(例如，在读取操作期间)且将来自线112(例如，由外部装置提供)的信息提供到数据线105以存储于存储器单元102中(例如，在写入操作期间)。线112可包含存储器装置100内的节点或存储器装置100可驻留于其中的封装上的引脚(或焊球)。存储器装置100外部的其它装置(例如，硬件存储器控制器或硬件处理器)可经由线107、112和120与存储器装置100通信。
存储器装置100可包含其它组件，它们未在图1中示出，以免混淆本文中所描述的实例实施例。存储器装置100的至少一部分(例如，存储器阵列101的一部分)可包含与下文参考图2到图19B描述的存储器装置中的任一个类似或一致的结构和操作。
图2示出根据本文中描述的一些实施例的包含存储器阵列201的存储器装置200的一部分的示意图。存储器装置200可对应于图1的存储器装置100。例如，存储器阵列201可形成图1的存储器阵列101的部分。如图2所示，存储器装置200可包含存储器单元210到214、220到224及230到234，它们是易失性存储器单元(例如，DRAM单元)。为简单起见，存储器单元210到214、220到224及230到234当中的类似或相同元件具有相同标记。同样为简单起见，存储器单元210到214、220到224及230到234有时统称为存储器装置200的“存储器单元”。
存储器装置200中的每一个存储器单元可包含两个晶体管T1和T2。因此，存储器装置200中的每一个存储器单元可被称为2T存储器单元(例如，2T增益单元)。晶体管T1和T2中的每一个可包含场效应晶体管(FET)。晶体管T1可包含基于电荷存储的结构(例如，基于浮动栅极的结构)。如图2所示，存储器单元210到214中的每一个可包含电荷存储结构FG，其可包含晶体管T1的浮动栅极。电荷存储结构FG可形成存储器单元210到214当中的相应存储器单元的存储器元件。电荷存储结构FG可存储电荷。存储在存储器单元210到214当中的特定存储器单元中的信息的值(例如，“0”或“1”)可基于所述特定存储器单元的电荷存储结构FG中的电荷量。
晶体管T1可包含沟道区Ch1。晶体管T2可包含沟道区Ch2。在存储器装置200的物理结构中，沟道区Ch1和Ch2中的每一个可包含半导体材料结构(例如，饼状半导体材料(例如，一层硅或多晶硅))。
在存储器装置200中的每一个存储器单元中，晶体管T1可具有源极端子(在图2中未标记)和漏极端子(在图2中未标记)，其中沟道区Ch1电耦合于源极和漏极端子之间。在存储器装置200的物理结构中，存储器装置200中的每一个存储器单元的晶体管T1的源极端子、沟道区Ch1和漏极端子可由相同材料(例如，具有相同导电类型(例如，n型或p型)的材料)的单个结构(例如，单一件)形成。
在存储器装置200中的每一个存储器单元中，晶体管T2可具有源极端子(在图2中未标记)和漏极端子(在图2中未标记)，其中沟道区Ch1电耦合于源极和漏极端子之间。在存储器装置200的物理结构中，存储器装置200中的每一个存储器单元的晶体管T2的源极端子、沟道区Ch1和漏极端子可由相同材料(例如，具有相同导电类型(例如，n型或p型)的材料)的单个结构(例如，单一件)形成。
如图2所示，存储器装置200的存储器单元当中的特定存储器单元的晶体管T2的沟道区Ch2可电耦合到(例如，直接耦合到)所述特定存储器单元的电荷存储结构FG。因此，在存储器装置200的操作(例如，写入操作)期间，电路路径(例如，电流路径)可形成于特定存储器单元的晶体管T2(例如，晶体管T2的沟道区Ch2之间)和所述特定存储器单元的电荷存储结构FG正中间。
存储器装置200的存储器单元当中的特定存储器单元的晶体管T1的沟道区Ch1可电耦合到(例如，直接耦合到)至少一个(一或多个)邻近存储器单元的晶体管T1的沟道区Ch1。例如，存储器单元212的晶体管T1的沟道区Ch1可电耦合到存储器单元211的晶体管T1的沟道区Ch1及存储器单元213的晶体管T1的沟道区Ch1。
如图2所示，存储器单元210到214可布置成存储器单元群组2010、2011、2012、2013和2014(2010到2014)。图2示出作为一实例的五个存储器单元群组2010到2014。但是，存储器装置200可包含大于五个存储器单元群组。存储器单元群组2010到2014可在各群组当中包含相同数目的存储器单元。例如，存储器单元群组2010可包含存储器单元210、220和230。存储器单元群组2011可包含存储器单元211、221和231。存储器单元群组2012可包含存储器单元212、222和232。存储器单元群组2013可包含存储器单元213、223和233。存储器单元群组2014可包含存储器单元214、224和234。图2示出作为一实例的存储器单元群组2011到2014中的每一个中的三个存储器单元。存储器单元群组2011到2014中的存储器单元的数目可不同于三个。
存储器装置200可执行写入操作以在存储器单元中存储信息，并执行读取操作以从存储器单元读取(例如，感测)信息。存储器装置200可配置成用作DRAM装置。但是，不同于在例如电容器的容器的结构中存储信息的一些传统DRAM装置，存储器装置200可在电荷存储结构FG(其可以是浮动栅极结构)中以电荷形式存储信息。如上文所提及，电荷存储结构FG可包含晶体管T1的浮动栅极。因此，存储器装置200可被称为基于浮动栅极的DRAM装置。
如图2所示，存储器装置200可包含存取线(例如，字线)241W、242W、243W、241R、242R和243R，它们可携载相应信号(例如，字线信号)WL1W、WL2W、WL3W、WL1R、WL2R和WL3R。存取线(例如，写入字线)241W、242W和243W及存取线(例如，读取字线)241R、242R和243R可用于存取存储器单元群组2011到2014。存取线241W、242W、243W、241R、242R和243R中的每一个可结构化为至少一个导电线(例如，一个导电线或者可彼此电耦合(例如，短接)的多个导电线)。
存取线241W、242W、243W、241R、242R和243R可在存储器装置200的操作(例如，读取或写入操作)期间选择性地激活(例如，一次一个地激活)，以存取存储器单元210到215当中的一个选定存储器单元(或多个选定存储器单元)。选定单元可被称为目标单元。在读取操作中，信息可从一个选定存储器单元(或多个选定存储器单元)读取。在读取操作中，每次可选择相同存储器单元群组(存储器单元群组2010、2011、2012、2013或2014)中的仅一个存储器单元以从选定存储器单元读取信息。在读取操作中，可并行选择(或者可依序选择)共享相同存取线的不同存储器单元群组(例如，存储器单元群组2011到2014)中的存储器单元以从选定存储器单元读取信息。
在写入操作中，信息可存储在一个选定存储器单元(或多个选定存储器单元)中。在写入操作中，每次可选择相同存储器单元群组(存储器单元群组2010、2011、2012、2013或2014)中的仅一个存储器单元以在选定存储器单元中存储信息。在写入操作中，可并行选择(或者可依序选择)共享相同存取线的不同存储器单元群组(例如，存储器单元群组2011到2014)中的存储器单元以在选定存储器单元中存储信息。
在存储器装置200中，晶体管T1和T2中的每一个的栅极可以是相应存取线(例如，相应字线)的部分(例如，可形成其部分)。如图2所示，存储器单元210到214中的每一个的晶体管T1的栅极可以是存取线241R的部分。存储器单元220到224中的每一个的晶体管T1的栅极可以是存取线242R的部分。存储器单元230到234中的每一个的晶体管T1的栅极可以是存取线243R的部分。
存储器单元210到214中的每一个的晶体管T2的栅极可以是存取线241W的部分。存储器单元220到224中的每一个的晶体管T2的栅极可以是存取线242W的部分。存储器单元230到234中的每一个的晶体管T2的栅极可以是存取线243W的部分。
存储器装置200可包含：数据线(例如，读取数据线，也称为读取数字线)250、251、252、253、254和255，它们可携载相应信号(例如，读取数据线信号，也称为读取数字线信号)DL0、DL1、DL2、DL3、DL4和DL5；及数据线(例如，写入数据线，也称为写入数字线)260、261、262、263和264，它们可携载相应信号(例如，写入数据线信号，也称为写入数字线信号)DLW0、DLW1、DLW2、DLW3和DLW4。数据线250到255及260到264中的每一个可结构化为导电线。
数据线可以是相同存储器单元群组中的存储器单元的共同数据线(例如，共享数据线)。例如，在存储器单元群组2010中，数据线(例如，读取数据线)250和251可由存储器单元210、220和230共享，且数据线(例如，写入数据线)260可由存储器单元210、220和230共享。
在读取操作期间，存储器装置200可选择性地使用数据线250到255，以获得从存储器单元群组2010到2014中的选定存储器单元读取(例如，感测)的信息。在写入操作期间，存储器装置200可使用数据线260到264，以提供将存储在存储器单元群组2010到2014中的选定存储器单元中的信息。
存储器装置200可包含读取路径(例如，电路路径)。在读取操作期间从选定存储器单元读取的信息可通过耦合到选定存储器单元的读取路径获得。特定存储器单元的读取路径可包含穿过所述特定存储器单元的晶体管T1的沟道区Ch1和耦合(例如，直接耦合)到所述特定存储器单元的晶体管T1的沟道区Ch1的两个读取数据线的电流路径(例如，读取电流路径)。例如，存储器单元210、220和230中的每一个可包含读取路径，其包含穿过存储器单元210、220和230当中的相应存储器单元的晶体管T1的沟道区Ch1及数据线(例如，读取数据线)250和251的电流路径。在另一实例中，存储器单元211、221和231中的每一个可包含读取路径，其包含穿过存储器单元211、221和231当中的相应存储器单元的晶体管T1的沟道区Ch1及数据线(例如，读取数据线)251和252的电流路径。因为在读取操作期间晶体管T1可在读取路径中用于从相应存储器单元读取信息，所以晶体管T1可被称为读取晶体管，且晶体管T1的沟道区Ch1可被称为读取沟道区。
存储器装置200可包含写入路径(例如，电路路径)。将在写入操作期间存储在选定存储器单元中的信息可通过耦合到选定存储器单元的写入路径提供给选定存储器单元。特定存储器单元的写入路径可包含穿过所述特定存储器单元的晶体管T2的沟道区Ch2及耦合(例如，直接耦合)到所述特定存储器单元的晶体管T2的沟道区Ch2的数据线的电流路径(例如，写入电流路径)。例如，存储器单元210、220和230中的每一个可包含写入路径，其包含穿过存储器单元210、220和230当中的相应存储器单元的晶体管T2的沟道区Ch2及数据线(例如，写入数据线)260的电流路径。在另一实例中，存储器单元211、221和231中的每一个可包含写入路径，其包含穿过存储器单元211、221和231当中的相应存储器单元的晶体管T2的沟道区Ch2及数据线(例如，写入数据线)261的电流路径。因为晶体管T2可在写入操作期间在写入路径中用于在相应存储器单元中存储信息，所以晶体管T2可被称为写入晶体管，且晶体管T2的沟道区可被称为写入沟道区。
晶体管T1和T2中的每一个可具有阈值电压(Vt)。晶体管T1具有阈值电压Vt1。晶体管T2具有阈值电压Vt2。在写入操作期间，特定存储器单元(例如，选定存储器单元)的晶体管T2可经控制(例如，接通)以将信息(将存储在所述特定存储器单元中)从相应写入数据线传递到所述特定存储器单元的电荷存储结构FG。
在读取操作期间，特定存储器单元(例如，选定存储器单元)的晶体管T1可经控制(例如，接通)以将信息(例如，先前存储的信息)从所述特定存储器单元传递到耦合到所述特定存储器单元的晶体管T1的相应数据线。在图2的存储器装置200的连接中，晶体管T1的电荷存储结构FG可被称为晶体管T1的“背栅”。在从选定存储器单元读取(例如，感测)信息的读取操作中，选定存储器单元的晶体管T1的阈值电压Vt1可通过晶体管T1的电荷存储结构FG(例如，背栅)的偏置来切换。存储器装置200的晶体管T1和晶体管T2的电荷存储结构FG的连接(如图2所示)可帮助使用相对较低的操作偏置电压来控制选定存储器单元的晶体管T1，由此可以减少存储器装置200的功率消耗。
存储器装置200的存储器单元可划分(例如，在逻辑上划分)成偶数存储器单元和奇数存储器单元。在存储器装置200的物理结构中，存储器单元(例如，共享相同存取线的存储器单元)可彼此紧靠定位，使得偶数存储器单元与奇数存储器单元交错(反之亦然)。例如，偶数存储器单元可紧靠地位于两个奇数存储器单元之间，且奇数存储器单元可紧靠地位于两个偶数存储器单元之间。作为实例，在图2中，存储器单元210、212、214、220、222、224、230、232和234可被称为偶数存储器单元，且存储器单元211、213、221，223、231和233可被称为奇数存储器单元。
偶数存储器单元可包含位于偶数位置(例如，与偶数地址相关联的位置)的存储器单元。奇数存储器单元可包含位于奇数地址(例如，与奇数地址相关联的位置)的存储器单元。术语“偶数”(例如，如在偶数存储器单元中所使用)和“奇数”(例如，如在奇数存储器单元中所使用)是为了方便区分存储器装置200的一部分存储器单元与存储器装置200的另一部分存储器单元。但是，术语“偶数”和“奇数”可以彼此互换使用。
在读取操作中，存储器装置200可在一时间间隔期间存取偶数存储器单元以从偶数存储器单元读取信息，并在另一时间间隔期间存取奇数存储器单元以从奇数存储器单元读取信息。在相同读取操作中，偶数存储器单元可在奇数存储器单元进行存取和读取之前存取和读取。替代地，在相同读取操作中，奇数存储器单元可在偶数存储器单元进行存取和读取之前存取和读取。
图3示出根据本文中描述的一些实施例的图2的存储器装置200，包含在偶数存储器单元的读取操作期间使用的实例电压V0、V1、V2、V3、V4和V5。图3的实例假设存储器单元210、212和214是偶数存储器单元和读取操作期间的选定存储器单元(例如，目标存储器单元)以读取(例如，感测)存储(例如，先前存储)在存储器单元210、212和214中的信息。假设其它存储器单元(图3中的存储器装置200的除存储器单元210、212和214以外的存储器单元)为非选定存储器单元。这意味着在图3的实例中，当从存储器单元(选定存储器单元)210、212和214读取信息时，这些非选定存储器单元不进行存取，且不读取存储在非选定存储器单元中的信息。
在图3中，电压V0、V1、V2、V3、V4和V5可表示在存储器装置200的读取操作期间施加到存取线241W、241R、242W、242R、243W和243R及数据线(例如，读取数据线)250到255的不同电压。电流(例如，读取电流)I0、I2和I4中的每一个可表示流过包含选定存储器单元和耦合到选定存储器单元的两个相应数据线的相应读取路径的电流。如图3所示，电流I0可表示流过包含数据线250和251及存储器单元210(在图3的实例中为选定存储器单元)的读取路径的电流。I2可表示流过包含数据线252和253及存储器单元212(在图3的实例中为选定存储器单元)的读取路径的电流。电流I4可表示流过包含数据线254和255及存储器单元214(在图3的实例中为选定存储器单元)的读取路径的电流。
在图3所示的读取操作中，电压V1、V2、V3和V4可具有值，使得存储器单元220到224及230到234(在此实例中为非选定存储器单元)中的每一个的晶体管T1和T2断开(例如，保持断开)。
电压V0可具有值0V(例如，地)，且电压V5可具有某一值(电压值)，以接通存储器单元(选定存储器单元)210、212和214中的每一个的晶体管T1并断开(或保持断开)存储器单元211和213中的每一个的晶体管T1。这使得信息能够从存储器单元210、212和214读取。
存储器装置200可分别基于电流I0、I2和I4的值(例如，模拟值)确定存储在存储器单元210、212和214中的信息的值(例如，二进位值)。例如，存储器装置200的检测电路(未示出)可用于将电流I0、I2和I4的值(或者数据线251、252和255上的电压的值)转化成从选定存储器单元读取的信息的值(例如，“0”、“1”或多位值的组合)。
图4示出根据本文中描述的一些实施例的图2的存储器装置200，包含在奇数存储器单元的读取操作期间使用的实例电压V0、V1、V2、V3、V4和V5。图4的实例假设存储器单元211和213是奇数存储器单元和读取操作期间的选定存储器单元(例如，目标存储器单元)以读取(例如，感测)存储(例如，先前存储)在存储器单元211和213中的信息。假设其它存储器单元(图4中的存储器装置200的除存储器单元211和213以外的存储器单元)为非选定存储器单元。这意味着在图4的实例中，当从存储器单元(选定存储器单元)211和213读取信息时，这些非选定存储器单元不进行存取，且不读取存储在非选定存储器单元中的信息。
在图4中，电压V0、V1、V2、V3、V4和V5可表示在存储器装置200的读取操作期间施加到存取线241W、241R、242W、242R、243W和243R及数据线(例如，读取数据线)250到255的不同电压。电流(例如，读取电流)I1和I3中的每一个可表示流过包含选定存储器单元和耦合到选定存储器单元的两个相应数据线的相应读取路径的电流。如图4所示，电流I1可表示流过包含数据线251和252及存储器单元211的读取路径的电流。电流I3可表示流过包含数据线253和254及存储器单元213的读取路径的电流。
在图4所示的读取操作中，电压V1、V2、V3和V4可具有值，使得存储器单元220到224及230到234(在此实例中为非选定存储器单元)中的每一个的晶体管T1和T2断开(例如，保持断开)。
电压V0可具有值0V(例如，地)，且电压V5可具有某一值(电压值)，以接通存储器单元(选定存储器单元)211和213中的每一个的晶体管T1并断开(或保持断开)存储器单元210、212和214中的每一个的晶体管T1。这使得信息能够从存储器单元211和213读取。
存储器装置200可分别基于电流I1和I3的值(例如，模拟值)确定从存储器单元211和213读取的信息的值(例如，二进位值)。例如，存储器装置200的检测电路(未示出)可用于将电流I1和I3的值(或者数据线251和254上的电压的值)转化成从选定存储器单元读取的信息的值(例如，“0”、“1”或多位值的组合)。
图3和图4的实例读取操作可以是在不同时间执行的不同读取操作。但是，图3和图4的实例读取操作可以是相同读取操作的部分。在实例中，存储器单元210、211、212、213和214可为选定存储器单元。因此，存储器单元210、212和214的读取可在存储器单元211和213的读取之前执行(或者，可在此之后执行)。
图5示出根据本文中描述的一些实施例的图2的存储器装置，包含在存储器装置的写入操作期间使用的实例电压V6、V7、V8、V9、Vx、VDL0、VLD1、VDL2、VDL3和VLD4。图5的实例假设存储器单元210、211、212、213和214是写入操作期间的选定存储器单元(例如，目标存储器单元)以在存储器单元210、211、212、213和214中存储信息。假设存储器单元220到224及230到234为非选定存储器单元。这意味着在图5的实例中，当信息存储在存储器单元(选定存储器单元)210、211、212、213和214中时，存储器单元220到224及230到234不进行存取，且信息(例如，新信息)不存储在存储器单元220到224及230到234中。
在图5中，电压V6、V7、V8、V9、Vx、VDL0、VLD1、VDL2、VDL3和VLD4可表示在存储器装置200的写入操作期间施加到存取线241W、241R、242W、242R、243W和243R及数据线(例如，写入数据线)260到264的不同电压。
在图5所示的写入操作中，电压V6、V7、V8和V9可具有值，使得存储器单元220到224及230到234(在此实例中为非选定存储器单元)中的每一个的晶体管T1和T2断开(例如，保持断开)。
如图5所示，数据线(例如，读取数据线)250到255中的每一个可施加有电压Vx或处于“FLOAT”条件。电压Vx可具有值0V(例如，地)或不同于0V的另一值。在特定操作期间使特定导电线(例如，数据线250到255)处于FLOAT条件可包含使所述特定导电线上的电位变化或“浮动”(例如，通过不将所述特定导电线耦合到固定电位(例如，地或其它电压)。在图5的实例写入操作中，数据线250到255中的每一个可通过例如将数据线250到255中的每一个与地或固定正电压源解耦而处于FLOAT条件。这允许在存储器单元210到214(在此实例中为选定存储器单元)存储信息的操作中期间，数据250到255中的每一个上的电位变化(例如，“浮动”)。
在图5的实例写入操作中，电压VDL0、VLD1、VDL2、VDL3和VLD4的值可分别基于将存储在存储器单元210、211、212、213和214中的信息的值。例如，如果将存储在存储器单元210中的信息具有一个值(例如，“0”)，那么电压VDL0可具有一个值(例如，VDL0＝0V)。如果将存储在存储器单元210中的信息具有另一值(例如，“1”)，那么电压VDL0可具有另一值(例如，VDL0>0V)。类似地，电压VLD1、VDL2、VDL3和VLD4中的每一个可基于将存储在存储器单元211、212、213和214当中的相应存储器单元中的形成而具有不同值(例如，0V和不同于0V的另一值)。
在图5的写入操作期间，电压V6可具有某一值，以接通存储器单元210到214(在此实例中为选定存储器单元)中的每一个的晶体管T2，并在存储器单元210到214中的每一个的电荷存储结构FG和数据线260到264当中的相应写入数据线之间形成写入路径。可以在存储器单元210到214中的每一个的电荷存储结构FG和数据线260到264当中的相应写入数据线之间形成电流(例如，写入电流)。此电流会影响(例如，改变)存储器单元210到214的电荷存储结构FG上的电荷量，从而反映将存储在存储器单元210到214中的信息的值。
在图5的实例写入操作中，电压VDL0、VLD1、VDL2、VDL3和VLD4的值可分别使存储器单元210、211、212、213和224的电荷存储结构FG放电或充电，使得存储器单元210、211、212、213和224当中的特定存储器单元的电荷存储结构FG上的所得电荷(例如，在放电或充电动作之后保留的电荷)可以反映存储在所述特定存储器单元中的信息的值。
图6示出根据本文中描述的一些实施例的包含每一存储器单元中的共享读取/写入数据线的存储器装置600的一部分的示意图。存储器装置600可以是图2的存储器装置200的变型。因此，为简单起见，存储器装置200和600之间的类似或相同元件具有相同标记，且它们的描述不再重复。
如图6所示，存储器装置600可包含数据线(共享读取/写入数据线)660、661、662、663、664和665(660到660)。数据线660到660中的每一个可由相应存储器单元的晶体管T1和T2共享。例如，数据线(例如，共享读取/写入数据线)660可由存储器单元210、220和230中的每一个的晶体管T1和T2共享。数据线(例如，共享读取/写入数据线)661可由存储器单元211、221和231中的每一个的晶体管T1和T2共享。数据线(例如，共享读取/写入数据线)662可由存储器单元212、222和232中的每一个的晶体管T1和T2共享。数据线(例如，共享读取/写入数据线)663可由存储器单元213、223和233中的每一个的晶体管T1和T2共享。数据线(例如，共享读取/写入数据线)664可由存储器单元214、224和234中的每一个的晶体管T1和T2共享。
如图6所示，数据线660、661、662、663和664可分别提供有信号DL1/DLW0、DL2/DLW1、DL3/DLW2、DL4/DLW3和DL5/DLW4。在存储器装置600的操作(例如，读取或写入操作)期间，信号DL1/DLW0可提供有与上文参考图3到图5所描述的电压类似或相同的电压。例如，在存储器装置600的读取操作期间，信号DL1/DLW0可提供有类似于提供给上文参考图2和图3所描述的信号DL1的电压的电压。在另一实例中，在存储器装置600的写入操作期间，信号DL1/DLW0可提供有类似于提供给上文参考图5所描述的信号DLW0的电压的电压。类似地，信号DL2/DLW1、DL3/DLW2、DL4/DLW3和DL5/DLW4可提供有与图3、图4和图5的那些电压类似(或相同)的电压，这取决于存储器装置600的操作(例如，读取或写入操作)。
图7示出根据本文中描述的一些实施例的包含用于每一存储器单元的晶体管T1和T2的共享存取线的存储器装置700的一部分的示意图。存储器装置700可以是图2的存储器装置200的变型。因此，为简单起见，存储器装置200和700之间的类似或相同元件具有相同标记，且它们的描述不再重复。
如图7所示，存储器装置600可包含存取线(字线)741、742和743。存取线741、742和743中的每一个可由相应存储器单元的晶体管T1和T2共享，使得相同存取线可用于控制(例如，接通或断开)相应存储器单元的晶体管T1和T2。例如，存取线(例如，共享存取线)741可由存储器单元210、211、212、213和214中的每一个的晶体管T1和T2共享。这意味着可以使用单个存取线(例如，存取线741)来控制(例如，接通或断开)存储器单元210的晶体管T1和T2。类似地，存取线741可用于控制(例如，接通或断开)存储器单元211、212、213和214中的每一个的晶体管T1和T2。
在另一实例中，存取线(例如，共享存取线)742可由存储器单元220、221、222、223和224中的每一个的晶体管T1和T2共享。这意味着可以使用单个存取线(例如，存取线742)来控制(例如，接通或断开)存储器单元220、221、222、223和224中的每一个的晶体管T1和T2。
在另一实例中，存取线(例如，共享存取线)743可由存储器单元230、231、232、233和234中的每一个的晶体管T1和T2共享。这意味着可以使用单个存取线(例如，存取线742)来控制(例如，接通或断开)存储器单元230、231、232、233和234中的每一个的晶体管T1和T2。
如图7所示，存取线741、742和743可分别提供有信号WL1、WL2和WL3。信号WL1、WL2和WL3中的每一个可在存储器装置700的不同操作(例如，读取和写入操作)期间提供有不同电压。
如上文参考图2所描述，晶体管T1可具有阈值电压Vt1，且晶体管T2可具有阈值电压Vt2。在图7中，阈值电压Vt1和Vt2的值可不同，使得可以使用单个存取线(例如，存取线741、742或743)来控制相应存储器单元的晶体管T1和T2。阈值电压Vt2的值可大于阈值电压Vt2的值(例如，Vt2>Vt1)。
在存储器装置700的读取操作期间，信号WL1、WL2和WL3可提供有电压，使得存储器装置700的一个选定存储器单元(或多个选定存储器单元)的晶体管T1可被接通，且存储器装置700中的每一个非选定存储器单元的晶体管T1断开(当选定存储器单元的晶体管T1接通时)。在存储器装置700的读取操作期间，信号WL1、WL2和WL3可提供有电压，使得存储器装置700中的每一个存储器单元(选定和非选定存储器单元)的晶体管T2可断开。在读取操作期间提供给信号WL1、WL2和WL3的电压可与图5的分别提供给信号WL1R、WL2R和WL3R的电压类似或相同。
作为实例，如果存储器单元210、211、212、213和214中的至少一个在读取操作期间被选定(以从所述一个选定存储器单元(或多个存储器单元)读取信息)，那么信号WL1、WL2和WL3可提供有电压(例如，存取线741、742和743可施加有电压)，使得存储器单元210到214、220到224及230到234中的每一个的晶体管T2可断开，且存储器单元220到224及230到234中的每一个的晶体管T1可断开。在此实例中，信号WL1可被提供某一电压，使得存储器单元210到214当中的一个选定存储器单元(或多个选定存储器单元)的晶体管T1可被接通。这使得信息能够从存储器单元210到214当中的所述一个选定存储器单元(或多个选定存储器单元)读取(例如，感测)。
在存储器装置700的写入操作期间，信号WL1、WL2和WL3可提供有电压，使得存储器装置700的一个选定存储器单元(或多个存储器单元)的晶体管T2可被接通，且存储器装置700中的每一个非选定存储器单元的晶体管T2断开(当选定存储器单元的晶体管T2接通时)。在写入操作期间提供给信号WL1、WL2和WL3的电压可与图5的分别提供给信号WL1W、WL2W和WL3W的电压类似或相同。
作为实例，如果存储器单元210、211、212、213和214中的至少一个在写入操作期间被选定(以在所述一个选定存储器单元(或多个选定存储器单元)中存储信息)，那么信号WL1、WL2和WL3可提供有电压(例如，存取线741、742和743可施加有电压)，使得存储器单元220到224及230到234中的每一个的晶体管T2可断开。在此实例中，信号WL1可被提供某一电压，使得存储器单元210到214当中的一个选定存储器单元(或多个选定存储器单元)的晶体管T2可被接通。这使得信息能够存储在存储器单元210到214当中的所述一个选定存储器单元(或多个选定存储器单元)中。
图8示出根据本文中描述的一些实施例的包含每一存储器单元中的共享读取/写入数据线及用于每一存储器单元的两个晶体管的共享存取线的存储器装置800的一部分的示意图。存储器装置800可以是存储器装置200(图2)、存储器装置600(图6)和存储器装置700(图7)中的至少一个的变型。因此，为简单起见，存储器装置200、600、700和800之间的类似或相同元件具有相同标记，且它们的描述不再重复。如图8所示，存储器装置800可包含来自图6的存储器装置600的一部分(例如，共享读取/写入数据线)及图7的存储器装置700的一部分(例如，每一存储器单元中的晶体管T1和T2的共享存取线)的元件(例如，元件的组合)。存储器装置800可包含与上文参考图6和图7所描述的存储器装置600和700的操作类似(或相同)的操作(例如，读取和写入操作)。
图9示出根据本文中描述的一些实施例的包含每一存储器单元中的地连接的存储器装置900的一部分的示意图。存储器装置900可以是图2的存储器装置200的变型。因此，为简单起见，存储器装置200和900之间的类似或相同元件具有相同标记，且它们的描述不再重复。
如图9所示，存储器装置900可包含数据线(例如，读取数据线)950、951、952、953和954、导电线990A、990B和990C及地连接(例如，地节点)999。存储器单元210到214、220到224及230到234中的每一个可包含可通过导电线990A、990B和990C当中的相应导电线耦合(例如，可接地)到地连接999的端子(例如，晶体管T1的源极端子)。
在读取操作期间，数据线950、951、952、953和954可提供有电压(例如，分别由信号DL0、DL1、DL2、DL3和DL4携载)，使得与选定存储器单元相关联的电流(例如，电流I0、I2和I4的组合或电流I1和I3的组合)可流动经过相应选定存储器单元的读取路径。例如，如果偶数存储器单元被选定，那么信号DL0、DL2和DL4中的每一个可提供有具有正值的电压，且信号DL1和DL3中的每一个可提供有电压0V。在另一实例中，如果奇数存储器单元被选定，那么信号DL1和DL3中的每一个可提供有具有正值的电压，且信号DL0、DL2和DL4中的每一个可提供有电压0V。
存储器装置900可执行读取操作以在不同时间间隔从偶数存储器单元和奇数存储器单元读取信息(例如，先前存储的信息)。偶数存储器单元可在奇数存储器单元的读取之前或之后读取。在图9中，可在读取操作期间读取(例如，每次读取一个组合)的偶数存储器单元的组合可包含存储器单元210、212和214的组合、存储器单元220、222和224的组合或存储器单元230、232和234的组合。可在读取操作期间读取(例如，每次读取一个组合)的奇数存储器单元的组合可包含存储器单元211和213的组合、存储器单元221和223的组合或存储器单元231和233的组合。
图9中的电流I0、I2和I4可表示在读取操作期间选定的相应偶数存储器单元的读取路径中流动的电流。电流I1和I3可表示在读取操作期间选定的相应奇数存储器单元的读取路径中流动的电流。读取路径可包含数据线950到954中的一个与导电线990A、990B和990C中的一个之间的电流路径。如上文所提及，可一次一个地选择(例如，在不同时间选择)偶数存储器单元和奇数存储器单元。因此，电流I0、I2和I4可在偶数存储器单元的读取期间以某一时间间隔出现，且电流I1和I3可在奇数存储器单元的读取期间以另一时间间隔出现。
例如，如果存储器单元(例如，偶数存储器单元)210、212和214在读取操作期间被选定，那么电流I0可表示在包含数据线950、存储器单元210的晶体管T1和导电线990A的读取路径中流动的电流；电流I2可表示在包含数据线952、存储器单元212的晶体管T1和导电线990B的读取路径中流动的电流；且电流I4可表示在包含数据线954、存储器单元214的晶体管T1和导电线990C的读取路径中流动的电流。
在另一实例中，如果存储器单元(例如，奇数存储器单元)211和213在读取操作期间被选定，那么电流I1可表示在包含数据线951、存储器单元211的晶体管T1和导电线990A的读取路径中流动的电流，且电流I3可表示在包含数据线953、存储器单元213的晶体管T1和导电线990B的读取路径中流动的电流。
存储器装置900可包含类似于存储器装置200的写入操作的写入操作。例如，存储器装置900可执行写入操作以在选定存储器单元中存储信息，其中待存储信息的值可基于提供给信号DLW0、DLW1、DLW2、DLW3和DLW4的值(例如，电压值)。
图10示出根据本文中描述的一些实施例的包含每一存储器单元中的地连接及用于每一存储器单元的晶体管T1和T2的共享存取线的存储器装置1000的一部分的示意图。存储器装置1000可以是存储器装置200(图2)、存储器装置700(图7)和存储器装置900(图9)中的至少一个的变型。因此，为简单起见，为简单起见，存储器装置200、700、900和1000之间的类似或相同元件具有相同标记，且它们的描述不再重复。例如，如同图9的存储器装置900，存储器装置1000可包含其中每一个存储器单元可包含耦合到地连接999的端子(例如，源极端子)的存储器单元。在另一实例中，如同图7的存储器装置700，存储器装置1000中的每一个存储器单元的晶体管T1和T2可受单个存取线(例如，存取线741、742和743中的一个)控制。存储器装置1000可包含与上文参考图7和图9所描述的存储器装置700和900的操作类似(或相同)的操作(例如，读取和写入操作)。
图11示出根据本文中描述的一些实施例的存储器装置1100的结构的俯视图。为简单起见，图11省略了形成存储器装置1100的部分的一些元件(例如，材料)。如图11中所示，存储器装置1100的元件可相对于X方向和Y方向(例如，X-Y平面)定位。线A-A和线B-B指示横截面线，示出了存储器装置1100的一些元件分别相对于X方向和Y方向在形成存储器装置1100的过程(下文描述)期间的位置。
存储器装置1100可包含存储器单元210'、211'和212'(其可分别表示图2的存储器装置200的存储器单元210、211和212)；存储器单元220'、221'和222'(其可分别表示图2的存储器装置200的存储器单元220、221和222)；存储器单元230'、231'和232'(其可分别表示图2的存储器装置200的存储器单元230、231和232)；以及存储器单元240'、241'和242'。如图11所示，存储器装置1100中的每一个存储器单元可包含晶体管T1和T2，其可表示图2到图8所示的存储器装置中的每一个存储器单元的晶体管T1和T2。如图11所示，存储器装置1100中的每一个存储器单元的晶体管T2可包含沟道区Ch2(例如，写入沟道)。存储器装置1100中的每一个存储器单元的晶体管T1和T2可位于相应存储器单元的晶体管T2的沟道区Ch2的位置处。
如图11所示，存储器装置1100可包含数据线(例如，读取数据线)1650、1651、1652和1653，及数据线(例如，写入数据线)1861、1862和1863。数据线1650、1651、1652、1653、1861、1862和1863中的每一个可具有沿Y方向延伸的长度。
存储器装置1100可包含导电线1741W'、1741W”、1742W'、1742W"、1743W'、1743W"、1744W'和1744W"，它们可以是存储器装置1100的存取线(例如，写入字线)的部分。导电线1741W'、1741W"、1742W'、1742W"、1743W'、1743W"、1744W'和1744W"中的每一个可具有沿X方向延伸的长度。
存储器装置1100可包含导电线1441R'、1441R"、1442R'、1442R"、1443R'、1443R"、1444R'和1444R"，它们可在相应导电线1741W'、1741W"、1742W'、1742W"、1743W'、1743W"、1744W'和1744W"下方(例如，从图11所示的俯视图观察)定位(例如，形成)。导电线1441R'、1441R"、1442R'、1442R"、1443R'、1443R"、1444R'和1444R"可以是存储器装置1100的其它存取线(例如，读取字线)的部分。导电线1441R'、1441R"、1442R'、1442R"、1443R'、1443R"、1444R'和1444R"中的每一个可具有沿X方向延伸的长度。
图12A到图18B示出根据本文中描述的一些实施例的形成图12的存储器装置1100的过程。用于形成存储器装置1100的过程中的一些或全部可用于形成上文参考图2到图10所描述的存储器装置200、600、700或800。在以下描述中，紧靠着图号用“A”标记的图(例如，图12A、图13A、图14A、图15A、图16A、图17A和图18A)是沿着图11的线A-A的存储器装置1100(图11)的视图(例如，横截面视图)。紧靠着图号用“B”标记的图(例如，图12B、图13B、图14B、图15B、图16B、图17B和图18B)是沿着图11的线B-B的存储器装置1100(图11)的视图(例如，横截面视图)。
图12A和图12B示出在衬底1298上方沿Z方向的相应层级(例如，层)中形成介电材料1290、半导体材料1210和介电材料1235之后的存储器装置1100。Z方向(例如，竖直方向)是垂直于衬底1298(例如，从衬底向外)的方向。Z方向还垂直于X方向和Y方向。衬底1298可以是半导体衬底(例如，基于硅的衬底)或其它类型的衬底。半导体材料1210可包含硅、多晶硅(例如，掺杂或未掺杂多晶硅)或其它半导体材料(或多种材料)。介电材料1290、半导体材料1210和介电材料1235可以在衬底1298上方在存储器装置1100的不同层级中以材料(例如，一个材料层)一个接着一个的顺序方式形成。例如，图12中所使用的过程可包含在衬底1298上方形成(例如，沉积)介电材料(例如，二氧化硅SiO2)1290，介电材料1290上方形成(例如，沉积)半导体材料(例如，硅)1210，以及在半导体材料1210上方形成(例如，沉积)介电材料1235(例如，亚硝酸硅SiN4)。在存储器装置1100的替代性结构中，介电材料1290、衬底1298或这两者可以省略，使得半导体材料1210是存储器装置1100的衬底。
图13A和图13B示出在形成沟槽1301、1302和1303之后接着在沟槽1301、1302和1303中形成包含电荷存储结构FG、介电材料1311和介电材料1312的其它元件的存储器装置1100。介电材料1311和1312中的每一个可包含硅氧化物(例如，二氧化硅)。电荷存储结构FG的材料可包含半导体材料的结构，其可包含一块(例如，一层)半导体材料(例如，多晶硅)或一块(例如，一层)金属。
形成沟槽1301、1302和1303可包含在沟槽1301、1302和1303的位置处去除介电材料1235的一部分和半导体材料1210的一部分。沟槽1301、1302和1303中的每一个可具有沿Y方向的长度、沿X方向的宽度(短于长度)及置于半导体材料1210的相应部分上的底部(未标记)。介电材料1311、电荷存储结构FG和介电材料1312可以顺序次序形成，这可包含形成介电材料1311，形成电荷存储结构FG，然后形成介电材料1312。
图14A和图14B示出在形成沟槽1401、1402、1403、1404和1405之后接着在相应沟槽1401、1402、1403、1404和1405中形成介电材料(例如，栅极氧化物)1411、导电线(例如，导电区)1441R'、1441R"、1442R'、1442R"、1443R'、1443R"、1444R'和1444R"(统称为导电线1441R-1444R)及介电材料1412的存储器装置1100。介电材料1411可包含二氧化硅或其它介电材料。介电材料1412可包含氮化硅或其它介电材料。导电线1441R-1444R中的每一个可包含金属、经导电掺杂的多晶硅或其它导电材料。
形成沟槽1401、1402、1403、1404和1405可包含在沟槽1401、1402和1403的位置处去除介电材料1235的一部分、半导体材料1210的一部分、介电材料1311的一部分、介电材料1312的一部分和电荷存储结构FG的一部分。沟槽1401、1402、1403、1404和1405中的每一个可具有沿X方向的长度、沿Y方向的宽度(短于长度)，及置于半导体材料1210的相应部分上的底部(未标记)。如图14A和图14B所示，在Z方向上，相对于电荷存储结构FG的位置，沟槽1401、1402、1403、1404和1405中的每一个的底部可低于(例如，深于)沟槽1301、1302、1303和1304中的每一个的底部。因此，导电线1441R-1444R可以在存储器装置1100中的每一个存储器单元的电荷存储结构FG下方形成。这可改进存储器装置1100的操作(例如，允许在存取线上使用更低的操作偏置电压)。
导电线1441R-1444R中的每一个可具有沿X方向延伸的长度、沿Z方向延伸的宽度，以及沿Y方向延伸的厚度。例如，如图14A所示，导电线1441R(其在沟槽1401中形成)和导电线1441R"(其在沟槽1402中形成)中的每一个可具有沿X方向延伸的长度、沿Z方向延伸的宽度(例如，小于长度)，以及沿Y方向延伸的厚度(例如，小于宽度)。
如图14A所示，存储器装置1100的一部分可形成存储器单元220'、221'和222'的部分(X方向中)。如图14B所示，存储器装置1100的一部分可形成存储器单元212'、222'、232'和242'的部分(Y方向中)。半导体材料1210的一部分可形成相应存储器单元(例如，存储器单元212'、222'、232'或242')的晶体管T1(“T1”未被标记)的沟道区Ch1。电荷存储结构FG中的每一个可形成图14A和14B所示的存储器单元中的相应存储器的存储器元件。图14A和图14B中的存储器单元220'、221'、212'、222'和232'可分别表示图2的存储器单元220、221、212、222和232。
图14A和图14B中的导电线1441R-1444R可形成存储器装置1100的存取线(例如，读取字线)的部分。导电线1441R-1444R可包含可通过导电连接电耦合在一起(例如，彼此短接)的多对导电线。例如，形成存储器装置1100的过程可包含形成可包含导电材料(例如，金属)的导电连接(未示出)以将导电线(一对导电线)1442R'和1442R"彼此电耦合。类似地，形成存储器装置1100的过程可包含：形成可包含导电材料(例如，金属)的导电连接(未示出)以将导电线1441R'和1441R"(图14B)彼此电耦合；形成导电连接(未示出)以将导电线1443R'和1443R"(图14B)彼此电耦合；以及形成导电连接(未示出)以将导电线1444R'和1444R"(图14B)彼此电耦合。
如图14A和图14B所示，导电线1441R-1444R当中的每对导电线可位于相应存储器单元的沟道区Ch1的相对侧(相对于Y方向)上。导电线1441R-1444R当中的每对导电线可形成双栅(例如，读取字线)，并且可位于(例如，可形成于)相应存储器单元的相应电荷存储结构FG下方。例如，导电线1441R和1441R"可形成位于存储器单元212'的电荷存储结构FG下方的双栅(例如，读取字线)。
导电线1441R-1444R中的一些可形成存取线的部分，其可表示图2的存储器装置200的存取线中的一些。例如，导电线1441R和1441R"可电耦合在一起(例如，通过可表示图2的存取线241R的导电连接(未示出)耦合在一起)。导电线1442R'和1442R"可电耦合在一起(例如，通过可表示图2的存取线242R的导电连接(未示出)耦合在一起)。导电线1443R'和1443R"可电耦合在一起(例如，通过可表示图2的存取线243R的导电连接(未示出)耦合在一起)。
图15A和图15B示出在形成介电材料1511(图15A)、介电材料1512(图15B)和材料(或多种材料)1520之后的存储器装置1100。形成介电材料1511可包含去除介电材料1312(图14A)以暴露电荷存储结构FG(例如，暴露其顶表面)，接着可以在其中已去除介电材料1312的空间部分中形成介电材料1511(如图15A所示)。介电材料1512可以通过沉积初始介电材料并在沟槽1501、1502、1503和1504处移动(例如，通过蚀刻)初始介电材料的一部分来形成。初始介电材料的其余部分(其在沟槽1501、1502、1503和1504之外)形成介电材料1512。
材料1520可以通过在沟槽1501、1502、1503和1504中沉积一或多种材料(材料1520的实例在下文描述)来形成(例如，沉积)。如图15A和15B所示，材料1520可直接在每一电荷存储结构FG上方形成(例如，沉积)，使得材料1520可电耦合到(例如，直接耦合到)每一电荷存储结构FG。
材料1520可随后经处理以形成存储器装置1100的存储器单元(例如，存储器单元212'、222'、232'和242')当中的相应存储器单元的晶体管(例如，晶体管T2)的沟道区(例如，写入沟道区)。例如，材料1520可经后续处理以形成可表示图2的存储器装置1100的存储器单元当中的相应存储器单元的晶体管T2的沟道区Ch2的沟道区。
图15A的材料1520可包含半导体材料。半导体材料可包含氧化物材料。氧化物材料的实例包含半传导氧化物材料、透明导电氧化物材料和其它氧化物材料。
作为实例，材料1520可包含以下中的至少一种：氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化锌(ZnOx)、氧化铟镓锌(IGZO)、氧化铟镓硅(IGSO)、氧化铟(InOx、In2O3)、氧化锡(SnO2)、氧化钛(TiOx)、氮氧化锌(ZnxOyNz)、氧化镁锌(MgxZnyOz)、氧化铟锌(InxZnyOz)、氧化铟镓锌(InxGayZnzOa)、氧化锆铟锌(ZrxInyZnzOa)、氧化铪铟锌(HfxInyZnzOa)、氧化锡铟锌(SnxInyZnzOa)、氧化铝锡铟锌(AlxSnyInzZnaOd)、氧化硅铟锌(SixInyZnzOa)、氧化锌锡(ZnxSnyOz)、氧化铝锌锡(AlxZnySnzOa)、氧化镓锌锡(GaxZnySnzOa)、氧化锆锌锡(ZrxZnySnzOa)、氧化铟镓硅(InGaSiO)和磷化镓(GaP)。
上文所列的材料是材料1520的实例。但是，也可以使用不同于上文所列的材料的其它材料(例如，具有相对较高带隙的材料)。
在存储器装置1100中使用上文所列的材料为存储器装置1100提供了相比于一些其它材料的改进和益处。例如，在从存储器装置1100的选定存储器单元(例如，存储器单元212'、222'、232'或242')读取信息的读取操作期间，来自选定存储器单元的电荷存储结构FG的电荷可从选定存储器单元泄漏。针对相应存储器单元的晶体管(例如，晶体管T2)的沟道区使用上文所列的材料可减少或防止此类泄漏。这提高了从选定存储器单元读取的信息的准确度，并且改进了存储于本文中所描述的存储器装置(例如，存储器装置1100)的存储器单元中的信息的保持。
图16A和16B示出在形成沟槽1601、1602、1603和1604之后接着在沟槽1601、1602、1603和1604中形成数据线(例如，读取数据线)1650、1651、1652和1653、介电材料1611和1612及材料(或多种材料)1520的存储器装置1100。介电材料1611可包含二氧化硅或其它介电材料。介电材料1612可包含氮化硅或其它介电材料。数据线1650、1651、1652和1653中的每一个可包含金属、经导电掺杂的多晶硅或其它导电材料。
形成沟槽1601、1602、1603和1604可包含在沟槽1601、1602、1603和1604的位置处去除材料1520的一部分、介电材料1511的一部分和介电材料1235以暴露半导体材料1210。沟槽1601、1602、1603和1604中的每一个可具有沿Y方向的长度、沿X方向的宽度(短于长度)和置于材料半导体材料1210的相应部分上的底部(未标记)。
介电材料1611、数据线1650、1651、1652和1653及介电材料1612可以顺序次序形成，这可包含形成介电材料1611，在形成介电材料1611之后形成数据线1650、1651、1652和1653，然后形成介电材料1612。如图16A和16B所示，数据线1650、1651、1652和1653可直接在半导体材料1210上方形成(例如，沉积)(例如，在相应沟槽1601、1602、1603和1604的底部上形成)，使得数据线1650、1651、1652和1653可电耦合到(例如，直接耦合到)半导体材料1210。
图17A和图17B示出在形成沟槽1701、1702、1703、1704和1705之后接着在相应沟槽1701、1702、1703、1704和1705中形成介电材料(例如，栅极氧化物)1711、导电线(例如，导电区)1741W'、1741W"、1742W'、1742W"、1743W'、1743W"、1744W'和1744W"(统称为1741W-1744W)及介电材料1712的存储器装置1100。介电材料1711可包含二氧化硅或其它介电材料。介电材料1712可包含氮化硅或其它介电材料。导电线1741W-1744W中的每一个可包含金属、经导电掺杂的多晶硅或其它导电材料。
形成沟槽1701、1702、1703、1704和1705可包含在沟槽1701、1702、1703、1704和1705的位置处去除介电材料1512的一部分和材料1520的一部分。沟槽1701、1702、1703、1704和1705中的每一个可具有沿X方向的长度、沿Y方向的宽度(短于长度)和置于介电材料1612的相应部分上的底部(未标记)。
导电线1741W-1744W中的每一个可具有沿X方向延伸的长度、沿Z方向延伸的宽度和沿Y方向延伸的厚度。例如，如图17A所示，导电线1741W'(其在沟槽1701中形成)和导电线1741W"(其在沟槽1702中形成)中的每一个可具有沿X方向延伸的长度、沿Z方向延伸的宽度(例如，小于长度)和沿Y方向延伸的厚度(例如，小于宽度)。
导电线1741W-1744W可形成存储器装置1100的存取线(例如，写入字线)的部分。导电线1741W-1744W可包含可通过导电连接电耦合在一起(例如，彼此短接)的多对导电线。例如，形成存储器装置1100的过程可包含形成导电连接1742'(其可包含导电材料(例如，金属))以将导电线(一对导电线)1742W'和1742W"彼此电耦合。类似地，形成存储器装置1100的过程可包含形成导电连接(未示出)以将导电线1741W'和1741W"(图17B)彼此电耦合，形成导电连接(未示出)以将导电线1743W'和1743W"(图17B)彼此电耦合，以及形成导电连接(未示出)以将导电线1744W'和1744W"(图17B)彼此电耦合。
如图17A和图17B所示，导电线1741W-1744W当中的每对导电线可位于相应存储器单元的沟道区Ch2的相对侧(相对于Y方向)上。导电线1741W-1744W当中的每对导电线可形成双栅(例如，写入字线)，并且可位于(例如，可形成于)相应存储器单元的相应电荷存储结构FG上方。
导电线1741W-1744W中的一些可形成存取线的部分，其可表示图2的存储器装置200的存取线中的一些。例如，导电线1741W'和1741W"可电耦合在一起(例如，通过可表示图2的存取线241W的导电连接(未示出)耦合在一起)。导电线1742W'和1742W"可电耦合在一起(例如，通过可表示图2的存取线242W的导电连接(未示出)耦合在一起)。导电线1743W'和1743W"可电耦合在一起(例如，通过可表示图2的存取线243W的导电连接(未示出)耦合在一起)。
图18A和图18B示出在形成数据线(例如，写入数据线)1860、1861和1862及介电材料1812之后的存储器装置1100。数据线1860、1861和1862中的每一个可包含金属、经导电掺杂的多晶硅或其它导电材料。介电材料1812可包含氮化硅或其它介电材料。
如图18A所示，材料1520中的每一个可形成相应存储器单元的晶体管T2(其位于晶体管T1上方)的沟道区Ch2。为简单起见，在图18A和18B中仅标记存储器单元222'的晶体管T1和T2。未标记其它存储器单元(例如，存储器单元220'和221')的晶体管T1和T2。存储器单元222'的晶体管T1和T2可分别表示图2的存储器装置200的存储器单元222的晶体管T1和T2。
如图18A和18B所示，数据线1860、1861和1862中的每一个可沿X方向电耦合到(例如，直接耦合到)相应存储器单元的晶体管T2的沟道区Ch2，并且可沿Y方向电耦合到(例如，直接耦合到)存储器单元的晶体管T2的沟道区Ch2。
如图18A所示，部分1851、1852和1853，其中部分1851和1852可位于存储器单元222'的电荷存储结构FG的相对侧上，且部分1853可位于部分1851和1852之间。半导体材料1210的部分1851、1852和1853可分别形成存储器单元222'的晶体管T1的沟道区(例如，沟道区Ch1)、源极端子和漏极端子。因此，存储器单元222'的晶体管T1的源极端子、沟道区Ch1和漏极端子可由相同材料(例如，材料1210的相同部分)的单个结构(例如，单一件)形成。存储器装置1100的其它存储器单元的晶体管T1具有与存储器单元222'的晶体管T1类似的结构。为简单起见，本文中未描述此类类似结构。在图18A中，电流I可表示在存储器装置1100的读取操作期间流过包含数据线1652和1653的路径(例如，读取路径)的电流。此类读取操作可包含从存储器单元222'(例如，选定存储器单元)读取信息。
如图18A所示，直接耦合到数据线1862的材料1520可形成存储器单元222'的晶体管T2的沟道区Ch2、存储器单元222'的晶体管T2的源极端子(其直接耦合到数据线1862)及晶体管T2的漏极端子(其直接耦合到存储器单元222'的电荷存储结构FG)。因此，存储器单元222'的晶体管T2的源极端子、沟道区和漏极端子可由相同材料(例如，材料1520，其直接耦合到数据线1862)的单个结构(例如，单一件)形成。存储器装置1100的其它存储器单元的晶体管T2具有与存储器单元222'的晶体管T2类似的结构。为简单起见，本文中未描述此类类似结构。
参考图11到图18B的形成存储器装置1100的描述可包含用于形成完整的存储器装置的其它过程。此类过程在上文描述中省略，以免模糊本文中所描述的主题。
图19A和图19B示出根据本文中描述的一些实施例的存储器装置1900的结构的侧视图，其包含耦合到存储器装置1900的每一存储器单元的地连接1999。存储器装置1900可具有类似于图11中所示的存储器装置1100的俯视图的俯视图，并且可包含类似于存储器装置1100(图11到图18B)的元件的元件。例如，图19A示出X-Z方向上的存储器装置1900的侧视图，类似于图18A的存储器装置1100的侧视图。图19B示出Y-Z方向上的存储器装置1900的侧视图，类似于图18B的存储器装置1100的侧视图。
如图19A和图19B所示，存储器装置1900可包含衬底1998和介电材料1990，它们可分别类似于存储器装置1100(图11到图18B)的衬底1198和1190。存储器装置1900可包含存储器单元，例如图19A中的存储器单元220"、221"和222及图19B中的存储器单元212"、222"、232"和242"(存储器单元222"可见于图19A和图19B两者中)。存储器单元220"、221"、222"、212"、232"和242"可分别表示图9的存储器装置900的存储器单元220、221、222、212、232和242。
如图19A和图19B所示，存储器装置1900中的每一个存储器单元可包含2T存储器单元，其具有在Z方向上形成(例如，竖直布置)的晶体管T1和T2。存储器装置1900中的每一个存储器单元的晶体管T1可包含电荷存储结构FG。存储器装置1900中的每一个存储器单元的晶体管T1和T2可分别包含沟道区Ch1和Ch2。在相同存储器单元中，沟道区Ch2可电耦合到所述存储器单元的电荷存储结构FG。存储器装置1900的沟道区Ch1和Ch2的材料可分别与上文参考图2到图18B所描述的存储器装置的沟道区Ch1和Ch2的材料类似或相同。
如图19A和图19B所示，沟道区Ch1(其还可以是晶体管T1的源极端子)的一部分可耦合到地连接1999。地连接1999可表示图9的存储器装置900的地连接999。
存储器装置1900可包含由导电线1941R'、1941R"、1942R'、1942R"、1943R'、1943R"、1944R'和1944R"形成的存取线(例如，读取字线)，其中这些导电线中的每对(例如，一对导电线1941R'和1941R")可彼此电耦合。存储器装置1900可包含由导电线1941W'、1941W"、1942W'、1942W"、1943W'、1943W"、1944W'和1944W"形成的存取线(例如，写入字线)，其中这些导电线中的每对(例如，一对导电线1941W'和1941W")可彼此电耦合。
存储器装置1900可包含数据线(例如，读取数据线)1950、1951和1952，其中每一个可电耦合到相应存储器单元的晶体管T1的沟道区Ch1。存储器装置1900可包含数据线(例如，写入数据线)1960、1961和1962，其中每一个可电耦合到存储器装置1900的相应存储器单元的晶体管T2的沟道区Ch1。存储器装置1900的操作(例如，读取和写入)可类似于存储器装置900(图9)和存储器装置1000(图10)的那些操作。
图20A、图20B和图20C示出根据本文中描述的一些实施例的包含存储器单元的多个叠组的存储器装置2000的结构的不同视图。图20A示出存储器装置2000的分解图(例如，在Z方向上)。图20B示出存储器装置200的X方向和Z方向上的侧视图(例如，横截面图)。图20C示出存储器装置2000的Y方向和Z方向上的侧视图(例如，横截面图)。
如图20A中所示，存储器装置2000可包含叠组(存储器单元的叠组)20050、20051、20052和20053，所述叠组在分解图中彼此分开示出以帮助易于查看存储器装置2000的叠组结构。实际上，叠组20050、20051、20052和20053可以其中一个叠组可在衬底(例如，半导体(例如，硅)衬底)2099上方形成(例如，堆叠)于另一叠组上方的布置彼此附接。例如，如图20A中所示，叠组20050、20051、20052和20053可形成于垂直于衬底2099的Z方向上(例如，相对于衬底2099竖直地形成于Z方向上)。
如图20A中所示，叠组20050、20051、20052和20053中的每一个可具有布置于X方向和Y方向上(例如，在X方向上以行布置且在Y方向上以列布置)的存储器单元。例如，叠组20050可包含存储器单元20100、20110、20120和20130(例如，以行布置)、存储器单元20200、20210、20220和20230(例如，以行布置)和存储器单元20300、20310、20320和20330(例如，以行布置)。
叠组20051可包含存储器单元20101、20111、20121和20131(例如，以行布置)、存储器单元20201、20211、20221和20231(例如，以行布置)和存储器单元20301、20311、20321和20331(例如，以行布置)。
叠组20052可包含存储器单元20102、20112、20122和20132(例如，以行布置)、存储器单元20202、20212、20222和20232(例如，以行布置)和存储器单元20302、20312、20322和20332(例如，以行布置)。
叠组20053可包含存储器单元20103、20113、20123和20133(例如，以行布置)、存储器单元20203、20213、20223和20233(例如，以行布置)和存储器单元20303、20313、20323和20333(例如，以行布置)。
如图20A中所示，叠组20050、20051、20052和20053可分别定位(例如，在Z方向上竖直地形成)于存储器装置2000的层级(例如，部分)2050、2051、2052和2053上。叠组20050、20051、20052和20053的布置形成存储器装置2000的存储器单元的3维(3D)结构，其中存储器装置2000的存储器单元的不同层级可定位(例如，形成)于存储器装置2000的不同层级(例如，不同竖直部分)2050、2051、2052和2053中。
可每次一个叠组地形成叠组20050、20051、20052和20053。例如，可按叠组20050、20051、20052和20053的次序依序形成叠组20050、20051、20052和20053(例如，首先形成叠组20051且最后形成叠组20053)。在这一实例中，可在另一叠组(例如，叠组20050)的存储器单元的形成之后或在另一叠组(例如，叠组20052)的存储器单元的形成之前形成一个叠组(例如，叠组20051)的存储器单元。替代地，可并行地(例如，同时)形成叠组20050、20051、20052和20053，使得可并行地形成叠组20050、20051、20052和20053的存储器单元。例如，可并行地形成存储器装置2000的层级2050、2051、2052和2053中的存储器单元。
叠组20050、20051、20052和20053中的每一个的存储器单元的结构可包含上文参考图1到图19B所描述的存储器单元的结构。例如，叠组20050、20051、20052和20053的存储器单元的结构可包含存储器装置1100和1900的存储器单元的结构。
存储器装置2000可包含数据线(例如，位线)和存取线(例如，字线)以存取叠组20050、20051、20052和20053的存储器单元。为简单起见，从图20A省略存储器单元的数据线和存取线。然而，存储器装置2000的数据线和存取线可分别类似于上文参考图1到图19B所描述的存储器装置的数据线和存取线。
图20A示出作为一实例的包含四个叠组(例如，20050、20051、20052和20053)的存储器装置2000。然而，叠组的数目可不同于四个。图20A示出作为一实例的包含存储器单元的一个层级(例如，层)的叠组20050、20051、20052和20053中的每一个。然而，叠组中的至少一个(例如，叠组20050、20051、20052和20053中的一或多个)可具有存储器单元的两个(或更多个)层级。图20A示出一实例，其中叠组20050、20051、20052和20053中的每一个包含在X方向上的四个存储器单元(例如，成一行)和在Y方向上的三个存储器单元(例如，成一列)。然而，成一行、成一列或两者的存储器单元的数目可变化。
设备(例如，存储器装置100、200、600、700、800、900、1000、1100和1900)和方法(例如，存储器装置100、200、600、700、800、900和1000的操作及形成存储器装置1100的方法)的说明意欲提供对各种实施例的结构的大体理解且并不意欲提供可利用本文中所描述的结构的设备的所有元件和特征的完整描述。本文中的设备是指例如装置(例如，存储器装置100、200、600、700、800、900、1000、1100和1900中的任一个)或系统(例如，可包含存储器装置100、200、600、700、800、900、1000、1100和1900中的任一个的电子物品)。
上文参考图1到图19B所描述的组件中的任一个可以数种方式实施，包含经由软件模拟。因此，设备(例如，存储器装置100、200、600、700、800、900、1000、1100和1900)或上文所描述的这些存储器装置中的每一个的部分可皆在本文中表征为一或多个“模块”。此类模块可包含硬件电路、单处理器和/或多处理器电路、存储器电路、软件程序模块和对象和/或固件以及其组合，如对于各种实施例的特定实施方案来说需要和/或适当。例如，这些模块可包含于系统操作模拟包中，如软件电信号模拟包、电力使用和范围模拟包、电容-电感模拟包、电力/散热模拟包、信号发射-接收模拟包和/或用以操作或模拟各种潜在实施例的操作的软件和硬件的组合。
本文中所描述的存储器装置(例如，存储器装置100、200、600、700、800、900、1000、1100和1900)可包含于设备(例如，电子电路)中，所述设备如高速计算机、通信和信号处理电路、单处理器或多处理器模块、单个或多个嵌入式处理器、多核处理器、消息信息开关，以及包含多层、多芯片模块的专用模块。这些设备可进一步包含为多种其它设备(例如，电子系统)(如电视机、蜂窝电话、个人计算机(例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(动画专家组、音频层3)播放器)、车辆、医疗装置(例如心脏监视器、血压监视器等)、机顶盒等)内的子组件。
上文参考图1到图19B所描述的实施例包含设备及形成设备的方法。所述设备中的一个包含存储器单元、第一、第二和第三数据线及第一和第二存取线。第一、第二和第三数据线中的每一个包含在第一方向上延伸的长度，且第一和第二存取线中的每一个包含在第二方向上延伸的长度。存储器单元包含：第一晶体管，其包含电荷存储结构和与电荷存储结构电性地分隔开的第一沟道区；及第二晶体管，其包含电耦合到电荷存储结构的第二沟道区。第一数据线电耦合到第一沟道区。第二数据线电耦合到第一沟道区。第三数据线电耦合到第二沟道区，第二沟道区在电荷存储结构和第三数据线之间。第一存取线位于所述设备的第一层级上且通过第一电介质与第一沟道分隔开。第二存取线位于所述设备的第二层级上且通过第二电介质与第二沟道分隔开。电荷存储结构位于所述设备的在第一和第二层级之间的一层级上。描述了包含额外设备和方法的其它实施例。
在具体实施方式和权利要求书中，相对于两个或更多个元件(例如，材料)使用的术语“在…上”、一个“在”另一个“上”意味着元件之间(例如，材料之间)的至少一些接触。术语“在…上方”意味着元件(例如，材料)极为接近，但可能具有一或多个额外介入元件(例如，材料)而使得接触是可能的但不是要求的。“在…上”或“在…上方”都不暗示如本文所使用的任何方向性，除非如此陈述。
在具体实施方式和权利要求书中，通过术语“中的至少一个”接合的项目列表可意味着所列项目的任何组合。例如，如果列举物品A和B，那么短语“A和B中的至少一个”意味着仅A；仅B；或A和B。在另一实例中，如果列举物品A、B和C，那么短语“A、B和C中的至少一个”意味着仅A；仅B；仅C；A和B(不包含C)；A和C(不包含B)；B和C(不包含A)；或所有的A、B和C。物品A可包含单个元件或多个元件。物品B可包含单个元件或多个元件。物品C可包含单个元件或多个元件。
在具体实施方式和权利要求书中，通过术语“中的一个”接合的项目列表可意味着所列项目中的仅一个。例如，如果列举物品A和B，那么短语“A和B中的一个”意味着仅A(不包含B)或仅B(不包含A)。在另一实例中，如果列出项目A、B和C，那么短语“A、B和C中的一个”意味着仅A；仅B；或仅C。物品A可包含单个元件或多个元件。物品B可包含单个元件或多个元件。物品C可包含单个元件或多个元件。
以上描述和图式说明本发明主题的一些实施例，以使所属领域的技术人员能够实践本发明主题的实施例。其它实施例可并入有结构性、逻辑、电性、过程以及其它变化。实例仅代表可能的变化。一些实施例的部分和特征可包含在其它实施例的那些部分和特征中，或代替那些部分和特征。在阅读和理解以上描述后，所属领域的技术人员将明白许多其它实施例。

Claims (23)

1.一种设备，其包括：
存储器单元，其包含：
第一晶体管，其包含电荷存储结构和与所述电荷存储结构电性地分隔开的第一沟道区；以及
第二晶体管，其包含电耦合到所述电荷存储结构的第二沟道区；
第一数据线，其电耦合到所述第一沟道区；
第二数据线，其电耦合到所述第一沟道区；
第三数据线，其电耦合到所述第二沟道区，所述第二沟道区在所述电荷存储结构和所述第三数据线之间，所述第一、第二和第三数据线中的每一个包含在第一方向上延伸的长度；
第一存取线，其位于所述设备的第一层级上且通过第一电介质与所述第一沟道分隔开；
第二存取线，其位于所述设备的第二层级上且通过第二电介质与所述第二沟道分隔开，所述电荷存储结构位于所述设备的在所述第一和第二层级之间的一层级上，且所述第一和第二存取线中的每一个包含在第二方向上延伸的长度。
2.根据权利要求1所述的设备，其进一步包括
额外存储器单元，其包含：
第一额外晶体管，其包含额外电荷存储结构及与所述额外电荷存储结构电性地分隔开的第一额外沟道区；以及
第二额外晶体管，其包含电耦合到所述额外电荷存储结构的第二额外沟道区；
第四数据线，其电耦合到所述第一额外沟道区；
第五数据线，其电耦合到所述第二额外沟道区，所述第二额外沟道区在所述额外电荷存储结构和所述第五数据线之间，所述第四和第五数据线包含在所述第一方向上延伸的长度，其中，
所述第一存取线包含跨越所述第一沟道区的部分和所述第一额外沟道区的部分的部分；且
所述第二存取线包含跨越所述第二沟道区的部分和所述第二额外沟道区的部分的部分。
3.根据权利要求1所述的设备，其进一步包括衬底，其中所述存储器单元位于所述衬底上方，且所述第一存取线和所述衬底之间的距离小于所述电荷存储结构和所述衬底之间的距离。
4.根据权利要求3所述的设备，其中所述第一沟道区电耦合到所述第一额外沟道区。
5.根据权利要求1所述的设备，其中所述第一沟道区包含：
第一部分，其位于所述电荷存储结构的第一侧上；
第二部分，其位于所述电荷存储结构的第二侧上；以及
第三部分，其位于所述电荷存储结构和所述衬底之间。
6.根据权利要求1所述的设备，其中所述第一和第二沟道区包含不同材料。
7.根据权利要求1所述的设备，其中所述电荷存储结构包含半导体材料。
8.根据权利要求1所述的设备，其中所述电荷存储结构包含金属。
9.根据权利要求1所述的设备，其中所述第二沟道区包含以下中的至少一种：氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化锌(ZnOx)、氧化铟镓锌(IGZO)、氧化铟镓硅(IGSO)、氧化铟(InOx、In2O3)、氧化锡(SnO2)、氧化钛(TiOx)、氮氧化锌(ZnxOyNz)、氧化镁锌(MgxZnyOz)、氧化铟锌(InxZnyOz)、氧化铟镓锌(InxGayZnzOa)、氧化锆铟锌(ZrxInyZnzOa)、氧化铪铟锌(HfxInyZnzOa)、氧化锡铟锌(SnxInyZnzOa)、氧化铝锡铟锌(AlxSnyInzZnaOd)、氧化硅铟锌(SixInyZnzOa)、氧化锌锡(ZnxSnyOz)、氧化铝锌锡(AlxZnySnzOa)、氧化镓锌锡(GaxZnySnzOa)、氧化锆锌锡(ZrxZnySnzOa)、氧化铟镓硅(InGaSiO)和磷化镓(GaP)。
10.根据权利要求1所述的设备，其进一步包括将所述第一存取线电耦合到所述第二存取线的连接。
11.根据权利要求8所述的设备，其中所述第一沟道区将在所述存储器单元上执行的操作期间在所述第一和第二数据线之间传导电流。
12.根据权利要求2所述的设备，其中：
所述第一沟道区将在所述第一存储器单元上执行的操作期间在所述第一和第二数据线之间传导电流；且
所述第一额外沟道区将在所述第二存储器单元上执行的操作期间在所述第二和第三数据线之间传导电流。
13.根据权利要求1所述的设备，其中所述第一和第二晶体管具有不同阈值电压。
14.一种设备，其包括：
存储器单元，其包含：
第一晶体管，其包含电荷存储结构和与所述电荷存储结构电性地分隔开的第一沟道区；以及
第二晶体管，其包含电耦合到所述电荷存储结构的第二沟道区；
地连接，其耦合到所述第一沟道区的第一部分；
第一数据线，其电耦合到所述第一沟道区的第二部分；
第二数据线，其电耦合到所述第二沟道区，所述第二沟道区在所述电荷存储结构和所述第二数据线之间，所述第一和第二数据线中的每一个包含在第一方向上延伸的长度；
第一存取线，其位于所述设备的第一层级上且通过第一电介质与所述第一沟道区分隔开；
第二存取线，其位于所述设备的第二层级上且通过第二电介质与所述第二沟道区分隔开，所述第一数据线位于所述设备的第三层级上，所述第一层级在所述第二和第三层级之间，且所述第一和第二存取线中的每一个包含在第二方向上延伸的长度。
15.根据权利要求14所述的设备，其进一步包括
额外存储器单元，其包含：
第一额外晶体管，其包含额外电荷存储结构及耦合到所述地连接且与所述额外电荷存储结构电性地分隔开的第一额外沟道区；以及
第二额外晶体管，其包含电耦合到所述额外电荷存储结构的第二额外沟道区；
第三数据线，其电耦合到所述第一额外沟道区；
第四数据线，其电耦合到所述第二额外沟道区，所述第二额外沟道区在所述额外电荷存储结构和所述第四数据线之间，所述第三和第四数据线包含在所述第一方向上延伸的长度，其中，
所述第一存取线包含跨越所述第一沟道区的部分和所述第一额外沟道区的部分的部分；且
所述第二存取线包含跨越所述第二沟道区的部分和所述第二额外沟道区的部分的部分。
16.根据权利要求14所述的设备，其进一步包括包含底部的沟槽，其中所述电荷存储结构在所述沟槽的第一位置中形成，所述第二沟道区在所述沟槽的第二位置中形成，且所述电荷存储结构在所述沟槽的所述底部和所述第二沟道区之间。
17.根据权利要求16所述的设备，其中所述电荷存储材料和所述第二沟道区包含不同材料。
18.一种方法，其包括：
形成存储器单元的第一晶体管，包含形成电荷存储结构和与所述电荷存储结构电性地分隔开的第一沟道区；
形成所述存储器单元的第二晶体管，包含形成电耦合到所述电荷存储结构的第二沟道区；
形成具有在第一方向上延伸的长度且电耦合到所述第一沟道区的第一数据线；
形成具有在所述第一方向上延伸的长度且电耦合到所述第一沟道区的第二数据线；
形成具有在所述第一方向上延伸的长度且电耦合到所述第二沟道区的第三数据线，使得所述第二沟道区在所述电荷存储结构和所述第三数据线之间；
形成在所述设备的第一层级上且通过第一电介质与所述第一沟道区分隔开的第一存取线；以及
形成在所述设备的第二层级上且通过第二电介质与所述第二沟道区分隔开的第二存取线，使得所述电荷存储结构在所述设备的在所述第一和第二层级之间的层级上，且所述第一和第二存取线中的每一个形成为具有在第二方向上延伸的长度。
19.根据权利要求18所述的方法，其中形成所述第一存取线包含：
在所述第一沟道区的一部分的第一侧上形成第一导电线；以及
在与所述第一沟道区的所述部分的所述第一侧相对的第二侧上形成第二导电线。
20.根据权利要求19所述的方法，其中形成所述第一和第二导电线包含：
在半导体材料中形成第一沟槽；
在所述半导体材料中形成第二沟槽；
在所述第一沟槽中形成第一介电材料；
在所述第二沟槽中形成第二介电材料；
在所述第一沟槽中形成第一导电材料以在所述第一沟槽中由所述导电材料形成所述第一导电线，使得所述第一导电线通过所述第一介电材料与所述半导体材料电性地分隔开；以及
在所述第二沟槽中形成第二导电材料以在所述第二沟槽中由所述导电材料形成所述第二导电线，使得所述第二导电线通过所述第二介电材料与所述半导体材料电性地分隔开。
21.根据权利要求18所述的方法，其中形成所述电荷结构包含：
在半导体材料中形成沟槽；
在所述沟槽中形成介电材料；以及
在所述沟槽中形成材料以由所述材料形成所述电荷结构，使得所述材料通过所述介电材料与所述半导体材料电性地分隔开。
22.根据权利要求18所述的方法，其中形成所述第二存取线包含：
在所述第二沟道区的一部分的第一侧上形成第一导电线；以及
在与所述第二沟道区的所述部分的所述第二侧相对的第二侧上形成第二导电线。
23.根据权利要求22所述的方法，其中形成所述第一和第二导电线包含：
在介电材料中形成第一沟槽；
在所述介电材料中形成第二沟槽；
在所述第一沟槽中形成第一额外介电材料；
在所述第二沟槽中形成第二额外介电材料；
在所述第一沟槽中形成第一导电材料以在所述第一沟槽中由所述导电材料形成所述第一导电线，使得所述第一导电线通过所述第一额外介电材料与所述介电材料电性地分隔开；以及
在所述第二沟槽中形成第二导电材料以在所述第二沟槽中由所述导电材料形成所述第二导电线，使得所述第二导电线通过所述第二额外介电材料与所述介电材料电性地分隔开。
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