WO2024074967A1 - 半導体装置、記憶装置、及び電子機器 - Google Patents

半導体装置、記憶装置、及び電子機器 Download PDF

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WO2024074967A1
WO2024074967A1 PCT/IB2023/059838 IB2023059838W WO2024074967A1 WO 2024074967 A1 WO2024074967 A1 WO 2024074967A1 IB 2023059838 W IB2023059838 W IB 2023059838W WO 2024074967 A1 WO2024074967 A1 WO 2024074967A1
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conductor
insulator
semiconductor
memory cell
opening
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Inventor
木村肇
山崎舜平
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株式会社半導体エネルギー研究所
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Definitions

  • One aspect of the present invention relates to a semiconductor device, a memory device, and an electronic device.
  • one aspect of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification relates to an object, an operating method, or a manufacturing method.
  • one aspect of the present invention relates to a process, a machine, a manufacture, or a composition of matter. Therefore, more specifically, examples of the technical field of one aspect of the present invention disclosed in this specification include semiconductor devices, display devices, liquid crystal display devices, light-emitting devices, power storage devices, imaging devices, memory devices, signal processing devices, sensors, processors, electronic devices, systems, driving methods thereof, manufacturing methods thereof, and inspection methods thereof.
  • One aspect of the present invention has an object to provide a semiconductor device with a small circuit area. Another aspect of the present invention has an object to provide a semiconductor device with a large memory capacity. Another aspect of the present invention has an object to provide a semiconductor device with high memory density. Another aspect of the present invention has an object to provide a novel semiconductor device or the like. Another aspect of the present invention has an object to provide a memory device including the semiconductor device. Another aspect of the present invention has an object to provide an electronic device including the memory device.
  • the problem of one embodiment of the present invention is not limited to the problem described above.
  • the problem described above does not preclude the existence of other problems.
  • the other problems are problems not mentioned in this section, which will be described below. Problems not mentioned in this section can be derived by a person skilled in the art from the description in the specification or drawings, etc., and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention solves at least one of the problems described above and other problems. Note that one embodiment of the present invention does not need to solve all of the problems described above and other problems.
  • one aspect of the present invention is a semiconductor device in which two transistors are stacked, each having a gate electrode and a channel formation region arranged along the height direction.
  • the transistor can have a smaller installation area than a planar transistor (wherein the channel formation region is arranged along the plane direction).
  • a capacitance element can be formed by providing a conductive layer around the opening, and the gate electrode and the conductive layer. In other words, the two transistors and the capacitance element overlap each other.
  • One embodiment of the present invention is a semiconductor device including a first layer including a first opening and a second layer including a second opening, the second layer being located above the first layer.
  • the first layer has a first conductor, a second conductor, a third conductor, a fourth conductor, a first insulator, a second insulator, a third insulator, a fourth insulator, a fifth insulator, and a first semiconductor.
  • the second layer has a fifth conductor, a sixth conductor, a seventh conductor, a sixth insulator, a seventh insulator, and a second semiconductor.
  • the first opening is located above the first conductor, the first insulator is located on the top surface of the first conductor and the outer side surface of the first opening, the second conductor is located on the top surface of the first insulator and the outer side surface of the first opening, the second insulator is located on the top surface of the second conductor and the outer side surface of the first opening, and the third conductor is located on the top surface of the second insulator and the outer side surface of the first opening.
  • the third insulator is located on the top surface of the second insulator and the side surface of the third conductor.
  • the first semiconductor is located inside the first opening, on the top surface of the first conductor, the side surface of the first insulator, the side surface of the second conductor, the side surface of the second insulator, and the side surface of the third conductor
  • the fourth insulator is located on the top surface of the third insulator, the top surface of the third conductor, and the top surface of the first semiconductor
  • the fourth conductor is located on the top surface of the fourth insulator, inside the first opening, and above the first opening.
  • the fifth insulator is located above the fourth insulator and on the side of the fourth conductor
  • the fifth conductor is located on the top surface of the fourth conductor and the top surface of the fifth insulator.
  • the second opening is located above the fifth conductor.
  • the sixth insulator is located on the top surface of the fifth insulator, the top surface of the fifth conductor, and the outer side surface of the second opening, and the sixth conductor is located on the top surface of the sixth insulator and the outer side surface of the second opening.
  • the second semiconductor is located inside the second opening, on the top surface of the fifth conductor, the side surface of the sixth insulator, and the side surface of the sixth conductor, and also on the top surface of the sixth conductor outside the second opening.
  • the seventh insulator is located on the top surface of the sixth insulator, the top surface of the sixth conductor, and the top surface of the second semiconductor, and the seventh conductor is located on the top surface of the seventh insulator, including the inside of the second opening.
  • one embodiment of the present invention is a semiconductor device having a first layer including a first opening and a second layer including a second opening, the second layer being located above the first layer and having a different configuration from the semiconductor device of (1).
  • the first layer has a first conductor, a second conductor, a third conductor, a fourth conductor, a first insulator, a second insulator, a third insulator, a fourth insulator, a fifth insulator, and a first semiconductor.
  • the second layer has a sixth conductor, a seventh conductor, a sixth insulator, a seventh insulator, and a second semiconductor.
  • the first opening is located above the first conductor, the first insulator is located on the top surface of the first conductor and the outer side surface of the first opening, the second conductor is located on the top surface of the first insulator and the outer side surface of the first opening, the second insulator is located on the top surface of the second conductor and the outer side surface of the first opening, and the third conductor is located on the top surface of the second insulator and the outer side surface of the first opening.
  • the third insulator is located on the top surface of the second insulator and the side surface of the third conductor.
  • the first semiconductor is located inside the first opening, on the top surface of the first conductor, the side surface of the first insulator, the side surface of the second conductor, the side surface of the second insulator, and the side surface of the third conductor
  • the fourth insulator is located on the top surface of the third insulator, the top surface of the third conductor, and the top surface of the first semiconductor
  • the fourth conductor is located on the top surface of the fourth insulator, inside the first opening, and above the first opening.
  • the fifth insulator is located above the fourth insulator and on the side of the fourth conductor.
  • the second opening is located above the fourth conductor.
  • the sixth insulator is located on the top surface of the fifth insulator, the top surface of the fourth conductor, and the outer side of the second opening, and the sixth conductor is located on the top surface of the sixth insulator and the outer side of the second opening.
  • the second semiconductor is located inside the second opening, on the top surface of the fourth conductor, the side of the sixth insulator, and the side of the sixth conductor, and also on the top surface of the sixth conductor outside the second opening.
  • the seventh insulator is located on the top surface of the sixth insulator, the top surface of the sixth conductor, and the top surface of the second semiconductor, and the seventh conductor is located on the top surface of the seventh insulator, including the inside of the second opening.
  • each of the first semiconductor and the second semiconductor may contain one or more elements selected from indium, zinc, and an element M.
  • the element M is one or more selected from aluminum, gallium, silicon, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, magnesium, and antimony.
  • a taper angle of a side surface of the second opening may be greater than or equal to 45° and less than or equal to 90°.
  • one aspect of the present invention may be configured in the above (4) such that the first conductor and the sixth conductor extend in a first direction, and the second conductor, the third conductor, and the seventh conductor extend in a second direction.
  • Another embodiment of the present invention is a memory device including the semiconductor device according to any one of (1) to (5) above and a driver circuit.
  • the driver circuit is located below the semiconductor device.
  • the driver circuit is formed over a semiconductor substrate containing silicon.
  • the driver circuit includes a transistor including silicon in a channel formation region.
  • Another embodiment of the present invention is an electronic device including the storage device according to (6) above and a housing.
  • the installation area can be reduced. This also allows the memory density to be increased. This configuration also allows the capacitive element to be provided without increasing the circuit area.
  • a semiconductor device with a small circuit area can be provided.
  • a semiconductor device with a large memory capacity can be provided.
  • a semiconductor device with high memory density can be provided.
  • a novel semiconductor device or the like can be provided.
  • a memory device including the semiconductor device can be provided.
  • an electronic device including the memory device can be provided.
  • the effects of one embodiment of the present invention are not limited to the above effects.
  • the above effects do not preclude the existence of other effects.
  • the other effects are described below and are effects not mentioned in this section. Effects not mentioned in this section can be derived by a person skilled in the art from the descriptions in the specification or drawings, etc., and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention has at least one of the above effects and other effects. Therefore, one embodiment of the present invention may not have the above effects in some cases.
  • FIG. 1A to 1C are circuit diagrams showing an example of a semiconductor device.
  • FIG. 2A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 2B and 2C are schematic cross-sectional views showing the configuration example of the semiconductor device.
  • 3A and 3B are block diagrams illustrating an example of a storage device.
  • 4A and 4B are schematic plan views showing an example of a cell array.
  • 5A and 5B are schematic plan views showing an example of a cell array.
  • 6A and 6B are schematic plan views showing an example of a cell array.
  • 7A and 7B are schematic plan views showing an example of a cell array.
  • 8A and 8B are timing charts showing an example of the operation of the semiconductor device.
  • FIG. 1A to 1C are circuit diagrams showing an example of a semiconductor device.
  • FIG. 2A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 2B and 2C are schematic cross-sectional views showing the configuration
  • FIG. 9A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 9B and 9C are schematic cross-sectional views illustrating the example of the method for manufacturing a semiconductor device.
  • FIG. 10A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 10B and 10C are schematic cross-sectional views illustrating the example of the method for manufacturing a semiconductor device.
  • FIG. 11A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 11B and 11C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 12A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 12B and 12C are schematic cross-sectional views illustrating the example of the method for manufacturing a semiconductor device.
  • FIG. 13A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 13B and 13C are schematic cross-sectional views illustrating the example of the method for manufacturing a semiconductor device.
  • FIG. 14A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 14B and 14C are schematic cross-sectional views illustrating the example of the method for manufacturing a semiconductor device.
  • FIG. 15A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS.
  • FIG. 15B and 15C are schematic cross-sectional views illustrating the example of the method for manufacturing a semiconductor device.
  • FIG. 16A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 16B and 16C are schematic cross-sectional views illustrating the example of the method for manufacturing a semiconductor device.
  • FIG. 17A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 17B and 17C are schematic cross-sectional views illustrating the example of the method for manufacturing a semiconductor device.
  • FIG. 18A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 18B and 18C are schematic cross-sectional views illustrating the example of the method for manufacturing a semiconductor device.
  • FIG. 19A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 19B and 19C are schematic cross-sectional views illustrating the example of the method for manufacturing a semiconductor device.
  • FIG. 20A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 20B and 20C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 21A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 21B and 21C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 21A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 21B and 21C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 22A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 22B and 22C are schematic cross-sectional views illustrating the example of the method for manufacturing a semiconductor device.
  • FIG. 23A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 23B and 23C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 24A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 24B and 24C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 24A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 24B and 24C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 25A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 25B and 25C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 26A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 26B and 26C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 27A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 27B and 27C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 28A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 28B and 28C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 29A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 29B and 29C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 30A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 30B and 30C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 31A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 31B and 31C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 32A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 32B and 32C are schematic cross-sectional views illustrating the example of the method for manufacturing a semiconductor device.
  • FIG. 33A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 33B and 33C are schematic cross-sectional views showing the configuration example of the semiconductor device.
  • FIG. 34A is a schematic plan view showing a configuration example of a semiconductor device, and FIGS.
  • FIG. 34B and 34C are schematic cross-sectional views showing the configuration example of the semiconductor device.
  • FIG. 35A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 35B and 35C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 36A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 36B and 36C are schematic cross-sectional views showing the configuration example of the semiconductor device.
  • FIG. 37A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 37B and 37C are schematic cross-sectional views showing the configuration example of the semiconductor device.
  • FIG. 35A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 35B and 35C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 36A is a schematic plan view showing a configuration example of
  • FIG. 38A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 38B and 38C are schematic cross-sectional views showing the configuration example of a semiconductor device
  • FIG. 39A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 39B and 39C are schematic cross-sectional views showing the configuration example of a semiconductor device
  • FIG. 40A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 40B and 40C are schematic cross-sectional views showing the configuration example of the semiconductor device.
  • FIG. 41A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 41A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIG. 41B and 41C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 42A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 42B and 42C are schematic cross-sectional views showing the configuration example of the semiconductor device.
  • FIG. 43A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 43B and 43C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 44A is a plan view schematic diagram showing an example of a method for manufacturing a semiconductor device
  • FIGS. 44B and 44C are cross-sectional views schematic diagrams showing an example of a method for manufacturing a semiconductor device.
  • FIG. 44A is a plan view schematic diagram showing an example of a method for manufacturing a semiconductor device
  • FIGS. 44B and 44C are cross-sectional views schematic diagrams showing an example of a method for manufacturing a semiconductor device.
  • FIG. 45A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 45B and 45C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 46A is a plan view schematic diagram showing an example of a manufacturing method of a semiconductor device
  • FIGS. 46B and 46C are cross-sectional views schematic diagrams showing an example of a manufacturing method of a semiconductor device.
  • FIG. 47A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 47B and 47C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 48A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 48A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 48A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 48A is a schematic plan view showing a configuration example of a semiconductor
  • FIG. 48B and 48C are schematic cross-sectional views showing the configuration example of the semiconductor device.
  • FIG. 49A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 49B and 49C are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 50A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 50B and 50C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 51A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 51B and 51C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 52A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 52B and 52C are schematic cross-sectional views showing the configuration example of a semiconductor device
  • FIG. 53A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 53B and 53C are schematic cross-sectional views showing the configuration example of a semiconductor device
  • FIG. 54A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 54B and 54C are schematic cross-sectional views showing the configuration example of a semiconductor device
  • FIG. 55A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 55B and 55C are schematic cross-sectional views showing the configuration example of the semiconductor device.
  • FIG. 55A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 55B and 55C are schematic cross-sectional views showing the configuration example of the semiconductor device.
  • FIG. 55A is a schematic plan view showing a configuration
  • FIG. 56A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 56B and 56C are schematic cross-sectional views showing the configuration example of a semiconductor device
  • FIG. 57A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 57B and 57C are schematic cross-sectional views showing the configuration example of a semiconductor device
  • FIG. 58A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 58B and 58C are schematic cross-sectional views showing the configuration example of a semiconductor device
  • FIG. 59A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 56B and 56C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 57A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 58B and 58C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 60A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 60B and 60C are schematic cross-sectional views showing the configuration example of a semiconductor device
  • FIG. 61A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 61B and 61C are schematic cross-sectional views showing the configuration example of a semiconductor device
  • FIG. 62A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 62B and 62C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 63A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 63B and 63C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 64A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 64B and 64C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 65A is a plan view schematic diagram showing an example of a manufacturing method of a semiconductor device
  • FIGS. 65B and 65C are cross-sectional views schematic diagrams showing an example of a manufacturing method of a semiconductor device.
  • FIG. 66A is a plan view schematic diagram showing an example of a method for manufacturing a semiconductor device, and FIGS.
  • FIG. 67A is a plan view schematic diagram showing an example of a method for manufacturing a semiconductor device
  • FIGS. 67B and 67C are cross-sectional views schematic diagrams showing an example of a method for manufacturing a semiconductor device
  • FIG. 68A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 68B and 68C are schematic cross-sectional views showing the configuration example of a semiconductor device
  • FIG. 69A is a plan view schematic diagram showing an example of a method for manufacturing a semiconductor device, and FIGS.
  • FIG. 70A is a plan view schematic diagram showing an example of a method for manufacturing a semiconductor device
  • FIGS. 70B and 70C are cross-sectional views schematic diagrams showing an example of a method for manufacturing a semiconductor device.
  • FIG. 71A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 71B and 71C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 72A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 72B and 72C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 73A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 73B and 73C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 74 is a schematic plan view showing an example of a cell array.
  • FIG. 75A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 75B and 75C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 76 is a schematic plan view showing an example of a cell array.
  • FIG. 77A is a plan view schematic diagram showing an example of a method for manufacturing a semiconductor device, and FIGS.
  • FIG. 77B and 77C are cross-sectional views schematic diagrams showing an example of a method for manufacturing a semiconductor device.
  • FIG. 78A is a plan view schematic diagram showing an example of a method for manufacturing a semiconductor device
  • FIGS. 78B and 78C are cross-sectional views schematic diagrams showing an example of a method for manufacturing a semiconductor device.
  • FIG. 79A is a plan view schematic diagram showing an example of a method for manufacturing a semiconductor device
  • FIGS. 79B and 79C are cross-sectional views schematic diagrams showing an example of a method for manufacturing a semiconductor device.
  • FIG. 80A is a schematic plan view showing a configuration example of a semiconductor device
  • FIG. 80B and 80C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 81A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 81B and 81C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 82A is a schematic plan view showing an example of a cell array
  • FIG. 82B is a schematic perspective view showing an example of the configuration of a transistor.
  • FIG. 83A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 83B and 83C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 84 is a schematic plan view showing an example of a cell array.
  • FIG. 85A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 85B and 85C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 86A is a schematic plan view showing an example of a cell array
  • FIG. 86B is a schematic perspective view showing an example of the configuration of a transistor.
  • 87A and 87B are schematic plan views showing an example of a cell array.
  • 88A to 88C are circuit diagrams showing an example of a semiconductor device.
  • FIG. 89A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 89B and 89C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIGS. 91A and 90B are block diagrams illustrating an example of a storage device.
  • FIG. 91A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 91B and 91C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 92A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 92B and 92C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 93A is a schematic plan view showing a configuration example of a semiconductor device
  • FIGS. 93B and 93C are schematic cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 94A is a schematic perspective view illustrating a configuration example of a memory device
  • FIG. 94B is a block diagram illustrating a configuration example of a semiconductor device.
  • FIG. 95 is a block diagram illustrating an example of the configuration of a storage device.
  • FIG. 96 is a diagram illustrating an example of the configuration of a storage device.
  • 97A and 97B are diagrams showing an example of an electronic component.
  • 98A and 98B are diagrams showing an example of electronic equipment, and
  • FIGS. 98C to 98E are diagrams showing an example of a mainframe computer.
  • FIG. 99 is a diagram showing an example of space equipment.
  • FIG. 100 is a diagram showing an example of a storage system applicable to a data center.
  • FIG. 100 is a diagram showing an example of a storage system applicable to a data center.
  • FIG. 101A is a schematic perspective view showing a configuration example of a display device
  • FIG. 101B is a block diagram showing the configuration example of the display device.
  • FIG. 102 is a circuit diagram showing a configuration example of a pixel circuit included in a display device.
  • FIG. 103 is a perspective schematic diagram showing a configuration example of a laminated structure included in a display device.
  • 104A to 104I are perspective views showing an example of an electronic device.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (for example, a transistor, a diode, and a photodiode), or a device having such a circuit.
  • a semiconductor device also refers to any device that can function by utilizing semiconductor characteristics.
  • An example of a semiconductor device is an integrated circuit.
  • Another example of a semiconductor device is a chip equipped with an integrated circuit, and another example of a semiconductor device is an electronic component that houses a chip in a package.
  • a memory device, a display device, a light-emitting device, a lighting device, and an electronic device may themselves be semiconductor devices, or may have a semiconductor device.
  • X and Y are connected, it is assumed that the following cases are disclosed in this specification: when X and Y are electrically connected, when X and Y are functionally connected, and when X and Y are directly connected. Therefore, it is not limited to a specific connection relationship, for example, a connection relationship shown in a figure or text, and it is assumed that a connection relationship other than that shown in a figure or text is also disclosed in the figure or text.
  • X and Y are assumed to be objects (for example, a device, an element, a circuit, wiring, an electrode, a terminal, a conductive film, or a layer).
  • one or more elements e.g., switches, transistors, capacitive elements, inductors, resistive elements, diodes, display devices, light-emitting devices, and loads
  • the switch has a function that allows it to be controlled to be turned on and off. In other words, the switch has a function of being in a conductive state (on state) or a non-conductive state (off state), and controls whether or not a current flows.
  • a transistor if there is a connection between X and Y via the drain and source of the transistor, it is specified that X and Y are electrically connected.
  • a capacitive element is placed between X and Y, it may or may not be specified that X and Y are electrically connected.
  • a capacitive element is placed between X and Y, it may not be specified that X and Y are electrically connected.
  • an analog circuit if a capacitive element is placed between X and Y, it may be specified that X and Y are electrically connected.
  • one or more circuits that enable the functional connection between X and Y for example, logic circuits (for example, inverters, NAND circuits, and NOR circuits), signal conversion circuits (for example, digital-analog conversion circuits, analog-digital conversion circuits, and gamma correction circuits), potential level conversion circuits (for example, power supply circuits such as step-up circuits or step-down circuits, and level shifter circuits that change the potential level of a signal), voltage sources, current sources, switching circuits, amplifier circuits (for example, circuits that can increase the signal amplitude or current amount, operational amplifiers, differential amplifier circuits, source follower circuits, and buffer circuits), signal generation circuits, memory circuits, and control circuits) can be connected between X and Y.
  • logic circuits for example, inverters, NAND circuits, and NOR circuits
  • signal conversion circuits for example, digital-analog conversion circuits, analog-digital conversion circuits, and gamma correction circuits
  • X, Y, the source (sometimes referred to as the first terminal or the second terminal) and the drain (sometimes referred to as the other of the first terminal or the second terminal) of the transistor are electrically connected to each other, and are electrically connected in the order of X, the source of the transistor, the drain of the transistor, and Y.”
  • X, Y, the source of the transistor, the drain of the transistor, and Y are electrically connected in this order.
  • X is electrically connected to Y through the source and drain of the transistor, and X, the source of the transistor, the drain of the transistor, and Y are provided in this connection order.”
  • X and Y are assumed to be objects (for example, a device, an element, a circuit, wiring, an electrode, a terminal, a conductive film or a layer).
  • one component may have the functions of multiple components.
  • one conductive film has both the functions of wiring and the function of an electrode. Therefore, in this specification, the term "electrically connected" also includes such cases where one conductive film has the functions of multiple components.
  • the term “resistance element” may be, for example, a circuit element having a resistance value higher than 0 ⁇ , or a wiring having a resistance value higher than 0 ⁇ . Therefore, in this specification, the term “resistance element” includes a wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, or a coil. Therefore, the term “resistance element” may be rephrased as “resistance”, “load”, or “region having a resistance value”. Conversely, the term “resistance”, “load”, or “region having a resistance value” may be rephrased as “resistance element”.
  • the resistance value may be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and even more preferably 10 m ⁇ or more and 1 ⁇ or less. In addition, it may be, for example, 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • a “capacitive element” can be, for example, a circuit element having a capacitance value higher than 0F, a region of a wiring having a capacitance value higher than 0F, a parasitic capacitance, or a gate capacitance of a transistor.
  • the terms “capacitive element”, “parasitic capacitance”, and “gate capacitance” can sometimes be replaced with the term “capacitance”.
  • the term “capacitance” can sometimes be replaced with the term “capacitive element”, “parasitic capacitance”, or “gate capacitance”.
  • a “capacitance” (including a “capacitance” with three or more terminals) is configured to include an insulator and a pair of conductors sandwiching the insulator. Therefore, the term “pair of conductors" in “capacitance” can be replaced with “pair of electrodes", “pair of conductive regions", “pair of regions”, or “pair of terminals”. In addition, the terms “one of the pair of terminals” and “the other of the pair of terminals” may be referred to as a first terminal and a second terminal, respectively.
  • the value of the electrostatic capacitance can be, for example, 0.05 fF or more and 10 pF or less. In addition, it may be, for example, 1 pF or more and 10 ⁇ F or less.
  • a transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as a source or a drain are input/output terminals of the transistor.
  • One of the two input/output terminals becomes a source and the other becomes a drain depending on the conductivity type of the transistor (n-channel type, p-channel type) and the level of the potential applied to the three terminals of the transistor.
  • the terms source and drain may be interchangeable.
  • the terms “one of the source or drain” (or the first electrode or the first terminal) and “the other of the source or drain” (or the second electrode or the second terminal) are used.
  • a backgate may be included in addition to the three terminals described above.
  • one of the gate or the backgate of the transistor may be referred to as the first gate
  • the other of the gate or the backgate of the transistor may be referred to as the second gate.
  • the terms “gate” and “backgate” may be interchangeable.
  • each gate may be referred to as a first gate, a second gate, a third gate, etc.
  • a transistor having a multi-gate structure with two or more gate electrodes can be used as an example of a transistor.
  • the channel formation regions are connected in series, resulting in a structure in which multiple transistors are connected in series. Therefore, the multi-gate structure can reduce the off-current and improve the withstand voltage of the transistor (improve reliability).
  • the multi-gate structure even if the voltage between the drain and source changes when operating in the saturation region, the current between the drain and source does not change much, and a voltage-current characteristic with a flat slope can be obtained. By using voltage-current characteristics with a flat slope, an ideal current source circuit or an active load with a very high resistance value can be realized. As a result, a differential circuit or a current mirror circuit with good characteristics can be realized.
  • the circuit element may have multiple circuit elements.
  • one transistor is shown on a circuit diagram, this includes the case where two or more transistors are electrically connected in series and the gates of each transistor are electrically connected to each other.
  • the switch when one switch is shown on a circuit diagram, this includes the case where the switch has two or more transistors, the two or more transistors are electrically connected in series or in parallel, and the gates of each transistor are electrically connected to each other.
  • a node can be referred to as a terminal, wiring, electrode, conductive layer, conductor, or impurity region depending on the circuit configuration and device structure. Also, a terminal, wiring, etc. can be referred to as a node.
  • Voltage refers to the potential difference from a reference potential, and if the reference potential is the ground potential, for example, then “voltage” can be used interchangeably as “potential.” Note that ground potential does not necessarily mean 0V. Potential is relative, and as the reference potential changes, the potential applied to wiring, the potential applied to circuits, etc., and the potential output from circuits, etc. also change.
  • the terms “high-level potential” and “low-level potential” do not mean any specific potential. For example, if two wirings are both described as “functioning as wirings that supply a high-level potential,” the high-level potentials provided by both wirings do not have to be equal to each other. Similarly, if two wirings are both described as “functioning as wirings that supply a low-level potential,” the low-level potentials provided by both wirings do not have to be equal to each other.
  • current refers to the phenomenon of charge transfer (electrical conduction), and for example, the statement “electrical conduction of a positively charged body is occurring” can be rephrased as “electrical conduction of a negatively charged body is occurring in the opposite direction.” Therefore, in this specification, unless otherwise specified, “current” refers to the phenomenon of charge transfer (electrical conduction) accompanying the movement of carriers. Examples of carriers here include electrons, holes, anions, cations, and complex ions, and the carriers differ depending on the system through which the current flows (for example, semiconductors, metals, electrolytes, and vacuums). Furthermore, the "direction of current” in wiring, etc. is the direction in which positively charged carriers move, and is expressed as a positive current amount.
  • the direction in which negatively charged carriers move is the opposite direction to the current direction, and is expressed as a negative current amount. Therefore, in this specification, etc., unless otherwise specified regarding the positive/negative (or current direction) of the current, the statement “current flows from element A to element B” can be rephrased as “current flows from element B to element A.” Additionally, the statement “current is input to element A” can be rephrased as "current is output from element A.”
  • ordinal numbers such as “first,” “second,” and “third” are used to avoid confusion between components. Therefore, they do not limit the number of components. Furthermore, they do not limit the order of the components. For example, a component referred to as “first” in one embodiment of this specification may be a component referred to as “second” in another embodiment or in the claims. Also, for example, a component referred to as “first” in one embodiment of this specification may be omitted in another embodiment or in the claims.
  • the words “above” and “below” indicating position may be used for convenience in explaining the positional relationship between components with reference to the drawings. Furthermore, the positional relationship between components changes as appropriate depending on the direction in which each configuration is depicted. Therefore, it is not limited to the words explained in the specification, but can be rephrased appropriately depending on the situation. For example, the expression “insulator located on the upper surface of a conductor” can be rephrased as “insulator located on the lower surface of a conductor” by rotating the orientation of the drawing shown by 180 degrees.
  • the terms “above” and “below” do not limit the positional relationship of components to being directly above or below and in direct contact.
  • the expression “electrode B on insulating layer A” does not require that electrode B be formed in direct contact with insulating layer A, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • the expression “electrode B above insulating layer A” does not require that electrode B be formed in direct contact with insulating layer A, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • the expression “electrode B below insulating layer A” does not require that electrode B be formed in direct contact below insulating layer A, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • the terms “row” and “column” may be used to explain components arranged in a matrix and their relative positions. Furthermore, the relative positions of the components change as appropriate depending on the direction in which each configuration is depicted. Therefore, the terms are not limited to those described in the specification, and can be rephrased appropriately depending on the situation. For example, the expression “row direction” can sometimes be rephrased as “column direction” by rotating the orientation of the drawing shown by 90 degrees.
  • the terms “film” and “layer” can be interchanged depending on the situation.
  • the term “conductive layer” may be changed to the term “conductive film”.
  • the term “insulating film” may be changed to the term “insulating layer”.
  • the terms “conductive layer” or “conductive film” may be changed to the term “conductor”.
  • the terms “insulating layer” or “insulating film” may be changed to the term "insulator”.
  • electrode used in this specification and the like do not limit the functions of these components.
  • an “electrode” may be used as a part of a “wiring,” and vice versa.
  • the terms “electrode” and “wiring” include cases where multiple “electrodes” or “wirings” are formed integrally.
  • a “terminal” may be used as a part of a “wiring” or “electrode,” and vice versa.
  • terminal includes cases where one or more selected from “electrode,” “wiring,” and “terminal” are formed integrally.
  • an “electrode” can be a part of a “wiring” or “terminal,” and, for example, a “terminal” can be a part of a “wiring” or “electrode.”
  • the terms “electrode,” “wiring,” and “terminal” may be replaced with the term “region” depending on the circumstances.
  • the terms “wiring”, “signal line” and “power line” can be interchanged depending on the situation.
  • the term “wiring” can be changed to "signal line”.
  • the term “wiring” can be changed to "power line”.
  • the opposite is also true, and terms such as “signal line” or “power line” can be changed to "wiring”.
  • the term “power line” can be changed to "signal line”.
  • the opposite is also true, and terms such as “signal line” can be changed to "power line”.
  • the term “potential” applied to the wiring can be changed to "signal” depending on the situation. The opposite is also true, and the term “signal” can be changed to “potential”.
  • a timing chart may be used to explain the operation method of a semiconductor device.
  • the timing chart used in this specification shows an ideal operation example, and the period, the magnitude of a signal (e.g., potential or current), and the timing described in the timing chart are not limited unless otherwise specified.
  • the timing chart described in this specification may change the magnitude and timing of a signal (e.g., potential or current) input to each wiring (including a node) in the timing chart depending on the situation. For example, even if two periods are described at equal intervals in the timing chart, the lengths of the two periods may be different from each other. In addition, for example, even if one period is described as long and the other period is described as short, the lengths of both periods may be equal, or one period may be short and the other period may be long.
  • metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, when a metal oxide is included in the channel formation region of a transistor, the metal oxide may be referred to as an oxide semiconductor. In other words, when a metal oxide can constitute the channel formation region of a transistor having at least one of an amplification function, a rectification function, and a switching function, the metal oxide can be referred to as a metal oxide semiconductor. In addition, when an OS transistor is described, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • metal oxides containing nitrogen may also be collectively referred to as metal oxides.
  • Metal oxides containing nitrogen may also be referred to as metal oxynitrides.
  • impurities in a semiconductor refer to, for example, anything other than the main component that constitutes the semiconductor layer.
  • an element with a concentration of less than 0.1 atomic % is an impurity.
  • the inclusion of impurities may cause, for example, one or both of the following: an increase in the defect level density of the semiconductor, a decrease in carrier mobility, and a decrease in crystallinity.
  • impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and transition metals other than the main components, and in particular, for example, hydrogen (also contained in water), lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • a switch refers to a device that can be in a conductive state (on state) or a non-conductive state (off state) and has the function of controlling whether or not a current flows.
  • a switch refers to a device that has the function of selecting and switching the path through which a current flows. For this reason, a switch may have two or more terminals through which a current flows, in addition to a control terminal.
  • an electrical switch, a mechanical switch, etc. can be used.
  • the switch may be anything that can control a current, and is not limited to a specific type.
  • Examples of electrical switches include transistors (e.g., bipolar transistors, MOS transistors, etc.), diodes (e.g., PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes, and diode-connected transistors), or logic circuits that combine these.
  • transistors e.g., bipolar transistors, MOS transistors, etc.
  • diodes e.g., PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes, and diode-connected transistors
  • the "conductive state" of the transistor refers to, for example, a state in which the source electrode and drain electrode of the transistor can be considered to be electrically shorted, or a state in which a current can flow between the source electrode and drain electrode.
  • the "non-conductive state" of the transistor refers to a state in which the source electrode and drain electrode of the transistor can be considered to be electrically cut off.
  • the polarity (conductivity type) of the transistor is not particularly limited.
  • a mechanical switch is a switch that uses MEMS (microelectromechanical systems) technology.
  • MEMS microelectromechanical systems
  • This switch has an electrode that can be moved mechanically, and the movement of the electrode controls whether the switch is conductive or non-conductive.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, it also includes cases where the angle is -5° or more and 5° or less.
  • substantially parallel or “roughly parallel” refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, it also includes cases where the angle is 85° or more and 95° or less.
  • substantially perpendicular or “approximately perpendicular” refers to a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
  • the content described in one embodiment can be applied to, combined with, or substituted for at least one of the content described in another embodiment (or even a part of the content) and the content described in one or more other embodiments (or even a part of the content).
  • a figure (or a part thereof) described in one embodiment can be combined with another part of that figure, another figure (or a part thereof) described in that embodiment, and/or one or more figures (or a part thereof) described in another embodiment or embodiments, thereby constituting even more figures.
  • an identification reference number such as “_1”, “[n]”, “[m,n]” may be added to the reference number.
  • an identification reference number such as “_1”, “[n]”, “[m,n]” is added to a reference number in a drawing, etc., when it is not necessary to distinguish between them in this specification, the identification reference number may not be added.
  • Example of circuit configuration of semiconductor device> 1A illustrates an example of a memory cell which is a semiconductor device of one embodiment of the present invention.
  • the memory cell MC is an example of a memory cell called a gain cell, and includes a transistor MW, a transistor MR, and a capacitor C1.
  • a configuration of the memory cell MC in which the transistors MW and MR are each an OS transistor may be referred to as a nonvolatile oxide semiconductor random access memory (NOSRAM (registered trademark)).
  • NOSRAM nonvolatile oxide semiconductor random access memory
  • the transistor MW functions as a write transistor in the memory cell MC.
  • the transistor MR functions as a read transistor in the memory cell MC.
  • a transistor having silicon in the channel formation region may be used as the transistor.
  • the silicon for example, single crystal silicon, amorphous silicon (sometimes referred to as hydrogenated amorphous silicon), microcrystalline silicon, or polycrystalline silicon can be used.
  • transistors other than OS transistors and Si transistors that can be used include transistors that contain germanium (Ge) in the channel formation region, transistors that contain a compound semiconductor such as zinc selenide (ZnSe), cadmium sulfide (CdS), gallium arsenide (GaAs), indium phosphide (InP), gallium nitride (GaN), or silicon germanium (SiGe) in the channel formation region, transistors that contain carbon nanotubes in the channel formation region, and transistors that contain an organic semiconductor in the channel formation region.
  • a compound semiconductor such as zinc selenide (ZnSe), cadmium sulfide (CdS), gallium arsenide (GaAs), indium phosphide (InP), gallium nitride (GaN), or silicon germanium (SiGe) in the channel formation region
  • transistors that contain carbon nanotubes in the channel formation region and transistors that contain an organic semiconductor in the channel formation
  • the first terminal of the transistor MW is electrically connected to the wiring WBL, and the second terminal of the transistor MW is electrically connected to the gate of the transistor MR and the first terminal of the capacitance element C1, and the gate of the transistor MW is electrically connected to the wiring WWL.
  • the first terminal of the transistor MR is electrically connected to the wiring SL, and the second terminal of the transistor MR is electrically connected to the wiring RBL.
  • the second terminal of the capacitance element C1 is electrically connected to the wiring CL and the wiring SL.
  • the electrical connection point between the second terminal of the transistor MW, the gate of the transistor MR, and the first terminal of the capacitance element C1 is referred to as a node FN.
  • the wiring WBL functions, for example, as a write data line (sometimes called a write bit line) that transmits write data to be stored in the memory cell MC.
  • the wiring WWL functions, for example, as a wiring (sometimes called a write word line) for selecting the memory cell MC to which data is to be written.
  • the wiring RBL functions as a read data line (sometimes called a read bit line) that transmits data read from the memory cell MC.
  • the wiring CL and the wiring SL function as wirings (sometimes called read word lines) for selecting a memory cell from which data is to be read.
  • the wiring CL and the wiring SL are configured to be electrically connected to each other outside the memory cell MC, and it is preferable that the same signal is transmitted to the wiring CL and the wiring SL.
  • the semiconductor device according to one embodiment of the present invention does not depend on the structure of the transistor included in the semiconductor device.
  • one or both of the transistors MW and MR shown in FIG. 1A may have a backgate, that is, a multi-gate structure in which a channel formation region is sandwiched between the top and bottom.
  • the memory cell MC in FIG. 1B is a modified example of the memory cell MC in FIG. 1A.
  • the transistor MW and the transistor MR shown in FIG. 1B are, as an example, n-channel transistors with a multi-gate structure having gates above and below the channel, and each of the transistors MW and MR has a first gate and a second gate.
  • the first gate may be described as a gate (sometimes referred to as a front gate) and the second gate may be described as a back gate to distinguish them from each other.
  • the first gate and the second gate can be interchanged, and therefore the term "gate” can be interchanged with the term "back gate”.
  • connection configuration in which "the gate is electrically connected to the first wiring, and the back gate is electrically connected to the second wiring” can be replaced with the connection configuration in which "the back gate is electrically connected to the first wiring, and the gate is electrically connected to the second wiring".
  • the backgates of the transistors MW and MR are illustrated, but the connection configuration of the backgates is not illustrated.
  • the electrical connection destination of the backgates can be determined at the design stage.
  • the gate and the backgate may be electrically connected to increase the on-current of the transistor. That is, for example, the gate and the backgate of the transistor MW may be electrically connected, or the gate and the backgate of the transistor MR may be electrically connected.
  • wiring may be provided to electrically connect the backgate of the transistor to an external circuit, and a potential may be applied to the backgate of the transistor by the external circuit.
  • single-gate or multi-gate structure transistors may be applicable not only to FIG. 1B but also to transistors described elsewhere in this specification or shown in other drawings.
  • the memory cell MC shown in FIG. 2A is a configuration example in a plan view of the memory cell MC in FIG. 1A
  • each of FIG. 2B and FIG. 2C is a configuration example in a cross-sectional view of the memory cell MC in FIG. 1A
  • FIG. 2B is a cross-sectional view of the portion indicated by dashed line A1-A2 in the schematic plan view shown in FIG. 2A
  • FIG. 2C is a cross-sectional view of the portion indicated by dashed line A3-A4 in the schematic plan view shown in FIG. 2A. Note that some elements have been omitted from the schematic plan view of FIG. 2A to clarify the drawing.
  • the memory cell MC shown in Figures 2A to 2C is shown as a three-dimensional structure, and therefore has arrows indicating the x, y, and z directions.
  • the x, y, and z directions are shown here as directions that are perpendicular to each other, as an example.
  • one of the x, y, and z directions may be referred to as the "first direction” or “first direction”.
  • the other may be referred to as the "second direction” or “second direction”.
  • the remaining one may be referred to as the "third direction” or "third direction”.
  • the memory cell MC has a layer L1 and a layer L2. Furthermore, layer L2 is located above layer L1.
  • layer L1 has insulator IS1, insulator IS2, insulator IS3, insulator IS4, insulator IS5, insulator GI1, conductor ME1, conductor ME2, conductor ME3, conductor ME4, and semiconductor SC1. Also, by forming the above-mentioned materials by a predetermined process, a transistor MR and a capacitance element C1 can be provided in layer L1. Note that capacitance element C1 is located above transistor MR.
  • the transistor MR and the capacitive element C1 can be formed by embedding the semiconductor SC1, the insulator GI1, and the conductor ME4 inside an opening KK1 provided in the insulator IS2, the conductor ME2, the insulator IS3, and the conductor ME3.
  • the opening KK1 is formed in a region where the conductor ME1, the conductive film that becomes the conductor ME2, and the conductive film that becomes the conductor ME3 overlap.
  • layer L2 has insulator IS6, insulator IS7, insulator GI2, conductor ME5, conductor ME6, conductor ME7, and semiconductor SC2. Also, by forming the above-mentioned materials by a predetermined process, a transistor MW can be provided in layer L2.
  • the transistor MW can be formed by embedding a semiconductor SC2, an insulator GI2, and a conductor ME7 inside an opening KK2 provided in an insulator IS6 and a conductor ME6.
  • the opening KK2 is formed in a region overlapping the conductor ME5 and the conductive film that becomes the conductor ME6.
  • the memory cell MC is configured with a transistor MR, a capacitive element C1, and a transistor MW, which are arranged in this order from the bottom up.
  • the transistor MR has a conductor ME1 that functions as one of the source electrode or drain electrode, a conductor ME2 that functions as the other of the source electrode or drain electrode, a semiconductor SC1 that functions as a channel formation region, an insulator GI1 that functions as a gate insulating film, and a conductor ME4 that functions as a gate electrode.
  • the capacitive element C1 has a semiconductor SC1 and a conductor ME3 that function as one of a pair of electrodes, a conductor ME4 that functions as the other of the pair of electrodes, and an insulator GI1 that functions as a dielectric sandwiched between the pair of electrodes.
  • the capacitance value of the capacitance element C1 can be increased by increasing the contact area between the conductor ME3 and the semiconductor SC1.
  • Means for increasing the contact area include, for example, forming the opening KK1 deeper, increasing the opening area of the opening KK1 in a planar view, and the like.
  • an insulating material with a high relative dielectric constant may be used for the insulator GI1.
  • the capacitance value of the capacitance element C1 is small, particularly if the parasitic capacitance value associated with the first and second terminals of the capacitance element C1 is larger than the capacitance value, effects such as a slower write/read speed in the memory cell MC and a lower potential than desired applied to the gate of each of the transistors MW and MR may occur.
  • the capacitance value of the capacitance element C1 is preferably, for example, at least twice the parasitic capacitance value associated with the first or second terminal of the capacitance element C1, more preferably at least four times, and even more preferably at least eight times.
  • the transistor MW has a conductor ME5 that functions as one of the source electrode or drain electrode, a conductor ME6 that functions as the other of the source electrode or drain electrode, a semiconductor SC2 that functions as a channel formation region, an insulator GI2 that functions as a gate insulating film, and a conductor ME7 that functions as a gate electrode.
  • a transistor may be formed above the transistor MR and below the capacitive element C1.
  • this transistor is shown as transistor MD.
  • the transistor MD has a conductor ME2 that functions as one of the source electrode or drain electrode, a conductor ME3 that functions as the other of the source electrode or drain electrode, a semiconductor SC1 that functions as a channel formation region, an insulator GI1 that functions as a gate insulating film, and a conductor ME4 that functions as a gate electrode.
  • transistor MD when transistor MD is written in the circuit configuration of memory cell MC in FIG. 1A, it may be as shown in FIG. 1C.
  • the first terminal of transistor MD is electrically connected to the second terminal of capacitance element C1 and wiring CL
  • the second terminal of transistor MD is electrically connected to wiring SL and the first terminal of transistor MR
  • the gate of transistor MD is electrically connected to the first terminal of capacitance element C1, the second terminal of transistor MW, and the gate of transistor MR.
  • a transistor MD may be formed above the transistor MR and below the capacitive element C1.
  • the transistor MD does not affect the write and read operations of the memory cell MC.
  • a memory cell that is a semiconductor device according to one embodiment of the present invention may be the memory cell MC shown in FIG. 1C.
  • the conductor ME1 for example, also functions as wiring RBL and extends in the Y direction in Figures 2A to 2C.
  • the conductor ME2 for example, also functions as wiring SL and extends in the X direction in Figures 2A to 2C.
  • the conductor ME6 for example, also functions as the wiring WBL and extends in the Y direction in Figures 2A to 2C.
  • the conductor ME7 for example, also functions as the wiring WWL and extends in the X direction in Figures 2A to 2C.
  • the memory device MDV shown in FIG. 3A is a memory device according to one embodiment of the present invention, and includes a cell array CA, a circuit WBD, a circuit WWD, a circuit CSD, and a circuit RBD.
  • the cell array CA also has multiple memory cells MC. Specifically, the cell array CA has multiple memory cells MC arranged in a matrix of m rows and n columns (m is an integer equal to or greater than 1, and n is an integer equal to or greater than 1). As an example, the cell array CA in FIG. 3A shows an excerpt of memory cell MC[1,1], memory cell MC[m,1], memory cell MC[1,n], and memory cell MC[m,n].
  • the memory cell MC shown in FIG. 1A can be applied to each of the memory cells MC[1,1] to MC[m,n] shown in FIG. 3A.
  • wirings WWL[1] to WWL[m], which correspond to wiring WWL in FIG. 1A, extend in the row direction.
  • wirings CL[1] to CL[m], which correspond to wiring CL in FIG. 1A, extend in the row direction.
  • wirings SL[1] to SL[m], which correspond to wiring SL in FIG. 1, extend in the row direction.
  • the wiring WWL extending to the xth row is denoted by the symbol WWL[x].
  • the wiring CL extending to the xth row is denoted by the symbol CL[x].
  • the wiring SL extending to the xth row is denoted by the symbol SL[x].
  • wirings WBL[1] to WBL[n] which correspond to the wiring WBL in FIG. 1A, extend in the column direction.
  • wirings RBL[1] to RBL[n] which correspond to the wiring RBL in FIG. 1A, extend in the column direction.
  • the reference symbol for the wiring WBL extending to the yth column is written as WBL[y].
  • the reference symbol for the wiring RBL extending to the yth column is written as RBL[y].
  • the circuit WWD is electrically connected to wirings WWL[1] to WWL[m].
  • the circuit CSD is electrically connected to wirings CL[1] to CL[m].
  • the wiring CL[1] is electrically connected to wiring SL[1], and the wiring CL[m] is electrically connected to wiring SL[m].
  • the circuit WBD is electrically connected to wirings WBL[1] to WBL[n].
  • the circuit RBD is electrically connected to wirings RBL[1] to RBL[n].
  • the circuit WWD has a function of selecting a memory cell MC in a row in the cell array CA to which writing is to be performed. Specifically, the circuit WWD has a function of transmitting a selection signal to one of the wirings WWL[1] to WWL[m], for example, and transmitting a non-selection signal to the remaining wirings. Note that if the write transistor included in the memory cell MC is an n-channel transistor, it is preferable that the selection signal be a high-level potential, and that the non-selection signal be a low-level potential.
  • the circuit CSD has a function of selecting a memory cell MC in a row in the cell array CA where writing or reading is performed.
  • the circuit CSD for example, like the circuit WWD, has a function of transmitting a selection signal to one of the wirings CL[1] to CL[m] and a non-selection signal to the remaining wirings.
  • the memory cell MC selected by the circuit CSD outputs data written in the memory cell MC to the wiring RBL as read data.
  • the read transistor included in the memory cell MC is an n-channel transistor
  • the selection signal is preferably a high-level potential
  • the non-selection signal is preferably a low-level potential.
  • the circuit CSD may, for example, have a function of applying a fixed potential to the wirings CL[1] to CL[m].
  • the fixed potential can be, for example, a high-level potential, a low-level potential, a ground potential, or a negative potential.
  • the memory device MDV in FIG. 3A is configured such that the wiring CL and the wiring SL are electrically connected to each other in the same row. Therefore, the selection signal or non-selection signal sent to the wiring CL by the circuit CSD is also sent to the wiring SL in the same row as the wiring CL.
  • the circuit WBD has a function of transmitting write data to a memory cell MC selected by the circuit WWD in the cell array CA. Specifically, the circuit WBD transmits write data to each of the wirings WBL[1] to WBL[n], for example. As a result, the write data transmitted to each column is written to the memory cell MC in the row selected by the circuit WWD.
  • the circuit RBD has a function of reading data written from the memory cells MC of the cell array CA. Specifically, one row of memory cells MC selected by the circuit CSD outputs read data to each of the wirings RBL[1] to RBL[n], and the circuit RBD acquires the read data from each of the wirings RBL[1] to RBL[n]. The circuit RBD then converts the read data into digital data or analog data and outputs it to the outside of the circuit RBD.
  • the circuit RBD converts the read data into digital data or analog data, it is preferable that the circuit RBD has a current-voltage conversion circuit, an analog-digital conversion circuit, or a digital-analog conversion circuit.
  • the memory device according to one embodiment of the present invention is not limited to the configuration of the memory device MDV shown in FIG. 3A.
  • the memory device according to one embodiment of the present invention may have a configuration obtained by appropriately modifying the memory device MDV shown in FIG. 3A.
  • the memory device according to one embodiment of the present invention may have a configuration in which the wiring CL[1] and the wiring SL[1] are not electrically connected to each other and the wiring CL[m] and the wiring SL[m] are not electrically connected to each other, as in the memory device MDV shown in FIG. 3B.
  • the memory device MDV includes a circuit CSE, for example.
  • the circuit CSE is electrically connected to the wirings SL[1] to SL[m].
  • the circuit CSE has a function of selecting a memory cell MC in a row from which reading is performed in the cell array CA.
  • the circuit CSE has a function of transmitting a selection signal to one of the wirings SL[1] to SL[m] and transmitting a non-selection signal to the remaining wirings, similar to the circuit WWD.
  • the read transistor included in the memory cell MC is an n-channel transistor
  • the selection signal is preferably a high-level potential
  • the non-selection signal is preferably a low-level potential.
  • the circuit CSE may have a function of applying a fixed potential to the wirings SL[1] to SL[m], for example.
  • the fixed potential can be, for example, a high-level potential, a low-level potential, a ground potential, or a negative potential.
  • FIG. 4A and 4B is a schematic plan view showing an example of the configuration of a cell array CA.
  • the cell array CA in Figure 4A shows an excerpt of conductor ME6, conductor ME7, and opening KK2
  • the cell array CA in Figure 4B shows an excerpt of conductor ME1, conductor ME2, and the materials contained inside opening KK1 (conductor ME4, semiconductor SC1, and insulator GI1).
  • the schematic plan view in Figure 4A shows a number of transistors MW arranged in a matrix in the cell array CA
  • the schematic plan view in Figure 4B shows a number of transistors MR arranged in a matrix in the cell array CA.
  • the conductors ME6 and ME7 extend so as to be roughly perpendicular to each other.
  • an opening KK2 is formed inside the area where the conductors ME6 and ME7 overlap.
  • the conductors ME1 and ME2 extend so as to be approximately perpendicular to each other. Also, an opening KK1 is formed inside the area where the conductors ME1 and ME2 overlap.
  • the configuration example of the cell array CA in the memory device of one embodiment of the present invention is not limited to FIG. 4A and FIG. 4B.
  • the conductor ME6 and the conductor ME7 do not have to be approximately perpendicular, and the conductor ME1 and the conductor ME2 do not have to be approximately perpendicular.
  • the angle between the conductor ME6 and the conductor ME7 can be greater than 0° and less than 60°, and the angle between the conductor ME1 and the conductor ME2 can be greater than 0° and less than 60°.
  • the conductor ME1 and the conductor ME6 extend in the same direction, and it is preferable that the conductor ME2 and the conductor ME7 extend in the same direction.
  • the cell array CA By configuring the cell array CA as shown in Figures 5A and 5B, it may be possible to increase the number of memory cells MC that can be arranged in the cell array CA. This may make it possible to increase the memory density of the memory device MDV.
  • the opening KK2 has a rectangular shape with rounded corners in a plan view, but as shown in Figure 6A, it may have a circular shape (including a perfect circle and an ellipse) or a shape close to a circle.
  • the opening KK2 may be provided not only in the area where the conductor ME6 and the conductor ME7 overlap in a plan view as shown in Figure 6B, but also in an area that overlaps with the conductor ME6 but does not overlap with the conductor ME7.
  • the opening KK2 has a rectangular shape with rounded corners in a plan view as an example, but the opening KK2 may have a shape other than the rectangular shape.
  • the opening KK1 has a circular shape in a plan view, but as shown in Figure 7A, it may have a rectangular shape with rounded corners.
  • the opening KK1 may be provided not only in the area where the conductor ME1 and the conductor ME2 overlap in a plan view, as shown in Figure 7B, but also in an area that overlaps with the conductor ME2 but does not overlap with the conductor ME1.
  • the opening KK1 has a rectangular shape with rounded corners in a plan view as an example, but the opening KK2 may have a different shape from the rectangular shape.
  • FIG. 8A is a timing chart showing an example of the operation of the memory cell MC in FIG. 1A.
  • the timing chart shown in FIG. 8A shows the changes in the potentials of the wiring WWL, wiring WBL, wiring CL, wiring SL, wiring RBL, and node FN from time T01 to time T07 and in the vicinity thereof.
  • a write operation is performed in the memory cell MC from time T01 to time T05
  • a read operation is performed in the memory cell MC from time T06 to time T07.
  • the wiring WWL in FIG. 1A is electrically connected to the circuit WWD shown in FIG. 3.
  • the wiring WBL in FIG. 1A is electrically connected to the circuit WBD shown in FIG. 3.
  • the wiring CL in FIG. 1A is electrically connected to the circuit CSD shown in FIG. 3.
  • the wiring RBL in FIG. 1A is electrically connected to the circuit RBD shown in FIG. 3.
  • the wiring CL and the wiring SL are electrically connected to each other. Therefore, the potential change of the wiring CL is equal to the potential change of the wiring SL.
  • the circuit WWD applies a low-level potential (denoted as Low in FIG. 8A ) to the wiring WWL.
  • the circuit WBD applies a ground potential VGND to the wiring WBL.
  • the circuit CSD applies a potential VCL to the wiring CL.
  • the circuit RBD applies VLow as a low-level potential to the wiring RBL.
  • V CL may be the same potential as the ground potential V GND
  • V Low may be a potential equal to V CL or the ground potential V GND .
  • the potential of the node FN is the ground potential VGND .
  • a low-level potential is applied to the gate of the transistor MW from the wiring WWL. This turns off the transistor MW and puts the node FN in a floating state.
  • the circuit WBD transmits data to be written to the wiring WBL.
  • the potential of the wiring WBL at this time is set to a potential V1 or V0 according to the data to be written.
  • V1 is a potential higher than V0 .
  • the potential of the wiring WBL from time T01 to time T04 is indicated by a solid line as V1
  • the potential of the wiring WBL is indicated by a dashed line as V0 .
  • the circuit CSD applies a potential VCH to the wiring CL.
  • VCH is a potential higher than VCL .
  • the potential of the node FN Since the node FN is in a floating state, when the potential of the wiring CL changes from VCL to VCH , the potential of the node FN also changes according to the amount of change in the potential of the wiring CL due to the capacitive coupling of the capacitor C1.
  • the potential of the node FN is set to VGND + ( VCH - VCL ). This corresponds to a capacitive coupling coefficient of 1 around the node FN.
  • the circuit WWD applies a high-level potential (denoted as "High” in FIG. 8A) to the wiring WWL.
  • This turns on the transistor MW, and electrical continuity is established between the wiring WBL and the first terminal of the capacitor C1 and the gate of the transistor MR (node FN). Therefore, charge flows between the node FN and the wiring WBL, and as a result, ideally, the potential of the node FN becomes equal to the potential ( V1 or V0 ) applied to the wiring WBL.
  • the circuit WWD applies a high-level potential to the wiring WWL, and then the circuit WWD applies a low-level potential to the wiring WWL.
  • the circuit WBD applies the ground potential VGND to the wiring WBL.
  • the circuit CSD supplies VCL to the line CL.
  • the potential of the node FN Since the node FN is in a floating state, when the potential of the wiring CL changes from VCH to VCL , the potential of the node FN also changes according to the amount of change in the potential of the wiring CL due to capacitive coupling of the capacitor C1.
  • the potential of the node FN is V1- ( VCH - VCL ) or V0- ( VCH - VCL ).
  • the circuit RBD applies VLow to the wiring RBL.
  • the gate-source voltage ( V1 - VCH + VCL - VLow or V0 - VCH + VCL - VLow ) of the transistor MR becomes lower than the threshold voltage of the transistor MR, that is, the transistor MR is turned off.
  • the circuit RBD applies a potential VCH to the wiring RBL between time T01 and time T04.
  • VCH potential of the wiring RBL
  • the voltage (source-drain voltage) between the first terminal (wiring SL) and the second terminal (wiring RBL) of the transistor MR can be set to 0 V.
  • the above operations write data to the memory cell MC.
  • the potential of the wiring CL changes from VCL to VCH , and the potential of the node FN changes in accordance with the amount of change in the potential of the wiring CL due to capacitive coupling of the capacitor C1.
  • the potential of the node FN is set to V1 or V0 .
  • VCH is applied to the wiring CL
  • the potential of the wiring SL is also VCH . Therefore, the potential of VCH from the wiring SL is applied to the first terminal of the transistor MR.
  • the potential of the gate of the transistor MR is V1 or V0 .
  • the circuit RBD applies a low-level potential VLow to the wiring RBL, so that the gate-source voltage of the transistor MR becomes V1 - VLow or V0 - VLow , and a drain current according to the gate-source voltage flows between the source and drain of the transistor MR. As a result, the drain current flows from the wiring SL to the circuit RBD via the wiring WBL.
  • the circuit RBD can read data written to the memory cell MC based on the amount of drain current flowing from the wiring WBL. Specifically, for example, if the circuit RBD has a current-voltage conversion circuit, the circuit RBD can convert the amount of the drain current into a voltage using the current-voltage conversion circuit, and treat the read data as that voltage.
  • the potential of the first terminal of the transistor MD is the potential provided by the wiring CL
  • the potential of the second terminal of the transistor MD is the potential provided by the wiring SL.
  • the voltage between the first terminal and the second terminal of the transistor MD is 0V, regardless of the potential of the gate of the transistor MD, no charge flows between the first terminal and the second terminal of the transistor MD.
  • the operation example of the semiconductor device according to one embodiment of the present invention is not limited to the above.
  • the operation example of the semiconductor device according to one embodiment of the present invention may be configured by appropriately modifying the above operation example.
  • the circuit RBD applies VLow to the wiring RBL, and the data held in the memory cell MC is read from the amount of drain current of the transistor MR of the memory cell MC that flows through the wiring RBL.
  • the data held in the memory cell MC may be read by a read operation using a different method.
  • Fig. 8B is a timing chart showing an operation example of the memory cell MC different from that of Fig. 8A. Note that the timing chart of Fig. 8B differs from the timing chart of Fig. 8A in that the read operation (after time T06) is different. Also, in Fig. 8B, VLow and VCL are set to the same potential.
  • the circuit RBD precharges the wiring RBL with a potential VCL between time T05 and time T06. After that, the circuit RBD is set to be in a non-conducting state with the wiring RBL so that the wiring RBL is in a floating state.
  • the circuit CSD supplies VCH to the wiring CL, so that the potential of the node FN becomes V1 or V0 , similarly to the period from time T06 to time T07 in the timing chart of FIG. 8A.
  • the transistor MR is turned on, and charge flows from the wiring SL to the wiring RBL through the transistor MR. Since the wiring RBL is in a floating state, the potential of the wiring RBL increases until the gate-source voltage of the transistor MR becomes equal to the threshold voltage of the transistor MR (until the transistor MR is turned off). For example, when the threshold voltage of the transistor MR is Vth , the potential of the wiring RBL finally reaches V1 - Vth or V0 - Vth .
  • the data stored in the memory cell MC can be read by the circuit RBD by referring to the potential of the wiring RBL.
  • the data held in the memory cell MC may be three or more values, four or more values, or eight or more values.
  • the data held in the memory cell MC may be an analog potential (analog data).
  • the area of the memory cell can be reduced. Furthermore, by reducing the area of the memory cell, the integration degree of the memory cell can be increased, and the memory density of the memory cell can be increased. Furthermore, by increasing the contact area between the conductor ME3 and the semiconductor SC1, the plate area of the capacitive element C1 also increases, and the capacitance value of the capacitive element C1 in the memory cell can be increased. By increasing the capacitance value of the capacitive element C1, it becomes easier to hold an analog voltage (multiple-valued data) in the memory cell, which also leads to an increase in the memory capacity of the memory cell. Furthermore, by increasing the capacitance value of the capacitive element C1, the data retention time of the memory cell can be extended.
  • the configuration described in this embodiment can be appropriately combined with another configuration also described in this embodiment.
  • the configuration, structure, method, etc. shown in this embodiment can be appropriately combined with another configuration, another structure, another method, etc. shown in this embodiment.
  • Embodiment 2 In this embodiment, an example of a manufacturing method of the memory cell MC in FIGS. 2A to 2C described in Embodiment 1 and a modification of the configuration of the memory cell MC in FIGS. 2A to 2C will be described.
  • FIGS. 9A to 32C are used.
  • a in each figure shows a schematic plan view.
  • B in each figure is a schematic cross-sectional view corresponding to the area of dashed dotted line A1-A2 shown in each A, and is also a schematic cross-sectional view in the X direction.
  • C in each figure is a schematic cross-sectional view corresponding to the area of dashed dotted line A3-A4 shown in each A, and is also a schematic cross-sectional view in the Y direction. Note that some elements have been omitted from the schematic plan view A in each figure to clarify the figure.
  • insulating materials for forming insulators, conductive materials for forming conductors, or semiconductor materials for forming semiconductors can be formed by appropriately using a film formation method such as a sputtering method, a CVD (Chemical Vapor Deposition) method, an MBE (Molecular Beam Epitaxy) method, a PLD (Pulsed Laser Deposition) method, or an ALD (Atomic Layer Deposition) method.
  • a film formation method such as a sputtering method, a CVD (Chemical Vapor Deposition) method, an MBE (Molecular Beam Epitaxy) method, a PLD (Pulsed Laser Deposition) method, or an ALD (Atomic Layer Deposition) method.
  • a substrate (not shown) is prepared, and an insulator IS1 and a conductive film ME1A are formed in that order on the substrate (see Figures 9A to 9C).
  • the substrate may be, for example, a semiconductor substrate (e.g., a single crystal substrate made of silicon or germanium).
  • the substrate may be, for example, an SOI (Silicon On Insulator) substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, a substrate having stainless steel foil, a tungsten substrate, a substrate having tungsten foil, a flexible substrate, a laminated film, a paper containing a fibrous material, or a base film.
  • SOI Silicon On Insulator
  • glass substrates include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • Examples of flexible substrates, laminated films, and base films include the following.
  • plastics such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), and polytetrafluoroethylene (PTFE) are exemplified.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyethersulfone
  • PTFE polytetrafluoroethylene
  • one example may be a synthetic resin such as an acrylic resin.
  • Other examples include polypropylene, polyester, polyvinyl fluoride, and polyvinyl chloride.
  • Other examples include polyamide, polyimide, aramid, epoxy resin, inorganic deposition film, and paper.
  • a substrate having elements provided thereon may be used. Examples of elements provided on the substrate include capacitive elements, resistive elements, switching elements, light-emitting elements, and memory elements.
  • the insulator IS1 functions as an interlayer film. For this reason, it is preferable to use an insulating material with a low relative dielectric constant for the insulator IS1. By using an insulating material with a low relative dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride can be used for the insulator IS1.
  • silicon oxide with added fluorine, silicon oxide with added carbon, silicon oxide with added carbon and nitrogen, or silicon oxide with vacancies can be used for the insulator IS1.
  • silicon oxide and silicon oxynitride are preferred because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide with vacancies are preferred because they can easily form a region containing oxygen that is desorbed by heating.
  • resin can be used for the insulator IS1.
  • the material used for the insulator IS1 may be an appropriate combination of the insulating materials described above.
  • the conductor ME1 will be formed on the insulator IS1 in a later manufacturing process. For this reason, it is preferable to use, for example, silicon nitride as a barrier insulating film for the insulator IS1 to suppress the diffusion of oxygen and prevent the conductor ME1 from being oxidized.
  • the conductive film ME1A is a film that will become the conductor ME1 (wiring RBL) in a later process.
  • a part of the conductor ME1 also functions as one of the source and drain electrodes of the transistor MR. For this reason, it is preferable to use a highly conductive material for the conductive film ME1A.
  • a metal element selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum, or an alloy containing two or more of the above-mentioned metal elements, or an alloy combining two or more of the above-mentioned metal elements.
  • tantalum nitride titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, or an oxide containing lanthanum and nickel, for the conductive film ME1A.
  • Tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are preferred because they are conductive materials that are difficult to oxidize, or materials that maintain their conductivity even when they absorb oxygen.
  • the conductor may be, for example, a semiconductor with high electrical conductivity, such as polycrystalline silicon containing an impurity element (e.g., phosphorus or arsenic), or a silicide (e.g., nickel silicide).
  • a laminate structure may be formed by combining the above-mentioned material containing a metal element with a conductive material containing oxygen.
  • a laminate structure may be formed by combining the above-mentioned material containing a metal element with a conductive material containing nitrogen.
  • a laminate structure may be formed by combining the above-mentioned material containing a metal element with a conductive material containing oxygen and a conductive material containing nitrogen.
  • the conductor ME1 may have a first conductor and a second conductor surrounded by the first conductor.
  • the first conductor may be titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, or ruthenium oxide, which are conductive materials that have the function of suppressing the diffusion of oxygen
  • the second conductor may be a conductive material whose main component is highly conductive tungsten, copper, or aluminum.
  • the conductive film ME1A is processed into a band shape using lithography to form the conductor ME1 (see Figures 10A to 10C).
  • the conductor ME1 is formed to extend in a direction parallel to the dashed dotted line A3-A4 (Y direction).
  • the above processing can be performed using a dry etching method or a wet etching method, and the dry etching method is particularly suitable for fine processing.
  • the resist is exposed through a mask.
  • the exposed area is then removed or left using a developer to form a resist mask.
  • a conductor, semiconductor, or insulator can be processed into a desired shape by etching through the resist mask.
  • a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, or EUV (Extreme Ultraviolet) light.
  • a liquid immersion technique may be used in which a liquid (e.g., water) is filled between the substrate and the projection lens and exposure is performed.
  • an electron beam or an ion beam may be used instead of the light described above.
  • the resist mask can be removed by performing a dry etching process such as ashing, a wet etching process, a dry etching process followed by a wet etching process, or a dry etching process followed by a wet etching process.
  • a hard mask made of an insulator or conductor may be used under the resist mask.
  • an insulating or conductive film that will be the hard mask material is formed on the conductive film ME1A, a resist mask is formed on top of that, and the hard mask material is etched to form a hard mask of the desired shape.
  • Etching of the conductive film ME1A etc. may be performed after removing the resist mask, or may be performed while leaving the resist mask in place. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching.
  • the material of the hard mask does not affect subsequent processes or can be used in subsequent processes, it is not necessarily necessary to remove the hard mask.
  • the insulating film IS2A is formed on the conductor ME1 (see FIGS. 11A to 11C).
  • the insulating film IS2A can be formed using a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • a planarization process such as a CMP method may be performed on the insulating film IS2A to planarize the upper surface of the insulating film IS2A.
  • the insulating film IS2A is a film that will become the insulator IS2 in a later process.
  • the insulator IS2 also functions as an interlayer film, for example. For this reason, it is preferable that the insulator IS2 has an insulating material with a low relative dielectric constant. By using an insulating material with a low relative dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
  • the insulating film IS2A can be made of, for example, a material that can be used for the insulator IS1.
  • the semiconductor SC1 formed in a later process is a metal oxide that functions as an oxide semiconductor
  • These materials can easily form a region containing oxygen that is desorbed by heating, and can supply the desorbed oxygen to the metal oxide.
  • the carrier concentration of the metal oxide decreases at the interface and near the interface of the semiconductor SC1 that is in contact with the insulator IS2, and the interface and near the interface of the semiconductor SC1 become i-type or substantially i-type. Therefore, the interface and near the interface of the semiconductor SC1 function as a channel formation region in the transistor MR.
  • a conductive film ME2A is formed on the insulating film IS2A (see Figures 11A to 11C).
  • the conductive film ME2A is a film that will become the conductor ME2 (wiring SL) in a later process.
  • a part of the conductor ME2 also functions as the other of the source electrode or drain electrode of the transistor MR. For this reason, it is preferable to use a highly conductive material for the conductive film ME2A.
  • the conductive film ME2A can be made of, for example, a material that can be used for the conductor ME1.
  • the conductive film ME2A is processed into a band shape using lithography to form the conductive film ME2B (see Figures 12A to 12C).
  • the conductive film ME2B is formed so as to extend in a direction parallel to the dashed dotted line A1-A2 (X direction) and overlap with the conductor ME1.
  • the lithography method described in Figures 10A to 10C can be referenced for the lithography method.
  • the insulating film IS3A is formed on the conductor ME2B (see FIGS. 13A to 13C).
  • the insulating film IS3A can be formed using a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • a planarization process such as a CMP method may be performed on the insulating film IS3A to planarize the upper surface of the insulating film IS3A.
  • the insulating film IS3A is a film that will become the insulator IS3 in a later process.
  • the insulator IS3 also functions as an interlayer film, for example. For this reason, it is preferable that the insulator IS3 has an insulating material with a low relative dielectric constant. By using an insulating material with a low relative dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
  • the insulating film IS3A can be made of a material that can be used for the insulator IS1, for example.
  • the insulating film IS3A may contain impurities for the semiconductor SC1 in order to reduce the resistance of the interface of the semiconductor SC1 (described in detail below) that is in contact with the insulator IS3 and the vicinity of the interface.
  • the semiconductor SC1 is a metal oxide such as In-M-Zn oxide
  • the insulating film IS3A may contain impurities such as water, hydrogen, nitrogen, or nitride in order to reduce the resistance of the In-M-Zn oxide.
  • the insulating film IS3A contains an impurity (for example, an element or an ion) for diffusing into the silicon.
  • the impurity may be an n-type impurity (donor) such as phosphorus or arsenic.
  • the impurity may be a p-type impurity (acceptor) such as boron, aluminum or gallium.
  • a conductive film ME3A is formed on the conductive film IS3A (see Figures 13A to 13C).
  • the conductive film ME3A is a film that will become the conductor ME3 (wiring CL) in a later process.
  • a portion of the conductor ME3 also functions as one of a pair of electrodes of the capacitive element C1. For this reason, it is preferable to use a highly conductive material for the conductive film ME3A.
  • the conductive film ME3A can be made of a material that can be used for the conductor ME1, for example.
  • the conductive film ME3A may contain impurities for the semiconductor SC1 in order to reduce the resistance of the interface of the semiconductor SC1 (described in detail later) that contacts the conductor ME3 and the vicinity of the interface.
  • the semiconductor SC1 is a metal oxide such as In-M-Zn oxide
  • the conductive film ME3A may contain impurities such as water, hydrogen, nitrogen, or nitride in order to reduce the resistance of the In-M-Zn oxide.
  • the conductive film ME3A may be, for example, a metal film such as aluminum, ruthenium, titanium, tantalum, tungsten, or chromium; a nitride film such as Al-Ti nitride or titanium nitride; or an oxide film such as indium tin oxide or In-M-Zn oxide.
  • the conductive film ME3A contains an impurity (for example, an element or ion) for diffusing into the silicon.
  • the impurity may be an n-type impurity (donor) such as phosphorus or arsenic.
  • the impurity may be a p-type impurity (acceptor) such as boron, aluminum, or gallium.
  • a material that can form a metal silicide with the silicon contained in the semiconductor SC1 may be used. Examples of such materials include nickel, cobalt, molybdenum, tungsten, and titanium.
  • the conductive film ME3A may be a material with high conductivity. Specifically, for example, examples of materials with high conductivity include aluminum, copper, and silver. Alternatively, the conductive film ME3A may be a material with high heat resistance. Specifically, for example, examples of materials with high heat resistance include titanium, molybdenum, tungsten, and tantalum.
  • the conductive film ME3A is processed into a band shape including an opening using lithography to form the conductor ME3.
  • the opening is formed in the region where the conductor ME1 and the conductive film ME2B overlap (see Figures 14A to 14C).
  • the opening is formed in the region where the opening KK1 described in the first embodiment is located.
  • the conductor ME3 is formed to extend in a direction parallel to the dashed dotted line A1-A2 (X direction).
  • the lithography method described in Figures 10A to 10C can be referred to.
  • an insulating film IS4A is formed on the conductor ME3 and the insulator IS3A (see FIGS. 15A to 15C).
  • the insulating film IS4A can be formed by a deposition method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulating film IS4A is a film that will become the insulator IS4 in a later process.
  • the insulator IS4 also functions as an interlayer film, for example. For this reason, it is preferable that the insulator IS4 has an insulating material with a low relative dielectric constant. By using an insulating material with a low relative dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
  • the insulating film IS4A can be made of a material that can be used for the insulator IS1, for example.
  • a planarization process such as CMP is performed to polish the insulating film IS4A until the conductor ME3 is exposed.
  • the insulating film IS4B is formed so as to be embedded in the area of the conductive film ME3A removed in the process of Figures 14A to 14C (including the opening described in Figures 14A to 14C) (see Figures 16A to 16C).
  • the insulating film IS4B is provided in contact with the side surface of the conductor ME3 and the upper surface of the insulating film IS3A.
  • the insulating film IS2A, the conductive film ME2B, the insulating film IS3A, and the insulating film IS4B are processed by lithography to form the insulator IS2, the conductor ME2, the insulator IS3, and the insulator IS4 having the opening KK1 (see FIGS. 17A to 17C).
  • the opening KK1 is formed in a region overlapping with the opening described in FIGS. 14A to 14C. Therefore, a part of the conductor ME3A may be removed by this lithography.
  • the above processing may be performed by dry etching or wet etching, and processing by dry etching is particularly suitable for fine processing.
  • the insulating film IS2A, the conductive film ME2B, the insulating film IS3A, and the insulating film IS4B may be processed under different conditions.
  • the side surfaces of opening KK1 are shaped perpendicular to the X-Y plane, which enables a reduction in volume and high density when providing memory cells MC.
  • the side of the opening KK1 is perpendicular to the X-Y plane, but it may be tapered so that the taper angle is approximately perpendicular.
  • each of the side of the insulator IS2, conductor ME2, insulator IS3, and conductor ME3 may be tapered so that the taper angle is approximately perpendicular.
  • each of the side of the insulator IS2, conductor ME2, insulator IS3, and conductor ME3 may be tapered so that the taper angle is greater than 0° and less than 60°.
  • a tapered shape refers to a shape in which at least a portion of the side of the structure is inclined with respect to the substrate surface.
  • the angle between the inclined side and the substrate surface is referred to as the taper angle.
  • a tapered shape having a taper angle of more than 0° and less than 90° is referred to as a forward taper shape
  • a tapered shape having a taper angle of more than 90° and less than 180° is referred to as a reverse taper shape.
  • by-products generated in the above etching process may be formed in layers on the side surfaces of the opening KK1 (the side surfaces of the insulator IS2, conductor ME2, insulator IS3, and conductor ME3).
  • the layered by-products are formed between the insulator IS2, conductor ME2, insulator IS3, and conductor ME3 and the semiconductor film SC1A described below. Therefore, it is preferable to remove the layered by-products formed in contact with the insulator IS2, conductor ME2, insulator IS3, and conductor ME3.
  • a semiconductor film SC1A is formed on the conductor ME1, on the insulator IS2, on the conductor ME2, on the insulator IS3, on the conductor ME3, and on the insulator IS4 (see Figures 18A to 18C).
  • the semiconductor film SC1A is formed on the top surface of the conductor ME1, the side surface of the insulator IS2, the side surface of the conductor ME2, the side surface of the insulator IS3, and the side surface of the conductor ME3.
  • the semiconductor film SC1A is formed on the top surface of the conductor ME3 and the top surface of the insulator IS4.
  • the semiconductor film SC1A is formed on the bottom surface and inner side surface of the opening KK1, on the conductor ME3, and on the insulator IS4.
  • the semiconductor film SC1A can be formed by a film forming method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the semiconductor film SC1A is preferably formed by an ALD method.
  • the semiconductor film SC1A is preferably formed to a thin film thickness, and it is necessary to make the film thickness variation small.
  • the ALD method is a film forming method in which a precursor and a reactant (e.g., an oxidizing agent) are alternately introduced, and the film thickness can be adjusted by the number of times this cycle is repeated, so that precise film thickness adjustment is possible.
  • the semiconductor film SC1A needs to be formed with good coverage on the bottom surface and the inner side surface of the opening KK1.
  • the semiconductor film SC1A is formed with good coverage on the upper surface of the conductor ME1, the side surface of the conductor ME2, and the upper surface and side surface of the conductor ME3.
  • the deposition of the semiconductor film SC1A is not limited to the ALD method.
  • a sputtering method may also be used.
  • the semiconductor film SC1A is a film that will become the semiconductor SC1 in a later process.
  • a part of the semiconductor SC1 functions as a channel formation region of the transistor MR that will be formed in a later process.
  • Another part of the semiconductor SC1 may function as one of a pair of electrodes of the capacitive element C1 that will be formed in a later process.
  • the semiconductor film SC1A can be, for example, a metal oxide that functions as an oxide semiconductor.
  • the transistor MR is an OS transistor.
  • the metal oxide preferably contains at least indium or zinc.
  • the metal oxide contains indium and zinc.
  • the element M is contained.
  • the element M one or more selected from aluminum, gallium, silicon, yttrium, tin, copper, vanadium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt, and antimony can be used.
  • the element M is one or more of aluminum, gallium, yttrium, and tin. It is further preferable that the element M contains one or both of gallium and tin.
  • In-Ga-Zn oxide for the semiconductor film SC1A.
  • it is more preferable to use a metal oxide having a composition of In:Ga:Zn 1:1:1 [atomic ratio] or a composition close thereto, a composition of 4:2:3 [atomic ratio] or a composition close thereto, or a composition of 3:1:2 [atomic ratio] or a composition close thereto.
  • the metal oxide preferably has a laminated structure of multiple oxide layers with different atomic ratios of each metal atom.
  • a first metal oxide and a second metal oxide formed on the first metal oxide as metal oxides.
  • the ratio of the number of atoms of element M contained in the first metal oxide to the number of atoms of all elements constituting the first metal oxide is higher than the ratio of the number of atoms of element M contained in the second metal oxide to the number of atoms of all elements constituting the second metal oxide.
  • the atomic ratio of element M contained in the first metal oxide to In is higher than the atomic ratio of element M contained in the second metal oxide to In.
  • the energy of the conduction band minimum of the first metal oxide is higher than the energy of the conduction band minimum of the second metal oxide.
  • the electron affinity of the first metal oxide is smaller than the electron affinity of the second metal oxide.
  • the energy level of the conduction band minimum changes smoothly.
  • the energy level of the conduction band minimum at the junction between the first metal oxide and the second metal oxide changes continuously or is a continuous junction.
  • the first metal oxide and the second metal oxide have a common element other than oxygen (as the main component), so that a mixed layer with a low density of defect levels can be formed.
  • the second metal oxide is In-Ga-Zn oxide (indium-gallium-zinc oxide)
  • the first metal oxide can be In-Ga-Zn oxide, Ga-Zn oxide, or gallium oxide.
  • a composition close thereto includes a range of ⁇ 30% of the desired atomic ratio.
  • the main carrier path is the second metal oxide.
  • the metal oxide may have a laminated structure of the second metal oxide and the first metal oxide formed on the second metal oxide. This configuration can suppress an increase in contact resistance between the conductor ME1 or conductor ME2 and the metal oxide. Also, damage to the second metal oxide caused by the deposition of the insulator GI1 can be reduced.
  • the oxygen concentration may be reduced in the vicinity of the conductor in the semiconductor SC1.
  • a metal compound layer containing the metal contained in the conductor and components of the semiconductor SC1 may be formed in the vicinity of the conductor in the semiconductor SC1. In such a case, the carrier density increases in the region of the metal semiconductor SC1 in the vicinity of the conductor, and the region becomes a low resistance region.
  • a sacrificial layer (not shown) is formed on the semiconductor film SC1A so as to fill the opening KK1.
  • a planarization process such as CMP is then performed to polish the sacrificial layer and the semiconductor film SC1A until the conductor ME3 and the insulator IS4 are exposed.
  • the sacrificial layer buried in the opening KK1 is then removed (see Figures 19A to 19C). This provides the semiconductor SC1 in contact with the inner side surface of the opening KK1.
  • the semiconductor film SC1A can be, for example, a material containing silicon.
  • the silicon include amorphous silicon (sometimes called hydrogenated amorphous silicon), microcrystalline silicon, polycrystalline silicon, and single crystal silicon.
  • the semiconductor region in which the semiconductor film SC1A is formed changes to a low resistance region at the interfaces in contact with the conductors ME1, ME2, and ME3, and in the vicinity thereof. As a result, a low resistance region and a semiconductor region are formed in the semiconductor SC1, and therefore the transistor MW can be a Si transistor.
  • the semiconductor film SC1A is described as including a metal oxide that functions as an oxide semiconductor.
  • the insulator GI1 and conductive film ME4A are formed in this order on the conductor ME3, the insulator IS4, and the semiconductor SC1.
  • the conductive film ME4A is formed so as to fill the opening KK1 (see Figures 20A to 20C).
  • the insulator GI1 is formed on the upper surface of the semiconductor SC1, the upper surface of the conductor ME3, and the upper surface of the insulator IS4, and then the conductive film ME4A is formed on the upper surface of the insulator GI1 so as to fill the opening KK1.
  • a transistor MR is formed in a region including conductor ME1, conductor ME2, semiconductor SC1, insulator GI1, and conductive film ME4A.
  • a capacitive element C1 is formed in a region including conductor ME3, semiconductor SC1, insulator GI1, and conductive film ME4A.
  • a transistor MD may be formed in a region including conductor ME2, conductor ME3, insulator IS3, semiconductor SC1, insulator GI1, and conductive film ME4A.
  • the insulator GI1 functions as a gate insulating film for the transistor MR.
  • the insulator GI1 also functions as a dielectric sandwiched between a pair of electrodes of the capacitance element C1.
  • insulator GI1 a single layer or a multilayer of an insulator containing a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba,Sr)TiO 3 (BST) for the insulator GI1.
  • a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba,Sr)TiO 3 (BST) for the insulator GI1.
  • an oxide having aluminum and hafnium, an oxynitride having aluminum and hafnium, an oxide having silicon and hafnium, an oxynitride having silicon and hafnium, or a nitride having silicon and hafnium may be used as an insulator with a high relative dielectric constant.
  • the insulator GI1 may be an insulating layer formed by stacking the above-mentioned high-k material with silicon oxide or silicon oxynitride. This allows an insulating layer that has a high dielectric constant and is also thermally stable to be used as the gate insulating film of the transistor MR.
  • microwave treatment refers to treatment using an apparatus having a power source that generates high-density plasma using microwaves, for example.
  • microwave refers to electromagnetic waves having a frequency of 300 MHz or more and 300 GHz or less.
  • microwave treatment may be performed at the stage where a part of the insulating film GI1 is formed.
  • the microwave treatment may be performed at the stage where the silicon oxide film or the silicon oxynitride film is formed.
  • microwave processing can use high frequency waves such as microwaves or RF, oxygen plasma, oxygen radicals, and the like.
  • a microwave processing device having a power source that generates high density plasma using microwaves for example.
  • the frequency of the microwave processing device may be 300 MHz or more and 300 GHz or less, preferably 2.4 GHz or more and 2.5 GHz or less, for example, 2.45 GHz.
  • the power of the power source that applies microwaves of the microwave processing device may be 1000 W or more and 10000 W or less, preferably 2000 W or more and 5000 W or less.
  • the microwave processing device may have a power source that applies RF to the substrate side.
  • oxygen ions generated by high density plasma can be efficiently guided into the semiconductor SC1, which is a metal oxide.
  • the semiconductor SC1 which is a metal oxide.
  • VOH contained in the region of the semiconductor SC1 can be separated and hydrogen can be removed from the region.
  • VOH contained in the region can be reduced.
  • oxygen radicals generated by the oxygen plasma to the oxygen vacancies formed in the region, it is possible to further reduce the oxygen vacancies in the region and to lower the carrier concentration.
  • the conductive film ME4A is a film that will become the conductor ME4 (node FN or part of node FN) in a later process.
  • the conductor ME4 also functions as the gate electrode of the transistor MR and the other of the pair of electrodes of the capacitive element C1. For this reason, it is preferable to use a highly conductive material for the conductive film ME4.
  • the conductive film ME4A can be made of, for example, a material that can be used for the conductor ME1.
  • the conductive film ME4A is processed using lithography to form a conductive film ME4B so that a portion of the insulator GI1 is exposed.
  • the conductive film ME4B is processed so that the side surface of the conductive film ME4B overlaps with the inside of the region of the opening KK1 (see Figures 21A to 21C).
  • the lithography method can be referred to as described in Figures 10A to 10C.
  • an insulating film IS5A is formed on the insulator GI1 and on the conductive film ME4B (see FIGS. 22A to 22C).
  • the insulating film IS5A can be formed by a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulating film IS5A is a film that will become the insulator IS5 in a later process.
  • the insulator IS5 also functions as an interlayer film, for example. For this reason, it is preferable that the insulator IS5 has an insulating material with a low relative dielectric constant. By using an insulating material with a low relative dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
  • the insulating film IS5A can be made of a material that can be used for the insulator IS1, for example.
  • the conductor ME5 will be formed on the insulator IS5 in a later manufacturing process. For this reason, it is preferable to use, for example, silicon nitride for the insulator IS5 as a barrier insulating film that suppresses the diffusion of oxygen in order to prevent the conductor ME5 from being oxidized.
  • a planarization process such as CMP is performed to polish the insulating film IS5A and the conductive film ME4B to form the insulator IS5 and the conductor ME4 (see Figures 23A to 23C). This makes it easy to form wiring electrically connected to the memory cell MC and circuit elements such as the transistor MW above the insulator IS5 and the conductor ME4.
  • a transistor MR and a capacitance element C1 can be provided in layer L1.
  • a transistor MD may be provided above the transistor MR and below the capacitance element C1.
  • a conductive film ME5A is formed on the insulator IS5 and the conductive film ME4 (see Figures 24A to 24C).
  • the conductive film ME5A can be formed by a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the conductive film ME5A is a film that will become the conductor ME5 (node FN or part of node FN) in a later process.
  • the conductor ME5 also functions as one of the source and drain electrodes of the transistor MW. For this reason, it is preferable to use a highly conductive material for the conductive film ME5.
  • the conductive film ME5A can be made of, for example, a material that can be used for the conductor ME1.
  • the conductive film ME5A is processed using lithography to form the conductor ME5 so that a portion of the insulator IS5 is exposed.
  • the conductor ME5 is processed so as to overlap the conductor ME4 (see Figures 25A to 25C).
  • the lithography method can be referred to as described in Figures 10A to 10C.
  • an insulating film IS6A and a conductive film ME6A are formed in this order on the insulator IS5 and the conductive film ME5 (see FIGS. 26A to 26C).
  • the insulating film IS6A and the conductive film ME6A can be formed by using a film forming method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulating film IS6A is a film that will become the insulator IS6 in a later process.
  • the insulator IS6 also functions as an interlayer film, for example. For this reason, it is preferable that the insulator IS6 has an insulating material with a low relative dielectric constant. By using an insulating material with a low relative dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
  • the insulating film IS6A can be made of, for example, a material that can be used for the insulator IS1.
  • the semiconductor SC2 formed in a later process is a metal oxide that functions as an oxide semiconductor
  • silicon oxide, silicon oxynitride, or silicon oxide having vacancies for the insulating film IS6A.
  • the carrier concentration of the metal oxide decreases at the interface of the semiconductor SC2 that is in contact with the insulator IS6 and in the vicinity of the interface, and the interface of the semiconductor SC2 and in the vicinity of the interface become i-type or substantially i-type. Therefore, the interface of the semiconductor SC2 and the vicinity of the interface function as a channel formation region in the transistor MW.
  • the conductive film ME6A is a film that will become the conductor ME6 (wiring WBL) in a later process.
  • a part of the conductor ME6 also functions as the other of the source electrode or drain electrode of the transistor MW. For this reason, it is preferable to use a highly conductive material for the conductive film ME6.
  • the conductive film ME6A can be made of, for example, a material that can be used for the conductor ME1.
  • the conductive film ME6A is processed into a band shape using lithography to form the conductive film ME6B (see Figures 27A to 27C).
  • the conductive film ME6B is formed so as to extend in a direction parallel to the dashed dotted line A3-A4 (Y direction) and overlap with the conductor ME5.
  • the lithography method described in Figures 10A to 10C can be referenced for the lithography method.
  • the insulating film IS6A and the conductive film ME6B are processed using lithography to form the insulator IS6 and the conductor ME5 having the opening KK2 (see Figures 28A to 28C).
  • the opening KK2 is formed in a region overlapping the conductor ME5.
  • the opening KK2 is an opening with the conductor ME5 as the bottom surface.
  • the above processing can be performed using a dry etching method or a wet etching method, and processing using a dry etching method is particularly suitable for fine processing.
  • the processing of the insulator IS6 and the conductive film ME6B may be performed under different conditions.
  • the side of the opening KK2 may be tapered with a taper angle.
  • the side of each of the insulator IS6 and the conductor ME6 may be tapered with a taper angle of 45° or more and 90° or less.
  • a semiconductor film SC2A is formed on the conductor ME5, on the insulator IS6, and on the conductor ME6 (see Figures 29A to 29C). Specifically, inside the opening KK2, the semiconductor film SC2A is formed on the upper surface of the conductor ME5, on the side of the insulator IS6, and on the side of the conductor ME6. Outside the opening KK2, the semiconductor film SC2A is formed on the upper surface of the conductor ME6 and on the upper surface of the insulator IS6. In other words, the semiconductor film SC2A is formed on the bottom surface and inner side surface of the opening KK2, the upper surface and side surface of the conductor ME6, and the side surface of the insulator IS6.
  • the semiconductor film SC2A can be formed using a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method. It is preferable to form the semiconductor film SC2A using the ALD method.
  • a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the explanation of the ALD method for forming the semiconductor film SC1A can be referred to for the ALD method for forming the semiconductor film SC2B.
  • the semiconductor film SC2A is a film that will become the semiconductor SC2 in a later process.
  • a portion of the semiconductor SC2 functions as a channel formation region for the transistor MW that will be formed in a later process.
  • the semiconductor film SC2A can be made of, for example, a material that can be used for the semiconductor SC1. Therefore, the transistor MW can be an OS transistor or a Si transistor.
  • the semiconductor film SC2A is processed using lithography to form the semiconductor SC2 so that a part of the insulator IS6 and a part of the conductor ME6 are exposed.
  • the semiconductor SC2 is processed so as to overlap with the conductor ME5 (see Figures 30A to 30C).
  • the lithography method can be referred to as described in Figures 10A to 10C.
  • the insulator GI2 and the conductive film ME7A are deposited in this order on the insulator IS6, the conductive film ME6, and the semiconductor SC2 (see Figures 31A to 31C).
  • the conductive film ME7A is deposited so as to fill the opening KK2.
  • the deposition of the insulator GI2 and the conductive film ME7A can be performed using a deposition method such as, for example, a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulator GI2 functions as a gate insulating film for the transistor MW.
  • the insulator GI2 can be made of a material that can be used for the insulator GI1.
  • the semiconductor SC2 contains a metal oxide that functions as an oxide semiconductor
  • the semiconductor SC2A covered with the insulator GI2 may be subjected to microwave treatment, similar to the semiconductor SC1.
  • the conductors ME5 and ME6 shield the layer L1 from the effects of microwaves or high frequencies such as RF, oxygen plasma, etc., so the effect of the microwave treatment may not reach the layer L1.
  • the conductive film ME7A is a film that will become the conductor ME7 (wiring WWL) in a later process.
  • a part of the conductor ME7 also functions as the gate electrode of the transistor MW. For this reason, it is preferable to use a highly conductive material for the conductive film ME7.
  • the conductive film ME7A can be made of a material that can be used for the conductor ME1, for example.
  • the conductive film ME7A is processed into a band shape using lithography to form the conductive film ME7 (see Figures 32A to 32C).
  • the conductive film ME7 is formed so as to extend in a direction parallel to the dashed dotted line A1-A2 (X direction) and overlap with the conductor ME5.
  • the lithography method described in Figures 10A to 10C can be referenced for the lithography method.
  • a film of insulator IS7 is formed on insulator GI2 and conductor ME7 (see Figures 2A to 2C).
  • Insulator IS7 is, for example, a film that functions as an interlayer film. Therefore, it is preferable that insulator IS7 has an insulating material with a low relative dielectric constant. By using an insulating material with a low relative dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
  • the material that can be used for the insulator IS1 can be used as the insulator IS7.
  • the conductor ME7 is formed below the insulator IS7. For this reason, it is preferable to use, for example, silicon nitride as a barrier insulating film for the insulator IS7 to suppress the diffusion of oxygen in order to prevent the conductor ME7 from being oxidized.
  • a transistor MW can be provided in layer L2. Furthermore, by forming layers L1 and L2, the memory cell MC shown in Figures 2A to 2C can be manufactured.
  • the manufacturing method of the semiconductor device of one embodiment of the present invention is not limited to the above.
  • the manufacturing method may be changed as appropriate. Even if the configuration of the semiconductor device is changed due to a change in the manufacturing method, the semiconductor device can be considered as one embodiment of the present invention.
  • the memory cell MC shown in FIGS. 33A to 33C is a modified example of the memory cell MC of FIGS. 2A to 2C, and has a configuration in which the taper angle of the opening KK2 in the memory cell MC of FIGS. 2A to 2C is set to 90°.
  • the memory cell MC shown in Figures 33A to 33C can be fabricated, for example, by setting the taper angle of the opening KK2 to 90° with respect to the substrate (not shown) in the fabrication process of the memory cell MC described in Figures 28A to 28C.
  • the taper angle of the opening KK2 By setting the taper angle of the opening KK2 to 90°, the area required to form the opening KK2 can be reduced, thereby making it possible to reduce the area of the memory cell MC.
  • the memory cell MC shown in FIGS. 34A to 34C is a modification of the memory cell MC shown in FIGS. 2A to 2C, and has a configuration in which the insulator IS6 is planarized in the region other than the opening KK2.
  • the memory cell MC shown in Figures 34A to 34C can be obtained, for example, by forming an insulating film IS6A in the manufacturing process of the memory cell MC described in Figures 26A to 26C, and then polishing the insulating film IS6A by a planarization process such as a CMP method.
  • the insulating film IS6A is processed into the insulating film IS6B by a planarization process such as a CMP method (see Figures 35A to 35B). Thereafter, in the manufacturing process of the memory cell MC of Figures 26A to 26C, a conductive film ME6A is formed, and the manufacturing process of Figures 27A to 27C and subsequent steps are subsequently performed, thereby making it possible to manufacture the memory cell MC shown in Figures 33A to 33C.
  • the memory cell MC shown in Figures 36A to 36C is a modified example of the memory cell MC of Figures 2A to 2C, and has a configuration in which, when viewed in a plan view, the area of the conductor ME4 formed on the insulator GI1 in the memory cell MC of Figures 2A to 2C is increased.
  • the memory cell MC shown in Figures 36A to 36C can be fabricated, for example, by processing the memory cell MC of Figures 21A to 21C so that the conductor ME4 is formed above the conductor ME3 and the insulator IS4.
  • the capacitance value of the capacitance element C1 can be increased by widening the area where the conductors ME3 and ME4 overlap. By increasing the capacitance value of the capacitance element C1, for example, the data retention time of the memory cell MC can be extended.
  • the memory cell MC shown in Figures 37A to 37C can be obtained, for example, by performing a process of providing a conductor MEP after the manufacturing process of the memory cell MC shown in Figures 23A to 23C.
  • an insulator ISP that functions as an interlayer film is formed.
  • an opening is formed in the insulator ISP in the area that overlaps with the conductor ME4 using lithography.
  • the conductor MEP is formed so as to fill the opening, and then a planarization process such as CMP is performed to polish the insulator ISP until it is exposed.
  • a layer L2 is formed so that a conductor ME5 is provided on the conductor MEP, thereby making it possible to manufacture the memory cell MC shown in Figures 37A to 37C.
  • the margin of the region in which the transistor MW is fabricated can be increased.
  • the transistor MW that is electrically connected to the capacitance element C1 can be fabricated. In other words, the yield of memory cells MC can be increased.
  • the conductor MEP may be formed by, for example, sputtering, CVD, MBE, PLD, or ALD.
  • the conductor MEP may be made of, for example, a material that can be used for the conductor ME1.
  • the conductor MEP is shown in FIGS. 37B and 37C as having a two-layer laminated structure, the present invention is not limited to this.
  • the conductor MEP may be a single layer, or may be a laminated structure of three or more layers.
  • the insulator ISP functions as an interlayer film. Therefore, it is preferable that the insulator ISP has an insulating material with a low relative dielectric constant. By using an insulating material with a low relative dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
  • the insulator ISP may be formed by, for example, sputtering, CVD, MBE, PLD, or ALD.
  • the insulator ISP may be formed from, for example, a material that can be used for the insulator IS1.
  • the memory cell MC shown in Figures 38A to 38C is a modification of the memory cell MC of Figures 2A to 2C, and has a configuration in which a conductor MS1 functioning as a hard mask is provided on the upper surface of a conductor ME3.
  • the memory cell MC shown in Figures 38A to 38C can be obtained, for example, by performing a process of providing a conductor MS1 as a hard mask after the manufacturing process of the memory cell MC in Figures 13A to 13C.
  • a conductor MS1 is formed as a hard mask material to be used in a subsequent lithography method.
  • the lithography method is used to form an opening KK1, as in FIGS. 14A to 14C.
  • the memory cell MC shown in FIGS. 38A to 38C can be manufactured by carrying out the same procedure as in the manufacturing method of the memory cell MC of FIGS. 2A to 2C.
  • conductor MS1 as a hard mask material on the upper surface of conductor ME3
  • conductor ME3 can be protected from chemicals used in the etching process in the lithography method shown in Figures 14A to 14C.
  • conductor MS1 may be treated as an auxiliary electrode for conductor ME3.
  • conductor MS1 it is preferable to use a material for conductor MS1 that has a lower resistivity than conductor ME3. This allows the resistance value of conductor ME3 (wiring CL) to be lowered, thereby reducing the power consumption of memory cell MC.
  • conductor MS1 roughly coincides with the side of conductor ME3.
  • conductor MS1 and conductor ME3 can be considered to constitute a conductor having a layered structure.
  • the conductor MS1 may be formed by a method such as sputtering, CVD, MBE, PLD, or ALD. It is also preferable that the conductor MS1 is formed in the same film forming apparatus as the conductor ME3.
  • the conductor MS1 may be removed by performing a planarization process such as the CMP method shown in FIGS. 19A to 19C in a process subsequent to the process shown in FIGS. 14A to 14C.
  • the memory cell MC shown in Figures 39A to 39C is a modified example of the memory cell MC in Figures 2A to 2C, and has a configuration in which the conductor ME5 is formed not only on the conductor ME4 but also on the insulator GI1.
  • the memory cell MC shown in Figures 39A to 39C can be fabricated by polishing the conductive film ME4A until the insulator GI1 is exposed using a planarization process such as a CMP process instead of the lithography process used in the fabrication process of the memory cell MC in Figures 21A to 21C.
  • a planarization process such as a CMP process instead of the lithography process used in the fabrication process of the memory cell MC in Figures 21A to 21C.
  • the memory cell MC shown in Figures 39A to 39C does not require the formation of an insulator IS5, so the manufacturing process can be shortened compared to the memory cell MC shown in Figures 2A to 2C.
  • the memory cell MC shown in FIGS. 40A to 40C is a modification of the memory cell MC shown in FIGS. 2A to 2C, and has a configuration in which an end of a semiconductor SC1 is formed to be located on the upper surface of a conductor ME3.
  • the memory cell MC shown in Figures 40A to 40C can be fabricated by processing the semiconductor film SC1A using lithography after the fabrication process of the memory cell MC in Figures 18A to 18C (see Figures 41A to 41C). After the fabrication process of Figures 41A to 41C, the fabrication process of the memory cell MC in Figures 20A to 20C and subsequent steps can be performed.
  • a sacrificial layer may be formed on the semiconductor film SC1A so as to fill the opening KK1, and the sacrificial layer may be removed after the lithography method to form the semiconductor SC1 shown in Figures 41A to 41C.
  • the semiconductor film SC1A is processed into the semiconductor SC1 by a planarization process, while in the memory cell MC of Figures 40A to 40C, the semiconductor film SC1A is processed into the semiconductor SC1 by a lithography method so as to be formed on the bottom and inner side surfaces of the opening KK1 and on a part of the conductor ME3.
  • the method of processing the semiconductor film SC1A into the semiconductor SC1 is not limited to the manufacturing method of the memory cell MC of Figures 2A to 2C, for example, and may be modified as appropriate.
  • the memory cell MC shown in FIGS. 42A to 42C is a modification of the memory cell MC shown in FIGS. 40A to 40C, and is configured so that the end of the insulator GI1 is located on the upper surface of the semiconductor SC1.
  • an insulator GI1 is formed on the semiconductor film SC1A (see Figures 43A to 43C).
  • the semiconductor film SC1A and the insulator GI1 are processed using lithography so that the end of the semiconductor SC1 is located on the conductor ME3 or the insulator IS4 (see Figures 44A to 44C).
  • the fabrication process of the memory cell MC in Figures 20A to 20C and subsequent steps are performed to fabricate the memory cell MC in Figures 42A to 42C.
  • a sacrificial layer may be formed on the insulator GI1 so as to fill the opening KK1, and after the lithography method, the sacrificial layer may be removed to form the semiconductor SC1 and insulator GI1 shown in Figures 42A to 42C.
  • the memory cell MC shown in Figures 45A to 45C is a further modified example of the memory cell MC of Figures 42A to 42C, and is configured such that a conductor ME4, an insulator GI1, and a semiconductor SC1 located above an opening KK1 are processed together by a lithography method.
  • an insulator GI1 and a conductive film ME4A are formed in sequence on the semiconductor film SC1A (see Figures 46A to 46C).
  • the semiconductor film SC1A, the insulator GI1, and the conductive film ME4A are processed using a lithography method so that the end of the semiconductor SC1 is located on the conductor ME3 or the insulator IS4 (see Figures 47A to 47C).
  • the manufacturing process of the memory cell MC of Figures 22A to 22C and subsequent steps are performed to manufacture the memory cell MC of Figures 45A to 45C.
  • the memory cell MC shown in Figures 48A to 48C is a further modified example of the memory cell MC of Figures 45A to 45C, and is configured such that an insulator IB3 is provided on the upper surface of the conductor ME3, the upper surface of the insulator IS4, the side surface of the semiconductor SC1, the side surface of the insulator GI1, and the side surface of the conductor ME4.
  • an insulator IB3 is formed on the top surface of the conductor ME3, the top surface of the insulator IS4, the side surface of the semiconductor SC1, the side surface of the insulator GI1, and the side and top surface of the conductor ME4, and an insulator IS5A is formed on the insulator IB3 (see Figures 49A to 49C).
  • the manufacturing process of the memory cell MC of Figures 23A to 23C and subsequent processes are performed to manufacture the memory cell MC of Figures 48A to 48C.
  • the insulator IB3 preferably functions as a barrier insulating film that suppresses impurities such as water, hydrogen, nitrogen, and oxygen contained in the insulator IS5 from being mixed into the conductor ME3, the conductor ME4, and the semiconductor SC1. Therefore, the insulator IB3 is preferably made of an insulating material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (e.g., N 2 O, NO, or NO 2 ), and copper atoms (through which the above impurities are difficult to penetrate). Alternatively, it is preferable to use an insulating material that has a function of suppressing the diffusion of oxygen (e.g., one or both of oxygen atoms and oxygen molecules) (through which the above oxygen is difficult to penetrate).
  • oxygen e.g., one or both of oxygen atoms and oxygen molecules
  • Insulators having the function of suppressing the permeation of impurities such as water and hydrogen and oxygen may be, for example, insulators containing one or more selected from boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, and tantalum, used in a single layer or in a multilayer.
  • insulators having the function of suppressing the permeation of impurities such as water and hydrogen and oxygen may be, for example, metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide.
  • insulators having the function of suppressing the permeation of impurities such as water and hydrogen and oxygen may be, for example, oxides containing aluminum and hafnium (hafnium aluminate).
  • Examples of insulators that have the function of suppressing the permeation of impurities such as water and hydrogen, and oxygen include metal nitrides such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon oxynitride, and silicon nitride.
  • the insulator IB3 it is preferable to use aluminum oxide or silicon nitride for the insulator IB3. This makes it possible to prevent impurities such as water and hydrogen from diffusing from the insulator IB3 to the capacitive element C1 and the transistor MR.
  • the insulator IB3 may be formed by a method such as sputtering, CVD, MBE, PLD, or ALD.
  • a barrier insulating film similar to insulator IB3 may be provided in another location.
  • insulator IB1 may be provided on insulator IS1 as a barrier insulating film similar to insulator IB3. This makes it possible to prevent impurities such as water, hydrogen, nitrogen, and oxygen contained in insulator IS1 from being mixed into conductor ME1, semiconductor SC1, conductor ME2, and the like, which are located above insulator IS1.
  • an insulator IB4 may be provided on the insulator IS5 and on the conductor ME5 as a barrier insulating film similar to the insulator IB3.
  • the insulator IB4 includes the area of the opening KK2. This makes it possible to prevent impurities such as water, hydrogen, nitrogen, and oxygen contained in the insulator IS5 from being mixed into the conductor ME5, semiconductor SC2, conductor ME6, etc., which are located above the insulator IS5.
  • an insulator IB5 may be provided on the insulator IS6 as a barrier insulating film similar to the insulator IB3.
  • the insulator IB5 includes the area of the opening KK2. This makes it possible to suppress the intrusion of impurities such as water, hydrogen, nitrogen, and oxygen from below the conductor ME6.
  • the provision of a barrier insulating film can suppress the diffusion of impurities into conductors and semiconductors.
  • the memory cell MC shown in Figures 53A to 53C is a modified example of the memory cell MC of Figures 2A to 2C, in which the conductor that functions as the gate electrode of transistor MR and the other of the pair of electrodes of capacitance element C1 has a stacked structure of conductor ME4 and conductor ME4S.
  • the memory cell MC shown in Figures 53A to 53C has a configuration in which, for example, a conductor ME4 with high film-covering properties is formed on the bottom surface and inner side surface of the opening KK1, and a conductor ME4S with high conductivity is formed on the conductor ME4. Therefore, the conductor ME4S functions as an auxiliary electrode for the conductor ME4.
  • the conductor ME4S may be formed by, for example, sputtering, CVD, MBE, PLD, or ALD. It is preferable to use, for example, a material that can be used for the conductor ME1 and has a lower resistivity than the conductor ME4 for the conductor ME4S.
  • an auxiliary electrode similar to conductor ME4S may be provided in another location.
  • conductor ME7S may be provided on conductor ME7 as an auxiliary electrode similar to conductor ME4S.
  • conductors ME2S and ME6S may be provided on conductors ME2 and ME6, respectively, as auxiliary electrodes similar to conductor ME4S.
  • the deposition method of conductors ME2S, ME6S and ME7S may be, for example, sputtering, CVD, MBE, PLD or ALD.
  • conductor ME2S it is preferable to use a material that has a lower resistivity than conductor ME2, among materials that can be used for conductor ME1.
  • conductor ME6S it is preferable to use a material that has a lower resistivity than conductor ME6, among materials that can be used for conductor ME1.
  • conductor ME7S it is preferable to use a material that has a lower resistivity than conductor ME7, among materials that can be used for conductor ME1.
  • the memory cell MC in Figures 53A to 53C, the memory cell MC in Figures 54A to 54C, and the memory cell MC in Figures 55A to 55C by providing an auxiliary electrode on the conductor, the electrical resistance of the wiring including the conductor and the auxiliary electrode can be reduced, and the power consumption of the memory cell MC can be reduced.
  • the memory cell MC shown in FIGS. 56A to 56C is a modification of the memory cell MC in FIGS. 2A to 2C, and differs from the memory cell MC in FIGS. 2A to 2C in that the conductor ME5 is not provided.
  • the memory cell MC in Figures 56A to 56C has a configuration in which, for example, an insulating film IS6A and a conductive film ME6A are formed in this order on an insulator IS5 and a conductor ME4, and an opening KK2 is provided in the region of each of the insulating film IS6A and the conductive film ME6A that overlaps with the conductor ME4.
  • the memory cell MC of Figures 56A to 56C is different from the memory cell MC of Figures 2A to 2C in that it does not have a conductor ME5, so the manufacturing process of the memory cell MC of Figures 56A to 56C can be shorter than the manufacturing process of the memory cell MC of Figures 2A to 2C.
  • the modified example of the memory cell MC described above can also be configured without providing the conductor ME5.
  • the memory cell MC shown in Figures 57A to 57C can be manufactured.
  • the memory cell MC shown in Figures 58A to 58C can be fabricated.
  • the memory cell MC shown in Figures 39A to 39C can be fabricated.
  • the memory cell MC shown in Figures 59A to 59C can be fabricated.
  • the memory cell MC shown in Figures 60A to 60C can be fabricated.
  • the conductor ME4 has a large area in order to make it easier to form the semiconductor SC2 on the conductor ME4 (more precisely, to make it easier to form an opening KK2 in the region of the insulator IS6 that overlaps with the conductor ME4).
  • the conductor ME4S by forming the conductor ME4S to have a large area, as in the memory cell MC shown in Figures 61A to 61C, poor connection between the conductor ME4 and the semiconductor SC2 can be prevented.
  • FIGS. 62A to 62C show an example of a memory cell MC configuration in which the conductor ME4 and the semiconductor SC2 are easily in contact without providing the conductor ME5.
  • the memory cell MC shown in FIG. 62A to 62C is a modified example of the memory cell MC in FIG. 2A to 2C, in which a conductor MEQ is provided on the conductor ME4 and on the insulator GI1, and a transistor MW is formed on the conductor MEQ.
  • an opening is formed in the insulator IS5A in a region including the conductor ME4. Note that, in a planar view, the area of the opening is preferably larger than that of the conductor ME4 (not shown).
  • a conductor MEQ is formed so as to fill the opening, and then polished by a planarization process until the insulator IS5 is exposed. Thereafter, the fabrication process of the memory cell MC of Figures 26A to 26C and subsequent steps are performed to fabricate the memory cell MC of Figures 62A to 62C.
  • the conductor MEQ may be formed by, for example, sputtering, CVD, MBE, PLD, or ALD.
  • the conductor MEQ may be made of, for example, a material that can be used for the conductor ME1. Note that in Figures 60B and 60C, the conductor MEQ is shown as having a two-layer laminated structure, but the present invention is not limited to this.
  • the conductor MEQ may be a single layer, or may be a laminated structure of three or more layers.
  • the memory cell MC shown in Figures 63A to 63C is a further modified example of the memory cell MC of Figures 60A to 60C ( Figures 61A to 61C), and differs from the memory cell MC of Figures 60A to 60C ( Figures 61A to 61C) in that the conductor ME4S inside the opening KK1 is instead embedded with a semiconductor SC2 of the transistor MW.
  • the conductive film that will become the insulator GI1 and the conductor ME4 is formed in order from the bottom.
  • the conductive film is formed by lithography, leaving only the inside of the opening KK1, a part on the conductor ME3, and a part on the conductor IS4, to form the conductor ME4.
  • an insulating film that will become the insulator IS6 is formed on the conductor ME4 and on the insulator GI1, and a conductive film that will become the conductor ME6 is formed on the insulating film that will become the insulator IS6.
  • the conductive film that will become the conductor ME6 is processed by lithography to become a wiring extending in the Y direction. Then, an opening is formed by lithography in the conductive film that will become the conductor ME6 and the insulating film that will become the insulator IS6 in the area that overlaps with the opening KK1. In layer L1, the opening is the bottom and side of conductor ME4. This processing also forms insulator IS6 and conductor ME6.
  • semiconductor SC1 is deposited so as to fill layer L1 in the opening and to be located on the side of insulator IS6 and the side and top of conductor ME6. Thereafter, the memory cell MC of FIGS. 63A to 63C can be fabricated by continuing the fabrication process of memory cell MC of FIGS. 30A to 30C and subsequent steps.
  • the memory cell MC shown in Figures 63A to 63C does not require the formation of the conductor ME4S and the insulator IS5, so the manufacturing process can be shortened compared to the memory cell MC in Figures 60A to 60C ( Figures 61A to 61C).
  • the memory cell MC shown in Figures 64A to 64C is a modified example of the memory cell MC of Figures 2A to 2C, and has a configuration in which a conductor MB3 that functions as an auxiliary electrode is formed under the conductor ME3.
  • a conductive film MB3B that becomes the conductor MB3 is formed between the insulating film IS3A and the conductive film ME3A (see Figures 65A to 65C).
  • the conductive film MB3B is obtained by forming a conductive film that becomes the conductive film MB3B on the insulator IS3A and processing the conductive film by a lithography method.
  • the conductive film ME3A is processed into a strip shape including an opening to form the conductor ME3. In particular, the opening is formed in the region where the conductor ME1 and the conductive film ME2B overlap (see Figures 66A to 66C).
  • an insulating film IS4A is formed on the insulating film IS3A and on the conductor ME3 (not shown).
  • the insulating film IS4A is polished using a planarization process such as a CMP method until the conductor ME3 is exposed (not shown).
  • the insulating film IS2A, the conductive film ME2B, the conductor MB3B, the insulating film IS3A, and the insulating film IS4B are processed using lithography to form the insulator IS2, the conductor ME2, the conductor MB3, the insulator IS3, and the insulator IS4 having the opening KK1 (see Figures 67A to 67C).
  • the memory cell MC of Figures 64A to 64C can be fabricated by continuing the fabrication process of the memory cell MC of Figures 18A to 18C and subsequent steps.
  • a conductor MB3 that functions as an auxiliary electrode is formed below the conductor ME3, but a semiconductor device according to one aspect of the present invention may also be configured such that an auxiliary electrode is formed above the conductor ME3.
  • the memory cell MC shown in Figures 68A to 68C is a modified example of the memory cell MC in Figures 2A to 2C, and has a configuration in which a conductor MT3 that functions as an auxiliary electrode is formed on top of the conductor ME3.
  • a conductive film MT3B that will become the conductor MT3 is formed on the insulating film IS4B and on the conductor ME3 (see Figures 69A to 69C).
  • the conductive film MT3B is obtained by forming a conductive film that will become the conductive film MT3B on the insulating film IS4B and on the conductive film ME3A, and processing the conductive film by a lithography method.
  • the insulating film IS2A, the conductive film ME2B, the insulating film IS3A, the insulating film IS4B, and the conductor MT3B are processed using lithography to form the insulator IS2, the conductor ME2, the insulator IS3, the conductor MT3, and the insulator IS4 having the opening KK1 (see FIGS. 70A to 70C).
  • the memory cell MC of FIGS. 68A to 68C can be fabricated by continuing the fabrication process of the memory cell MC of FIGS. 18A to 18C and subsequent processes.
  • the electrical resistance of the wiring including the conductor and the auxiliary electrode can be reduced, and the power consumption of the memory cell MC can be reduced.
  • the memory cell MC shown in FIGS. 71A to 71C is a modified example of the memory cell MC in FIGS. 2A to 2C, and has a configuration in which a conductor ME3 sandwiches an opening KK1 in the Y direction.
  • the memory cell MC of Figures 71A to 71C can be fabricated, for example, by changing the shape of the conductive film ME3A processed into the conductor ME3 in the fabrication process of the memory cell MC shown in Figures 14A to 14C.
  • the conductive film ME3A can be processed by lithography so that the opening KK1 is sandwiched between two conductors ME3 in the X direction.
  • the shape of the conductor ME3 located around the opening KK1 may be the configuration of the memory cell MC shown in Figures 72A to 72C instead of the configuration of the memory cell MC shown in Figures 71A to 71C.
  • the memory cell MC shown in Figures 72A to 72C has a configuration in which the conductor ME3 is formed in a U-shape around the opening KK1 in a plan view.
  • the capacitance value of the capacitive element C1 included in the memory cell MC can be increased or decreased by changing the shape of the conductor ME3 around the opening KK1. If the capacitance value of the capacitive element C1 increases, the data retention time in the memory cell MC is lengthened, which may slow down the operating speed of the memory cell MC.
  • the memory cell MC shown in FIGS. 73A to 73C is a modification of the memory cell MC shown in FIGS. 2A to 2C, and has a configuration in which the semiconductor SC2 extends in the Y direction.
  • the semiconductor SC2 is located on the side and bottom of the opening KK2 and is formed on a part of the conductor ME6 so as to be aligned along the same Y direction as the conductor ME6.
  • the memory cell MC shown in Figures 73A to 73C can be fabricated, for example, in the fabrication process of the memory cell MC in Figures 30A to 30C, by processing the semiconductor film SC2A using lithography to expose a portion of the insulator IS6 and a portion of the conductor ME6 and form the semiconductor SC2 so that it extends in the Y direction.
  • the semiconductor SC2 is formed on the conductor ME6 extending in the Y direction.
  • the conductor ME6 may contain impurities for the semiconductor SC2 in order to reduce the resistance of the interface of the semiconductor SC2 in contact with the conductor ME6 and the vicinity of the interface.
  • the conductor ME6 may contain impurities such as water, hydrogen, nitrogen, or nitride in order to reduce the resistance of the metal oxide.
  • the conductor ME6 and the semiconductor SC2 are formed by lithography at different times, but the conductor ME6 and the semiconductor SC2 may be formed at the same time.
  • the memory cell MC shown in Figures 75A to 75C is a modified example of the memory cell MC shown in Figures 73A to 73C, and has a configuration in which the conductor ME6 and the semiconductor SC2 are formed simultaneously.
  • the semiconductor SC2 is formed so as to substantially overlap the conductor ME6.
  • the insulating film IS6A and the conductive film ME6A are processed by lithography to form the insulator IS6 and the conductive film ME6C having the opening KK2 (see FIG. 77A to FIG. 77C).
  • the semiconductor film SC2A is formed on the conductor ME6C and on the side and bottom of the opening KK2 (see FIG. 78A to FIG. 78C).
  • the conductor ME6C and the semiconductor SC2 are processed by lithography to extend in the Y direction to form the conductor ME6 and the semiconductor SC2 (see FIG. 79A to FIG. 79C). Then, the manufacturing process of the memory cell MC of FIG. 31A to FIG. 31C and subsequent processes are performed to manufacture the memory cell MC of FIG. 75A to FIG. 75C.
  • the manufacturing process for the memory cell MC shown in Figures 75A to 75C involves simultaneously forming the insulator IS6 and the conductor ME6C, so the memory cell MC shown in Figures 75A to 75C can be manufactured in a shorter manufacturing process than the memory cell MC in Figures 2A to 2C.
  • the conductor ME6 may contain a material that promotes high resistance for the semiconductor SC2 in order to increase the resistance of the interface of the semiconductor SC2 in contact with the conductor ME6 and the vicinity of the interface.
  • the conductor ME6 may contain oxygen in order to increase the resistance of the metal oxide.
  • the oxygen contained in the conductor ME6 is supplied to the semiconductor SC2, so that the interface of the semiconductor SC2 in contact with the conductor ME6 and the vicinity of the interface can be increased in resistance.
  • the effective insulator film thickness of the semiconductor SC2 and the insulator GI2 located above the conductor ME6 becomes thick, and therefore the parasitic capacitance between the conductor ME6 and the conductor ME7 overlapping the conductor ME6 can be reduced.
  • the drive frequency of the transistor MW can be increased, thereby speeding up the write operation of the memory cell MC.
  • the memory cell MC shown in Figures 80A to 80C is a modified example of the memory cell MC in Figures 34A to 34C, and has a configuration in which the heights of the conductor ME7, the insulator GI2, and the insulator IS8 described later are approximately the same.
  • the conductor ME7 is formed only inside the opening KK2
  • the conductor ME8 formed on the conductor ME7 and the insulator GI2 functions as the wiring WWL.
  • the manufacturing processes of Figures 27A to 27C to Figures 31A to 31C are performed, and the conductive film ME7A is embedded in the opening KK2.
  • the conductive film ME7A is polished using a planarization process such as CMP until the insulator GI2 is exposed, forming the conductor ME7.
  • an insulating film that will become the insulator IS8 is formed on the insulator GI2 and on the conductor ME7 to fill the step of the insulator GI2.
  • the insulating film that will become the insulator IS8 is polished again using a planarization process such as CMP until the insulator GI2 is exposed, forming the insulator IS8.
  • a memory cell MC in which the heights of the conductor ME7, the insulator GI2, and the insulator IS8 are approximately the same is obtained.
  • the method of embedding the conductor ME7 in the opening KK2 does not use a mask, but instead selects the conductive film that will become the conductor ME7 in a self-aligned manner to form the conductor ME7. Therefore, the conductor ME7 can be formed without providing an alignment margin, which reduces the area occupied by the transistor MW.
  • the conductor ME8 may be formed by, for example, sputtering, CVD, MBE, PLD, or ALD.
  • the conductor ME8 may be made of, for example, a material that can be used for the conductor ME1.
  • the insulator IS8 may be formed by, for example, sputtering, CVD, MBE, PLD, or ALD.
  • the insulator IS8 may be made of, for example, a material that can be used for the insulator IS1.
  • the conductor ME8 will be formed on the insulator IS8 in a later manufacturing process. For this reason, it is preferable to use, for example, silicon nitride for the insulator IS8 as a barrier insulating film that suppresses the diffusion of oxygen in order to prevent the conductor ME8 from being oxidized.
  • the memory cell MC shown in Figures 81A to 81C is configured such that the heights of the conductor ME7 and the insulator GI2 are approximately the same after the conductor ME7 is embedded in the opening KK2 using a planarization process such as a CMP method, but the conductor ME7 is used as the wiring WWL instead of the conductor ME8.
  • the memory cells MC in Figures 81A to 81C are configured as shown in Figure 82A, with openings KK2 provided along the row direction (X direction) in the cell array CA, and conductors ME7 formed to fill the openings KK2. Also, for this reason, in the cell array CA, conductors ME6 provided along the column direction have openings KK3 in Figure 81B so as not to be electrically connected to conductors ME5.
  • Figure 82B is a schematic perspective view showing conductors ME5, ME6, and ME7 around transistor MW of memory cell MC.
  • insulator IS6 (not shown) having opening KK2 is formed.
  • a conductive film that will become conductor ME6 is formed on the side and bottom of opening KK2 and on insulator IS6.
  • an opening KK3 is formed in the conductive film by lithography to expose the conductor ME5, and the conductor ME6 is formed so as to extend in the Y direction.
  • a semiconductor SC2 (not shown) is formed in the region including the opening KK2. At this time, the semiconductor SC2 is formed along the X direction. After that, an insulator GI2 (not shown) is formed on the semiconductor SC2 and on the conductor ME6.
  • a conductive film that will become the conductor ME7 is formed on the insulator GI2, and then the conductor ME7 can be filled into the opening KK2 by a planarization process such as CMP.
  • this formation method makes it possible to form the conductor ME7 by selecting the conductive film that will become the conductor ME7 in a self-aligned manner without using a mask. For this reason, the wiring WWL including the conductor ME7 can be formed without providing an alignment margin, making it less likely that positional defects due to mask misalignment or the like will occur. This makes it possible to increase the yield of memory cells MC.
  • the memory cell MC of Figures 81A to 81C may be modified as appropriate.
  • the height of the conductor ME7 may be polished to the height of the conductor ME6, not the insulator GI2.
  • the conductor ME7 may be polished by planarization until the conductor ME6 is exposed.
  • Figures 83A to 83C are a modified example of the memory cell MC of Figures 81A to 81C, and are configured such that the conductor ME7 is polished by planarization until the conductor ME6 is exposed.
  • the memory cells MC of FIG. 83A to FIG. 83C have an opening KK2 arranged along the row direction in the cell array CA.
  • the semiconductor SC2 and the conductor ME7 are arranged along the row direction so as to fill the opening KK2.
  • the cell array CA shown in FIG. 84 differs from the cell array CA shown in FIG. 82A in that the semiconductor SC2 is formed only inside the opening KK2.
  • the memory cell MC shown in FIGS. 85A to 85C is a modified example of the memory cell MC in FIGS. 2A to 2C, and is a configuration example in which an opening KK2 is formed along the Y direction.
  • the memory cells MC in Figures 85A to 85C are configured as shown in Figure 86A, in the cell array CA, an opening KK2 is provided along the column direction (Y direction), and a semiconductor SC2 is formed along the opening KK2. Also, for this reason, in the cell array CA, the conductors ME6 provided along the column direction extend in the column direction (Y direction) as wiring WBL in pairs, for example.
  • Figure 86B is a perspective schematic diagram showing the conductor ME6, semiconductor SC2, and conductor ME7 around the transistor MW of the memory cell MC.
  • an insulating film that becomes the insulator IS6 (not shown) and a conductive film that becomes the conductor ME6 are formed in that order.
  • the conductive film extends in the column direction (Y direction).
  • an opening KK2 that reaches the conductor ME5 (not shown) is formed in the conductive film region.
  • the insulating film is formed in the insulator IS6, and the conductive film is formed in the conductor ME6.
  • a semiconductor SC2 is formed on the conductor ME6 and on the conductor ME5.
  • the semiconductor SC2 extends in the column direction (Y direction).
  • an insulator GI2 (not shown) is formed on the conductor ME6 and on the semiconductor SC2.
  • a conductor ME7 is formed along the X direction.
  • an insulator IS7 (not shown) is formed to cover the conductor ME6, the semiconductor SC2, the insulator GI2, and the conductor ME7.
  • the memory cell MC in Figures 85A to 85C may be configured such that the conductive film that becomes the conductor ME6 and the semiconductor film that becomes the semiconductor SC2 are processed together on the insulator IS6 by lithography.
  • the ends of the conductor ME6 and the semiconductor film SC2 may overlap in a planar view.
  • the conductive film that becomes the conductor ME6 and the semiconductor film that becomes the semiconductor SC2 are processed together on the insulator IS6 by lithography, so that the conductor ME6 and the semiconductor SC6 overlap each other.
  • the memory cells MC in Figures 85A to 85C may be configured so that the semiconductor SC2 covers the conductor ME6.
  • the semiconductor SC2 may be longer than the width of the conductor ME6 extending in the Y direction and may be shaped to cover the conductor ME6.
  • the insulators, conductors, and semiconductors disclosed in this specification can be formed by PVD (Physical Vapor Deposition) or CVD.
  • PVD Physical Vapor Deposition
  • CVD chemical vapor deposition
  • PVD sputtering, resistance heating evaporation, electron beam evaporation, MBE (Molecular Beam Epitxy), and PLD.
  • CVD include plasma CVD and thermal CVD.
  • thermal CVD include MOCVD (Metal Organic Chemical Vapor Deposition) and ALD.
  • Thermal CVD is a film formation method that does not use plasma, so it has the advantage that defects caused by plasma damage are not created.
  • the source gas and the oxidant are fed into a chamber at the same time, the chamber is kept at atmospheric pressure or reduced pressure, and the film is formed by reacting them near or on the substrate and depositing them on the substrate.
  • the chamber may be under atmospheric pressure or reduced pressure
  • raw material gases for the reaction may be introduced into the chamber in sequence
  • the order of gas introduction may be repeated to form a film.
  • two or more types of raw material gases may be supplied to the chamber in sequence by switching each switching valve (also called a high-speed valve), and an inert gas (e.g., argon or nitrogen) may be introduced simultaneously with or after the first raw material gas so that the multiple raw material gases are not mixed, and then the second raw material gas is introduced.
  • an inert gas When an inert gas is introduced simultaneously, the inert gas serves as a carrier gas, and an inert gas may be introduced simultaneously with the introduction of the second raw material gas.
  • the first raw material gas may be exhausted by vacuum evacuation, and then the second raw material gas may be introduced.
  • the first raw material gas is adsorbed on the surface of the substrate to form a first thin layer, and reacts with the second raw material gas introduced later, and the second thin layer is laminated on the first thin layer to form a thin film.
  • Thermal CVD methods such as MOCVD and ALD can form various films such as metal films, semiconductor films, and inorganic insulating films disclosed in the embodiments described above.
  • MOCVD and ALD can form various films such as metal films, semiconductor films, and inorganic insulating films disclosed in the embodiments described above.
  • MOCVD and ALD can form various films such as metal films, semiconductor films, and inorganic insulating films disclosed in the embodiments described above.
  • In-Ga-Zn-O film trimethylindium (In( CH3 ) 3 ), trimethylgallium (Ga( CH3 ) 3 ), and dimethylzinc (Zn( CH3 ) 2 ) are used.
  • the combinations are not limited to these, and triethylindium (In( C2H5 ) 3 ) can be used instead of trimethylindium, triethylgallium (Ga( C2H5 ) 3 ) can be used instead of trimethylgallium, and diethylzinc (Zn( C2H5 ) 2 ) can be used instead of dimethylzinc .
  • triethylindium In( C2H5 ) 3
  • triethylgallium Ga( C2H5 ) 3
  • diethylzinc Zn( C2H5 ) 2
  • hafnium oxide film is formed by a film forming apparatus using the ALD method
  • two types of gas are used: a source gas obtained by vaporizing a liquid containing a solvent and a hafnium precursor compound (e.g., hafnium alkoxide, hafnium amide such as tetrakisdimethylamidohafnium (TDMAH, Hf[N( CH3 ) 2 ] 4 )), and ozone ( O3 ) as an oxidizing agent.
  • hafnium precursor compound e.g., hafnium alkoxide, hafnium amide such as tetrakisdimethylamidohafnium (TDMAH, Hf[N( CH3 ) 2 ] 4
  • O3 ozone
  • Another example of a material is tetrakis(ethylmethylamido)hafnium.
  • a source gas obtained by vaporizing a liquid containing a solvent and an aluminum precursor compound e.g., trimethylaluminum (TMA, Al( CH3 ) 3 )
  • H2O trimethylaluminum
  • Other materials include tris(dimethylamido)aluminum, triisobutylaluminum, and aluminum tris(2,2,6,6-tetramethyl-3,5-heptanedionate).
  • hexachlorodisilane is adsorbed onto the surface to be formed, and radicals of an oxidizing gas (e.g., O2 or dinitrogen monoxide) are supplied to react with the adsorbed material.
  • an oxidizing gas e.g., O2 or dinitrogen monoxide
  • WF6 gas and B2H6 gas are repeatedly introduced in sequence to form an initial tungsten film, and then WF6 gas and H2 gas are repeatedly introduced in sequence to form a tungsten film.
  • SiH4 gas may be used instead of B2H6 gas.
  • a precursor generally, for example, may be called a precursor or a metal precursor
  • an oxidizing agent generally, for example, may be called a reactant, a reactant, or a non-metal precursor
  • a precursor In(CH 3 ) 3 gas and an oxidizing agent O 3 gas are introduced to form an In-O layer, then a precursor Ga(CH 3 ) 3 gas and an oxidizing agent O 3 gas are introduced to form a GaO layer, and then a precursor Zn(CH 3 ) 2 gas and an oxidizing agent O 3 gas are introduced to form a ZnO layer.
  • a mixed oxide layer such as an In-Ga-O layer, an In-Zn-O layer, or a Ga-Zn-O layer may be formed using these gases.
  • H2O gas obtained by bubbling water with an inert gas e.g., argon
  • an inert gas e.g., argon
  • O3 gas that does not contain H
  • In( CH3 ) 3 gas In( C2H5 ) 3 gas
  • Ga ( CH3 ) 3 gas Ga( C2H5 ) 3 gas may be used.
  • Zn( CH3 ) 2 gas Zn( C2H5 ) 2 gas may be used.
  • the configuration described in this embodiment can be appropriately combined with another configuration also described in this embodiment.
  • the configuration, structure, method, etc. shown in this embodiment can be appropriately combined with another configuration, another structure, another method, etc. shown in this embodiment.
  • ⁇ Modification 1 of memory cell> 88A shows a modified example of the memory cell MC in FIG 1A which is a semiconductor device of one embodiment of the present invention.
  • the memory cell MCA in FIG 88A is an example of a memory cell called a gain cell, and includes a transistor MW, a transistor MR, and a capacitor C1. Note that the memory cell MCA in FIG 88A differs from the memory cell MC in FIG 1A in that it is not electrically connected to the wiring SL.
  • a memory cell MCA configuration in which the transistors MW and MR are each an OS transistor may be referred to as NOSRAM (registered trademark), similar to the memory cell MC in FIG. 1A.
  • the memory cell MCA shown in FIG. 89A is a configuration example in a plan view of the memory cell MCA in FIG. 88A
  • each of FIG. 89B and FIG. 89C is a configuration example in a cross-sectional view of the memory cell MCA in FIG. 88A
  • FIG. 89B is a cross-sectional view of the portion indicated by dashed line A1-A2 in the schematic plan view shown in FIG. 89A
  • FIG. 89C is a cross-sectional view of the portion indicated by dashed line A3-A4 in the schematic plan view shown in FIG. 89A. Note that some elements have been omitted from the schematic plan view of FIG. 89A to clarify the drawing.
  • the memory cell MCA shown in Figures 89A to 89C is a modified example of the memory cell MC shown in Figures 2A to 2C, so for the configuration of the memory cell MCA in Figures 89A to 89C that is common to the memory cell MC in Figures 2A to 2C, the description of the memory cell MC in Figures 2A to 2C can be referred to. Below, the configuration of the memory cell MCA in Figures 89A to 89C that differs from the memory cell MC in Figures 2A to 2C will be described.
  • the memory cell MCA shown in Figures 89A to 89C differs from the memory cell MC shown in Figures 2A to 2C in that the conductor ME2 does not extend in the Y direction, but is formed only on the outer side of the opening KK1. Therefore, the memory cell MCA in Figures 89A to 89C is configured not to be electrically connected to the wiring SL, unlike the memory cell MC shown in Figures 2A to 2C.
  • the conductor ME1 for example, also functions as wiring RBL and extends in the Y direction in Figures 89A to 89C.
  • the conductor ME3 for example, also functions as wiring CL and extends in the X direction in Figures 89A to 89C.
  • the conductor ME6 for example, also functions as the wiring WBL and extends in the Y direction in Figures 89A to 89C.
  • the conductor ME7 for example, also functions as the wiring WWL and extends in the X direction in Figures 89A to 89C.
  • a transistor MD may be formed above the transistor MR and below the capacitive element C1, similar to the memory cell MC in Figures 2A to 2C.
  • the transistor MD described in the first embodiment can be referred to.
  • transistor MD when transistor MD is written in the circuit configuration of memory cell MC in FIG. 88A, it may be as shown in FIG. 88B.
  • the first terminal of transistor MD is electrically connected to the second terminal of capacitance element C1 and wiring CL
  • the second terminal of transistor MD is electrically connected to the first terminal of transistor MR
  • the gate of transistor MD is electrically connected to the first terminal of capacitance element C1, the second terminal of transistor MW, and the gate of transistor MR.
  • a transistor MD may be formed above the transistor MR and below the capacitive element C1.
  • the semiconductor SC1 is a metal oxide that functions as an oxide semiconductor
  • the transistor MD can be regarded as a wiring (or a normally-on transistor) rather than a switching element.
  • the circuit configuration shown in Figure 88B can be regarded as the circuit configuration of Figure 88A.
  • the memory device MDVA shown in FIG. 90A is a memory device according to one embodiment of the present invention, and includes a cell array CA, a circuit WBD, a circuit WWD, a circuit CSD, and a circuit RBD.
  • the memory device MDVA is a modified example of the memory device MDV in FIG. 3A, and differs from the memory device MDV in FIG. 3A in that the cell array CA includes memory cells MCA[1,1] to MCA[m,n] instead of memory cells MC[1,1] to MC[m,n], and that wirings SL[1] to SL[m] are not provided.
  • the cell array CA has multiple memory cells MCA. Specifically, the cell array CA has multiple memory cells MCA arranged in a matrix of m rows and n columns. As an example, the cell array CA in FIG. 90A shows an excerpt of memory cell MCA[1,1], memory cell MCA[m,1], memory cell MCA[1,n], and memory cell MCA[m,n].
  • the description of the memory device MDV in FIG. 3A can be referred to. Therefore, in the memory device MDVA in FIG. 90A, the write operation to the memory cell MCA can be performed in the same manner as the memory device MDV in FIG. 3A. Furthermore, when the transistor MD can be regarded as a wiring (when the transistor MD is normally on), the read operation from the memory cell MCA can be performed in the same manner as the memory device MDV in FIG. 3A.
  • the memory cell MCA shown in Figures 89A to 89C can be modified to have the configuration shown in Figures 91A to 91C.
  • the memory cell MCA shown in Figures 91A to 91C has a configuration in which the conductor ME2 and the insulator IS3 are not provided in the memory cell MCA of Figures 89A to 89C. Therefore, the memory cell MCA shown in Figures 91A to 91C does not have a transistor MD formed therein, and therefore the memory cell MCA of Figures 91A to 91C can perform a stable read operation.
  • ⁇ Modification 2 of memory cell> 88C illustrates a modification of the memory cell MC in FIG 1A which is a semiconductor device of one embodiment of the present invention.
  • the memory cell MCB in FIG 88C is an example of a memory cell called a dynamic random access memory (DRAM) and includes a transistor MW and a capacitor C1. Note that the memory cell MCB in FIG 88C differs from the memory cell MC in FIG 1A in that it does not include a transistor MR and is not electrically connected to a wiring SL.
  • DRAM dynamic random access memory
  • a configuration of a memory cell MCB in which an OS transistor is used as the transistor MW may be called DOSRAM (registered trademark) (Dynamic Oxide Semiconductor Random Access Memory).
  • the memory cell MCB in FIG. 88C has a transistor MW and a capacitance element C1. Note that for the transistor MW and capacitance element C1, reference can be made to the transistor MW and capacitance element C1 included in the memory cell MC in FIG. 1A.
  • the first terminal of the transistor MW is electrically connected to the wiring BL
  • the second terminal of the transistor MW is electrically connected to the first terminal of the capacitance element C1
  • the gate of the transistor MW is electrically connected to the wiring WL.
  • the second terminal of the capacitance element C1 is electrically connected to the wiring CL.
  • the wiring BL functions, for example, as a data line (sometimes called a bit line) that transmits write data to be stored in the memory cell MC or data read from the memory cell MC.
  • the wiring WL functions as wiring (sometimes called a word line) for selecting a memory cell MC to which data is to be written or from which data is to be read.
  • the wiring CL functions, for example, as a wiring for applying a fixed potential to the second terminal of the capacitance element C1.
  • the fixed potential can be, for example, a high-level potential, a low-level potential, a ground potential, or a negative potential.
  • the wiring CL may be a wiring for applying a variable potential (sometimes referred to as a pulse potential or a pulse voltage) instead of a wiring for applying a fixed potential.
  • the memory cell MCB shown in FIG. 92A is a configuration example in a plan view of the memory cell MCB in FIG. 88C
  • each of FIG. 92B and FIG. 92C is a configuration example in a cross-sectional view of the memory cell MCB in FIG. 88C
  • FIG. 92B is a cross-sectional view of the portion indicated by dashed line A1-A2 in the schematic plan view shown in FIG. 92A
  • FIG. 92C is a cross-sectional view of the portion indicated by dashed line A3-A4 in the schematic plan view shown in FIG. 92A. Note that some elements have been omitted from the schematic plan view of FIG. 92A to clarify the drawing.
  • the description of the memory cell MC in Figures 2A to 2C can be referred to for the configuration of the memory cell MCB in Figures 92A to 92C that is common to the memory cell MC in Figures 2A to 2C.
  • the configuration of the memory cell MCB in Figures 92A to 92C that differs from the memory cell MC in Figures 2A to 2C will be described.
  • the memory cell MCB shown in Figures 92A to 92C differs from the memory cell MC shown in Figures 2A to 2C in that it does not have conductor ME1, conductor ME2, and insulator IS3.
  • conductor ME3 functions as wiring CL and extends in the X direction in Figures 92A to 92C.
  • Conductor ME7 as an example, also functions as wiring WL and extends in the X direction in Figures 92A to 92C.
  • the memory device MDVB shown in FIG. 90B is a memory device according to one embodiment of the present invention, and includes a cell array CA, a circuit WD, and a circuit BD.
  • the cell array CA also has multiple memory cells MCB. Specifically, the cell array CA has multiple memory cells MCB arranged in a matrix of m rows and n columns (m is an integer equal to or greater than 1, and n is an integer equal to or greater than 1). As an example, the cell array CA in FIG. 90B shows an excerpt of memory cell MCB[1,1], memory cell MCB[m,1], memory cell MCB[1,n], and memory cell MCB[m,n].
  • the memory cell MCB shown in FIG. 88C can be applied to each of the memory cells MCB[1,1] to MCB[m,n] shown in FIG. 90B.
  • wirings WL[1] to WL[m] corresponding to the wirings WL in FIG. 88C extend in the row direction.
  • wirings CL[1] to CL[m] corresponding to the wirings CL in FIG. 1C extend in the row direction.
  • the wiring WL extending to the xth row is denoted by WL[x].
  • the wiring CL extending to the xth row is denoted by CL[x].
  • wirings BL[1] to BL[n] which correspond to the wirings BL in FIG. 88C, extend in the column direction.
  • the wiring BL extending to the yth column is denoted by the symbol BL[y].
  • the circuit WD is electrically connected to the wirings WL[1] to WL[m].
  • the circuit BD is electrically connected to the wirings BL[1] to BL[n].
  • the circuit WD has a function of selecting a memory cell MC in a row in the cell array CA where writing or reading is performed. Specifically, the circuit WD has a function of transmitting a selection signal to one of the wirings WL[1] to WL[m], for example, and transmitting a non-selection signal to the remaining wirings. Note that if the write transistor included in the memory cell MCB is an n-channel transistor, it is preferable that the selection signal be a high-level potential, and that the non-selection signal be a low-level potential.
  • the circuit BD has a function of transmitting write data to a memory cell MCB selected by the circuit WD in the cell array CA, and a function of reading read data from the memory cell MCB. Specifically, for example, during a write operation, the circuit BD transmits write data to each of the wirings BL[1] to BL[n]. As a result, the write data transmitted to each column is written to the memory cell MC of the row selected by the circuit WD. Also, for example, during a read operation, the circuit BD obtains data read from the memory cell MCB from each of the wirings BL[1] to BL[n]. The circuit BD then amplifies the read data (converts it to digital data) using a sense amplifier or the like, or converts it to analog data using a current-voltage conversion circuit or the like, and outputs it to the outside of the circuit BD.
  • the circuit BD converts the read data into digital data or analog data, it is preferable that the circuit BD has a current-voltage conversion circuit, an analog-digital conversion circuit, a digital-analog conversion circuit, or a sense amplifier.
  • the memory cell MCB shown in Figures 92A to 92C can be changed to the memory cell MCB shown in Figures 93A to 93C.
  • the memory cell MCB shown in Figures 93A to 93C has a configuration in which the insulator IS2 is not provided in the memory cell MCB of Figures 92A to 92C. Therefore, in the memory cell MCB shown in Figures 93A to 93C, the process of forming the insulator IS2 is eliminated, and therefore the memory cell MCB of Figures 93A to 93C can be fabricated in a shorter process than the memory cell MCB of Figures 92A to 92C.
  • the configuration described in this embodiment can be appropriately combined with another configuration also described in this embodiment.
  • the configuration, structure, method, etc. shown in this embodiment can be appropriately combined with another configuration, another structure, another method, etc. shown in this embodiment.
  • FIG. 94A shows a schematic perspective view of a configuration example of the memory device 100.
  • FIG. 94B shows a block diagram of a configuration example of the memory device 100.
  • the memory device 100 has a drive circuit layer 50 and N memory layers 60 (N is an integer of 1 or more).
  • Each memory layer 60 has a plurality of memory cells 10 arranged in a matrix of m rows and n columns.
  • FIG. 94A shows a schematic perspective view of a configuration example of the memory device 100.
  • FIG. 94B shows a block diagram of a configuration example of the memory device 100.
  • the memory device 100 has a drive circuit layer 50 and N memory layers 60 (N is an integer of 1 or more).
  • Each memory layer 60 has a plurality of memory cells 10 arranged in a matrix of m rows and n columns.
  • memory layer 60_k has memory cell 10[1,1], memory cell 10[m,1] (where m is an integer of 1 or more), memory cell 10[1,n] (where n is an integer of 1 or more), memory cell 10[m,n], and memory cell 10[i,j] (where i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less).
  • the memory layer 60 can be, for example, the cell array CA described in the first embodiment.
  • the memory cells 10 can be the memory cells MC described in the first to third embodiments.
  • the N memory layers 60 are provided on the drive circuit layer 50. By providing the N memory layers 60 on the drive circuit layer 50, the area occupied by the memory device 100 can be reduced. In addition, the memory capacity per unit area can be increased.
  • the first memory layer 60 is indicated as memory layer 60_1, the second memory layer 60 is indicated as memory layer 60_2, and the third memory layer 60 is indicated as memory layer 60_3.
  • the kth memory layer 60 (k is an integer between 1 and N) is indicated as memory layer 60_k, and the Nth memory layer 60 is indicated as memory layer 60_N. Note that in this embodiment and the like, when explaining matters related to all N memory layers 60, or when indicating matters common to each layer of the N memory layers 60, it may be written simply as "memory layer 60".
  • the drive circuit layer 50 includes a PSW 22 (power switch), a PSW 23, and a peripheral circuit 31.
  • the peripheral circuit 31 includes a peripheral circuit 41, a control circuit 32, and a voltage generating circuit 33.
  • each circuit, signal, and voltage can be selected or removed as needed. Alternatively, other circuits or signals may be added.
  • Signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, and PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • signals BW, CE, and GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is write data
  • signal RDA is read data.
  • Signals PON1 and PON2 are power gating control signals. Signals PON1 and PON2 may be generated by the control circuit 32.
  • the control circuit 32 is a logic circuit that has the function of controlling the overall operation of the memory device 100. For example, the control circuit performs a logical operation on the signals CE, GW, and BW to determine the operation mode of the memory device 100 (e.g., write operation and read operation). Alternatively, the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has the function of generating a negative voltage.
  • the signal WAKE has the function of controlling the input of the signal CLK to the voltage generation circuit 33. For example, when an H-level signal is given to the signal WAKE, the signal CLK is input to the voltage generation circuit 33, and the voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing and reading data to the memory cells 10.
  • the peripheral circuit 41 has a row decoder 42, a column decoder 44, a row driver 43, a column driver 45, an input circuit 47, an output circuit 48, and a sense amplifier 46.
  • the row decoder 42 and column decoder 44 have the function of decoding the signal ADDR.
  • the row decoder 42 is a circuit for specifying the row to be accessed
  • the column decoder 44 is a circuit for specifying the column to be accessed.
  • the row driver 43 has a function of selecting a write word line or a read word line (for example, any one of the wirings WL[1] to WL[m] shown in FIG. 95 described later) specified by the row decoder 42.
  • the row driver 43 can be a circuit having the circuit WWD and the circuit CSD described in the first embodiment.
  • the row driver 43 can be the circuit WD described in the third embodiment.
  • the column driver 45 has a function of writing data to the memory cell 10, a function of reading data from the memory cell 10, and a function of retaining the read data.
  • the column driver 45 has a function of selecting a write bit line or a read bit line (for example, any one of the wirings BL[1] to BL[n] shown in FIG. 95 described later) specified by the column decoder 44.
  • the column driver 45 can be a circuit having the circuit WBD and the circuit RBD described in the first embodiment.
  • the column driver 45 can be the circuit BD described in the third embodiment.
  • the input circuit 47 has a function of holding a signal WDA.
  • the data held by the input circuit 47 (first data in the above embodiment) is output to the column driver 45.
  • the output data of the input circuit 47 is the data (Din) to be written to the memory cell 10.
  • the data (Dout) read from the memory cell 10 by the column driver 45 is output to the output circuit 48. Note that in the above embodiment, the read data (Dout) is treated as data of the calculation result.
  • the output circuit 48 has a function of holding Dout.
  • the output circuit 48 also has a function of outputting Dout to the outside of the memory device 100.
  • the data output from the output circuit 48 is the signal RDA.
  • PSW22 has a function of controlling the supply of VDD to the peripheral circuit 31.
  • PSW23 has a function of controlling the supply of VHM to the row driver 43.
  • the high power supply voltage of the memory device 100 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to set the word line to a high level, and is higher than VDD.
  • Signal PON1 switches PSW22 between the on and off states
  • signal PON2 switches PSW23 between the on and off states.
  • the number of power domains to which VDD is supplied in the peripheral circuit 31 is one, but it is also possible to have more than one. In this case, a power switch can be provided for each power supply domain.
  • FIG. 95 is a block diagram showing a configuration example of the peripheral circuit 41 and the memory layer 60_k.
  • the row decoder 42 and the row driver 43 are electrically connected to the wirings WL[1] to WL[m], respectively, and the column decoder 44, the column driver 45, and the sense amplifier 46 are electrically connected to the wirings BL[1] to BL[n], respectively.
  • wirings WL[1] to WL[m] correspond to wirings WWL[1] to WWL[m], wirings CL[1] to CL[m], and wirings SL[1] to SL[m] described in embodiment 1. In other words, wirings WL[1] to WL[m] function as word lines.
  • the wirings BL[1] to BL[n] correspond to the wirings WBL[1] to WBL[n] and the wirings RBL[1] to RBL[n] described in embodiment 1. In other words, the wirings BL[1] to BL[n] function as bit lines.
  • Memory cell 10[i,j] arranged in row i and column j is electrically connected to wiring WL[i] and wiring BL[j].
  • FIG. 96 shows an example of a cross-sectional configuration of a memory device 100 according to one embodiment of the present invention.
  • the memory device 100 shown in FIG. 96 has multiple memory layers 60 (the cell array CA in FIG. 3A described in embodiment 1) above the drive circuit layer 50. To reduce repetition, the description of the memory layers 60 in this embodiment will be omitted.
  • the 96 also illustrates a transistor 300 included in the driver circuit layer 50.
  • the transistor 300 is provided on a substrate 301 and includes an element isolation layer 312, a conductor 316, an insulator 315, an insulator 317, a semiconductor region 313 formed of a part of the substrate 301, and a low-resistance region 314a and a low-resistance region 314b that function as a source region or a drain region.
  • the substrate 301 may be, for example, a semiconductor substrate, particularly a single crystal substrate made of silicon.
  • the transistor 300 may be a Si transistor.
  • an SOI substrate may be used for the substrate 301. In this case, the transistor can be provided by processing the SOI substrate to form a semiconductor film having a convex shape.
  • the transistor 300 can be made into a Fin type by, for example, configuring the top surface and the side surface in the channel width direction of the semiconductor region 313 to cover the conductor 316 via the insulator 315 that functions as a gate insulator.
  • the effective channel width can be increased, and the on characteristics of the transistor 300 can be improved.
  • the contribution of the electric field of the gate electrode can be increased, and therefore the off characteristics of the transistor 300 can be improved.
  • the transistor 300 may be a planar type instead of a Fin type.
  • each of the multiple transistors 300 included in the drive circuit layer 50 may be either a p-channel type or an n-channel type. In this case, the circuit included in the drive circuit layer 50 is a unipolar circuit. Alternatively, each of the multiple transistors 300 included in the drive circuit layer 50 may be both a p-channel type and an n-channel type. In this case, the circuit included in the drive circuit layer 50 is a CMOS circuit.
  • the region in which the channel of the semiconductor region 313 is formed, the region nearby the region, and the low resistance region 314a and low resistance region 314b that become the source region or drain region preferably contain a silicon-based semiconductor, specifically, single crystal silicon.
  • each of the above-mentioned regions may be formed using, for example, germanium, silicon germanium, gallium arsenide, aluminum gallium arsenide, or gallium nitride.
  • the transistor 300 may be configured using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 300 may be, for example, a HEMT (High Electron Mobility Transistor) using gallium arsenide and aluminum gallium arsenide.
  • HEMT High Electron Mobility Transistor
  • the conductor 316 that functions as the gate electrode can be a semiconductor material such as silicon containing an element that imparts n-type conductivity, such as arsenic or phosphorus, or an element that imparts p-type conductivity, such as boron or aluminum.
  • the conductor 316 can be a conductive material such as a metal material, an alloy material, or a metal oxide material.
  • the work function is determined by the material of the conductor 316, so the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use one or both of titanium nitride and tantalum nitride as the conductor. Furthermore, in order to achieve both conductivity and embeddability, it is preferable to use one or both of tungsten and aluminum as a laminated material for the conductor, and in particular, it is preferable to use tungsten in terms of heat resistance.
  • the work function is determined by the material of the conductor, so the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use one or both of titanium nitride and tantalum nitride as the conductor. Furthermore, in order to achieve both conductivity and embeddability, it is preferable to use one or both of tungsten and aluminum as a laminated material for the conductor, and in particular, it is preferable to use tungsten in terms of heat resistance.
  • the element isolation layer 312 is provided to isolate multiple transistors formed on the substrate 301 from each other.
  • the element isolation layer can be formed, for example, by using a LOCOS (Local Oxidation of Silicon) method, a STI (Shallow Trench Isolation) method, or a mesa isolation method.
  • LOCOS Local Oxidation of Silicon
  • STI Shallow Trench Isolation
  • transistor 300 shown in FIG. 96 is just one example, and the present invention is not limited to this structure. An appropriate transistor may be used depending on the circuit configuration or driving method.
  • a wiring layer having an interlayer film, wiring, plugs, etc. may be provided between each structure. Also, multiple wiring layers may be provided depending on the design. Also, in this specification, the wiring and the plug electrically connected to the wiring may be integrated. That is, there are cases where a part of the conductor functions as the wiring, and cases where a part of the conductor functions as the plug.
  • an insulator 320, an insulator 321, an insulator 324, and an insulator 326 are stacked in this order as an interlayer film.
  • Conductors 328 and the like are embedded in the insulators 320 and 321.
  • Conductors 330 are embedded in the insulators 324 and 326.
  • Conductors 328 and 330 function as contact plugs or wiring.
  • Insulators 320, 321, and 326 may be made of, for example, one or more selected from silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, and aluminum nitride.
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • nitride oxide refers to a material whose composition contains more nitrogen than oxygen
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen
  • the insulator 321 may function as a planarizing film that flattens steps caused by the transistor 300 covered by the insulator 320.
  • the top surface of the insulator 321 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method to improve flatness.
  • CMP chemical mechanical polishing
  • insulator 324 it is preferable to use an insulating film (referred to as a barrier insulating film) having a barrier property that prevents impurities such as water and hydrogen from diffusing from the substrate 301 or the transistor 300 to a region above the insulator 324 (for example, the cell array CA in which the transistor MW and the transistor MR are provided). Therefore, it is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, and water molecules (through which the above impurities are difficult to permeate) for the insulator 324.
  • a barrier insulating film referred to as a barrier insulating film having a barrier property that prevents impurities such as water and hydrogen from diffusing from the substrate 301 or the transistor 300 to a region above the insulator 324 (for example, the cell array CA in which the transistor MW and the transistor MR are provided). Therefore, it is preferable to use an insulating material having a function of suppressing the diffusion
  • an insulating material having a function of suppressing the diffusion of impurities such as nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (for example, N 2 O, NO, or NO 2 ), and copper atoms (through which the above oxygen is difficult to permeate) for the insulator 324.
  • an insulating material having a function of suppressing the diffusion of oxygen for example, one or both of oxygen atoms and oxygen molecules.
  • An example of a film that has barrier properties against hydrogen is silicon nitride formed by the CVD method.
  • the amount of desorption of hydrogen can be analyzed, for example, by thermal desorption spectrometry (TDS).
  • TDS thermal desorption spectrometry
  • the amount of desorption of hydrogen from the insulator 324 may be 10 ⁇ 10 15 atoms/cm 2 or less, preferably 5 ⁇ 10 15 atoms/cm 2 or less, calculated per area of the insulator 324, when the film surface temperature is in the range of 50° C. to 500° C., as calculated in terms of hydrogen atoms , in TDS .
  • the insulator 326 has a lower dielectric constant than the insulator 324.
  • the relative dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 326 is preferably 0.7 times or less than the relative dielectric constant of the insulator 324, and more preferably 0.6 times or less.
  • conductors 328 and 330 are embedded in insulators 320, 321, 324, and 326, and are connected to memory cells MCs and the like that are provided above insulator 324.
  • Conductors 328 and 330 function as plugs or wiring.
  • the same reference numerals may be used to refer to multiple structures.
  • the wiring and the plug connected to the wiring may be integrated. That is, there are cases where a part of the conductor functions as the wiring, and cases where a part of the conductor functions as the plug.
  • the material for each plug and wiring can be one or more conductive materials selected from metal materials, alloy materials, metal nitride materials, and metal oxide materials, either in a single layer or in a laminated form. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and tungsten is preferable. Alternatively, it is preferable to form the plug and wiring from a low resistance conductive material such as aluminum or copper. By using a low resistance conductive material, the wiring resistance can be reduced.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • FIG. 96 illustrates a configuration in which multiple wiring layers are provided on the insulator 326 and the conductor 330.
  • multiple conductors 340 that function as contact plugs or wiring are provided in the wiring layer.
  • insulators 334, 336, and 338 are stacked in this order as one wiring layer on insulator 326 and conductor 330.
  • Conductor 340 is embedded in insulator 334, insulator 336, and insulator 338.
  • transistor 300 is electrically connected to any one of wirings WL[1] to WL[m] or any one of wirings BL[1] to BL[n] via conductor 328, conductor 330, and conductor 340.
  • the insulator 334 can be made of a material that can be used for the insulator 324, for example.
  • Insulators 336 and 338 may be made of materials that can be used for insulators 320, 321, or 326, for example.
  • the conductor 340 may be made of a material that can be used for the conductor 328 or the conductor 330, for example.
  • memory layer 60_1 and memory layer 60_2 are provided above a wiring layer in which a plurality of conductors 340 functioning as contact plugs or wiring are provided.
  • the memory layer 60_1 shown in FIG. 96 has a plurality of memory cells MC, as described in FIG. 2A to FIG. 2C, arranged in a matrix.
  • FIG. 96 illustrates, as an example, a configuration in which three memory cells MC are arranged in the X direction.
  • the memory cell MC has a transistor MW, a transistor MR, and a capacitive element C1. In some cases, the memory cell MC also has a transistor MD.
  • the memory cell MC is also electrically connected to conductors ME1, ME2, ME3, ME6, and ME7, all of which function as wiring.
  • the conductor ME2 is provided as wiring SL, extending in the X direction, and shared with multiple memory cells MC located in the same row.
  • the conductor ME3 is provided as wiring CL, extending in the X direction, and shared with multiple memory cells MC located in the same row.
  • the conductor ME7 is provided as wiring WWL, extending in the X direction, and shared with multiple memory cells MC located in the same row.
  • the conductor ME1 is provided as wiring RBL, extending in the Y direction, and shared with multiple memory cells (not shown in FIG. 96) located in the same column.
  • the conductor ME6 is provided as wiring WBL, extending in the Y direction, and shared with multiple memory cells (not shown in FIG. 96) located in the same column.
  • conductor 350a and conductor 350b are embedded in insulator IS1.
  • Conductor 350a and conductor 350b function as contact plugs or wiring, and may be made of a material that can be used for conductor 328 or conductor 330, for example.
  • Conductor 350a or conductor 350b is electrically connected to conductor 340 in the wiring layer located below memory layer 60_1.
  • conductor ME1a is formed on insulator IS1 and conductor 350a.
  • conductor ME1b is formed on insulator IS1 and conductor 350b. Note that conductor ME1a and conductor ME1b can be formed simultaneously, for example, in the formation process of conductor ME1.
  • conductor MV1 is embedded in insulators IS2, ME2, IS3, ME3, GI1, and IS5.
  • Conductor MV1 can be formed, for example, by processing insulators IS2, ME2, IS3, ME3, and GI1 to form an opening in the region overlapping with conductor ME1a, and then depositing conductor MV1 to fill the opening.
  • conductor MV2 is embedded in insulators IS2, IS3, IS4, GI1, and IS5.
  • Conductor MV2 can be formed, for example, by processing insulators IS2, IS3, IS4, GI1, and IS5 to form openings in the region overlapping with conductor ME1b, and then depositing conductor MV2 to fill the openings.
  • conductors MV1 and MV2 may be formed simultaneously in the film formation process of conductor ME4. Furthermore, after the formation of conductors MV1 and MV2, conductors MV1 and MV2 may be processed simultaneously with the processing of conductor ME4 and insulator IS5.
  • the conductor MV1 is electrically connected to the conductors ME2 and ME3.
  • the wiring SL and wiring CL in the cell array CA in the memory layer 60_1 are electrically connected to the transistor 300 in the drive circuit layer 50 via the conductor MV1, the conductor ME1a, the conductor 350a, and the conductor 340.
  • an opening is provided in each of the insulator IS6 and the insulator GI2 in the area where they overlap with the conductor MV2. Furthermore, the conductor ME7 is embedded in the opening.
  • the conductor MV2 is electrically connected to the conductor ME7.
  • the wiring WWL in the cell array CA in the memory layer 60_1 is electrically connected to the transistor 300 in the drive circuit layer 50 via the conductor MV2, the conductor ME1b, the conductor 350b, and the conductor 340.
  • the conductor ME1 (wiring RBL) and the conductor ME6 (wiring WBL) are also electrically connected to the transistor 300 of the drive circuit layer 50 via contact plugs or wiring.
  • FIG. 96 allows the memory layer 60_1 to be provided above the drive circuit layer 50.
  • the memory layers 60_2 to 60_N can be provided above the drive circuit layer 50 and the memory layer 60_1 by using contact plugs or wiring for the memory layers 60_2 to 60_N.
  • the above configuration makes it possible to manufacture a memory device including the memory cells MC described in the first and second embodiments.
  • the carrier concentration of a channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , further preferably less than 1 ⁇ 10 13 cm ⁇ 3 , and further preferably less than 1 ⁇ 10 10 cm ⁇ 3 and 1 ⁇ 10 ⁇ 9 cm ⁇ 3 or more.
  • the impurity concentration in the oxide semiconductor film may be reduced to reduce the density of defect states.
  • a semiconductor having a low impurity concentration and a low density of defect states is referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor an oxide semiconductor with a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor may have a low density of trap states due to a low density of defect states. Furthermore, charges captured in the trap states of the oxide semiconductor may take a long time to disappear and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high density of trap states may have unstable electrical characteristics.
  • impurities in an oxide semiconductor refer to, for example, anything other than the main component that constitutes the oxide semiconductor.
  • an element with a concentration of less than 0.1 atomic % can be considered an impurity.
  • an OS transistor may form a defect in which hydrogen enters an oxygen vacancy in an oxide semiconductor (hereinafter, the defect may be referred to as VOH ), and generate electrons that serve as carriers.
  • VOH the defect in which hydrogen enters an oxygen vacancy in an oxide semiconductor
  • the donor concentration in the channel formation region may increase.
  • the threshold voltage may vary.
  • impurities, oxygen vacancies, and VOH are reduced as much as possible in the channel formation region of an oxide semiconductor.
  • the band gap of the oxide semiconductor is preferably larger than that of silicon (typically 1.1 eV), and is preferably 2 eV or more, more preferably 2.5 eV or more, and even more preferably 3.0 eV or more.
  • the off current also referred to as off leakage current or Ioff
  • Ioff off leakage current
  • OS transistors use oxide semiconductors, which are semiconductor materials with a wide band gap, and therefore the short channel effect can be suppressed. In other words, OS transistors are transistors that do not have the short channel effect or have an extremely small short channel effect.
  • the short channel effect is a degradation of electrical characteristics that becomes evident as transistors are miniaturized (reduced channel length).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes written as S value), and an increase in leakage current.
  • the S value refers to the amount of change in gate voltage in the subthreshold region that changes the drain current by one order of magnitude at a constant drain voltage.
  • Characteristic length is widely used as an index of resistance to short channel effects.
  • Characteristic length is an index of how easily the potential of the channel formation region bends. The smaller the characteristic length, the steeper the potential rises, and therefore the more resistant it is to short channel effects.
  • OS transistors are accumulation-type transistors, while Si transistors are inversion-type transistors. Therefore, compared to Si transistors, OS transistors have smaller characteristic lengths between the source region and the channel-forming region, and between the drain region and the channel-forming region. Therefore, OS transistors are more resistant to the short-channel effect than Si transistors. In other words, when it is desired to manufacture a transistor with a short channel length, OS transistors are more suitable than Si transistors.
  • the OS transistor can also be regarded as having an n + / n ⁇ /n + accumulation-type junction-less transistor structure or an n + /n ⁇ /n + accumulation-type non-junction transistor structure in which the channel formation region is an n ⁇ type region and the source region and drain region are n + type regions.
  • the OS transistor can have good electrical characteristics even when the semiconductor device is miniaturized or highly integrated. For example, good electrical characteristics can be obtained even when the gate length of the OS transistor is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, and 1 nm or more, 3 nm or more, or 5 nm or more.
  • the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region when the transistor is operating, and refers to the width of the bottom surface of the gate electrode in a plan view of the transistor.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to, for example, 50 GHz or more, preferably 100 GHz or more, and more preferably 150 GHz or more in a room temperature environment.
  • OS transistors As explained above, compared to Si transistors, OS transistors have the excellent advantages of having a smaller off-state current and being able to fabricate transistors with a short channel length.
  • FIG. 97A shows a perspective view of a substrate (mounting substrate 704) on which electronic component 700 is mounted.
  • Electronic component 700 shown in FIG. 97A has semiconductor device 710 in mold 711. In FIG. 97A, some parts are omitted in order to show the inside of electronic component 700.
  • Electronic component 700 has lands 712 on the outside of mold 711. Lands 712 are electrically connected to electrode pads 713, and electrode pads 713 are electrically connected to semiconductor device 710 via wires 714.
  • Electronic component 700 is mounted on, for example, a printed circuit board 702. A plurality of such electronic components are combined and electrically connected on printed circuit board 702 to complete mounting substrate 704.
  • the semiconductor device 710 also has a drive circuit layer 715 and a memory layer 716.
  • the memory layer 716 is configured by stacking a plurality of memory cell arrays.
  • the stacked configuration of the drive circuit layer 715 and the memory layer 716 can be a monolithic stacked configuration. In the monolithic stacked configuration, the layers can be connected without using through-electrode technology such as TSV (Through Silicon Via) or bonding technology such as Cu-Cu direct bonding.
  • TSV Through Silicon Via
  • bonding technology such as Cu-Cu direct bonding.
  • the memory as an on-chip memory, it is possible to reduce the size of the connection wiring, etc., compared to technologies that use through electrodes such as TSVs, and it is also possible to increase the number of connection pins. Increasing the number of connection pins enables parallel operation, making it possible to improve the memory bandwidth (also called memory bandwidth).
  • the multiple memory cell arrays in the memory layer 716 are formed using OS transistors and the multiple memory cell arrays are monolithically stacked.
  • OS transistors By configuring the multiple memory cell arrays as monolithic stacks, it is possible to improve either or both of the memory bandwidth and the memory access latency.
  • the bandwidth is the amount of data transferred per unit time
  • the access latency is the time from access to the start of data exchange.
  • Si transistors when Si transistors are used for the memory layer 716, it is difficult to configure the memory layer 716 as a monolithic stack compared to OS transistors. Therefore, it can be said that OS transistors have a superior structure to Si transistors in the monolithic stack configuration.
  • the semiconductor device 710 may also be referred to as a die.
  • a die refers to a chip piece obtained during the manufacturing process of a semiconductor chip by forming a circuit pattern on, for example, a disk-shaped substrate (also called a wafer) and cutting it into cubes.
  • Semiconductor materials that can be used for the die include, for example, silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also called a silicon wafer
  • a silicon die obtained from a silicon substrate (also called a silicon wafer) may be called a silicon die.
  • Electronic component 730 is an example of a SiP (System in Package) or MCM (Multi Chip Module).
  • Electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and multiple semiconductor devices 710 provided on interposer 731.
  • Electronic component 730 shows an example in which semiconductor device 710 is used as a high bandwidth memory (HBM).
  • Semiconductor device 735 can be used in integrated circuits such as a central processing unit (CPU), a graphics processing unit (GPU), or a field programmable gate array (FPGA).
  • CPU central processing unit
  • GPU graphics processing unit
  • FPGA field programmable gate array
  • the package substrate 732 may be, for example, a ceramic substrate, a plastic substrate, or a glass epoxy substrate.
  • the interposer 731 may be, for example, a silicon interposer or a resin interposer.
  • the interposer 731 has multiple wirings and functions to electrically connect multiple integrated circuits with different terminal pitches.
  • the multiple wirings are provided in a single layer or multiple layers.
  • the interposer 731 also functions to electrically connect the integrated circuits provided on the interposer 731 to electrodes provided on the package substrate 732.
  • the interposer is sometimes called a "rewiring substrate” or "intermediate substrate.”
  • a through electrode is provided in the interposer 731, and the integrated circuits and the package substrate 732 are electrically connected using the through electrode.
  • a TSV can also be used as the through electrode.
  • the interposer that implements the HBM requires fine, high-density wiring. For this reason, it is preferable to use a silicon interposer for the interposer that implements the HBM.
  • silicon interposers In addition, in SiP and MCM using silicon interposers, deterioration in reliability due to differences in the expansion coefficient between the integrated circuit and the interposer is unlikely to occur. In addition, since the surface of the silicon interposer is highly flat, poor connections between the integrated circuit mounted on the silicon interposer and the silicon interposer are unlikely to occur. In particular, it is preferable to use silicon interposers in 2.5D packages (2.5-dimensional mounting) in which multiple integrated circuits are arranged horizontally on the interposer.
  • a composite structure may be used that combines a memory cell array stacked using TSVs and a monolithic stacking memory cell array.
  • a heat sink may be provided overlapping the electronic component 730.
  • electrodes 733 may be provided on the bottom of the package substrate 732.
  • Figure 97B shows an example in which the electrodes 733 are formed from solder balls. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be achieved.
  • the electrodes 733 may also be formed from conductive pins. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be achieved.
  • the electronic component 730 can be mounted on other substrates using various mounting methods, including but not limited to BGA and PGA.
  • mounting methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), and QFN (Quad Flat Non-leaded package).
  • FIG. 98A a perspective view of an electronic device 6500 is shown in FIG. 98A.
  • the electronic device 6500 shown in FIG. 98A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and a control device 6509.
  • the control device 6509 includes, for example, one or more selected from a CPU, a GPU, and a memory device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6502, the control device 6509, and the like.
  • the electronic device 6600 shown in FIG. 98B is an information terminal that can be used as a notebook personal computer.
  • the electronic device 6600 has a housing 6611, a keyboard 6612, a pointing device 6613, an external connection port 6614, a display portion 6615, and a control device 6616.
  • the control device 6616 has, for example, one or more selected from a CPU, a GPU, and a memory device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6615, the control device 6616, and the like. Note that the use of the semiconductor device of one embodiment of the present invention for the above-mentioned control device 6509 and control device 6616 is preferable because power consumption can be reduced.
  • Fig. 98C shows a perspective view of a large scale computer 5600.
  • a large scale computer 5600 shown in Fig. 98C a plurality of rack-mounted computers 5620 are stored in a rack 5610.
  • the large scale computer 5600 may also be called a supercomputer.
  • Computer 5620 can be configured, for example, as shown in the perspective view of FIG. 98D.
  • computer 5620 has motherboard 5630, which has multiple slots 5631 and multiple connection terminals.
  • PC card 5621 is inserted into slot 5631.
  • PC card 5621 has connection terminals 5623, 5624, and 5625, each of which is connected to motherboard 5630.
  • the PC card 5621 shown in FIG. 98E is an example of a processing board equipped with a CPU, a GPU, a storage device, and the like.
  • the PC card 5621 has a board 5622.
  • the board 5622 also has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 98E illustrates semiconductor devices other than the semiconductor devices 5626, 5627, and 5628, but for these semiconductor devices, the explanations of the semiconductor devices 5626, 5627, and 5628 described below may be referred to.
  • connection terminal 5629 has a shape that allows it to be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • An example of the standard for the connection terminal 5629 is PCIe.
  • connection terminals 5623, 5624, and 5625 can be, for example, an interface for supplying power to the PC card 5621, inputting signals, etc. Also, for example, they can be an interface for outputting signals calculated by the PC card 5621.
  • Examples of the standards of the connection terminals 5623, 5624, and 5625 include USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface). Also, when a video signal is output from the connection terminals 5623, 5624, and 5625, examples of the standards of each include HDMI (registered trademark).
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and the semiconductor device 5626 and the board 5622 can be electrically connected by inserting the terminal into a socket (not shown) provided on the board 5622.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 can be electrically connected by, for example, soldering the terminals to wiring provided on the board 5622 using a reflow method.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • the electronic component 730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 can be electrically connected by, for example, soldering the terminals to wiring provided on the board 5622 using a reflow method.
  • An example of the semiconductor device 5628 is a memory device.
  • the electronic component 700 can be used as the semiconductor device 5628.
  • the mainframe computer 5600 can also function as a parallel computer. By using the mainframe computer 5600 as a parallel computer, it is possible to perform large-scale calculations, such as those required for learning and inference in artificial intelligence.
  • Space equipment The semiconductor device of one embodiment of the present invention can be suitably used for space equipment, which is one type of equipment that processes and stores data.
  • the semiconductor device of one embodiment of the present invention can include an OS transistor.
  • the OS transistor has small changes in electrical characteristics due to radiation exposure.
  • the OS transistor has high resistance to radiation and can be preferably used in an environment where radiation may be incident.
  • the OS transistor can be preferably used in outer space.
  • FIG. 99 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • FIG. 99 shows a planet 6804 in outer space.
  • outer space refers to an altitude of 100 km or more, for example, but the outer space described in this specification may also include the thermosphere, mesosphere, and stratosphere.
  • the secondary battery 6805 may be provided with a battery management system (also called BMS) or a battery control circuit.
  • BMS battery management system
  • the use of OS transistors in the above-mentioned battery management system or battery control circuit is preferable because it has low power consumption and high reliability even in outer space.
  • outer space is an environment with radiation levels 100 times higher than on Earth.
  • radiation include electromagnetic waves (electromagnetic radiation) such as X-rays and gamma rays, as well as particle radiation such as alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays.
  • the power required for the operation of the satellite 6800 is generated.
  • the amount of power generated is small. Therefore, there is a possibility that the power required for the operation of the satellite 6800 will not be generated.
  • the solar panel may be called a solar cell module.
  • Satellite 6800 can generate a signal.
  • the signal is transmitted via antenna 6803, and can be received, for example, by a receiver installed on the ground or by another satellite.
  • the position of the receiver that received the signal can be measured.
  • satellite 6800 can constitute a satellite positioning system.
  • the control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using, for example, one or more of a CPU, a GPU, and a storage device.
  • a semiconductor device according to one embodiment of the present invention is preferably used for the control device 6807.
  • an OS transistor Compared to a Si transistor, an OS transistor has smaller fluctuations in electrical characteristics due to radiation exposure. In other words, an OS transistor has high reliability even in an environment where radiation may be incident, and can be preferably used.
  • the artificial satellite 6800 can also be configured to have a sensor. For example, by configuring it to have a visible light sensor, the artificial satellite 6800 can have the function of detecting sunlight reflected off an object on the ground. Or, by configuring it to have a thermal infrared sensor, the artificial satellite 6800 can have the function of detecting thermal infrared rays emitted from the earth's surface. From the above, the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is given as an example of space equipment, but the present invention is not limited to this.
  • a semiconductor device according to one embodiment of the present invention can be suitably used in space equipment such as a spaceship, a space capsule, or a space probe.
  • OS transistors As explained above, compared to Si transistors, OS transistors have the advantages of being able to achieve a wider memory bandwidth and having higher radiation resistance.
  • the semiconductor device can be suitably used in a storage system applied to a data center or the like.
  • the data center is required to perform long-term data management, such as ensuring the immutability of data.
  • long-term data management such as ensuring the immutability of data.
  • a semiconductor device By using a semiconductor device according to one embodiment of the present invention in a storage system applied to a data center, it is possible to reduce the power required to store data and to miniaturize the semiconductor device that stores the data. This makes it possible to miniaturize the storage system, miniaturize the power source for storing data, and reduce the scale of cooling equipment. This makes it possible to save space in the data center.
  • the semiconductor device of one embodiment of the present invention consumes less power, and therefore heat generation from the circuit can be reduced. This reduces adverse effects of heat generation on the circuit itself, peripheral circuits, and modules. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. This improves the reliability of the data center.
  • Figure 100 shows a storage system that can be applied to a data center.
  • the storage system 7000 shown in Figure 100 has multiple servers 7001sb as hosts 7001. It also has multiple storage devices 7003md as storage 7003.
  • the host 7001 and storage 7003 are shown connected via a storage area network 7004 and a storage control circuit 7002.
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • Storage 7003 uses flash memory to reduce data access speed, i.e. the time required to store and output data, but this time is significantly longer than the time required by DRAM (Dynamic Random Access Memory), which can be used as cache memory within the storage.
  • DRAM Dynamic Random Access Memory
  • cache memory is usually provided within the storage to reduce the time required to store and output data.
  • the above-mentioned cache memory is used in the storage control circuit 7002 and the storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the cache memory in the storage control circuit 7002 and the storage 7003, and then output to the host 7001 and the storage 7003.
  • OS transistors as transistors for storing data in the above-mentioned cache memory and configuring it to hold a potential according to the data, it is possible to reduce the frequency of refreshing and lower power consumption.
  • configuring the memory cell array in a stacked structure it is possible to reduce the size.
  • the application of the semiconductor device of one embodiment of the present invention to any one or more selected from electronic components, electronic devices, mainframe computers, space equipment, and data centers is expected to have an effect of reducing power consumption. Therefore, while energy demand is expected to increase with the improvement in performance or high integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention can also reduce emissions of greenhouse gases such as carbon dioxide (CO 2 ). In addition, the semiconductor device of one embodiment of the present invention is effective as a measure against global warming because of its low power consumption.
  • CO 2 greenhouse gases
  • FIG. 101A is a schematic perspective view showing a configuration example of a display device DSP to which the laminated structure is applied
  • FIG. 101B is a block diagram of the display device DSP.
  • the display device DSP has a memory circuit area MEMA, a drive circuit area DRVA, a circuit layer CIRL, and a display area EMA.
  • the memory circuit area MEMA and drive circuit area DRVA are located below the circuit layer CIRL, and the display area EMA is located above the circuit layer CIRL.
  • the memory circuit area MEMA and drive circuit area DRVA, the circuit layer CIRL, and the display area EMA are stacked in this order.
  • the memory circuit area MEMA has a function of, for example, holding image data for displaying an image in the display area EMA.
  • the memory circuit area MEMA may include DRAM, SRAM, FeRAM, ReRAM, MRAM or PRAM.
  • the memory circuit area MEMA has a plurality of memory cells that store image data, which is digital data, and each of the plurality of memory cells is configured to transmit one bit or multiple bits of data to the circuit layer CIRL.
  • the memory circuit area MEMA has a function of reading image data from a memory cell provided in the memory circuit area MEMA and transmitting the image data to the drive circuit area DRVA described below.
  • the data that the memory cell can handle may be data less than 8 bits, such as 1 bit, 2 bits, or 4 bits. It may also be data greater than 8 bits, such as 8 bits, 16 bits, 32 bits, 64 bits, 128 bits, or 256 bits.
  • the drive circuit area DRVA has, for example, a shift register and multiple digital-to-analog conversion circuits.
  • the shift register has the function of distributing and transmitting image data sent from the memory circuit area MEMA to each row or each column of the display area EMA in order.
  • the digital-to-analog conversion circuit also has the function of converting the digital image data read from the memory cells in the memory circuit area MEMA into analog data.
  • the drive circuit area DRVA also has the function of transmitting the converted analog data to the circuit layer CIRL.
  • the display area EMA has a plurality of light-emitting units EP, for example.
  • the light-emitting units EP are preferably arranged in an array in the display area EMA.
  • the light-emitting unit EP has a light-emitting device, for example.
  • Examples of the light-emitting device include a light-emitting device including an organic EL element (OLED (Organic Light Emitting Diode)), an inorganic EL element, an LED (including micro LED), a QLED (Quantum-dot Light Emitting Diode), and a semiconductor laser.
  • OLED Organic Light Emitting Diode
  • LED including micro LED
  • QLED Quadantum-dot Light Emitting Diode
  • the light-emitting unit EP is described as being applied with a light-emitting device including an organic EL.
  • the luminance of light emitted from a light-emitting device capable of emitting particularly high luminance light can be, for example, 500 cd/m 2 or more, preferably 1000 cd/m 2 or more and 10000 cd/m 2 or less, and more preferably 2000 cd/m 2 or more and 5000 cd/m 2 or less.
  • the display area EMA may be configured to include, for example, a liquid crystal display device (including, for example, a transmissive liquid crystal device or a reflective liquid crystal device).
  • the display area EMA may be configured to include, for example, an electrophoretic element, a display device using electronic liquid powder (registered trademark), or an electrowetting type display device.
  • the circuit layer CIRL has, as an example, a plurality of driving units DP.
  • One of the driving units DP has a function of driving a light-emitting device provided in the corresponding light-emitting unit EP.
  • the driving unit DP holds image data transmitted from the driving circuit area DRVA and transmits a current corresponding to the image data to the light-emitting unit EP. This allows the light-emitting device provided in the light-emitting unit EP to emit light with a brightness corresponding to the current.
  • the display device DSP can select image data stored in each of the multiple memory cells in the memory circuit area MEMA and display the selected image data in one of the multiple pixel circuits PX in the display area EMA.
  • FIG. 102 shows an example of the configuration of the light-emitting unit EP and the driving unit DP that can be provided in the pixel circuit PX.
  • FIG. 102 also shows the connections of the circuit elements included in the pixel circuit PX.
  • the driver unit DP includes a transistor 500A, a transistor 500B, a transistor 500C, and a capacitor 600.
  • the transistors 500A, 500B, and 500C can each be, for example, a transistor that can be applied to the transistor MW or the transistor MR described in embodiment 1.
  • the transistors 500A, 500B, and 500C are preferably OS transistors.
  • backgate electrodes are not shown for transistors 500A, 500B, and 500C, but each transistor may have a backgate electrode, and each transistor may be configured to apply the same signal to the backgate electrode as to the gate electrode, or to apply a different signal to the backgate electrode than to the gate electrode.
  • Transistor 500B has a gate electrode electrically connected to transistor 500A, a first electrode electrically connected to light-emitting device 130, and a second electrode electrically connected to wiring ANO.
  • Wiring ANO is a wiring for providing a potential for supplying a current to light-emitting device 130.
  • Transistor 500A has a first terminal electrically connected to the gate electrode of transistor 500B, a second terminal electrically connected to a wiring DL that functions as a source line, and a gate electrode that has the function of controlling switching between an on state and an off state based on the potential of wiring G1 that functions as a gate line.
  • the wiring DL functions as a source line in the pixel circuit PX, so the image data sent to the wiring DL becomes the image data output from the circuit layer CIRL described above.
  • Transistor 500C has a first terminal electrically connected to wiring V0, a second terminal electrically connected to light-emitting device 130, and a gate electrode that has a function of controlling switching between an on state and an off state based on the potential of wiring G2 that functions as a gate line.
  • Wiring V0 functions as a wiring for providing a reference potential, and also functions as a wiring for outputting the current flowing in driving unit DP to driving circuit area DRVA.
  • the capacitive element 600 includes a conductive film electrically connected to the gate electrode of the transistor 500B and a conductive film electrically connected to the second electrode of the transistor 500C.
  • the light-emitting device 130 in the light-emitting portion EP has a first electrode electrically connected to the first electrode of the transistor 500B, and a second electrode electrically connected to the wiring VCOM.
  • the wiring VCOM is a wiring for providing a potential for supplying a current to the light-emitting device 130.
  • the wiring V0 can output a current value that can be used to set pixel parameters. More specifically, the wiring V0 can function as a monitor line for outputting the current flowing through the transistor 500B or the current flowing through the light emitting device 130 to the outside.
  • the current output to the wiring V0 is converted to a voltage by, for example, a source follower circuit and output to the outside. Alternatively, it can be converted to a digital signal by, for example, an analog-digital conversion circuit and output to a circuit that performs dimming and color adjustment. Note that each of the source follower circuit, analog-digital conversion circuit, or circuit that performs dimming and color adjustment described above may be included in, for example, the drive circuit area DRVA.
  • circuit elements included in the driving unit DP can be the circuit elements provided in the memory cell MC shown in FIG. 1A and FIG. 2A to FIG. 2C described in embodiment 1.
  • the transistor 500A can be the transistor MW shown in FIG. 1A and FIG. 2A to FIG. 2C
  • the transistor 500B can be the transistor MR shown in FIG. 1A and FIG. 2A to FIG. 2C
  • the capacitor element 600 can be the transistor C1 shown in FIG. 1A and FIG. 2A to FIG. 2C.
  • the wiring DL can be the wiring WBL shown in FIG. 1A and FIG. 2A to FIG. 2C
  • the wiring G1 can be the wiring WWL shown in FIG. 1A and FIG. 2A to FIG.
  • the wiring ANO can be the wiring RBL shown in FIG. 1A and FIG. 2A to FIG. 2C.
  • the wiring SL and wiring CL shown in FIG. 1A and FIG. 2A to FIG. 2C are wirings connected to the first electrode of the light-emitting device 130 or the second electrode of the transistor 500C in FIG. 102.
  • the memory cells MC shown in Figures 1A and 2A to 2C can be used as part of the driving unit DP described in this embodiment.
  • Figure 103 is a diagram showing a schematic diagram of the hierarchical relationship of the drive circuit area DRVA, memory circuit area MEMA, circuit layer CIRL, drive section DP having a plurality of transistors of pixel circuits PX, and light-emitting section EP having light-emitting device 130.
  • the display area EMA of the display device DSP shown in Figure 103 has, as an example, the light-emitting section EP
  • the circuit layer CIRL has, as an example, the drive section DP.
  • the wiring electrically connecting the driving unit DP and the driving circuit area DRVA can be shortened, and the wiring resistance of the wiring can be reduced. Therefore, data can be written at high speed, and the display device DSP can be driven at high speed. As a result, a sufficient frame period can be secured even if the display device DSP has a large number of pixel circuits PX, and the pixel density of the display device DSP can be increased. In addition, by increasing the pixel density of the display device DSP, the resolution of the image displayed by the display device DSP can be increased.
  • the pixel density of the display device DSP can be set to 500 ppi or more, preferably 1000 ppi or more, more preferably 3000 ppi or more, even more preferably 5000 ppi or more, and even more preferably 6000 ppi or more. Therefore, the display device DSP can be a display device for XR (Extended Reality or Cross Reality) such as AR (Augmented Reality) or VR (Virtual Reality), and can be suitably applied to electronic devices such as HMDs (Head Mounted Displays) where the display unit is close to the user.
  • XR Extended Reality or Cross Reality
  • AR Advanced Reality
  • VR Virtual Reality
  • HMDs Head Mounted Displays
  • the electronic device may have, for example, a display device and one or more selected from an antenna, a battery, a housing, a camera, a speaker, a microphone, a touch sensor, or an operation button.
  • the electronic device may also have a secondary battery, and it is preferable that the secondary battery can be charged using non-contact power transmission.
  • Secondary batteries include, for example, lithium ion secondary batteries (e.g., lithium polymer batteries (lithium ion polymer batteries) that use a gel electrolyte), nickel-metal hydride batteries, nickel-cadmium batteries, organic radical batteries, lead-acid batteries, air secondary batteries, nickel-zinc batteries, and silver-zinc batteries.
  • lithium ion secondary batteries e.g., lithium polymer batteries (lithium ion polymer batteries) that use a gel electrolyte
  • nickel-metal hydride batteries nickel-cadmium batteries
  • organic radical batteries e.g., lead-acid batteries
  • lead-acid batteries e.g., lead-acid batteries
  • air secondary batteries e.g., nickel-zinc batteries, and silver-zinc batteries.
  • the electronic device may also have an antenna. By receiving a signal via the antenna, images, information, etc. can be displayed on the display unit. Furthermore, if the electronic device has an antenna and a secondary battery, the antenna may be used for contactless power transmission.
  • the display area of the electronic device can display images with resolutions of, for example, full high definition, 4K2K, 8K4K, 16K8K or higher.
  • Examples of electronic devices include electronic devices with relatively large screens, such as television devices, notebook personal computers, monitor devices, digital signage, pachinko machines, and game machines.
  • Other examples of electronic devices include digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and audio playback devices.
  • Electronic devices can be installed along the flat or curved surfaces of the interior or exterior walls of buildings such as houses or buildings.
  • the electronic devices can also be installed along the flat or curved surfaces of the interior or exterior of automobiles, etc.
  • [mobile phone] 104A is a mobile phone (smartphone), which is a type of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511. As an input interface, a touch panel is provided on the display unit 5511 and buttons are provided on the housing 5510.
  • [Wearable devices] 104B is a diagram showing the appearance of an information terminal 5900, which is an example of a wearable terminal.
  • the information terminal 5900 includes a housing 5901, a display portion 5902, operation buttons 5903, a crown 5904, and a band 5905.
  • FIG. 104C also illustrates a notebook type information terminal 5300.
  • a display unit 5331 is provided in a housing 5330a
  • a keyboard unit 5350 is provided in a housing 5330b, for example.
  • a smartphone, a wearable terminal, and a notebook type information terminal are shown as examples of electronic devices in Figs. 104A to 104C, respectively, but information terminals other than smartphones, wearable terminals, and notebook type information terminals can also be applied.
  • Examples of information terminals other than smartphones, wearable terminals, and notebook type information terminals include PDAs (Personal Digital Assistants), desktop information terminals, and workstations.
  • [camera] 104D is a diagram showing the external appearance of the camera 8000 with a viewfinder 8100 attached.
  • the camera 8000 has a housing 8001, a display unit 8002, operation buttons 8003, and a shutter button 8004.
  • a detachable lens 8006 is attached to the camera 8000.
  • the viewfinder 8100 has a housing 8101, a display unit 8102, and a button 8103.
  • the lens 8006 and the housing of the camera 8000 may be integrated.
  • the camera 8000 can capture an image by pressing the shutter button 8004 or by touching the display unit 8002, which functions as a touch panel.
  • the housing 8001 has a mount with electrodes, and in addition to the viewfinder 8100, for example, a strobe device can be connected.
  • the housing 8101 is attached to the camera 8000 by a mount that engages with the mount of the camera 8000.
  • the viewfinder 8100 can display an image received from the camera 8000 on the display unit 8102.
  • Button 8103 functions as a power button.
  • the display device of one embodiment of the present invention can be applied to the display portion 8002 of the camera 8000 and the display portion 8102 of the viewfinder 8100.
  • the camera 8000 may have a built-in viewfinder.
  • [game machine] 104E is a diagram showing the appearance of a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 includes a housing 5201, a display portion 5202, and buttons 5203.
  • the images from the portable game console 5200 can be output by a display device provided on a television device, a personal computer display, a game display, and a head-mounted display.
  • the display device described in the above embodiment By applying the display device described in the above embodiment to the portable game console 5200, it is possible to realize a portable game console 5200 with low power consumption.
  • the low power consumption can reduce heat generation from the circuit, so that the influence of heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • a portable game machine is illustrated as an example of a game machine, but electronic devices according to one aspect of the present invention are not limited to this.
  • electronic devices according to one aspect of the present invention include stationary game machines, arcade game machines installed in entertainment facilities (e.g., game centers and amusement parks), and pitching machines for batting practice installed in sports facilities.
  • the television device 9000 includes a housing 9002, a display unit 9001, a speaker 9003, operation keys 9005 (including, for example, a power switch or an operation switch), a connection terminal 9006, and a sensor 9007 (including, for example, a function of measuring force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light (for example, visible light or invisible light), liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, or odor. Or, for example, a function of sensing or detecting odor or light).
  • the storage device of one embodiment of the present invention can be provided in the television device.
  • the television device can incorporate, for example, a display unit 9001 of 50 inches or more or 100 inches or more.
  • the display device can also be applied to the vicinity of the driver's seat of an automobile, which is a moving body.
  • Figure 104G is a diagram showing the area around the windshield inside the vehicle. In addition to display panel 5701, display panel 5702, and display panel 5703 attached to the dashboard, Figure 104G also shows display panel 5704 attached to a pillar.
  • Display panels 5701 to 5703 can display one or more selected from navigation information, speedometer, tachometer, mileage, fuel gauge, gear status, and air conditioning settings. In addition, the display items and layout displayed on the display panels can be changed as appropriate to suit the user's preferences, making it possible to improve design. Display panels 5701 to 5703 can also be used as lighting devices.
  • the display panel 5704 can display images from an imaging means installed on the vehicle body to complement the field of view (blind spots) blocked by pillars. In other words, by displaying images from an imaging means installed on the outside of the vehicle, blind spots can be complemented and safety can be increased. In addition, by displaying images that complement the invisible parts, safety checks can be performed more naturally and without any sense of discomfort.
  • the display panel 5704 can also be used as a lighting device.
  • the display device of one embodiment of the present invention can be applied to, for example, display panels 5701 to 5704.
  • moving bodies can also include trains, monorails, ships, and flying bodies (e.g., helicopters, unmanned aerial vehicles (drones), airplanes, and rockets), and the display device of one embodiment of the present invention can be applied to these moving bodies.
  • flying bodies e.g., helicopters, unmanned aerial vehicles (drones), airplanes, and rockets
  • FIG. 104H illustrates an example of an electronic signage (digital signage) that can be attached to a wall.
  • FIG. 104H illustrates a state in which an electronic signage 6200 is attached to a wall 6201.
  • the display device of one embodiment of the present invention can be applied to, for example, a display portion of the electronic signage 6200.
  • the electronic signage 6200 may be provided with an interface such as a touch panel.
  • electronic signs can be of a type that is mounted on a pole, a stand type that is placed on the ground, or a type that is installed on the roof or side wall of a building.
  • [Head-mounted display] 104I is a diagram showing the appearance of an electronic device 8300 which is a head mounted display.
  • the electronic device 8300 includes a housing 8301, a display portion 8302, a band-shaped fixture 8304, a fixture 8304a to be attached to the head, and a pair of lenses 8305.
  • the electronic device 8300 may also be provided with an interface such as an operation button or a power button.
  • the user can view the display on the display unit 8302 through the lens 8305.
  • the display unit 8302 it is preferable to arrange the display unit 8302 in a curved manner, since this allows the user to feel a high sense of realism.
  • by viewing another image displayed in a different area of the display unit 8302 through the lens 8305 it is possible to perform three-dimensional display using parallax.
  • the configuration is not limited to one display unit 8302, and two display units 8302 may be provided, with one display unit arranged for each eye of the user.
  • a display device with extremely high resolution for the display unit 8302. By using a display device with high resolution for the display unit 8302, even if the image is enlarged using the lens 8305, the user cannot see the pixels, and a more realistic image can be displayed.
  • the head-mounted display which is an electronic device, may be configured as an electronic device that is a glasses-type head-mounted display, rather than the electronic device 8300 that is a goggle-type head-mounted display as shown in FIG. 104I.
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Abstract

記憶密度が高い半導体装置を提供する。 第１層と第１層の上方の第２層を有する半導体装置である。第１層は、第１乃至第４導電体、第１乃至５絶縁体、及び第１半導体を有し、第２層は、第５乃至第７導電体、第６、第７絶縁体、及び第２半導体を有する。第１導電体上には、第１絶縁体、第２導電体、第２絶縁体、及び第３導電体が順に形成され、それぞれには第１導電体を底面とする第１開口が設けられている。また、第１開口には第１半導体、第４絶縁体、及び第４導電体が順に形成されている。また、第３絶縁体は、第３導電体の側面と第２絶縁体の上面に位置している。第５導電体は、第４導電体の上面と第５絶縁 体の上面に位置する。第５導電体上には、第６絶縁体と第６導電体が順に形成され、それぞれには第５導電体を底面とする第２開口が設けられている。また、第２開口には第２半導体、第７絶縁体、及び第７導電体が順に形成されている。

Description

半導体装置、記憶装置、及び電子機器
　本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法又は製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ又は組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法又はそれらの検査方法を一例として挙げることができる。
　近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する記憶装置が求められている。単位面積あたりの記憶容量を増加させるためには、３Ｄ　ＮＡＮＤ型の記憶装置などのように、メモリセルを積層して形成することが有効である（特許文献１乃至特許文献３参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
米国特許出願公開２０１１／００６５２７０号明細書 米国特許出願公開２０１６／０１４９００４号明細書 米国特許出願公開２０１３／００６９０５２号明細書
　記憶容量が大きい記憶装置を作製するために、メモリセルの微細化が進められている。また、容量素子を小さくすること、若しくは容量素子を無くすことによって、メモリセルを微細化することができるが、一方でメモリセルに備わる静電容量の値も小さくなり、データの書き込み、保持、読み出しが難しくなる。また、静電容量の値が小さいときには、ノイズの影響を受けやすくなるため、保持しているデータの値が変化しやすくなる。
　本発明の一態様は、回路面積が小さい半導体装置を提供することを課題の一とする。又は、本発明の一態様は、記憶容量が大きい半導体装置を提供することを課題の一とする。又は、本発明の一態様は、記憶密度が高い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、上記半導体装置を有する記憶装置を提供することを課題の一とする。又は、本発明の一態様は、上記記憶装置を有する電子機器を提供することを課題の一とする。
　なお、本発明の一態様の課題は、上記課題に限定されない。上記課題は、他の課題の存在を妨げるものではない。なお、他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記課題、及び他の課題の全てを解決する必要はない。
　本発明の一態様は、上記課題を鑑みたものであり、ゲート電極とチャネル形成領域とが高さ方向に沿って設けられたトランジスタを２個積層した半導体装置である。当該トランジスタは、プレーナ型のトランジスタ（チャネル形成領域が平面方向に沿って設けられている）と比較して、その設置面積を小さくすることができる。
　また、ゲート電極が高さ方向に沿って設けられているため、開口の周辺に導電層を設けることにより、ゲート電極と当該導電層とによって容量素子を形成することができる。つまり、２個のトランジスタと当該容量素子は、互いに重畳する構成となる。
　以下に、本発明の一態様の処理装置の代表的な構成例について、記載する。
（１）
　本発明の一態様は、第１開口を含む第１層と、第２開口を含む第２層と、を有する半導体装置である。なお、第２層は、第１層の上方に位置する。
　第１層は、第１導電体と、第２導電体と、第３導電体と、第４導電体と、第１絶縁体と、第２絶縁体と、第３絶縁体と、第４絶縁体と、第５絶縁体と、第１半導体と、を有する。また、第２層は、第５導電体と、第６導電体と、第７導電体と、第６絶縁体と、第７絶縁体と、第２半導体と、を有する。
　第１開口は、第１導電体の上方に位置し、第１絶縁体は、第１導電体の上面と、第１開口の外側の側面と、に位置し、第２導電体は、第１絶縁体の上面と、第１開口の外側の側面と、に位置し、第２絶縁体は、第２導電体の上面と、第１開口の外側の側面と、に位置し、第３導電体は、第２絶縁体の上面と、第１開口の外側の側面と、に位置する。また、第３絶縁体は、第２絶縁体の上面と、第３導電体の側面と、に位置する。また、第１半導体は、第１開口の内部において、第１導電体の上面と、第１絶縁体の側面と、第２導電体の側面と、第２絶縁体の側面と、第３導電体の側面と、に位置し、第４絶縁体は、第３絶縁体の上面と、第３導電体の上面と、第１半導体の上面と、に位置し、第４導電体は、第４絶縁体の上面のうち、第１開口の内部と、第１開口の上方に位置する。また、第５絶縁体は、第４絶縁体の上方と、第４導電体の側面と、に位置し、第５導電体は、第４導電体の上面と、第５絶縁体の上面と、に位置する。
　第２開口は、第５導電体の上方に位置する。また、第６絶縁体は、第５絶縁体の上面と、第５導電体の上面と、第２開口の外側の側面と、に位置し、第６導電体は、第６絶縁体の上面と、第２開口の外側の側面と、に位置する。また、第２半導体は、第２開口の内部において、第５導電体の上面と、第６絶縁体の側面と、第６導電体の側面と、に位置し、また、第２開口の外部において、第６導電体の上面にも位置する。第７絶縁体は、第６絶縁体の上面と、第６導電体の上面と、第２半導体の上面と、に位置し、第７導電体は、第２開口の内部を含む、第７絶縁体の上面に位置する。
（２）
　又は、本発明の一態様は、第１開口を含む第１層と、第２開口を含む第２層と、を有し、かつ上記（１）とは構成が異なる半導体装置である。なお、第２層は、第１層の上方に位置する。
　第１層は、第１導電体と、第２導電体と、第３導電体と、第４導電体と、第１絶縁体と、第２絶縁体と、第３絶縁体と、第４絶縁体と、第５絶縁体と、第１半導体と、を有する。また、第２層は、第６導電体と、第７導電体と、第６絶縁体と、第７絶縁体と、第２半導体と、を有する。
　第１開口は、第１導電体の上方に位置し、第１絶縁体は、第１導電体の上面と、第１開口の外側の側面と、に位置し、第２導電体は、第１絶縁体の上面と、第１開口の外側の側面と、に位置し、第２絶縁体は、第２導電体の上面と、第１開口の外側の側面と、に位置し、第３導電体は、第２絶縁体の上面と、第１開口の外側の側面と、に位置する。また、第３絶縁体は、第２絶縁体の上面と、第３導電体の側面と、に位置する。また、第１半導体は、第１開口の内部において、第１導電体の上面と、第１絶縁体の側面と、第２導電体の側面と、第２絶縁体の側面と、第３導電体の側面と、に位置し、第４絶縁体は、第３絶縁体の上面と、第３導電体の上面と、第１半導体の上面と、に位置し、第４導電体は、第４絶縁体の上面のうち、第１開口の内部と、第１開口の上方に位置する。また、第５絶縁体は、第４絶縁体の上方と、第４導電体の側面と、に位置する。
　第２開口は、第４導電体の上方に位置する。また、第６絶縁体は、第５絶縁体の上面と、第４導電体の上面と、第２開口の外側の側面と、に位置し、第６導電体は、第６絶縁体の上面と、第２開口の外側の側面と、に位置する。また、第２半導体は、第２開口の内部において、第４導電体の上面と、第６絶縁体の側面と、第６導電体の側面と、に位置し、また、第２開口の外部において、第６導電体の上面にも位置する。第７絶縁体は、第６絶縁体の上面と、第６導電体の上面と、第２半導体の上面と、に位置し、第７導電体は、第２開口の内部を含む、第７絶縁体の上面に位置する。
（３）
　又は、本発明の一態様は、上記（１）又は（２）において、第１半導体と、第２半導体と、のそれぞれが、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有する構成としてもよい。
　なお、元素Ｍは、アルミニウム、ガリウム、シリコン、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一又は複数である。
（４）
　又は、本発明の一態様は、上記（３）において、第２開口の側面のテーパー角が、４５°以上９０°以下となる構成としてもよい。
（５）
　又は、本発明の一態様は、上記（４）において、第１導電体と、第６導電体と、が第１方向に延在し、第２導電体と、第３導電体と、第７導電体と、が第２方向に延在している構成としてもよい。
（６）
　又は、本発明の一態様は、上記（１）乃至（５）のいずれか一の半導体装置と、駆動回路と、を有する記憶装置である。駆動回路は、半導体装置の下方に位置する。また、駆動回路は、シリコンを含む半導体基板に形成されている。また、駆動回路は、チャネル形成領域にシリコンを含むトランジスタを有する。
（７）
　又は、本発明の一態様は、上記（６）の記憶装置と、筐体と、を有する電子機器である。
　上記の通り、２個のトランジスタと当該容量素子とを互いに重畳する構成とすることにより、その設置面積を小さくすることができる。また、これにより、記憶密度を高くすることができる。また、この構成によって、回路面積を増やすことなく容量素子を設けることができる。
　本発明の一態様によって、回路面積が小さい半導体装置を提供することができる。又は、本発明の一態様によって、記憶容量が大きい半導体装置を提供することができる。又は、本発明の一態様によって、記憶密度が高い半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置などを提供することができる。又は、本発明の一態様によって、上記半導体装置を有する記憶装置を提供することができる。又は、本発明の一態様によって、上記記憶装置を有する電子機器を提供することができる。
　なお、本発明の一態様の効果は、上記効果に限定されない。上記効果は、他の効果の存在を妨げるものではない。なお、他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記効果を有さない場合もある。
図１Ａ乃至図１Ｃは、半導体装置の一例を示す回路図である。
図２Ａは、半導体装置の構成例を示す平面模式図であり、図２Ｂ及び図２Ｃは、半導体装置の構成例を示す断面模式図である。
図３Ａ及び図３Ｂは、記憶装置の一例を示すブロック図である。
図４Ａ及び図４Ｂは、セルアレイの一例を示す平面模式図である。
図５Ａ及び図５Ｂは、セルアレイの一例を示す平面模式図である。
図６Ａ及び図６Ｂは、セルアレイの一例を示す平面模式図である。
図７Ａ及び図７Ｂは、セルアレイの一例を示す平面模式図である。
図８Ａ及び図８Ｂは、半導体装置の動作例を示すタイミングチャートである。
図９Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図９Ｂ及び図９Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図１０Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図１０Ｂ及び図１０Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図１１Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図１１Ｂ及び図１１Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図１２Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図１２Ｂ及び図１２Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図１３Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図１３Ｂ及び図１３Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図１４Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図１４Ｂ及び図１４Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図１５Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図１５Ｂ及び図１５Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図１６Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図１６Ｂ及び図１６Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図１７Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図１７Ｂ及び図１７Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図１８Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図１８Ｂ及び図１８Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図１９Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図１９Ｂ及び図１９Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図２０Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図２０Ｂ及び図２０Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図２１Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図２１Ｂ及び図２１Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図２２Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図２２Ｂ及び図２２Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図２３Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図２３Ｂ及び図２３Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図２４Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図２４Ｂ及び図２４Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図２５Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図２５Ｂ及び図２５Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図２６Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図２６Ｂ及び図２６Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図２７Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図２７Ｂ及び図２７Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図２８Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図２８Ｂ及び図２８Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図２９Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図２９Ｂ及び図２９Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図３０Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図３０Ｂ及び図３０Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図３１Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図３１Ｂ及び図３１Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図３２Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図３２Ｂ及び図３２Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図３３Ａは、半導体装置の構成例を示す平面模式図であり、図３３Ｂ及び図３３Ｃは、半導体装置の構成例を示す断面模式図である。
図３４Ａは、半導体装置の構成例を示す平面模式図であり、図３４Ｂ及び図３４Ｃは、半導体装置の構成例を示す断面模式図である。
図３５Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図３５Ｂ及び図３５Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図３６Ａは、半導体装置の構成例を示す平面模式図であり、図３６Ｂ及び図３６Ｃは、半導体装置の構成例を示す断面模式図である。
図３７Ａは、半導体装置の構成例を示す平面模式図であり、図３７Ｂ及び図３７Ｃは、半導体装置の構成例を示す断面模式図である。
図３８Ａは、半導体装置の構成例を示す平面模式図であり、図３８Ｂ及び図３８Ｃは、半導体装置の構成例を示す断面模式図である。
図３９Ａは、半導体装置の構成例を示す平面模式図であり、図３９Ｂ及び図３９Ｃは、半導体装置の構成例を示す断面模式図である。
図４０Ａは、半導体装置の構成例を示す平面模式図であり、図４０Ｂ及び図４０Ｃは、半導体装置の構成例を示す断面模式図である。
図４１Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図４１Ｂ及び図４１Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図４２Ａは、半導体装置の構成例を示す平面模式図であり、図４２Ｂ及び図４２Ｃは、半導体装置の構成例を示す断面模式図である。
図４３Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図４３Ｂ及び図４３Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図４４Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図４４Ｂ及び図４４Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図４５Ａは、半導体装置の構成例を示す平面模式図であり、図４５Ｂ及び図４５Ｃは、半導体装置の構成例を示す断面模式図である。
図４６Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図４６Ｂ及び図４６Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図４７Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図４７Ｂ及び図４７Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図４８Ａは、半導体装置の構成例を示す平面模式図であり、図４８Ｂ及び図４８Ｃは、半導体装置の構成例を示す断面模式図である。
図４９Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図４９Ｂ及び図４９Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図５０Ａは、半導体装置の構成例を示す平面模式図であり、図５０Ｂ及び図５０Ｃは、半導体装置の構成例を示す断面模式図である。
図５１Ａは、半導体装置の構成例を示す平面模式図であり、図５１Ｂ及び図５１Ｃは、半導体装置の構成例を示す断面模式図である。
図５２Ａは、半導体装置の構成例を示す平面模式図であり、図５２Ｂ及び図５２Ｃは、半導体装置の構成例を示す断面模式図である。
図５３Ａは、半導体装置の構成例を示す平面模式図であり、図５３Ｂ及び図５３Ｃは、半導体装置の構成例を示す断面模式図である。
図５４Ａは、半導体装置の構成例を示す平面模式図であり、図５４Ｂ及び図５４Ｃは、半導体装置の構成例を示す断面模式図である。
図５５Ａは、半導体装置の構成例を示す平面模式図であり、図５５Ｂ及び図５５Ｃは、半導体装置の構成例を示す断面模式図である。
図５６Ａは、半導体装置の構成例を示す平面模式図であり、図５６Ｂ及び図５６Ｃは、半導体装置の構成例を示す断面模式図である。
図５７Ａは、半導体装置の構成例を示す平面模式図であり、図５７Ｂ及び図５７Ｃは、半導体装置の構成例を示す断面模式図である。
図５８Ａは、半導体装置の構成例を示す平面模式図であり、図５８Ｂ及び図５８Ｃは、半導体装置の構成例を示す断面模式図である。
図５９Ａは、半導体装置の構成例を示す平面模式図であり、図５９Ｂ及び図５９Ｃは、半導体装置の構成例を示す断面模式図である。
図６０Ａは、半導体装置の構成例を示す平面模式図であり、図６０Ｂ及び図６０Ｃは、半導体装置の構成例を示す断面模式図である。
図６１Ａは、半導体装置の構成例を示す平面模式図であり、図６１Ｂ及び図６１Ｃは、半導体装置の構成例を示す断面模式図である。
図６２Ａは、半導体装置の構成例を示す平面模式図であり、図６２Ｂ及び図６２Ｃは、半導体装置の構成例を示す断面模式図である。
図６３Ａは、半導体装置の構成例を示す平面模式図であり、図６３Ｂ及び図６３Ｃは、半導体装置の構成例を示す断面模式図である。
図６４Ａは、半導体装置の構成例を示す平面模式図であり、図６４Ｂ及び図６４Ｃは、半導体装置の構成例を示す断面模式図である。
図６５Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図６５Ｂ及び図６５Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図６６Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図６６Ｂ及び図６６Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図６７Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図６７Ｂ及び図６７Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図６８Ａは、半導体装置の構成例を示す平面模式図であり、図６８Ｂ及び図６８Ｃは、半導体装置の構成例を示す断面模式図である。
図６９Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図６９Ｂ及び図６９Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図７０Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図７０Ｂ及び図７０Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図７１Ａは、半導体装置の構成例を示す平面模式図であり、図７１Ｂ及び図７１Ｃは、半導体装置の構成例を示す断面模式図である。
図７２Ａは、半導体装置の構成例を示す平面模式図であり、図７２Ｂ及び図７２Ｃは、半導体装置の構成例を示す断面模式図である。
図７３Ａは、半導体装置の構成例を示す平面模式図であり、図７３Ｂ及び図７３Ｃは、半導体装置の構成例を示す断面模式図である。
図７４は、セルアレイの一例を示す平面模式図である。
図７５Ａは、半導体装置の構成例を示す平面模式図であり、図７５Ｂ及び図７５Ｃは、半導体装置の構成例を示す断面模式図である。
図７６は、セルアレイの一例を示す平面模式図である。
図７７Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図７７Ｂ及び図７７Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図７８Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図７８Ｂ及び図７８Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図７９Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図７９Ｂ及び図７９Ｃは、半導体装置の作製方法の一例を示す断面模式図である。
図８０Ａは、半導体装置の構成例を示す平面模式図であり、図８０Ｂ及び図８０Ｃは、半導体装置の構成例を示す断面模式図である。
図８１Ａは、半導体装置の構成例を示す平面模式図であり、図８１Ｂ及び図８１Ｃは、半導体装置の構成例を示す断面模式図である。
図８２Ａは、セルアレイの一例を示す平面模式図であり、図８２Ｂは、トランジスタの構成例を示す斜視模式図である。
図８３Ａは、半導体装置の構成例を示す平面模式図であり、図８３Ｂ及び図８３Ｃは、半導体装置の構成例を示す断面模式図である。
図８４は、セルアレイの一例を示す平面模式図である。
図８５Ａは、半導体装置の構成例を示す平面模式図であり、図８５Ｂ及び図８５Ｃは、半導体装置の構成例を示す断面模式図である。
図８６Ａは、セルアレイの一例を示す平面模式図であり、図８６Ｂは、トランジスタの構成例を示す斜視模式図である。
図８７Ａ及び図８７Ｂは、セルアレイの一例を示す平面模式図である。
図８８Ａ乃至図８８Ｃは、半導体装置の一例を示す回路図である。
図８９Ａは、半導体装置の構成例を示す平面模式図であり、図８９Ｂ及び図８９Ｃは、半導体装置の構成例を示す断面模式図である。
図９０Ａ及び図９０Ｂは、記憶装置の一例を示すブロック図である。
図９１Ａは、半導体装置の構成例を示す平面模式図であり、図９１Ｂ及び図９１Ｃは、半導体装置の構成例を示す断面模式図である。
図９２Ａは、半導体装置の構成例を示す平面模式図であり、図９２Ｂ及び図９２Ｃは、半導体装置の構成例を示す断面模式図である。
図９３Ａは、半導体装置の構成例を示す平面模式図であり、図９３Ｂ及び図９３Ｃは、半導体装置の構成例を示す断面模式図である。
図９４Ａは、記憶装置の構成例を説明する斜視模式図であり、図９４Ｂは、半導体装置の構成例を説明するブロック図である。
図９５は、記憶装置の構成例を説明するブロック図である。
図９６は、記憶装置の構成例を説明する図である。
図９７Ａ及び図９７Ｂは、電子部品の一例を示す図である。
図９８Ａ及び図９８Ｂは、電子機器の一例を示す図であり、図９８Ｃ乃至図９８Ｅは、大型計算機の一例を示す図である。
図９９は、宇宙用機器の一例を示す図である。
図１００は、データセンターに適用可能なストレージシステムの一例を示す図である。
図１０１Ａは、表示装置の構成例を示す斜視模式図であり、図１０１Ｂは、表示装置の構成例を示すブロック図である。
図１０２は、表示装置に含まれる画素回路の構成例を示す回路図である。
図１０３は、表示装置に含まれる積層構造の構成例を示す斜視模式図である。
図１０４Ａ乃至図１０４Ｉは、電子機器の一例を示す斜視図である。
　本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（例えば、トランジスタ、ダイオード及びフォトダイオード）を含む回路、同回路を有する装置をいう。また、半導体装置とは、半導体特性を利用することで機能しうる装置全般をいう。半導体装置の一例としては、集積回路が挙げられる。また、半導体装置の一例としては、集積回路を備えたチップも挙げられる、また、半導体装置の一例としては、パッケージにチップを収納した電子部品も挙げられる。また、例えば、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、又は層）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス及び負荷）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）又は非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　なお、ＸとＹとの間に、素子と電源線（例えば、ＶＤＤ（高電源電位）、ＶＳＳ（低電源電位）、ＧＮＤ（接地電位）、又は所望の電位を与える配線）との両方が配置されている場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。なお、ＸとＹとの間に電源線のみが配置されている場合には、ＸとＹとの間に別の素子がないため、ＸとＹとは、直接接続されている、ということになる。よって、ＸとＹとの間に、電源線のみが配置されている場合には、「ＸとＹとは、電気的に接続されている」ともいえる。しかし、ＸとＹとの間に、素子と電源線の両方が配置されている場合には、Ｘと電源線とが（素子を介して）電気的に接続されており、Ｙと電源線とが電気的に接続されている、ということになるが、ＸとＹとは、電気的に接続されている、とは規定されない。なお、ＸとＹとの間に、トランジスタのゲートとソースとを介している場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。なお、ＸとＹとの間に、トランジスタのゲートとドレインとを介している場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。つまり、トランジスタの場合には、ＸとＹとの間に、トランジスタのドレインとソースとを介している場合には、ＸとＹとが電気的に接続されている、と規定するものとする。なお、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、と規定する場合と規定しない場合がある。例えば、デジタル回路又はロジック回路の構成において、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、とは規定しない場合がある。一方、例えば、アナログ回路の構成において、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、と規定する場合がある。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（例えば、インバータ、ＮＡＮＤ回路及びＮＯＲ回路）、信号変換回路（例えば、デジタルアナログ変換回路、アナログデジタル変換回路及びガンマ補正回路）、電位レベル変換回路（例えば、昇圧回路又は降圧回路といった電源回路、及び信号の電位レベルを変えるレベルシフタ回路）、電圧源、電流源、切り替え回路、増幅回路（例えば、信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路及びバッファ回路）、信号生成回路、記憶回路、及び制御回路）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　また、例えば、「ＸとＹとトランジスタのソース（第１端子、又は第２端子の一方に言い換える場合がある）とドレイン（第１端子、又は第２端子の他方に言い換える場合がある）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソースは、Ｘと電気的に接続され、トランジスタのドレインはＹと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソースとドレインとを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソースと、ドレインとを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜又は層）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば、配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能及び電極の機能の両方を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、又は０Ωよりも高い抵抗値を有する配線とすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、又はコイルを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」又は「抵抗値を有する領域」という用語に言い換えることができる場合がある。逆に「抵抗」、「負荷」又は「抵抗値を有する領域」という用語は、「抵抗素子」という用語に言い換えることができる場合がある。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、又はトランジスタのゲート容量とすることができる。また、「容量素子」、「寄生容量」、又は「ゲート容量」という用語は、「容量」という用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」又は「ゲート容量」という用語に言い換えることができる場合がある。また、「容量」（３端子以上の「容量」を含む）は、絶縁体と、当該絶縁体を挟んだ一対の導電体と、を含む構成となっている。そのため、「容量」の「一対の導電体」という用語は、「一対の電極」、「一対の導電領域」、「一対の領域」又は「一対の端子」に言い換えることができる。また、「一対の端子の一方」、及び「一対の端子の他方」という用語は、それぞれ第１端子及び第２端子と呼称する場合がある。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース、又はドレインという用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
　また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列、又は並列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
　また、本明細書等において、ノードは、回路構成、及びデバイス構造に応じて、端子、配線、電極、導電層、導電体、又は不純物領域と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」及び「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
　また、「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとしては、例えば、電子、正孔、アニオン、カチオン、及び錯イオンが挙げられ、電流の流れる系（例えば、半導体、金属、電解液及び真空中）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」の記載は「素子Ｂから素子Ａに電流が流れる」に言い換えることができるものとする。また、「素子Ａに電流が入力される」の記載は「素子Ａから電流が出力される」に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」及び「下に」といった配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」又は「下」といった用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの上方の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの下方の電極Ｂ」の表現であれば、絶縁層Ａの下に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、マトリクス状に配置された構成要素、及びその位置関係を説明するために、「行」及び「列」といった語句を使用する場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「行方向」という表現は、示している図面の向きを９０度回転することによって、「列方向」と言い換えることができる場合がある。
　また、本明細書等において、「膜」及び「層」といった語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、及び「層」といった語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、又は「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」及び「端子」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」又は「配線」といった用語は、複数の「電極」又は「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、「電極」、「配線」、及び「端子」から選ばれた一以上が一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、又は「端子」という用語は、場合によって、「領域」という用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」及び「電源線」といった用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」又は「電源線」といった用語を、「配線」という用語に変更することが可能な場合がある。「電源線」といった用語は、「信号線」という用語に変更することが可能な場合がある。また、その逆も同様で「信号線」といった用語は、「電源線」という用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」という用語に変更することが可能な場合がある。また、その逆も同様で、「信号」という用語は、「電位」という用語に変更することが可能な場合がある。
　また、本明細書等では、半導体装置の動作方法を説明するため、タイミングチャートを用いる場合がある。また、本明細書等に用いるタイミングチャートは、理想的な動作例を示したものであり、当該タイミングチャートに記載されている、期間、信号（例えば、電位、又は電流）の大きさ、及びタイミングは、特に断りがない場合は限定されない。本明細書等に記載されているタイミングチャートは、状況に応じて、当該タイミングチャートにおける各配線（ノードを含む）に入力される信号（例えば、電位又は電流）の大きさ、及びタイミングの変更を行うことができる。例えば、タイミングチャートに２つの期間が等間隔に記載されていたとしても、２つの期間の長さは互いに異なる場合がある。また、例えば、２つの期間において、一方の期間が長く、かつ他方の期間が短く記載されていたとしても、両者の期間の長さは等しくてもよい場合があり、又は、一方の期間が短くかつ他方の期間が長くしてもよい場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が、増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、及び結晶性が低下すること、の一方又は双方が起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素と、第２族元素と、第１３族元素と、第１４族元素と、第１５族元素と、主成分以外の遷移金属とがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素及び窒素がある。
　本明細書等において、スイッチとは、導通状態（オン状態）又は非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。そのため、スイッチは、制御端子とは別に、電流を流す端子を２つ又は３つ以上有する場合がある。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、及びダイオード接続のトランジスタ）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、又はソース電極とドレイン電極との間に電流を流すことができる状態、をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
　また、本明細書の図面において、大きさ、層の厚さ又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置である、メモリセルについて説明する。
＜半導体装置の回路構成例＞
　図１Ａには、本発明の一態様の半導体装置である、メモリセルの一例を示している。メモリセルＭＣは、ゲインセルと呼ばれるメモリセルの一例であり、トランジスタＭＷと、トランジスタＭＲと、容量素子Ｃ１と、を有する。特に、本明細書等において、トランジスタＭＷ及びトランジスタＭＲのそれぞれにＯＳトランジスタを用いたメモリセルＭＣの構成は、ＮＯＳＲＡＭ（登録商標）（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ばれる場合がある。
　トランジスタＭＷは、一例として、メモリセルＭＣにおける書き込みトランジスタとして機能する。また、トランジスタＭＲは、一例として、メモリセルＭＣにおける読み出しトランジスタとして機能する。
　トランジスタＭＷ及びトランジスタＭＲのそれぞれには、例えば、ＯＳトランジスタを適用することが好ましい。特に、ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物としては、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、シリコン、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、又はアンチモンから選ばれた一種又は複数種）等とすることが好ましい。また、当該トランジスタとしては、チャネル形成領域にシリコンを有するトランジスタ（以後、Ｓｉトランジスタと呼称する。）を適用してもよい。また、シリコンとしては、例えば、単結晶シリコン、非晶質シリコン（水素化アモルファスシリコンという場合がある）、微結晶シリコン、または多結晶シリコンを用いることができる。また、ＯＳトランジスタ及びＳｉトランジスタ以外のトランジスタとしては、例えば、ゲルマニウム（Ｇｅ）がチャネル形成領域に含まれているトランジスタ、セレン化亜鉛（ＺｎＳｅ）、硫化カドミウム（ＣｄＳ）、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、窒化ガリウム（ＧａＮ）、若しくはシリコンゲルマニウム（ＳｉＧｅ）といった化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、又は有機半導体がチャネル形成領域に含まれるトランジスタを用いることができる。
　トランジスタＭＷの第１端子は、配線ＷＢＬに電気的に接続され、またトランジスタＭＷの第２端子は、トランジスタＭＲのゲートと、容量素子Ｃ１の第１端子と、に電気的に接続され、トランジスタＭＷのゲートは、配線ＷＷＬに電気的に接続されている。また、トランジスタＭＲの第１端子は、配線ＳＬに電気的に接続され、トランジスタＭＲの第２端子は、配線ＲＢＬに電気的に接続されている。また、容量素子Ｃ１の第２端子は、配線ＣＬと、配線ＳＬと、に電気的に接続されている。
　なお、図１Ａにおいて、トランジスタＭＷの第２端子と、トランジスタＭＲのゲートと、容量素子Ｃ１の第１端子と、の電気的な接続点をノードＦＮとしている。
　配線ＷＢＬは、一例として、メモリセルＭＣに保持するための書き込みデータを送信する、書き込みデータ線（書き込みビット線と呼称する場合がある）として機能する。
　配線ＷＷＬは、一例として、データの書き込み先となるメモリセルＭＣを選択するための配線（書き込みワード線と呼称する場合がある）として機能する。
　配線ＲＢＬは、一例として、メモリセルＭＣから読み出されたデータを送信する、読み出しデータ線（読み出しビット線と呼称する場合がある）として機能する。
　配線ＣＬ及び配線ＳＬは、一例として、データの読み出し元となるメモリセルを選択するための配線（読み出しワード線と呼称する場合がある）として機能する。なお、配線ＣＬと配線ＳＬは、互いにメモリセルＭＣの外部にて電気的に接続されている構成とし、配線ＣＬと配線ＳＬには同じ信号が送信されることが好ましい。
　なお、本発明の一態様の半導体装置は、当該半導体装置に含まれるトランジスタの構造に依らない。例えば、図１Ａに図示しているトランジスタＭＷ及びトランジスタＭＲの一方又は双方は、バックゲートを有する構成、つまり、チャネル形成領域を上下で挟持するマルチゲート構造のトランジスタとしてもよい。
　図１ＢのメモリセルＭＣは、図１ＡのメモリセルＭＣの変更例である。図１Ｂに図示しているトランジスタＭＷ及びトランジスタＭＲは、一例としては、チャネルの上下にゲートを有するマルチゲート構造のｎチャネル型トランジスタとしており、トランジスタＭＷ及びトランジスタＭＲのそれぞれは第１ゲートと第２ゲートとを有する。但し、本明細書等において、便宜上、一例として、第１ゲートをゲート（フロントゲートと記載する場合がある。）、第２ゲートをバックゲートとして区別するように記載する場合がある。また、本明細書等において、第１ゲートと第２ゲートは互いに入れ替えることができ、そのため、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。
　また、図１Ｂにおいて、トランジスタＭＷ及びトランジスタＭＲのそれぞれにはバックゲートが図示されているが、当該バックゲートの接続構成については図示されていない。なお、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＭＷのゲートとバックゲートとを電気的に接続してもよいし、また、トランジスタＭＲのゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、そのトランジスタのバックゲートと外部回路とを電気的に接続するための配線を設けて、当該外部回路によってそのトランジスタのバックゲートに電位を与える構成としてもよい。
　なお、図１Ｂだけでなく、本明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても、シングルゲート構造又はマルチゲート構造のトランジスタを適用できる場合がある。
＜半導体装置の断面構成例＞
　次に、図１ＡのメモリセルＭＣの平面視及び断面視における構成例について説明する。
　図２Ａに示すメモリセルＭＣは、図１ＡのメモリセルＭＣにおける平面視における構成例であって、図２Ｂ及び図２Ｃのそれぞれは、図１ＡのメモリセルＭＣにおける断面視における構成例である。なお、図２Ｂは図２Ａに示す平面模式図の一点鎖線Ａ１−Ａ２で示す部位の断面図であって、図２Ｃは、図２Ａに示す平面模式図の一点鎖線Ａ３−Ａ４で示す部位の断面図である。なお、図２Ａの平面模式図では、図の明瞭化のために一部の要素を省いている。
　また、図２Ａ乃至図２Ｃに示すメモリセルＭＣは、３次元構造で示しているため、ｘ方向、ｙ方向、ｚ方向を示す矢印を付している。なお、ここでのｘ方向、ｙ方向、及びｚ方向は、一例として、互いに直交する方向として示している。また、本明細書等では、ｘ方向、ｙ方向、またはｚ方向の１つを「第１方向」又は「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」又は「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」又は「第３の方向」と呼ぶ場合がある。
　図２Ｂ及び図２Ｃにおいて、メモリセルＭＣは、層Ｌ１と、層Ｌ２と、を有する。また、層Ｌ２は、層Ｌ１の上方に位置している。
　また、層Ｌ１は、一例として、絶縁体ＩＳ１と、絶縁体ＩＳ２と、絶縁体ＩＳ３と、絶縁体ＩＳ４と、絶縁体ＩＳ５と、絶縁体ＧＩ１と、導電体ＭＥ１と、導電体ＭＥ２と、導電体ＭＥ３と、導電体ＭＥ４と、半導体ＳＣ１と、を有する。また、上述した材料を所定のプロセスによって形成することによって、層Ｌ１に、トランジスタＭＲと、容量素子Ｃ１と、を設けることができる。なお、容量素子Ｃ１は、トランジスタＭＲの上方に位置している。
　具体的には、例えば、トランジスタＭＲ及び容量素子Ｃ１は、絶縁体ＩＳ２と、導電体ＭＥ２と、絶縁体ＩＳ３と、導電体ＭＥ３と、に設けられた開口ＫＫ１の内部に、半導体ＳＣ１、絶縁体ＧＩ１及び導電体ＭＥ４を埋め込むことによって、形成することができる。なお、図１ＡのメモリセルＭＣにおける平面視において、開口ＫＫ１は、導電体ＭＥ１と、導電体ＭＥ２となる導電膜と、導電体ＭＥ３となる導電膜と、のそれぞれが重畳する領域に形成されている。
　また、層Ｌ２は、一例として、絶縁体ＩＳ６と、絶縁体ＩＳ７と、絶縁体ＧＩ２と、導電体ＭＥ５と、導電体ＭＥ６と、導電体ＭＥ７と、半導体ＳＣ２と、を有する。また、上述した材料を所定のプロセスによって形成することによって、層Ｌ２に、トランジスタＭＷを設けることができる。
　具体的には、例えば、トランジスタＭＷは、絶縁体ＩＳ６と、導電体ＭＥ６と、に設けられた開口ＫＫ２の内部に、半導体ＳＣ２、絶縁体ＧＩ２及び導電体ＭＥ７を埋め込むことによって、形成することができる。なお、図１ＡのメモリセルＭＣにおける平面視において開口ＫＫ２は、導電体ＭＥ５と、導電体ＭＥ６となる導電膜と、に重なる領域に形成されている。
　上記より、メモリセルＭＣは、トランジスタＭＲと、容量素子Ｃ１と、トランジスタＭＷと、が、下方から順に形成されている構成となっている。
　トランジスタＭＲは、一例として、ソース電極又はドレイン電極の一方として機能する導電体ＭＥ１と、ソース電極又はドレイン電極の他方として機能する導電体ＭＥ２と、チャネル形成領域として機能する半導体ＳＣ１と、ゲート絶縁膜として機能する絶縁体ＧＩ１と、ゲート電極として機能する導電体ＭＥ４と、を有する。
　容量素子Ｃ１は、一例として、一対の電極の一方として機能する半導体ＳＣ１及び導電体ＭＥ３と、一対の電極の他方として機能する導電体ＭＥ４と、一対の電極に挟まれた誘電体として機能する絶縁体ＧＩ１と、を有する。
　特に、導電体ＭＥ３と半導体ＳＣ１との接触面積を大きくすることによって、容量素子Ｃ１の静電容量の値を高くすることができる。当該接触面積を大きくする手段としては、例えば、開口ＫＫ１を深く形成する、平面視における開口ＫＫ１の開口面積を大きくする、などが挙げられる。なお、容量素子Ｃ１の静電容量の値を高くする別の手段として、絶縁体ＧＩ１に比誘電率が高い絶縁材料を用いてもよい。
　なお、容量素子Ｃ１の静電容量の値が小さい場合、特に容量素子Ｃ１の第１端子及び第２端子に係る寄生容量の値が静電容量の値よりも大きい場合、メモリセルＭＣにおける書き込み・読み出し速度が遅くなる、トランジスタＭＷ又はトランジスタＭＲのそれぞれのゲートに与えられる電位が所望の高さよりも低くなる、などの影響が現れる場合がある。このため、メモリセルＭＣにおいて、容量素子Ｃ１の静電容量の値は、例えば、容量素子Ｃ１の第１端子又は第２端子に係る寄生容量の値の２倍以上であることが好ましく、４倍以上がより好ましく、８倍以上が更に好ましい。
　トランジスタＭＷは、一例として、ソース電極又はドレイン電極の一方として機能する導電体ＭＥ５と、ソース電極又はドレイン電極の他方として機能する導電体ＭＥ６と、チャネル形成領域として機能する半導体ＳＣ２と、ゲート絶縁膜として機能する絶縁体ＧＩ２と、ゲート電極として機能する導電体ＭＥ７と、を有する。
　また、メモリセルＭＣの構成上、トランジスタＭＲの上方、かつ容量素子Ｃ１の下方には、トランジスタが形成される場合がある。当該トランジスタは、図２Ｂ及び図２Ｃでは、トランジスタＭＤとしている。トランジスタＭＤは、一例として、ソース電極又はドレイン電極の一方として機能する導電体ＭＥ２と、ソース電極又はドレイン電極の他方として機能する導電体ＭＥ３と、チャネル形成領域として機能する半導体ＳＣ１と、ゲート絶縁膜として機能する絶縁体ＧＩ１と、ゲート電極として機能する導電体ＭＥ４と、を有する。
　また、トランジスタＭＤを図１ＡのメモリセルＭＣの回路構成に記す場合、図１Ｃのとおりとなることがある。図１Ｃにおいて、トランジスタＭＤの第１端子は、容量素子Ｃ１の第２端子と、配線ＣＬと、に電気的に接続され、トランジスタＭＤの第２端子は、配線ＳＬと、トランジスタＭＲの第１端子と、に電気的に接続され、トランジスタＭＤのゲートは、容量素子Ｃ１の第１端子と、トランジスタＭＷの第２端子と、トランジスタＭＲのゲートと、に電気的に接続されている。
　図２Ａ乃至図２Ｃに示すとおり、トランジスタＭＲの上方、かつ容量素子Ｃ１の下方には、トランジスタＭＤが形成されることがあるが、図１Ｃにおいて、配線ＣＬ及び配線ＳＬのそれぞれには互いに同じ信号を送信する場合には、トランジスタＭＤは、メモリセルＭＣの書き込み動作及び読み出し動作に対して影響を与えない。
　なお、本発明の一態様の半導体装置であるメモリセルは、図１Ｃに示すメモリセルＭＣとする場合がある。
　導電体ＭＥ１は、一例として、配線ＲＢＬとしても機能し、図２Ａ乃至図２ＣではＹ方向に延在している。また、導電体ＭＥ２は、一例として、配線ＳＬとしても機能し、図２Ａ乃至図２ＣではＸ方向に延在している。また、導電体ＭＥ３は、一例として、配線ＣＬとしても機能し、図２Ａ乃至図２ＣではＸ方向に延在している。
　導電体ＭＥ６は、一例として、配線ＷＢＬとしても機能し、図２Ａ乃至図２ＣではＹ方向に延在している。また、導電体ＭＥ７は、一例として、配線ＷＷＬとしても機能し、図２Ａ乃至図２ＣではＸ方向に延在している。
＜記憶装置の構成例＞
　次に、図１Ａ又は図１ＢのメモリセルＭＣを有する記憶装置の構成例について説明する。
　図３Ａに示す記憶装置ＭＤＶは、本発明の一態様の記憶装置であって、セルアレイＣＡと、回路ＷＢＤと、回路ＷＷＤと、回路ＣＳＤと、回路ＲＢＤと、を有する。
　また、セルアレイＣＡは、複数のメモリセルＭＣを有する。具体的には、セルアレイＣＡには、複数のメモリセルＭＣがｍ行ｎ列（ｍは１以上の整数とし、ｎは１以上の整数とする）のマトリクス状に配置されている。一例として、図３ＡのセルアレイＣＡには、メモリセルＭＣ［１，１］と、メモリセルＭＣ［ｍ，１］と、メモリセルＭＣ［１，ｎ］と、メモリセルＭＣ［ｍ，ｎ］と、を抜粋して示している。
　なお、図３Ａでは、ｘ行目ｙ列目に位置するメモリセルＭＣの符号をＭＣ［ｘ，ｙ］と表記している。
　図３Ａに示すメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれには、図１Ａに示したメモリセルＭＣを適用することができる。
　セルアレイＣＡには、一例として、図１Ａの配線ＷＷＬに相当する、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］のそれぞれが行方向に延在している。また、セルアレイＣＡには、一例として、図１Ａの配線ＣＬに相当する、配線ＣＬ［１］乃至配線ＣＬ［ｍ］のそれぞれが行方向に延在している。また、セルアレイＣＡには、一例として、図１の配線ＳＬに相当する、配線ＳＬ［１］乃至配線ＳＬ［ｍ］のそれぞれが行方向に延在している。
　なお、図３Ａでは、ｘ行目に延在している配線ＷＷＬの符号をＷＷＬ［ｘ］と表記している。同様に、ｘ行目に延在している配線ＣＬの符号をＣＬ［ｘ］と表記している。また、同様に、ｘ行目に延在している配線ＳＬの符号をＳＬ［ｘ］と表記している。
　セルアレイＣＡには、一例として、図１Ａの配線ＷＢＬに相当する、配線ＷＢＬ［１］乃至配線ＷＢＬ［ｎ］のそれぞれが列方向に延在している。また、セルアレイＣＡには、一例として、図１Ａの配線ＲＢＬに相当する、配線ＲＢＬ［１］乃至配線ＲＢＬ［ｎ］のそれぞれが列方向に延在している。
　なお、図３Ａでは、ｙ列目に延在している配線ＷＢＬの符号をＷＢＬ［ｙ］と表記している。同様に、ｙ列目に延在している配線ＲＢＬの符号をＲＢＬ［ｙ］と表記している。
　また、図３Ａにおいて、回路ＷＷＤは、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］に電気的に接続されている。また、回路ＣＳＤは、配線ＣＬ［１］乃至配線ＣＬ［ｍ］に電気的に接続されている。また、配線ＣＬ［１］は、配線ＳＬ［１］に電気的に接続され、配線ＣＬ［ｍ］は、配線ＳＬ［ｍ］に電気的に接続されている。また、回路ＷＢＤは、配線ＷＢＬ［１］乃至配線ＷＢＬ［ｎ］に電気的に接続されている。また、回路ＲＢＤは、配線ＲＢＬ［１］乃至配線ＲＢＬ［ｎ］に電気的に接続されている。
　回路ＷＷＤは、一例として、セルアレイＣＡにおいて、書き込みが行われる行のメモリセルＭＣを選択する機能を有する。具体的には、回路ＷＷＤは、例えば、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］のいずれか一に選択信号を送信し、残りの配線に非選択信号を送信する機能を有する。なお、メモリセルＭＣに含まれている書き込みトランジスタがｎチャネル型トランジスタの場合、選択信号としては、高レベル電位とすることが好ましく、また、非選択信号としては、低レベル電位とすることが好ましい。
　回路ＣＳＤは、一例として、セルアレイＣＡにおいて、書き込み又は読み出しが行われる行のメモリセルＭＣを選択する機能を有する。具体的には、回路ＣＳＤは、例えば、回路ＷＷＤと同様に、配線ＣＬ［１］乃至配線ＣＬ［ｍ］のいずれか一に選択信号を送信し、残りの配線に非選択信号を送信する機能を有する。特に、回路ＣＳＤによって選択されたメモリセルＭＣは、配線ＲＢＬに対して、メモリセルＭＣに書き込まれているデータを読み出しデータとして出力する。なお、メモリセルＭＣに含まれている読み出しトランジスタがｎチャネル型トランジスタの場合、選択信号としては、高レベル電位とすることが好ましく、また、非選択信号としては、低レベル電位とすることが好ましい。また、回路ＣＳＤは、一例として、配線ＣＬ［１］乃至配線ＣＬ［ｍ］に固定電位を与える機能を有してもよい。また、当該固定電位としては、例えば、高レベル電位、低レベル電位、接地電位又は負電位とすることができる。
　なお、図３Ａの記憶装置ＭＤＶは、同じ行において配線ＣＬと配線ＳＬとが互いに電気的に接続されている構成となっている。このため、回路ＣＳＤによって、配線ＣＬに送信された選択信号又は非選択信号は、配線ＣＬと同じ行の配線ＳＬにも送信される。
　回路ＷＢＤは、一例として、セルアレイＣＡにおいて、回路ＷＷＤによって選択されたメモリセルＭＣに対して、書き込み用のデータを送信する機能を有する。具体的には、回路ＷＢＤは、例えば、配線ＷＢＬ［１］乃至配線ＷＢＬ［ｎ］のそれぞれに、書き込み用のデータを送信する。これにより、各列に送信された書き込み用のデータは、回路ＷＷＤによって選択された行のメモリセルＭＣに書き込まれる。
　回路ＲＢＤは、一例として、セルアレイＣＡのメモリセルＭＣから、書き込まれているデータを読み出す機能を有する。具体的には、回路ＣＳＤによって選択された１行のメモリセルＭＣが、配線ＲＢＬ［１］乃至配線ＲＢＬ［ｎ］のそれぞれに対して、読み出しデータを出力して、回路ＲＢＤが配線ＲＢＬ［１］乃至配線ＲＢＬ［ｎ］のそれぞれから読み出しデータを取得する。その後、回路ＲＢＤは、当該読み出しデータをデジタルデータ又はアナログデータに変換して、回路ＲＢＤの外部に出力する。
　回路ＲＢＤは読み出しデータをデジタルデータ又はアナログデータに変換するため、回路ＲＢＤは、電流電圧変換回路、アナログデジタル変換回路又はデジタルアナログ変換回路を有することが好ましい。
　なお、本発明の一態様に係る記憶装置は、図３Ａに示す記憶装置ＭＤＶの構成に限定されない。本発明の一態様に係る記憶装置は、図３Ａの記憶装置ＭＤＶを適宜変更した構成とすることができる。例えば、本発明の一態様に係る記憶装置は、図３Ｂに示す記憶装置ＭＤＶのとおり、配線ＣＬ［１］と配線ＳＬ［１］とが互いに電気的に接続されず、かつ配線ＣＬ［ｍ］と配線ＳＬ［ｍ］とが互いに電気的に接続されない構成としてもよい。
　また、図３Ｂにおいて、記憶装置ＭＤＶは、一例として、回路ＣＳＥを有する。回路ＣＳＥは、配線ＳＬ［１］乃至配線ＳＬ［ｍ］に電気的に接続されている。回路ＣＳＥは、一例として、セルアレイＣＡにおいて、読み出しが行われる行のメモリセルＭＣを選択する機能を有する。具体的には、回路ＣＳＥは、例えば、回路ＷＷＤと同様に、配線ＳＬ［１］乃至配線ＳＬ［ｍ］のいずれか一に選択信号を送信し、残りの配線に非選択信号を送信する機能を有する。なお、メモリセルＭＣに含まれている読み出しトランジスタがｎチャネル型トランジスタの場合、選択信号としては、高レベル電位とすることが好ましく、また、非選択信号としては、低レベル電位とすることが好ましい。なお、回路ＣＳＥは、一例として、配線ＳＬ［１］乃至配線ＳＬ［ｍ］に固定電位を与える機能を有してもよい。また、当該固定電位としては、例えば、高レベル電位、低レベル電位、接地電位又は負電位とすることができる。
＜＜セルアレイの構成例＞＞
　次に、図３Ａ及び図３Ｂの記憶装置ＭＤＶに備わるセルアレイＣＡの構成例について説明する。
　図４Ａ及び図４Ｂのそれぞれは、セルアレイＣＡの構成例を示した平面模式図である。特に、図４ＡのセルアレイＣＡは、導電体ＭＥ６と、導電体ＭＥ７と、開口ＫＫ２と、を抜粋して示しており、図４ＢのセルアレイＣＡは、導電体ＭＥ１と、導電体ＭＥ２と、開口ＫＫ１の内部に含まれる材料（導電体ＭＥ４、半導体ＳＣ１及び絶縁体ＧＩ１）と、を抜粋して示している。つまり、図４Ａの平面模式図は、セルアレイＣＡ内にマトリクス状に配置された複数のトランジスタＭＷを示しており、図４Ｂの平面模式図は、セルアレイＣＡ内にマトリクス状に配置された複数のトランジスタＭＲを示している。
　図４Ａに示すセルアレイＣＡでは、導電体ＭＥ６と、導電体ＭＥ７と、が概略垂直となるように延在している。また、導電体ＭＥ６と、導電体ＭＥ７と、が重なる領域の内側に開口ＫＫ２が形成されている。
　同様に、図４Ｂに示すセルアレイＣＡでは、導電体ＭＥ１と、導電体ＭＥ２と、が概略垂直となるように延在している。また、導電体ＭＥ１と、導電体ＭＥ２と、が重なる領域の内側に開口ＫＫ１が形成されている。
　なお、本発明の一態様の記憶装置に係るセルアレイＣＡの構成例は、図４Ａ及び図４Ｂに限定されない。例えば、本発明の一態様の記憶装置に係るセルアレイＣＡの構成例は、図５Ａ及び図５Ｂに示すとおり、導電体ＭＥ６と、導電体ＭＥ７と、が概略垂直にならず、かつ電体ＭＥ１と、導電体ＭＥ２と、が概略垂直にならなくてもよい。例えば、導電体ＭＥ６と、導電体ＭＥ７と、のなす角度を、０°を超過し６０°以下とし、かつ導電体ＭＥ１と、導電体ＭＥ２と、のなす角度を、０°を超過し６０°以下とすることができる。なお、導電体ＭＥ１と導電体ＭＥ６は、同方向に延在していることが好ましく、導電体ＭＥ２と導電体ＭＥ７は、同方向に延在していることが好ましい。
　セルアレイＣＡを図５Ａ及び図５Ｂに示す構成にすることによって、セルアレイＣＡに配置できるメモリセルＭＣの数を増やすことができる場合がある。これにより、記憶装置ＭＤＶの記憶密度を高くすることができる場合がある。
　また、図４Ａ及び図５Ａでは、開口ＫＫ２は、平面視において、角が丸い四角形の形状としたが、図６Ａに示すとおり、円（真円及び楕円を含む）の形状、又は円に近い形状としてもよい。また、開口ＫＫ２は、平面視において、図６Ｂに示すとおり、導電体ＭＥ６と導電体ＭＥ７とが重なる領域だけでなく、導電体ＭＥ６に重なり、かつ導電体ＭＥ７と重ならない領域にも設けてもよい。なお、図６Ｂでは、開口ＫＫ２は、平面視において、一例として角が丸い四角形の形状としているが、開口ＫＫ２は、当該四角形の形状ではなく別の形状としてもよい。
　また、図４Ｂ乃至図５Ｂでは、開口ＫＫ１は、平面視において、円の形状としたが、図７Ａに示すとおり、角が丸い四角形の形状としてもよい。また、開口ＫＫ１は、平面視において、図７Ｂに示すとおり、導電体ＭＥ１と導電体ＭＥ２とが重なる領域だけでなく、導電体ＭＥ２に重なり、かつ導電体ＭＥ１と重ならない領域にも設けてもよい。なお、図７Ｂでは、開口ＫＫ１は、平面視において、一例として角が丸い四角形の形状としているが、開口ＫＫ２は、当該四角形の形状ではなく別の形状としてもよい。
＜半導体装置の動作例＞
　次に、図１Ａ（図２Ａ乃至図２Ｃ）のメモリセルＭＣの動作例について説明する。
　図８Ａは、図１ＡのメモリセルＭＣの動作例を示すタイミングチャートである。図８Ａに示すタイミングチャートは、時刻Ｔ０１から時刻Ｔ０７まで、及びその近傍における、配線ＷＷＬ、配線ＷＢＬ、配線ＣＬ、配線ＳＬ、配線ＲＢＬ及びノードＦＮのそれぞれの電位の変化を示している。特に、時刻Ｔ０１から時刻Ｔ０５までの間には、メモリセルＭＣにおいて書き込み動作が行われ、時刻Ｔ０６から時刻Ｔ０７までの間には、メモリセルＭＣにおいて読み出し動作が行われる。
　また、図１Ａにおける配線ＷＷＬは、図３に図示している回路ＷＷＤに電気的に接続されているものとする。また、図１Ａにおける配線ＷＢＬは、図３に図示している回路ＷＢＤに電気的に接続されているものとする。また、図１Ａにおける配線ＣＬは、図３に図示している回路ＣＳＤに電気的に接続されているものとする。また、図１Ａにおける配線ＲＢＬは、図３に図示している回路ＲＢＤに電気的に接続されているものとする。
　また、配線ＣＬ及び配線ＳＬは、図３Ａに図示しているとおり、互いに電気的に接続されているものとする。そのため、配線ＣＬの電位変化は、配線ＳＬの電位変化と等しいものとする。
　時刻Ｔ０１以前において、回路ＷＷＤは、配線ＷＷＬに低レベル電位（図８ＡではＬｏｗと記載している）を与えている。また、回路ＷＢＤは、配線ＷＢＬに接地電位ＶＧＮＤを与えている。また、回路ＣＳＤは、配線ＣＬに電位ＶＣＬを与えている。また、回路ＲＢＤは、配線ＲＢＬに低レベル電位としてＶＬｏｗを与えている。
　なお、ＶＣＬは、接地電位ＶＧＮＤと同じ電位としてもよい。また、ＶＬｏｗは、ＶＣＬ又は接地電位ＶＧＮＤに等しい電位としてもよい。
　また、時刻Ｔ０１以前において、ノードＦＮの電位は、接地電位ＶＧＮＤになっているものとする。
　また、トランジスタＭＷのゲートには、配線ＷＷＬからの低レベル電位が与えられている。これにより、トランジスタＭＷはオフ状態となり、ノードＦＮがフローティング状態となる。
＜＜書き込み動作＞＞
　時刻Ｔ０１から時刻Ｔ０２までの間において、回路ＷＢＤは、配線ＷＢＬに書き込み用のデータを送信する。なお、このときの配線ＷＢＬの電位は、当該書き込み用のデータに応じた電位Ｖ１又はＶ０になるものとする。また、Ｖ１は、Ｖ０よりも高い電位とする。
　なお、図８Ａのタイミングチャートにおいて、時刻Ｔ０１から時刻Ｔ０４までの配線ＷＢＬでは、電位がＶ１である場合を実線で示し、電位がＶ０である場合を破線で示している。
　また、時刻Ｔ０１から時刻Ｔ０２までの間において、回路ＣＳＤは、配線ＣＬに電位ＶＣＨを与えている。なお、ＶＣＨは、ＶＣＬよりも高い電位とする。
　ノードＦＮはフローティング状態となっているため、配線ＣＬの電位がＶＣＬからＶＣＨに変化することによって、ノードＦＮの電位も、容量素子Ｃ１の容量結合によって、配線ＣＬにおける電位の変化量に応じて変動する。ここでは、ノードＦＮの電位は、ＶＧＮＤ＋（ＶＣＨ−ＶＣＬ）になるものとする。これは、ノードＦＮの周辺の容量結合係数が１であることに相当する。
　時刻Ｔ０２から時刻Ｔ０３までの間において、回路ＷＷＤは、配線ＷＷＬに高レベル電位（図８ＡではＨｉｇｈと記載している）を与えている。これにより、トランジスタＭＷはオン状態となり、配線ＷＢＬと、容量素子Ｃ１の第１端子及びトランジスタＭＲのゲート（ノードＦＮ）と、の間が導通状態となる。そのため、ノードＦＮと配線ＷＢＬとの間には、電荷が流れ、結果として、理想的には、ノードＦＮの電位が配線ＷＢＬに与えられている電位（Ｖ１又はＶ０）と等しくなる。
　なお、図８Ａのタイミングチャートにおいて、時刻Ｔ０２以降のノードＦＮでは、配線ＷＢＬからノードＦＮにＶ１が書き込まれた場合を実線で示し、配線ＷＢＬからノードＦＮにＶ０が書き込まれた場合を破線で示している。
　また、時刻Ｔ０２から時刻Ｔ０３までの間において、回路ＷＷＤが配線ＷＷＬに高レベル電位を与えた後、回路ＷＷＤは配線ＷＷＬに低レベル電位を与える。これにより、トランジスタＭＷはオフ状態となり、ノードＦＮがフローティング状態となる。つまり、メモリセルＭＣにおいて、容量素子Ｃ１の第１端子及びトランジスタＭＲのゲート（ノードＦＮ）にＶ１又はＶ０が保持される。
　時刻Ｔ０３から時刻Ｔ０４までの間において、回路ＷＢＤは、配線ＷＢＬに接地電位ＶＧＮＤを与えている。
　時刻Ｔ０４から時刻Ｔ０５までの間において、回路ＣＳＤは、配線ＣＬにＶＣＬを与えている。
　ノードＦＮはフローティング状態となっているため、配線ＣＬの電位がＶＣＨからＶＣＬに変化することによって、ノードＦＮの電位も、容量素子Ｃ１の容量結合によって、配線ＣＬにおける電位の変化量に応じて変動する。ここでは、ノードＦＮの電位は、Ｖ１−（ＶＣＨ−ＶＣＬ）又はＶ０−（ＶＣＨ−ＶＣＬ）になるものとする。
　また、時刻Ｔ０４から時刻Ｔ０５までの間において、回路ＲＢＤは、配線ＲＢＬにＶＬｏｗを与えている。
　これにより、トランジスタＭＲのゲート−ソース間電圧（Ｖ１−ＶＣＨ＋ＶＣＬ−ＶＬｏｗ又はＶ０−ＶＣＨ＋ＶＣＬ−ＶＬｏｗ）は、トランジスタＭＲのしきい値電圧よりも低くなるものとする。つまり、トランジスタＭＲがオフ状態になるものとする。
　なお、時刻Ｔ０１から時刻Ｔ０４までの間において、回路ＲＢＤは、配線ＲＢＬに電位ＶＣＨを与えている。配線ＲＢＬの電位をＶＣＨにすることによって、トランジスタＭＲの第１端子（配線ＳＬ）と第２端子（配線ＲＢＬ）との間の電圧（ソース−ドレイン間電圧）を０Ｖとすることができる。これにより、トランジスタＭＲは、ゲートの電位に関わらず、ソース−ドレイン間に電流が流れなくなるため、メモリセルＭＣの書き込み動作における消費電力を低減することができる。
　以上の動作によって、メモリセルＭＣにデータの書き込みが行われる。
＜＜読み出し動作＞＞
　時刻Ｔ０６から時刻Ｔ０７までの間において、回路ＣＳＤは、配線ＣＬにＶＣＨを与えている。
　時刻Ｔ０６から時刻Ｔ０７までの間においても、ノードＦＮはフローティング状態となっているため、配線ＣＬの電位がＶＣＬからＶＣＨに変化することによって、ノードＦＮの電位は、容量素子Ｃ１の容量結合によって、配線ＣＬにおける電位の変化量に応じて変動する。ここでは、ノードＦＮの電位は、Ｖ１又はＶ０になるものとする。
　また、配線ＣＬにはＶＣＨが与えられているため、配線ＳＬの電位もＶＣＨとなる。このため、トランジスタＭＲの第１端子には、配線ＳＬからのＶＣＨの電位が与えられる。また、トランジスタＭＲのゲートの電位は、Ｖ１又はＶ０となっている。
　また、時刻Ｔ０６から時刻Ｔ０７までの間において、回路ＲＢＤは、配線ＲＢＬに低レベル電位ＶＬｏｗを与えている。これにより、トランジスタＭＲのゲート−ソース間電圧がＶ１−ＶＬｏｗ又はＶ０−ＶＬｏｗとなり、トランジスタＭＲのソース−ドレイン間には、ゲート−ソース間電圧に応じたドレイン電流が流れ、結果として、配線ＳＬから、配線ＷＢＬを介して回路ＲＢＤに当該ドレイン電流が流れる。
　回路ＲＢＤは、配線ＷＢＬから流れるドレイン電流の量を基に、メモリセルＭＣに書き込まれたデータを読み出すことができる。具体的には、例えば、回路ＲＢＤが電流電圧変換回路を有する場合では、回路ＲＢＤは、電流電圧変換回路によって当該ドレイン電流の量を電圧に変換することによって、読み出したデータを当該電圧として扱うことができる。
　ところで、メモリセルＭＣが図１Ｃの構成である場合、時刻Ｔ０１から時刻Ｔ０７までの間において、トランジスタＭＤの第１端子の電位は、配線ＣＬが与える電位となり、トランジスタＭＤの第２端子の電位は、配線ＳＬが与える電位となる。つまり、トランジスタＭＤの第１端子−第２端子間電圧が０Ｖとなるため、トランジスタＭＤのゲートの電位に関わらず、トランジスタＭＤの第１端子−第２端子間において電荷の流入は行われない。また、配線ＳＬ及び配線ＣＬの一方又は他方による寄生抵抗によって、トランジスタＭＤの第１端子−第２端子間に電圧が生じた場合でも、トランジスタＭＤがオン状態となっていれば、配線ＳＬと配線ＣＬとの間では、トランジスタＭＤを介して、電荷の平準化が行われるため、配線ＳＬと配線ＣＬとが同電位となるように働く。そのため、トランジスタＭＤの第１端子−第２端子間電圧が０Ｖとなり、その後、トランジスタＭＤの第１端子−第２端子間において電荷の流入が行われなくなる。つまり、メモリセルＭＣが図１Ｃの構成であった場合でも、その動作方法は、図１Ａの構成の場合と同じとすることができる。
　また、本発明の一態様の半導体装置に係る動作例は、上記に限定されない。本発明の一態様の半導体装置に係る動作例は、上記の動作例を適宜変更した構成としてもよい。
　例えば、上記の読み出し動作では、回路ＲＢＤが配線ＲＢＬにＶＬｏｗを与えて、配線ＲＢＬに流れる、メモリセルＭＣのトランジスタＭＲのドレイン電流の量から、メモリセルＭＣに保持されたデータの読み出しを行っていたが、別の方法に読み出し動作によって、メモリセルＭＣに保持されたデータの読み出しを行ってもよい。
　図８Ｂは、図８Ａとは異なる、メモリセルＭＣの動作例を示すタイミングチャートである。なお、図８Ｂのタイミングチャートは、読み出し動作（時刻Ｔ０６以降）が異なる点で、図８Ａのタイミングチャートと異なっている。また、図８Ｂでは、ＶＬｏｗとＶＣＬとは等しい電位としている。
　図８Ｂのタイミングチャートの読み出し動作では、時刻Ｔ０５から時刻Ｔ０６までの間において、回路ＲＢＤは、配線ＲＢＬに電位ＶＣＬをプリチャージする。また、その後、配線ＲＢＬがフローティング状態となるように、回路ＲＢＤは、配線ＲＢＬと非導通状態となるようにする。
　また、時刻Ｔ０６から時刻Ｔ０７までの間において、回路ＣＳＤが配線ＣＬにＶＣＨを与えることによって、図８Ａのタイミングチャートの時刻Ｔ０６から時刻Ｔ０７までの間と同様に、ノードＦＮの電位はＶ１又はＶ０になる。
　このとき、トランジスタＭＲはオン状態となり、配線ＲＢＬには、トランジスタＭＲを介して、配線ＳＬから電荷が流れる。また、配線ＲＢＬはフローティング状態となっているため、配線ＲＢＬの電位は、トランジスタＭＲのゲート−ソース間電圧がトランジスタＭＲのしきい値電圧と等しくなるまで（トランジスタＭＲがオフ状態になるまで）高くなる。例えば、トランジスタＭＲのしきい値電圧をＶｔｈとしたとき、配線ＲＢＬの電位は、最終的にＶ１−Ｖｔｈ又はＶ０−Ｖｔｈに達することになる。
　その後、回路ＲＢＤによって、配線ＲＢＬの電位を参照することによって、メモリセルＭＣに保持されたデータを読み出すことができる。
　なお、本動作例では、メモリセルＭＣへの２値のデータの書き込み、又はメモリセルＭＣからの２値のデータの読み出しについて説明したが、メモリセルＭＣに保持するデータは、３値以上、４値以上又は８値以上としてもよい。又は、メモリセルＭＣに保持するデータは、アナログ電位（アナログデータ）としてもよい。
　記憶装置に備わるメモリセルとして、本実施の形態で説明した半導体装置を用いることによって、メモリセルの面積を小さくすることができる。また、メモリセルの面積を小さくすることによって、メモリセルの集積度を高めることができるため、メモリセルの記憶密度を高くすることができる。また、導電体ＭＥ３と半導体ＳＣ１との接触面積を増やすことによって、容量素子Ｃ１の極板面積も増えるため、メモリセルに備わる容量素子Ｃ１の静電容量の値を大きくすることができる。容量素子Ｃ１の静電容量の値を大きくすることによって、メモリセルへのアナログ電圧（多値データ）の保持が容易となるため、メモリセルの記憶容量の増加にもつながる。また、容量素子Ｃ１の静電容量の値を大きくすることによって、メモリセルのデータの保持時間を長くすることができる。
　なお、本実施の形態で説明した構成は、同じく本実施の形態で説明した別の構成と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、本実施の形態に示す別の構成、別の構造、別の方法などと適宜組み合わせて用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、実施の形態１で説明した、図２Ａ乃至図２ＣのメモリセルＭＣの作製方法の一例と、図２Ａ乃至図２ＣのメモリセルＭＣの構成の変更例と、について説明する。
＜作製方法例＞
　図２Ａ乃至図２ＣのメモリセルＭＣの作製方法の一例の説明では、図９Ａ乃至図３２Ｃを用いる。
　図９Ａ乃至図３２Ｃにおいて、それぞれのＡは平面模式図を示す。また、各図のＢは、それぞれのＡに示す一点鎖線Ａ１−Ａ２の部位に対応する断面模式図であり、Ｘ方向の断面模式図でもある。また、各図のＣは、それぞれのＡに示す一点鎖線Ａ３−Ａ４の部位に対応する断面模式図であり、Ｙ方向の断面模式図でもある。なお、各図のＡの平面模式図では、図の明瞭化のために一部の要素を省いている。
　以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、または半導体を形成するための半導体材料は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｏｎ）法、又はＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法といった成膜方法を適宜用いて成膜することができる。
　初めに、メモリセルＭＣの層Ｌ１の作製方法について、説明する。
　まず、基板（図示しない）を準備し、当該基板上に絶縁体ＩＳ１及び導電膜ＭＥ１Ａを順に形成する（図９Ａ乃至図９Ｃ参照）。
　当該基板には、例えば、半導体基板（例えば、シリコン又はゲルマニウムを材料とした単結晶基板）を用いることができる。また、基板には、半導体基板以外では、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムを用いることができる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、及びソーダライムガラスが挙げられる。可撓性基板、貼り合わせフィルム、及び基材フィルムの一例としては、以下のものが挙げられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、及びポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックが挙げられる。または、一例としては、アクリル樹脂等の合成樹脂が挙げられる。また、別の一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル又はポリ塩化ビニルが挙げられる。また、別の一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム及び紙類が挙げられる。なお、表示装置ＤＳＰの作製工程において熱処理が含まれている場合、当該基板には、熱に対して耐性の高い基板を選択することが好ましい。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、例えば、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などが挙げられる。
　絶縁体ＩＳ１は、一例として、層間膜として機能する。そのため、絶縁体ＩＳ１には、比誘電率が低い絶縁材料を用いることが好ましい。比誘電率が低い絶縁材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　絶縁体ＩＳ１には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、又は窒化シリコンを用いることができる。又は、絶縁体ＩＳ１には、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素と窒素を添加した酸化シリコン、又は空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン及び空孔を有する酸化シリコンといった材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。又は、絶縁体ＩＳ１には、例えば、樹脂を用いることができる。また、絶縁体ＩＳ１に用いる材料は、上述した絶縁材料を適宜組み合わせたものとしてもよい。
　なお、絶縁体ＩＳ１上には、後の作製工程において導電体ＭＥ１が形成される。このため、絶縁体ＩＳ１には、導電体ＭＥ１が酸化されることを防ぐために、酸素の拡散を抑制するバリア絶縁膜として、例えば、窒化シリコンを用いることが好ましい。
　導電膜ＭＥ１Ａは、後の工程によって導電体ＭＥ１（配線ＲＢＬ）となる膜である。また、導電体ＭＥ１の一部は、トランジスタＭＲのソース電極又はドレイン電極の一方としても機能する。そのため、導電膜ＭＥ１Ａには、導電性の高い材料を用いることが好ましい。
　導電膜ＭＥ１Ａには、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム及びランタンから選ばれた金属元素、または上述した金属元素から選ばれた二以上を成分とする合金、又は上述した金属元素から選ばれた二以上を組み合わせた合金を用いることが好ましい。又は、導電膜ＭＥ１Ａには、例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物を用いることが好ましい。窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、及びランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、導電体には、例えば、不純物元素（例えば、リン又はヒ素）を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、又はシリサイド（例えば、ニッケルシリサイド）を用いてもよい。
　また、上記の材料で形成される導電膜を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　例えば、導電体ＭＥ１は、第１の導電体と、第１の導電体に囲まれている第２の導電体と、を有してもよい。第１の導電体としては、酸素の拡散を抑制する機能を有する導電性材料であるチタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムを用いて、第２の導電体としては、導電性の高いタングステン、銅、又はアルミニウムを主成分とする導電性材料を用いてもよい。第２の導電体を第１の導電体で囲むことによって、第１の導電体の、酸化されることによる導電率の低下を防ぐことができる。
　次に、リソグラフィ法を用いて、導電膜ＭＥ１Ａを帯状に加工して、導電体ＭＥ１を形成する（図１０Ａ乃至図１０Ｃ参照）。特に、ここでは、導電体ＭＥ１は、一点鎖線Ａ３−Ａ４に平行な方向（Ｙ方向）に延在するように形成する。上記加工はドライエッチング法またはウェットエッチング法を用いることができ、特にドライエッチング法による加工は微細加工に適している。
　なお、リソグラフィ法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームまたはイオンビームを用いてもよい。なお、電子ビームまたはイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
　さらに、レジストマスクの下に絶縁体または導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜ＭＥ１Ａ上にハードマスク材料となる絶縁膜又は導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電膜ＭＥ１Ａなどのエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電膜ＭＥ１Ａなどのエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　次に、導電体ＭＥ１上に、絶縁膜ＩＳ２Ａを成膜する（図１１Ａ乃至図１１Ｃ参照）。絶縁膜ＩＳ２Ａの成膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった成膜方法を用いて行うことができる。また、絶縁膜ＩＳ２Ａの成膜後には、絶縁膜ＩＳ２Ａに対してＣＭＰ法などの平坦化処理を行って、絶縁膜ＩＳ２Ａの上面を平坦化してもよい。
　絶縁膜ＩＳ２Ａは、後の工程によって絶縁体ＩＳ２となる膜である。また、絶縁体ＩＳ２は、一例として、層間膜として機能する。そのため、絶縁体ＩＳ２は、比誘電率が低い絶縁材料を有することが好ましい。比誘電率が低い絶縁材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　絶縁膜ＩＳ２Ａには、例えば、絶縁体ＩＳ１に適用できる材料を用いることができる。特に、後の工程で形成される半導体ＳＣ１が、酸化物半導体として機能する金属酸化物である場合、絶縁膜ＩＳ２Ａには、例えば、酸化シリコン、酸化窒化シリコン、及び空孔を有する酸化シリコンを用いることが好ましい。これらの材料は、加熱により脱離する酸素を含む領域を容易に形成することができ、脱離した当該酸素を当該金属酸化物に供給することができる。これにより、絶縁体ＩＳ２に接触している、半導体ＳＣ１の界面、及び界面近傍において、当該金属酸化物のキャリア濃度が低下して、半導体ＳＣ１の界面、及び界面近傍がｉ型又は実質的にｉ型となる。したがって、半導体ＳＣ１の界面、及び界面近傍がトランジスタＭＲにおけるチャネル形成領域として機能する。
　次に、絶縁膜ＩＳ２Ａ上に、導電膜ＭＥ２Ａを成膜する（図１１Ａ乃至図１１Ｃ参照）。
　導電膜ＭＥ２Ａは、後の工程によって導電体ＭＥ２（配線ＳＬ）となる膜である。また、導電体ＭＥ２の一部は、トランジスタＭＲのソース電極又はドレイン電極の他方としても機能する。そのため、導電膜ＭＥ２Ａには、導電性の高い材料を用いることが好ましい。
　導電膜ＭＥ２Ａには、例えば、導電体ＭＥ１に適用できる材料を用いることができる。
　次に、リソグラフィ法を用いて、導電膜ＭＥ２Ａを帯状に加工して、導電膜ＭＥ２Ｂを形成する（図１２Ａ乃至図１２Ｃ参照）。特に、ここでは、導電膜ＭＥ２Ｂは、一点鎖線Ａ１−Ａ２に平行な方向（Ｘ方向）に延在し、かつ、導電体ＭＥ１と重なるように形成する。なお、リソグラフィ法については、図１０Ａ乃至図１０Ｃで説明したリソグラフィ法を参照することができる。
　次に、導電体ＭＥ２Ｂ上に、絶縁膜ＩＳ３Ａを成膜する（図１３Ａ乃至図１３Ｃ参照）。絶縁膜ＩＳ３Ａの成膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。また、絶縁膜ＩＳ３Ａの成膜後には、絶縁膜ＩＳ３Ａに対してＣＭＰ法などの平坦化処理を行って、絶縁膜ＩＳ３Ａの上面を平坦化してもよい。
　絶縁膜ＩＳ３Ａは、後の工程によって絶縁体ＩＳ３となる膜である。また、絶縁体ＩＳ３は、一例として、層間膜として機能する。そのため、絶縁体ＩＳ３は、比誘電率が低い絶縁材料を有することが好ましい。比誘電率が低い絶縁材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　絶縁膜ＩＳ３Ａには、例えば、絶縁体ＩＳ１に適用できる材料を用いることができる。
　また、絶縁膜ＩＳ３Ａは、絶縁体ＩＳ３と接触する半導体ＳＣ１（詳しくは後述する）の界面と、当該界面の近傍とを低抵抗化するために、半導体ＳＣ１に対する不純物を含んでもよい。例えば、半導体ＳＣ１がＩｎ−Ｍ−Ｚｎ酸化物といった金属酸化物である場合、絶縁膜ＩＳ３Ａには、Ｉｎ−Ｍ−Ｚｎ酸化物を低抵抗化するために、水、水素、窒素、又は窒化物といった不純物が含まれていてもよい。
　また、例えば、半導体ＳＣ１がシリコンを含む材料である場合、絶縁膜ＩＳ３Ａには、当該シリコンに拡散させるための不純物（例えば、元素又はイオン）が含まれていることが好ましい。例えば、当該不純物としては、リン又はヒ素といったｎ型不純物（ドナー）を用いることができる。また、例えば、当該不純物としては、ボロン、アルミニウム又はガリウムといったｐ型不純物（アクセプタ）を用いることができる。
　次に、導電膜ＩＳ３Ａ上に、導電膜ＭＥ３Ａを成膜する（図１３Ａ乃至図１３Ｃ参照）。
　導電膜ＭＥ３Ａは、後の工程によって導電体ＭＥ３（配線ＣＬ）となる膜である。また、導電体ＭＥ３の一部は、容量素子Ｃ１の一対の電極の一方としても機能する。そのため、導電膜ＭＥ３Ａには、導電性の高い材料を用いることが好ましい。
　導電膜ＭＥ３Ａとしては、例えば、導電体ＭＥ１に適用することができる材料を用いることができる。
　また、導電膜ＭＥ３Ａは、導電体ＭＥ３と接触する半導体ＳＣ１（詳しくは後述する）の界面、また当該界面の近傍を低抵抗化するために、半導体ＳＣ１に対する不純物を含んでもよい。例えば、半導体ＳＣ１がＩｎ−Ｍ−Ｚｎ酸化物といった金属酸化物である場合、導電膜ＭＥ３Ａには、Ｉｎ−Ｍ−Ｚｎ酸化物を低抵抗化するために、水、水素、窒素、又は窒化物といった不純物が含まれていてもよい。この場合、導電膜ＭＥ３Ａには、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、若しくはクロムといった金属膜、Ａｌ−Ｔｉ窒化物若しくは窒化チタンといった窒化膜、又はインジウム錫酸化物若しくはＩｎ−Ｍ−Ｚｎ酸化物といった酸化膜を用いることができる。
　また、例えば、半導体ＳＣ１がシリコンを含む材料である場合、導電膜ＭＥ３Ａには、当該シリコンに拡散させるための不純物（例えば、元素又はイオン）が含まれていることが好ましい。例えば、当該不純物としては、リン、又はヒ素といったｎ型不純物（ドナー）を用いることができる。また、例えば、当該不純物としては、ボロン、アルミニウム、又はガリウムといったｐ型不純物（アクセプタ）を用いることができる。また、導電膜ＭＥ３Ａには、半導体ＳＣ１に含まれるシリコンと金属シリサイドを形成できるような材料を用いてもよい。そのような材料としては、例えば、ニッケル、コバルト、モリブデン、タングステン、又はチタンが挙げられる。又は、導電膜ＭＥ３Ａには、導電率が高い材料を用いてもよい。具体的には、例えば、導電率が高い材料としては、アルミニウム、銅又は銀が挙げられる。又は、導電膜ＭＥ３Ａには、耐熱性が高い材料を用いてもよい。具体的には、例えば、耐熱性が高い材料としては、チタン、モリブデン、タングステン又はタンタルが挙げられる。
　次に、リソグラフィ法を用いて、導電膜ＭＥ３Ａを、開口を含む帯状に加工して、導電体ＭＥ３を形成する。特に、当該開口は、導電体ＭＥ１と導電膜ＭＥ２Ｂとが重なる領域に形成される（図１４Ａ乃至図１４Ｃ参照）。なお、当該開口は、実施の形態１で説明した開口ＫＫ１が位置する領域に形成される。また、導電体ＭＥ３は、一点鎖線Ａ１−Ａ２に平行な方向（Ｘ方向）に延在するように形成する。なお、リソグラフィ法については、図１０Ａ乃至図１０Ｃで説明したリソグラフィ法を参照することができる。
　次に、導電体ＭＥ３上と、絶縁体ＩＳ３Ａ上と、に絶縁膜ＩＳ４Ａを成膜する（図１５Ａ乃至図１５Ｃ参照）。絶縁膜ＩＳ４Ａの成膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった成膜方法を用いて行うことができる。
　絶縁膜ＩＳ４Ａは、後の工程によって絶縁体ＩＳ４となる膜である。また、絶縁体ＩＳ４は、一例として、層間膜として機能する。そのため、絶縁体ＩＳ４は、比誘電率が低い絶縁材料を有することが好ましい。比誘電率が低い絶縁材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　絶縁膜ＩＳ４Ａには、例えば、絶縁体ＩＳ１に適用できる材料を用いることができる。
　次に、ＣＭＰ法などの平坦化処理を行って、絶縁膜ＩＳ４Ａを、導電体ＭＥ３が露出するまで研磨する。これによって、図１４Ａ乃至図１４Ｃの工程で除去した導電膜ＭＥ３Ａの領域（図１４Ａ乃至図１４Ｃで説明した開口を含む）に、絶縁膜ＩＳ４Ｂが埋め込まれるように形成される（図１６Ａ乃至図１６Ｃ参照）。つまり、絶縁膜ＩＳ４Ｂは、導電体ＭＥ３の側面と、絶縁膜ＩＳ３Ａの上面と、に接して設けられる。
　次に、リソグラフィ法を用いて、絶縁膜ＩＳ２Ａ、導電膜ＭＥ２Ｂ、絶縁膜ＩＳ３Ａ及び絶縁膜ＩＳ４Ｂを加工して、開口ＫＫ１を有する、絶縁体ＩＳ２、導電体ＭＥ２及び絶縁体ＩＳ３及び絶縁体ＩＳ４を形成する（図１７Ａ乃至図１７Ｃ参照）。特に、開口ＫＫ１は、図１４Ａ乃至図１４Ｃで説明した開口と重なる領域に形成される。そのため、このリソグラフィ法によって、導電体ＭＥ３Ａの一部が除去されてもよい。また、上記加工はドライエッチング法又はウェットエッチング法を用いることができ、特にドライエッチング法による加工は微細加工に適している。また、絶縁膜ＩＳ２Ａ、導電膜ＭＥ２Ｂ、絶縁膜ＩＳ３Ａ及び絶縁膜ＩＳ４Ｂの加工は、それぞれ異なる条件で行ってもよい。
　また、図１７Ａ乃至図１７Ｃでは、開口ＫＫ１の側面（絶縁体ＩＳ２、導電体ＭＥ２、絶縁体ＩＳ３及び導電体ＭＥ３のそれぞれの側面）は、Ｘ−Ｙ平面に対して垂直な形状とすることによって、メモリセルＭＣを設ける際に、小体積化と、高密度化と、が可能となる。
　また、図１７Ａ乃至図１７Ｃでは、開口ＫＫ１の側面は、Ｘ−Ｙ平面に対して垂直な形状となっているが、テーパー角が概略垂直になるようなテーパー形状となっていてもよい。具体的には、例えば、絶縁体ＩＳ２、導電体ＭＥ２、絶縁体ＩＳ３及び導電体ＭＥ３のそれぞれの側面は、テーパー角が概略垂直になるようなテーパー形状としてもよい。又は、絶縁体ＩＳ２、導電体ＭＥ２、絶縁体ＩＳ３、及び導電体ＭＥ３のそれぞれの側面は、０°を超過し６０°未満になるようなテーパー角を有するテーパー形状としてもよい。
　なお、本明細書等において、テーパー形状とは、構造の側面の少なくとも一部が、基板面に対して傾斜して設けられている形状のことを指す。また、傾斜した側面と基板面とがなす角をテーパー角と呼称する。特に、本明細書等では、０°を超過し９０°以下のテーパー角を有するテーパー形状を順テーパー形状と呼称し、９０°を超過し１８０°未満のテーパー角を有するテーパー形状を逆テーパー形状と呼称する。
　また、上記エッチング工程で発生した副生成物が、開口ＫＫ１の側面（絶縁体ＩＳ２、導電体ＭＥ２、絶縁体ＩＳ３及び導電体ＭＥ３のそれぞれの側面）に層状に形成される場合がある。この場合、当該層状の副生成物が、絶縁体ＩＳ２、導電体ＭＥ２、絶縁体ＩＳ３、及び導電体ＭＥ３と、後述する半導体膜ＳＣ１Ａと、の間に形成されることになる。よって、絶縁体ＩＳ２、導電体ＭＥ２、絶縁体ＩＳ３及び導電体ＭＥ３に接して形成された当該層状の副生成物は、除去することが好ましい。
　次に、導電体ＭＥ１上と、絶縁体ＩＳ２上と、導電体ＭＥ２上と、絶縁体ＩＳ３上と、導電体ＭＥ３上と、絶縁体ＩＳ４上と、に半導体膜ＳＣ１Ａが成膜される（図１８Ａ乃至図１８Ｃ参照）。具体的には、開口ＫＫ１の内部において、導電体ＭＥ１の上面と、絶縁体ＩＳ２の側面と、導電体ＭＥ２の側面と、絶縁体ＩＳ３の側面と、導電体ＭＥ３の側面と、に半導体膜ＳＣ１Ａが成膜される。また、開口ＫＫ１の外部では、導電体ＭＥ３の上面と、絶縁体ＩＳ４の上面と、に半導体膜ＳＣ１Ａが成膜される。つまり、開口ＫＫ１の底面及び内側の側面と、導電体ＭＥ３上と、絶縁体ＩＳ４上と、に半導体膜ＳＣ１Ａが成膜される。半導体膜ＳＣ１Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった成膜方法を用いて成膜することができる。半導体膜ＳＣ１ＡはＡＬＤ法を用いて成膜することが好ましい。上述の通り、半導体膜ＳＣ１Ａは薄い膜厚で成膜することが好ましく、膜厚のバラつきが小さくなるようにする必要がある。これに対して、ＡＬＤ法は、プリカーサと、リアクタント（例えば、酸化剤）を交互に導入して行う成膜方法であり、このサイクルを繰り返す回数によって膜厚を調節することができるため、精密な膜厚調節が可能である。また、図１８Ｂ及び図１８Ｃに示すように、半導体膜ＳＣ１Ａは、開口ＫＫ１の底面及び内側の側面に、被覆性良く成膜される必要がある。特に、開口ＫＫ１において、導電体ＭＥ１の上面と、導電体ＭＥ２の側面と、導電体ＭＥ３の上面及び側面と、に被覆性良く成膜されることが好ましい。ＡＬＤ法を用いることで、当該開口のそれぞれの底面及び内側の側面において、原子の層を一層ずつ堆積させることができるため、半導体膜ＳＣ１Ａを当該開口に対して良好な被覆性で成膜できる。
　なお、開口ＫＫ１の側面がテーパー形状である場合、半導体膜ＳＣ１Ａの成膜は、ＡＬＤ法に限定されない。例えば、スパッタリング法を用いてもよい。
　半導体膜ＳＣ１Ａは、後の工程によって半導体ＳＣ１となる膜である。また、半導体ＳＣ１の一部は、後の工程によって形成されるトランジスタＭＲのチャネル形成領域として機能する。また、半導体ＳＣ１の別の一部は、後の工程によって形成される容量素子Ｃ１の一対の電極の一方として機能する場合がある。
　半導体膜ＳＣ１Ａは、例えば、酸化物半導体として機能する金属酸化物とすることができる。この場合、トランジスタＭＲは、ＯＳトランジスタとなる。当該金属酸化物としては、一例として、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、これらに加えて、元素Ｍが含まれていることが好ましい。元素Ｍとして、アルミニウム、ガリウム、シリコン、イットリウム、錫、銅、バナジウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルト及びアンチモンから選ばれた一以上を用いることができる。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、又は錫の一以上とすることが好ましい。また、元素Ｍは、ガリウム及び錫の一方又は双方を有することがさらに好ましい。
　半導体膜ＳＣ１Ａには、一例としては、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いることが好ましい。特に、Ｉｎ−Ｇａ−Ｚｎ酸化物としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］若しくはその近傍の組成、４：２：３［原子数比］若しくはその近傍の組成、又は３：１：２［原子数比］若しくはその近傍の組成の金属酸化物とすることが、より好ましい。また、半導体膜ＳＣ１Ａには、別の一例として、Ｉｎ−Ｚｎ酸化物を用いることが好ましい。特に、Ｉｎ−Ｚｎ酸化物としては、Ｉｎ：Ｚｎ＝４：１［原子数比］若しくはその近傍の組成の金属酸化物とすることがより好ましい。
　また、当該金属酸化物は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、金属酸化物として、第１の金属酸化物と、第１の金属酸化物上に形成される第２の金属酸化物を考える。それぞれの金属酸化物が、少なくともインジウム（Ｉｎ）と、元素Ｍと、を含む場合、第１の金属酸化物を構成する全元素の原子数に対する、第１の金属酸化物に含まれる元素Ｍの原子数の割合が、第２の金属酸化物を構成する全元素の原子数に対する、第２の金属酸化物に含まれる元素Ｍの原子数の割合より高いことが好ましい。また、第１の金属酸化物に含まれる元素Ｍの、Ｉｎに対する原子数比が、第２の金属酸化物に含まれる元素Ｍの、Ｉｎに対する原子数比より大きいことが好ましい。
　第１の金属酸化物の伝導帯下端のエネルギーが、第２の金属酸化物の伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、第１の金属酸化物の電子親和力が、第２の金属酸化物の電子親和力より小さいことが好ましい。
　ここで、第１の金属酸化物及び第２の金属酸化物の接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、第１の金属酸化物及び第２の金属酸化物の接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、第１の金属酸化物と第２の金属酸化物との界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、第１の金属酸化物と第２の金属酸化物が、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、第２の金属酸化物がＩｎ−Ｇａ−Ｚｎ酸化物（インジウム−ガリウム−亜鉛酸化物）の場合、第１の金属酸化物には、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、又は酸化ガリウムを用いることができる。
　具体的には、第１の金属酸化物として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］若しくはその近傍の組成、１：３：２［原子数比］若しくはその近傍の組成、又は１：１：０．５［原子数比］若しくはその近傍の組成の金属酸化物を用いればよい。また、第２の金属酸化物として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］若しくはその近傍の組成、４：２：３［原子数比］若しくはその近傍の組成、又は３：１：２［原子数比］若しくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
　このとき、キャリアの主たる経路は第２の金属酸化物となる。第１の金属酸化物を上述した構成とすることで、第１の金属酸化物と第２の金属酸化物との界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタＭＲは高いオン電流、及び高い周波数特性を得ることができる。
　なお、金属酸化物は、上記第２の金属酸化物と、第２の金属酸化物上に形成される上記第１の金属酸化物の積層構造としてもよい。このような構成にすることで、導電体ＭＥ１又は導電体ＭＥ２と、金属酸化物との接触抵抗が増加するのを抑制できる。また、第２の金属酸化物への絶縁体ＧＩ１の成膜ダメージを低減できる。
　また、半導体膜ＳＣ１Ａに金属酸化物を用いることによって、半導体ＳＣ１に接するように導電体（図１８Ａ乃至図１８Ｃでは、導電体ＭＥ１、導電体ＭＥ２、及び導電体ＭＥ３が該当する）を設けることで、半導体ＳＣ１の当該導電体近傍において、酸素濃度が低減する場合がある。また、半導体ＳＣ１の当該導電体近傍において、当該導電体に含まれる金属と、半導体ＳＣ１の成分とを含む金属化合物層が形成される場合がある。このような場合、金属半導体ＳＣ１の当該導電体近傍の領域において、キャリア密度が増加し、当該領域は、低抵抗領域となる。
　次に、半導体膜ＳＣ１Ａ上に、開口ＫＫ１を埋めるように犠牲層を形成する（図示しない）。その後、ＣＭＰ法などの平坦化処理を行って、当該犠牲層及び半導体膜ＳＣ１Ａを、導電体ＭＥ３及び絶縁体ＩＳ４が露出するまで研磨する。その後、開口ＫＫ１に埋め込まれている当該犠牲層を除去する（図１９Ａ乃至図１９Ｃ参照）。これにより、開口ＫＫ１の内側の側面に、半導体ＳＣ１が接して設けられる。
　半導体膜ＳＣ１Ａは、例えば、シリコンを有する材料とすることができる。また、当該シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼称する場合がある）、微結晶シリコン、多結晶シリコン、又は単結晶シリコンが挙げられる。また、開口ＫＫ１に、半導体膜ＳＣ１Ａを形成する過程において、半導体膜ＳＣ１Ａが形成された半導体領域のうち、導電体ＭＥ１と、導電体ＭＥ２と、導電体ＭＥ３と、に接触する界面、及びその近傍において、低抵抗領域に変化することが好ましい。これにより、半導体ＳＣ１には、低抵抗領域と半導体領域とが形成されるため、トランジスタＭＷをＳｉトランジスタとすることができる。
　なお、本実施の形態では、半導体膜ＳＣ１Ａは、酸化物半導体として機能する金属酸化物を含むものとして説明する。
　次に、導電体ＭＥ３上と絶縁体ＩＳ４上と半導体ＳＣ１上とに、絶縁体ＧＩ１及び導電膜ＭＥ４Ａが順に形成される。特に、導電膜ＭＥ４Ａは、開口ＫＫ１を埋めるように形成される（図２０Ａ乃至図２０Ｃ参照）。具体的には、絶縁体ＧＩ１が、半導体ＳＣ１の上面と、導電体ＭＥ３の上面と、絶縁体ＩＳ４の上面と、に形成され、その後、開口ＫＫ１を埋めるように、導電膜ＭＥ４Ａが絶縁体ＧＩ１の上面に成膜される。
　これにより、導電体ＭＥ１と、導電体ＭＥ２と、半導体ＳＣ１と、絶縁体ＧＩ１と、導電膜ＭＥ４Ａと、を含む領域にトランジスタＭＲが形成される。また、導電体ＭＥ３と、半導体ＳＣ１と、絶縁体ＧＩ１と、導電膜ＭＥ４Ａと、を含む領域に容量素子Ｃ１が形成される。また、場合によっては、導電体ＭＥ２と、導電体ＭＥ３と、絶縁体ＩＳ３と、半導体ＳＣ１と、絶縁体ＧＩ１と、導電膜ＭＥ４Ａと、を含む領域にトランジスタＭＤが形成されることがある。
　絶縁体ＧＩ１は、トランジスタＭＲのゲート絶縁膜として機能する。また、絶縁体ＧＩ１は、容量素子Ｃ１の一対の電極に挟まれる誘電体としても機能する。
　このため、絶縁体ＧＩ１には、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）といったいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。又は、絶縁体ＧＩ１には、比誘電率の高い絶縁体として、アルミニウムとハフニウムとを有する酸化物、アルミニウムとハフニウムとを有する酸化窒化物、シリコンとハフニウムとを有する酸化物、シリコンとハフニウムとを有する酸化窒化物、又はシリコンとハフニウムとを有する窒化物を用いてもよい。
　トランジスタの微細化、又は高集積化が進むと、ゲート絶縁体の薄膜化を起因とするリーク電流といった問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　また、絶縁体ＧＩ１には、上述したｈｉｇｈ−ｋ材料と、酸化シリコン又は酸化窒化シリコンと、を積層した絶縁層を用いてもよい。これにより、高い比誘電率に加えて、熱的にも安定した絶縁層を、トランジスタＭＲのゲート絶縁膜として用いることができる。
　なお、半導体ＳＣ１が酸化物半導体として機能する金属酸化物を含む場合、絶縁体ＧＩ１を形成した直後（導電膜ＭＥ４Ａを成膜する前）には、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、本明細書などにおいて、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。なお、絶縁膜ＧＩ１を積層構造とする場合、絶縁膜ＧＩ１の一部を成膜した段階で、マイクロ波処理を行ってもよい。例えば、絶縁膜ＧＩ１が酸化シリコン膜又は酸化窒化シリコン膜を含む場合、酸化シリコン膜又は酸化窒化シリコン膜を成膜した段階で当該マイクロ波処理を行ってもよい。
　また、マイクロ波処理には、マイクロ波又はＲＦといった高周波、酸素プラズマ、酸素ラジカルなどを用いることができる。また、マイクロ波処理を行う場合には、例えば、マイクロ波を用いた高密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。ここで、マイクロ波処理装置の周波数は、３００ＭＨｚ以上３００ＧＨｚ以下、好ましくは２．４ＧＨｚ以上２．５ＧＨｚ以下、例えば、２．４５ＧＨｚにすればよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができる。また、マイクロ波処理装置のマイクロ波を印加する電源の電力は、１０００Ｗ以上１００００Ｗ以下、好ましくは２０００Ｗ以上５０００Ｗ以下にすればよい。また、マイクロ波処理装置は基板側にＲＦを印加する電源を有してもよい。また、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素イオンを、効率よく金属酸化物である半導体ＳＣ１中に導くことができる。プラズマ、マイクロ波などの作用により、半導体ＳＣ１の領域に含まれるＶＯＨを分断し、水素を当該領域から除去することができる。つまり、当該領域に含まれるＶＯＨを低減できる。これにより、当該領域における、酸素欠損、及びＶＯＨを低減し、キャリア濃度を低下させることができる。また、当該領域で形成された酸素欠損に、上記酸素プラズマで発生した酸素ラジカルを供給することで、さらに、当該領域中の酸素欠損を低減し、キャリア濃度を低下させることができる。
　導電膜ＭＥ４Ａは、後の工程によって導電体ＭＥ４（ノードＦＮ又はノードＦＮの一部）となる膜である。また、導電体ＭＥ４は、トランジスタＭＲのゲート電極、及び容量素子Ｃ１の一対の電極の他方として機能する。そのため、導電膜ＭＥ４には、導電性の高い材料を用いることが好ましい。
　導電膜ＭＥ４Ａには、例えば、導電体ＭＥ１に適用できる材料を用いることができる。
　次に、リソグラフィ法を用いて、導電膜ＭＥ４Ａを加工して、絶縁体ＧＩ１の一部が露出するように、導電膜ＭＥ４Ｂを形成する。特に、導電膜ＭＥ４Ｂの側面が、開口ＫＫ１の領域の内部と重なるように加工する（図２１Ａ乃至図２１Ｃ参照）。なお、リソグラフィ法については、図１０Ａ乃至図１０Ｃで説明したリソグラフィ法を参照することができる。
　次に、絶縁体ＧＩ１上と、導電膜ＭＥ４Ｂ上と、に絶縁膜ＩＳ５Ａを成膜する（図２２Ａ乃至図２２Ｃ参照）。絶縁膜ＩＳ５Ａの成膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった成膜方法を用いて行うことができる。
　絶縁膜ＩＳ５Ａは、後の工程によって絶縁体ＩＳ５となる膜である。また、絶縁体ＩＳ５は、一例として、層間膜として機能する。そのため、絶縁体ＩＳ５は、比誘電率が低い絶縁材料を有することが好ましい。比誘電率が低い絶縁材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　絶縁膜ＩＳ５Ａとしては、例えば、絶縁体ＩＳ１に適用できる材料を用いることができる。
　なお、絶縁体ＩＳ５上には、後の作製工程において導電体ＭＥ５が形成される。このため、絶縁体ＩＳ５には、導電体ＭＥ５が酸化されることを防ぐために、酸素の拡散を抑制するバリア絶縁膜として、例えば、窒化シリコンを用いることが好ましい。
　次に、ＣＭＰ法などの平坦化処理を行って、絶縁膜ＩＳ５Ａ及び導電膜ＭＥ４Ｂを研磨して、絶縁体ＩＳ５と、導電体ＭＥ４と、を形成する（図２３Ａ乃至図２３Ｃ参照）。これによって、絶縁体ＩＳ５及び導電体ＭＥ４の上方に、メモリセルＭＣに電気的に接続される配線と、トランジスタＭＷなどの回路素子と、の形成を容易にすることができる。
　上記の作製方法によって、層Ｌ１にトランジスタＭＲと、容量素子Ｃ１と、を設けることができる。また、場合によっては、トランジスタＭＲの上方、及び容量素子Ｃ１の下方に、トランジスタＭＤが設けられることがある。
　次に、メモリセルＭＣの層Ｌ２の作製方法について、説明する。
　絶縁体ＩＳ５上と、導電膜ＭＥ４上と、に、導電膜ＭＥ５Ａを成膜する（図２４Ａ乃至図２４Ｃ参照）。導電膜ＭＥ５Ａの成膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった成膜方法を用いて行うことができる。
　導電膜ＭＥ５Ａは、後の工程によって導電体ＭＥ５（ノードＦＮ又はノードＦＮの一部）となる膜である。また、導電体ＭＥ５は、トランジスタＭＷのソース電極又はドレイン電極の一方としても機能する。そのため、導電膜ＭＥ５には、導電性の高い材料を用いることが好ましい。
　導電膜ＭＥ５Ａには、例えば、導電体ＭＥ１に適用できる材料を用いることができる。
　次に、リソグラフィ法を用いて、導電膜ＭＥ５Ａを加工して、絶縁体ＩＳ５の一部が露出するように、導電体ＭＥ５を形成する。特に、導電体ＭＥ５は、導電体ＭＥ４と重なるように加工される（図２５Ａ乃至図２５Ｃ参照）。なお、リソグラフィ法については、図１０Ａ乃至図１０Ｃで説明したリソグラフィ法を参照することができる。
　次に、絶縁体ＩＳ５上と、導電膜ＭＥ５上と、に、絶縁膜ＩＳ６Ａ及び導電膜ＭＥ６Ａを順に成膜する（図２６Ａ乃至図２６Ｃ参照）。絶縁膜ＩＳ６Ａ及び導電膜ＭＥ６Ａのそれぞれの成膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった成膜方法を用いて行うことができる。
　絶縁膜ＩＳ６Ａは、後の工程によって絶縁体ＩＳ６となる膜である。また、絶縁体ＩＳ６は、一例として、層間膜として機能する。そのため、絶縁体ＩＳ６は、比誘電率が低い絶縁材料を有することが好ましい。比誘電率が低い絶縁材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　絶縁膜ＩＳ６Ａには、例えば、絶縁体ＩＳ１に適用できる材料を用いることができる。特に、後の工程で形成される半導体ＳＣ２が、酸化物半導体として機能する金属酸化物である場合、絶縁膜ＩＳ６Ａには、例えば、酸化シリコン、酸化窒化シリコン、又は空孔を有する酸化シリコンを用いることが好ましい。これらの材料は、加熱により脱離する酸素を含む領域を容易に形成することができ、脱離した当該酸素を当該金属酸化物に供給することができる。これにより、絶縁体ＩＳ６に接触している、半導体ＳＣ２の界面とその界面近傍において、当該金属酸化物のキャリア濃度が低下して、半導体ＳＣ２の界面とその及び界面近傍がｉ型又は実質的にｉ型となる。したがって、半導体ＳＣ２の界面、及び界面近傍がトランジスタＭＷにおけるチャネル形成領域として機能する。
　導電膜ＭＥ６Ａは、後の工程によって導電体ＭＥ６（配線ＷＢＬ）となる膜である。また、導電体ＭＥ６の一部は、トランジスタＭＷのソース電極又はドレイン電極の他方としても機能する。そのため、導電膜ＭＥ６には、導電性の高い材料を用いることが好ましい。
　導電膜ＭＥ６Ａには、例えば、導電体ＭＥ１に適用できる材料を用いることができる。
　次に、リソグラフィ法を用いて、導電膜ＭＥ６Ａを、帯状に加工して、導電膜ＭＥ６Ｂを形成する（図２７Ａ乃至図２７Ｃ参照）。特に、ここでは、導電膜ＭＥ６Ｂは、一点鎖線Ａ３−Ａ４に平行な方向（Ｙ方向）に延在し、かつ、導電体ＭＥ５と重なるように形成する。なお、リソグラフィ法については、図１０Ａ乃至図１０Ｃで説明したリソグラフィ法を参照することができる。
　次に、リソグラフィ法を用いて、絶縁膜ＩＳ６Ａ及び導電膜ＭＥ６Ｂを加工して、開口ＫＫ２を有する、絶縁体ＩＳ６及び導電体ＭＥ５を形成する（図２８Ａ乃至図２８Ｃ参照）。特に、開口ＫＫ２は、導電体ＭＥ５に重なる領域に形成される。つまり、開口ＫＫ２は、導電体ＭＥ５を底面とする開口となる。また、上記加工はドライエッチング法又はウェットエッチング法を用いることができ、特にドライエッチング法による加工は微細加工に適している。また、絶縁体ＩＳ６及び導電膜ＭＥ６Ｂの加工は、それぞれ異なる条件で行ってもよい。
　また、図２８Ａ乃至図２８Ｃでは、開口ＫＫ２の側面は、テーパー角を有するテーパー形状となっていてもよい。具体的には、例えば、絶縁体ＩＳ６、及び導電体ＭＥ６のそれぞれの側面は、４５°以上９０°以下になるようなテーパー角を有するテーパー形状としてもよい。
　次に、導電体ＭＥ５上と、絶縁体ＩＳ６上と、導電体ＭＥ６上と、に半導体膜ＳＣ２Ａが成膜される（図２９Ａ乃至図２９Ｃ参照）。具体的には、開口ＫＫ２の内部において、導電体ＭＥ５の上面と、絶縁体ＩＳ６の側面と、導電体ＭＥ６の側面と、に半導体膜ＳＣ２Ａが成膜される。また、開口ＫＫ２の外部では、導電体ＭＥ６の上面と、絶縁体ＩＳ６の上面と、に半導体膜ＳＣ２Ａが成膜される。つまり、開口ＫＫ２の底面及び内側の側面と、導電体ＭＥ６の上面及び側面と、絶縁体ＩＳ６の側面と、に半導体膜ＳＣ２Ａが成膜される。半導体膜ＳＣ２Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった成膜方法を用いて成膜することができる。半導体膜ＳＣ２Ａは、ＡＬＤ法を用いて成膜することが好ましい。特に、半導体膜ＳＣ２Ｂの材料を、半導体膜ＳＣ２Ａの材料と等しい場合には、半導体膜ＳＣ２Ｂを成膜するＡＬＤ法については、半導体膜ＳＣ１Ａを成膜するＡＬＤ法の説明を参照することができる。
　半導体膜ＳＣ２Ａは、後の工程によって半導体ＳＣ２となる膜である。また、半導体ＳＣ２の一部は、後の工程によって形成されるトランジスタＭＷのチャネル形成領域として機能する。
　半導体膜ＳＣ２Ａには、例えば、半導体ＳＣ１に適用できる材料を用いることができる。また、このため、トランジスタＭＷはＯＳトランジスタ又はＳｉトランジスタとすることができる。
　次に、リソグラフィ法を用いて、半導体膜ＳＣ２Ａを加工して、絶縁体ＩＳ６の一部と、導電体ＭＥ６の一部と、が露出するように、半導体ＳＣ２を形成する。特に、半導体ＳＣ２は、導電体ＭＥ５と重なるように加工される（図３０Ａ乃至図３０Ｃ参照）。なお、リソグラフィ法については、図１０Ａ乃至図１０Ｃで説明したリソグラフィ法を参照することができる。
　次に、絶縁体ＩＳ６上と、導電膜ＭＥ６上と、半導体ＳＣ２上に、絶縁体ＧＩ２及び導電膜ＭＥ７Ａを順に成膜する（図３１Ａ乃至図３１Ｃ参照）。特に、導電膜ＭＥ７Ａは、開口ＫＫ２を埋めるように成膜される。絶縁体ＧＩ２及び導電膜ＭＥ７Ａのそれぞれの成膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった成膜方法を用いて行うことができる。
　絶縁体ＧＩ２は、トランジスタＭＷのゲート絶縁膜として機能する。
　絶縁体ＧＩ２には、例えば、絶縁体ＧＩ１に適用できる材料を用いることができる。
　また、半導体ＳＣ２が酸化物半導体として機能する金属酸化物を含む場合、絶縁体ＧＩ２に覆われている半導体ＳＣ２Ａには、半導体ＳＣ１と同様に、マイクロ波処理を行ってもよい。特に、この場合、導電体ＭＥ５及び導電体ＭＥ６が、層Ｌ１にマイクロ波のマイクロ波又はＲＦといった高周波、酸素プラズマなどの作用を遮蔽するため、このマイクロ波処理の作用が層Ｌ１に及ばない場合がある。
　導電膜ＭＥ７Ａは、後の工程によって導電体ＭＥ７（配線ＷＷＬ）となる膜である。また、導電体ＭＥ７の一部は、トランジスタＭＷのゲート電極としても機能する。そのため、導電膜ＭＥ７には、導電性の高い材料を用いることが好ましい。
　導電膜ＭＥ７Ａとしては、例えば、導電体ＭＥ１に適用できる材料を用いることができる。
　次に、リソグラフィ法を用いて、導電膜ＭＥ７Ａを、帯状に加工して、導電膜ＭＥ７を形成する（図３２Ａ乃至図３２Ｃ参照）。特に、ここでは、導電膜ＭＥ７は、一点鎖線Ａ１−Ａ２に平行な方向（Ｘ方向）に延在し、かつ、導電体ＭＥ５と重なるように形成する。なお、リソグラフィ法については、図１０Ａ乃至図１０Ｃで説明したリソグラフィ法を参照することができる。
　次に、絶縁体ＧＩ２上と、導電体ＭＥ７上と、に絶縁体ＩＳ７を成膜する（図２Ａ乃至図２Ｃ参照）。
　絶縁体ＩＳ７は、一例として、層間膜として機能する膜である。そのため、絶縁体ＩＳ７は、比誘電率が低い絶縁材料を有することが好ましい。比誘電率が低い絶縁材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　絶縁体ＩＳ７としては、例えば、絶縁体ＩＳ１に適用できる材料を用いることができる。
　なお、絶縁体ＩＳ７の下方には、導電体ＭＥ７が形成されている。このため、絶縁体ＩＳ７には、導電体ＭＥ７が酸化されることを防ぐために、酸素の拡散を抑制するバリア絶縁膜として、例えば、窒化シリコンを用いることが好ましい。
　上記の作製方法によって、層Ｌ２にトランジスタＭＷを設けることができる。また、層Ｌ１及び層Ｌ２を形成することによって、図２Ａ乃至図２Ｃに示したメモリセルＭＣを作製することができる。
＜変更例＞
　本発明の一態様の半導体装置の作製方法は、上記に限定されない。本発明の一態様の半導体装置の作製において、作製方法は適宜変更がなされていてもよい。また、作製方法の変更によって、半導体装置の構成が変化した場合においても、当該半導体装置は、本発明の一態様ということができる。
＜＜変更例１＞＞
　図３３Ａ乃至図３３Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣの変更例であって、図２Ａ乃至図２ＣのメモリセルＭＣにおける開口ＫＫ２のテーパー角を９０°にした構成となっている。
　図３３Ａ乃至図３３Ｃに示すメモリセルＭＣは、例えば、図２８Ａ乃至図２８Ｃに説明するメモリセルＭＣの作製工程において、開口ＫＫ２のテーパー角を基板（図示しない）に対して９０°にすることによって、作製することができる。
　開口ＫＫ２のテーパー角を９０°にすることによって、開口ＫＫ２を形成するための面積を低減することができるため、メモリセルＭＣの面積を小さくすることができる。
＜＜変更例２＞＞
　図３４Ａ乃至図３４Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣの変更例であって、絶縁体ＩＳ６が、開口ＫＫ２以外の領域において平坦化されている構成となっている。
　図３４Ａ乃至図３４Ｃに示すメモリセルＭＣは、例えば、図２６Ａ乃至図２６Ｃに説明するメモリセルＭＣの作製工程において、絶縁膜ＩＳ６Ａを形成した後に、ＣＭＰ法などの平坦化処理で絶縁膜ＩＳ６Ａを研磨することで得られる。
　具体的には、例えば、図２６Ａ乃至図２６ＣのメモリセルＭＣの作製工程において、絶縁膜ＩＳ６Ａを形成した後に、ＣＭＰ法などの平坦化処理で絶縁膜ＩＳ６Ａを絶縁膜ＩＳ６Ｂに加工する（図３５Ａ乃至図３５Ｂ参照）。その後は、図２６Ａ乃至図２６ＣのメモリセルＭＣの作製工程において、導電膜ＭＥ６Ａを成膜し、図２７Ａ乃至図２７Ｃの作製工程以降を引き続き行うことによって、図３３Ａ乃至図３３Ｃに示すメモリセルＭＣを作製することができる。
　絶縁体ＩＳ６を平坦化することによって、例えば、絶縁体ＩＳ６の段差に起因する、絶縁体ＩＳ６Ａ上の導電体ＭＥ６及び絶縁体ＧＩ２の形成不良を防ぐことができる。つまり、メモリセルＭＣの歩留まりを高くすることができる。
＜＜変更例３＞＞
　図３６Ａ乃至図３６Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣの変更例であって、平面視において、図２Ａ乃至図２ＣのメモリセルＭＣにおける絶縁体ＧＩ１上に形成される導電体ＭＥ４の面積を大きくした構成となっている。
　図３６Ａ乃至図３６Ｃに示すメモリセルＭＣは、例えば、図２１Ａ乃至図２１ＣのメモリセルＭＣの作製工程において、導電体ＭＥ３及び絶縁体ＩＳ４の上方に導電体ＭＥ４が形成されるように加工することによって、作製することができる。
　図３６Ａ乃至図３６Ｃに示すメモリセルＭＣのとおり、導電体ＭＥ３と導電体ＭＥ４とが重なる領域を広くすることによって、容量素子Ｃ１の静電容量の値を大きくすることができる。容量素子Ｃ１の静電容量の値を大きくことにより、例えば、メモリセルＭＣのデータの保持時間を長くすることができる。
＜＜変更例４＞＞
　図３７Ａ乃至図３７Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣの変更例であって、導電体ＭＥ４と導電体ＭＥ５との間にコンタクトプラグとして機能する導電体ＭＥＰが設けられた構成となっている。
　図３７Ａ乃至図３７Ｃに示すメモリセルＭＣは、例えば、図２３Ａ乃至図２３ＣのメモリセルＭＣの作製工程の後に、導電体ＭＥＰを設ける工程を行うことによって得られる。
　具体的には、例えば、図２３Ａ乃至図２３ＣのメモリセルＭＣの作製工程の後に、層間膜として機能する絶縁体ＩＳＰを形成する。次に、リソグラフィ法を用いて、絶縁体ＩＳＰの、導電体ＭＥ４に重なる領域に開口を形成する。そして、導電体ＭＥＰを、当該開口を埋めるように形成して、その後、ＣＭＰ法などの平坦化処理を行って、絶縁体ＩＳＰが露出するまで研磨する。その後、導電体ＭＥＰ上に導電体ＭＥ５が設けられるように層Ｌ２を形成することによって、図３７Ａ乃至図３７Ｃに示すメモリセルＭＣを作製することができる。
　特に、コンタクトプラグとして機能する導電体ＭＥＰの面積を大きくすることによって、トランジスタＭＷを作製する領域のマージンを大きくすることができる。これにより、例えば、リソグラフィ法の加工する領域がずれてしまった場合においても、ずれが起きてもトランジスタＭＷを作製する領域がマージンに収まっていれば、容量素子Ｃ１と電気的に接続するトランジスタＭＷを作製することができる。つまり、メモリセルＭＣの歩留まりを高くすることができる。
　なお、導電体ＭＥＰの成膜方法としては、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった方法を用いればよい。また、導電体ＭＥＰには、例えば、導電体ＭＥ１に適用できる材料を用いることができる。なお、図３７Ｂ及び図３７Ｃでは、導電体ＭＥＰを２層の積層構造で示したが、本発明はこれに限定されない。導電体ＭＥＰは、単層であってもよいし、３層以上の積層構造であってもよい。
　また、絶縁体ＩＳＰは、一例として、層間膜として機能する。そのため、絶縁体ＩＳＰは、比誘電率が低い絶縁材料を有することが好ましい。比誘電率が低い絶縁材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　絶縁体ＩＳＰの成膜方法としては、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった方法を用いればよい。また、絶縁体ＩＳＰには、例えば、絶縁体ＩＳ１に適用できる材料を用いることができる。
＜＜変更例５＞＞
　図３８Ａ乃至図３８Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣの変更例であって、導電体ＭＥ３の上面にハードマスクとして機能する導電体ＭＳ１が設けられた構成となっている。
　図３８Ａ乃至図３８Ｃに示すメモリセルＭＣは、例えば、図１３Ａ乃至図１３ＣのメモリセルＭＣの作製工程の後に、ハードマスクとして導電体ＭＳ１を設ける工程を行うことによって得られる。
　具体的には、例えば、図１３Ａ乃至図１３ＣのメモリセルＭＣの作製工程の後に、後のリソグラフィ法に用いるハードマスク材料として、導電体ＭＳ１を形成する。次に、当該リソグラフィ法を用いて、図１４Ａ乃至図１４Ｃと同様に、開口ＫＫ１を形成する。その後、図２Ａ乃至図２ＣのメモリセルＭＣの作製方法と同様の手順を行うことによって、図３８Ａ乃至図３８Ｃに示すメモリセルＭＣを作製することができる。
　導電体ＭＥ３の上面にハードマスク材料として導電体ＭＳ１を設けることによって、図１４Ａ乃至図１４Ｃにおけるリソグラフィ法において、導電体ＭＥ３をエッチング処理に用いる薬液などから保護することができる。
　また、導電体ＭＳ１は、導電体ＭＥ３における補助電極として扱うことができる場合がある。この場合、導電体ＭＳ１には、導電体ＭＥ３よりも抵抗率が低い材料を用いることが好ましい。これにより、導電体ＭＥ３（配線ＣＬ）の抵抗値を低くすることができるため、メモリセルＭＣの消費電力を低減することができる。
　なお、図３８Ｃに示すように、導電体ＭＳ１の側面は、導電体ＭＥ３の側面と概略一致する。つまり、導電体ＭＳ１と導電体ＭＥ３で積層構造を有する導電体が構成されているとみなしてもよい。
　導電体ＭＳ１の成膜方法としては、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった方法を用いればよい。また、導電体ＭＳ１は、導電体ＭＥ３と同一の成膜装置内で、成膜されることが好ましい。
　なお、導電体ＭＳ１は、図１４Ａ乃至図１４Ｃの後の工程において、図１９Ａ乃至図１９ＣにおけるＣＭＰ法などの平坦化処理を行って、除去してもよい。
＜＜変更例６＞＞
　図３９Ａ乃至図３９Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣの変更例であって、導電体ＭＥ５が導電体ＭＥ４上だけでなく絶縁体ＧＩ１上にも形成されている構成となっている。
　図３９Ａ乃至図３９Ｃに示すメモリセルＭＣは、例えば、図２１Ａ乃至図２１ＣのメモリセルＭＣの作製工程に行われるリソグラフィ法の代わりに、ＣＭＰ法などの平坦化処理を用いて、絶縁体ＧＩ１が露出するまで、導電膜ＭＥ４Ａを研磨することによって、作製することができる。
　図３９Ａ乃至図３９Ｃに示すメモリセルＭＣは、絶縁体ＩＳ５の形成が必要ないため、図２Ａ乃至図２ＣのメモリセルＭＣと比較して、作製工程を短縮することができる。
＜＜変更例７＞＞
　図４０Ａ乃至図４０Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣの変更例であって、半導体ＳＣ１の端部が導電体ＭＥ３の上面に位置するように形成されている構成となっている。
　図４０Ａ乃至図４０Ｃに示すメモリセルＭＣは、例えば、図１８Ａ乃至図１８ＣのメモリセルＭＣの作製工程の後において、半導体膜ＳＣ１Ａを、リソグラフィ法を用いて加工することによって、作製することができる（図４１Ａ乃至図４１Ｃ参照）。また、図４１Ａ乃至図４１Ｃの作製工程の後は、図２０Ａ乃至図２０ＣのメモリセルＭＣの作製工程以降を続けて行えばよい。
　なお、当該リソグラフィ法による加工の前に、半導体膜ＳＣ１Ａ上に開口ＫＫ１を埋めるように犠牲層を成膜して、当該リソグラフィ法の後に当該犠牲層を除去して、図４１Ａ乃至図４１Ｃに示す半導体ＳＣ１を形成してもよい。
　図２Ａ乃至図２ＣのメモリセルＭＣでは、平坦化処理によって半導体膜ＳＣ１Ａから半導体ＳＣ１に加工しており、一方で図４０Ａ乃至図４０ＣのメモリセルＭＣでは、リソグラフィ法によって半導体膜ＳＣ１Ａから、開口ＫＫ１の底面及び内側の側面と、導電体ＭＥ３上の一部と、に形成されるように半導体ＳＣ１に加工している。半導体膜ＳＣ１Ａから半導体ＳＣ１への加工方法は、例えば、図２Ａ乃至図２ＣのメモリセルＭＣの作製方法に限定されず、適宜変更を行ってもよい。
＜＜変更例８＞＞
　図４２Ａ乃至図４２Ｃに示すメモリセルＭＣは、図４０Ａ乃至図４０ＣのメモリセルＭＣの変更例であって、絶縁体ＧＩ１の端部が半導体ＳＣ１の上面に位置するように形成されている構成となっている。
　図４２Ａ乃至図４２Ｃに示すメモリセルＭＣの作製方法としては、例えば、図１８Ａ乃至図１８ＣのメモリセルＭＣの作製工程の後において、半導体膜ＳＣ１Ａ上に絶縁体ＧＩ１を成膜する（図４３Ａ乃至図４３Ｃ参照）。次に、半導体膜ＳＣ１Ａと絶縁体ＧＩ１とを、リソグラフィ法を用いて、半導体ＳＣ１の端部が導電体ＭＥ３又は絶縁体ＩＳ４上に位置するように加工する（図４４Ａ乃至図４４Ｃ参照）。その後、図２０Ａ乃至図２０ＣのメモリセルＭＣの作製工程以降を続けて行うことによって、図４２Ａ乃至図４２ＣのメモリセルＭＣを作製することができる。
　なお、当該リソグラフィ法による加工の前に、絶縁体ＧＩ１上に開口ＫＫ１を埋めるように犠牲層を成膜して、当該リソグラフィ法の後に当該犠牲層を除去して、図４２Ａ乃至図４２Ｃに示す半導体ＳＣ１及び絶縁体ＧＩ１を形成してもよい。
＜＜変更例９＞＞
　図４５Ａ乃至図４５Ｃに示すメモリセルＭＣは、図４２Ａ乃至図４２ＣのメモリセルＭＣの更なる変更例であって、開口ＫＫ１の上方に位置する導電体ＭＥ４と、絶縁体ＧＩ１と、半導体ＳＣ１と、がまとめてリソグラフィ法によって加工された構成となっている。
　図４５Ａ乃至図４５Ｃに示すメモリセルＭＣの作製方法としては、例えば、図１８Ａ乃至図１８ＣのメモリセルＭＣの作製工程の後において、半導体膜ＳＣ１Ａ上に絶縁体ＧＩ１及び導電膜ＭＥ４Ａを順に成膜する（図４６Ａ乃至図４６Ｃ参照）。次に、半導体膜ＳＣ１Ａと絶縁体ＧＩ１と導電膜ＭＥ４Ａとを、リソグラフィ法を用いて、半導体ＳＣ１の端部が導電体ＭＥ３又は絶縁体ＩＳ４上に位置するように加工する（図４７Ａ乃至図４７Ｃ参照）。その後、図２２Ａ乃至図２２ＣのメモリセルＭＣの作製工程以降を続けて行うことによって、図４５Ａ乃至図４５ＣのメモリセルＭＣを作製することができる。
＜＜変更例１０＞＞
　図４８Ａ乃至図４８Ｃに示すメモリセルＭＣは、図４５Ａ乃至図４５ＣのメモリセルＭＣの更なる変更例であって、導電体ＭＥ３の上面と、絶縁体ＩＳ４の上面と、半導体ＳＣ１の側面と、絶縁体ＧＩ１の側面と、導電体ＭＥ４の側面と、に絶縁体ＩＢ３を設けている構成となっている。
　図４８Ａ乃至図４８Ｃに示すメモリセルＭＣの作製方法としては、例えば、図４７Ａ乃至図４７ＣのメモリセルＭＣの作製工程の後において、導電体ＭＥ３の上面と、絶縁体ＩＳ４の上面と、半導体ＳＣ１の側面と、絶縁体ＧＩ１の側面と、導電体ＭＥ４の側面及び上面と、に絶縁体ＩＢ３を成膜し、絶縁体ＩＢ３上に絶縁体ＩＳ５Ａを成膜する（図４９Ａ乃至図４９Ｃ参照）。その後、図２３Ａ乃至図２３ＣのメモリセルＭＣの作製工程以降を続けて行うことによって、図４８Ａ乃至図４８ＣのメモリセルＭＣを作製することができる。
　絶縁体ＩＢ３は、一例として、絶縁体ＩＳ５に含まれている水、水素、窒素及び酸素といった不純物が、導電体ＭＥ３、導電体ＭＥ４及び半導体ＳＣ１に混入することを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体ＩＢ３は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ又はＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子の一方又は双方）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、及びタンタルから選ばれた一以上を含む絶縁体を、単層で、または積層で用いればよい。具体的には、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、及び酸化タンタルといった金属酸化物が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコン、及び窒化シリコンといった金属窒化物が挙げられる。
　特に、絶縁体ＩＢ３には、酸化アルミニウム又は窒化シリコンを用いることが好ましい。これにより、水及び水素といった不純物が絶縁体ＩＢ３から容量素子Ｃ１及びトランジスタＭＲ側に拡散することを抑制できる。
　なお、絶縁体ＩＢ３の成膜方法としては、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった方法を用いればよい。
　また、絶縁体ＩＢ３と同様のバリア絶縁膜は、別の箇所にも設けてもよい。例えば、図５０Ａ乃至図５０Ｃに示すとおり、絶縁体ＩＢ３と同様のバリア絶縁膜として絶縁体ＩＢ１を絶縁体ＩＳ１上に設けてもよい。これにより、絶縁体ＩＳ１に含まれている水、水素、窒素及び酸素といった不純物が、絶縁体ＩＳ１よりも上方に位置する導電体ＭＥ１、半導体ＳＣ１、導電体ＭＥ２などに混入することを抑制することができる。
　また、例えば、図５１Ａ乃至図５１Ｃに示すとおり、絶縁体ＩＢ３と同様のバリア絶縁膜として絶縁体ＩＢ４を絶縁体ＩＳ５上と、導電体ＭＥ５上と、に設けてもよい。なお、絶縁体ＩＢ４は、開口ＫＫ２の領域を含んでいる。これにより、絶縁体ＩＳ５に含まれている水、水素、窒素及び酸素といった不純物が、絶縁体ＩＳ５よりも上方に位置する導電体ＭＥ５、半導体ＳＣ２、導電体ＭＥ６などに混入することを抑制することができる。
　また、例えば、図５２Ａ乃至図５２Ｃに示すとおり、絶縁体ＩＢ３と同様のバリア絶縁膜として絶縁体ＩＢ５を絶縁体ＩＳ６上に設けてもよい。なお、絶縁体ＩＢ５は、開口ＫＫ２の領域を含んでいる。これにより、導電体ＭＥ６の下方からの水、水素、窒素及び酸素といった不純物の混入を抑制することができる。
　図４８Ａ乃至図４８Ｃに示すメモリセルＭＣ、図５０Ａ乃至図５０Ｃに示すメモリセルＭＣ、図５１Ａ乃至図５１Ｃに示すメモリセルＭＣ、及び図５２Ａ乃至図５２Ｃに示すメモリセルＭＣのとおり、バリア絶縁膜を設けることによって、導電体及び半導体への不純物の拡散を抑制することができる。
＜＜変更例１１＞＞
　図５３Ａ乃至図５３Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣの変更例であって、トランジスタＭＲのゲート電極、及び容量素子Ｃ１の一対の電極の他方として機能する導電体が、導電体ＭＥ４と導電体ＭＥ４Ｓの積層構造になっている。
　具体的には、図５３Ａ乃至図５３Ｃに示すメモリセルＭＣは、例えば、開口ＫＫ１の底面及び内側の側面に被膜性が高い導電体ＭＥ４が形成され、導電体ＭＥ４上に導電性が高い導電体ＭＥ４Ｓが形成された構成となっている。このため、導電体ＭＥ４Ｓは、導電体ＭＥ４の補助電極として機能する。
　図５３Ａ乃至図５３ＣのメモリセルＭＣにおいて、導電体ＭＥ４の成膜方法としては、被覆性の高いＡＬＤ法を用いることが好ましい。
　また、導電体ＭＥ４Ｓの成膜方法としては、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった方法を用いればよい。また、導電体ＭＥ４Ｓには、例えば、導電体ＭＥ１に適用できる材料のうち、導電体ＭＥ４よりも抵抗率が低い材料を用いることが好ましい。
　また、導電体ＭＥ４Ｓと同様の補助電極は、別の箇所にも設けてもよい。例えば、図５４Ａ乃至図５４Ｃに示すとおり、導電体ＭＥ４Ｓと同様の補助電極として導電体ＭＥ７Ｓを導電体ＭＥ７上に設けてもよい。また、例えば、図５５Ａ乃至図５５Ｃに示すとおり、導電体ＭＥ４Ｓと同様の補助電極として導電体ＭＥ２Ｓ及び導電体ＭＥ６Ｓのそれぞれを導電体ＭＥ２上及び導電体ＭＥ６上に設けてもよい。
　導電体ＭＥ２Ｓ、導電体ＭＥ６Ｓ及び導電体ＭＥ７Ｓの成膜方法としては、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった方法を用いればよい。また、導電体ＭＥ２Ｓには、例えば、導電体ＭＥ１に適用できる材料のうち、導電体ＭＥ２よりも抵抗率が低い材料を用いることが好ましい。また、同様に、導電体ＭＥ６Ｓには、例えば、導電体ＭＥ１に適用できる材料のうち、導電体ＭＥ６よりも抵抗率が低い材料を用いることが好ましい。また、同様に、導電体ＭＥ７Ｓには、例えば、導電体ＭＥ１に適用できる材料のうち、導電体ＭＥ７よりも抵抗率が低い材料を用いることが好ましい。
　図５３Ａ乃至図５３Ｃに示すメモリセルＭＣ、図５４Ａ乃至図５４Ｃに示すメモリセルＭＣと、図５５Ａ乃至図５５Ｃに示すメモリセルＭＣと、のとおり、導電体上に補助電極を設けることによって、導電体と補助電極を含む配線の電気抵抗を低くすることができ、メモリセルＭＣの消費電力を低減することができる。
＜＜変更例１２＞＞
　図５６Ａ乃至図５６Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣの変更例であって、導電体ＭＥ５を設けていない点で、図２Ａ乃至図２ＣのメモリセルＭＣと異なっている。
　図５６Ａ乃至図５６ＣのメモリセルＭＣは、例えば、絶縁体ＩＳ５上と、導電体ＭＥ４上と、に絶縁膜ＩＳ６Ａ及び導電膜ＭＥ６Ａが順に形成されて、絶縁膜ＩＳ６Ａ及び導電膜ＭＥ６Ａのそれぞれの、導電体ＭＥ４に重なる領域に開口ＫＫ２が設けられた構成となっている。
　上述したとおり、図５６Ａ乃至図５６ＣのメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣと異なり、導電体ＭＥ５を設けていない構成となっているため、図５６Ａ乃至図５６ＣのメモリセルＭＣの作製工程は、図２Ａ乃至図２ＣのメモリセルＭＣの作製工程よりも短縮することができる。
　また、上記で説明した別のメモリセルＭＣの変更例についても、導電体ＭＥ５を設けない構成とすることができる。例えば、図３６Ａ乃至図３６ＣのメモリセルＭＣの作製方法から、導電体ＭＥ５を形成する工程を無くすことによって、図５７Ａ乃至図５７Ｃに示すメモリセルＭＣを作製することができる。
　また、例えば、図３７Ａ乃至図３７ＣのメモリセルＭＣの作製方法から、導電体ＭＥ５を形成する工程を無くすことによって、図５８Ａ乃至図５８Ｃに示すメモリセルＭＣを作製することができる。また、例えば、図３９Ａ乃至図３９ＣのメモリセルＭＣの作製方法から、導電体ＭＥ５を形成する工程を無くすことによって、図５９Ａ乃至図５９Ｃに示すメモリセルＭＣを作製することができる。また、例えば、図５３Ａ乃至図５３ＣのメモリセルＭＣの作製方法から、導電体ＭＥ５を形成する工程を無くすことによって、図６０Ａ乃至図６０Ｃに示すメモリセルＭＣを作製することができる。
　なお、メモリセルＭＣの作製方法から、導電体ＭＥ５を形成する工程を無くした場合、トランジスタＭＷが有する半導体ＳＣ２は導電体ＭＥ４と直接接する構造となる。そのため、導電体ＭＥ４は、導電体ＭＥ４上に半導体ＳＣ２を形成しやすくするために（正確には、絶縁体ＩＳ６の、導電体ＭＥ４に重なる領域に開口ＫＫ２を形成しやすくするために）、広い面積であることが好ましい。例えば、図６０Ａ乃至図６０ＣのメモリセルＭＣの場合、図６１Ａ乃至図６１Ｃに示すメモリセルＭＣのとおり、導電体ＭＥ４Ｓの面積を広く形成することによって、導電体ＭＥ４と半導体ＳＣ２との接続不良を防ぐことができる。
　また、導電体ＭＥ５を設けずに、導電体ＭＥ４と半導体ＳＣ２とが接触しやすくなる、メモリセルＭＣの構成例を、図６２Ａ乃至図６２Ｃに示す。図６２Ａ乃至図６２Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣの変更例であって、導電体ＭＥ４上と、絶縁体ＧＩ１上と、に導電体ＭＥＱが設けられ、かつ導電体ＭＥＱ上にトランジスタＭＷが形成されている構成となっている。
　図６２Ａ乃至図６２Ｃに示すメモリセルＭＣの作製方法としては、例えば、図２２Ａ乃至図２２ＣのメモリセルＭＣの作製工程の後において、絶縁体ＩＳ５Ａに、導電体ＭＥ４を含む領域に開口を形成する。なお、平面視において、当該開口の面積は、導電体ＭＥ４よりも大きいことが好ましい（図示しない）。次に、当該開口を埋めるように導電体ＭＥＱを成膜し、その後、平坦化処理によって絶縁体ＩＳ５が露出するまで研磨する。この後に、図２６Ａ乃至図２６ＣのメモリセルＭＣの作製工程以降を続けて行うことによって、図６２Ａ乃至図６２ＣのメモリセルＭＣを作製することができる。
　また、図６１Ａ乃至図６１Ｃと同様に、図６２Ａ乃至図６２ＣのメモリセルＭＣにおいて、平面視において導電体ＭＥＱの面積を大きくすることによって、導電体ＭＥＱ上に半導体ＳＣ２を形成しやすくする（正確には、絶縁体ＩＳ６の、導電体ＭＥＱに重なる領域に開口ＫＫ２を形成しやすくする）。これにより、導電体ＭＥＱと半導体ＳＣ２との接続不良を防ぐことができる。
　導電体ＭＥＱの成膜方法としては、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった方法を用いればよい。また、導電体ＭＥＱには、例えば、導電体ＭＥ１に適用できる材料を用いることができる。なお、図６０Ｂ及び図６０Ｃでは、導電体ＭＥＱを２層の積層構造で示したが、本発明はこれに限定されない。導電体ＭＥＱは、単層であってもよいし、３層以上の積層構造であってもよい。
＜＜変更例１３＞＞
　図６３Ａ乃至図６３Ｃに示すメモリセルＭＣは、図６０Ａ乃至図６０Ｃ（図６１Ａ乃至図６１Ｃ）のメモリセルＭＣの更なる変更例であって、開口ＫＫ１の内部の導電体ＭＥ４Ｓを、代わりにトランジスタＭＷの半導体ＳＣ２で埋め込んでいる点で、図６０Ａ乃至図６０Ｃ（図６１Ａ乃至図６１Ｃ）のメモリセルＭＣと異なっている。
　図６３Ａ乃至図６３Ｃに示すメモリセルＭＣの作製方法としては、例えば、図１９Ａ乃至図１９ＣのメモリセルＭＣの作製工程の後において、絶縁体ＧＩ１及び導電体ＭＥ４となる導電膜を、下方から順に成膜する。次に、リソグラフィ法を用いて、当該導電膜を開口ＫＫ１の内部と、導電体ＭＥ３上の一部と、導電体ＩＳ４上の一部と、を残して、導電体ＭＥ４を形成する。次に、導電体ＭＥ４上と、絶縁体ＧＩ１上と、に絶縁体ＩＳ６となる絶縁膜を成膜し、絶縁体ＩＳ６となる絶縁膜上に導電体ＭＥ６となる導電膜を成膜する。次に、リソグラフィ法を用いて、導電体ＭＥ６となる導電膜をＹ方向に延在する配線となるように加工する。そして、リソグラフィ法を用いて、導電体ＭＥ６となる導電膜と、絶縁体ＩＳ６となる絶縁膜と、において、開口ＫＫ１に重なる領域に開口を設ける。なお、当該開口は、層Ｌ１では、導電体ＭＥ４の底面及び側面としている。また、この加工によって、絶縁体ＩＳ６と、導電体ＭＥ６と、が形成される。次に、当該開口の層Ｌ１を埋めるように、かつ絶縁体ＩＳ６の側面と、導電体ＭＥ６の側面及び上面と、に位置するように、半導体ＳＣ１を成膜する。その後、図３０Ａ乃至図３０ＣのメモリセルＭＣの作製工程以降を続けて行うことによって、図６３Ａ乃至図６３ＣのメモリセルＭＣを作製することができる。
　図６３Ａ乃至図６３Ｃに示すメモリセルＭＣは、導電体ＭＥ４Ｓ及び絶縁体ＩＳ５の形成が必要ないため、図６０Ａ乃至図６０Ｃ（図６１Ａ乃至図６１Ｃ）のメモリセルＭＣと比較して、作製工程を短縮することができる。
＜＜変更例１４＞＞
　図６４Ａ乃至図６４Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣの変更例であって、導電体ＭＥ３の下部に、補助電極として機能する導電体ＭＢ３が形成されている構成となっている。
　図６４Ａ乃至図６４Ｃに示すメモリセルＭＣの作製方法としては、例えば、図１３Ａ乃至図１３ＣのメモリセルＭＣの作製工程において、絶縁膜ＩＳ３Ａと、導電膜ＭＥ３Ａと、の間に、導電体ＭＢ３となる導電膜ＭＢ３Ｂを形成する（図６５Ａ乃至図６５Ｃ参照）。なお、導電膜ＭＢ３Ｂは、絶縁体ＩＳ３Ａ上に、導電膜ＭＢ３Ｂとなる導電膜を成膜し、当該導電膜をリソグラフィ法によって加工することによって得られる。次に、図１４Ａ乃至図１４Ｃと同様に、導電膜ＭＥ３Ａを、開口を含む帯状に加工して、導電体ＭＥ３を形成する。特に、当該開口は、導電体ＭＥ１と導電膜ＭＥ２Ｂとが重なる領域に形成される（図６６Ａ乃至図６６Ｃ参照）。
　次に、図１５Ａ乃至図１５Ｃと同様に、絶縁膜ＩＳ３Ａ上と、導電体ＭＥ３上と、に絶縁膜ＩＳ４Ａを成膜する（図示しない）。絶縁膜ＩＳ４Ａの成膜後には、図１６Ａ乃至図１６Ｃと同様に、ＣＭＰ法などによる平坦化処理を用いて、絶縁膜ＩＳ４Ａを、導電体ＭＥ３が露出するまで研磨する（図示しない）。
　次に、図１７Ａ乃至図１７Ｃと同様に、リソグラフィ法を用いて、絶縁膜ＩＳ２Ａと、導電膜ＭＥ２Ｂと、導電体ＭＢ３Ｂと、絶縁膜ＩＳ３Ａと、絶縁膜ＩＳ４Ｂと、を加工して、開口ＫＫ１を有する、絶縁体ＩＳ２と、導電体ＭＥ２と、導電体ＭＢ３と、絶縁体ＩＳ３と、絶縁体ＩＳ４と、を形成する（図６７Ａ乃至図６７Ｃ参照）。その後、図１８Ａ乃至図１８ＣのメモリセルＭＣの作製工程以降を続けて行うことによって、図６４Ａ乃至図６４ＣのメモリセルＭＣを作製することができる。
　図６４Ａ乃至図６４ＣのメモリセルＭＣでは、導電体ＭＥ３の下部に、補助電極として機能する導電体ＭＢ３が形成されている構成となっているが、本発明の一態様の半導体装置は、導電体ＭＥ３の上部に補助電極が形成されている構成としてもよい。
　図６８Ａ乃至図６８Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣの変更例であって、導電体ＭＥ３の上部に、補助電極として機能する導電体ＭＴ３が形成されている構成となっている。
　図６８Ａ乃至図６８Ｃに示すメモリセルＭＣの作製方法としては、例えば、図１６Ａ乃至図１６ＣのメモリセルＭＣの作製工程において、絶縁膜ＩＳ４Ｂ上と、導電体ＭＥ３上と、に導電体ＭＴ３となる導電膜ＭＴ３Ｂを形成する（図６９Ａ乃至図６９Ｃ参照）。なお、導電膜ＭＴ３Ｂは、絶縁膜ＩＳ４Ｂ上と、導電膜ＭＥ３Ａ上と、に導電膜ＭＴ３Ｂとなる導電膜を成膜し、当該導電膜をリソグラフィ法によって加工することによって得られる。
　次に、図１７Ａ乃至図１７Ｃと同様に、リソグラフィ法を用いて、絶縁膜ＩＳ２Ａと、導電膜ＭＥ２Ｂと、絶縁膜ＩＳ３Ａと、絶縁膜ＩＳ４Ｂと、導電体ＭＴ３Ｂと、を加工して、開口ＫＫ１を有する、絶縁体ＩＳ２と、導電体ＭＥ２と、絶縁体ＩＳ３と、導電体ＭＴ３と、絶縁体ＩＳ４と、を形成する（図７０Ａ乃至図７０Ｃ参照）。その後、図１８Ａ乃至図１８ＣのメモリセルＭＣの作製工程以降を続けて行うことによって、図６８Ａ乃至図６８ＣのメモリセルＭＣを作製することができる。
　図６４Ａ乃至図６４Ｃに示すメモリセルＭＣと、図６８Ａ乃至図６８Ｃと、に示すメモリセルＭＣに示すメモリセルＭＣのとおり、導電体下又は導電体上に補助電極を設けることによって、導電体と補助電極を含む配線の電気抵抗を低くすることができ、メモリセルＭＣの消費電力を低減することができる。
＜＜変更例１５＞＞
　図７１Ａ乃至図７１Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣの変更例であって、導電体ＭＥ３が、Ｙ方向において開口ＫＫ１を挟持する構成となっている。
　図７１Ａ乃至図７１ＣのメモリセルＭＣは、例えば、図１４Ａ乃至図１４Ｃに示すメモリセルＭＣの作製工程において、導電膜ＭＥ３Ａから導電体ＭＥ３に加工する形状を変更することによって、作製することができる。具体的には、Ｘ方向において、開口ＫＫ１を２つの導電体ＭＥ３で挟持するように、導電膜ＭＥ３Ａをリソグラフィ法によって加工すればよい。
　また、開口ＫＫ１の周囲に位置する導電体ＭＥ３の形状は、図７１Ａ乃至図７１Ｃに示すメモリセルＭＣの構成でなく、図７２Ａ乃至図７２Ｃに示すメモリセルＭＣの構成としてもよい。図７２Ａ乃至図７２Ｃに示すメモリセルＭＣは、導電体ＭＥ３が、平面視において、開口ＫＫ１の周辺をＵの字で形成されている構成となっている。
　図７１Ａ乃至図７１Ｃに示すメモリセルＭＣ、又は図７２Ａ乃至図７２Ｃに示すメモリセルＭＣのとおり、開口ＫＫ１の周辺の導電体ＭＥ３の形状を変化させることによって、メモリセルＭＣに含まれる容量素子Ｃ１の静電容量の値を増減することができる。容量素子Ｃ１の静電容量の値が大きくなる場合、メモリセルＭＣへのデータ保持時間を長くする分、メモリセルＭＣの動作速度が低くなる場合がある。メモリセルＭＣの作製段階において、メモリセルＭＣの動作速度を速めたい場合は、容量素子Ｃ１の静電容量の値を低くすればよく、又はメモリセルＭＣのデータ保持時間を長くしたい場合は、容量素子Ｃ１の静電容量の値を高くすればよい。
＜＜変更例１６＞＞
　図７３Ａ乃至図７３Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣの変更例であって、半導体ＳＣ２がＹ方向に延在している構成となっている。
　具体的には、図７３Ａ乃至図７３ＣのメモリセルＭＣは、図７４に示すとおり、セルアレイＣＡにおいて、半導体ＳＣ２が、開口ＫＫ２の側面上と底面上に位置し、かつ導電体ＭＥ６と同じＹ方向に沿うように、導電体ＭＥ６上の一部に形成されている。
　図７３Ａ乃至図７３Ｃに示すメモリセルＭＣは、例えば、図３０Ａ乃至図３０ＣのメモリセルＭＣの作製工程において、リソグラフィ法を用いて半導体膜ＳＣ２Ａを加工して、絶縁体ＩＳ６の一部と、導電体ＭＥ６の一部と、が露出し、かつＹ方向に延在するように半導体ＳＣ２を形成することで、作製することができる。
　図７３Ａ乃至図７３Ｃに示すメモリセルＭＣでは、Ｙ方向に延在している導電体ＭＥ６上に半導体ＳＣ２が形成されている。このとき、導電体ＭＥ６は、導電体ＭＥ６と接触する半導体ＳＣ２の界面と、当該界面近傍とを低抵抗化するために、半導体ＳＣ２に対する不純物を含んでもよい。具体的には、例えば、半導体ＳＣ２が金属酸化物（例えば、Ｉｎ−Ｍ−Ｚｎ酸化物）である場合、導電体ＭＥ６には、金属酸化物を低抵抗化するために、水、水素、窒素又は窒化物といった不純物が含まれていてもよい。導電体ＭＥ６上に位置する半導体ＳＣ２の領域を低抵抗化することによって、半導体ＳＣ２の当該領域は、導電体ＭＥ６における補助電極として機能する。これにより、導電体ＭＥ６を含む配線ＷＢＬの抵抗値を低くすることができるため、メモリセルＭＣの消費電力を低減することができる。
　また、図７３Ａ乃至図７３Ｃに示すメモリセルＭＣでは、導電体ＭＥ６と、半導体ＳＣ２と、はそれぞれ異なるタイミングでリソグラフィ法によって形成されているが、導電体ＭＥ６及び半導体ＳＣ２は、同時に形成されてもよい。
　図７５Ａ乃至図７５Ｃに示すメモリセルＭＣは、図７３Ａ乃至図７３ＣのメモリセルＭＣの変更例であって、導電体ＭＥ６及び半導体ＳＣ２を同時に形成した構成となっている。
　このため、図７５Ａ乃至図７５ＣのメモリセルＭＣは、図７６に示すとおり、セルアレイＣＡにおいて、半導体ＳＣ２は、導電体ＭＥ６とほぼ重なるように形成されている。
　図７５Ａ乃至図７５Ｃに示すメモリセルＭＣの作製工程としては、例えば、図２６Ａ乃至図２６ＣのメモリセルＭＣの作製工程の後に、リソグラフィ法を用いて、絶縁膜ＩＳ６Ａ及び導電膜ＭＥ６Ａを加工して、開口ＫＫ２を有する、絶縁体ＩＳ６及び導電膜ＭＥ６Ｃを形成する（図７７Ａ乃至図７７Ｃ参照）。次に、導電体ＭＥ６Ｃ上と、開口ＫＫ２の側面上及び底面上と、に半導体膜ＳＣ２Ａが成膜される（図７８Ａ乃至図７８Ｃ参照）。また、半導体膜ＳＣ２Ａの成膜後には、リソグラフィ法を用いて、導電体ＭＥ６Ｃ及び半導体ＳＣ２をＹ方向に延在するように加工して、導電体ＭＥ６及び半導体ＳＣ２を形成する（図７９Ａ乃至図７９Ｃ参照）。その後、図３１Ａ乃至図３１ＣのメモリセルＭＣの作製工程以降を続けて行うことによって、図７５Ａ乃至図７５ＣのメモリセルＭＣを作製することができる。
　図７５Ａ乃至図７５Ｃに示すメモリセルＭＣの作製工程は、絶縁体ＩＳ６及び導電体ＭＥ６Ｃの形成を同時に行っているため、図７５Ａ乃至図７５Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣよりも作製工程を短縮して、作製することができる。
　また、図７５Ａ乃至図７５Ｃに示すメモリセルＭＣにおいて、導電体ＭＥ６は、導電体ＭＥ６と接触する半導体ＳＣ２の界面と、当該界面近傍とを高抵抗化するために、半導体ＳＣ２に対して高抵抗化を促す材料を含んでもよい。具体的には、例えば、半導体ＳＣ２が金属酸化物（例えば、Ｉｎ−Ｍ−Ｚｎ酸化物）である場合、導電体ＭＥ６には、金属酸化物を高抵抗化するために、酸素が含まれていてもよい。これにより、導電体ＭＥ６に含まれている酸素が、半導体ＳＣ２に供給されることで、導電体ＭＥ６と接触する半導体ＳＣ２の界面と、当該界面近傍とを高抵抗化することができる。半導体ＳＣ２の界面と、当該界面近傍とを高抵抗化することにより、導電体ＭＥ６の上方に位置する半導体ＳＣ２及び絶縁体ＧＩ２の、実効的な絶縁体の膜厚が厚くなるため、導電体ＭＥ６と、導電体ＭＥ６に重なる導電体ＭＥ７と、の間の寄生容量を低くすることができる。当該寄生容量を低くすることにより、トランジスタＭＷの駆動周波数を高くすることができるため、メモリセルＭＣの書き込み動作を速くすることができる。
　また、この場合、導電体ＭＥ６には、酸素が含まれても抵抗値が低い、酸化インジウム、酸化インジウムスズなどの材料を用いることが好ましい。
＜＜変更例１７＞＞
　図８０Ａ乃至図８０Ｃに示すメモリセルＭＣは、図３４Ａ乃至図３４ＣのメモリセルＭＣの変更例であって、導電体ＭＥ７と、絶縁体ＧＩ２と、後述する絶縁体ＩＳ８と、のそれぞれの高さを略一致させた構成となっている。また、導電体ＭＥ７は、開口ＫＫ２の内部にのみ形成されているため、図８０Ａ乃至図８０ＣのメモリセルＭＣでは、導電体ＭＥ７上と、絶縁体ＧＩ２上と、に形成されている導電体ＭＥ８が配線ＷＷＬとして機能する。
　図８０Ａ乃至図８０Ｃに示すメモリセルＭＣの作製方法としては、例えば、図３５Ａ乃至図３５Ｃの作製工程の後において、図２７Ａ乃至図２７Ｃから図３１Ａ乃至図３１Ｃまでの作製工程を行い、開口ＫＫ２に導電膜ＭＥ７Ａを埋め込む。次に、ＣＭＰ法などによる平坦化処理を用いて、導電膜ＭＥ７Ａを、絶縁体ＧＩ２が露出するまで研磨して、導電体ＭＥ７を形成する。その後、絶縁体ＧＩ２上と、導電体ＭＥ７上と、に絶縁体ＩＳ８となる絶縁膜を形成して、絶縁体ＧＩ２の段差を埋める。そして、再度、ＣＭＰ法などによる平坦化処理を用いて、絶縁体ＩＳ８となる絶縁膜を、絶縁体ＧＩ２が露出するまで研磨して、絶縁体ＩＳ８を形成する。これにより、導電体ＭＥ７と、絶縁体ＧＩ２と、絶縁体ＩＳ８と、のそれぞれの高さを略一致させたメモリセルＭＣが得られる。
　上記の導電体ＭＥ７を開口ＫＫ２に埋め込む形成方法は、マスクを用いずに、導電体ＭＥ７となる導電膜を自己整合的に選択して、導電体ＭＥ７を形成している。このため、導電体ＭＥ７は、位置合わせのマージンを設けることなく形成することができるため、トランジスタＭＷの占有面積の縮小を図ることができる。
　導電体ＭＥ８の成膜方法としては、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった方法を用いればよい。また、導電体ＭＥ８には、例えば、導電体ＭＥ１に適用できる材料を用いることができる。
　絶縁体ＩＳ８の成膜方法としては、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった方法を用いればよい。また、絶縁体ＩＳ８には、例えば、絶縁体ＩＳ１に適用できる材料を用いることができる。
　なお、絶縁体ＩＳ８上には、後の作製工程において導電体ＭＥ８が形成される。このため、絶縁体ＩＳ８には、導電体ＭＥ８が酸化されることを防ぐために、酸素の拡散を抑制するバリア絶縁膜として、例えば、窒化シリコンを用いることが好ましい。
　また、図８１Ａ乃至図８１Ｃに示すメモリセルＭＣは、図８０Ａ乃至図８０ＣのメモリセルＭＣと同様に、導電体ＭＥ７を開口ＫＫ２に埋め込んだ後にＣＭＰ法などによる平坦化処理を用いて、導電体ＭＥ７と絶縁体ＧＩ２のそれぞれの高さを略一致させた構成となっているが、導電体ＭＥ８でなく導電体ＭＥ７を配線ＷＷＬとした構成となっている。
　具体的には、図８１Ａ乃至図８１ＣのメモリセルＭＣは、図８２Ａに示すとおり、セルアレイＣＡにおいて、開口ＫＫ２が行方向（Ｘ方向）に沿って設けられており、かつ開口ＫＫ２を埋めるように導電体ＭＥ７が形成されている構成となっている。また、このため、セルアレイＣＡにおいて、列方向に沿って設けられている導電体ＭＥ６は、導電体ＭＥ５と電気的に導通しないように、図８１Ｂにおいて、開口ＫＫ３を有している。
　図８２Ｂは、メモリセルＭＣのトランジスタＭＷの周辺の導電体ＭＥ５、導電体ＭＥ６、及び導電体ＭＥ７を抜粋して示した斜視模式図である。図８２Ｂにおいて、導電体ＭＥ５が形成された後、開口ＫＫ２を有する絶縁体ＩＳ６（図示しない）が形成される。その後、導電体ＭＥ６となる導電膜が、開口ＫＫ２の側面及び底面と、絶縁体ＩＳ６上と、に成膜される。
　次に、リソグラフィ法によって、当該導電膜に開口ＫＫ３を設けて導電体ＭＥ５を露出し、かつＹ方向に延在するように導電体ＭＥ６を形成する。この場合、導電体ＭＥ５と導電体ＭＥ６とは、互いにエッチング選択性がとれるように、異なる材料を用いることが好ましい。具体的には、例えば、導電体ＭＥ５には、酸化インジウムスズを用い、導電体ＭＥ６には、タンタル、チタン又はタングステンといった、酸化インジウムスズ以外の材料を用いることが好ましい。
　次に、開口ＫＫ２を含む領域に半導体ＳＣ２（図示しない）を形成する。このとき、半導体ＳＣ２は、Ｘ方向に沿って形成される。その後、半導体ＳＣ２上と、導電体ＭＥ６上と、に絶縁体ＧＩ２（図示しない）を形成する。
　次に、絶縁体ＧＩ２上に導電体ＭＥ７となる導電膜を形成し、その後、ＣＭＰ法などの平坦化処理によって、開口ＫＫ２に導電体ＭＥ７を埋めることができる。つまり、このような形成方法によって、マスクを用いずに、導電体ＭＥ７となる導電膜を自己整合的に選択して、導電体ＭＥ７を形成することができる。このため、導電体ＭＥ７を含む配線ＷＷＬは、位置合わせのマージンを設けることなく形成することができるため、マスクずれなどによる位置不良が起きにくい。そのため、メモリセルＭＣの歩留まりを高めることができる。
　なお、図８１Ａ乃至図８１ＣのメモリセルＭＣは、適宜変更がなされてもよい。例えば、図８１Ａ乃至図８１ＣのメモリセルＭＣにおいて、平坦化処理によって、導電体ＭＥ７を形成する際は、導電体ＭＥ７の高さは、絶縁体ＧＩ２ではなく、導電体ＭＥ６の高さまで研磨を行ってもよい。換言すると、導電体ＭＥ７は、平坦化処理によって、導電体ＭＥ６が露出するまで研磨されてもよい。図８３Ａ乃至図８３Ｃは、図８１Ａ乃至図８１ＣのメモリセルＭＣの変更例であって、導電体ＭＥ７を平坦化処理によって、導電体ＭＥ６が露出するまで研磨した構成となっている。
　また、図８３Ａ乃至図８３ＣのメモリセルＭＣは、図８４に示すとおり、セルアレイＣＡにおいて、開口ＫＫ２が行方向に沿って設けられている。また、半導体ＳＣ２と導電体ＭＥ７が開口ＫＫ２を埋めるように、行方向に沿って設けられている。また、図８４に示すセルアレイＣＡは、開口ＫＫ２の内部にのみ半導体ＳＣ２が形成されている点で、図８２Ａに示すセルアレイＣＡと異なっている。
＜＜変更例１８＞＞
　図８５Ａ乃至図８５Ｃに示すメモリセルＭＣは、図２Ａ乃至図２ＣのメモリセルＭＣの変更例であって、開口ＫＫ２をＹ方向に沿って形成した構成例となっている。
　具体的には、図８５Ａ乃至図８５ＣのメモリセルＭＣは、図８６Ａに示すとおり、セルアレイＣＡにおいて、開口ＫＫ２が列方向（Ｙ方向）に沿って設けられており、かつ開口ＫＫ２に沿って半導体ＳＣ２が形成されている構成となっている。また、このため、セルアレイＣＡにおいて、列方向に沿って設けられている導電体ＭＥ６は、一例として、２本１組として、配線ＷＢＬとして列方向（Ｙ方向）に延在している。
　図８６Ｂは、メモリセルＭＣのトランジスタＭＷの周辺の導電体ＭＥ６、半導体ＳＣ２、及び導電体ＭＥ７を抜粋して示した斜視模式図である。図８６Ｂにおいて、絶縁体ＩＳ６（図示しない）となる絶縁膜と、導電体ＭＥ６となる導電膜と、を順に形成する。なお、当該導電膜は列方向（Ｙ方向）に延在している。次に、当該導電膜の領域に、導電体ＭＥ５（図示しない）に到達する開口ＫＫ２を形成する。これにより、当該絶縁膜が絶縁体ＩＳ６に形成され、当該導電膜が導電体ＭＥ６に形成される。次に、導電体ＭＥ６上と、導電体ＭＥ５上と、に半導体ＳＣ２を形成する。なお、半導体ＳＣ２は列方向（Ｙ方向）に延在している。また、導電体ＭＥ６上と、半導体ＳＣ２上と、に絶縁体ＧＩ２（図示しない）を成膜する。次に、Ｘ方向に沿うように、導電体ＭＥ７を形成する。その後、導電体ＭＥ６と、半導体ＳＣ２と、絶縁体ＧＩ２と、導電体ＭＥ７と、を覆うように絶縁体ＩＳ７（図示しない）を形成する。
　また、図８５Ａ乃至図８５ＣのメモリセルＭＣは、絶縁体ＩＳ６上において、導電体ＭＥ６となる導電膜と半導体ＳＣ２となる半導体膜をリソグラフィ法で、一括で加工された構成としてもよい。この場合、導電体ＭＥ６と半導体膜ＳＣ２のそれぞれの端部は、平面視において重なる場合がある。例えば、図８７Ａに示すセルアレイＣＡのとおり、絶縁体ＩＳ６上において、導電体ＭＥ６となる導電膜と半導体ＳＣ２となる半導体膜をリソグラフィ法で、一括で加工することによって、導電体ＭＥ６と半導体ＳＣ６とは互いに重なる形状となる。
　また、図８５Ａ乃至図８５ＣのメモリセルＭＣは、半導体ＳＣ２が導電体ＭＥ６を覆う構成としてもよい。例えば、図８７Ｂに示すセルアレイＣＡのとおり、半導体ＳＣ２は、Ｙ方向に延在している導電体ＭＥ６の幅よりも長くして、導電体ＭＥ６を覆う形状としてもよい。
　なお、本明細書等で開示された、絶縁体、導電体、及び半導体は、ＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法又はＣＶＤ法により形成することができる。ＰＶＤ法としては、例えば、スパッタリング法、抵抗加熱蒸着法、電子ビーム蒸着法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔｘｙ）法又はＰＬＤ法が挙げられる。また、ＣＶＤ法としては、プラズマＣＶＤ法及び熱ＣＶＤ法が挙げられる。特に、熱ＣＶＤ法としては、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法及びＡＬＤ法が挙げられる。
　熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
　熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
　また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（例えば、アルゴン、或いは窒素）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の薄い層を成膜し、後から導入される第２の原料ガスと反応して、第２の薄い層が第１の薄い層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
　ＭＯＣＶＤ法及びＡＬＤ法といった熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜及び無機絶縁膜といった様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、及びジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウム（Ｉｎ（Ｃ２Ｈ５）３）を用いることもでき、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
　例えば、ＡＬＤ法を利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（例えば、ハフニウムアルコキシド、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）といったハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。また、他の材料としては、テトラキス（エチルメチルアミド）ハフニウムが挙げられる。
　例えば、ＡＬＤ法を利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（例えば、トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３））を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。また、他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）が挙げられる。
　例えば、ＡＬＤ法を利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（例えば、Ｏ２又は一酸化二窒素）のラジカルを供給して吸着物と反応させる。
　例えば、ＡＬＤ法を利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
　例えば、ＡＬＤ法を利用する成膜装置により酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、プリカーサ（一般的には、例えば、前駆体又は金属プリカーサと呼ばれる場合がある）と酸化剤（一般的には、例えば、反応剤、リアクタント、又は非金属プリカーサと呼ばれる場合がある）を順次繰り返し導入して形成する。具体的には、例えば、プリカーサであるＩｎ（ＣＨ３）３ガスと酸化剤であるＯ３ガスを導入してＩｎ−Ｏ層を形成し、その後、プリカーサであるＧａ（ＣＨ３）３ガスと酸化剤であるＯ３ガスを導入してＧａＯ層を形成し、更にその後プリカーサであるＺｎ（ＣＨ３）２ガスと酸化剤であるＯ３ガスを導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層、Ｉｎ−Ｚｎ−Ｏ層、又はＧａ−Ｚｎ−Ｏ層といった混合酸化物層を形成しても良い。なお、Ｏ３ガスに代えて不活性ガス（例えば、アルゴン）で水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスに代えて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスに代えて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスに代えて、Ｚｎ（Ｃ２Ｈ５）２ガスを用いても良い。
　なお、本実施の形態で説明した構成は、同じく本実施の形態で説明した別の構成と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、本実施の形態に示す別の構成、別の構造、別の方法などと適宜組み合わせて用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した半導体装置である、メモリセルＭＣの変更例について説明する。
＜メモリセルの変更例１＞
　図８８Ａには、本発明の一態様の半導体装置である、図１ＡのメモリセルＭＣの変更例を示している。図８８ＡのメモリセルＭＣＡは、図１ＡのメモリセルＭＣと同様に、ゲインセルと呼ばれるメモリセルの一例であり、トランジスタＭＷと、トランジスタＭＲと、容量素子Ｃ１と、を有する。なお、図８８ＡのメモリセルＭＣＡは、配線ＳＬに電気的に接続されていない点で、図１ＡのメモリセルＭＣと異なっている。
　特に、本明細書等において、トランジスタＭＷ及びトランジスタＭＲのそれぞれにＯＳトランジスタを用いたメモリセルＭＣＡの構成は、図１ＡのメモリセルＭＣと同様に、ＮＯＳＲＡＭ（登録商標）と呼ばれる場合がある。
　次に、図８８ＡのメモリセルＭＣＡの平面視及び断面視における構成例について説明する。
　図８９Ａに示すメモリセルＭＣＡは、図８８ＡのメモリセルＭＣＡにおける平面視における構成例であって、図８９Ｂ及び図８９Ｃのそれぞれは、図８８ＡのメモリセルＭＣＡにおける断面視における構成例である。なお、図８９Ｂは図８９Ａに示す平面模式図の一点鎖線Ａ１−Ａ２で示す部位の断面図であって、図８９Ｃは、図８９Ａに示す平面模式図の一点鎖線Ａ３−Ａ４で示す部位の断面図である。なお、図８９Ａの平面模式図では、図の明瞭化のために一部の要素を省いている。
　なお、図８９Ａ乃至図８９Ｃに示すメモリセルＭＣＡは、図２Ａ乃至図２Ｃに示すメモリセルＭＣの変更例であるため、図８９Ａ乃至図８９ＣのメモリセルＭＣＡにおいて、図２Ａ乃至図２ＣのメモリセルＭＣに共通する構成については、図２Ａ乃至図２ＣのメモリセルＭＣの説明を参照することができる。以下、図８９Ａ乃至図８９ＣのメモリセルＭＣＡにおいて、図２Ａ乃至図２ＣのメモリセルＭＣと相違する構成について説明する。
　図８９Ａ乃至図８９Ｃに示すメモリセルＭＣＡは、導電体ＭＥ２がＹ方向に延在せず、開口ＫＫ１の外側の側面にのみ形成されている点で、図２Ａ乃至図２Ｃに示すメモリセルＭＣと異なっている。このため、図８９Ａ乃至図８９ＣのメモリセルＭＣＡは、図２Ａ乃至図２Ｃに示すメモリセルＭＣと異なり、配線ＳＬに電気的に接続されない構成となっている。
　図８９Ａ乃至図８９Ｃにおいて、導電体ＭＥ１は、一例として、配線ＲＢＬとしても機能し、図８９Ａ乃至図８９ＣではＹ方向に延在している。また、導電体ＭＥ３は、一例として、配線ＣＬとしても機能し、図８９Ａ乃至図８９ＣではＸ方向に延在している。
　導電体ＭＥ６は、一例として、配線ＷＢＬとしても機能し、図８９Ａ乃至図８９ＣではＹ方向に延在している。また、導電体ＭＥ７は、一例として、配線ＷＷＬとしても機能し、図８９Ａ乃至図８９ＣではＸ方向に延在している。
　また、図８９Ａ乃至図８９ＣのメモリセルＭＣＡの構成では、図２Ａ乃至図２ＣのメモリセルＭＣと同様に、トランジスタＭＲの上方、かつ容量素子Ｃ１の下方には、トランジスタＭＤが形成される場合がある。トランジスタＭＤについては、実施の形態１で説明したトランジスタＭＤを参照することができる。
　また、トランジスタＭＤを図８８ＡのメモリセルＭＣの回路構成に記す場合、図８８Ｂのとおりとなることがある。図８８Ｂにおいて、トランジスタＭＤの第１端子は、容量素子Ｃ１の第２端子と、配線ＣＬと、に電気的に接続され、トランジスタＭＤの第２端子は、トランジスタＭＲの第１端子と、に電気的に接続され、トランジスタＭＤのゲートは、容量素子Ｃ１の第１端子と、トランジスタＭＷの第２端子と、トランジスタＭＲのゲートと、に電気的に接続されている。
　図８９Ａ乃至図８９Ｃに示すとおり、トランジスタＭＲの上方、かつ容量素子Ｃ１の下方には、トランジスタＭＤが形成されることがあるが、実施の形態２で説明したとおり、半導体ＳＣ１が酸化物半導体として機能する金属酸化物である場合、絶縁体ＩＳ３と接触する、半導体ＳＣ１の界面、及び界面近傍において、絶縁体ＩＳ３から半導体ＳＣ１に対する不純物が与えられたとき、半導体ＳＣ１の界面、及び界面近傍が低抵抗化するため、トランジスタＭＤは、スイッチング素子ではなく配線（又はノーマリーオン化したトランジスタ）としてみなすことができる。つまり、図８８Ｂに示す回路構成を、図８８Ａの回路構成にみなすことができる。
　次に、図８８Ａ又は図８８ＢのメモリセルＭＣＡを有する記憶装置の構成例について説明する。
　図９０Ａに示す記憶装置ＭＤＶＡは、本発明の一態様の記憶装置であって、セルアレイＣＡと、回路ＷＢＤと、回路ＷＷＤと、回路ＣＳＤと、回路ＲＢＤと、を有する。なお、記憶装置ＭＤＶＡは、図３Ａの記憶装置ＭＤＶの変更例であって、セルアレイＣＡにはメモリセルＭＣ［１，１］乃至はメモリセルＭＣ［ｍ，ｎ］でなくメモリセルＭＣＡ［１，１］乃至メモリセルＭＣＡ［ｍ，ｎ］が含まれている点と、配線ＳＬ［１］乃至配線ＳＬ［ｍ］が設けられていない点と、で図３Ａの記憶装置ＭＤＶと異なっている。
　また、図９０Ａにおいて、セルアレイＣＡは、複数のメモリセルＭＣＡを有する。具体的には、セルアレイＣＡには、複数のメモリセルＭＣＡがｍ行ｎ列のマトリクス状に配置されている。一例として、図９０ＡのセルアレイＣＡには、メモリセルＭＣＡ［１，１］と、メモリセルＭＣＡ［ｍ，１］と、メモリセルＭＣＡ［１，ｎ］と、メモリセルＭＣＡ［ｍ，ｎ］と、を抜粋して示している。
　なお、図９０Ａの記憶装置ＭＤＶＡにおいて、図３Ａの記憶装置ＭＤＶに共通する構成については、図３Ａの記憶装置ＭＤＶの説明を参照することができる。そのため、図９０Ａの記憶装置ＭＤＶＡにおいて、メモリセルＭＣＡへの書き込み動作については、図３Ａの記憶装置ＭＤＶと同様に行うことができる。また、メモリセルＭＣＡからの読み出し動作については、トランジスタＭＤが配線としてみなせる場合に（トランジスタＭＤがノーマリーオンになっている場合に）、図３Ａの記憶装置ＭＤＶと同様に行うことができる。
　また、図８９Ａ乃至図８９Ｃに示すメモリセルＭＣＡは、図９１Ａ乃至図９１Ｃに示すメモリセルＭＣＡに構成を変更することができる。
　図９１Ａ乃至図９１Ｃに示すメモリセルＭＣＡは、図８９Ａ乃至図８９ＣのメモリセルＭＣＡにおいて導電体ＭＥ２と絶縁体ＩＳ３を設けていない構成となっている。このため、図９１Ａ乃至図９１Ｃに示すメモリセルＭＣＡには、トランジスタＭＤが形成されることがないため、図９１Ａ乃至図９１ＣのメモリセルＭＣＡは安定して読み出し動作を行うことができる。
＜メモリセルの変更例２＞
　図８８Ｃには、本発明の一態様の半導体装置である、図１ＡのメモリセルＭＣの変更例を示している。図８８ＣのメモリセルＭＣＢは、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ばれるメモリセルの一例であり、トランジスタＭＷと、容量素子Ｃ１と、を有する。なお、図８８ＣのメモリセルＭＣＢは、トランジスタＭＲが設けられていない点と、配線ＳＬに電気的に接続されていない点と、図１ＡのメモリセルＭＣと異なっている。
　特に、本明細書等において、トランジスタＭＷにＯＳトランジスタを用いたメモリセルＭＣＢの構成は、ＤＯＳＲＡＭ（登録商標）（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ばれる場合がある。
　図８８ＣのメモリセルＭＣＢは、トランジスタＭＷと、容量素子Ｃ１と、を有する。なお、トランジスタＭＷと、容量素子Ｃ１と、については、図１ＡのメモリセルＭＣに含まれるトランジスタＭＷと、容量素子Ｃ１と、を参照することができる。
　トランジスタＭＷの第１端子は、配線ＢＬに電気的に接続され、またトランジスタＭＷの第２端子は、容量素子Ｃ１の第１端子に電気的に接続され、トランジスタＭＷのゲートは、配線ＷＬに電気的に接続されている。また、容量素子Ｃ１の第２端子は、配線ＣＬに電気的に接続されている。
　配線ＢＬは、一例として、メモリセルＭＣに保持するための書き込みデータ、又はメモリセルＭＣから読み出したデータを送信するデータ線（ビット線と呼称する場合がある）して機能する。
　配線ＷＬは、データの書き込み先、又は読み出し元となるメモリセルＭＣを選択するための配線（ワード線と呼称する場合がある）として機能する。
　配線ＣＬは、一例として、容量素子Ｃ１の第２端子に固定電位を与えるための配線として機能する。なお、当該固定電位としては、例えば、高レベル電位、低レベル電位、接地電位又は負電位とすることができる。また、配線ＣＬは、固定電位を与える配線ではなく、可変電位（パルス電位又はパルス電圧と呼称する場合がある）を与える配線としてもよい。
　次に、図８８ＣのメモリセルＭＣＢの平面視及び断面視における構成例について説明する。
　図９２Ａに示すメモリセルＭＣＢは、図８８ＣのメモリセルＭＣＢにおける平面視における構成例であって、図９２Ｂ及び図９２Ｃのそれぞれは、図８８ＣのメモリセルＭＣＢにおける断面視における構成例である。なお、図９２Ｂは図９２Ａに示す平面模式図の一点鎖線Ａ１−Ａ２で示す部位の断面図であって、図９２Ｃは、図９２Ａに示す平面模式図の一点鎖線Ａ３−Ａ４で示す部位の断面図である。なお、図９２Ａの平面模式図では、図の明瞭化のために一部の要素を省いている。
　なお、図９２Ａ乃至図９２Ｃに示すメモリセルＭＣＢは、図２Ａ乃至図２Ｃに示すメモリセルＭＣの変更例であるため、図９２Ａ乃至図９２ＣのメモリセルＭＣＢにおいて、図２Ａ乃至図２ＣのメモリセルＭＣに共通する構成については、図２Ａ乃至図２ＣのメモリセルＭＣの説明を参照することができる。以下、図９２Ａ乃至図９２ＣのメモリセルＭＣＢにおいて、図２Ａ乃至図２ＣのメモリセルＭＣと相違する構成について説明する。
　図９２Ａ乃至図９２Ｃに示すメモリセルＭＣＢは、導電体ＭＥ１と導電体ＭＥ２と絶縁体ＩＳ３とが設けられていない点で、図２Ａ乃至図２Ｃに示すメモリセルＭＣと異なっている。
　図９２Ａ乃至図９２Ｃにおいて、導電体ＭＥ３は、一例として、配線ＣＬとして機能し、図９２Ａ乃至図９２ＣではＸ方向に延在している。また、導電体ＭＥ７は、一例として、配線ＷＬとしても機能し、図９２Ａ乃至図９２ＣではＸ方向に延在している。また、導電体ＭＥ６は、一例として、配線ＢＬとしても機能し、図９２Ａ乃至図９２ＣではＹ方向に延在している。
　次に、図８８ＣのメモリセルＭＣＢを有する記憶装置の構成例について説明する。
　図９０Ｂに示す記憶装置ＭＤＶＢは、本発明の一態様の記憶装置であって、セルアレイＣＡと、回路ＷＤと、回路ＢＤと、を有する。
　また、セルアレイＣＡは、複数のメモリセルＭＣＢを有する。具体的には、セルアレイＣＡには、複数のメモリセルＭＣＢがｍ行ｎ列（ｍは１以上の整数とし、ｎは１以上の整数とする）のマトリクス状に配置されている。一例として、図９０ＢのセルアレイＣＡには、メモリセルＭＣＢ［１，１］と、メモリセルＭＣＢ［ｍ，１］と、メモリセルＭＣＢ［１，ｎ］と、メモリセルＭＣＢ［ｍ，ｎ］と、を抜粋して示している。
　なお、図９０Ｂでは、ｘ行目ｙ列目に位置するメモリセルＭＣＢの符号をＭＣＢ［ｘ，ｙ］と表記している。
　図９０Ｂに示すメモリセルＭＣＢ［１，１］乃至メモリセルＭＣＢ［ｍ，ｎ］のそれぞれには、図８８Ｃに示したメモリセルＭＣＢを適用することができる。
　セルアレイＣＡには、一例として、図８８Ｃの配線ＷＬに相当する、配線ＷＬ［１］乃至配線ＷＬ［ｍ］のそれぞれが行方向に延在している。また、セルアレイＣＡには、一例として、図１Ｃの配線ＣＬに相当する、配線ＣＬ［１］乃至配線ＣＬ［ｍ］のそれぞれが行方向に延在している。
　なお、図９０Ｂでは、ｘ行目に延在している配線ＷＬの符号をＷＬ［ｘ］と表記している。同様に、ｘ行目に延在している配線ＣＬの符号をＣＬ［ｘ］と表記している。
　セルアレイＣＡには、一例として、図８８Ｃの配線ＢＬに相当する、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれが列方向に延在している。
　なお、図９０Ｂでは、ｙ列目に延在している配線ＢＬの符号をＢＬ［ｙ］と表記している。
　また、図９０Ｂにおいて、回路ＷＤは、配線ＷＬ［１］乃至配線ＷＬ［ｍ］に電気的に接続されている。また、回路ＢＤは、配線ＢＬ［１］乃至配線ＢＬ［ｎ］に電気的に接続されている。
　回路ＷＤは、一例として、セルアレイＣＡにおいて、書き込み又は読み出しが行われる行のメモリセルＭＣを選択する機能を有する。具体的には、回路ＷＤは、例えば、配線ＷＬ［１］乃至配線ＷＬ［ｍ］のいずれか一に選択信号を送信し、残りの配線に非選択信号を送信する機能を有する。なお、メモリセルＭＣＢに含まれている書き込みトランジスタがｎチャネル型トランジスタの場合、選択信号としては、高レベル電位とすることが好ましく、また、非選択信号としては、低レベル電位とすることが好ましい。
　回路ＢＤは、一例として、セルアレイＣＡにおいて、回路ＷＤによって選択されたメモリセルＭＣＢに対して書き込み用のデータを送信する機能と、メモリセルＭＣＢからの読み出し用のデータを読み出す機能と、有する。具体的には、回路ＢＤは、例えば、書き込み動作時では、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれに、書き込み用のデータを送信する。これにより、各列に送信された書き込み用のデータは、回路ＷＤによって選択された行のメモリセルＭＣに書き込まれる。また、回路ＢＤは、例えば、読み出し動作時では、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれから、メモリセルＭＣＢから読み出したデータを取得する。その後、回路ＢＤは、読み出されたデータをセンスアンプなどで増幅して（デジタルデータに変換して）、又は電流電圧変換回路などでアナログデータに変換して、回路ＢＤの外部に出力する。
　回路ＢＤは読み出しデータをデジタルデータ又はアナログデータに変換するため、回路ＢＤは、電流電圧変換回路、アナログデジタル変換回路、デジタルアナログ変換回路又はセンスアンプを有することが好ましい。
　また、図９２Ａ乃至図９２Ｃに示すメモリセルＭＣＢは、図９３Ａ乃至図９３Ｃに示すメモリセルＭＣＢに構成を変更することができる。
　図９３Ａ乃至図９３Ｃに示すメモリセルＭＣＢは、図９２Ａ乃至図９２ＣのメモリセルＭＣＢにおいて絶縁体ＩＳ２を設けていない構成となっている。このため、図９３Ａ乃至図９３Ｃに示すメモリセルＭＣＢで、絶縁体ＩＳ２を形成する工程が無くなるため、図９３Ａ乃至図９３ＣのメモリセルＭＣＢは、図９２Ａ乃至図９２ＣのメモリセルＭＣＢよりも作製工程を短縮することができる。
　なお、本実施の形態で説明した構成は、同じく本実施の形態で説明した別の構成と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、本実施の形態に示す別の構成、別の構造、別の方法などと適宜組み合わせて用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、上記実施の形態で説明した半導体装置を含む記憶装置の構成例について説明する。
　図９４Ａに、記憶装置１００の構成例を示す斜視概略図を示す。図９４Ｂに、記憶装置１００の構成例を示すブロック図を示す。記憶装置１００は、駆動回路層５０と、Ｎ層（Ｎは１以上の整数）の記憶層６０と、を有する。また、１つの層の記憶層６０は、ｍ行ｎ列のマトリクス状に配置されている複数のメモリセル１０を有する。なお、図９４Ｂには、記憶層６０＿ｋにメモリセル１０［１，１］、メモリセル１０［ｍ，１］（ここでのｍは１以上の整数とする）、メモリセル１０［１，ｎ］（ここでのｎは１以上の整数とする）、メモリセル１０［ｍ，ｎ］、メモリセル１０［ｉ，ｊ］（ここでのｉは１以上ｍ以下の整数とし、ここでのｊは１以上ｎ以下の整数とする）が配置されている例を示している。
　なお、記憶層６０は、例えば、実施の形態１で説明したセルアレイＣＡとすることができる。また、メモリセル１０は、実施の形態１乃至実施の形態３で説明したメモリセルＭＣとすることができる。
　Ｎ層の記憶層６０は駆動回路層５０上に設けられる。Ｎ層の記憶層６０を駆動回路層５０上に設けることで、記憶装置１００の占有面積を低減できる。また、単位面積当たりの記憶容量を高めることができる。
　本実施の形態などでは、１層目の記憶層６０を記憶層６０＿１と示し、２層目の記憶層６０を記憶層６０＿２と示し、３層目の記憶層６０を記憶層６０＿３と示す。また、ｋ層目（ｋは１以上Ｎ以下の整数とする）の記憶層６０を記憶層６０＿ｋと示し、Ｎ層目の記憶層６０を記憶層６０＿Ｎと示す。なお、本実施の形態などにおいて、Ｎ層の記憶層６０全体に係る事柄を説明する場合、またはＮ層ある記憶層６０の各層に共通の事柄を示す場合に、単に「記憶層６０」と表記する場合がある。
＜駆動回路層５０の構成例＞
　駆動回路層５０は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３、及び周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２、及び電圧生成回路３３を有する。
　記憶装置１００において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路又は他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１及び信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、信号ＣＥ及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１及び信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１及び信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
　コントロール回路３２は、記憶装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、記憶装置１００の動作モード（例えば、書き込み動作及び読み出し動作）を決定する。または、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
　電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
　周辺回路４１は、メモリセル１０に対するデータの書き込みおよび読み出しをするための回路である。周辺回路４１は、行デコーダ４２、列デコーダ４４、行ドライバ４３、列ドライバ４５、入力回路４７、出力回路４８及びセンスアンプ４６を有する。
　行デコーダ４２及び列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。
　行ドライバ４３は、行デコーダ４２が指定する書き込みワード線又は読み出しワード線（例えば、後述する図９５に示す配線ＷＬ［１］乃至配線ＷＬ［ｍ］のいずれか一）を選択する機能を有する。具体的には、例えば、行ドライバ４３は、実施の形態１で説明した回路ＷＷＤ及び回路ＣＳＤを有する回路とすることができる。また、例えば、行ドライバ４３は、実施の形態３で説明した回路ＷＤとすることができる。
　列ドライバ４５は、データをメモリセル１０に書き込む機能、メモリセル１０からデータを読み出す機能、及び読み出したデータを保持する機能を有する。列ドライバ４５は、列デコーダ４４が指定する書き込みビット線又は読み出しビット線（例えば、後述する図９５に示す配線ＢＬ［１］乃至配線ＢＬ［ｎ］のいずれか一）を選択する機能を有する。具体的には、例えば、列ドライバ４５は、実施の形態１で説明した回路ＷＢＤ及び回路ＲＢＤを有する回路とすることができる。また、例えば、列ドライバ４５は、実施の形態３で説明した回路ＢＤとすることができる。
　入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータ（上記実施の形態では、第１データとしている）は、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１０に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１０から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。なお、上記実施の形態では、読み出したデータ（Ｄｏｕｔ）は、演算結果のデータとして扱っている。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを記憶装置１００の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン状態とオフ状態との切り替えが行われ、信号ＰＯＮ２によってＰＳＷ２３のオン状態とオフ状態との切り替えが行われる。図９４Ｂでは、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　次に、周辺回路４１と、記憶層６０と、の電気的な接続について説明する。
　図９５は、周辺回路４１と、記憶層６０＿ｋと、の構成例を示したブロック図である。図９５において、行デコーダ４２、及び行ドライバ４３は、配線ＷＬ［１］乃至配線ＷＬ［ｍ］のそれぞれと電気的に接続され、列デコーダ４４、列ドライバ４５、及びセンスアンプ４６は、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれと電気的に接続されている。
　なお、配線ＷＬ［１］乃至配線ＷＬ［ｍ］は、実施の形態１で説明した配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］、配線ＣＬ［１］乃至配線ＣＬ［ｍ］及び配線ＳＬ［１］乃至配線ＳＬ［ｍ］に相当する配線である。つまり、配線ＷＬ［１］乃至配線ＷＬ［ｍ］はワード線として機能する。
　また、配線ＢＬ［１］乃至配線ＢＬ［ｎ］は、実施の形態１で説明した配線ＷＢＬ［１］乃至配線ＷＢＬ［ｎ］、及び配線ＲＢＬ［１］乃至配線ＲＢＬ［ｎ］に相当する配線である。つまり、配線ＢＬ［１］乃至配線ＢＬ［ｎ］はビット線として機能する。
　ｉ行目ｊ列目に配置されているメモリセル１０［ｉ，ｊ］は、配線ＷＬ［ｉ］と、配線ＢＬ［ｊ］と、に電気的に接続されている。
　図９５に示すとおり、記憶層６０＿ｋと、周辺回路４１と、電気的に接続することで、記憶層６０＿ｋへのデータの書き込み、及び記憶層６０＿ｋからのデータの読み出しを行うことができる。
　次に、本発明の一態様に係る記憶装置１００の断面構成例を図９６に示す。図９６に示す記憶装置１００は、駆動回路層５０の上方に、複数層の記憶層６０（実施の形態１で説明した図３ＡのセルアレイＣＡ）を有する。説明の繰り返しを減らすため、本実施の形態での記憶層６０に係る説明は省略する。
　また、図９６では、駆動回路層５０が有するトランジスタ３００を例示している。トランジスタ３００は、基板３０１上に設けられ、素子分離層３１２と、導電体３１６と、絶縁体３１５と、絶縁体３１７と、基板３０１の一部からなる半導体領域３１３と、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、を有する。基板３０１としては、例えば、半導体基板、特にシリコンを材料とする単結晶基板を用いることができる。また、基板３０１を、シリコンを材料とする単結晶基板とした場合、トランジスタ３００は、Ｓｉトランジスタとすることができる。なお、基板３０１には、ＳＯＩ基板を用いてもよく、この場合、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成することによって、トランジスタを設けることができる。
　トランジスタ３００は、例えば、半導体領域３１３の上面及びチャネル幅方向の側面が、ゲート絶縁体として機能する絶縁体３１５を介して導電体３１６を覆う構成にすることによって、Ｆｉｎ型にすることができる。トランジスタ３００をＦｉｎ型にすることにより、実効上のチャネル幅が増大することができ、トランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。また、トランジスタ３００は、Ｆｉｎ型でなくプレーナー型としてもよい。
　なお、駆動回路層５０に含まれている複数のトランジスタ３００のそれぞれには、ｐチャネル型又はｎチャネル型の一方を用いてもよい。この場合、駆動回路層５０に含まれる回路は、単極性回路となる。又は、駆動回路層５０に含まれている複数のトランジスタ３００のそれぞれには、ｐチャネル型及びｎチャネル型の双方を用いてもよい。この場合、駆動回路層５０に含まれる回路は、ＣＭＯＳ回路となる。
　トランジスタ３００において、半導体領域３１３のチャネルが形成される領域と、その近傍の領域と、ソース領域又はドレイン領域となる低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、には、シリコン系半導体を含むことが好ましく、具体的には、単結晶シリコンを含むことが好ましい。又は、上述した各領域は、例えば、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウム、ヒ化アルミニウムガリウム、又は窒化ガリウムを用いて形成されてもよい。又は、トランジスタ３００は、結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又は、トランジスタ３００は、例えば、ヒ化ガリウムとヒ化アルミニウムガリウムを用いたＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　ゲート電極として機能する導電体３１６には、ヒ素又はリンといったｎ型の導電性を付与する元素、若しくはホウ又はアルミニウムといったｐ型の導電性を付与する元素を含むシリコンなどの半導体材料を用いることができる。又は、導電体３１６には、例えば、金属材料、合金材料又は金属酸化物材料といった導電性材料を用いることができる。
　なお、導電体３１６の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン及び窒化タンタルの一方又は双方の材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン及びアルミニウムの一方又は双方の金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン及び窒化タンタルの一方又は双方の材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン及びアルミニウムの一方又は双方の金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　素子分離層３１２は、基板３０１上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法、又はメサ分離法を用いて形成することができる。
　なお、図９６に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
　各構造体の間には、層間膜、配線、プラグなどが設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、当該配線に電気的に接続するプラグと、が一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合、もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０と、絶縁体３２１と、絶縁体３２４と、絶縁体３２６と、が順に積層して設けられている。また、絶縁体３２０及び絶縁体３２１には導電体３２８などが埋め込まれている。また、絶縁体３２４及び絶縁体３２６には導電体３３０が埋め込まれている。なお、導電体３２８及び導電体３３０はコンタクトプラグまたは配線として機能する。
　絶縁体３２０、絶縁体３２１及び絶縁体３２６には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム及び窒化アルミニウムから選ばれた一以上を用いればよい。
　なお、本明細書などにおいて、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２１は、絶縁体３２０に覆われているトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２１の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３０１又はトランジスタ３００から、絶縁体３２４より上方の領域（例えば、トランジスタＭＷ及びトランジスタＭＲなどが設けられているセルアレイＣＡ）に、水及び水素といった不純物が拡散しないようなバリア性を有する絶縁膜（バリア性絶縁膜と呼称する）を用いることが好ましい。したがって、絶縁体３２４は、水素原子、水素分子及び水分子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。また、状況によっては、絶縁体３２４は、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ又はＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子の一方又は双方）の拡散を抑制する機能を有することが好ましい。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳにおいて、膜の表面温度が５０℃から５００℃までの範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。絶縁体３２６を誘電率が低い絶縁材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２１、絶縁体３２４及び絶縁体３２６には、絶縁体３２４より上方に設けられているメモリセルＭＣなどに接続する導電体３２８及び導電体３３０が埋め込まれている。なお、導電体３２８及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、当該配線に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ及び配線（例えば、導電体３２８及び導電体３３０）の材料としては、金属材料、合金材料、金属窒化物材料、及び金属酸化物材料から選ばれた一以上の導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、又はモリブデンといった高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム又は銅といった低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６及び導電体３３０上に、配線層を設けてもよい。例えば、図９６では、絶縁体３２６及び導電体３３０上に、複数の配線層が設けられている構成を図示している。また、当該配線層には、コンタクトプラグ又は配線として機能する導電体３４０が複数設けられている。
　具体的には、図９６において、絶縁体３２６及び導電体３３０上には、１つの配線層として、絶縁体３３４、絶縁体３３６及び絶縁体３３８が順に積層して設けられている。また、絶縁体３３４、絶縁体３３６及び絶縁体３３８には、導電体３４０が埋め込まれている。例えば、トランジスタ３００は、導電体３２８、導電体３３０及び導電体３４０を介して、配線ＷＬ［１］乃至配線ＷＬ［ｍ］のいずれか一、又は配線ＢＬ［１］乃至配線ＢＬ［ｎ］のいずれか一に電気的に接続される。
　絶縁体３３４には、例えば、絶縁体３２４に適用できる材料を用いることができる。
　絶縁体３３６、及び絶縁体３３８には、例えば、絶縁体３２０、絶縁体３２１又は絶縁体３２６に適用できる材料を用いることができる。
　導電体３４０には、例えば、導電体３２８又は導電体３３０に適用できる材料を用いることができる。
　次に、駆動回路層５０の上方に位置する記憶層６０の構成について説明する。なお、図９６では、一例として、コンタクトプラグ又は配線として機能する導電体３４０が複数設けられている配線層の上方に、記憶層６０＿１及び記憶層６０＿２が設けられている。
　図９６に示す記憶層６０＿１は、図２Ａ乃至図２Ｃで説明したメモリセルＭＣが、マトリクス状に複数配置されている。特に、図９６では、一例として、メモリセルＭＣがＸ方向に３個配列されている構成を図示している。
　メモリセルＭＣは、図２Ａ乃至図２Ｃで説明したとおり、トランジスタＭＷと、トランジスタＭＲと、容量素子Ｃ１と、を有する。また、場合によっては、メモリセルＭＣは、トランジスタＭＤも有する。また、メモリセルＭＣは、いずれも配線として機能する導電体ＭＥ１と、導電体ＭＥ２と、導電体ＭＥ３と、導電体ＭＥ６と、導電体ＭＥ７と、に電気的に接続されている。
　導電体ＭＥ２は、配線ＳＬとして、Ｘ方向に延在し、かつ同じ行に位置する複数のメモリセルＭＣと共有するように設けられている。また、同様に、導電体ＭＥ３は、配線ＣＬとして、Ｘ方向に延在し、かつ同じ行に位置する複数のメモリセルＭＣと共有するように設けられている。また、同様に、導電体ＭＥ７は、配線ＷＷＬとして、Ｘ方向に延在し、かつ同じ行に位置する複数のメモリセルＭＣと共有するように設けられている。
　導電体ＭＥ１は、配線ＲＢＬとして、Ｙ方向に延在し、かつ同じ列に位置する複数のメモリセル（図９６には図示しない）と共有するように設けられている。また、同様に、導電体ＭＥ６は、配線ＷＢＬとして、Ｙ方向に延在し、かつ同じ列に位置する複数のメモリセル（図９６には図示しない）と共有するように設けられている。
　図９６では、絶縁体ＩＳ１には、一例として、導電体３５０ａと、導電体３５０ｂと、が埋め込まれている。導電体３５０ａ及び導電体３５０ｂは、コンタクトプラグ又は配線として機能し、例えば、導電体３２８又は導電体３３０に適用できる材料を用いることができる。また、導電体３５０ａ又は導電体３５０ｂは、記憶層６０＿１の下方に位置する配線層の導電体３４０に電気的に接続されている。
　絶縁体ＩＳ１上と、導電体３５０ａ上と、には、例えば、導電体ＭＥ１ａが形成されている。また、絶縁体ＩＳ１上と、導電体３５０ｂ上と、には、例えば、導電体ＭＥ１ｂが形成されている。なお、導電体ＭＥ１ａ及び導電体ＭＥ１ｂは、例えば、導電体ＭＥ１の形成工程で同時に形成することができる。
　図９６では、一例として、導電体ＭＥ１ａと重なる領域において、絶縁体ＩＳ２と、導電体ＭＥ２と、絶縁体ＩＳ３と、導電体ＭＥ３と、絶縁体ＧＩ１と、絶縁体ＩＳ５と、には、導電体ＭＶ１が埋め込まれている。導電体ＭＶ１は、例えば、絶縁体ＩＳ２と、導電体ＭＥ２と、絶縁体ＩＳ３と、導電体ＭＥ３と、絶縁体ＧＩ１と、を加工して、導電体ＭＥ１ａと重なる領域に開口を形成して、その後当該開口を埋めるように導電体ＭＶ１を成膜すればよい。
　また、図９６では、一例として、導電体ＭＥ１ｂと重なる領域において、絶縁体ＩＳ２と、絶縁体ＩＳ３と、絶縁体ＩＳ４と、絶縁体ＧＩ１と、絶縁体ＩＳ５と、には、導電体ＭＶ２が埋め込まれている。導電体ＭＶ２は、例えば、絶縁体ＩＳ２と、絶縁体ＩＳ３と、絶縁体ＩＳ４と、絶縁体ＧＩ１と、絶縁体ＩＳ５と、を加工して、導電体ＭＥ１ｂと重なる領域に開口を形成して、その後当該開口を埋めるように導電体ＭＶ２を成膜すればよい。
　なお、導電体ＭＶ１及び導電体ＭＶ２は、導電体ＭＥ４の成膜工程で同時に成膜してもよい。また、導電体ＭＶ１及び導電体ＭＶ２の成膜後は、導電体ＭＥ４及び絶縁体ＩＳ５の加工と同時に、導電体ＭＶ１及び導電体ＭＶ２の加工を行ってもよい。
　導電体ＭＶ１は、導電体ＭＥ２と、導電体ＭＥ３と、に電気的に接続されている。つまり、記憶層６０＿１でのセルアレイＣＡにおける、配線ＳＬ及び配線ＣＬは、導電体ＭＶ１、導電体ＭＥ１ａ、導電体３５０ａ、及び導電体３４０を介して、駆動回路層５０のトランジスタ３００に電気的に接続されている。
　また、図９６では、一例として、絶縁体ＩＳ６及び絶縁体ＧＩ２のそれぞれには、導電体ＭＶ２と重なる領域に、開口が設けられている。また、当該開口には、導電体ＭＥ７が埋め込まれている。
　これにより、導電体ＭＶ２は、導電体ＭＥ７に電気的に接続されている。つまり、記憶層６０＿１でのセルアレイＣＡにおける、配線ＷＷＬは、導電体ＭＶ２、導電体ＭＥ１ｂ、導電体３５０ｂ、及び導電体３４０を介して、駆動回路層５０のトランジスタ３００に電気的に接続されている。
　また、図９６には図示していないが、導電体ＭＥ１（配線ＲＢＬ）、及び導電体ＭＥ６（配線ＷＢＬ）についても、コンタクトプラグ又は配線を介して、駆動回路層５０のトランジスタ３００に電気的に接続されているものとする。
　図９６の構成によって、駆動回路層５０の上方に、記憶層６０＿１を設けることができる。また、同様に、記憶層６０＿２乃至記憶層６０＿Ｎについても、コンタクトプラグ又は配線を用いることによって、駆動回路層５０及び記憶層６０＿１の上方に、記憶層６０＿２乃至記憶層６０＿Ｎを設けることができる。
　上記の構成によって、実施の形態１及び実施の形態２で説明したメモリセルＭＣを含む記憶装置を作製することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）について、説明する。なお、ＯＳトランジスタの説明において、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう）との比較についても簡単に説明する。
［ＯＳトランジスタ］
　ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素等が挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
　また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる状態）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損及びＶＯＨはできる限り低減されていることが好ましい。
　また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（オフリーク電流、又はＩｏｆｆとも呼称する）を低減することができる。
　また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（ショートチャネル効果：Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、又は短チャネル効果が極めて少ないトランジスタである。
　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
　ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、及びドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
　チャネル形成領域がｉ型又は実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域およびドレイン領域がｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。
　ＯＳトランジスタを、上記の構造とすることで、半導体装置を微細化または高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下又は６ｎｍ以下であって、且つ１ｎｍ以上、３ｎｍ以上又は５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下又は１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較してチャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さであり、トランジスタの平面視における、ゲート電極の底面の幅をいう。
　また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンターは、低消費電力化といった高性能化に有効である。
［電子部品］
　電子部品７００が実装された基板（実装基板７０４）の斜視図を、図９７Ａに示す。図９７Ａに示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図９７Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、Ｃｕ−Ｃｕ直接接合などの接合技術などを用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリと、のインターフェース部分の動作を高速にすることが可能となる。
　また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシのいずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
　また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
　次に、電子部品７３０の斜視図を図９７Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。
　電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）といった集積回路に用いることができる。
　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板又はガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ又は樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　一方で、シリコンインターポーザ及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図９７Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）及びＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［電子機器］
　次に、電子機器６５００の斜視図を図９８Ａに示す。図９８Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、筐体６５０１と、表示部６５０２と、電源ボタン６５０３と、ボタン６５０４と、スピーカ６５０５と、マイク６５０６と、カメラ６５０７と、光源６５０８と、制御装置６５０９と、を有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９などに適用することができる。
　図９８Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１と、キーボード６６１２と、ポインティングデバイス６６１３と、外部接続ポート６６１４と、表示部６６１５と、制御装置６６１６と、を有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ及び記憶装置から選ばれるいずれか一又は複数を有する。本発明の一態様の半導体装置は、表示部６６１５、制御装置６６１６などに適用することができる。なお、本発明の一態様の半導体装置を、上述の制御装置６５０９及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
［大型計算機］
　次に、大型計算機５６００の斜視図を図９８Ｃに示す。図９８Ｃに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
　計算機５６２０は、例えば、図９８Ｄに示す斜視図の構成とすることができる。図９８Ｄにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図９８Ｅに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図９８Ｅには、半導体装置５６２６、半導体装置５６２７及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７及び半導体装置５６２８の説明を参酌すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４及び接続端子５６２５のそれぞれは、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４及び接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４及び接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７００を用いることができる。
　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習及び推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
　本発明の一態様の半導体装置は、情報の処理と、情報の記憶と、を行う機器の一として挙げられる宇宙用機器に好適に用いることができる。
　本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
　図９９には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図９９においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏及び成層圏を含んでもよい。
　また、図９９には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、又はソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、例えば、地上に設けられた受信機、又は他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様である半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージおよびサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
　データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
　また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
　図１００にデータセンターに適用可能なストレージシステムを示す。図１００に示すストレージシステム７０００は、ホスト７００１として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４およびストレージ制御回路７００２を介して接続されている形態を図示している。
　ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
　ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力に要する時間を短くしている。
　上述のキャッシュメモリは、ストレージ制御回路７００２およびストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２及びストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１及びストレージ７００３に出力される。
　上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
　なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
　本実施の形態では、上記実施の形態で説明した積層構造を表示装置に適用した構成例と、当該表示装置を適用した電子機器と、について説明する。
＜表示装置の構成例＞
　図１０１Ａは、当該積層構造を適用した表示装置ＤＳＰの構成例を示す斜視模式図であって、図１０１Ｂは、表示装置ＤＳＰのブロック図である。
　表示装置ＤＳＰは、記憶回路領域ＭＥＭＡと、駆動回路領域ＤＲＶＡと、回路層ＣＩＲＬと、表示領域ＥＭＡと、を有する。なお、記憶回路領域ＭＥＭＡ及び駆動回路領域ＤＲＶＡは、回路層ＣＩＲＬの下方に位置し、表示領域ＥＭＡは、回路層ＣＩＲＬの上方に位置する。つまり、表示装置ＤＳＰにおいて、下方から記憶回路領域ＭＥＭＡ及び駆動回路領域ＤＲＶＡと、回路層ＣＩＲＬと、表示領域ＥＭＡと、が順に積層されている。
　記憶回路領域ＭＥＭＡは、例えば、表示領域ＥＭＡに画像を表示するための画像データを保持する機能を有する。一例として、記憶回路領域ＭＥＭＡには、ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭ又はＰＲＡＭが含まれていてもよい。また、図１０１Ｂでは、記憶回路領域ＭＥＭＡは、一例として、デジタルデータである画像データを保存する複数のメモリセルを有し、複数のメモリセルのそれぞれが１ビット又は多ビットのデータを回路層ＣＩＲＬに送信する構成となっている。
　例えば、記憶回路領域ＭＥＭＡは、記憶回路領域ＭＥＭＡに備わるメモリセルから画像データを読み出して、当該画像データを後述する駆動回路領域ＤＲＶＡに送信する機能を有する。なお、当該メモリセルが扱えるデータは、例えば、１ビット、２ビット又は４ビットといった８ビット未満のデータを扱ってもよい。また、例えば、８ビット、１６ビット、３２ビット、６４ビット、１２８ビット又は２５６ビットといった８ビット以上のデータを扱ってもよい。
　駆動回路領域ＤＲＶＡは、例えば、シフトレジスタ、及び複数のデジタルアナログ変換回路を有する。シフトレジスタは、記憶回路領域ＭＥＭＡから送られた画像データを、表示領域ＥＭＡの各行、又は各列に順に振り分けて送信する機能を有する。また、デジタルアナログ変換回路は、記憶回路領域ＭＥＭＡに備わるメモリセルから読み出されたデジタルデータの画像データをアナログデータに変換する機能を有する。また、駆動回路領域ＤＲＶＡは、変換したアナログデータを回路層ＣＩＲＬに送信する機能を有する。
　表示領域ＥＭＡは、一例として、複数の発光部ＥＰを有する。特に、発光部ＥＰは、表示領域ＥＭＡにおいて、アレイ状に配置されていることが好ましい。なお、発光部ＥＰは、一例として、発光デバイスを有する。また、発光デバイスとしては、例えば、有機ＥＬ素子（ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ））を含む発光デバイス、無機ＥＬ素子、ＬＥＤ（マイクロＬＥＤ含む）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）及び半導体レーザが挙げられる。なお、本実施の形態では、発光部ＥＰには、有機ＥＬが含まれる発光デバイスが適用されたものとして説明する。特に高輝度発光が可能な発光デバイスから発光される光の輝度としては、例えば、５００ｃｄ／ｍ２以上、好ましくは１０００ｃｄ／ｍ２以上１００００ｃｄ／ｍ２以下、さらに好ましくは２０００ｃｄ／ｍ２以上５０００ｃｄ／ｍ２以下とすることができる。
　または、表示領域ＥＭＡは、例えば、液晶表示デバイス（例えば、透過型液晶デバイス又は反射型液晶デバイスを含む）を含む構成としてもよい。又は、表示領域ＥＭＡは、例えば、電気泳動素子、電子粉流体（登録商標）を用いた表示デバイス又はエレクトロウェッティング方式の表示デバイスを含む構成としてもよい。
　回路層ＣＩＲＬは、一例として、複数の駆動部ＤＰを有する。複数の駆動部ＤＰの一は、該当する発光部ＥＰに備わる発光デバイスを駆動させる機能を有する。
　駆動部ＤＰは、例えば、駆動回路領域ＤＲＶＡから送信された画像データを保持して、当該画像データに応じた電流を、発光部ＥＰに送信する。これにより、発光部ＥＰに備わる発光デバイスは当該電流に応じた輝度の光を発することができる。
　上記の通り、表示装置ＤＳＰを構成することにより、表示装置ＤＳＰは、記憶回路領域ＭＥＭＡの複数のメモリセルのそれぞれに保持されている画像データを選択して、選択された画像データを表示領域ＥＭＡの複数の画素回路ＰＸの一に表示することができる。
　次に、画素回路ＰＸの構成例について説明する。
　図１０２では、画素回路ＰＸに備えることができる発光部ＥＰと駆動部ＤＰの構成例を示している。また、図１０２は、画素回路ＰＸに含まれる各回路素子の接続を示す図である。
　駆動部ＤＰは、トランジスタ５００Ａと、トランジスタ５００Ｂと、トランジスタ５００Ｃと、容量素子６００と、を有する。なお、トランジスタ５００Ａと、トランジスタ５００Ｂと、トランジスタ５００Ｃと、のそれぞれは、例えば、実施の形態１で説明したトランジスタＭＷ又はトランジスタＭＲに適用できるトランジスタを用いることができる。特に、トランジスタ５００Ａと、トランジスタ５００Ｂと、トランジスタ５００Ｃと、のそれぞれは、ＯＳトランジスタであることが好ましい。
　なお、図１０２では、トランジスタ５００Ａと、トランジスタ５００Ｂと、トランジスタ５００Ｃと、のそれぞれとして、バックゲート電極を図示していないが、それぞれのトランジスタにバックゲート電極を設けて、それぞれのトランジスタにおいて、バックゲート電極にゲート電極と同じ信号を与える構成、バックゲート電極にゲート電極と異なる信号を与える構成としてもよい。
　トランジスタ５００Ｂは、トランジスタ５００Ａと電気的に接続されるゲート電極と、発光デバイス１３０と電気的に接続される第１の電極と、配線ＡＮＯと電気的に接続される第２の電極と、を備える。配線ＡＮＯは、発光デバイス１３０に電流を供給するための電位を与えるための配線である。
　トランジスタ５００Ａは、トランジスタ５００Ｂのゲート電極と電気的に接続される第１の端子と、ソース線として機能する配線ＤＬと電気的に接続される第２の端子と、ゲート線として機能する配線Ｇ１の電位に基づいて、オン状態またはオフ状態との切り替えを制御する機能を有するゲート電極と、を備える。
　配線ＤＬは、画素回路ＰＸにおけるソース線として機能するため、配線ＤＬに送信される画像データは、前述した回路層ＣＩＲＬから出力される画像データとなる。
　トランジスタ５００Ｃは、配線Ｖ０と電気的に接続される第１の端子と、発光デバイス１３０と電気的に接続される第２の端子と、ゲート線として機能する配線Ｇ２の電位に基づいて、オン状態又はオフ状態との切り替えを制御する機能を有するゲート電極と、を備える。配線Ｖ０は、基準電位を与えるための配線としての機能を有し、また、駆動部ＤＰ内に流れる電流を、駆動回路領域ＤＲＶＡに出力するための配線としての機能も有する。
　容量素子６００は、トランジスタ５００Ｂのゲート電極と電気的に接続される導電膜と、トランジスタ５００Ｃの第２の電極と電気的に接続される導電膜を備える。
　発光部ＥＰに備わる発光デバイス１３０は、トランジスタ５００Ｂの第１の電極に電気的に接続される第１の電極と、配線ＶＣＯＭに電気的に接続される第２の電極と、を備える。配線ＶＣＯＭは、発光デバイス１３０に電流を供給するための電位を与えるための配線である。
　これにより、トランジスタ５００Ｂのゲート電極に与えられる画像信号に応じて発光デバイス１３０が射出する光の強度を制御することができる。またトランジスタ５００Ｃを介して与えられる配線Ｖ０の基準電位によって、トランジスタ５００Ｂのゲート−ソース間電圧のばらつきを抑制することができる。
　また配線Ｖ０から、画素パラメータの設定に用いることのできる電流値を出力することができる。より具体的には、配線Ｖ０は、トランジスタ５００Ｂに流れる電流、又は発光デバイス１３０に流れる電流を、外部に出力するためのモニタ線として機能させることができる。配線Ｖ０に出力された電流は、例えば、ソースフォロア回路により電圧に変換され、外部に出力される。または、例えば、アナログデジタル変換回路などによりデジタル信号に変換され、調光及び調色の処理を行う回路に出力することができる。なお、上述した、ソースフォロア回路、アナログデジタル変換回路又は調光及び調色の処理を行う回路のそれぞれは、例えば、駆動回路領域ＤＲＶＡに含まれていてもよい。
　なお、駆動部ＤＰに含まれる一部の回路素子には、実施の形態１で説明した、図１Ａ及び図２Ａ乃至図２Ｃに示すメモリセルＭＣに備わる回路素子を適用することができる。例えば、トランジスタ５００Ａは、図１Ａ及び図２Ａ乃至図２Ｃに示すトランジスタＭＷとし、トランジスタ５００Ｂは、図１Ａ及び図２Ａ乃至図２Ｃに示すトランジスタＭＲとし、容量素子６００は、図１Ａ及び図２Ａ乃至図２Ｃに示すトランジスタＣ１とすることができる。また、配線ＤＬは、図１Ａ及び図２Ａ乃至図２Ｃに示す配線ＷＢＬとし、配線Ｇ１は、図１Ａ及び図２Ａ乃至図２Ｃに示す配線ＷＷＬとし、配線ＡＮＯは、図１Ａ及び図２Ａ乃至図２Ｃに示す配線ＲＢＬとすることができる。なお、図１Ａ及び図２Ａ乃至図２Ｃに示す配線ＳＬ及び配線ＣＬは、図１０２では、発光デバイス１３０の第１の電極、又はトランジスタ５００Ｃの第２の電極に接続される配線とする。つまり、図１Ａ及び図２Ａ乃至図２Ｃに示すメモリセルＭＣは、本実施の形態で説明している駆動部ＤＰの一部として用いることができる。
　図１０３は、駆動回路領域ＤＲＶＡ、記憶回路領域ＭＥＭＡ、回路層ＣＩＲＬ、画素回路ＰＸが有する複数のトランジスタを備える駆動部ＤＰ、発光デバイス１３０を備える発光部ＥＰの上下関係を模式的に示す図である。なお、図１０３に示す表示装置ＤＳＰの表示領域ＥＭＡは、一例として、発光部ＥＰを有しており、また、回路層ＣＩＲＬは、一例として、駆動部ＤＰを有している。
　なお、図１０３に一例として示す構成では、駆動部ＤＰと、駆動回路領域ＤＲＶＡと、を電気的に接続する配線を短くすることができるため、当該配線の配線抵抗を小さくすることができる。よって、データの書き込みを高速に行うことができるため、表示装置ＤＳＰを高速に駆動させることができる。これにより、表示装置ＤＳＰが有する画素回路ＰＸを多くしても十分なフレーム期間を確保することができるため、表示装置ＤＳＰの画素密度を高めることができる。また、表示装置ＤＳＰの画素密度を高めることにより、表示装置ＤＳＰにより表示される画像の精細度を高めることができる。例えば、表示装置ＤＳＰの画素密度を、５００ｐｐｉ以上、好ましくは１０００ｐｐｉ以上、より好ましくは３０００ｐｐｉ以上、更に好ましくは５０００ｐｐｉ以上、更に好ましくは６０００ｐｐｉ以上とすることができる。よって、表示装置ＤＳＰは、例えばＡＲ（拡張現実）、ＶＲ（仮想現実）などのＸＲ（Ｅｘｔｅｎｄｅｄ　Ｒｅａｌｉｔｙ、又はＣｒｏｓｓ　Ｒｅａｌｉｔｙ）用の表示装置とすることができ、ＨＭＤ（ヘッドマウントディスプレイ）等、表示部とユーザの距離が近い電子機器に好適に適用することができる。
＜電子機器の構成例＞
　次に、上述した表示装置ＤＳＰを適用できる電子機器の一例について、説明する。
　電子機器は、例えば、表示装置と、アンテナ、バッテリ、筐体、カメラ、スピーカ、マイク、タッチセンサ、又は操作ボタンから選ばれた一以上と、を有する。
　また、電子機器は、二次電池を有していてもよく、非接触電力伝送を用いて、二次電池を充電することができると好ましい。
　二次電池としては、例えば、リチウムイオン二次電池（例えば、ゲル状電解質を用いるリチウムポリマー電池（リチウムイオンポリマー電池））、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池又は銀亜鉛電池が挙げられる。
　また、電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像、情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　電子機器の表示領域には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ又はそれ以上の解像度を有する映像を表示させることができる。
　電子機器としては、例えば、テレビジョン装置、ノート型のパーソナルコンピュータ、モニタ装置、デジタルサイネージ、パチンコ機、及びゲーム機といった比較的大きな画面を備える電子機器が挙げられる。また、電子機器としては、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末又は音響再生装置が挙げられる。
　電子機器は、家屋又はビルといった建物の内壁又は外壁が有する平面又は曲面に沿って組み込むことができる。また当該電子機器は、自動車等の内装または外装等が有する平面又は曲面に沿って組み込むことができる。
［携帯電話］
　図１０４Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
［ウェアラブル端末］
　図１０４Ｂは、ウェアラブル端末の一例である情報端末５９００の外観を示す図である。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、竜頭５９０４及びバンド５９０５を有する。
［情報端末］
　また、図１０４Ｃには、ノート型情報端末５３００が図示されている。図１０４Ｃに示すノート型情報端末５３００には、一例として、筐体５３３０ａに表示部５３３１が備えられ、筐体５３３０ｂにキーボード部５３５０が備えられている。
　なお、上述では、電子機器としてスマートフォン、ウェアラブル端末及びノート型情報端末を例として、それぞれ図１０４Ａ乃至図１０４Ｃに図示したが、スマートフォン、ウェアラブル端末、ノート型情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、ノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ用情報端末、及びワークステーションが挙げられる。
［カメラ］
　図１０４Ｄは、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３及びシャッターボタン８００４を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。ファインダー８１００は、筐体８１０１、表示部８１０２及びボタン８１０３を有する。
　なお、カメラ８０００は、レンズ８００６と筐体とが一体となっていてもよい。
　カメラ８０００は、シャッターボタン８００４を押す、又はタッチパネルとして機能する表示部８００２をタッチすることにより撮像することができる。
　筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、例えば、ストロボ装置を接続することができる。
　筐体８１０１は、カメラ８０００のマウントと係合するマウントにより、カメラ８０００に取り付けられている。ファインダー８１００はカメラ８０００から受信した映像を表示部８１０２に表示させることができる。
　ボタン８１０３は、電源ボタンとしての機能を有する。
　カメラ８０００の表示部８００２及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。なお、ファインダーが内蔵されたカメラ８０００であってもよい。
［ゲーム機］
　図１０４Ｅは、ゲーム機の一例である携帯ゲーム機５２００の外観を示す図である。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２及びボタン５２０３を有する。
　また、携帯ゲーム機５２００の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、及びヘッドマウントディスプレイに備えられる表示装置によって、出力することができる。
　携帯ゲーム機５２００に上記実施の形態で説明した表示装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　図１０４Ｅでは、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、据え置き型ゲーム機、娯楽施設（例えば、ゲームセンター及び遊園地）に設置されるアーケードゲーム機、及びスポーツ施設に設置されるバッティング練習用の投球マシンが挙げられる。
［テレビジョン装置］
　図１０４Ｆは、テレビジョン装置を示す斜視図である。テレビジョン装置９０００は、筐体９００２、表示部９００１、スピーカ９００３、操作キー９００５（例えば、電源スイッチ又は操作スイッチを含む）、接続端子９００６、及びセンサ９００７（例えば、力、変位、位置、速度、加速度、角速度、回転数、距離、光（例えば、可視光線又は不可視光線）、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動又はにおいを測定する機能を含むもの。又は、例えば、におい又は光を検知又は検出する機能を含むもの。）を有する。本発明の一態様の記憶装置は、テレビジョン装置に備えることができる。テレビジョン装置は、例えば、５０インチ以上又は１００インチ以上の表示部９００１を組み込むことが可能である。
　テレビジョン装置９０００に上記実施の形態で説明した表示装置を適用することによって、低消費電力のテレビジョン装置９０００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［移動体］
　本発明の一態様の表示装置は、移動体である自動車の運転席周辺に適用することもできる。
　図１０４Ｇは、自動車の室内におけるフロントガラス周辺を表す図である。図１０４Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメーター、タコメーター、走行距離、燃料計、ギア状態及び空調の設定から選ばれた一以上を表示することができる。また、表示パネルに表示される表示項目及びレイアウトは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様の表示装置は、例えば、表示パネル５７０１乃至表示パネル５７０４に適用できる。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、及び飛行体（例えば、ヘリコプター、無人航空機（ドローン）、飛行機及びロケット）も挙げることができ、これらの移動体に本発明の一態様の表示装置を適用することができる。
［電子看板］
　図１０４Ｈは、壁に取り付けが可能な電子看板（デジタルサイネージ）の例を示している。図１０４Ｈは、電子看板６２００が壁６２０１に取り付けられている様子を示している。本発明の一態様の表示装置は、例えば、電子看板６２００の表示部に適用することができる。また、電子看板６２００には、タッチパネルなどのインターフェースなどが設けられていてもよい。
　なお、上述では、電子看板の一例として、壁に取り付けが可能な電子機器の例を示しているが、電子看板の種類はこれに限定されない。例えば、電子看板としては、柱に取り付けるタイプ、地面に置くスタンドタイプ、又は建築物の屋上若しくは側壁に設置するタイプが挙げられる。
［ヘッドマウントディスプレイ］
　図１０４Ｉは、ヘッドマウントディスプレイである電子機器８３００の外観を示す図である。電子機器８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、頭部に装着する固定具８３０４ａと、一対のレンズ８３０５と、を有する。
　また、図１０４Ｉには図示していないが、電子機器８３００は、操作ボタン、又は電源ボタンといったインターフェースが備えられていてもよい。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示を行うこともできる。なお、表示部８３０２を１つ設ける構成に限らず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
　なお、表示部８３０２には、例えば、極めて精細度が高い表示装置を用いることが好ましい。表示部８３０２に精細度が高い表示装置を用いることによって、レンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
　また、電子機器である、ヘッドマウントディスプレイは、図１０４Ｉのようなゴーグル型のヘッドマウントディスプレイである電子機器８３００ではなく、グラス型のヘッドマウントディスプレイである電子機器の構成であってもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
ＭＣ：メモリセル、ＭＣＡ：メモリセル、ＭＣＢ：メモリセル、ＭＷ：トランジスタ、ＭＲ：トランジスタ、ＭＤ：トランジスタ、Ｃ１：容量素子、ＦＮ：ノード、ＷＷＬ：配線、ＷＢＬ：配線、ＣＬ：配線、ＳＬ：配線、ＲＢＬ：配線、ＷＬ：配線、Ｔ０１：時刻、Ｔ０２：時刻、Ｔ０３：時刻、Ｔ０４：時刻、Ｔ０５：時刻、Ｔ０６：時刻、Ｔ０７：時刻、Ｌ１：層、Ｌ２：層、ＭＥ１：導電体、ＭＥ１Ａ：導電膜、ＭＳ１：導電体、ＭＥ２：導電体、ＭＥ２Ｂ：導電膜、ＭＥ２Ｓ：導電体、ＭＥ３：導電体、ＭＥ３Ａ：導電膜、ＭＥ４：導電体、ＭＥ４Ａ：導電膜、ＭＥ４Ｂ：導電膜、ＭＥ４Ｓ：導電体、ＭＥ５：導電体、ＭＥ５Ａ：導電膜、ＭＥ６：導電体、ＭＥ６Ａ：導電膜、ＭＥ６Ｂ：導電膜、ＭＥ６Ｃ：導電膜、ＭＥ６Ｓ：導電体、ＭＥ７：導電体、ＭＥ７Ａ：導電膜、ＭＥ７Ｓ：導電体、ＭＥ８：導電体、ＭＥＰ：導電体、ＭＥＱ：導電体、ＭＴ３：導電体、ＭＴ３Ｂ：導電膜、ＭＢ３：導電体、ＭＢ３Ｂ：導電膜、ＩＳ１：絶縁体、ＩＳ２：絶縁体、ＩＳ２Ａ：絶縁膜、ＩＳ３：絶縁体、ＩＳ３Ａ：絶縁膜、ＩＳ４：絶縁体、ＩＳ４Ａ：絶縁膜、ＩＳ４Ｂ：絶縁膜、ＩＳ５：絶縁体、ＩＳ５Ａ：絶縁膜、ＩＳ６：絶縁体、ＩＳ６Ａ：絶縁膜、ＩＳ６Ｂ：絶縁膜、ＩＳ７：絶縁体、ＩＳ８：絶縁体、ＩＳＰ：絶縁体、ＩＢ１：絶縁体、ＩＢ３：絶縁体、ＩＢ５：絶縁体、ＧＩ１：絶縁体、ＧＩ２：絶縁体、ＳＣ１：半導体、ＳＣ１Ａ：半導体膜、ＳＣ２：半導体、ＳＣ２Ａ：半導体膜、ＫＫ１：開口、ＫＫ２：開口、ＫＫ３：開口、ＭＤＶ：記憶装置、ＭＤＶＡ：記憶装置、ＭＤＶＢ：記憶装置、ＷＢＤ：回路、ＷＷＤ：回路、ＣＳＤ：回路、ＣＳＥ：回路、ＲＢＤ：回路、ＷＤ：回路、ＢＤ：回路、ＣＡ：セルアレイ、ＰＯＮ１：信号、ＰＯＮ２：信号、ＡＤＤＲ：信号、ＢＷ：信号、ＣＥ：信号、ＧＷ：信号、ＣＬＫ：信号、ＷＡＫＥ：信号、ＷＤＡ：信号、ＲＤＡ：信号、ＢＬ：配線、ＤＳＰ：表示装置、ＣＩＲＬ：回路層、ＥＭＡ：表示領域、ＤＲＶＡ：駆動回路領域、ＭＥＭＡ：記憶回路領域、ＰＸ：画素回路、ＥＰ：発光部、ＤＰ：駆動部、Ｇ１：配線、Ｇ２：配線、ＤＬ：配線、ＡＮＯ：配線、ＶＣＯＭ：配線、Ｖ０：配線、１０：メモリセル、２２：ＰＳＷ、２３：ＰＳＷ、３１：周辺回路、３２：コントロール回路、３３：電圧生成回路、４１：周辺回路、４２：行デコーダ、４３：行ドライバ、４４：列デコーダ、４５：列ドライバ、４６：センスアンプ、４７：入力回路、４８：出力回路、５０：駆動回路層、６０：記憶層、６０＿１：記憶層、６０＿２：記憶層、６０＿３：記憶層、６０＿ｋ：記憶層、６０＿Ｎ：記憶層、１００：記憶装置、１３０：発光デバイス、３００：トランジスタ、３０１：基板、３１２：素子分離層、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３１７：絶縁体、３２０：絶縁体、３２１：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３３４：絶縁体、３３６：絶縁体、３３８：絶縁体、３４０：導電体、３５０ａ：導電体、３５０ｂ：導電体、５００Ａ：トランジスタ、５００Ｂ：トランジスタ、５００Ｃ：トランジスタ、６００：容量素子、７１０：半導体装置、７１５：駆動回路層、７１６：記憶層、７３５：半導体装置、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：ノート型情報端末、５３３０ａ：筐体、５３３０ｂ：筐体、５３３１：表示部、５３５０：キーボード部、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：竜頭、５９０５：バンド、６２００：電子看板、６２０１：壁、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５０９：制御装置、６６００：電子機器、６６１１：筐体、６６１２：キーボード、６６１３：ポインティングデバイス、６６１４：外部接続ポート、６６１５：表示部、６６１６：制御装置、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０５：二次電池、６８０７：制御装置、７０００：ストレージシステム、７００１：ホスト、７００１ｓｂ：サーバ、７００２：ストレージ制御回路、７００３：ストレージ、７００３ｍｄ：記憶装置、７００４：ストレージエリアネットワーク、８０００：カメラ、８００１：筐体、８００２：表示部、８００３：操作ボタン、８００４：シャッターボタン、８００６：レンズ、８１００：ファインダー、８１０１：筐体、８１０２：表示部、８１０３：ボタン、８３００：電子機器、８３０１：筐体、８３０２：表示部、８３０４：固定具、８３０４ａ：固定具、８３０５：レンズ、９０００：テレビジョン装置、９００１：表示部、９００２：筐体、９００３：スピーカ、９００６：接続端子、９００７：センサ

Claims (10)

  1. 　第１開口を含む第１層と、第２開口を含む第２層と、を有し、
    　前記第２層は、前記第１層の上方に位置し、
    　前記第１層は、第１導電体と、第２導電体と、第３導電体と、第４導電体と、第１絶縁体と、第２絶縁体と、第３絶縁体と、第４絶縁体と、第５絶縁体と、第１半導体と、を有し、
    　前記第２層は、第５導電体と、第６導電体と、第７導電体と、第６絶縁体と、第７絶縁体と、第２半導体と、を有し、
    　前記第１開口は、前記第１導電体の上方に位置し、
    　前記第１絶縁体は、前記第１導電体の上面と、前記第１開口の外側の側面と、に位置し、
    　前記第２導電体は、前記第１絶縁体の上面と、前記第１開口の外側の側面と、に位置し、
    　前記第２絶縁体は、前記第２導電体の上面と、前記第１開口の外側の側面と、に位置し、
    　前記第３導電体は、前記第２絶縁体の上面と、前記第１開口の外側の側面と、に位置し、
    　前記第３絶縁体は、前記第２絶縁体の上面と、前記第３導電体の側面と、に位置し、
    　前記第１半導体は、前記第１開口の内部において、前記第１導電体の上面と、前記第１絶縁体の側面と、前記第２導電体の側面と、前記第２絶縁体の側面と、前記第３導電体の側面と、に位置し、
    　前記第４絶縁体は、前記第３絶縁体の上面と、前記第３導電体の上面と、前記第１半導体の上面と、に位置し、
    　前記第４導電体は、前記第４絶縁体の上面のうち、前記第１開口の内部と、前記第１開口の上方に位置し、
    　前記第５絶縁体は、前記第４絶縁体の上方と、前記第４導電体の側面と、に位置し、
    　前記第５導電体は、前記第４導電体の上面と、前記第５絶縁体の上面と、に位置し、
    　前記第２開口は、前記第５導電体の上方に位置し、
    　前記第６絶縁体は、前記第５絶縁体の上面と、前記第５導電体の上面と、前記第２開口の外側の側面と、に位置し、
    　前記第６導電体は、前記第６絶縁体の上面と、前記第２開口の外側の側面と、に位置し、
    　前記第２半導体は、前記第２開口の内部において、前記第５導電体の上面と、前記第６絶縁体の側面と、前記第６導電体の側面と、に位置し、
    　前記第２半導体は、前記第２開口の外部において、前記第６導電体の上面に位置し、
    　前記第７絶縁体は、前記第６絶縁体の上面と、前記第６導電体の上面と、前記第２半導体の上面と、に位置し、
    　前記第７導電体は、前記第２開口の内部を含む、前記第７絶縁体の上面に位置する、
    　半導体装置。
  2. 　請求項１において、
    　前記第１半導体と、前記第２半導体と、のそれぞれは、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有し、
    　前記元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一又は複数である、
    　半導体装置。
  3. 　請求項２において、
    　前記第２開口の側面のテーパー角は、４５°以上９０°以下である、
    　半導体装置。
  4. 　請求項３において、
    　前記第１導電体と、前記第６導電体と、は第１方向に延在し、
    　前記第２導電体と、前記第３導電体と、前記第７導電体と、は第２方向に延在している、
    　半導体装置。
  5. 　第１開口を含む第１層と、第２開口を含む第２層と、を有し、
    　前記第２層は、前記第１層の上方に位置し、
    　前記第１層は、第１導電体と、第２導電体と、第３導電体と、第４導電体と、第１絶縁体と、第２絶縁体と、第３絶縁体と、第４絶縁体と、第５絶縁体と、第１半導体と、を有し、
    　前記第２層は、第６導電体と、第７導電体と、第６絶縁体と、第７絶縁体と、第２半導体と、を有し、
    　前記第１開口は、前記第１導電体の上方に位置し、
    　前記第１絶縁体は、前記第１導電体の上面と、前記第１開口の外側の側面と、に位置し、
    　前記第２導電体は、前記第１絶縁体の上面と、前記第１開口の外側の側面と、に位置し、
    　前記第２絶縁体は、前記第２導電体の上面と、前記第１開口の外側の側面と、に位置し、
    　前記第３導電体は、前記第２絶縁体の上面と、前記第１開口の外側の側面と、に位置し、
    　前記第３絶縁体は、前記第２絶縁体の上面と、前記第３導電体の側面と、に位置し、
    　前記第１半導体は、前記第１開口の内部において、前記第１導電体の上面と、前記第１絶縁体の側面と、前記第２導電体の側面と、前記第２絶縁体の側面と、前記第３導電体の側面と、に位置し、
    　前記第４絶縁体は、前記第３絶縁体の上面と、前記第３導電体の上面と、前記第１半導体の上面と、に位置し、
    　前記第４導電体は、前記第４絶縁体の上面のうち、前記第１開口の内部と、前記第１開口の上方に位置し、
    　前記第５絶縁体は、前記第４絶縁体の上方と、前記第４導電体の側面と、に位置し、
    　前記第２開口は、前記第４導電体の上方に位置し、
    　前記第６絶縁体は、前記第５絶縁体の上面と、前記第４導電体の上面と、前記第２開口の外側の側面と、に位置し、
    　前記第６導電体は、前記第６絶縁体の上面と、前記第２開口の外側の側面と、に位置し、
    　前記第２半導体は、前記第２開口の内部において、前記第４導電体の上面と、前記第６絶縁体の側面と、前記第６導電体の側面と、に位置し、
    　前記第２半導体は、前記第２開口の外部において、前記第６導電体の上面に位置し、
    　前記第７絶縁体は、前記第６絶縁体の上面と、前記第６導電体の上面と、前記第２半導体の上面と、に位置し、
    　前記第７導電体は、前記第２開口の内部を含む、前記第７絶縁体の上面に位置する、
    　半導体装置。
  6. 　請求項５において、
    　前記第１半導体と、前記第２半導体と、のそれぞれは、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有し、
    　前記元素Ｍは、アルミニウム、ガリウム、シリコン、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一又は複数である、
    　半導体装置。
  7. 　請求項６において、
    　前記第２開口の側面のテーパー角は、４５°以上９０°以下である、
    　半導体装置。
  8. 　請求項７において、
    　前記第１導電体と、前記第６導電体と、は第１方向に延在し、
    　前記第２導電体と、前記第３導電体と、前記第７導電体と、は第２方向に延在している、
    　半導体装置。
  9. 　請求項１乃至請求項８のいずれか一の半導体装置と、駆動回路と、を有し、
    　前記駆動回路は、前記半導体装置の下方に位置し、
    　前記駆動回路は、シリコンを含む半導体基板に形成され、
    　前記駆動回路は、チャネル形成領域に前記シリコンを含むトランジスタを有する、
    　記憶装置。
  10. 　請求項９の記憶装置と、筐体と、を有する、電子機器。
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