WO2024110830A1 - 半導体装置、表示装置、及び電子機器 - Google Patents

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WO2024110830A1
WO2024110830A1 PCT/IB2023/061666 IB2023061666W WO2024110830A1 WO 2024110830 A1 WO2024110830 A1 WO 2024110830A1 IB 2023061666 W IB2023061666 W IB 2023061666W WO 2024110830 A1 WO2024110830 A1 WO 2024110830A1
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transistor
terminal
conductor
circuit
electrically connected
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Inventor
山崎舜平
木村肇
井上達則
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株式会社半導体エネルギー研究所
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements

Definitions

  • One aspect of the present invention relates to a semiconductor device, a display device, and an electronic device.
  • one aspect of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification relates to an object, an operating method, or a manufacturing method.
  • one aspect of the present invention relates to a process, a machine, a manufacture, or a composition of matter. Therefore, more specifically, examples of the technical field of one aspect of the present invention disclosed in this specification include semiconductor devices, display devices, liquid crystal display devices, light-emitting devices, power storage devices, imaging devices, memory devices, signal processing devices, sensors, processors, electronic devices, systems, driving methods thereof, manufacturing methods thereof, or inspection methods thereof.
  • display devices for electronic devices for XR Extended Reality or Cross Reality
  • XR Extended Reality or Cross Reality
  • VR Virtual Reality
  • AR Augmented Reality
  • mobile phones e.g., smartphones
  • tablet information terminals e.g., smartphones
  • notebook PCs personal computers
  • display devices are being developed that have higher screen resolution, improved color reproducibility (NTSC ratio), smaller drive circuits, and reduced power consumption.
  • Patent Document 1 describes an invention for a pixel circuit that has a circuit that corrects the threshold voltage of the drive transistor.
  • Another example is a technology that uses transistors with oxide semiconductors as semiconductor thin films as switching elements included in pixel circuits of display devices.
  • Silicon-based semiconductor materials are widely known as semiconductor thin films that can be used in transistors.
  • oxide semiconductors have been attracting attention as materials other than silicon-based semiconductor materials.
  • oxide semiconductors not only oxides of single-component metals such as indium oxide and zinc oxide are known, but also oxides of multi-component metals.
  • IGZO In-Ga-Zn oxide
  • Patent Document 2 also discloses an invention in which a transistor containing IGZO in the active layer is used in the pixel circuit of a display device.
  • a display device is provided with a drive circuit, which is provided with various circuits.
  • a drive circuit that functions as a source driver is provided with a shift register circuit, a latch circuit, a source follower circuit, etc.
  • a transistor with a high driving frequency is provided in the shift register circuit.
  • a transistor with a high driving frequency can be manufactured by thinning the gate insulating film between the gate and the semiconductor layer including the channel formation region.
  • the transistor used in the source follower circuit is a transistor with high voltage resistance.
  • a transistor with high voltage resistance can be manufactured by thickening the gate insulating film.
  • the drive circuit When fabricating the drive circuit, it is preferable to fabricate the shift register circuit and the source follower circuit simultaneously from the standpoint of cost, number of processes, etc.
  • the optimal thicknesses of the gate insulating film of the transistors used in the shift register circuit and the source follower circuit are different, so when fabricating the shift register circuit and the source follower circuit simultaneously, it is necessary to consider a process for fabricating transistors with different gate insulating film thicknesses. Note that this fabrication of different transistors may apply not only to transistors in the drive circuit, but also to transistors included in the pixel circuit.
  • An object of one embodiment of the present invention is to provide a semiconductor device that operates stably.
  • An object of one embodiment of the present invention is to provide a semiconductor device with a high driving frequency.
  • an object of one embodiment of the present invention is to provide a highly reliable semiconductor device.
  • an object of one embodiment of the present invention is to provide a display device including the above-described semiconductor device.
  • an object of one embodiment of the present invention is to provide an electronic device including the above-described display device.
  • an object of one embodiment of the present invention is to provide a new semiconductor device, a new display device, or a new electronic device.
  • problems of one embodiment of the present invention are not limited to the problems listed above.
  • the problems listed above do not preclude the existence of other problems.
  • the other problems are problems not mentioned in this section, which will be described below. Problems not mentioned in this section can be derived by a person skilled in the art from the description in the specification or drawings, etc., and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention solves at least one of the problems listed above and other problems. Therefore, one embodiment of the present invention does not need to solve all of the problems listed above and other problems.
  • one aspect of the present invention is a semiconductor device having a transistor in which a gate electrode and a channel formation region are provided along the height direction.
  • the channel formation region is along the height direction, the source electrode and the drain electrode are located at different heights.
  • the thickness of the gate insulating film can be made different for each of the multiple transistors.
  • a first insulating film that becomes part of the gate insulating film and a second insulating film are stacked in each of the multiple transistors.
  • an etching process is performed so that the second insulating film is removed in the region that will become the gate insulating film.
  • the second insulating film remains in the region that will become the gate insulating film by the etching process. This makes it possible to create transistors with different gate insulating film thicknesses.
  • One aspect of the present invention is a semiconductor device including a shift register and a source follower circuit.
  • the shift register includes a first transistor
  • the source follower circuit includes a second transistor.
  • the first transistor and the second transistor include a first insulator.
  • the first transistor includes a first gate insulating film
  • the second transistor includes a second gate insulating film.
  • the first transistor includes a first channel formation region along a side surface of a first opening formed in the first insulator
  • the second transistor includes a second channel formation region along a side surface of a second opening formed in the first insulator.
  • the first gate insulating film is located above the first channel formation region in a plan view
  • the second gate insulating film is located above the second channel formation region in a plan view.
  • the second gate insulating film has a thickness greater than that of the first gate insulating film.
  • the first gate insulating film may have a second insulator
  • the second gate insulating film may have the second insulator and a third insulator. Note that it is preferable that the third insulator is located on the second insulator.
  • one aspect of the present invention may have a configuration in (2) above, further comprising a latch circuit.
  • the latch circuit comprises a third transistor, and it is preferable that the third transistor further comprises a third gate insulating film. It is also preferable that the third transistor comprises a third channel formation region along a side surface of the third opening formed in the first insulator. It is also preferable that the third gate insulating film is located above the third channel formation region in a plan view. It is also preferable that the third gate insulating film comprises the second insulator.
  • one aspect of the present invention may have a configuration in the above (3) that includes a level shifter circuit.
  • the level shifter circuit preferably includes a fourth transistor, and the fourth transistor preferably includes a fourth gate insulating film.
  • the fourth transistor preferably includes a fourth channel formation region along a side surface of the fourth opening formed in the first insulator.
  • the fourth gate insulating film is preferably located above the fourth channel formation region in a plan view.
  • the fourth gate insulating film preferably includes a second insulator and a third insulator.
  • each of the first to fourth channel formation regions may contain one or more elements selected from indium, zinc, and an element M.
  • the element M is one or more selected from aluminum, gallium, silicon, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, magnesium, and antimony.
  • a taper angle of each of side surfaces of the first to fourth openings may be greater than or equal to 70° and less than or equal to 110°.
  • one aspect of the present invention is a display device including the semiconductor device according to (6) above and a pixel circuit.
  • the pixel circuit includes a driving transistor, and the driving transistor includes a fifth gate insulating film.
  • the driving transistor includes a fifth channel formation region above the first insulator.
  • the fifth gate insulating film is located above the fifth channel formation region in a plan view.
  • the fifth gate insulating film includes a second insulator and a third insulator.
  • the fifth channel formation region may include one or more elements selected from indium, zinc, and an element M.
  • the pixel circuit may include a light-emitting device including an organic EL material.
  • Another embodiment of the present invention is an electronic device including the display device described in (9) above and a housing.
  • Another embodiment of the present invention is a semiconductor device including a first transistor, a second transistor, a third transistor, and a fourth transistor.
  • Each of the first to fourth transistors has a first conductor located below the first insulator and functioning as one of a source or a drain, a second conductor located above the first insulator and functioning as the other of a source or a drain, a semiconductor in contact with the side of an opening formed in the first insulator and in contact with the first conductor and the second conductor, a gate insulating film located on the semiconductor, and a gate electrode located on the gate insulating film.
  • the gate insulating films of the first and second transistors are thicker than the gate insulating films of the third and fourth transistors.
  • One of the first conductor or the second conductor of the first transistor is electrically connected to one of the first conductor or the second conductor of the second transistor. Also, one of the first conductor or the second conductor of the third transistor is electrically connected to one of the first conductor or the second conductor of the fourth transistor.
  • the gate insulating film of each of the first transistor and the second transistor may have the second insulator
  • the gate insulating film of each of the third transistor and the fourth transistor may have the second insulator and the third insulator.
  • the third insulator is located on the second insulator.
  • one aspect of the present invention may have a configuration according to (12) above, which includes a first circuit.
  • the first circuit preferably includes a first terminal, a second terminal, a third terminal, and a fourth terminal, and the first terminal is preferably electrically connected to the gate electrode of the first transistor, the second terminal is preferably electrically connected to the gate electrode of the second transistor, the third terminal is preferably electrically connected to the gate electrode of the third transistor, and the fourth terminal is preferably electrically connected to the gate electrode of the fourth transistor.
  • the first circuit preferably has a function of outputting one of a high-level potential or a low-level potential to each of the first terminal and the third terminal, and a function of outputting the other of the high-level potential or the low-level potential to each of the second terminal and the fourth terminal.
  • Another embodiment of the present invention is a semiconductor device including a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, a first capacitor, and a second capacitor.
  • Each of the first to sixth transistors has a first conductor located below the first insulator and functioning as one of a source or a drain, a second conductor located above the first insulator and functioning as the other of a source or a drain, a semiconductor in contact with the side of an opening formed in the first insulator and in contact with the first conductor and the second conductor, a gate insulating film located on the semiconductor, and a gate electrode located on the gate insulating film.
  • the gate insulating films of the first, second, and fifth transistors are thicker than the gate insulating films of the third, fourth, and sixth transistors.
  • One of the first conductor or the second conductor of the first transistor is electrically connected to one of the first conductor or the second conductor of the second transistor and one of the pair of terminals of the first capacitance element, and the gate electrode of the first transistor is electrically connected to one of the first conductor or the second conductor of the fifth transistor and the other of the pair of terminals of the first capacitance element.
  • one of the first conductor or the second conductor of the third transistor is electrically connected to one of the first conductor or the second conductor of the fourth transistor and one of the pair of terminals of the second capacitance element
  • the gate electrode of the third transistor is electrically connected to one of the first conductor or the second conductor of the sixth transistor and the other of the pair of terminals of the second capacitance element.
  • the other of the first conductor or the second conductor of the fifth transistor is electrically connected to the other of the first conductor or the second conductor of the sixth transistor.
  • the gate electrode of the second transistor is electrically connected to the gate electrode of the fourth transistor.
  • the gate insulating film of each of the first transistor, the second transistor, and the fifth transistor may have the second insulator
  • the gate insulating film of each of the third transistor, the fourth transistor, and the sixth transistor may have the second insulator and the third insulator.
  • the third insulator is located on the second insulator.
  • one aspect of the present invention may have a configuration according to (15) above, which includes a first circuit.
  • the first circuit preferably has a first terminal and a second terminal, and the first terminal is preferably electrically connected to the other of the first conductor or the second conductor of the fifth transistor and the other of the first conductor or the second conductor of the sixth transistor, and the second terminal is preferably electrically connected to a gate electrode of the second transistor and a gate electrode of the fourth transistor.
  • the first circuit preferably has a function of outputting one of a high-level potential or a low-level potential to the first terminal, and a function of outputting the other of the high-level potential or the low-level potential to the second terminal.
  • Another embodiment of the present invention is a semiconductor device including a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, a seventh transistor, an eighth transistor, a first capacitor, and a second capacitor.
  • Each of the first to eighth transistors has a first conductor located below the first insulator and functioning as one of a source or a drain, a second conductor located above the first insulator and functioning as the other of a source or a drain, a semiconductor in contact with the side of an opening formed in the first insulator and in contact with the first conductor and the second conductor, a gate insulating film located on the semiconductor, and a gate electrode located on the gate insulating film.
  • the gate insulating films of the first, second, fifth, and seventh transistors are thicker than the gate insulating films of the third, fourth, sixth, and eighth transistors.
  • One of the first conductor or the second conductor of the first transistor is electrically connected to one of the first conductor or the second conductor of the second transistor and one of the pair of terminals of the first capacitance element, and the gate electrode of the first transistor is electrically connected to one of the first conductor or the second conductor of the fifth transistor, the other of the pair of terminals of the first capacitance element, and one of the first conductor or the second conductor of the seventh transistor.
  • one of the first conductor or the second conductor of the third transistor is electrically connected to one of the first conductor or the second conductor of the fourth transistor and one of the pair of terminals of the second capacitance element
  • the gate electrode of the third transistor is electrically connected to one of the first conductor or the second conductor of the sixth transistor, the other of the pair of terminals of the second capacitance element, and one of the first conductor or the second conductor of the eighth transistor.
  • the other of the first conductor or the second conductor of the fifth transistor is electrically connected to the gate electrode of the fifth transistor, the other of the first conductor or the second conductor of the sixth transistor, and the gate electrode of the sixth transistor.
  • the gate electrode of the second transistor is electrically connected to the gate electrode of the fourth transistor.
  • the gate insulating film of each of the first transistor, the second transistor, the fifth transistor, and the seventh transistor may have the second insulator
  • the gate insulating film of each of the third transistor, the fourth transistor, the sixth transistor, and the eighth transistor may have the second insulator and the third insulator.
  • the third insulator is located on the second insulator.
  • one aspect of the present invention may have a configuration according to (18) above, which includes a first circuit.
  • the first circuit preferably has a first terminal and a second terminal, and the first terminal is preferably electrically connected to the other of the first conductor or the second conductor of the fifth transistor and the other of the first conductor or the second conductor of the sixth transistor, and the second terminal is preferably electrically connected to a gate electrode of the second transistor and a gate electrode of the fourth transistor.
  • the first circuit preferably has a function of outputting one of a high-level potential or a low-level potential to the first terminal, and a function of outputting the other of the high-level potential or the low-level potential to the second terminal.
  • Another embodiment of the present invention is a semiconductor device including a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, a ninth transistor, a first capacitor, and a second capacitor.
  • Each of the first to sixth transistors and the ninth transistor has a first conductor located below the first insulator and functioning as one of a source or a drain, a second conductor located above the first insulator and functioning as the other of a source or a drain, a semiconductor in contact with the side of an opening formed in the first insulator and in contact with the first conductor and the second conductor, a gate insulating film located on the semiconductor, and a gate electrode located on the gate insulating film.
  • the gate insulating films of the first, second, fifth, and ninth transistors are thicker than the gate insulating films of the third, fourth, and sixth transistors.
  • One of the first conductor or the second conductor of the first transistor is electrically connected to one of the first conductor or the second conductor of the second transistor and one of the pair of terminals of the first capacitance element, and the gate electrode of the first transistor is electrically connected to one of the first conductor or the second conductor of the fifth transistor, the other of the pair of terminals of the first capacitance element, and the gate electrode of the ninth transistor.
  • one of the first conductor or the second conductor of the third transistor is electrically connected to one of the first conductor or the second conductor of the fourth transistor and one of the pair of terminals of the second capacitance element
  • the gate electrode of the third transistor is electrically connected to one of the first conductor or the second conductor of the sixth transistor and the other of the pair of terminals of the second capacitance element
  • the other of the first conductor or the second conductor of the fifth transistor is electrically connected to the other of the first conductor or the second conductor of the sixth transistor and one of the first conductor or the second conductor of the ninth transistor.
  • the gate electrode of the second transistor is electrically connected to the gate electrode of the fourth transistor.
  • the gate insulating film of each of the first transistor, the second transistor, the fifth transistor, and the ninth transistor may have the second insulator
  • the gate insulating film of each of the third transistor, the fourth transistor, and the sixth transistor may have the second insulator and the third insulator.
  • the third insulator is located on the second insulator.
  • one aspect of the present invention may have a configuration according to (21) above, which includes a first circuit.
  • the first circuit preferably has a first terminal and a second terminal, and the first terminal is preferably electrically connected to the other of the first conductor or the second conductor of the fifth transistor and the other of the first conductor or the second conductor of the sixth transistor, and the second terminal is preferably electrically connected to a gate electrode of the second transistor and a gate electrode of the fourth transistor.
  • the first circuit preferably has a function of outputting one of a high-level potential or a low-level potential to the first terminal, and a function of outputting the other of the high-level potential or the low-level potential to the second terminal.
  • one embodiment of the present invention is a semiconductor device including a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, a seventh transistor, an eighth transistor, a first capacitor, and a second capacitor, and having a configuration different from that of (7) above.
  • Each of the first to eighth transistors has a first conductor located below the first insulator and functioning as one of a source or a drain, a second conductor located above the first insulator and functioning as the other of a source or a drain, a semiconductor in contact with the side of an opening formed in the first insulator and in contact with the first conductor and the second conductor, a gate insulating film located on the semiconductor, and a gate electrode located on the gate insulating film.
  • the gate insulating films of the first, second, fifth, and seventh transistors are thicker than the gate insulating films of the third, fourth, sixth, and eighth transistors.
  • One of the first conductor or the second conductor of the first transistor is electrically connected to one of the first conductor or the second conductor of the second transistor and one of the pair of terminals of the first capacitance element, and the gate electrode of the first transistor is electrically connected to one of the first conductor or the second conductor of the fifth transistor, the other of the pair of terminals of the first capacitance element, and one of the first conductor or the second conductor of the seventh transistor.
  • one of the first conductor or the second conductor of the third transistor is electrically connected to one of the first conductor or the second conductor of the fourth transistor and one of the pair of terminals of the second capacitance element
  • the gate electrode of the third transistor is electrically connected to one of the first conductor or the second conductor of the sixth transistor, the other of the pair of terminals of the second capacitance element, and one of the first conductor or the second conductor of the eighth transistor.
  • the gate electrode of the fifth transistor is electrically connected to the gate electrode of the sixth transistor.
  • the gate electrode of the second transistor is electrically connected to the gate electrode of the fourth transistor.
  • the gate insulating film of each of the first transistor, the second transistor, the fifth transistor, and the seventh transistor may have the second insulator
  • the gate insulating film of each of the third transistor, the fourth transistor, the sixth transistor, and the eighth transistor may have the second insulator and the third insulator.
  • the third insulator is located on the second insulator.
  • one embodiment of the present invention may have a configuration according to (24) above, which includes a first circuit.
  • the first circuit preferably has a first terminal and a second terminal, and the first terminal is preferably electrically connected to the gate electrode of the fifth transistor and the gate electrode of the sixth transistor, and the second terminal is preferably electrically connected to the gate electrode of the second transistor and the gate electrode of the fourth transistor.
  • the first circuit preferably has a function of outputting one of a high-level potential or a low-level potential to the first terminal, and a function of outputting the other of the high-level potential or the low-level potential to the second terminal.
  • a taper angle of a side surface of each opening may be greater than or equal to 70° and less than or equal to 110°.
  • the channel formation region included in each semiconductor may contain one or more elements selected from indium, zinc, and an element M.
  • the element M is one or more selected from aluminum, gallium, silicon, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, magnesium, and antimony.
  • Another embodiment of the present invention is a display device including a driver circuit including the semiconductor device described in (27) above and a display device.
  • the display portion may have a pixel circuit including any one of a light-emitting device including an organic EL material, a light-emitting device including an inorganic EL material, and a light-emitting diode.
  • Another embodiment of the present invention is an electronic device including the display device described in (29) above and a housing.
  • transistors with different gate insulating films can be provided in the same circuit or the same device. This makes it possible to provide a transistor with a high drive frequency and a transistor with high voltage resistance in the same circuit or the same device.
  • a semiconductor device that operates stably can be provided.
  • a semiconductor device with a high driving frequency can be provided.
  • a highly reliable semiconductor device can be provided.
  • a display device including the above-described semiconductor device can be provided.
  • an electronic device including the above-described display device can be provided.
  • a new semiconductor device, a new display device, or a new electronic device can be provided.
  • the effects of one embodiment of the present invention are not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are described below and are not mentioned in this section. Effects not mentioned in this section can be derived by a person skilled in the art from the description in the specification or drawings, etc., and can be extracted appropriately from these descriptions.
  • One embodiment of the present invention has at least one of the effects listed above and other effects. Therefore, one embodiment of the present invention may not have the effects listed above in some cases.
  • FIG. 1 is a block diagram showing an example of a display device.
  • FIG. 2A is a schematic plan view showing an example of a semiconductor device
  • FIGS. 2B to 2D are schematic cross-sectional views showing the example of the semiconductor device.
  • FIG. 3 is a block diagram showing an example of a semiconductor device.
  • FIG. 4 is a block diagram showing an example of a semiconductor device.
  • 5A and 5B are block diagrams illustrating an example of a semiconductor device.
  • 6A and 6B are circuit diagrams showing configuration examples of a semiconductor device.
  • FIG. 7 is a layout diagram showing a configuration example of a semiconductor device.
  • 8A and 8B are cross-sectional views showing configuration examples of a semiconductor device.
  • 9A and 9B are circuit diagrams showing configuration examples of a semiconductor device.
  • FIG. 1 is a block diagram showing an example of a display device.
  • FIG. 2A is a schematic plan view showing an example of a semiconductor device
  • FIGS. 2B to 2D are
  • FIG. 10 is a circuit diagram showing a configuration example of a semiconductor device.
  • 11A and 11B are circuit diagrams showing configuration examples of a semiconductor device.
  • 12A and 12B are circuit diagrams showing configuration examples of a semiconductor device.
  • FIG. 13 is a circuit diagram showing a configuration example of a semiconductor device.
  • 14A and 14B are circuit diagrams showing configuration examples of a semiconductor device.
  • 15A and 15B are circuit diagrams showing configuration examples of a semiconductor device.
  • FIG. 16 is a circuit diagram showing a configuration example of a semiconductor device.
  • 17A and 17B are circuit diagrams showing configuration examples of a semiconductor device.
  • 18A and 18B are circuit diagrams showing configuration examples of a semiconductor device.
  • 19A and 19B are circuit diagrams showing configuration examples of a semiconductor device.
  • 20A and 20B are circuit diagrams showing configuration examples of a semiconductor device.
  • 21A and 21B are circuit diagrams showing configuration examples of a semiconductor device.
  • 22A and 22B are circuit diagrams showing configuration examples of a semiconductor device.
  • FIG. 23 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 24 is a circuit diagram showing a configuration example of a semiconductor device.
  • 25A to 25E are circuit diagrams showing configuration examples of a semiconductor device.
  • 26A to 26C are circuit diagrams showing configuration examples of a semiconductor device.
  • FIG. 27A is a circuit diagram showing a configuration example of a semiconductor device
  • FIG. 27B is a timing chart showing an operation example of the semiconductor device.
  • FIG. 28 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 28 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 29A is a circuit diagram showing a configuration example of a semiconductor device
  • FIG. 29B is a timing chart showing an operation example of the semiconductor device.
  • 30A to 30D are circuit diagrams showing configuration examples of pixel circuits.
  • 31A and 31B are circuit diagrams showing configuration examples of pixel circuits.
  • 32A and 32B are circuit diagrams showing configuration examples of pixel circuits.
  • FIG. 33 is a circuit diagram showing a configuration example of a pixel circuit.
  • FIG. 34 is a circuit diagram showing a configuration example of a pixel circuit.
  • FIG. 35A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 35B to 35D are schematic cross-sectional views showing the example of the method for manufacturing a semiconductor device.
  • FIG. 35A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 35B to 35D are schematic cross-sectional views showing the example of the method for manufacturing a semiconductor device.
  • FIG. 36A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 36B to 36D are schematic cross-sectional views illustrating the example of the method for manufacturing a semiconductor device.
  • FIG. 37A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 37B to 37D are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 38A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 38B to 38D are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 38A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 38B to 38D are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 39A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 39B to 39D are schematic cross-sectional views illustrating the example of the method for manufacturing a semiconductor device.
  • FIG. 40A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 40B to 40D are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 41A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 41B to 41D are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 40A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 41B to 41D are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 42A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 42B to 42D are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 43A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 43B to 43D are schematic cross-sectional views showing the example of the method for manufacturing a semiconductor device.
  • FIG. 44A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 44B to 44D are schematic cross-sectional views showing the example of the method for manufacturing a semiconductor device.
  • FIG. 45A is a schematic plan view showing an example of a method for manufacturing a semiconductor device, and FIGS.
  • FIG. 45B to 45D are schematic cross-sectional views showing the example of the method for manufacturing a semiconductor device.
  • FIG. 46A is a schematic plan view showing an example of a semiconductor device
  • FIGS. 46B to 46D are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 47A is a schematic plan view showing an example of a semiconductor device
  • FIGS. 47B to 47D are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 48A is a schematic plan view showing an example of a semiconductor device
  • FIGS. 48B and 48C are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 49A is a schematic plan view showing an example of a semiconductor device, and FIGS.
  • FIG. 49B to 49D are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 50A is a schematic plan view showing an example of a semiconductor device
  • FIGS. 50B to 50D are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 51A is a schematic plan view showing an example of a semiconductor device
  • FIGS. 51B to 51D are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 52A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 52B to 52D are schematic cross-sectional views showing the example of a method for manufacturing a semiconductor device.
  • FIG. 53A is a schematic plan view showing an example of a method for manufacturing a semiconductor device, and FIGS.
  • FIG. 53B to 53D are schematic cross-sectional views showing the example of the method for manufacturing a semiconductor device.
  • FIG. 54A is a schematic plan view showing an example of a method for manufacturing a semiconductor device, and FIGS. 54B to 54D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 55A is a schematic plan view showing an example of a method for manufacturing a semiconductor device, and FIGS. 55B to 55D are schematic cross-sectional views showing the example of a method for manufacturing a semiconductor device.
  • FIG. 56A is a schematic plan view showing an example of a method for manufacturing a semiconductor device, and FIGS. 56B to 56D are schematic cross-sectional views showing the example of a method for manufacturing a semiconductor device.
  • FIG. 57A is a schematic plan view showing an example of a semiconductor device
  • FIGS. 57B to 57D are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 58A is a schematic plan view showing an example of a semiconductor device
  • FIGS. 58B to 58D are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 59A is a schematic plan view showing an example of a semiconductor device
  • FIGS. 59B to 59D are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 60A is a schematic plan view showing an example of a semiconductor device
  • FIGS. 60B to 60D are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 60A is a schematic plan view showing an example of a semiconductor device
  • FIGS. 60B to 60D are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 61A is a schematic plan view showing an example of a semiconductor device, and FIGS. 61B to 61D are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 62A is a schematic plan view showing an example of a semiconductor device, and FIGS. 62B to 62D are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 63A is a schematic plan view showing an example of a semiconductor device, and FIGS. 63B to 63D are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 64A is a schematic plan view showing an example of a semiconductor device, and FIGS. 64B to 64D are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 64A is a schematic plan view showing an example of a semiconductor device, and FIGS. 64B to 64D are schematic cross-sectional views showing an example of the semiconductor device.
  • FIG. 65A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 65B to 65D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 66A is a plan view schematic diagram showing an example of a method for manufacturing a semiconductor device
  • FIGS. 66B to 66D are cross-sectional views schematic diagrams showing an example of a method for manufacturing a semiconductor device.
  • FIG. 67A is a plan view schematic diagram showing an example of a method for manufacturing a semiconductor device
  • FIGS. 67B to 67D are cross-sectional views schematic diagrams showing an example of a method for manufacturing a semiconductor device.
  • FIG. 67A is a plan view schematic diagram showing an example of a method for manufacturing a semiconductor device
  • FIGS. 67B to 67D are cross-sectional views schematic diagrams showing an example of a method for manufacturing a semiconductor device.
  • FIG. 68A is a plan view schematic diagram showing an example of a method for manufacturing a semiconductor device
  • FIGS. 68B to 68D are cross-sectional views schematic diagrams showing an example of a method for manufacturing a semiconductor device.
  • FIG. 69A is a plan view schematic diagram showing an example of a method for manufacturing a semiconductor device
  • FIGS. 69B to 69D are cross-sectional views schematic diagrams showing an example of a method for manufacturing a semiconductor device.
  • FIG. 70A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 70B to 70D are schematic cross-sectional views showing the example of a method for manufacturing a semiconductor device.
  • FIG. 70A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 70B to 70D are schematic cross-sectional views showing the example of a method for manufacturing a semiconductor device.
  • FIG. 70A is a schematic plan view showing an example of a method for
  • FIG. 71A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 71B to 71D are schematic cross-sectional views showing the example of the method for manufacturing a semiconductor device.
  • FIG. 72A is a schematic plan view illustrating an example of a method for manufacturing a semiconductor device
  • FIGS. 72B to 72D are schematic cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
  • FIG. 73A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 73B to 73D are schematic cross-sectional views showing the example of the method for manufacturing a semiconductor device.
  • FIG. 74A is a schematic plan view showing an example of a semiconductor device
  • FIGS. 71B to 71D are schematic cross-sectional views showing the example of the method for manufacturing a semiconductor device.
  • FIG. 74B to 74D are schematic cross-sectional views showing an example of the semiconductor device.
  • 75A and 75B are schematic perspective views showing a configuration example of a display device.
  • FIG. 76 is a block diagram showing an example of the configuration of a display device.
  • FIG. 77 is a schematic cross-sectional view showing a configuration example of a display device.
  • 78A to 78C are schematic cross-sectional views showing configuration examples of a display device.
  • FIG. 79 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 80 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 81 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 82 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 83 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 84 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 85 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 86 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 87 is a schematic cross-sectional view showing a configuration example of a display device.
  • 88A and 88B are diagrams showing a configuration example of a display module.
  • 89A to 89I are perspective views showing an example of an electronic device.
  • FIG. 90A is a schematic perspective view illustrating a configuration example of a memory device
  • FIG. 90B is a block diagram illustrating a configuration example of a semiconductor device
  • FIG. 91 is a block diagram illustrating an example of the configuration of a storage device
  • 92A and 92B are diagrams showing an example of an electronic component
  • 93A and 93B are diagrams showing an example of electronic equipment
  • FIGS. 93C to 93E are diagrams showing an example of a mainframe computer.
  • FIG. 94 is a diagram showing an example of space equipment.
  • FIG. 95 is a diagram illustrating an example of a storage system applicable to a data center.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (for example, a transistor, a diode, and a photodiode), or a device having such a circuit.
  • a semiconductor device also refers to any device that can function by utilizing semiconductor characteristics.
  • An example of a semiconductor device is an integrated circuit.
  • Another example of a semiconductor device is a chip equipped with an integrated circuit, and another example of a semiconductor device is an electronic component that houses a chip in a package.
  • a memory device, a display device, a light-emitting device, a lighting device, and an electronic device may themselves be semiconductor devices, or may have a semiconductor device.
  • X and Y are connected, it is assumed that the following cases are disclosed in this specification: when X and Y are electrically connected, when X and Y are functionally connected, and when X and Y are directly connected. Therefore, it is not limited to a specific connection relationship, for example, a connection relationship shown in a figure or text, and it is assumed that a connection relationship other than that shown in a figure or text is also disclosed in the figure or text.
  • X and Y are assumed to be objects (for example, a device, an element, a circuit, wiring, an electrode, a terminal, a conductive film, or a layer).
  • one or more elements e.g., switches, transistors, capacitive elements, inductors, resistive elements, diodes, display devices, light-emitting devices, and loads
  • the switch has a function that allows it to be controlled to be turned on and off. In other words, the switch has a function of being in a conductive state (on state) or a non-conductive state (off state), and controls whether or not a current flows.
  • a transistor if there is a connection between X and Y via the drain and source of the transistor, it is specified that X and Y are electrically connected.
  • a capacitive element is placed between X and Y, it may or may not be specified that X and Y are electrically connected.
  • a capacitive element is placed between X and Y, it may not be specified that X and Y are electrically connected.
  • an analog circuit if a capacitive element is placed between X and Y, it may be specified that X and Y are electrically connected.
  • one or more circuits that enable the functional connection between X and Y for example, logic circuits (for example, inverters, NAND circuits, and NOR circuits), signal conversion circuits (for example, digital-analog conversion circuits, analog-digital conversion circuits, and gamma correction circuits), potential level conversion circuits (for example, power supply circuits such as step-up circuits or step-down circuits, and level shifter circuits that change the potential level of a signal), voltage sources, current sources, switching circuits, amplifier circuits (for example, circuits that can increase the signal amplitude or current amount, operational amplifiers, differential amplifier circuits, source follower circuits, and buffer circuits), signal generation circuits, memory circuits, and control circuits) can be connected between X and Y.
  • logic circuits for example, inverters, NAND circuits, and NOR circuits
  • signal conversion circuits for example, digital-analog conversion circuits, analog-digital conversion circuits, and gamma correction circuits
  • X, Y, the source (sometimes referred to as one of the first terminal or the second terminal) and the drain (sometimes referred to as the other of the first terminal or the second terminal) of the transistor are electrically connected to each other, and are electrically connected in the order of X, the source of the transistor, the drain of the transistor, and Y.”
  • X, Y, the source of the transistor, the drain of the transistor, and Y are electrically connected in this order.
  • X is electrically connected to Y through the source and drain of the transistor, and X, the source of the transistor, the drain of the transistor, and Y are provided in this connection order.”
  • X and Y are assumed to be objects (for example, a device, an element, a circuit, wiring, an electrode, a terminal, a conductive film, or a layer).
  • one component may have the functions of multiple components.
  • one conductive film has both the functions of wiring and the function of an electrode. Therefore, in this specification, the term "electrically connected" also includes such cases where one conductive film has the functions of multiple components.
  • the term “resistance element” may be, for example, a circuit element having a resistance value higher than 0 ⁇ , or a wiring having a resistance value higher than 0 ⁇ . Therefore, in this specification, the term “resistance element” includes a wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, or a coil. Therefore, the term “resistance element” may be rephrased as “resistance”, “load”, or “region having a resistance value”. Conversely, the term “resistance”, “load”, or “region having a resistance value” may be rephrased as “resistance element”.
  • the resistance value may be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and even more preferably 10 m ⁇ or more and 1 ⁇ or less. In addition, it may be, for example, 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • a “capacitive element” can be, for example, a circuit element having a capacitance value higher than 0F, a region of a wiring having a capacitance value higher than 0F, a parasitic capacitance, or a gate capacitance of a transistor.
  • the terms “capacitive element”, “parasitic capacitance”, and “gate capacitance” can sometimes be replaced with the term “capacitance”.
  • the term “capacitance” can sometimes be replaced with the term “capacitive element”, “parasitic capacitance”, or “gate capacitance”.
  • a “capacitive element” (including a “capacitive element” with three or more terminals) is configured to include an insulator and a pair of conductors sandwiching the insulator. Therefore, the term “pair of conductors" in a “capacitive element” can be replaced with “pair of electrodes", “pair of conductive regions", “pair of regions”, or “pair of terminals”. In addition, the terms “one of the pair of terminals” and “the other of the pair of terminals” may be referred to as a first terminal and a second terminal, respectively.
  • the value of the electrostatic capacitance can be, for example, 0.05 fF or more and 10 pF or less. In addition, it may be, for example, 1 pF or more and 10 ⁇ F or less.
  • a transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as a source or a drain are input/output terminals of the transistor.
  • One of the two input/output terminals becomes a source and the other becomes a drain depending on the conductivity type of the transistor (e.g., n-channel type, p-channel type) and the level of the potential applied to the three terminals of the transistor.
  • the terms source and drain may be interchangeable.
  • the terms “one of the source or drain” (or the first electrode or the first terminal) and “the other of the source or drain” (or the second electrode or the second terminal) are used.
  • a backgate may be included in addition to the three terminals described above.
  • one of the gate or the backgate of the transistor may be referred to as the first gate
  • the other of the gate or the backgate of the transistor may be referred to as the second gate.
  • the terms “gate” and “backgate” may be interchangeable.
  • each gate may be referred to as a first gate, a second gate, a third gate, etc.
  • a transistor having a multi-gate structure with two or more gate electrodes can be used as an example of a transistor.
  • the channel formation regions are connected in series, resulting in a structure in which multiple transistors are connected in series. Therefore, the multi-gate structure can reduce the off-current and improve the withstand voltage of the transistor (improve reliability).
  • the multi-gate structure even if the voltage between the drain and source changes when operating in the saturation region, the current between the drain and source does not change much, and a voltage-current characteristic with a flat slope can be obtained. By using voltage-current characteristics with a flat slope, an ideal current source circuit or an active load with a very high resistance value can be realized. As a result, a differential circuit or a current mirror circuit with good characteristics can be realized.
  • the circuit element may have multiple circuit elements.
  • this includes the case where two or more resistors are electrically connected in series.
  • a single capacitance element is shown on a circuit diagram, this includes the case where two or more capacitance elements are electrically connected in parallel.
  • a single transistor is shown on a circuit diagram, this includes the case where two or more transistors are electrically connected in series and the gates of each transistor are electrically connected to each other.
  • a single switch is shown on a circuit diagram, this includes the case where the switch has two or more transistors, the two or more transistors are electrically connected in series or in parallel, and the gates of each transistor are electrically connected to each other.
  • a node can be referred to as a terminal, wiring, electrode, conductive layer, conductor, or impurity region depending on the circuit configuration and device structure. Also, a terminal, wiring, etc. can be referred to as a node.
  • Voltage refers to the potential difference from a reference potential, and if the reference potential is the ground potential, for example, then “voltage” can be used interchangeably as “potential.” Note that ground potential does not necessarily mean 0V. Potential is relative, and as the reference potential changes, the potential applied to wiring, the potential applied to circuits, etc., and the potential output from circuits, etc. also change.
  • the terms “high-level potential” and “low-level potential” do not mean any specific potential. For example, if two wirings are both described as “functioning as wirings that supply a high-level potential,” the high-level potentials provided by both wirings do not have to be equal to each other. Similarly, if two wirings are both described as “functioning as wirings that supply a low-level potential,” the low-level potentials provided by both wirings do not have to be equal to each other.
  • current refers to the phenomenon of charge transfer (electrical conduction), and for example, the statement “electrical conduction of a positively charged body is occurring” can be rephrased as “electrical conduction of a negatively charged body is occurring in the opposite direction.” Therefore, in this specification, unless otherwise specified, “current” refers to the phenomenon of charge transfer (electrical conduction) accompanying the movement of carriers. Examples of carriers here include electrons, holes, anions, cations, and complex ions, and the carriers differ depending on the system through which the current flows (for example, semiconductors, metals, electrolytes, and vacuums). Furthermore, the "direction of current” in wiring, etc. is the direction in which positively charged carriers move, and is expressed as a positive current amount.
  • the direction in which negatively charged carriers move is the opposite direction to the current direction, and is expressed as a negative current amount. Therefore, in this specification, etc., unless otherwise specified regarding the positive/negative (or current direction) of the current, the statement “current flows from element A to element B” can be rephrased as “current flows from element B to element A.” Additionally, the statement “current is input to element A” can be rephrased as "current is output from element A.”
  • ordinal numbers such as “first,” “second,” and “third” are used to avoid confusion between components. Therefore, they do not limit the number of components. Furthermore, they do not limit the order of the components. For example, a component referred to as “first” in one embodiment of this specification may be a component referred to as “second” in another embodiment or in the claims. Also, for example, a component referred to as “first” in one embodiment of this specification may be omitted in another embodiment or in the claims.
  • the words “above” and “below” indicating position may be used for convenience in explaining the positional relationship between components with reference to the drawings. Furthermore, the positional relationship between components changes as appropriate depending on the direction in which each configuration is depicted. Therefore, it is not limited to the words explained in the specification, but can be rephrased appropriately depending on the situation. For example, the expression “insulator located on the upper surface of a conductor” can be rephrased as “insulator located on the lower surface of a conductor” by rotating the orientation of the drawing shown by 180 degrees.
  • the terms “above” and “below” do not limit the positional relationship of components to being directly above or below and in direct contact.
  • the expression “electrode B on insulating layer A” does not require that electrode B be formed in direct contact with insulating layer A, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • the expression “electrode B above insulating layer A” does not require that electrode B be formed in direct contact with insulating layer A, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • the expression “electrode B below insulating layer A” does not require that electrode B be formed in direct contact below insulating layer A, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • the terms “row” and “column” may be used to explain components arranged in a matrix and their relative positions. Furthermore, the relative positions of the components change as appropriate depending on the direction in which each configuration is depicted. Therefore, the terms are not limited to those described in the specification, and can be rephrased appropriately depending on the situation. For example, the expression “row direction” can sometimes be rephrased as “column direction” by rotating the orientation of the drawing shown by 90 degrees.
  • the terms “film” and “layer” can be interchanged depending on the situation.
  • the term “conductive layer” may be changed to the term “conductive film”.
  • the term “insulating film” may be changed to the term “insulating layer”.
  • the term “insulating layer” or “insulating film” may be changed to the term "insulator”.
  • electrode used in this specification and the like do not limit the functions of these components.
  • an “electrode” may be used as a part of a “wiring,” and vice versa.
  • the terms “electrode” and “wiring” include cases where multiple “electrodes” or “wirings” are formed integrally.
  • a “terminal” may be used as a part of a “wiring” or “electrode,” and vice versa.
  • terminal includes cases where one or more selected from “electrode,” “wiring,” and “terminal” are formed integrally.
  • an “electrode” can be a part of a “wiring” or “terminal,” and, for example, a “terminal” can be a part of a “wiring” or “electrode.”
  • the terms “electrode,” “wiring,” and “terminal” may be replaced with the term “region” depending on the circumstances.
  • the terms “wiring”, “signal line” and “power line” can be interchanged depending on the situation.
  • the term “wiring” can be changed to "signal line”.
  • the term “wiring” can be changed to "power line”.
  • the opposite is also true, and terms such as “signal line” or “power line” can be changed to "wiring”.
  • the term “power line” can be changed to "signal line”.
  • the opposite is also true, and terms such as “signal line” can be changed to "power line”.
  • the term “potential” applied to the wiring can be changed to "signal” depending on the situation. The opposite is also true, and the term “signal” can be changed to “potential”.
  • a timing chart may be used to explain the operation method of a semiconductor device.
  • the timing chart used in this specification shows an ideal operation example, and the period, the magnitude of a signal (e.g., potential or current), and the timing described in the timing chart are not limited unless otherwise specified.
  • the timing chart described in this specification may change the magnitude and timing of a signal (e.g., potential or current) input to each wiring (including a node) in the timing chart depending on the situation. For example, even if two periods are described at equal intervals in the timing chart, the lengths of the two periods may be different from each other. In addition, for example, even if one period is described as long and the other period is described as short, the lengths of both periods may be equal, or one period may be short and the other period may be long.
  • metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, when a metal oxide is included in the channel formation region of a transistor, the metal oxide may be referred to as an oxide semiconductor. In other words, when a metal oxide can constitute the channel formation region of a transistor having at least one of an amplification function, a rectification function, and a switching function, the metal oxide can be referred to as a metal oxide semiconductor. In addition, when an OS transistor is described, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • metal oxides containing nitrogen may also be collectively referred to as metal oxides.
  • Metal oxides containing nitrogen may also be referred to as metal oxynitrides.
  • impurities in a semiconductor refer to, for example, anything other than the main component that constitutes the semiconductor layer.
  • an element with a concentration of less than 0.1 atomic % is an impurity.
  • the inclusion of impurities may cause one or more of the following: an increase in the defect level density of the semiconductor, a decrease in carrier mobility, and a decrease in crystallinity.
  • impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and transition metals other than the main components, and in particular, for example, hydrogen (also included in water), lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • a switch refers to a device that can be in a conductive state (on state) or a non-conductive state (off state) and has the function of controlling whether or not a current flows.
  • a switch refers to a device that has the function of selecting and switching the path through which a current flows. For this reason, a switch may have two or more terminals through which a current flows, in addition to a control terminal.
  • an electrical switch, a mechanical switch, etc. can be used.
  • the switch may be anything that can control a current, and is not limited to a specific type.
  • Examples of electrical switches include transistors (e.g., bipolar transistors, MOS transistors, etc.), diodes (e.g., PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes, and diode-connected transistors), or logic circuits that combine these.
  • transistors e.g., bipolar transistors, MOS transistors, etc.
  • diodes e.g., PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes, and diode-connected transistors
  • the "conductive state" of the transistor refers to, for example, a state in which the source electrode and drain electrode of the transistor can be considered to be electrically shorted, or a state in which a current can flow between the source electrode and drain electrode.
  • the "non-conductive state" of the transistor refers to a state in which the source electrode and drain electrode of the transistor can be considered to be electrically cut off.
  • the polarity (conductivity type) of the transistor is not particularly limited.
  • a mechanical switch is a switch that uses MEMS (microelectromechanical systems) technology.
  • MEMS microelectromechanical systems
  • This switch has an electrode that can be moved mechanically, and the movement of the electrode controls whether the switch is conductive or non-conductive.
  • a device fabricated using a metal mask or an FMM may be referred to as a device with an MM (metal mask) structure.
  • a device fabricated without using a metal mask or an FMM may be referred to as a device with an MML (metal maskless) structure.
  • a structure in which different light-emitting layers are made for each color light-emitting device (here, blue (B), green (G), and red (R)) or the light-emitting layers are painted differently may be referred to as an SBS (Side By Side) structure.
  • SBS Side By Side
  • a light-emitting device that can emit white light may be referred to as a white light-emitting device.
  • a white light-emitting device can be combined with a colored layer (e.g., a color filter) to form a full-color display device.
  • Light-emitting devices can be broadly divided into single-structure and tandem-structure devices.
  • a single-structure device has one light-emitting unit between a pair of electrodes, and the light-emitting unit preferably includes one or more light-emitting layers.
  • light-emitting layers can be selected such that the emission colors of the two light-emitting layers are complementary to each other. For example, by making the emission color of the first light-emitting layer and the emission color of the second light-emitting layer complementary to each other, a configuration can be obtained in which the light-emitting device as a whole emits white light.
  • the light-emitting device as a whole can emit white light by combining the emission colors of the three or more light-emitting layers.
  • a device with a tandem structure has two or more light-emitting units between a pair of electrodes, and each light-emitting unit preferably includes one or more light-emitting layers.
  • each light-emitting unit preferably includes one or more light-emitting layers.
  • light from the light-emitting layers of the multiple light-emitting units may be combined to obtain white light emission.
  • the structure for obtaining white light emission is the same as that of the single structure.
  • the light-emitting device with an SBS structure can reduce power consumption compared to the white light-emitting device. If you want to keep power consumption low, it is preferable to use a light-emitting device with an SBS structure.
  • the manufacturing process of a white light-emitting device is simpler than that of a light-emitting device with an SBS structure, so it is preferable because the manufacturing cost can be reduced or the manufacturing yield can be increased.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, it also includes cases where the angle is -5° or more and 5° or less.
  • substantially parallel or “roughly parallel” refers to a state in which two straight lines are arranged at an angle of -20° or more and 20° or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, it also includes cases where the angle is 85° or more and 95° or less.
  • substantially perpendicular or “approximately perpendicular” refers to a state in which two straight lines are arranged at an angle of 70° or more and 110° or less.
  • the content described in one embodiment can be applied to, combined with, or substituted for at least one of the content described in another embodiment (or even a part of the content) and the content described in one or more other embodiments (or even a part of the content).
  • a figure (or a part thereof) described in one embodiment can be combined with another part of that figure, another figure (or a part thereof) described in that embodiment, and/or one or more figures (or a part thereof) described in another embodiment or embodiments, thereby constituting even more figures.
  • an identification reference number such as “_1”, “[n]”, “[m,n]” may be added to the reference number.
  • an identification reference number such as “_1”, “[n]”, “[m,n]” is added to a reference number in a drawing, etc., when it is not necessary to distinguish between them in this specification, the identification reference number may not be added.
  • Example of the configuration of the display device> 1 is a schematic diagram showing an example of a display device DSP according to an embodiment of the present invention.
  • the display device DSP includes, as an example, a pixel array PXA, a driving circuit GD, a driving circuit SD, a protection circuit PRT, and a driving circuit TSD provided on a substrate BS.
  • the substrate BS functions as a support for providing the pixel array PXA, the drive circuit GD, the drive circuit SD, the protection circuit PRT, and the drive circuit TSD, as an example.
  • Some or all of the circuits listed above may be formed directly on the substrate BS, or may be mounted on the substrate BS using a COG (chip on glass) method or the like.
  • Some or all of the circuits listed above may be mounted on an FPC (flexible printed circuit) electrically connected to the substrate BS using a COF (chip on film) method or the like.
  • a semiconductor substrate for example, a single crystal substrate made of silicon or germanium
  • the substrate BS can be used as the substrate BS.
  • the substrate BS include SOI (Silicon On Insulator) substrates, glass substrates, quartz substrates, plastic substrates, sapphire glass substrates, metal substrates, stainless steel substrates, substrates with stainless steel foil, tungsten substrates, substrates with tungsten foil, flexible substrates, laminated films, paper containing fibrous materials, or base films.
  • SOI Silicon On Insulator
  • glass substrates include barium borosilicate glass, aluminoborosilicate glass, or soda lime glass.
  • Examples of flexible substrates, laminated films, and base films include plastics such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), or polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyethersulfone
  • PTFE polytetrafluoroethylene
  • Another example is synthetic resin such as acrylic resin.
  • polypropylene, polyester, polyvinyl fluoride, or polyvinyl chloride can be used.
  • polyamide, polyimide, aramid, epoxy resin, inorganic vapor deposition film, or paper can be used. If the manufacturing process of the display device DSP includes a heat treatment, it is preferable to select a material with high heat resistance for the substrate BS.
  • the pixel array PXA has, as an example, a plurality of pixel circuits PX.
  • the plurality of pixel circuits PX are arranged in an array in the pixel array PXA.
  • the pixel array PXA has a plurality of pixel circuits PX arranged in any one of a matrix arrangement, a stripe arrangement, an S-stripe arrangement, a delta arrangement, a Bayer arrangement, a Pentile arrangement, etc.
  • the pixel circuit PX located in the i-th row and j-th column (i is an integer of 1 or more, and j is an integer of 1 or more) is represented as pixel circuit PX[i, j].
  • the pixel array PXA may have only one pixel circuit PX instead of multiple ones.
  • the multiple pixel circuits PX have the function of, for example, acquiring an image signal transmitted from a drive circuit SD described below, and emitting light of an intensity according to the image signal.
  • one pixel circuit PX may include two or more sub-pixel circuits.
  • the number of sub-pixel circuits included in one pixel circuit PX and the color of light emitted may be determined so that the light emitted by each of the multiple sub-pixel circuits is combined to produce white light.
  • the entire pixel circuit PX can be a circuit capable of emitting white light.
  • the screen resolution of the display device DSP is determined according to the number of pixel circuits PX included in the pixel array PXA. For example, if the screen resolution of the display device DSP is 8K4K, the number of pixel circuits PX included in the pixel array PXA is 7680 x 4320. Furthermore, if the pixel circuit PX includes three sub-pixel circuits, for example, red (R), green (G) and blue (B), the total number of the sub-pixel circuits included in the pixel array PXA is 7680 x 4320 x 3.
  • the screen resolution of the display device DSP may be SD (the number of pixel circuits PX is 720 x 480), HD (the number of pixel circuits PX is 1280 x 720), FHD (the number of pixel circuits PX is 1920 x 1080), or 4K2K (the number of pixel circuits PX is 3840 x 2160). Furthermore, the screen resolution of the display device DSP is not limited to the above and may be determined arbitrarily during the design stage of the display device DSP.
  • the diagonal size of the display area (pixel array PXA, as an example) of the display device DSP can be determined by the electronic device equipped with the display device DSP.
  • the diagonal size of the display area may be 20 inches or more, 30 inches or more, 60 inches or more, or 100 inches or more.
  • the diagonal size of the display area may be 3 inches or more and 13 inches or less.
  • the diagonal size may be, as an example, 10 inches or less, 5 inches or less, 1.5 inches or less, or 1 inch or less.
  • the resolution of the display area of the display device DSP (sometimes called pixel density) is determined by the screen resolution and diagonal size described above.
  • the resolution of the display area of the display device DSP is preferably 50 ppi or more, more preferably 100 ppi or more, and even more preferably 150 ppi or more.
  • the resolution of the display area of the display device DSP is preferably 200 ppi or more, more preferably 400 ppi or more, and even more preferably 800 ppi or more.
  • the resolution of the display area of the display device DSP is preferably 1000 ppi or more, more preferably 2000 ppi or more, and even more preferably 4000 ppi or more.
  • the screen ratio (aspect ratio) of the display area (pixel array PXA, as an example) of the display device DSP there is no particular limitation on the screen ratio (aspect ratio) of the display area (pixel array PXA, as an example) of the display device DSP.
  • the display area can accommodate various screen ratios such as 1:1 (square), 4:3, 16:9, 16:10, 21:9, and 32:9.
  • the drive circuit GD functions, for example, as a gate driver circuit for selecting a pixel circuit PX included in the pixel array PXA to which an image signal is to be written.
  • the drive circuit SD functions as a source driver circuit for transmitting image signals to the pixel circuits PX included in the pixel array PXA.
  • the pixel circuit PX[i,j] is, for example, electrically connected to the drive circuit GD via the wiring GLS[i]. Also, the pixel circuit PX[i,j] is, for example, electrically connected to the drive circuit SD via the wiring SLS[j].
  • the wiring GLS[i] functions as a wiring for transmitting a selection signal for driving the pixel circuit PX[i,j] from the driving circuit GD to the pixel circuit PX[i,j].
  • the wiring SLS[j] functions as a wiring for transmitting an image signal from the drive circuit SD to the pixel circuit PX[i,j] to display an image in the pixel circuit PX[i,j].
  • the wiring GLS[i] may be a single wiring or a wiring group consisting of multiple wirings.
  • the wiring SLS[j] may be a single wiring or a wiring group consisting of multiple wirings.
  • the drive circuit TSD functions as a circuit for driving a touch sensor provided in an area overlapping the pixel array PXA in a planar view. Note that if a touch sensor is not provided in that area, the display device DSP does not need to be provided with a drive circuit TSD.
  • the protection circuit PRT is electrically connected to the wiring GLS[i] and another wiring.
  • the protection circuit PRT has a function of bringing the wiring GLS[i] and the other wiring into a conductive state, thereby keeping the potential of the wiring GLS[i] within a predetermined range.
  • the protection circuit PRT may be electrically connected to the wiring SLS[j] and another wiring.
  • the protection circuit PRT has a function of, for example, when a potential outside a predetermined range is applied to the wiring SLS[j], bringing the wiring SLS[j] and the other wiring into a conductive state, thereby keeping the potential of the wiring SLS[j] within a predetermined range.
  • the pixel array PXA, the drive circuit GD, the drive circuit SD, the protection circuit PRT, and the drive circuit TSD included in the display device DSP described above each have a transistor, as an example. Since the characteristics of a transistor are determined by the film thickness and material of the semiconductor including the channel formation region, the gate insulator, the source electrode or drain electrode, the gate electrode, etc., it is preferable to provide a transistor with an optimal configuration according to the arrangement location of the transistor. For example, since the level shifter included in the drive circuit SD or the drive circuit GD handles high voltages, it is preferable to use a transistor that is highly resistant to high voltages (high gate potential, high source potential, or high drain potential).
  • the frame rate of the display device DSP is high, it is preferable to use a transistor with a high drive frequency for the shift register included in the drive circuit SD or the drive circuit GD. Furthermore, when it is desired to hold data corresponding to an image signal in the pixel circuit PX for a long time, it is preferable to use a transistor with a low off-current characteristic for the write transistor included in the pixel circuit PX.
  • One embodiment of the present invention is a display device in view of the above, which has a transistor with high resistance to high voltage and a transistor with a high driving frequency.
  • one embodiment of the present invention is a display device in which a transistor with high resistance to high voltage and a transistor with a high driving frequency are formed without significantly increasing the number of manufacturing steps.
  • one embodiment of the present invention may be a display device having a transistor with low off-current characteristics. Note that the transistor with high resistance to high voltage and the transistor with a high driving frequency may have low off-current characteristics.
  • FIG. 2A to 2D show an example of a semiconductor device (for example, a pixel circuit or a driving circuit) including a transistor MTCK having high resistance to high voltage and a transistor MTHN having a high driving frequency.
  • FIG. 2A shows a schematic plan view of the transistor MTCK and the transistor MTHN.
  • FIG. 2B is a schematic cross-sectional view corresponding to the portion of the dashed line A1-A2 shown in FIG. 2A, and is also a schematic cross-sectional view of the transistor MTCK and the transistor MTHN.
  • FIG. 2C is a schematic cross-sectional view corresponding to the portion of the dashed line A3-A4 shown in FIG.
  • FIG. 2A is also a schematic cross-sectional view of the transistor MTCK.
  • FIG. 2D is a schematic cross-sectional view corresponding to the portion of the dashed line A5-A6 shown in FIG. 2A, and is also a schematic cross-sectional view of the transistor MTHN.
  • the direction of the dashed line A1-A2 is the X direction
  • the direction of the dashed line A3-A4 or dashed line A5-A6 is the Y direction.
  • the direction perpendicular to the X and Y directions is the Z direction.
  • the X and Y directions can be perpendicular to each other.
  • the definitions of the X, Y, and Z directions may be the same or different in the following drawings.
  • the right side may be called the X direction, the left side the -X direction, the upper side the Y direction, and the lower side the -Y direction.
  • the right side may be called the X direction, the left side the -X direction, the upper side the Z direction, and the lower side the -Z direction.
  • the right side may be called the -Y direction, the left side the +Y direction, the upper side the Z direction, and the lower side the -Z direction.
  • the transistors MTCK and MTHN in Figures 2A to 2D have insulators IS1 to IS3, insulators GI1 and GI2, conductors ME1 to ME3, and a semiconductor SC1.
  • the insulator IS1 functions as a base film for providing the source, drain, drain, and channel formation regions of the transistors MTCK and MTHN above it.
  • the conductor ME1 is a conductor (which may be referred to as a terminal, wiring, etc.) that functions as either the source or the drain in each of the transistors MTCK and MTHN.
  • the conductor ME2 is a conductor (which may be referred to as a terminal, wiring, etc.) that functions as the other of the source or the drain in each of the transistors MTCK and MTHN.
  • the conductor ME1 is provided as a wiring extending in the Y direction, as an example.
  • the conductor ME2 is provided as a wiring extending in the X direction, as an example.
  • the insulator IS2 functions as an interlayer film that separates the source and drain in the transistors MTCK and MTHN.
  • an opening KK1 is formed whose side is approximately perpendicular to the X-Y plane (taper angle is 70° or more and 110° or less).
  • the semiconductor SC1 including the channel formation region of the transistor MTCK is provided so as to contact the conductors ME1 and ME2 through the opening KK1.
  • an opening KK2 is formed whose side is approximately perpendicular to the X-Y plane.
  • the semiconductor SC1 including the channel formation region of the transistor MTHN is provided so as to contact the conductors ME1 and ME2 through the opening KK2.
  • an insulator GI1 is provided on the semiconductor SC1. Specifically, in a plan view, the insulator GI1 is positioned so as to overlap above the channel formation region included in the semiconductor SC1. Furthermore, in the transistor MTCK, an insulator GI2 is provided on the insulator GI1. Therefore, the insulators GI1 and GI2 function as gate insulating films in the transistor MTCK, and the insulator GI1 also functions as a gate insulating film in the transistor MTHN.
  • conductor ME3 is provided on insulator GI2 so as to fill opening KK1. Further, in transistor MTHN, conductor ME3 is provided on insulator GI1 so as to fill opening KK2.
  • Conductor ME3 is a conductor (which may be referred to as a terminal, wiring, etc.) that functions as a gate in each of transistors MTCK and MTHN.
  • the conductor ME3 is provided as wiring extending in the Y direction, as an example.
  • the conductor ME1 functioning as either the source or the drain is located below the insulator IS2, which serves as the interlayer film, and the conductor ME2 functioning as the other of the source or the drain is located above the insulator IS2. Therefore, the transistors MTCK and MTHN are configured such that their respective channel formation regions are provided along the opening of the first insulator.
  • transistor MTCK and transistor MTHN are located at different heights, and the current flowing through the semiconductor layer flows in the height direction.
  • transistor MTCK and transistor MTHN can also be called VFETs (Vertical Field Effect Transistors), vertical transistors, vertical channel transistors, vertical channel transistors, etc.
  • the formation area of the transistor can be made smaller than when the channel formation region of the transistor is provided along the X-Y plane.
  • the source electrode, semiconductor, and drain electrode of the transistor MTCK and the transistor MTHN can be provided in an overlapping manner, the occupation area can be significantly reduced compared to so-called planar transistors in which the semiconductor is arranged in a planar shape. Therefore, by forming a circuit using one or both of the transistor MTCK and the transistor MTHN, the area of the circuit can be made smaller. As a result, it is possible to reduce the size of a semiconductor device including the circuit or a display device including the circuit.
  • the channel length of transistor MTCK is the channel length LCK shown in Figures 2B and 2C
  • the channel length of transistor MTHN is the channel length LHN shown in Figures 2B and 2D.
  • Each of channel length LCK and channel length LHN can be said to be the shortest distance between the part of semiconductor SC1 that contacts conductor ME1 and the part that contacts conductor ME2 in a cross-sectional view.
  • the channel length can be the length between the source and drain of the channel formation region.
  • the channel length LCK of the transistor MTCK corresponds to the height of the opening KK1 of the insulator IS2 in a cross-sectional view.
  • the channel length LHN of the transistor MTHN corresponds to the height of the opening KK2 of the insulator IS2 in a cross-sectional view.
  • the channel length LCK and the channel length LHN are determined according to the thickness of the insulator IS2.
  • the channel length LCK is also determined by the angle between the opening KK1 and the surface to be formed (here, the upper surface of the conductor ME2)
  • the channel length LHN is also determined by the angle between the opening KK2 and the surface to be formed (here, the upper surface of the conductor ME2). Therefore, for example, the channel length LCK and the channel length LHN can be set to values smaller than the limit resolution of the exposure device, and a transistor of a fine size can be realized.
  • a transistor of an extremely small channel length that could not be realized with a conventional exposure device for mass production of flat panel displays (for example, a minimum line width of about 2 ⁇ m or 1.5 ⁇ m) can be realized. It is also possible to create transistors with channel lengths of less than 10 nm without using the extremely expensive exposure equipment used in cutting-edge LSI technology.
  • the channel length LCK and the channel length LHN can be, for example, 5 nm or more, 7 nm or more, or 10 nm or more, and less than 3 ⁇ m, 2.5 ⁇ m or less, 2 ⁇ m or less, 1.5 ⁇ m or less, 1.2 ⁇ m or less, 1 ⁇ m or less, 500 nm or less, 300 nm or less, 200 nm or less, 100 nm or less, 50 nm or less, 30 nm or less, or 20 nm or less.
  • the channel length LCK and the channel length LHN can be 100 nm or more and 1 ⁇ m or less.
  • the on-current of the transistors MTCK and MTHN can be increased. In other words, it is no longer necessary to increase the gate-source voltage in order to increase the on-current. For this reason, for example, by applying the transistors MTCK and MTHN to the drive circuit of a large display device or a drive circuit of a high-definition display device, the power consumption related to the gate-source voltage of these drive circuits can be reduced. Furthermore, when the transistors MTCK and MTHN are applied to a large display device or a high-definition display device, even if the number of wirings increases, the signal delay in each wiring can be reduced and display unevenness can be suppressed. Furthermore, since the area occupied by the circuit can be reduced, the frame of the display device can be narrowed.
  • the gate insulating film of transistor MTCK contains insulator GI2
  • the gate insulating film of transistor MTCK is thicker than the gate insulating film of transistor MTHN.
  • the gate insulating film of a transistor is made thicker, the voltage gradient between the gate of the transistor and the channel formation region of the semiconductor can be made gentler, and the tolerance of the transistor to the gate potential can be increased.
  • the gate insulating film of a transistor is made thin, the change in the electric field applied from the gate to the channel formation region of the semiconductor when the gate potential is changed becomes faster, and the driving frequency of the transistor can be increased.
  • the transistor MTCK functions as a transistor that is highly resistant to a high gate potential (in other words, sometimes referred to as a high gate-source voltage or a high gate-drain voltage), and the transistor MTHN functions as a transistor with a high drive frequency.
  • the transistor MTCK may also function as a transistor that is highly resistant to the source potential or drain potential.
  • transistor MTCK The difference between transistor MTCK and transistor MTHN is the thickness of the gate insulating film.
  • insulator GI1 After forming insulator GI1, insulator GI2 is formed on insulator GI1 in the region where transistor MTCK is to be formed, making it possible to easily create transistor MTCK with a thick gate insulating film and transistor MTHN with a thin gate insulating film.
  • the thickness of the insulator GI2 which is formed after the insulator GI1 is provided, can be determined at the stage of the film formation process of the insulator GI2. In other words, the thickness of the gate insulating film of the transistor MTCK may be adjusted even after the insulator GI1 is provided.
  • transistor MTCK has a configuration in which the gate insulating film includes two films, insulator GI1 and insulator GI2, but the gate insulating film of transistor MTCK may be an insulating film in which three or more insulators are stacked. Also, for example, three or more transistors each having a gate insulating film with a different thickness may be included in the same display device.
  • Fig. 3 shows an example of the configuration of a drive circuit SD that can be provided in the display device DSP of Fig. 1.
  • the drive circuit SD1 of Fig. 3 has, as an example, a shift register SR, a holding circuit LTC1, a holding circuit LTC2, an amplifier circuit SF, and a conversion circuit CVT.
  • the shift register SR has, as an example, a plurality of memory circuits RES (e.g., flip-flop circuits or register circuits) connected in a row. Specifically, in adjacent memory circuits RES, the first output terminal of the previous memory circuit RES is electrically connected to the first input terminal of the next memory circuit RES.
  • the first input terminal of the first memory circuit RES[1] (corresponding to the terminal IT of the memory circuit RESA shown in FIG. 6A, etc., described later) is electrically connected to the wiring SP.
  • the second input terminals of the plurality of memory circuits RES (corresponding to the terminals CLK1, CLK2, and PWC of the memory circuit RESA shown in FIG. 6A, etc., described later) are each electrically connected to the wiring CLS. Note that in FIG. 3, the memory circuits RES[1] to RES[5] are selectively shown as the memory circuits RES.
  • the wiring SP functions as a wiring that provides a variable potential (which may be referred to as a pulse potential, a pulse voltage, or a pulse signal) to the shift register SR.
  • the wiring SP may also function as a wiring that provides a fixed potential (for example, a high-level potential, a low-level potential, a ground potential, a negative potential, etc.).
  • the wiring SP may be a single wiring or multiple wirings.
  • the wiring SP functions as a wiring that provides a start pulse signal to the shift register SR.
  • the wiring CLS functions, for example, as a wiring that provides a clock signal to the shift register SR.
  • the wiring CLS may function as a wiring that provides a fixed potential (e.g., a high-level potential, a low-level potential, a ground potential, a negative potential, etc.) or a variable potential.
  • the wiring SP may be a single wiring or multiple wirings.
  • the shift register SR has the function of shifting the information held in the previous memory circuit RES to the subsequent memory circuit RES by receiving a clock signal.
  • the memory circuit RES also has the function of outputting a high-level potential to the second output terminal of the memory circuit RES when a clock signal is input from the wiring CLS to the second input terminal of the memory circuit RES, which stores information about the start pulse signal.
  • the holding circuit LTC1 has, as an example, a plurality of first latch circuits LA.
  • Each of the input terminals D of the plurality of first latch circuits LA is electrically connected to the wiring VIS.
  • each of the second output terminals (e.g., corresponding to the terminal GT of the memory circuit RESA in FIG. 6A described later) of the plurality of memory circuits RES included in the shift register SR is electrically connected in a one-to-one relationship to the enable input terminals E (clock input terminals) of the plurality of first latch circuits LA.
  • the first latch circuits LA[1] to LA[5] are selectively shown as the first latch circuits LA.
  • the wiring VIS functions, for example, as a wiring that provides an image signal (which may be referred to as a video signal or a display signal) as digital data to the holding circuit LTC1.
  • the wiring VIS may also function as a wiring that provides a fixed potential (e.g., a high-level potential, a low-level potential, a ground potential, a negative potential, etc.).
  • the wiring VIS in order to transmit an image signal, which is digital data, the wiring VIS is a multiple wiring.
  • the first latch circuit LA When a high-level potential is input from the second output terminal of the memory circuit RES to the enable input terminal E of the first latch circuit LA, the first latch circuit LA has a function of storing an image signal from the wiring VIS that is input to the input terminal of the first latch circuit LA. Furthermore, after storing the image signal, the first latch circuit has a function of outputting the image signal to the output terminal of the first latch circuit unless the image signal is rewritten.
  • a start pulse signal is input from the wiring SP to the shift register SR
  • a clock signal is input sequentially from the wiring CLS to the shift register SR, so that a high-level potential is input sequentially to each of the enable input terminals E of the multiple first latch circuits. Therefore, by changing the image signal on the wiring VIS in accordance with the clock signal from the wiring CLS to the shift register SR, each of the multiple first latch circuits can store an image signal corresponding to each column.
  • the holding circuit LTC2 has, as an example, a plurality of second latch circuits LB.
  • the input terminals D of the plurality of second latch circuits LB are electrically connected to the output terminals of the plurality of first latch circuits LA in a one-to-one relationship.
  • the enable input terminals E of the plurality of second latch circuits LB are electrically connected to the wiring DAT. Note that in FIG. 3, the second latch circuits LB[1] to LB[5] are selectively shown as the second latch circuits LB.
  • the wiring DAT functions as a wiring that provides a variable potential.
  • the wiring DAT may function as a wiring that provides a fixed potential (high-level potential, low-level potential, ground potential, negative potential, etc.). Note that, in this embodiment, the wiring DAT provides a high-level potential or a low-level potential to the holding circuit LTC2.
  • the wiring DAT applies a low-level potential to the enable input terminal E of the second latch circuit. Furthermore, when image signal information is stored in each of the multiple first latch circuits LA, the image signal output from the output terminal of the first latch circuit LA in that column is input to the input terminal of the second latch circuit LB. At this time, the second latch circuit LB stores the image signal information. In other words, when the storage of image signal information in each of the multiple first latch circuits LA is completed, the storage of image signal information in the multiple second latch circuits LB is also completed at the same time.
  • the stored image signals are output all at once from the output terminals of the second latch circuits LB.
  • the amplifier circuit SF has, as an example, a plurality of source follower circuits SAM.
  • the input terminals of the plurality of source follower circuits SAM are electrically connected in a one-to-one relationship to the output terminals of the plurality of second latch circuits LB. Note that in FIG. 3, the source follower circuits SAM[1] to SAM[5] are selectively shown as the source follower circuits SAM.
  • the conversion circuit CVT has, as an example, a plurality of digital-analog conversion circuits DAC.
  • the input terminals of the plurality of digital-analog conversion circuits DAC are electrically connected in a one-to-one relationship to the output terminals of the plurality of source follower circuits SAM.
  • the output terminals of the plurality of digital-analog conversion circuits DAC are electrically connected in a one-to-one relationship to the plurality of wirings SL.
  • digital-analog conversion circuits DAC[1] to digital-analog conversion circuits DAC[5] are selectively shown as the digital-analog conversion circuits DAC.
  • wirings SL[1] to SL[5] are selectively shown as the wirings SL.
  • the digital-to-analog conversion circuit DAC has a function of converting an image signal, which is digital data, input to an input terminal of the digital-to-analog conversion circuit DAC into analog data and outputting it to an output terminal of the digital-to-analog conversion circuit DAC.
  • the wiring SL can be a wiring equivalent to the wiring SLS shown in FIG. 1. Therefore, the wiring SL can be a wiring for transmitting an image signal, which is analog data, to the pixel circuit.
  • the shift register SR Since it is preferable for the shift register SR to operate at high speed, it is preferable for the memory circuit RES included in the shift register SR to use a transistor MTHN. Also, since the amplifier circuit SF is driven using a high voltage, it is preferable for the source follower circuit SAM included in the amplifier circuit SF to use a transistor MTCK.
  • first latch circuit LA included in the holding circuit LTC1 and the second latch circuit LB included in the holding circuit LTC2 may each use a transistor MTCK or a transistor MTHN. Furthermore, the first latch circuit LA or the second latch circuit LB may each use both a transistor MTCK and a transistor MTHN.
  • the power consumption in the shift register SR can be reduced.
  • the high-level potential output from the second output terminals of the multiple memory circuits RES is also lowered, so that the multiple first latch circuits LA included in the holding circuit LTC1 may not be able to properly capture the image signal transmitted from the wiring VIS to one or more of the multiple first latch circuits LA.
  • the drive circuit SD1 can be changed to the drive circuit SD2 shown in FIG. 4.
  • the drive circuit SD2 differs from the drive circuit SD1 in that it includes an amplifier circuit LVS.
  • the amplifier circuit LVS has a plurality of level shifter circuits LS.
  • the input terminals of the plurality of level shifter circuits LS are electrically connected in a one-to-one relationship to the second output terminals of the plurality of memory circuits RES.
  • the output terminals of the plurality of level shifter circuits LS are electrically connected in a one-to-one relationship to the input terminals of the plurality of first latch circuits LA.
  • the level shifter circuits LS[1] to LS[5] are selectively shown as the level shifter circuits LS.
  • the level shifter circuit LS has a function of amplifying the high-level potential output from the second output terminal of the memory circuit RES, level-shifting it to an even higher potential, and outputting it to the output terminal of the level shifter circuit LS.
  • a higher potential obtained by level-shifting the high-level potential output from the second output terminal of the memory circuit RES can be input to the enable input terminals E of the multiple first latch circuits LA, making it easier to capture the image signals transmitted from the wiring VIS to each of the multiple first latch circuits LA.
  • the driver circuit GD includes, for example, a shift register, which may have the same configuration as the shift register SR included in the driver circuit SD described above.
  • FIG. 5A shows a configuration example of a driver circuit GD according to one embodiment of the present invention that can be applied to the display device DSP in FIG. 1.
  • the driver circuit GD shown in FIG. 5A includes, as an example, memory circuits RES[1] to RES[m] that function as shift registers. Note that for the memory circuits RES[1] to RES[m], the description of the multiple memory circuits RES included in the shift register SR shown in FIG. 3 can be referred to.
  • Each of the memory circuits RES[1] to RES[m] has a first input terminal, a second input terminal, a first output terminal, and a second output terminal, similar to the multiple memory circuits RES included in the shift register SR of Figures 3 and 4, for example.
  • each of the memory circuits RES[1] to RES[m] for example, in adjacent memory circuits RES, the first output terminal of the previous memory circuit RES is electrically connected to the first input terminal of the subsequent memory circuit RES. Furthermore, the first input terminal of the first memory circuit RES[1] is electrically connected to the wiring SS. Furthermore, each of the second input terminals of the multiple memory circuits RES is electrically connected to the wiring CLS2.
  • wiring CLS2 for example, the description of wiring CLS shown in Figure 3 can be referred to.
  • the second output terminal of the memory circuit RES[i] is electrically connected to, for example, the wiring GL[i].
  • Each of the memory circuits RES[1] to RES[m] has, for example, a function of holding information input to a first input terminal and a function of outputting the held information to one or both of a first output terminal and a second output terminal. Note that for specific operations, the description of the shift register SR shown in FIG. 3 can be referred to.
  • the above-mentioned information can be, for example, a selection signal for selecting a pixel circuit PX to which image data is written in the pixel array PXA.
  • the selection signal is transmitted by the wiring SS, the selection signal is sequentially held in the memory circuits RES[1] to RES[m], and the selection signal is sequentially transmitted to the wirings GL[1] to GL[m].
  • the memory circuit RES[m] is illustrated as having a first output terminal, but since the memory circuits RES[1] to RES[m] are configured as shift registers, the memory circuit RES[m] may not have a first output terminal.
  • the configuration of the driver circuit GD that can be applied to the display device DSP in FIG. 1 is not limited to that in FIG. 5A.
  • the configuration of the driver circuit GD that can be applied to the display device DSP in FIG. 1 may be the driver circuit GD shown in FIG. 5B.
  • the driver circuit GD in FIG. 5B differs from the driver circuit GD in FIG. 5A in that it has circuits BF[1] to BF[m].
  • the input terminals of the circuits BF[1] to BF[m] are electrically connected to the second output terminals of the memory circuits RES[1] to RES[m] in a one-to-one relationship, and the output terminals of the circuits BF[1] to BF[m] are electrically connected to the wirings GL[1] to GL[m] in a one-to-one relationship.
  • Each of the circuits BF[1] to BF[m] can include an amplifier circuit, such as a buffer circuit, an inverter circuit, or a latch circuit.
  • each of the circuits BF[1] to BF[m] can have a function of referring to the potential of the second output terminal and outputting the amplified potential to the wiring GL.
  • the amplifier circuit may handle high voltages, it is preferable to use the transistor MTCK as a transistor having high resistance to voltage in the amplifier circuit.
  • the transistor MTHN as a transistor included in the amplifier circuit.
  • wirings other than the wirings CLS and SS may be extended to the driver circuit GD shown in FIG. 5A and FIG. 5B.
  • wirings that apply a fixed potential to drive each of the memory circuits RES[1] to RES[m] may be extended.
  • the driving circuit GD may also have a demultiplexer, as an example. If the potential corresponding to the signal transmitted by the demultiplexer is high, the transistor included in the demultiplexer is preferably a transistor having high resistance to voltage, such as a transistor MTCK. If it is desired to increase the operating speed of the demultiplexer, the transistor included in the demultiplexer is preferably a transistor having a high driving frequency, such as a transistor MTHN.
  • the driving circuit TSD may have a shift register. Therefore, the shift register of the driving circuit TSD may have the same configuration as the shift register SR included in the driving circuit SD described above.
  • the drive circuit TSD may also have, as an example, an amplifier circuit for amplifying a weak signal generated by the touch sensor.
  • the amplifier circuit may be supplied with a high power supply potential for amplifying the signal.
  • the amplifier circuit has a transistor MTCK as a transistor with high resistance to voltage.
  • the protection circuit PRT has a function of discharging electric charge from the wiring GLS[i] or the wiring SLS[j] to another wiring in order to reduce a potential outside a predetermined range applied to the wiring GLS[i] or the wiring SLS[j].
  • the protection circuit PRT handles a potential outside a predetermined range in the wiring GLS[i] or the wiring SLS[j].
  • the protection circuit PRT preferably includes the transistor MTCK as a transistor having high resistance to voltage.
  • the protection circuit PRT has a transistor MTHN, which is a transistor with a high driving frequency.
  • FIG. 6A illustrates an example of a circuit configuration of a memory circuit RESA that can be applied to the memory circuits RES[1] to RES[5] illustrated in FIG. 3 or FIG.
  • the memory circuit RESA includes, as an example, transistors MN1 to MN10 and capacitors C3 to C5. As shown in FIG. 6A, the memory circuit RESA is a unipolar circuit that does not include p-channel transistors and includes n-channel transistors. Therefore, the transistors MN1 to MN10 are n-channel transistors.
  • the memory circuit RESA also has terminals IT, CLK1, CLK2, PWC, GT, and OT, which function as input terminals or output terminals.
  • the memory circuit RESA can be functionally divided into a circuit LGC and a circuit OPC.
  • the circuit LGC has a function as a logic circuit that processes a signal input to a terminal IT
  • the circuit OPC has a function as a logic circuit that generates signals to be output to terminals OT and GT.
  • one or both of the circuit LGC and the circuit OPC may be an analog circuit instead of a logic circuit.
  • the circuit LGC includes, as an example, transistors MN1 to MN4 and a capacitance element C5
  • the circuit OPC includes, as an example, transistors MN5 to MN10, capacitance elements C3 and C4.
  • the division of transistors MN1 to MN10 and capacitance elements C3 to C5 into the circuit LGC and the circuit OPC shown in FIG. 6A is just an example, and the configurations of the circuit LGC and the circuit OPC are not particularly limited.
  • the capacitance element C5 included in the circuit LGC in FIG. 6A may be included in the circuit OPC.
  • the circuit LGC is assumed to have a terminal LI, a terminal LO1, and a terminal LO2.
  • the terminal LI functions as an input terminal in the circuit LGC
  • the terminal LO1 functions as a first output terminal in the circuit LGC
  • the terminal LO2 functions as a second output terminal in the circuit LGC.
  • the circuit OPC included in the memory circuit RESA in FIG. 6A has a function of holding a potential corresponding to a signal input to the terminal IT, using the capacitors C3 and C4. In other words, the circuit OPC has a function of holding a potential output from the terminal LO1 of the circuit LGC.
  • the circuit LGC included in the memory circuit RESA in FIG. 6A has a function of holding a potential of the terminal LO2, using the capacitor C5.
  • the gate of the transistor MN1 is electrically connected to the terminal IT via the terminal LI, and the first terminal of the transistor MN1 is electrically connected to the wiring VDE1.
  • the gate of the transistor MN3 is electrically connected to the terminal CLK2, and the first terminal of the transistor MN3 is electrically connected to the wiring VDE2.
  • the gate of the transistor MN2 is electrically connected to the second terminal of the transistor MN3, the first terminal of the transistor MN4, and the first terminal of the capacitance element C5, the first terminal of the transistor MN2 is electrically connected to the second terminal of the transistor MN1, and the second terminal of the transistor MN2 is electrically connected to the wiring VSE1.
  • the first terminal of the transistor MN2 is electrically connected to the first terminal of the transistor MN5 and the first terminal of the transistor MN8 via the terminal LO1.
  • the gate of the transistor MN2 is electrically connected to the gate of the transistor MN7 and the gate of the transistor MN10 via the terminal LO2.
  • the gate of transistor MN4 is electrically connected to terminal IT via terminal LI, and the second terminal of transistor MN4 is electrically connected to wiring VSE3.
  • the gate of transistor MN5 is electrically connected to wiring VDE3, and the second terminal of transistor MN5 is electrically connected to the gate of transistor MN6 and the first terminal of capacitance element C3.
  • the first terminal of transistor MN6 is electrically connected to terminal CLK1, and the second terminal of transistor MN6 is electrically connected to the first terminal of transistor MN7, the second terminal of capacitance element C3, and terminal OT.
  • the second terminal of transistor MN7 is electrically connected to wiring VSE4.
  • the gate of transistor MN8 is electrically connected to wiring VDE4, and the second terminal of transistor MN8 is electrically connected to the gate of transistor MN9 and the first terminal of capacitance element C4.
  • the first terminal of transistor MN9 is electrically connected to terminal PWC, and the second terminal of transistor MN9 is electrically connected to the first terminal of transistor MN10, the second terminal of capacitance element C4, and terminal GT.
  • the second terminal of transistor MN10 is electrically connected to wiring VSE5.
  • Terminal IT corresponds to the first input terminal of the memory circuit RES in FIG. 3 or FIG. 4.
  • terminals CLK1, CLK2, and PWC are terminals that correspond to the second input terminal of the memory circuit RES in FIG. 3 or FIG. 4. Therefore, the number of wirings CLS shown in FIG. 3 or FIG. 4 can be three or more.
  • the two wirings CLS electrically connected to terminals CLK1 and CLK2 and the one wiring CLS electrically connected to terminal PWC function as wirings that provide a pulse potential.
  • the pulse widths of the pulse potential provided by the one wiring CLS electrically connected to terminal CLK1 or terminal CLK2 and the one wiring CLS electrically connected to terminal PWC may be different from each other.
  • a clock signal with a constant pulse width is transmitted to the two wirings CLS electrically connected to terminals CLK1 and CLK2. It is also preferable that a clock signal with a pulse width that can be changed while the drive circuit SD is in operation is transmitted to one of the wirings CLS electrically connected to terminal PWC. In this case, while the drive circuit SD is in operation, the pulse width of the clock signal input to the memory circuit RES via terminal PWC can be determined arbitrarily.
  • Terminal OT corresponds to the first output terminal of memory circuit RES in FIG. 3 or FIG. 4.
  • Terminal GT corresponds to the second output terminal of memory circuit RES in FIG. 3 or FIG. 4.
  • Each of the wirings VDE1 to VDE4 functions as a wiring that applies a fixed potential, for example.
  • the fixed potential can be a high-level potential.
  • the wirings VDE1 to VDE4 may be applied with the same fixed potential or different fixed potentials. Two or more wirings selected from the wirings VDE1 to VDE4 may be applied with the same fixed potential, and the remaining wirings may be applied with a potential different from the fixed potential.
  • two or more wirings that apply the same fixed potential may be the same wiring. For example, if the wirings VDE1 and VDE2 apply the same fixed potential, the wirings VDE1 and VDE2 may be the same wiring.
  • one or more of the wirings VDE1 to VDE4 may be wirings that provide a variable potential instead of a fixed potential.
  • Each of the wirings VSE1 to VSE5 functions as a wiring that applies a fixed potential, for example.
  • the fixed potential can be, for example, a low-level potential, a ground potential, or a negative potential.
  • the wirings VSE1 to VSE5 may be applied with the same fixed potential or different fixed potentials. Two or more wirings selected from the wirings VSE1 to VSE5 may be applied with the same fixed potential, and the remaining wirings may be applied with a potential different from the fixed potential.
  • two or more wirings that apply the same fixed potential may be the same wiring.
  • the wirings VSE1 and VSE2 may be the same wiring.
  • one or more of the wirings VSE1 to VSE4 may be wirings that provide a variable potential instead of a fixed potential.
  • the circuit LGC in FIG. 6A When, for example, a low-level potential is applied to terminal IT and a high-level potential is applied to terminal CLK2, the circuit LGC in FIG. 6A outputs from terminal LO1 the low-level potential provided by wiring VSE1, and outputs from terminal LO2 a potential obtained by subtracting the threshold voltage of transistor MN3 from the high-level potential provided by wiring VDE2. Note that since a potential obtained by subtracting the threshold voltage of transistor MN3 from the high-level potential provided by wiring VDE2 is input to the gate of transistor MN2, the potential output from terminal LO1 may be, strictly speaking, slightly higher than the low-level potential provided by wiring VSE1.
  • the circuit LGC outputs from terminal LO1 the low-level potential (or a potential slightly higher than the low-level potential) provided by wiring VSE1, which is the potential of node N1, and outputs from terminal LO2 the potential obtained by subtracting the threshold voltage of transistor MN3 from the high-level potential provided by wiring VDE2, which is the potential of node N2.
  • the circuit LGC outputs from terminal LO1 a potential obtained by subtracting the threshold voltage of transistor MN1 from the high-level potential applied by wiring VDE1, and outputs from terminal LO2 a low-level potential applied by wiring VSE3.
  • the circuit LGC outputs from terminal LO1 a potential obtained by subtracting the threshold voltage of transistor MN1 from the high-level potential provided by wiring VDE1, which is the potential of node N1, and outputs from terminal LO2 a potential obtained by subtracting the low-level potential provided by wiring VSE3, which is the potential of node N2.
  • the circuit LGC when a low level potential is input to terminal CLK2 and a high level potential is input to terminal IT, the circuit LGC ideally outputs a high level potential from terminal LO1 and a low level potential from terminal LO2. Also, when a high level potential is input to terminal CLK2 and a low level potential is input to terminal IT, the circuit LGC ideally outputs a low level potential from terminal LO1 and a high level potential from terminal LO2.
  • the circuit LGC when a low level potential is input to terminal CLK2 and a low level potential is input to terminal IT, the circuit LGC outputs the potential of node N1 from terminal LO1 (which may be rephrased as maintaining the potential output from terminal LO1) and outputs the potential of node N2 from terminal LO2 (which may be rephrased as maintaining the potential output from terminal LO2).
  • a memory circuit RESA with high resistance to high voltages can be configured.
  • the operating speed of the memory circuit RESA can be increased, and as a result, the frame frequency of the display device DSP can be increased.
  • FIG. 7 is a layout diagram (plan view) of the memory circuit RESA in FIG. 6A.
  • transistors MN1 to MN10 are illustrated as the transistors MTCK and MTHN described in embodiment 1.
  • the memory circuit RESA has a conductor GEM, a conductor SDD, a conductor SDU, a semiconductor SMC, and a conductor PLG. Note that insulators included in the memory circuit RESA are not illustrated in FIG. 7.
  • the conductor SDD is located below the conductor SDU.
  • the conductor SDU has an opening KK in the area where it overlaps with the conductor SDD. Note that the opening KK is indicated by a dashed line in FIG. 7.
  • the semiconductor SMC is located on the conductor SDU outside the area of the opening KK, and on the conductor SDD in the area of the opening KK.
  • the conductor GEM is located above the semiconductor SMC so as to fill the opening KK.
  • the conductor SDD corresponds to the conductor ME1 in Figures 2A to 2D
  • the conductor SDU corresponds to the conductor ME2 in Figures 2A to 2D
  • the semiconductor SMC corresponds to the semiconductor SC1 in Figures 2A to 2D
  • the conductor GEM corresponds to the conductor ME3 in Figures 2A to 2D.
  • the opening KK corresponds to the opening KK1 or opening KK2 in Figures 2A to 2D.
  • the semiconductor SMC, conductor GEM, conductor SDD, and conductor SDU can each be formed using, for example, a lithography method.
  • the conductive material that will become the conductor GEM can be formed using one or more methods selected from the sputtering method, the CVD (Chemical Vapor Deposition) method, the PLD (Pulsed Laser Deposition) method, and the ALD (Atomic Layer Deposition) method, and then the desired pattern can be formed using a lithography method.
  • the semiconductor SMC, conductor SDD, and conductor SDU can also be formed using the same method as above.
  • Insulators may be provided between the semiconductor SMC and the conductor GEM, between the conductor SDU and the conductor GEM, and between the conductor SDU and the conductor SDD.
  • the insulator provided between the semiconductor SMC and the conductor GEM may function as a gate insulating film.
  • a conductor PLG that functions as a wiring or plug is provided between the conductor SDD and the conductor SDU, and between the conductor SDU and the conductor GEM.
  • the conductor PLG is formed, for example, by forming an opening in the insulator and filling the opening with a conductive material that will become the conductor PLG. After the conductor PLG is formed, it may be planarized by a planarization process using a chemical mechanical polishing method or the like in order to align the film surface heights of the conductor PLG and the surrounding insulator.
  • an opening may be provided in the insulator between the conductor SDU and the conductor GEM, and the conductor SDU and the conductor GEM may be brought into direct contact with each other to electrically connect the conductor SDU and the conductor GEM.
  • the capacitance element C4 in FIG. 7 a part of the conductor GEM is used as the first terminal of the capacitance element C4, and a part of the conductor SDD is used as the second terminal of the capacitance element C4.
  • the insulator between the conductor GEM and the conductor SDD may be thinned in the region of the capacitance element C4 in FIG. 7.
  • an insulator with a high relative dielectric constant may be provided between the conductor GEM and the conductor SDD. Note that the description of the capacitance element C4 can also be referred to for the capacitance element C5.
  • the conductor SDU is used as the first terminal of the capacitance element C3, and a part of the conductor SDD is used as the second terminal of the capacitance element C3. Therefore, in the region of the capacitance element C3 of FIG. 7, the conductor GEM and the conductor SDU are electrically connected, but the conductor SDU and the conductor SDD are not electrically connected. Note that, in order to increase the electrostatic capacitance of the capacitance element C3, the insulator between the conductor SDD and the conductor SDU may be thinned in the region of the capacitance element C3 of FIG. 7. Also, an insulator with a high relative dielectric constant may be provided between the conductor SDD and the conductor SDU.
  • the memory circuit RESA in FIG. 6A may be configured such that some of the transistors MN1 to MN10 are the transistors MTCK or MTHN described in embodiment 1, and the remaining transistors are transistors of a different configuration.
  • the transistors included in the circuit LGC may be transistors that contain silicon in their channel formation region (hereinafter, these may be referred to as Si transistors), and the transistors included in the circuit OPC may be the transistors MTCK or MTHN described in embodiment 1.
  • the silicon may be, for example, amorphous silicon (sometimes called hydrogenated amorphous silicon), microcrystalline silicon, polycrystalline silicon (such as low-temperature polysilicon (LTPS)), or single crystal silicon.
  • amorphous silicon sometimes called hydrogenated amorphous silicon
  • microcrystalline silicon such as microcrystalline silicon
  • polycrystalline silicon such as low-temperature polysilicon (LTPS)
  • LTPS low-temperature polysilicon
  • transistors with different configurations include transistors in which germanium (Ge) or the like is included in the channel formation region, transistors in which a compound semiconductor such as zinc selenide (ZnSe), cadmium sulfide (CdS), gallium arsenide (GaAs), indium phosphide (InP), gallium nitride (GaN), or silicon germanium (SiGe) is included in the channel formation region, transistors in which a carbon nanotube is included in the channel formation region, and transistors in which an organic semiconductor is included in the channel formation region.
  • a compound semiconductor such as zinc selenide (ZnSe), cadmium sulfide (CdS), gallium arsenide (GaAs), indium phosphide (InP), gallium nitride (GaN), or silicon germanium (SiGe) is included in the channel formation region
  • transistors in which a carbon nanotube is included in the channel formation region
  • FIG. 8A is a cross-sectional view showing some of the transistors in the memory circuit RESA.
  • FIG. 8A shows, as an example, a configuration in which an inverted staggered transistor MA1 is provided below, and a transistor MTCK is provided above it. Note that in FIG. 8A, the conductor MT1 that functions as the source or drain of the transistor MA1 is electrically connected to the conductor ME1 of the transistor MTCK via the conductors PG1 and PG2 that function as wiring or plugs.
  • the transistor MTCK and the transistor MA1 in FIG. 8A can be the transistor MN1 and the transistor MN2 of the memory circuit RESA in FIG. 6A.
  • the transistor MTCK and the transistor MA1 in FIG. 8A can be the transistor MN5 and the transistor MN2 of the memory circuit RESA in FIG. 6A.
  • the transistor MTCK and the transistor MA1 in FIG. 8A can be the transistor MN8 and the transistor MN2.
  • the transistor MN5 of the memory circuit RESA in FIG. 6A can be the transistor MTCK in FIG. 8A
  • the transistor MN1 of the memory circuit RESA in FIG. 6A can be the transistor MA1 in FIG. 8A.
  • FIG. 8B is a cross-sectional view showing some transistors in the memory circuit RESA, which is different from FIG. 8A.
  • FIG. 8B shows, as an example, a configuration in which a TGTC (Top Gate Top Contact) type transistor MA2 is provided below, and a transistor MTCK is provided above it.
  • the conductor MT2 functioning as the source or drain of the transistor MA2 is electrically connected to the conductor ME1 of the transistor MTCK via the conductor PG1 and conductor PG2 functioning as wiring or plugs.
  • transistors MA1 and MA2 shown in Figures 8A and 8B, respectively, can be Si transistors.
  • the transistor MTCK shown in each of Figures 8A and 8B may be the transistor MTHN described in embodiment 1.
  • the configuration of the memory circuit RES that can be provided in the shift register SR is not limited to the memory circuit RESA shown in Fig. 6A.
  • the configuration of the memory circuit RES that can be provided in the shift register SR may be the memory circuit RESB shown in Fig. 6B.
  • the memory circuit RESB in FIG. 6B is a modified example of the memory circuit RESA in FIG. 6A, and differs from the memory circuit RESA in that each transistor included in the memory circuit RESB is provided with a backgate.
  • the transistors MN1 to MN10 shown in FIG. 6A are, for example, n-channel transistors with a multi-gate structure having gates above and below the channel, and the transistors MN1 to MN10 have a backgate in addition to the gate.
  • the gate may be called the first gate (sometimes referred to as the front gate) and the backgate may be called the second gate to distinguish them.
  • the first gate and the second gate can be interchanged, and therefore the term “gate” can be interchanged with the term “backgate”.
  • the term “backgate” can be interchanged with the term "gate”.
  • connection configuration in which "the gate is electrically connected to the first wiring, and the backgate is electrically connected to the second wiring" can be replaced with a connection configuration in which "the backgate is electrically connected to the first wiring, and the gate is electrically connected to the second wiring".
  • each backgate of transistors MN1 to MN10 can be determined at the design stage.
  • the gate and the backgate may be electrically connected to increase the on-current of the transistor (in FIG. 6B, this applies to transistors MN1, MN3, MN5, MN6, MN8, and MN9).
  • wiring may be provided to electrically connect the backgate of the transistor to an external circuit, and a potential may be applied to the backgate of the transistor by the external circuit (in FIG. 6B, this applies to transistors MN2, MN4, MN7, and MN10).
  • transistors MN1 to MN10 are n-channel transistors, but depending on the situation, transistors MN1 to MN10 may be p-channel transistors.
  • transistors may be applicable not only to Figures 6A and 6B, but also to transistors described elsewhere in the specification or shown in other drawings.
  • the gates of transistors MN1, MN3, MN5, MN6, MN8, and MN9 are electrically connected to the back gate.
  • the second gate of transistor MN2 is electrically connected to wiring BG1.
  • the second gate of transistor MN4 is electrically connected to wiring BG2.
  • the gates of transistors MN7 and MN10 are electrically connected to wiring BG3.
  • Each of the wirings BG1 to BG3 functions as a wiring that applies a fixed potential, for example.
  • the fixed potential can be, for example, a low-level potential, a ground potential, or a negative potential.
  • each of the wirings BG1 to BG3 may be applied with the same fixed potential or with different fixed potentials.
  • the two or more selected wirings may be the same wiring.
  • one or more wirings selected from the wirings BG1 to BG3 may be wirings that apply a variable potential instead of a fixed potential.
  • the wirings BG1 to BG3 are different wirings, different fixed potentials can be applied to the back gates of the transistors MN2, MN4, MN7, and MN10.
  • the threshold voltage of the transistor MN2, the threshold voltage of the transistor MN4, and the threshold voltages of the transistors MN7 and MN10 can be controlled independently.
  • the amount of off-current of transistors MN7 and MN10 can be made larger than the amount of off-current of transistor MN4. Therefore, by applying the memory circuit RESB of FIG. 6B to each of the multiple memory circuits RES of the shift register SR of FIG. 3 or FIG. 4, the drive speed of the shift register provided in the drive circuit SD can be further increased.
  • the configuration of the memory circuit RES that can be provided in the shift register SR may be the memory circuit RESPMS shown in FIG. 9A.
  • the memory circuit RESPMS has a circuit configuration in which the memory circuit RESA in FIG. 6A, which is a unipolar circuit including n-channel transistors, is rewritten into a unipolar circuit including p-channel transistors.
  • the memory circuit RESPMS has a circuit LGC and a circuit OPC, similar to the memory circuit RESA in FIG. 6A.
  • the circuit LGC has transistors MP1 to MP4 and a capacitance element C5
  • the circuit OPC has transistors MP5 to MP10 and a capacitance element C3 and a capacitance element C4.
  • each of the transistors MP1 to MP10 is a p-channel transistor.
  • the gate of the transistor MP1 is electrically connected to the terminal IT via the terminal LI, and the first terminal of the transistor MP1 is electrically connected to the wiring VSE16.
  • the gate of the transistor MP3 is electrically connected to the terminal CLK2, and the first terminal of the transistor MP3 is electrically connected to the wiring VSE17.
  • the gate of the transistor MP2 is electrically connected to the second terminal of the transistor MP3, the first terminal of the transistor MP4, and the first terminal of the capacitance element C5, the first terminal of the transistor MP2 is electrically connected to the second terminal of the transistor MP1, and the second terminal of the transistor MP2 is electrically connected to the wiring VDE16.
  • the first terminal of the transistor MP2 is electrically connected to the first terminal of the transistor MP5 and the first terminal of the transistor MP8 via the terminal LO1.
  • the gate of the transistor MP2 is electrically connected to the gate of the transistor MP7 and the gate of the transistor MP10 via the terminal LO2.
  • the gate of transistor MP4 is electrically connected to terminal IT via terminal LI, and the second terminal of transistor MP4 is electrically connected to wiring VDE18.
  • the gate of transistor MP5 is electrically connected to wiring VSE5, and the second terminal of transistor MP5 is electrically connected to the gate of transistor MP6 and the first terminal of capacitance element C3.
  • the first terminal of transistor MP6 is electrically connected to terminal CLK1, and the second terminal of transistor MP6 is electrically connected to the first terminal of transistor MP7, the second terminal of capacitance element C3, and terminal OT.
  • the second terminal of transistor MP7 is electrically connected to wiring VDE19.
  • the gate of transistor MP8 is electrically connected to wiring VSE19, and the second terminal of transistor MP8 is electrically connected to the gate of transistor MP9 and the first terminal of capacitance element C4.
  • the first terminal of transistor MP9 is electrically connected to terminal PWC, and the second terminal of transistor MP9 is electrically connected to the first terminal of transistor MP10, the second terminal of capacitance element C4, and terminal GT.
  • the second terminal of transistor MP10 is electrically connected to wiring VDE20.
  • Each of the wirings VDE16 to VDE20 functions as a wiring that applies a fixed potential, for example.
  • the fixed potential can be, for example, a high-level potential.
  • the wirings VDE16 to VDE20 may be applied with the same fixed potential or different fixed potentials. Two or more wirings selected from the wirings VDE16 to VDE20 may be applied with the same fixed potential, and the remaining wirings may be applied with a potential different from the constant potential.
  • two or more wirings that apply the same fixed potential may be the same wiring.
  • the wirings VDE16 and VDE17 may be the same wiring.
  • one or more of the wirings VDE16 to VDE20 may be wirings that provide a variable potential instead of a fixed potential.
  • Each of the wirings VSE16 to VSE19 functions as a wiring that applies a fixed potential, for example.
  • the fixed potential can be, for example, a low-level potential, a ground potential, or a negative potential.
  • the wirings VSE16 to VSE19 may be applied with the same fixed potential or different fixed potentials. Two or more wirings selected from the wirings VSE16 to VSE19 may be applied with the same fixed potential, and the remaining wirings may be applied with a potential different from the fixed potential.
  • two or more wirings that apply the same fixed potential may be the same wiring.
  • the wirings VSE1 and VSE17 may be the same wiring.
  • one or more of the wirings VSE16 to VSE19 may be wirings that provide a variable potential instead of a fixed potential.
  • the circuit LGC in the memory circuit RESPMS is a unipolar circuit having p-channel transistors
  • the logic of signals, potentials, etc. handled in the memory circuit RESPMS is the inverse of the logic of signals, potentials, etc. handled in the memory circuit RESA in Figure 6A, which is a unipolar circuit having n-channel transistors.
  • a memory circuit RESPMS with high resistance to high voltages can be configured.
  • the operating speed of the memory circuit RESPMS can be increased, and as a result, the frame frequency of the display device DSP can be increased.
  • the configuration of the memory circuit RES that can be provided in the shift register SR may be the memory circuit RESCMS shown in FIG. 9B.
  • the memory circuit RESCMS has a circuit configuration in which the memory circuit RESA in FIG. 6A, which is a unipolar circuit including n-channel transistors, is rewritten into a CMOS (Complementary MOS) circuit including n-channel transistors and p-channel transistors.
  • CMOS Complementary MOS
  • the memory circuit RESCMS has a circuit LGC and a circuit OPC, similar to the memory circuit RESA in FIG. 6A.
  • the circuit LGC has transistors MP1, MN2, MP3, MN4, a capacitive element C5, and an inverter INV10
  • the circuit OPC has transistors MP6, MN7, MP9, and MP10.
  • the transistors MP1, MP3, MP6, and MP9 are p-channel transistors
  • the transistors MN2, MN4, MN7, and MN10 are n-channel transistors.
  • the inverter INV10 may be a unipolar circuit including either an n-channel transistor or a p-channel transistor, or a CMOS circuit including both.
  • the gate of the transistor MP1 is electrically connected to the output terminal of the inverter INV10.
  • the input terminal of the inverter INV10 is electrically connected to the terminal IT via the terminal LI.
  • the first terminal of the transistor MP1 is electrically connected to the wiring VDE1.
  • the gate of the transistor MP3 is electrically connected to the terminal CLK2, and the first terminal of the transistor MP3 is electrically connected to the wiring VDE2.
  • the gate of the transistor MN2 is electrically connected to the second terminal of the transistor MP3, the first terminal of the transistor MN4, and the first terminal of the capacitance element C5, the first terminal of the transistor MN2 is electrically connected to the second terminal of the transistor MN1, and the second terminal of the transistor MN2 is electrically connected to the wiring VSE1.
  • the first terminal of the transistor MN2 is electrically connected to the gate of the transistor MP6 and the gate of the transistor MP9 via the terminal LO1.
  • the gate of transistor MN2 is electrically connected to the gate of transistor MN7 and the gate of transistor MN10 via terminal LO2.
  • the gate of transistor MN4 is electrically connected to terminal IT via terminal LI, and the second terminal of transistor MN4 is electrically connected to wiring VSE3.
  • the first terminal of the transistor MP6 is electrically connected to the terminal CLK1, and the second terminal of the transistor MP6 is electrically connected to the first terminal of the transistor MN7 and the terminal OT.
  • the second terminal of the transistor MN7 is electrically connected to the wiring VSE4.
  • the first terminal of the transistor MP9 is electrically connected to the terminal PWC, and the second terminal of the transistor MP9 is electrically connected to the first terminal of the transistor MN10 and the terminal GT.
  • the second terminal of the transistor MN10 is electrically connected to the wiring VSE5.
  • wiring VDE1, wiring VDE2, and wiring VSE1 to wiring VSE5 the description of the wiring VDE1, wiring VDE2, and wiring VSE1 to wiring VSE5 shown in FIG. 6A can be referred to.
  • the terminal CLK2 is electrically connected to the gate of the transistor MP3, which is a p-channel transistor, so that the logic of the signal input to the gate of the transistor MP3 in the memory circuit RESCMS is the inverted logic of the signal input to the gate of the transistor MN3, which is an n-channel transistor, in the memory circuit RESA in FIG. 6A.
  • a memory circuit RESCMS with high resistance to high voltages can be configured.
  • the operating speed of the memory circuit RESCMS can be increased, and as a result, the frame frequency of the display device DSP can be increased.
  • the configuration of the memory circuit RES that can be provided in the shift register SR may be the memory circuit RESC shown in FIG.
  • the memory circuit RESC has terminals ITA and ITB that function as the first input terminals of the memory circuit RES in FIG. 3 or 4, and terminals OTA and OTB that function as the first output terminals of the memory circuit RES in FIG. 3 or 4.
  • the memory circuit RESC differs from the memory circuit RESA in that it has two first input terminals and two first output terminals.
  • terminal OTA of the previous stage memory circuit RESC is electrically connected to the terminal ITA of the next stage memory circuit RESC
  • the terminal OTB of the previous stage memory circuit RESC is electrically connected to the terminal ITB of the next stage memory circuit RESC.
  • the memory circuit RESC also has a terminal CLK3 and a terminal CLK4.
  • the terminals CLK3 and CLK4 are terminals that correspond to the second input terminal of the memory circuit RES in FIG. 3 or FIG. 4. Therefore, the number of wirings CLS shown in FIG. 3 or FIG. 4 can be two or more.
  • one of the wirings CLS electrically connected to terminal CLK3 or terminal CLK4 and one of the wirings CLS electrically connected to terminal PWC function as wirings that apply a pulse potential.
  • the pulse widths of the pulse potentials applied to terminal CLK3 and terminal CLK4 may be different from each other.
  • the memory circuit RESC has a terminal GT.
  • the terminal GT is a terminal that corresponds to the second output terminal of the memory circuit RES in FIG. 3 or FIG. 4.
  • the memory circuit RESC includes, as an example, transistors MN51 to MN59 and capacitance elements C6 to C8. As shown in FIG. 10, the memory circuit RESC is a unipolar circuit that does not include a p-channel transistor and includes an n-channel transistor.
  • the transistors MN51 to MN59 have a single-gate structure, but they may also have a multi-gate structure with gates above and below the channel.
  • the first terminal of the capacitance element C6 is electrically connected to the first terminal of the transistor MN52 and the terminal CLK4, and the second terminal of the capacitance element C6 is electrically connected to the first terminal of the transistor MN51, the gate of the transistor MN52, and the first terminal of the transistor MN53.
  • the second terminal of the transistor MN51 is electrically connected to the wiring VSE6, and the gate of the transistor MN51 is electrically connected to the terminal ITB.
  • the second terminal of the transistor MN53 is electrically connected to the wiring VSE7, and the gate of the transistor MN53 is electrically connected to the terminal CLK3.
  • the second terminal of the transistor MN52 is electrically connected to the gate of the transistor MN56, the first terminal of the transistor MN57, the gate of the transistor MN59, and the first terminal of the capacitance element C8.
  • the second terminal of the transistor MN57 is electrically connected to the wiring VSE9.
  • the second terminal of the capacitance element C8 is electrically connected to the wiring VSE10.
  • the first terminal of the transistor MN54 is electrically connected to the wiring VDE6, and the second terminal of the transistor MN54 is electrically connected to the first terminal of the transistor MN55, the gate of the transistor MN57, the first terminal of the transistor MN56, and the terminal OTB.
  • the second terminal of the transistor MN56 is electrically connected to the wiring VSE8.
  • the second terminal of the transistor MN55 is electrically connected to the gate of the transistor MN58 and the first terminal of the capacitance element C7, and the gate of the transistor MN55 is electrically connected to the wiring VDE7.
  • the first terminal of the transistor MN58 is electrically connected to the terminal CLK4, and the second terminal of the transistor MN58 is electrically connected to the second terminal of the capacitance element C7, the first terminal of the transistor MN59, the terminal OTA, and the terminal GT, and the second terminal of the transistor MN59 is electrically connected to the wiring VSE11.
  • each of the wirings VDE6 and VDE7 functions as a wiring that applies a fixed potential.
  • the fixed potential can be, for example, a high-level potential.
  • the wirings VDE6 and VDE7 may be applied with the same fixed potential or different fixed potentials.
  • the wirings VDE6 and VDE7 may be the same wiring.
  • one or both of the wirings VDE6 and VDE7 may be wirings that provide a variable potential instead of a fixed potential.
  • Each of the wirings VSE6 to VSE11 functions as a wiring that applies a fixed potential, for example.
  • the fixed potential can be, for example, a low-level potential, a ground potential, or a negative potential.
  • each of the wirings VSE6 to VSE11 may be applied with the same fixed potential or different fixed potentials.
  • two or more wirings selected from each of the wirings VSE6 to VSE11 may be applied with the same fixed potential, and the remaining wirings may be applied with a potential different from the fixed potential.
  • two or more wirings that apply the same fixed potential may be the same wiring.
  • the wirings VSE6 and VSE7 may be the same wiring.
  • one or more of the wirings VSE6 to VSE11 may be wirings that provide a variable potential instead of a fixed potential.
  • the semiconductor device can be configured such that part of the memory circuit RES is driven by a low power supply voltage and the remaining part of the memory circuit RES is driven by a high power supply voltage.
  • the power supply voltage supplied to the shift register SR is lowered to drive the shift register SR.
  • the power supply voltage can be, for example, a potential difference between a high-level potential provided by the wirings VDE1 to VDE4 in FIG. 6A and a low-level potential provided by the wirings VSE1 to VSE5 in FIG. 6A.
  • the power supply voltage can be, for example, a voltage amplitude of a clock signal provided by the terminals CLK1, CLK2, and PWC in FIG. 6A.
  • the power supply voltage can be, for example, a potential difference between a high potential and a low potential of a start pulse signal input to the shift register SR.
  • the power consumption of the shift register can be reduced.
  • the voltage output from the first output terminal and the second output terminal of the memory circuit RES provided in the shift register SR also becomes lower.
  • the voltage output from the first output terminal and the second output terminal of the shift register SR can be the potential difference between the high level potential and the low level potential that can be output from the terminal.
  • a potential (high level potential or low level potential) corresponding to the clock signal of the terminal CLK1 or a low level potential provided by the wiring VSE4 is output from the terminal OT (corresponding to the first output terminal of the memory circuit RES in FIG. 3 or FIG. 4), and a potential (high level potential or low level potential) corresponding to the clock signal of the terminal PWC or a low level potential provided by the wiring VSE5 is output from the terminal GT (corresponding to the second output terminal of the memory circuit RES in FIG. 3 or FIG. 4).
  • the lower voltage is input to the enable input terminals of the multiple first latch circuits LA included in the holding circuit LTC1 in FIG. 3.
  • the image signal transmitted from the wiring VIS to one or more of the multiple first latch circuits LA may not be captured properly.
  • a semiconductor device is a memory circuit RES or a shift register SR including a memory circuit RES, which can lower the voltage output from the first output terminal of the memory circuit RES and increase the voltage output from the second output terminal of the memory circuit RES by driving a part of the memory circuit RES with a low power supply voltage and driving the remaining part of the memory circuit RES with a high power supply voltage.
  • the semiconductor device is a memory circuit RES or a shift register SR including a memory circuit RES, in which the signal transmitted from the previous memory circuit RES to the next memory circuit RES in FIG. 3 or FIG.
  • the signal transmitted from the memory circuit RES to the enable input terminal of the first latch circuit LA is a high voltage (e.g., a potential difference between a potential higher than the high-level potential and a low-level potential).
  • a high voltage e.g., a potential difference between a potential higher than the high-level potential and a low-level potential.
  • the memory circuit RESD1 shown in FIG. 11A shows an example of a circuit configuration of a memory circuit that can be applied to the multiple memory circuits RES included in the shift register SR of FIG. 3 or FIG. 4.
  • the memory circuit RESD1 shown in FIG. 11A has a circuit LGC and a circuit OPC. Note that the circuit OPC included in the memory circuit RESD1 has a different configuration from the circuit OPC shown in FIG. 6A and FIG. 6B.
  • the circuit OPC has a transistor MNC1, a transistor MNC2, a transistor MNH1, and a transistor MNH2.
  • the circuit LGC also has a terminal LI and terminals LO1 to LO4.
  • the first terminal of the transistor MNC1 is electrically connected to the terminal PWC
  • the second terminal of the transistor MNC1 is electrically connected to the first terminal of the transistor MNC2 and the terminal GT
  • the gate of the transistor MNC1 is electrically connected to the terminal LO1.
  • the second terminal of the transistor MNC2 is electrically connected to the wiring VSE22
  • the gate of the transistor MNC2 is electrically connected to the terminal LO2.
  • the first terminal of the transistor MNH1 is electrically connected to the terminal CLK5
  • the second terminal of the transistor MNH1 is electrically connected to the first terminal of the transistor MNH2 and the terminal OT
  • the gate of the transistor MNH1 is electrically connected to the terminal LO3.
  • the second terminal of the transistor MNH2 is electrically connected to the wiring VSE21, and the gate of the transistor MNH2 is electrically connected to the terminal LO4.
  • the circuit LGC of the memory circuit RESD1 in FIG. 11A like the circuit LGC of the memory circuit RESA in FIG. 6A, has the function of ideally outputting a high-level potential from terminal LO1 and outputting a low-level potential from terminal LO2 when a low-level potential is input to terminal CLK2 and a high-level potential is input to terminal IT. Also, when a high-level potential is input to terminal CLK2 and a low-level potential is input to terminal IT, the circuit LGC in FIG. 11A ideally has the function of outputting a low-level potential from terminal LO1 and outputting a high-level potential from terminal LO2. Also, when a low-level potential is input to terminal CLK2 and a low-level potential is input to terminal IT, the circuit LGC in FIG. 11A has the function of maintaining the potential of terminal LO1 and maintaining the potential of terminal LO2.
  • the circuit LGC in FIG. 11A may ideally have a function of outputting a high-level potential from the terminal LO3 and a low-level potential from the terminal LO4 when a low-level potential is input to the terminal CLK2 and a high-level potential is input to the terminal IT.
  • the circuit LGC in FIG. 11A may ideally have a function of outputting a low-level potential from the terminal LO3 and a high-level potential from the terminal LO4.
  • the circuit LGC in FIG. 11A may ideally have a function of outputting a low-level potential from the terminal CLK2 and a low-level potential is input to the terminal IT.
  • the terminals LO1 and LO3 may be electrically connected, and the terminals LO2 and LO4 may be electrically connected.
  • the circuit LGC of the memory circuit RESD1 in FIG. 11A can have the same configuration as the circuit LGC of the memory circuit RESA in FIG. 6A.
  • a terminal LO3 may be provided so as to be electrically connected to the second terminal of the transistor MN1 and the first terminal of the transistor MN2
  • a terminal LO4 may be provided so as to be electrically connected to the gate of the transistor MN2, the second terminal of the transistor MN3, the first terminal of the transistor MN4, and the first terminal of the capacitance element C5.
  • terminal CLK2 and terminal PWC are terminals that correspond to the second input terminal of memory circuit RES in FIG. 3, similar to terminal CLK2 and terminal PWC of memory circuit RESA in FIG. 6A.
  • Terminal CLK5 is also a terminal that corresponds to the second input terminal of memory circuit RES in FIG. 3. Therefore, the number of wirings CLS shown in FIG. 3 can be three or more.
  • the terminal OT is, for example, a terminal that corresponds to the first output terminal of the memory circuit RES in FIG. 3, similar to the terminal OT of the memory circuit RESA in FIG. 6A.
  • the terminal GT is, for example, a terminal that corresponds to the second output terminal of the memory circuit RES in FIG. 3, similar to the terminal GT of the memory circuit RESA in FIG. 6A.
  • each of the wirings VSE21 and VSE22 functions as a wiring that applies a fixed potential.
  • the fixed potential can be, for example, a low-level potential.
  • the wirings VSE21 and VSE22 may be given the same fixed potential or different fixed potentials. Note that when the wirings VSE21 and VSE22 are given the same fixed potential, the wirings VSE1 and VSE2 may be the same wiring.
  • a start pulse signal from the wiring SP or a signal from the terminal OT of the previous memory circuit RESD1 is input to the terminal IT of the memory circuit RESD1.
  • the high potential side of these signals is a high-level potential VH
  • the low potential side is a low-level potential VL .
  • the voltage amplitude of these signals at this time is VH - VL .
  • a clock signal is input to each of the terminals CLK2 and CLK5 of the memory circuit RESD1.
  • the high potential side of each clock signal is a high-level potential VH
  • the low potential side is a low-level potential VL .
  • the potential difference between the high potential side and the low potential side of the clock signal is VH - VL .
  • the wirings VSE21 and VSE22 function as wirings that apply a low-level potential VL to the memory circuit RESD1.
  • a clock signal is applied to a terminal PWC of the memory circuit RESD1.
  • the potential difference between the high potential side and the low potential side of the clock signal applied to the terminal PWC is higher than the potential difference VH - VL between the high potential side and the low potential side of the clock signal applied to the terminals CLK2 and CLK5.
  • the high potential side of the clock signal applied to the terminal PWC may be VEXH , which is higher than VH , and the low potential side may be VL , and the potential difference between the high potential side and the low potential side of the clock signal may be VEXH - VL .
  • the high potential side of the clock signal applied to the terminal PWC will be VEXH
  • the low potential side will be VL .
  • the terminal GT of the memory circuit RESD1 outputs a potential obtained by subtracting the threshold voltage of the transistor MNC1 from VEXH . Furthermore, when the high-potential side VEXH of the clock signal transitions to the low-potential side VL at the terminal PWC thereafter, VL is output from the terminal GT of the memory circuit RESD1.
  • the transistor MNC1 is in an off state and the transistor MNC2 is in an on state, so that the terminal GT of the memory circuit RESD1 outputs VL .
  • V EXH which is higher than V H , may be output from the terminal GT of the memory circuit RESD1
  • transistors with high voltage resistance for the transistors MNC1 and MNC2.
  • transistor MTCK having a thick gate insulating film described in Embodiment 1 for the transistors MNC1 and MNC2.
  • the terminal OT of the memory circuit RESD1 outputs a potential obtained by subtracting the threshold voltage of the transistor MNH1 from VH . Note that thereafter, when the high-potential VH of the clock signal at the terminal CLK5 transitions to the low-potential VL , VL is output from the terminal OT of the memory circuit RESD1.
  • the transistor MNH1 is turned off and the transistor MNH2 is turned on, so that the terminal OT of the memory circuit RESD1 outputs VL .
  • VH may be output as a high-level potential from the terminal OT of the memory circuit RESD1. Because VH is a lower potential than VEXH , transistors having lower tolerance to voltage than the transistor MTCK can be used for the transistors MNH1 and MNH2. Since the shift register SR including the memory circuit RESD1 preferably has a high driving speed, it is preferable to use transistors having a high driving frequency for the transistors MNH1 and MNH2. In other words, it is preferable to use the transistor MTHN having a thin gate insulating film described in Embodiment 1 for the transistors MNH1 and MNH2.
  • the transistor MTHN having a thin gate insulating film may be applied to the transistor included in the circuit LGC of the memory circuit RESD1. This can increase the operating speed of the circuit LGC.
  • the high potential side of the signal output from the second output terminal of the memory circuit RES can be set to VEXH higher than VH .
  • VEXH is input to the enable input terminals of the multiple first latch circuits LA included in the holding circuit LTC1 of Fig. 3.
  • a signal voltage (potential difference between the high potential and low potential of the signal) VEXH -VL higher than VH -VL is input to the enable input terminal, making it easier for the first latch circuit to capture the image signal transmitted from the wiring VIS.
  • the configuration of the memory circuit RES in the semiconductor device of one embodiment of the present invention is not limited to the memory circuit RESD1 in FIG. 11A.
  • the configuration of the memory circuit RES in the semiconductor device of one embodiment of the present invention may be a configuration obtained by changing the memory circuit RESD1 in FIG. 11A depending on the situation.
  • the memory circuit RESD2 shown in FIG. 11B is a modified example of the memory circuit RESD1 in FIG. 11A and differs from the memory circuit RESD1 in that the transistors MNH1 and MNH2 are not provided and that the terminal OT is electrically connected to the terminal GT.
  • the circuit OPC has a transistor MNC1 and a transistor MNC2.
  • the circuit LGC also has terminals LI, LO1, and LO2.
  • the first terminal of transistor MNC1 is electrically connected to terminal PWC
  • the second terminal of transistor MNC1 is electrically connected to the first terminal of transistor MNC2, terminal GT, and terminal OT
  • the gate of transistor MNC1 is electrically connected to terminal LO1.
  • the second terminal of transistor MNC2 is electrically connected to wiring VSE22
  • the gate of transistor MNC2 is electrically connected to terminal LO2.
  • the circuit LGC of the memory circuit RESD2 in FIG. 11B like the circuit LGC of the memory circuit RESA in FIG. 6A, has the function of ideally outputting a high-level potential from terminal LO1 and outputting a low-level potential from terminal LO2 when a low-level potential is input to terminal CLK2 and a high-level potential is input to terminal IT.
  • the circuit LGC in FIG. 11A ideally has the function of outputting a low-level potential from terminal LO1 and outputting a high-level potential from terminal LO2.
  • the circuit LGC in FIG. 11A has the function of maintaining the potential of terminal LO1 and maintaining the potential of terminal LO2.
  • a clock signal having a potential difference between the high potential side and the low potential side of VEXH - VL is applied to the terminal PWC, similarly to the memory circuit RESD1 in FIG. 11A.
  • the wiring VSE22 functions as a wiring that applies a low-level potential VL to the memory circuit RESD2.
  • the high potential side of the signal output from the terminal GT is VEXH
  • the low potential side is VL
  • the high potential side of the signal output from the terminal OT is also VEXH
  • the low potential side is VL .
  • the high potential side of the signal outputted not only from the second output terminal but also from the first output terminal of the memory circuit RES can be set to VEXH, which is higher than VH .
  • VEXH which is higher than VH .
  • a signal whose high potential side is VEXH and whose low potential side is VL can be transmitted to the first input terminal of the next-stage memory circuit, which is electrically connected to the first output terminal of the memory circuit RES.
  • the memory circuit RESD3 shown in FIG. 12A is a modified example of the memory circuit RESD1 in FIG. 11A, and differs from the memory circuit RESD1 in that a transistor MNC3, a transistor MNH3, a capacitance element CPW, and a capacitance element CCL are newly provided, and in that the terminals LO3 and LO4 are not provided in the circuit LGC.
  • the circuit OPC has a transistor MNC1, a transistor MNC2, a transistor MNC3, a transistor MNH1, a transistor MNH2, a transistor MNH3, a capacitance element CPW, and a capacitance element CCL.
  • the first terminal of the transistor MNC3 is electrically connected to the first terminal of the transistor MNH3 and the terminal LO1.
  • the gate of the transistor MNC2 is electrically connected to the gate of the transistor MNH2 and the terminal LO2.
  • the second terminal of the transistor MNC3 is electrically connected to the gate of the transistor MNC1 and the first terminal of the capacitance element CPW, and the gate of the transistor MNC3 is electrically connected to the wiring VDE12.
  • the first terminal of the transistor MNC1 is electrically connected to the terminal PWC
  • the second terminal of the transistor MNC1 is electrically connected to the first terminal of the transistor MNC2, the second terminal of the capacitance element CPW, and the terminal GT.
  • the second terminal of the transistor MNC2 is electrically connected to the wiring VSE22.
  • the second terminal of the transistor MNH3 is electrically connected to the gate of the transistor MNH1 and the first terminal of the capacitance element CCL, and the gate of the transistor MNH3 is electrically connected to the wiring VDE11.
  • the first terminal of the transistor MNH1 is electrically connected to the terminal CLK5, and the second terminal of the transistor MNH1 is electrically connected to the first terminal of the transistor MNH2, the second terminal of the capacitance element CCL, and the terminal OT.
  • the second terminal of the transistor MNH2 is electrically connected to the wiring VSE21.
  • circuit LGC in FIG. 12A please refer to the explanation of the circuit LGC in FIG. 11B.
  • terminal CLK5 and the terminal PWC shown in FIG. 12A the description of the terminal CLK5 and the terminal PWC of the memory circuit RESD2 in FIG. 11B can be referred to.
  • the wiring VDE11 and the wiring VDE12 function as wirings that apply a fixed potential.
  • the fixed potential can be, for example, a high-level potential.
  • the wirings VDE11 and VDE12 may be applied with the same fixed potential or different fixed potentials.
  • the wirings VDE11 and VDE12 may be the same wiring.
  • the wirings VDE11 and VDE12 are each a wiring that applies VH as a high-level potential.
  • the transistor MNC2 is turned off and the potential of the terminal GT remains at VL .
  • the potential of the second terminal (terminal GT) of the transistor MNC1 rises from VL .
  • the second terminal of the transistor MNC3, the gate of the transistor MNC1, and the first terminal of the capacitance element CPW are in a floating state, so that the potential of the second terminal (terminal GT) of the capacitance element CPW rises, and the potentials of the second terminal of the transistor MNC3, the gate of the transistor MNC1, and the first terminal of the capacitance element CPW also rise due to the capacitive coupling of the capacitance element CPW.
  • the potential of the gate of transistor MNC3 can be increased by utilizing the capacitive coupling of capacitance element CPW.
  • the term “bootstrap” refers to using capacitive coupling to increase the gate potential in conjunction with an increase in the potential of the first or second terminal of the transistor.
  • the circuit OPC can be configured without providing the capacitance element CPW. In this case, the circuit area of the circuit OPC can be reduced.
  • a high-level potential VH on the high potential side of the signal flowing from the terminal CLK5 can be output to the terminal OT by bootstrap using the capacitor CCL.
  • a voltage VEXH higher than VH may be applied to the potential VH-Vth_MNC3 of the second terminal of the transistor MNC3 by bootstrap using the capacitance element CPW. Therefore, it is preferable to use a transistor with high voltage resistance for the transistor MNC3. In other words, it is preferable to use the transistor MTCK having a thick gate insulating film described in the first embodiment for the transistor MNC3.
  • the shift register SR including the memory circuit RESD3 has a high driving speed
  • the transistor MNH3 a voltage higher than VH may be applied to the second terminal of the transistor MNH3 by bootstrap using the capacitance element CCL. For this reason, a transistor having high resistance to voltage may be used as the transistor MNH3. In other words, the transistor MTCK having a thick gate insulating film described in the first embodiment may be used as the transistor MNH3.
  • transistors MNH1, MNH2, MNC1, and MNC2 please refer to the respective descriptions of transistors MNH1, MNH2, MNC1, and MNC2 provided in memory circuit RESD1 in FIG. 11.
  • the memory circuit RESD3 in FIG. 12A may be changed to the configuration of the memory circuit RESD4 shown in FIG. 12B.
  • the memory circuit RESD4 in FIG. 12B has a configuration in which the transistors MNH3 and MNC3 in the circuit OPC of the memory circuit RESD3 in FIG. 12A are combined into the transistor MNH3.
  • the second terminal of the transistor MNH3 is electrically connected to the gate of the transistor MNH1, the first terminal of the capacitance element CCL, the gate of the transistor MNC1, and the first terminal of the capacitance element CPW.
  • the memory circuit RESD4 in FIG. 12B can increase the gate potential of the transistor MNC1 by bootstrap using the capacitance element CPW, and can increase the gate potential of the transistor MNH1 by bootstrap using the capacitance element CCL.
  • the memory circuit RESD3 in FIG. 12A may be changed to the configuration of the memory circuit RESD5 shown in FIG. 13.
  • the memory circuit RESD5 shown in FIG. 13 has a configuration in which the terminals OT and GT of the memory circuit RESD3 in FIG. 12A are combined together.
  • the transistors MNH1 to MNH3 and the capacitance element CCL are not provided, and the terminal OT is electrically connected to the terminal GT, the second terminal of the transistor MNC1, the second terminal of the capacitance element CPW, and the first terminal of the transistor MNC2.
  • the memory circuit RESD5 in Fig. 13 can increase the potential of the gate of the transistor MNC1 by bootstrap using a capacitance element CPW. Similarly to the memory circuit RESD2 in Fig. 11B, the memory circuit RESD5 in Fig. 13 can set the high potential side of the signal output from the terminal OT to VEXH higher than the high-level potential VH , and set the low potential side to VL .
  • the memory circuit RESD6 shown in FIG. 14A is a modified example of the memory circuit RESD3 in FIG. 12A, and differs from the memory circuit RESD3 in that the gate of the transistor MNC3 is electrically connected to the first terminal of the transistor MNC3 rather than the wiring VDE12, and that the gate of the transistor MNH3 is electrically connected to the first terminal of the transistor MNH3 rather than the wiring VDE11.
  • the transistor MNC3 since the first terminal of the transistor MNC3 and the gate of the transistor MNC3 are electrically connected, the transistor MNC3 can be said to be diode-connected. Therefore, for example, when a high-level potential VH is input from the terminal LO1 of the circuit LGC to the first terminal of the transistor MNC3, the potentials of the first terminal and gate of the transistor MNC3 become the high-level potential VH , and the potentials of the second terminal of the transistor MNC3, the gate of the transistor MNC3, and the first terminal of the capacitance element CPW become VH - Vth_MNC3 .
  • transistor MNC3 When the potential of the second terminal of transistor MNC3 reaches VH - Vth_MNC3 , transistor MNC3 is turned off, and the electrical connection point between the second terminal of transistor MNC3, the gate of transistor MNC1, and the first terminal of capacitance element CPW is in a floating state. Therefore, the potential VH - Vth_MNC3 of the gate of transistor MNC1 can be further increased by bootstrap using capacitance element CPW. Note that even if the potential of the gate of transistor MNC1 (the potential of the second terminal of transistor MNC3) increases, transistor MNC3 does not turn on.
  • the first terminal of the transistor MNH3 and the gate of the transistor MNH3 are electrically connected, so that the transistor MNH3 is diode-connected. For this reason, for example, when a high-level potential VH is input from the terminal LO1 of the circuit LGC to the first terminal of the transistor MNH3, the potentials of the first terminal and gate of the transistor MNH3 become the high-level potential VH , so that the potentials of the second terminal of the transistor MNH3, the gate of the transistor MNH3, and the first terminal of the capacitor CCL become VH - Vth_MNH3 .
  • transistor MNH3 When the potential of the second terminal of transistor MNH3 reaches VH - Vth_MNH3 , transistor MNH3 is turned off, and the electrical connection point between the second terminal of transistor MNH3, the gate of transistor MNH1, and the first terminal of capacitance element CCL is in a floating state. Therefore, the potential VH - Vth_MNC3 of the gate of transistor MNH1 can be further increased by bootstrap using capacitance element CCL. Note that even if the potential of the gate of transistor MNH1 (the potential of the second terminal of transistor MNH3) becomes high, transistor MNH3 does not turn on.
  • the circuit OPC of the memory circuit RESD6A shown in FIG. 14B is a modified example of the circuit OPC of the memory circuit RESD6 in FIG. 14A, and differs from the circuit OPC of the memory circuit RESD6 in FIG. 14A in that it is configured to be capable of releasing the charge stored in the first terminal of the capacitance element CPW (or the gate of transistor MNC1) and the first terminal of the capacitance element CCL (or the gate of transistor MNH1).
  • the circuit OPC of the memory circuit RESD6A shown in FIG. 14B differs from the circuit OPC of the memory circuit RESD6 in FIG. 14A in that it has transistors MNC4 and MNH4.
  • the first terminal of transistor MNC4 is electrically connected to the second terminal of transistor MNC3, the gate of transistor MNC1, and the first terminal of capacitance element CPW, the second terminal of transistor MNC4 is electrically connected to wiring VSE23, and the gate of transistor MNC4 is electrically connected to wiring RS1.
  • the first terminal of transistor MNC4 is electrically connected to the second terminal of transistor MNH3, the gate of transistor MNH1, and the first terminal of capacitance element CCL, the second terminal of transistor MNH4 is electrically connected to wiring VSE24, and the gate of transistor MNH4 is electrically connected to wiring RS2.
  • Wiring VSE23 and wiring VSE24 function as wirings that provide a fixed potential, for example, similar to wiring VSE21 or wiring VSE22.
  • An example of a fixed potential is a low-level potential.
  • Another example of a fixed potential is a ground potential or a negative potential.
  • wiring VSE23 and wiring VSE24 may function as wirings that provide a variable potential.
  • the wirings VSE23 and VSE24 function as wirings for applying a low-level potential VL .
  • the wiring RS1 functions as, for example, a wiring that transmits a signal for selecting whether or not to release the charge accumulated in the first terminal of the capacitor CCL (or the gate of the transistor MNH1). Specifically, for example, when the charge of the first terminal of the capacitor CCL (the charge of the gate of the transistor MNH1) is not to be released, a low-level potential VL may be applied as a signal to the wiring RS1 to turn off the transistor MNH4. Also, for example, when the charge of the first terminal of the capacitor CCL (the charge of the gate of the transistor MNH1) is to be released, a high-level potential VH may be applied as a signal to the wiring RS1 to turn on the transistor MNH4.
  • a low-level potential VL can be applied to the wiring RS1 to turn off the transistor MNH3, and then a high-level potential VH can be applied from the terminal LO1 of the circuit LGC to the first terminal of the transistor MNH3.
  • a low-level potential VL can be applied from the terminal LO1 of the circuit LGC to the first terminal of the transistor MNH3 to turn off the transistor MNH3, and then a high-level potential VH can be applied to the wiring RS1 to turn on the transistor MNH4.
  • the potential applied by the wiring VSE23 is set to a low-level potential VL
  • the charge of the first terminal of the capacitor CCL flows to the wiring VSE23, and as a result, the potential of the first terminal of the capacitor CCL (the potential of the gate of the transistor MNH1) becomes VL .
  • the wiring RS2 functions as a wiring that transmits a signal for selecting whether or not to release the charge stored in the first terminal of the capacitance element CPW (the gate of the transistor MNC1). Specifically, for example, when the charge of the first terminal of the capacitance element CPW (or the gate of the transistor MNC1) is not to be released, a low-level potential VL may be applied as a signal to the wiring RS2 to turn off the transistor MNC4. Furthermore, for example, when the charge of the first terminal of the capacitance element CPW (or the gate of the transistor MNC1) is to be released, a high-level potential VH may be applied as a signal to the wiring RS2 to turn on the transistor MNC4.
  • a low-level potential VL can be applied to the wiring RS2 to turn off the transistor MNC3, and then a high-level potential VH can be applied from the terminal LO1 of the circuit LGC to the first terminal of the transistor MNC3.
  • a low-level potential VL can be applied from the terminal LO1 of the circuit LGC to the first terminal of the transistor MNC3 to turn off the transistor MNC3, and then a high-level potential VH can be applied to the wiring RS2 to turn on the transistor MNC4.
  • the potential applied by the wiring VSE24 is set to a low-level potential VL
  • the charge of the first terminal of the capacitance element CCL (the charge of the gate of the transistor MNC1) flows to the wiring VSE24, and as a result, the potential of the first terminal of the capacitance element CPW (the potential of the gate of the transistor MNC1) becomes VL .
  • the transistor MTCK described in the first embodiment above can be applied to the transistor MNC4.
  • the transistor MTHN described in the first embodiment above can be applied to the transistor MNH4.
  • the transistor MTHN described in the first embodiment above can be applied to the transistor MNC4, and for example, the transistor MTCK described in the first embodiment above can be applied to the transistor MNH4.
  • the memory circuit RESD6 in FIG. 14A may be changed to the configuration of the memory circuit RESD7 shown in FIG. 15A.
  • the memory circuit RESD7 in FIG. 15A has a configuration in which the transistors MNH3 and MNC3 in the circuit OPC of the memory circuit RESD6 in FIG. 14A are combined into the transistor MNH3, similar to the memory circuit RESD4 in FIG. 12B.
  • the second terminal of the transistor MNH3 is electrically connected to the gate of the transistor MNH1, the first terminal of the capacitance element CCL, the gate of the transistor MNC1, and the first terminal of the capacitance element CPW.
  • the memory circuit RESD7 in Fig. 15A has a transistor MNH3 diode-connected, and can supply VH- Vth_MNH3 , which is a potential obtained by subtracting the threshold voltage of the transistor MNC1 from the high-level potential output from the terminal LO1 of the circuit LGC, to the gates of the transistors MNH1 and MNC1 .
  • the memory circuit RESD7 in Fig. 15A can increase the potential of the gate of the transistor MNC1 by bootstrap using the capacitance element CPW, and can increase the potential of the gate of the transistor MNH1 by bootstrap using the capacitance element CCL.
  • the circuit OPC of the memory circuit RESD7A shown in FIG. 15B is a modified example of the circuit OPC of the memory circuit RESD7 of FIG. 15A, and differs from the circuit OPC of the memory circuit RESD7 of FIG. 15A in that it is configured to be capable of releasing the charge stored in the first terminal of the capacitance element CPW (or the gate of transistor MNC1) and the first terminal of the capacitance element CCL (or the gate of transistor MNH1).
  • the circuit OPC of the memory circuit RESD7A shown in FIG. 15B differs from the circuit OPC of the memory circuit RESD7 of FIG. 15A in that it has a transistor MNH4.
  • the first terminal of transistor MNH4 is electrically connected to the gate of transistor MNC1, the first terminal of capacitance element CPW, the second terminal of transistor MNH3, the gate of transistor MNH1, and the first terminal of capacitance element CCL, the second terminal of transistor MNH4 is electrically connected to wiring VSE23, and the gate of transistor MNH4 is electrically connected to wiring RS1.
  • wiring RS1 and wiring VSE23 For details about wiring RS1 and wiring VSE23, please refer to the explanation of wiring RS1 and wiring VSE23 shown in Figure 14B.
  • the memory circuit RESD6 in FIG. 14A may be changed to the configuration of the memory circuit RESD8A shown in FIG. 16.
  • the memory circuit RESD8A shown in FIG. 16 is configured by combining the terminals OT and GT of the memory circuit RESD6A in FIG. 14B.
  • the transistors MNH1 to MNH4 and the capacitance element CCL are not provided, and the terminal OT is electrically connected to the terminal GT, the second terminal of the transistor MNC1, the second terminal of the capacitance element CPW, and the first terminal of the transistor MNC2.
  • the memory circuit RESD8A in Fig. 16 can increase the potential of the gate of the transistor MNC1 by bootstrap using the capacitance element CPW. Similarly to the memory circuit RESD5 in Fig. 13, the memory circuit RESD8A in Fig. 16 can set the high potential side of the signal output from the terminal OT to VEXH higher than the high-level potential VH , and the low potential side to VL .
  • the memory circuit RESD9 shown in FIG. 17A is a modified example of the memory circuit RESD3 in FIG. 12A, and differs from the memory circuit RESD3 in that the gate of the transistor MNC3 is electrically connected to the terminal LO1 of the circuit LGC instead of the wiring VDE12, the first terminal of the transistor MNC3 is electrically connected to the wiring VDE14, the gate of the transistor MNH3 is electrically connected to the terminal LO1 of the circuit LGC instead of the wiring VDE11, and the first terminal of the transistor MNH3 is electrically connected to the wiring VDE13.
  • the wiring VDE13 and the wiring VDE14 function as wirings that apply a fixed potential.
  • the fixed potential can be, for example, a high-level potential.
  • the wirings VDE13 and VDE14 may be applied with the same fixed potential or different fixed potentials.
  • the wirings VDE13 and VDE14 may be the same wiring.
  • the wirings VDE13 and VDE14 are each a wiring that applies VH as a high-level potential.
  • the gate-source voltage of the transistor MNH3 (at this timing, the voltage between the gate and the second terminal) becomes VH - VL , so that the transistor MNH3 is turned on.
  • a current flows from the wiring VDE13 through the transistor MNH3 to the first terminal of the capacitance element CCL (or the gate of the transistor MNH1), and the first terminal of the capacitance element CCL is accumulated, so that the potential of the first terminal of the capacitance element CCL (the potential of the gate of the transistor MNH1) rises until the transistor MNH3 is turned off.
  • the transistor MNH3 is turned off when the gate-source voltage of the transistor MNH3 decreases to Vth_MNH3 , so that the potential of the first terminal of the capacitance element CCL1 (the potential of the second terminal of the transistor MNH3) at this time becomes VH - Vth_MNH3 .
  • the gate-source voltage of the transistor MNC3 (at this timing, the voltage between the gate and the second terminal) becomes VH - VL , and the transistor MNC3 becomes on.
  • a current flows from the wiring VDE14 through the transistor MNC3 to the first terminal of the capacitance element CPW (or the gate of the transistor MNC1), and the first terminal of the capacitance element CPW is accumulated, and the potential of the first terminal of the capacitance element CPW (the potential of the gate of the transistor MNC1) rises until the transistor MNC3 becomes off.
  • the transistor MNC3 becomes off when the gate-source voltage of the transistor MNC3 becomes low to Vth_MNC3 , and the potential of the first terminal of the capacitance element CPW1 (the potential of the second terminal of the transistor MNC3) at this time becomes VH - Vth_MNC3 .
  • the transistor MNH3 when the potential of the second terminal of the transistor MNH3 reaches VH - Vth_MNH3 , the transistor MNH3 is turned off, and therefore the electrical connection point between the second terminal of the transistor MNH3, the gate of the transistor MNH1, and the first terminal of the capacitor CCL is turned on. After that, a low-level potential VL is applied from the terminal LO1 of the circuit LGC to each of the gates of the transistor MNH3.
  • VH from the terminal CLK5 to the first terminal of the transistor MNH1
  • the potential VH - Vth_MNH3 of the gate of the transistor MNH1 can be further increased by bootstrap using the capacitor CCL. Note that even if the potential of the gate of the transistor MNH1 (the potential of the second terminal of the transistor MNH3) becomes high, the transistor MNH3 does not turn on.
  • the circuit OPC of the memory circuit RESD9A shown in FIG. 17B is a modified example of the circuit OPC of the memory circuit RESD9 of FIG. 17A, and differs from the circuit OPC of the memory circuit RESD9 of FIG. 17A in that it is configured to be able to release the charge stored in the first terminal of the capacitance element CPW (or the gate of transistor MNC1) and to be able to release the charge stored in the first terminal of the capacitance element CCL (or the gate of transistor MNH1).
  • the circuit OPC of the memory circuit RESD9A shown in FIG. 17B differs from the circuit OPC of the memory circuit RESD9 of FIG. 17A in that it has transistors MNC4 and MNH4.
  • the first terminal of transistor MNC4 is electrically connected to the second terminal of transistor MNC3, the gate of transistor MNC1, and the first terminal of capacitance element CPW, the second terminal of transistor MNC4 is electrically connected to wiring VSE23, and the gate of transistor MNC4 is electrically connected to wiring RS1.
  • the first terminal of transistor MNC4 is electrically connected to the second terminal of transistor MNH3, the gate of transistor MNH1, and the first terminal of capacitance element CCL, the second terminal of transistor MNH4 is electrically connected to wiring VSE24, and the gate of transistor MNH4 is electrically connected to wiring RS2.
  • wiring VSE23 and wiring VSE24 the description of wiring VSE23 and wiring VSE24 of the memory circuit RESD6A in FIG. 14B can be referred to.
  • wiring RS1 and wiring RS2 the description of wiring RS1 and wiring RS2 of the memory circuit RESD6A in FIG. 14B can be referred to.
  • transistors MNH4 and MNC4 the description of transistors MNH4 and MNC4 of the memory circuit RESD6A in FIG. 14B can be referred to.
  • a low-level potential VL is applied from the terminal LO1 of the circuit LGC to the first terminal of the transistor MNH3 to turn off the transistor MNH3, and then a high-level potential VH is applied to the wiring RS1 to turn on the transistor MNH4.
  • the potential applied by the wiring VSE23 is set to the low-level potential VL , the charge of the first terminal of the capacitor CCL (the charge of the gate of the transistor MNH1) flows to the wiring VSE23, and as a result, the potential of the first terminal of the capacitor CCL (the potential of the gate of the transistor MNH1) becomes VL .
  • the potential of the first terminal of the capacitor CPW (the potential of the gate of the transistor MNC1) is to be lowered (when the potential is to be VL )
  • a low-level potential VL is applied from the terminal LO1 of the circuit LGC to the first terminal of the transistor MNC3 to turn off the transistor MNC3
  • a high-level potential VH is applied to the wiring RS2 to turn on the transistor MNC4.
  • the potential applied by the wiring VSE24 is set to the low-level potential VL , the charge of the first terminal of the capacitor CCL (the charge of the gate of the transistor MNC1) flows to the wiring VSE24, and as a result, the potential of the first terminal of the capacitor CPW (the potential of the gate of the transistor MNC1) becomes VL .
  • the memory circuit RESD9 in FIG. 16 may be changed to the configuration of the memory circuit RESD10 shown in FIG. 18A.
  • the memory circuit RESD10 in FIG. 18A has a configuration in which the transistors MNH3 and MNC3 in the circuit OPC of the memory circuit RESD9 in FIG. 14A are combined into the transistor MNH3, similar to the memory circuit RESD4 in FIG. 12B and the memory circuit RESD7 in FIG. 15A.
  • the second terminal of the transistor MNH3 is electrically connected to the gate of the transistor MNH1, the first terminal of the capacitance element CCL, the gate of the transistor MNC1, and the first terminal of the capacitance element CPW.
  • the memory circuit RESD10 in Fig. 18A has a configuration in which the terminal LO1 of the circuit LGC is electrically connected to the gate of the transistor MNH3, and VH - Vth_MNH3 , which is a potential obtained by subtracting the threshold voltage of the transistor MNH3 from the wiring VDE13, can be applied to the gates of the transistors MNH1 and MNC1.
  • the potential of the gate of the transistor MNC1 can be increased by bootstrap using the capacitor CPW
  • the potential of the gate of the transistor MNH1 can be increased by bootstrap using the capacitor CCL.
  • the circuit OPC of the memory circuit RESD10A shown in FIG. 18B is a modified example of the circuit OPC of the memory circuit RESD10 of FIG. 18A, and differs from the circuit OPC of the memory circuit RESD10 of FIG. 18A in that it is configured to be capable of releasing the charge stored in the first terminal of the capacitance element CPW (or the gate of transistor MNC1) and the first terminal of the capacitance element CCL (or the gate of transistor MNH1).
  • the circuit OPC of the memory circuit RESD10A shown in FIG. 18B differs from the circuit OPC of the memory circuit RESD10 of FIG. 18A in that it has a transistor MNH4.
  • the first terminal of transistor MNH4 is electrically connected to the gate of transistor MNC1, the first terminal of capacitance element CPW, the second terminal of transistor MNH3, the gate of transistor MNH1, and the first terminal of capacitance element CCL, the second terminal of transistor MNH4 is electrically connected to wiring VSE23, and the gate of transistor MNH4 is electrically connected to wiring RS1.
  • wiring RS1 and wiring VSE23 For details about wiring RS1 and wiring VSE23, please refer to the explanation of wiring RS1 and wiring VSE23 shown in Figure 17B.
  • the memory circuit RESD9 in FIG. 17A may be changed to the configuration of the memory circuit RESD11 shown in FIG. 19A.
  • the memory circuit RESD11 shown in FIG. 19 is configured by combining the terminals OT and GT of the memory circuit RESD9 in FIG. 17A.
  • the transistors MNH1 to MNH4 and the capacitance element CCL are not provided, and the terminal OT is electrically connected to the terminal GT, the second terminal of the transistor MNC1, the second terminal of the capacitance element CPW, and the first terminal of the transistor MNC2.
  • the memory circuit RESD11 in Fig. 19A can increase the gate potential of the transistor MNC1 by bootstrap using a capacitor CPW. Also, the memory circuit RESD11 in Fig. 19A can set the high potential side of the signal output from the terminal OT to VEXH higher than the high-level potential VH and the low potential side to VL , similar to the memory circuit RESD5 in Fig. 13 and the memory circuit RESD8A in Fig. 16.
  • the memory circuit RESD11 in FIG. 19A may be modified to a configuration capable of releasing the charge stored in the first terminal of the capacitance element CPW (or the gate of the transistor MNC1).
  • a transistor MNC4 may be provided in the circuit OPC as in the memory circuit RESD11A in FIG. 19B. Note that for an example of the operation of the memory circuit RESD11A in FIG. 19B, the description of the example of the operation of the memory circuit RESD9A in FIG. 17B can be referred to.
  • ⁇ Configuration Example 11 of Memory Circuit RES>> 20A is a modification of the memory circuit RESD3 in FIG 12A and differs from the memory circuit RESD3 in that a transistor MNF1 is provided. That is, in the memory circuit RESD12 in FIG 20A, the circuit OPC includes a transistor MNF1 in addition to the transistors MNH1 to MNH3, the transistors MNC1 to MNC3, the capacitor CCL, and the capacitor CPW.
  • connection configuration of the circuit OPC of the memory circuit RESD12 in FIG. 20A is the same as the connection configuration of the memory circuit RESD3 in FIG. 12A, in addition to that, the first terminal of the transistor MNF1 is electrically connected to the terminal LO1 of the circuit LGC, the first terminal of the transistor MNH3, and the first terminal of the transistor MNC3, the second terminal of the transistor MNF1 is electrically connected to the wiring VDE15, and the gate of the transistor MNF1 is electrically connected to the second terminal of the transistor MNC3, the gate of the transistor MNC1, and the first terminal of the capacitance element CPW.
  • the wiring VDE15 functions as a wiring that applies a fixed potential.
  • the fixed potential can be, for example, a high-level potential.
  • the fixed potential of the wiring VDE15 may be equal to or different from the fixed potentials applied by the wirings VDE11 and VDE12.
  • the wiring VDE15 may be equal to two of the fixed potentials applied by the wirings VDE11 and VDE12.
  • the wirings VDE11, VDE12, and VDE15 may be the same wiring.
  • the wirings VDE11, VDE12, and VDE15 are each a wiring that applies VH as a high-level potential.
  • circuit LGC For the circuit LGC, please refer to the description of the circuit LGC in the memory circuit RESD3 in FIG. 12A.
  • the description of the terminal PWC, the wiring VSE21, and the wiring VSE22 in the memory circuit RESD3 in FIG. 12A can be referred to.
  • the transistors MNH2 and MNC2 are each turned off, and the potential of the terminal OT and the potential of the terminal GT remain at VL .
  • the potential of the gate of the transistor MNF1 is VH - Vth_MNC3 .
  • the potential of the first terminal of the transistor MNF1 is VH provided from the terminal LO1
  • the potential of the second terminal of the transistor MNF1 is VH provided from the wiring VDE15. Therefore, if the threshold voltage of the transistor MNF1 is an appropriate value, the transistor MNF1 is turned off.
  • VMF1 is preferably a potential lower than VH and extremely close to VH .
  • the circuit LGC can be a circuit that can be temporarily stopped in some cases.
  • the potential of the second terminal of the transistor MNH1 rises from VL .
  • the second terminal of the transistor MNH3, the gate of the transistor MNH1, and the first terminal of the capacitance element CCL are in a floating state, so that the potentials of the second terminal of the transistor MNH3, the gate of the transistor MNH1, and the first terminal of the capacitance element CCL rise due to bootstrap by the capacitance element CCL.
  • the circuit OPC of the memory circuit RESD12 in FIG. 20A can output to the terminal OT a signal whose high potential side is VH and whose low potential side is VL .
  • the potential of the second terminal of the transistor MNC1 rises from VL .
  • the second terminal of the transistor MNC3, the gate of the transistor MNC1, and the first terminal of the capacitance element CPW are in a floating state, so that the potentials of the second terminal of the transistor MNC3, the gate of the transistor MNC1, and the first terminal of the capacitance element CPW rise due to bootstrap by the capacitance element CPW.
  • the potentials of the second terminal of the transistor MNC3, the gate of the transistor MNC1, and the first terminal of the capacitance element CPW become VH - Vth_MNC3 + ( VEXH - VL ).
  • the potential of the first terminal of the transistor MNF1 is VH (or VMNF1 ) and the potential of the second terminal of the transistor MNF1 is VH. Therefore, if the threshold voltage of the transistor MNF1 has an appropriate value, the transistor MNF1 can be turned on.
  • the 20A can output to the terminal GT a signal whose high potential side is V EXH and whose low potential side is V L. Furthermore, even if noise is input to the circuit OPC in the memory circuit RESD12 in FIG 20A, the signals output from the terminals OT and GT can be stabilized.
  • the shift register SR including the memory circuit RESD12 in FIG. 20A has a high driving speed
  • a transistor with a high driving frequency may be used for the transistor MNF1.
  • the transistor MTHN having a thin gate insulating film described in the first embodiment may be used for the transistor MNF1.
  • transistors MNH1 to MNH3 and the transistors MNC1 to MNC3 refer to the respective descriptions of the transistors MNH1 to MNH3 and the transistors MNC1 to MNC3 provided in the memory circuit RESD3 in FIG. 12.
  • the memory circuit RESD12 in FIG. 20A may be changed to the configuration of the memory circuit RESD12A shown in FIG. 20B.
  • the memory circuit RESD12A shown in FIG. 20B has a configuration in which the terminals OT and GT of the memory circuit RESD12 in FIG. 20A are combined together.
  • the transistors MNH1 to MNH3 and the capacitance element CCL are not provided, and the terminal OT is electrically connected to the terminal GT, the second terminal of the transistor MNC1, the second terminal of the capacitance element CPW, and the first terminal of the transistor MNC2.
  • the memory circuit RESD12A in Fig. 20B can increase the potential of the gate of the transistor MNC1 by bootstrap using a capacitor CPW, similar to the memory circuit RESD5 in Fig. 13, the memory circuit RESD8A in Fig. 16, the memory circuit RESD11 in Fig. 19A, and the memory circuit RESD11A in Fig. 19B.
  • the memory circuit RESD12A in Fig. 20B can set the high potential side of the signal output from the terminal OT to VEXH higher than the high-level potential VH, and the low potential side to VL , similar to the memory circuit RESD5 in Fig. 13, the memory circuit RESD8A in Fig. 16, the memory circuit RESD11 in Fig. 19A, and the memory circuit RESD11A in Fig. 19B.
  • the memory circuit RESD12 in FIG. 20A may be changed to the configuration of a memory circuit RESD12B shown in FIG. 21A.
  • the memory circuit RESD12B shown in FIG. 21A differs from the memory circuit RESD12 in FIG. 20A in that the gate of the transistor MNF1 is electrically connected to the second terminal of the transistor MNH3, the gate of the transistor MNH1, and the first terminal of the capacitance element CCL, rather than to the second terminal of the transistor MNC3, the gate of the transistor MNC1, and the first terminal of the capacitance element CPW.
  • the memory circuit RESD12B shown in FIG. 21A is configured to turn on the transistor MNF1 by increasing the gate potential of the transistor MNF1 through bootstrap of the capacitance element CCL.
  • the gate potential of the transistor MNF1 that rises through bootstrap of the capacitance element CCL is lower than the gate potential of the transistor MNF1 that rises through bootstrap of the capacitance element CPW in the memory circuit RESD12 of FIG. 21A.
  • the transistor MNF1 can be sufficiently turned on by increasing the gate potential of the transistor MNF1 through bootstrap of the capacitance element CCL.
  • the signals output from the terminals OT and GT can be stabilized.
  • the memory circuit RESD12 in FIG. 20A may be changed to the configuration of the memory circuit RESD13 shown in FIG. 21B.
  • the memory circuit RESD13 in FIG. 21B has a configuration in which the transistors MNH3 and MNC3 in the circuit OPC of the memory circuit RESD12 in FIG. 20A are combined into the transistor MNH3.
  • the second terminal of the transistor MNH3 is electrically connected to the gate of the transistor MNH1, the first terminal of the capacitance element CCL, the gate of the transistor MNC1, the first terminal of the capacitance element CPW, and the gate of the transistor MNF1.
  • the memory circuit RESD13 in FIG. 21B can increase the gate potential of the transistor MNC1 by bootstrap using the capacitance element CPW, and can increase the gate potential of the transistor MNH1 by bootstrap using the capacitance element CCL.
  • the memory circuit RESD12 in FIG. 20A may be changed to the configuration of the memory circuit RESD14 shown in FIG. 22A.
  • the memory circuit RESD14 in FIG. 22A differs from the memory circuit RESD12 in that the gate of the transistor MNH3 is electrically connected to the first terminal of the transistor MNH3 instead of the wiring VDE11, and the gate of the transistor MNC3 is electrically connected to the first terminal of the transistor MNC3 instead of the wiring VDE12.
  • the circuit OPC of the memory circuit RESD14A shown in FIG. 22B is a modified example of the circuit OPC of the memory circuit RESD14 of FIG. 22A, and differs from the circuit OPC of the memory circuit RESD14 of FIG. 22A in that it is configured to be capable of releasing the charge stored in the first terminal of the capacitance element CCL (or the gate of transistor MNH1) and the charge stored in the first terminal of the capacitance element CPW (or the gate of transistor MNC1).
  • the circuit OPC of the memory circuit RESD14A shown in FIG. 22B differs from the circuit OPC of the memory circuit RESD14 of FIG. 22A in that it has transistors MNC4 and MNH4.
  • the first terminal of transistor MNH4 is electrically connected to the gate of transistor MNH1, the first terminal of capacitance element CCL, and the second terminal of transistor MNH3, the second terminal of transistor MNH4 is electrically connected to wiring VSE23, and the gate of transistor MNH4 is electrically connected to wiring RS1.
  • the first terminal of transistor MNC4 is electrically connected to the second terminal of transistor MNC3, the gate of transistor MNC1, the first terminal of capacitance element CPW, and the gate of transistor MNF1, the second terminal of transistor MNC4 is electrically connected to wiring VSE24, and the gate of transistor MNC4 is electrically connected to wiring RS2.
  • wiring RS1, wiring RS2, wiring VSE23, and wiring VSE24 the description of wiring RS1, wiring RS2, wiring VSE23, and wiring VSE24 of the memory circuit RESD6A shown in FIG. 14B can be referred to. Also, for transistors MNH4 and MNC4, the description of transistors MNH4 and MNC4 of the memory circuit RESD6A shown in FIG. 14B can be referred to.
  • a low-level potential VL can be applied to the wiring RS1 to turn off the transistor MNH4, and then a high-level potential VH can be applied from the terminal LO1 of the circuit LGC to the first terminal of the transistor MNH3.
  • a low-level potential VL can be applied from the terminal LO1 of the circuit LGC to the first terminal of the transistor MNH3 to turn off the transistor MNH3, and then a high-level potential VH can be applied to the wiring RS1 to turn on the transistor MNH4.
  • the potential applied by the wiring VSE23 is set to a low-level potential VL
  • the charge of the first terminal of the capacitor CCL flows to the wiring VSE23, and as a result, the potential of the first terminal of the capacitor CCL (the potential of the gate of the transistor MNH1) becomes VL .
  • the potential of the first terminal of the capacitor CPW (the potential of the gate of the transistor MNC1) is to be high (when the potential is to be VH - Vth_MNC3 )
  • a low-level potential VL can be applied to the wiring RS2 to turn off the transistor MNC4, and then a high-level potential VH can be applied from the terminal LO1 of the circuit LGC to the first terminal of the transistor MNC3.
  • a low-level potential VL can be applied from the terminal LO1 of the circuit LGC to the first terminal of the transistor MNC3 to turn off the transistor MNC3, and then a high-level potential VH can be applied to the wiring RS2 to turn on the transistor MNC4.
  • the potential applied by the wiring VSE24 is set to a low-level potential VL
  • the charge of the first terminal of the capacitance element CCL (the charge of the gate of the transistor MNC1) flows to the wiring VSE24, and as a result, the potential of the first terminal of the capacitance element CPW (the potential of the gate of the transistor MNC1) becomes VL .
  • the memory circuit RESD12 in FIG. 20A may be changed to the configuration of the memory circuit RESD15 shown in FIG. 23.
  • wiring VDE13 and wiring VDE14 please refer to the description of wiring VDE13 and wiring VDE14 of memory circuit RESD9 in Figure 17A.
  • the circuit OPC of the memory circuit RESD15A shown in FIG. 24 is a modified example of the circuit OPC of the memory circuit RESD15 of FIG. 23, and differs from the circuit OPC of the memory circuit RESD15 of FIG. 23 in that it is configured to be capable of discharging the charge stored in the first terminal of the capacitance element CCL (or the gate of transistor MNH1) and the charge stored in the first terminal of the capacitance element CPW (or the gate of transistor MNC1).
  • the circuit OPC of the memory circuit RESD15A shown in FIG. 24 differs from the circuit OPC of the memory circuit RESD15 of FIG. 23 in that it has transistors MNC4 and MNH4.
  • the first terminal of transistor MNH4 is electrically connected to the gate of transistor MNH1, the first terminal of capacitance element CCL, and the second terminal of transistor MNH3, the second terminal of transistor MNH4 is electrically connected to wiring VSE23, and the gate of transistor MNH4 is electrically connected to wiring RS1.
  • the first terminal of transistor MNC4 is electrically connected to the second terminal of transistor MNC3, the gate of transistor MNC1, the first terminal of capacitance element CPW, and the gate of transistor MNF1, the second terminal of transistor MNC4 is electrically connected to wiring VSE24, and the gate of transistor MNC4 is electrically connected to wiring RS2.
  • wiring RS1, wiring RS2, wiring VSE23, and wiring VSE24 the description of wiring RS1, wiring RS2, wiring VSE23, and wiring VSE24 of the memory circuit RESD9A shown in FIG. 17B can be referred to.
  • a low-level potential VL can be applied to the wiring RS1 to turn off the transistor MNH4, and then a high-level potential VH can be applied from the terminal LO1 of the circuit LGC to the gate of the transistor MNH3.
  • a low-level potential VL can be applied from the terminal LO1 of the circuit LGC to the gate of the transistor MNH3 to turn off the transistor MNH3, and then a high-level potential VH can be applied to the wiring RS1 to turn on the transistor MNH4.
  • the potential applied by the wiring VSE23 is set to a low-level potential VL
  • the charge of the first terminal of the capacitor CCL flows to the wiring VSE23, and as a result, the potential of the first terminal of the capacitor CCL (the potential of the gate of the transistor MNH1) becomes VL .
  • the potential of the first terminal of the capacitor CPW (the potential of the gate of the transistor MNC1) is to be high (when the potential is to be VH - Vth_MNC3 )
  • a low-level potential VL can be applied to the wiring RS2 to turn off the transistor MNC4, and then a high-level potential VH can be applied from the terminal LO1 of the circuit LGC to the gate of the transistor MNC3.
  • a low-level potential VL can be applied from the terminal LO1 of the circuit LGC to the gate of the transistor MNC3 to turn off the transistor MNC3, and then a high-level potential VH can be applied to the wiring RS2 to turn on the transistor MNC4.
  • the potential applied by the wiring VSE24 is set to a low-level potential VL
  • the charge of the first terminal of the capacitance element CCL (the charge of the gate of the transistor MNC1) flows to the wiring VSE24, and as a result, the potential of the first terminal of the capacitance element CPW (the potential of the gate of the transistor MNC1) becomes VL .
  • Fig. 25A shows an example of a circuit configuration of a level shifter circuit that can be applied to the level shifter circuit LS[1] to the level shifter circuit LS[5] in Fig. 4.
  • the level shifter circuit LSa shown in FIG. 25A is an example of a circuit configuration that can be applied to the level shifter circuit LS in FIG. 4, and includes transistors MN11 to MN13. As shown in FIG. 25A, the level shifter circuit LSa is a unipolar circuit that does not include p-channel transistors and includes n-channel transistors.
  • the level shifter circuit LSa also has a terminal IN1L, a terminal IN2L, and a terminal OUTL.
  • the gate of transistor MN11 is electrically connected to wiring VE1
  • the first terminal of transistor MN11 is electrically connected to terminal IN1L
  • the second terminal of transistor MN11 is electrically connected to the gate of transistor MN12.
  • the first terminal of transistor MN12 is electrically connected to wiring VE2.
  • the gate of transistor MN13 is electrically connected to terminal IN2L
  • the first terminal of transistor MN13 is electrically connected to the second terminal of transistor MN12 and terminal OUTL
  • the second terminal of transistor MN13 is electrically connected to wiring VE3.
  • terminal IN1L corresponds to the input terminal of the level shifter circuit LS in Figure 4.
  • terminal IN2L receives a signal that is the inverted logic of the signal that is input to terminal IN1L. For example, when a low-level potential is input to terminal IN1L, a high-level potential is input to terminal IN2L. Also, for example, when a high-level potential is input to terminal IN1L, a low-level potential is input to terminal IN2L. For this reason, it is preferable to electrically connect, for example, the output terminal of an inverter to terminal IN2L, and electrically connect terminal IN1L to the input terminal of the inverter.
  • the wiring VE1 functions as a wiring that applies a fixed potential.
  • the fixed potential is preferably a potential that is the same as the high-level potential that can be output from the second output terminal of the memory circuit RES.
  • the wiring VE1 may be a wiring that applies a variable potential instead of a fixed potential.
  • the wiring VE2 functions as a wiring that applies a fixed potential.
  • the fixed potential is preferably a potential higher than the high-level potential that can be output from the second output terminal of the memory circuit RES.
  • the fixed potential may also be a potential that is the same height as the low-level potential that can be output from the second output terminal of the memory circuit RES.
  • the wiring VE2 may also be a wiring that applies a variable potential instead of a fixed potential.
  • the wiring VE3 functions as a wiring that applies a fixed potential.
  • the potential is preferably a low-level potential that can be output from the second output terminal of the memory circuit RES, or a ground potential.
  • the wiring VE3 may be a wiring that applies a variable potential instead of a fixed potential.
  • the transistor MN11 has the function of transmitting a signal from the terminal IN1L to the gate of the transistor MN12. For this reason, it is preferable to use a transistor with a high driving frequency for the transistor MN11. In other words, it is preferable to use the transistor MTHN described in the first embodiment for the transistor MN11. Note that if it is desired to increase the voltage tolerance of the transistor MN11, the transistor MTHN may be used for the transistor MN11 instead of the transistor MTCK.
  • the level shifter circuit LSa as described above, a potential higher than the high-level potential that can be output from the second output terminal of the memory circuit RES is applied from the wiring VE2 to the first and second terminals of the transistor MN12 or the first terminal of the transistor MN13. For this reason, it is preferable to use transistors having high resistance to voltage for the transistors MN12 and MN13. In other words, it is preferable to use the transistor MTCK described in the first embodiment for the transistors MN12 and MN13. Note that if it is desired to increase the drive frequency of the transistors MN12 and MN13, the transistors MTHN may be used for the transistors MN12 and MN13 instead of the transistors MTCK.
  • the level shifter circuit LSb1 shown in FIG. 25B is a modified example of the level shifter circuit LSa in FIG. 25A, and differs from the level shifter circuit LSa in that it does not include transistor MN11 and that the gate of transistor MN12 is electrically connected to the first terminal of transistor MN12.
  • the terminal IN2L of the level shifter circuit LSa receives an inverted signal of the signal input to the terminal IN1L
  • the terminal IN2L of the level shifter LSB1 in the level shifter circuit LSb1 receives an inverted signal of the signal output from the second output terminal of the memory circuit RES.
  • the configuration of the level shifter circuit LSb1 can be changed during the circuit design stage.
  • the level shifter circuit LSb2 shown in FIG. 25C may be applied to the level shifter circuit LS included in the amplifier circuit LVS shown in FIG. 3 or 4.
  • the level shifter circuit LSb2 shown in FIG. 25C is a modified example of the level shifter circuit LSb1 in FIG. 25B, and differs from the level shifter circuit LSb1 in that the gate of the transistor MN12 is electrically connected to the second terminal of the transistor MN12, not the first terminal of the transistor MN12.
  • transistor MN12 shown in FIG. 25C is a normally-on transistor.
  • a normally-off OS transistor means that a current per 1 ⁇ m of channel width flowing through the transistor when the gate-source voltage is 0 V is 1 ⁇ 10 ⁇ 20 A or less at room temperature, 1 ⁇ 10 ⁇ 18 A or less at 85° C., or 1 ⁇ 10 ⁇ 16 A or less at 125° C.
  • a normally-on transistor means that a channel exists even when the gate-source voltage is 0 V, and a current flows through the transistor.
  • the level shifter circuit LSb3 shown in FIG. 25D may be applied to the level shifter circuit LS included in the amplifier circuit LVS shown in FIG. 3 or 4.
  • the level shifter circuit LSb3 shown in FIG. 25D is a modified example of the level shifter circuit LSb1 in FIG. 25B, and differs from the level shifter circuit LSb1 in that the transistor MN12 is changed to a resistor R.
  • the first terminal of resistor R is electrically connected to wiring VE2, and the second terminal of resistor R is electrically connected to the first terminal of transistor MN13 and terminal OUTL.
  • the level shifter circuit LSb4 shown in FIG. 25E may be applied to the level shifter circuit LS included in the amplifier circuit LVS shown in FIG. 3 or 4.
  • the level shifter circuit LSb4 shown in FIG. 25E is a modified example of the level shifter circuit LSb1 in FIG. 25B, and differs from the level shifter circuit LSb1 in that the transistor MN12 is changed to a diode DI.
  • the input terminal of the diode is electrically connected to the wiring VE2, and the output terminal of the diode is electrically connected to the first terminal of the transistor MN13 and the terminal OUTL.
  • Fig. 26A shows an example of a circuit configuration of a latch circuit that can be applied to the first latch circuit LA or the second latch circuit LB shown in Fig. 3 or 4.
  • the first latch circuit LA (second latch circuit LB) shown in FIG. 26A has inverters INV1 to INV5, a switch SW1, and a switch SW2.
  • the first latch circuit LA (second latch circuit LB) also has an input terminal D, an output terminal Q, and an enable input terminal E.
  • switch SW1 or switch SW2 for example, an electrical switch such as an analog switch or a mechanical switch may be applied. Also, one of the electrical switches may be an OS transistor.
  • switches SW1 and SW2 shown in FIG. 26A are assumed to be in an on state when a high-level potential is applied to the control terminals, and in an off state when a low-level potential is applied to the control terminals.
  • the input terminal of the inverter INV1 is electrically connected to the input terminal D, and the output terminal of the inverter INV1 is electrically connected to the first terminal of the switch SW1.
  • the input terminal of the inverter INV2 is electrically connected to the input terminal of the inverter INV3, the second terminal of the switch SW1, and the first terminal of the switch SW2, and the output terminal of the inverter INV2 is electrically connected to the output terminal Q.
  • the output terminal of the inverter INV3 is electrically connected to the input terminal of the inverter INV4, and the output terminal of the inverter INV4 is electrically connected to the second terminal of the switch SW2.
  • the input terminal of the inverter INV5 is electrically connected to the enable input terminal E and the control terminal of the switch SW1, and the output terminal of the inverter INV5 is electrically connected to the control terminal of the switch SW2.
  • the switch SW1 when a high-level potential is input to the enable input terminal E, the switch SW1 is in a conductive state and the switch SW2 is in a non-conductive state. Therefore, the signal input to the input terminal D is output to the output terminal Q via the inverters INV1 and INV2. In addition, the signal input to the input terminal D is input to the first terminal of the switch SW2 via the inverters INV1, INV3, and INV4.
  • the switch SW1 becomes non-conductive and the switch SW2 becomes conductive.
  • the inverters INV3 and INV4 can hold the signal previously input to the input terminal D. The signal is then output to the output terminal Q via the inverter INV2.
  • FIG. 26B shows the circuit configuration of an inverter that can be applied to each of the inverters INV1 to INV5.
  • the inverter INV shown in FIG. 26B has transistors MN21 to MN24 and a capacitance element C21.
  • the inverter INV is a unipolar circuit that does not include a p-channel transistor and includes an n-channel transistor.
  • the input terminal of the inverter INV is electrically connected to the gate of the transistor MN21 and the gate of the transistor MN23.
  • the gate of the transistor MN22 is electrically connected to the first terminal of the transistor MN22 and the wiring VE11, and the second terminal of the transistor MN22 is electrically connected to the first terminal of the transistor MN21, the gate of the transistor MN24, and the first terminal of the capacitance element C21.
  • the second terminal of the transistor MN21 is electrically connected to the wiring VE13.
  • the first terminal of the transistor MN24 is electrically connected to the wiring VE12, and the second terminal of the transistor MN24 is electrically connected to the second terminal of the capacitance element C21, the first terminal of the transistor MN23, and the output terminal of the inverter INV.
  • the second terminal of the transistor MN23 is electrically connected to the wiring VE14.
  • the wiring VE11 and the wiring VE12 function as wirings that apply a fixed potential.
  • the fixed potential is preferably a high-level potential.
  • the fixed potentials applied by the wiring VE11 and the wiring VE12 may be equal to each other or may be different from each other.
  • one or both of the wiring VE11 and the wiring VE12 may be wirings that apply a variable potential instead of a fixed potential.
  • wiring VE13 and wiring VE14 function as wirings that apply a fixed potential.
  • the fixed potential is preferably a low-level potential or a ground potential.
  • the fixed potentials applied by wiring VE13 and wiring VE14 may be equal to each other or may be different from each other.
  • one or both of wiring VE11 and wiring VE12 may be wirings that apply a variable potential instead of a fixed potential.
  • transistors MN21 to MN24 function as circuit elements for inverting the logic of the signal from the input terminal of the inverter INV and outputting the signal with the inverted logic to the output terminal of the inverter INV. Therefore, it is preferable that the time it takes from inputting a signal to the input terminal of the inverter INV to outputting the signal from the output terminal of the inverter INV is short. In other words, it is preferable to use transistors with a high drive frequency for transistors MN21 to MN24 provided in the inverter INV. In other words, it is preferable to use transistors MTHN described in embodiment 1 above for transistors MN21 to MN24.
  • transistors MTCK may be used for transistors MN21 to MN24 instead of transistors MTHN.
  • FIG. 26C shows a circuit configuration of a switch that can be applied to each of switches SW1 and SW2.
  • the switch SW shown in FIG. 26C has a transistor MN26, a transistor MN27, and a capacitance element C22.
  • the switch SW is a unipolar circuit that does not include a p-channel transistor and includes an n-channel transistor.
  • the first terminal of the transistor MN26 is electrically connected to the enable input terminal E of the switch SW, the second terminal of the transistor MN26 is electrically connected to the gate of the transistor MN27 and the first terminal of the capacitance element C22, and the gate of the transistor MN26 is electrically connected to the wiring VE15.
  • the first terminal of the transistor MN27 is electrically connected to the first terminal of the switch SW, and the second terminal of the transistor MN27 is electrically connected to the second terminal of the capacitance element C22 and the second terminal of the switch SW2.
  • the wiring VE15 functions as a wiring that applies a fixed potential.
  • the fixed potential is preferably a high-level potential.
  • the fixed potentials applied by each of the wirings VE15 may be equal to each other or may be different from each other.
  • one or both of the wirings VE15 may be wirings that apply a variable potential instead of a fixed potential.
  • the transistor MN27 functions as a circuit element that switches between a conductive state and a non-conductive state between the input terminal and the output terminal of the switch SW. For this reason, it is preferable that the switching speed of the transistor MN27 is fast. For this reason, it is preferable to use a transistor with a high drive frequency for the transistor MN27 provided in the switch SW. In other words, it is preferable to use the transistor MTHN described in the first embodiment for the transistor MN27. Note that if it is desired to increase the voltage resistance of the transistor MN27, the transistor MTCK may be used for the transistor MN27 instead of the transistor MTHN.
  • transistor MN26 If you want to increase the voltage resistance of transistor MN26, you can use transistor MTCK. If you want to increase the drive frequency, you can use transistor MTHN.
  • Fig. 27A shows an example of a circuit configuration of a source follower circuit that can be applied to the source follower circuit SAM[1] to the source follower circuit SAM[5] shown in Fig. 3 or Fig. 4.
  • the source follower circuit SAM shown in FIG. 27A has transistors MN31 to MN38, a capacitance element C1, and a capacitance element C2.
  • the source follower circuit SAM also has a terminal IP and a terminal OP.
  • the first terminal of transistor MN31 is electrically connected to terminal IP
  • the second terminal of transistor MN31 is electrically connected to the first terminal of transistor MN32 and the first terminal of capacitance element C1
  • the gate of transistor MN31 is electrically connected to wiring DR1.
  • the second terminal of capacitance element C1 is electrically connected to wiring VE23.
  • the first terminal of transistor MN35 is electrically connected to wiring SG
  • the second terminal of transistor MN35 is electrically connected to the gate of transistor MN36 and the first terminal of capacitance element C2
  • the gate of transistor MN35 is electrically connected to wiring DR2.
  • the second terminal of transistor MN32 is electrically connected to the first terminal of transistor MN33 and the second terminal of capacitance element C2, and the gate of transistor MN32 is electrically connected to wiring DR3.
  • the first terminal of the transistor MN36 is electrically connected to the wiring VE22, and the second terminal of the transistor MN36 is electrically connected to the second terminal of the transistor MN33, the first terminal of the transistor MN37, and the first terminal of the transistor MN34.
  • the gate of the transistor MN33 is electrically connected to the wiring DR4.
  • the second terminal of the transistor MN37 is electrically connected to the wiring VE24, and the gate of the transistor MN37 is electrically connected to the wiring VBIS.
  • the second terminal of the transistor MN34 is electrically connected to the first terminal of the transistor MN38 and the terminal OP, and the gate of the transistor MN34 is electrically connected to the wiring DR5.
  • the second terminal of the transistor MN38 is electrically connected to the wiring VE25, and the gate of the transistor MN38 is electrically connected to the wiring INIT.
  • the wirings DR1 to DR5 and the wiring INIT function as wirings that transmit signals for controlling the source follower circuit SAM. For this reason, it is preferable that the signals transmitted by the wirings DR1 to DR5 and the wiring INIT have variable potentials.
  • the wiring SG functions as a wiring that applies a fixed potential.
  • the fixed potential is preferably equal to or higher than the low-level potential applied by wirings VE23 to VE25 described later, or equal to or higher than the ground potential, and equal to or lower than the high-level potential applied by wiring VE22.
  • the fixed potential may be a potential outside the above range.
  • the wiring SG may be a wiring that applies a variable potential instead of a fixed potential.
  • the wiring VE22 functions as a wiring that applies a fixed potential.
  • the fixed potential is preferably a high-level potential.
  • the wiring VE22 may be a wiring that applies a variable potential instead of a fixed potential.
  • wirings VE23 to VE25 function as wirings that apply a fixed potential.
  • the fixed potential is preferably a low-level potential or a ground potential.
  • the fixed potentials applied by each of wirings VE23 to VE25 may be equal to each other or may be different from each other.
  • one or more of wirings VE23 to VE25 may be wirings that apply a variable potential instead of a fixed potential.
  • the wiring VBIS functions as a wiring that provides a fixed potential to the gate of the transistor MN37.
  • the wiring VE24 is electrically connected to the second terminal of the transistor MN37, and when the wiring VE24 provides a fixed potential to the second terminal of the transistor MN37, the transistor MN37 functions as a constant current source.
  • the terminal IP corresponds, for example, to the input terminal of the source follower circuit SAM in FIG. 3 or FIG. 4.
  • the terminal OP corresponds, as an example, to the output terminal of the source follower circuit SAM in FIG. 3 or FIG. 4.
  • FIG. 27B is a timing chart showing an example of the operation of the source follower circuit SAM shown in FIG. 27A.
  • the timing chart in FIG. 27B shows the changes in the potential of the wirings DR1 to DR5 and the wiring INIT at and around times T1 to T4. Note that in the timing chart in FIG. 27B, a high-level potential is indicated as "High” and a low-level potential is indicated as “Low.”
  • the wiring VE22 serves as a wiring for applying a high-level potential VDH
  • the wirings VE23 to VE25 serve as wirings for applying a low-level potential VSS
  • the wiring SG serves as a wiring for applying a reference potential VX .
  • initialization is performed in the source follower circuit SAM.
  • the wiring DR1, the wiring DR3, and the wiring DR5 are each at a low level potential
  • the wiring DR2, the wiring DR4, and the wiring INIT are each at a high level potential.
  • the transistors MN31, MN32, and MN34 are turned off. Also, the transistors MN33, MN35, and MN38 are turned on. Because the transistor MN35 is turned on, the first terminal of the capacitance element C2 and the wiring SG are electrically connected, and the potential of the first terminal of the capacitance element C2 becomes the potential VX provided by the wiring SG.
  • the second terminal of the capacitance element C2 and the wiring VE22 are in a conductive state.
  • the potential of the second terminal of the capacitance element C2 rises until the amount of current flowing between the source and drain of the transistor MN36 becomes equal to the amount of current flowing between the source and drain of the transistor MN37. This is because the rise in the potential of the second terminal of the capacitance element C2 reduces the gate-source voltage of the transistor MN36, and the amount of current flowing between the source and drain of the transistor MN36 decreases.
  • the potential of the second terminal of the capacitance element C2 at this time is VY .
  • the amount of current flowing between the source and drain of transistor MN36 can be set to the amount of current flowing between the source and drain of transistor MN37.
  • the potential of wiring DR2 is changed from a high level potential to a low level potential to turn off transistor MN35, thereby maintaining the voltage between the first and second terminals of capacitance element C2 according to the amount of current.
  • an input signal is input to the terminal IP of the source follower circuit SAM.
  • the wiring DR1 and the wiring DR3 are at a high level potential
  • the wiring DR2, the wiring DR4, and the wiring DR5 are at a low level potential. Note that, between time T2 and time T3 in the timing chart of FIG. 27B, the wiring INIT is at a high level potential, but it may be at a low level potential.
  • the transistors MN31 and MN32 are turned on. Also, the transistors MN33, MN34, and MN35 are turned off. Since the transistors MN31 and MN32 are turned on, the terminal IP and the second terminal of the capacitance element C2 are in a conductive state, and the potential VY of the second terminal of the capacitance element C2 rises to a potential Vin corresponding to the input signal provided by the terminal IP. Also, since the first terminal of the capacitance element C2 is in a floating state at this time, the potential of the first terminal of the capacitance element C2 also changes as the potential of the second terminal of the capacitance element C2 changes.
  • the capacitance coupling coefficient related to the capacitance element C2 and the parasitic capacitance around it is K
  • the potential of the first terminal of the capacitance element C2 changes from VX to VX + K (Vin - VY ).
  • K 1
  • the potential of the first terminal of the capacitance element C2 becomes VX + Vin - VY .
  • the gate-source voltage of the transistor MN36 becomes high, and the amount of current flowing between the source and drain also becomes large.
  • the source follower circuit SAM shown in FIG. 27A also functions as a sample-and-hold circuit. Therefore, after the potential corresponding to the input signal input from terminal IP is held in capacitance elements C1 and C2, the holding circuit LTC2 that inputs a signal to terminal IP can be stopped.
  • transistors MN31 through MN35, transistor MN37, and transistor MN38 have the function of transmitting a signal from terminal IP to terminal OP. For this reason, it is preferable to use transistors with a high driving frequency for each of the above transistors. In other words, it is preferable to use transistor MTHN described in embodiment 1 for transistors MN31 through MN35, transistor MN37, and transistor MN38. Note that if it is desired to increase the voltage tolerance of transistors MN31 through MN35, transistor MN37, and transistor MN38, transistor MTCK may be used for each of the above transistors instead of transistor MTHN.
  • transistor MN36 In addition, in the level shifter circuit LS, a voltage increased by capacitive coupling is applied to the gate of transistor MN36. For this reason, it is preferable to use a transistor having high resistance to voltage for transistor MN36. In other words, it is preferable to use transistor MTCK described in the first embodiment for transistor MN36. Note that if it is desired to increase the drive frequency of transistor MN36, transistor MTHN may be used for transistor MN36 instead of transistor MTCK.
  • transistor MTCK may be used for transistor MN37.
  • transistor MTCK1 shown in Figures 60A to 60C, transistor MTHN1 shown in Figures 61A to 61C, transistor MTCK2 shown in Figures 62A to 62C, and transistor MTHN2 shown in Figures 63A to 63C, which have a channel length (for example, the length from the source electrode to the drain electrode in the channel formation region) longer than transistor MTCK and transistor MTHN, may be used.
  • transistors MTCK1, MTHN1, MTCK2, and MTHN2 will be described later in embodiment 4.
  • circuit that can be used for the source follower circuit SAM in FIG. 3 or FIG. 4 is not limited to the source follower circuit SAM in FIG. 27A described above.
  • a circuit that is a modified version of the source follower circuit SAM in FIG. 27A can be used as the source follower circuit SAM in FIG. 3 or FIG. 4.
  • the source follower circuit SAM in FIG. 27A may be changed to the source follower circuit SAM shown in FIG. 28.
  • the source follower circuit shown in FIG. 28 differs from the source follower circuit SAM in FIG. 27A in that a switch SWP is provided between the first terminal of the transistor MN36 and the wiring VE22.
  • the first terminal of the switch SWP is electrically connected to the wiring VE22
  • the second terminal of the switch SWP is electrically connected to the first terminal of the transistor MN36
  • the control terminal of the switch SWP is electrically connected to the wiring SWPL.
  • the wiring SWPL functions as a wiring that transmits a signal to control the switching of the switch SWP between the on and off states.
  • the switch SWP has the role of making the connection between the wiring VE22 and the first terminal of the transistor MN36 conductive or non-conductive. Therefore, for example, by turning off the switch SWP, the supply of power from the wiring VE22 to the first terminal of the transistor MN36 can be stopped, and as a result, the source follower circuit SAM of FIG. 28 can be temporarily stopped. Therefore, since no power is supplied while the operation of the source follower circuit SAM of FIG. 28 is stopped, the power consumption in the source follower circuit SAM can be reduced.
  • the circuit LTCSF shown in FIG. 29A has been designed to address the above issues, and has a function as a latch circuit that temporarily holds an image signal, and a function as a source follower circuit that amplifies the image signal. Note that FIG. 29A also illustrates a shift register SR and a conversion circuit CVT to show the electrical connection configuration of the circuit LTCSF.
  • the circuit LTCSF has a switch SW0, a switch SW3a, a switch SW3b, a switch SW4a, a switch SW4b, a source follower circuit SAMa, and a source follower circuit SAMb.
  • Switches SW0, SW3a, SW3b, and SW4a can each be, for example, a switch that can be used as switch SW1 or switch SW2 described above.
  • each of the switches SW0, SW3a, SW3b, and SW4a shown in FIG. 29A is turned on when a high-level potential is applied to the control terminal, and turned off when a low-level potential is applied to the control terminal.
  • the source follower circuit SAM shown in FIG. 27A can be used, for example.
  • the first terminal of the switch SW0 is electrically connected to the wiring VDL
  • the second terminal of the switch SW0 is electrically connected to the first terminal of the switch SW3a and the first terminal of the switch SW3b
  • the control terminal of the switch SW0 is electrically connected to the shift register SR.
  • the control terminal of the switch SW0 is electrically connected to the second output terminal of the memory circuit RES included in the shift register SR (not shown in FIG. 29A).
  • the wiring electrically connecting the switch SW0 and the shift register SR is referred to as the wiring SWL0.
  • the second terminal of the switch SW3a is electrically connected to the input terminal of the source follower circuit SAMa, and the control terminal of the switch SW3a is electrically connected to the wiring SWL3a.
  • the second terminal of the switch SW3b is electrically connected to the input terminal of the source follower circuit SAMb, and the control terminal of the switch SW3b is electrically connected to the wiring SWL3b.
  • the first terminal of the switch SW4a is electrically connected to the output terminal of the source follower circuit SAMa
  • the second terminal of the switch SW4a is electrically connected to the input terminal of the conversion circuit CVT
  • the control terminal of the switch SW4a is electrically connected to the wiring SWL4a.
  • the first terminal of the switch SW4b is electrically connected to the output terminal of the source follower circuit SAMb
  • the second terminal of the switch SW4b is electrically connected to the input terminal of the conversion circuit CVT
  • the control terminal of the switch SW4b is electrically connected to the wiring SWL4b.
  • the second terminal of the switch SW4a and the second terminal of the switch SW4b are electrically connected to the input terminal of the digital-to-analog conversion circuit DAC included in the conversion circuit CVT (not shown in FIG. 27).
  • FIG. 29B is a timing chart showing an example of the operation of the circuit LTCSF shown in FIG. 29A.
  • the timing chart in FIG. 29B shows the change in the image signal input to the wiring VDL and the change in the potential of the wiring SW0, wiring SWL3a, wiring SWL3b, wiring SWL4a, and wiring SWL4b from time T11 to time T14 and around those times. Note that in the timing chart in FIG. 29B, a high-level potential is indicated as "High” and a low-level potential is indicated as "Low.”
  • a high-level potential is input from the shift register SR to the control terminal of switch SW0 via wiring SWL0.
  • a high-level potential is also applied to wiring SWL3a and wiring SWL4b, and a high-level potential is input to the control terminal of switch SW3a and the control terminal of switch SW4b.
  • a low-level potential is also applied to wiring SWL3b and wiring SWL4a, and a low-level potential is input to the control terminal of switch SW3b and the control terminal of switch SW4a.
  • switches SW0, SW3a, and SW4b are turned on, and switches SW3b and SW4a are turned off.
  • the image signal SIG[1] is input from the wiring VDL to the first terminal of the switch SW0.
  • the image signal SIG[1] is input to the source follower circuit SAMa via the switches SW0 and SW3a.
  • a potential according to the image signal SIG[1] is held in the first terminal of the capacitive element C1 and the second terminal of the capacitive element C2 shown in FIG. 27A, and the amplified image signal SIG[1] is output from the output terminal (terminal OP) of the source follower circuit SAMa.
  • the switch SW4a since the switch SW4a is in the off state, the image signal SIG[1] output from the output terminal (terminal OP) of the source follower circuit SAMa does not reach the conversion circuit CVT.
  • an image signal held in the source follower circuit SAMb before time T11 is input from the output terminal of the source follower circuit SAMb to the conversion circuit CVT via the switch SW4b. Therefore, between time T11 and time T12, the image signal is converted from digital data to analog data and input to the pixel circuit PX of the pixel array PXA.
  • a high-level potential is input from the shift register SR to the control terminal of switch SW0 via wiring SWL0.
  • a high-level potential is also applied to wiring SWL3b and wiring SWL4a, and a high-level potential is input to each of the control terminals of switches SW3b and SW4a.
  • a low-level potential is also applied to wiring SWL3a and wiring SWL4b, and a low-level potential is input to each of the control terminals of switches SW3a and SW4b.
  • switches SW0, SW3b, and SW4a are turned on, and switches SW3a and SW4b are turned off.
  • the image signal SIG[2] is input from the wiring VDL to the first terminal of the switch SW0.
  • the image signal SIG[2] is input to the source follower circuit SAMb via the switches SW0 and SW3b.
  • a potential according to the image signal SIG[2] is held in the first terminal of the capacitive element C1 and the second terminal of the capacitive element C2 shown in FIG. 27A, and the amplified image signal SIG[2] is output from the output terminal (terminal OP) of the source follower circuit SAMb.
  • the switch SW4b is in the off state, the image signal SIG[2] output from the output terminal (terminal OP) of the source follower circuit SAMb does not reach the conversion circuit CVT.
  • the image signal SIG[1] held in the source follower circuit SAMa from time T11 to time T12 is input from the output terminal of the source follower circuit SAMa to the conversion circuit CVT via the switch SW4a. Therefore, from time T13 to time T14, the image signal SIG[1] is converted from digital data to analog data and input to the pixel circuit PX of the pixel array PXA.
  • the source follower circuits SAMa and SAMb each of which has the function of holding a potential according to an input signal, it is possible to hold an input signal in one source follower circuit and output a signal previously held in the other source follower circuit.
  • the first latch circuit LA and the second latch circuit LB are electrically connected in series as in FIG. 3 or FIG. 4, attenuation of the image signal may occur, but by using the circuit LTCSF described above, it is possible to temporarily hold the image signal and prevent attenuation of the image signal.
  • the semiconductor device according to one embodiment of the present invention is not limited to the configuration of each circuit described above.
  • the semiconductor device according to one embodiment of the present invention may have a configuration in which each circuit described above is modified as appropriate.
  • FIG. 30A is a circuit diagram showing an example of a circuit configuration that can be applied to the pixel circuit PX of the display device DSP described in the first embodiment.
  • the pixel circuit PX1 shown in FIG. 30A includes, as an example, a transistor Tr1, a transistor Tr2, a capacitance element Cs1, a capacitance element Cs2, and a light-emitting device ED.
  • the light-emitting device ED examples include a light-emitting device containing an organic EL material, a light-emitting device containing an inorganic EL material, and a light-emitting diode (e.g., a micro LED (Light Emitting Diode)).
  • the pixel circuit PX1 can be a pixel circuit to which one or more of the above-mentioned light-emitting devices ED are applied. In this embodiment, the pixel circuit PX of the pixel array PXA is described as being applied with a light-emitting device containing an organic EL material.
  • the luminance of light emitted from a light-emitting device capable of emitting particularly high luminance light can be, for example, 500 cd/m 2 or more, preferably 1000 cd/m 2 or more and 10000 cd/m 2 or less, and more preferably 2000 cd/m 2 or more and 5000 cd/m 2 or less.
  • the first terminal of the transistor Tr1 is electrically connected to the wiring SL
  • the second terminal of the transistor Tr1 is electrically connected to the gate of the transistor Tr2 and the first terminal of the capacitance element Cs1
  • the gate of the transistor Tr1 is electrically connected to the wiring GL.
  • the first terminal of the transistor Tr2 is electrically connected to the wiring IL
  • the second terminal of the transistor Tr2 is electrically connected to the second terminal of the capacitance element Cs1, the first terminal of the capacitance element Cs2, and the anode of the light-emitting device ED.
  • the second terminal of the capacitance element Cs2 is electrically connected to the wiring VCOM.
  • the cathode of the light-emitting device ED is electrically connected to the wiring VCAT.
  • the wiring SL corresponds to the wiring SLS shown in FIG. 1 and the wiring SL[1] to wiring SL[5] shown in FIG. 3 or FIG. 4, and functions as a wiring for transmitting an image signal from the driver circuit SD to the pixel circuit PX1.
  • the wiring GL corresponds to the wiring GLS shown in FIG. 1 and the wiring GL[1] to wiring GL[m] shown in FIG. 5, and functions as a wiring for transmitting a selection signal from the driver circuit GD to the pixel circuit PX1.
  • the wiring IL functions as a wiring for supplying current to the anode of the light-emitting device ED. For this reason, the wiring IL is sometimes called a current supply line.
  • the wiring VCOM functions as a wiring that provides a fixed potential to the second terminal of the capacitance element Cs2.
  • the fixed potential may be called a common potential.
  • the common potential may be a low-level potential, a ground potential, or a negative potential.
  • the wiring VCOM may also be a wiring that provides a common potential to the second terminal of the capacitance element Cs2 provided in another pixel circuit PX1 in the same pixel array PXA.
  • the wiring VCAT functions as a wiring that applies a fixed potential to the cathode of the light-emitting device ED.
  • this fixed potential may be called a cathode potential.
  • the cathode potential may be, for example, a low-level potential, a ground potential, or a negative potential.
  • the wiring VCAT may also be a wiring that applies a cathode potential to the cathode of a light-emitting device ED provided in another pixel circuit PX1 in the same pixel array PXA.
  • the common potential provided by the wiring VCOM and the cathode potential provided by the wiring VCAT may be equal to each other.
  • the wiring VCOM and the wiring VCAT may be the same wiring (not shown).
  • the transistor Tr1 functions as a write transistor for an image signal in the pixel circuit PX. For this reason, if it is desired to increase the frame frequency of the display device DSP, it is preferable to use a transistor with a high drive frequency for the transistor Tr1. For example, it is preferable to use a transistor with a thin gate insulating film for the transistor Tr1. Specifically, it is preferable to use, for example, the transistor MTHN described in the above embodiment, or the transistor MTHN1 or the transistor MTHN2 described in embodiment 4 for the transistor Tr1. Note that, if it is desired to use a transistor with high resistance to voltage for the transistor Tr1, for example, the transistor MTCK described in the above embodiment, or the transistor MTCK1 or the transistor MTCK2 described in embodiment 4 may be used.
  • the transistor Tr2 also functions as a drive transistor for controlling the amount of current flowing between the anode and cathode of the light emitting device ED in the pixel circuit PX. For this reason, when the potential according to the image signal is high, it is preferable to use a transistor having high resistance to voltage for the transistor Tr2. For example, it is preferable to use a transistor having a thick gate insulating film for the transistor Tr2. Specifically, it is preferable to use, for example, the transistor MTCK described in the above embodiment, or the transistor MTCK1 or the transistor MTCK2 described in embodiment 4 for the transistor Tr2. Note that when it is desired to use a transistor having a high drive frequency for the transistor Tr2, for example, the transistor MTHN described in the above embodiment, or the transistor MTHN1 or the transistor MTHN2 described in embodiment 4 may be used.
  • FIG. 30B is a circuit diagram showing an example of a circuit configuration that can be applied to the pixel circuit PX of the display device DSP described in the first embodiment and that is different from the pixel circuit of FIG. 30A.
  • the pixel circuit PX2 shown in FIG. 30B includes, as an example, a transistor Tr1, a transistor Tr2, a transistor Tr3, a transistor Tr4, a capacitance element Cs1, a capacitance element Cs3, and a light-emitting device ED.
  • the transistor Tr1, the transistor Tr2, the capacitance element Cs1, and the light-emitting device ED please refer to the description of the transistor Tr1, the transistor Tr2, the capacitance element Cs1, and the light-emitting device ED included in the pixel circuit PX1 above.
  • the pixel circuit PX2 not only emits light with an intensity according to the input image signal, but also has the function of correcting the threshold voltage of the driving transistor, transistor Tr2.
  • the first terminal of the transistor Tr1 is electrically connected to the wiring SL
  • the second terminal of the transistor Tr1 is electrically connected to the gate of the transistor Tr2 and the first terminal of the capacitance element Cs1
  • the gate of the transistor Tr1 is electrically connected to the wiring GL1.
  • the first terminal of the transistor Tr2 is electrically connected to the first terminal of the transistor Tr3, and the second terminal of the transistor Tr2 is electrically connected to the second terminal of the capacitance element Cs1, the first terminal of the capacitance element Cs3, the first terminal of the transistor Tr4, and the anode of the light-emitting device ED.
  • the second terminal of the transistor Tr3 is electrically connected to the wiring VEL
  • the gate of the transistor Tr3 is electrically connected to the wiring GL2.
  • the second terminal of the capacitance element Cs3 is electrically connected to the wiring VEL.
  • the second terminal of the transistor Tr4 is electrically connected to the wiring INIL, and the gate of the transistor Tr4 is electrically connected to the wiring GL3.
  • the cathode of the light-emitting device ED is electrically connected to the wiring VCAT.
  • wiring SL and wiring VCAT For information about the wiring SL and wiring VCAT, please refer to the description of the wiring SL and wiring VCAT that are electrically connected to the pixel circuit PX1 in Figure 30A.
  • the wiring GL1, wiring GL2, and wiring GL3 correspond to the wiring GLS shown in FIG. 1, and function as wiring for transmitting a selection signal from the driving circuit GD to the pixel circuit PX.
  • the wiring VEL functions as a wiring for applying a potential to the anode of the light-emitting device ED.
  • the wiring INIL functions as a wiring for applying a potential to the anode of the light-emitting device ED.
  • the potential can be, for example, an initialization potential for resetting the anode potential of the light-emitting device ED.
  • transistors with high voltage resistance for transistors Tr3 and Tr4.
  • transistors with thick gate insulating films for transistors Tr3 and Tr4.
  • transistor MTCK described in the above embodiment
  • transistor MTCK1 or transistor MTCK2 described in embodiment 4
  • transistor MTHN described in the above embodiment
  • transistor MTHN1 or transistor MTHN2 described in embodiment 4 may be used.
  • the transistors Tr1 and Tr2 may be transistors having back gates.
  • the pixel circuit PX2 may be configured such that the back gate of the transistor Tr1 is electrically connected to the gate of the transistor Tr1, and the back gate of the transistor Tr2 is electrically connected to the second terminal of the transistor Tr2.
  • the transistor MTHN1 or the transistor MTHN2 having a back gate electrode which will be described in embodiment 4, for the transistor Tr1.
  • FIG. 30C is a circuit diagram showing an example of a circuit configuration that can be applied to the pixel circuit PX of the display device DSP described in the first embodiment and that is different from the pixel circuits of FIGS. 30A and 30B.
  • the pixel circuit PX3 shown in FIG. 30C includes, as an example, a transistor Tr1, a transistor Tr2, a transistor Tr4, a transistor Tr5, a capacitance element Cs1, and a light-emitting device ED.
  • pixel circuit PX3 Like pixel circuit PX2, pixel circuit PX3 not only emits light with an intensity according to the input image signal, but also has the function of correcting the threshold voltage of transistor Tr2, which is the drive transistor.
  • the first terminal of the transistor Tr1 is electrically connected to the wiring SL, the second terminal of the transistor Tr1 is electrically connected to the gate of the transistor Tr2, the first terminal of the transistor Tr5, and the first terminal of the capacitance element Cs1, and the gate of the transistor Tr1 is electrically connected to the wiring GL1.
  • the first terminal of the transistor Tr2 is electrically connected to the wiring VEL, and the second terminal of the transistor Tr2 is electrically connected to the second terminal of the capacitance element Cs1, the first terminal of the transistor Tr4, and the anode of the light-emitting device ED.
  • the second terminal of the transistor Tr5 is electrically connected to the wiring VBL, and the gate of the transistor Tr5 is electrically connected to the wiring GL4.
  • the second terminal of the transistor Tr4 is electrically connected to the wiring INIL, and the gate of the transistor Tr4 is electrically connected to the wiring GL3.
  • the cathode of the light-emitting device ED is electrically connected to the wiring VCAT.
  • wiring SL For the wiring SL, wiring VCAT, wiring VEL, and wiring INIL, refer to the description of the wiring SL, wiring VCAT, wiring VEL, and wiring INIL that are electrically connected to the pixel circuit PX2 in Figure 30B.
  • the wiring GL1, wiring GL3, and wiring GL4 correspond to the wiring GLS shown in FIG. 1, and function as wiring for transmitting a selection signal from the driving circuit GD to the pixel circuit PX.
  • the wiring VBL functions as a wiring for applying a fixed potential to the first terminal of the capacitance element Cs1.
  • the fixed potential is, for example, a potential input to the gate of the transistor Tr2 when correcting the threshold voltage of the transistor Tr2, and is preferably approximately equal to the potential applied by the wiring VEL.
  • transistor Tr5 It is preferable to use a transistor having high resistance to voltage for transistor Tr5.
  • transistor MTCK described in the above embodiment
  • transistor MTCK1 or transistor MTCK2 described in embodiment 4
  • transistor Tr5 Note that if it is desired to use a transistor having a high driving frequency for transistor Tr5, for example, transistor MTHN described in the above embodiment, or transistor MTHN1 or transistor MTHN2 described in embodiment 4 may be used.
  • FIG. 30D is a circuit diagram showing an example of a circuit configuration that can be applied to the pixel circuit PX of the display device DSP described in the first embodiment and is different from the pixel circuits of FIGS. 30A to 30C.
  • the pixel circuit PX4 shown in FIG. 30D includes, as an example, a transistor Tr1, a transistor Tr2, a transistor Tr4, a capacitance element Cs1, and a light-emitting device ED.
  • pixel circuit PX4 also has the function of emitting light with a luminance according to the input image signal.
  • the first terminal of the transistor Tr1 is electrically connected to the wiring SL
  • the second terminal of the transistor Tr1 is electrically connected to the gate of the transistor Tr2 and the first terminal of the capacitance element Cs1
  • the gate of the transistor Tr1 is electrically connected to the wiring GL1.
  • the first terminal of the transistor Tr2 is electrically connected to the wiring VEL
  • the second terminal of the transistor Tr2 is electrically connected to the second terminal of the capacitance element Cs1, the first terminal of the transistor Tr4, and the anode of the light-emitting device ED.
  • the second terminal of the transistor Tr4 is electrically connected to the wiring INIL
  • the gate of the transistor Tr4 is electrically connected to the wiring GL3.
  • the cathode of the light-emitting device ED is electrically connected to the wiring VCAT.
  • wiring SL For wiring SL, wiring VCAT, wiring INIL, wiring GL1, and wiring GL3, the description of wiring SL and wiring VCAT electrically connected to pixel circuit PX3 in Figure 30C can be referred to.
  • the transistor Tr2 may be a transistor having a back gate.
  • the pixel circuit PX4 may be configured such that the back gate of the transistor Tr2 is electrically connected to the second terminal of the transistor Tr2.
  • FIG. 32A is a circuit diagram showing a configuration example of a circuit that can be applied to the pixel circuit PX of the display device DSP described in the first embodiment and that is different from the pixel circuits of FIGS. 30A to 30D.
  • the pixel circuit PX5 shown in FIG. 32A includes, as an example, transistors Tr1 to Tr4, transistors Tr6 and Tr7, a capacitance element Cs1, and a light-emitting device ED.
  • the description of the transistors Tr1 to Tr4, the capacitance element Cs1, and the light-emitting device ED included in the pixel circuit PX2 above can be referenced.
  • pixel circuit PX5 Like pixel circuits PX2 and PX3, pixel circuit PX5 not only emits light with an intensity according to the input image signal, but also has the function of correcting the threshold voltage of transistor Tr2, which is the drive transistor.
  • the first terminal of the transistor Tr1 is electrically connected to the wiring SL
  • the second terminal of the transistor Tr1 is electrically connected to the first terminal of the transistor Tr2 and the first terminal of the transistor Tr7
  • the gate of the transistor Tr1 is electrically connected to the wiring GL1.
  • the second terminal of the transistor Tr2 is electrically connected to the first terminal of the transistor Tr3 and the first terminal of the transistor Tr6, and the gate of the transistor Tr2 is electrically connected to the second terminal of the transistor Tr6 and the first terminal of the capacitance element Cs1.
  • the second terminal of the transistor Tr3 is electrically connected to the wiring VEL
  • the gate of the transistor Tr3 is electrically connected to the wiring GL2.
  • the gate of the transistor Tr6 is electrically connected to the gate of the transistor Tr4 and the wiring GL3.
  • the second terminal of the transistor Tr7 is electrically connected to the first terminal of the transistor Tr4, the second terminal of the capacitance element Cs1, and the anode of the light-emitting device ED.
  • the second terminal of the transistor Tr4 is electrically connected to the wiring INIL.
  • the cathode of the light-emitting device ED is electrically connected to the wiring VCAT.
  • wiring SL For the wiring SL, wiring VCAT, wiring VEL, and wiring INIL, refer to the description of the wiring SL, wiring VCAT, wiring VEL, and wiring INIL that are electrically connected to the pixel circuit PX2 in Figure 30B.
  • the wiring GL1, wiring GL2, wiring GL3, and wiring GL5 correspond to the wiring GLS shown in FIG. 1, and function as wiring for transmitting a selection signal from the driving circuit GD to the pixel circuit PX.
  • transistors with high voltage resistance for transistors Tr6 and Tr7.
  • transistors with thick gate insulating films for transistors Tr6 and Tr7.
  • transistor MTCK described in the above embodiment
  • transistor MTCK1 or transistor MTCK2 described in embodiment 4 for transistors Tr6 and Tr7.
  • transistor MTHN described in the above embodiment
  • transistor MTHN1 or transistor MTHN2 described in embodiment 4 may be used.
  • the pixel circuit of the semiconductor device of one embodiment of the present invention is not limited to the configuration of the pixel circuit PX5 shown in FIG. 32A, and the circuit configuration of the pixel circuit PX5 may be changed as appropriate.
  • a capacitance element Cs4 may be provided in the pixel circuit PX5 in FIG. 32A.
  • a first terminal of the capacitance element Cs4 is electrically connected to the gate of the transistor Tr1 and the wiring GL1, and a second terminal of the capacitance element Cs4 is electrically connected to the first terminal of the transistor Tr4, the second terminal of the transistor Tr7, the second terminal of the capacitance element Cs1, and the anode of the light-emitting device ED.
  • the transistors Tr1, Tr2, and Tr6 may be transistors having back gates.
  • the pixel circuit PX5A may be configured such that the back gate of the transistor Tr1 is electrically connected to the gate of the transistor Tr1, the back gate of the transistor Tr2 is electrically connected to the second terminal of the transistor Tr2, and the back gate of the transistor Tr6 is electrically connected to the gate of the transistor Tr6.
  • the transistor MTHN1 or the transistor MTHN2 having a back gate electrode which will be described in embodiment 4, for the transistor Tr1.
  • pixel circuit configuration example 6 In the above pixel circuit configuration example 1 to pixel circuit configuration example 5, configuration examples of a pixel circuit PX having a light-emitting device ED have been described, but the pixel circuit PX provided in the display device DSP described in the above embodiment 1 may also be configured to include, for example, a liquid crystal display device.
  • the pixel circuit PX6 shown in FIG. 34 is a pixel circuit that can be applied to the pixel circuit PX described in the first embodiment above, and differs from the pixel circuits PX1 to PX5 and the pixel circuit PX5A in that it includes a liquid crystal display device LCR.
  • the pixel circuit PX6 includes, as an example, a transistor Tr8, a capacitance element Cs5, and a liquid crystal display device LCR.
  • the first terminal of the transistor Tr8 is electrically connected to the first terminal of the capacitance element Cs5 and the first terminal of the liquid crystal display device LCR, the second terminal of the transistor Tr8 is electrically connected to the wiring SL, and the gate of the transistor Tr8 is electrically connected to the wiring GL6.
  • the second terminal of the capacitance element Cs5 is electrically connected to the wiring CSL.
  • the second terminal of the liquid crystal display device LCR is electrically connected to the wiring COM.
  • the wiring SL corresponds to the wiring SLS shown in FIG. 1 and the wiring SL[1] to wiring SL[5] shown in FIG. 3 or FIG. 4, and functions as a wiring for transmitting an image signal from the driver circuit SD to the pixel circuit PX6.
  • the wiring GL6 corresponds to the wiring GLS shown in FIG. 1 and the wiring GL[1] to wiring GL[m] shown in FIG. 5, and functions as a wiring for transmitting a selection signal from the driver circuit GD to the pixel circuit PX6.
  • the wiring CSL functions as a wiring that applies a fixed potential to the second terminal of the capacitance element Cs5.
  • the fixed potential can be, for example, a low-level potential, a ground potential, or a negative potential.
  • the wiring CSL may also be a wiring that applies a common potential to the second terminal of the capacitance element Cs2 provided in another pixel circuit PX1 in the same pixel array PXA.
  • the wiring COM functions as a wiring that applies a fixed potential to the second terminal of the liquid crystal display device LCR.
  • the fixed potential may be called a common potential.
  • the common potential may be a low-level potential, a ground potential, or a negative potential.
  • the wiring COM may also be a wiring that applies a common potential to the second terminal of the liquid crystal display device LCR provided in another pixel circuit PX6 in the same pixel array PXA.
  • the fixed potential provided by the wiring CSL and the common potential provided by the wiring COM may be equal to each other.
  • the wiring CSL and the wiring COM may be the same wiring (not shown).
  • the transistor Tr8 functions as a write transistor for an image signal in the pixel circuit PX6. For this reason, if it is desired to increase the frame frequency of the display device DSP, it is preferable to use a transistor with a high drive frequency for the transistor Tr8. For example, it is preferable to use a transistor with a thin gate insulating film for the transistor Tr8. Specifically, it is preferable to use, for example, the transistor MTHN described in the above embodiment, or the transistor MTHN1 or the transistor MTHN2 described in embodiment 4 for the transistor Tr8. Note that, if it is desired to use a transistor with high resistance to voltage for the transistor Tr8, for example, the transistor MTCK described in the above embodiment, or the transistor MTCK1 or the transistor MTCK2 described in embodiment 4 may be used.
  • a in each figure shows a schematic plan view.
  • B in each figure is a schematic cross-sectional view corresponding to the portion of dashed line A1-A2 shown in each A, and is also a schematic cross-sectional view in the X direction.
  • C in each figure is a schematic cross-sectional view corresponding to the portion of dashed line A3-A4 shown in each A, and is also a schematic cross-sectional view in the Y direction.
  • D in each figure is a schematic cross-sectional view corresponding to the portion of dashed line A5-A6 shown in each A, and is also a schematic cross-sectional view in the Y direction.
  • insulating materials for forming insulators, conductive materials for forming conductors, or semiconductor materials for forming semiconductors can be formed using appropriate film formation methods such as sputtering, CVD, MBE (Molecular Beam Epitaxy), PLD, or ALD.
  • a substrate (not shown) is prepared, and an insulator IS1 and a conductive film ME1A are formed in that order on the substrate (see Figures 35A to 35D).
  • the substrate may be, for example, a semiconductor substrate (e.g., a single crystal substrate made of silicon or germanium).
  • the substrate may be, for example, an SOI (Silicon On Insulator) substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, a substrate having stainless steel foil, a tungsten substrate, a substrate having tungsten foil, a flexible substrate, a laminated film, a paper containing a fibrous material, or a base film.
  • SOI Silicon On Insulator
  • glass substrates include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • Examples of flexible substrates, laminated films, and base films include the following.
  • plastics such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), and polytetrafluoroethylene (PTFE) are exemplified.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyethersulfone
  • PTFE polytetrafluoroethylene
  • one example may be a synthetic resin such as an acrylic resin.
  • examples include polypropylene, polyester, polyvinyl fluoride, and polyvinyl chloride.
  • examples include polyamide, polyimide, aramid, epoxy resin, inorganic deposition film, and paper.
  • a substrate having elements provided thereon may be used. Examples of elements provided on the substrate include a capacitance element, a resistance element, a switch element, a light-emitting element, and a memory element.
  • the insulator IS1 functions as an interlayer film, for example.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride can be used.
  • silicon oxide with added fluorine, silicon oxide with added carbon, silicon oxide with added carbon and nitrogen, or silicon oxide with vacancies can be used for the insulator IS1.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide with vacancies are preferable because they can easily form a region containing oxygen that is desorbed by heating.
  • resin can be used for the insulator IS1.
  • the material used for the insulator IS1 may be an appropriate combination of the insulating materials described above.
  • the relative dielectric constant of the insulator IS1 is preferably less than 4, and more preferably less than 3.
  • Examples of insulating materials with a low relative dielectric constant include silicon oxide, silicon oxynitride, and silicon nitride oxide.
  • the conductive film ME1A is a film that will become the conductor ME1 in a later process.
  • a part of the conductor ME1 also functions as either the source electrode or the drain electrode of the transistor MTCK.
  • another part of the conductor ME1 also functions as either the source electrode or the drain electrode of the transistor MTHN. For this reason, it is preferable to use a highly conductive material for the conductive film ME1A.
  • a metal element selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum, or an alloy containing two or more of the above-mentioned metal elements, or an alloy combining two or more of the above-mentioned metal elements.
  • tantalum nitride titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, or an oxide containing lanthanum and nickel for the conductive film ME1A.
  • Tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are preferred because they are conductive materials that are difficult to oxidize, or materials that maintain their conductivity even when they absorb oxygen.
  • the conductor may be, for example, a semiconductor with high electrical conductivity, such as polycrystalline silicon containing an impurity element (e.g., phosphorus or arsenic), or a silicide (e.g., nickel silicide).
  • a laminate structure may be formed by combining the above-mentioned material containing a metal element with a conductive material containing oxygen.
  • a laminate structure may be formed by combining the above-mentioned material containing a metal element with a conductive material containing nitrogen.
  • a laminate structure may be formed by combining the above-mentioned material containing a metal element with a conductive material containing oxygen and a conductive material containing nitrogen.
  • the conductor ME1 may have a first conductor and a second conductor surrounded by the first conductor (not shown).
  • the first conductor may be titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, or ruthenium oxide, which are conductive materials that have the function of suppressing the diffusion of oxygen
  • the second conductor may be a conductive material mainly composed of highly conductive tungsten, copper, or aluminum.
  • the conductive film ME1A is processed into a band shape using lithography to form the conductor ME1 (see Figures 36A to 36D).
  • a part of the conductor ME1 is formed to extend in a direction parallel to the dashed dotted line A3-A4 (Y direction)
  • another part of the conductor ME1 is formed to extend in a direction parallel to the dashed dotted line A5-A6 (Y direction).
  • the above processing can be performed using a dry etching method or a wet etching method, and the dry etching method is particularly suitable for fine processing.
  • the resist is exposed through a mask.
  • the exposed area is then removed or left using a developer to form a resist mask.
  • a conductor, semiconductor, or insulator can be processed into a desired shape by etching through the resist mask.
  • a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, or EUV (Extreme Ultraviolet) light.
  • a liquid immersion technique may be used in which a liquid (e.g., water) is filled between the substrate and the projection lens and exposure is performed.
  • an electron beam or an ion beam may be used instead of the light described above.
  • the resist mask can be removed by performing a dry etching process such as ashing, a wet etching process, a dry etching process followed by a wet etching process, or a dry etching process followed by a wet etching process.
  • a hard mask made of an insulator or conductor may be used under the resist mask.
  • an insulating or conductive film that will be the hard mask material is formed on the conductive film ME1A, a resist mask is formed on top of that, and the hard mask material is etched to form a hard mask of the desired shape.
  • Etching of the conductive film ME1A etc. may be performed after removing the resist mask, or may be performed while leaving the resist mask in place. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching.
  • the material of the hard mask does not affect subsequent processes or can be used in subsequent processes, it is not necessarily necessary to remove the hard mask.
  • the insulating film IS2A is formed on the conductor ME1 (see Figures 37A to 37D).
  • the insulating film IS2A can be formed by using a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulating film IS2A may be subjected to a planarization process such as a chemical mechanical polishing (CMP) method to planarize the upper surface of the insulating film IS2A (not shown).
  • CMP chemical mechanical polishing
  • the insulating film IS2A is a film that will become the insulator IS2 in a later process.
  • the insulator IS2 also functions as an interlayer film, for example. For this reason, it is preferable that the insulator IS2 has an insulating material with a low relative dielectric constant. By using an insulating material with a low relative dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
  • the insulating film IS2A can be made of, for example, a material that can be used for the insulator IS1.
  • the semiconductor SC1 formed in a later process is a metal oxide that functions as an oxide semiconductor
  • These materials can easily form a region containing oxygen that is desorbed by heating, and can supply the desorbed oxygen to the metal oxide.
  • the carrier concentration of the metal oxide decreases at the interface and near the interface of the semiconductor SC1 that is in contact with the insulator IS2, and the interface and near the interface of the semiconductor SC1 become i-type or substantially i-type. Therefore, the interface and near the interface of the semiconductor SC1 function as a channel formation region in the transistor MTCK or the transistor MTHN.
  • a conductive film ME2A is formed on the insulating film IS2A (see Figures 37A to 37D).
  • the conductive film ME2A is a film that will become the conductor ME2 in a later process.
  • a part of the conductor ME2 also functions as the other of the source electrode or drain electrode of the transistor MTCK.
  • Another part of the conductor ME2 also functions as the other of the source electrode or drain electrode of the transistor MTHN. For this reason, it is preferable to use a highly conductive material for the conductive film ME2A.
  • the conductive film ME2A can be made of, for example, a material that can be used for the conductor ME1.
  • the conductive film ME2A is processed into a band shape using lithography to form the conductive film ME2B (see Figures 38A to 38D).
  • the conductive film ME2B is formed so as to extend in a direction parallel to the dashed dotted line A1-A2 (X direction) and to have an area that overlaps with part of the conductor ME1.
  • the lithography method described in Figures 36A to 36D can be referenced for the lithography method.
  • the insulating film IS2A and the conductive film ME2B are processed using lithography to form an insulator IS2 and a conductor ME2 having openings KK1 and KK2 (see Figures 39A to 39D).
  • the above processing can be performed using a dry etching method or a wet etching method, and processing using a dry etching method is particularly suitable for fine processing.
  • the insulating film IS2A and the conductive film ME2B may be processed under different conditions.
  • the opening KK1 or the opening KK2 has a tapered shape with a taper angle that is approximately perpendicular (70° or more and 110° or less) to the X-Y plane, for example.
  • the opening KK1 or the opening KK2 may have a tapered shape with a taper angle that is 30° or more and less than 70°, or a taper angle that is greater than 0° and less than 30°, for example, to the X-Y plane.
  • a tapered shape refers to a shape in which at least a portion of the side of the structure is inclined with respect to the substrate surface.
  • the angle between the inclined side and the substrate surface is referred to as the taper angle.
  • a tapered shape having a taper angle of more than 0° and less than 90° is referred to as a forward taper shape
  • a tapered shape having a taper angle of more than 90° and less than 180° is referred to as a reverse taper shape.
  • opening KK1 and opening KK2 in a plan view is illustrated as a circle, but the shape may be a shape including a curve (for example, an ellipse, a triangle with rounded corners, a rectangle, a pentagon, etc.), or a shape with corners (a polygon such as a triangle, a rectangle, a pentagon, etc.).
  • a curve for example, an ellipse, a triangle with rounded corners, a rectangle, a pentagon, etc.
  • a shape with corners a polygon such as a triangle, a rectangle, a pentagon, etc.
  • by-products generated in the above etching process may be formed in layers on the side surfaces of the openings KK1 and KK2 (the respective side surfaces of the insulator IS2 and the conductor ME2).
  • the layered by-products are formed between the insulator IS2 and the conductor ME2 and the semiconductor film SC1A described below. Therefore, it is preferable to remove the layered by-products formed in contact with the insulator IS2 and the conductor ME2.
  • a semiconductor film SC1A is formed on the conductor ME1, on the insulator IS2, and on the conductor ME2 (see Figures 40A to 40D). Specifically, inside each of the openings KK1 and KK2, the semiconductor film SC1A is formed on the upper surface of the conductor ME1, on the side of the insulator IS2, and on the side of the conductor ME2. Outside the openings KK1 and KK2, the semiconductor film SC1A is formed on the upper surface of the conductor ME2 and on the upper surface of the insulator IS2.
  • the semiconductor film SC1A is formed on the bottom surface and inner side surface of each of the openings KK1, the bottom surface and inner side surface of each of the openings KK2, on the conductor ME2, and on the insulator IS2.
  • the semiconductor film SC1A can be formed using a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the semiconductor film SC1A is preferably formed using the ALD method.
  • the semiconductor film SC1A is preferably formed to a thin thickness, and it is necessary to reduce the variation in the film thickness.
  • the ALD method is a film formation method in which a precursor and a reactant (e.g., an oxidizing agent) are alternately introduced, and the film thickness can be adjusted by the number of times this cycle is repeated, so that precise film thickness adjustment is possible.
  • the semiconductor film SC1A needs to be formed with good coverage on the bottom surface and inner side surface of the opening KK1 and the bottom surface and inner side surface of the opening KK2.
  • the semiconductor film SC1A is formed with good coverage on the upper surface of the conductor ME1 and the side surface of the conductor ME2 in each of the openings KK1 and KK2.
  • a layer of atoms can be deposited one by one on the bottom surface and inner side surface of each of the openings, so that the semiconductor film SC1A can be formed with good coverage on the openings.
  • the deposition of the semiconductor film SC1A is not limited to the ALD method.
  • a sputtering method may be used.
  • the semiconductor film SC1A is a film that will become the semiconductor SC1 in a later process.
  • a portion of the semiconductor SC1 functions as the channel formation regions of the transistor MTCK and the transistor MTHN that will be formed in a later process.
  • Another portion of the semiconductor SC1 may function as one of a pair of electrodes of the capacitive element C1 that will be formed in a later process.
  • the semiconductor film SC1A can be, for example, a metal oxide that functions as an oxide semiconductor.
  • the transistor MTCK and the transistor MTHN are OS transistors.
  • the metal oxide preferably contains at least indium or zinc.
  • the metal oxide contains indium and zinc.
  • the element M is contained.
  • the element M one or more selected from aluminum, gallium, silicon, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt, and antimony can be used.
  • the element M is one or more of aluminum, gallium, yttrium, and tin. It is even more preferable that the element M contains one or both of gallium and tin.
  • In-Ga-Zn oxide for the semiconductor film SC1A.
  • it is more preferable to use a metal oxide having a composition of In:Ga:Zn 1:1:1 [atomic ratio] or a composition close thereto, a composition of 4:2:3 [atomic ratio] or a composition close thereto, or a composition of 3:1:2 [atomic ratio] or a composition close thereto.
  • the carrier concentration of the channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , further preferably less than 1 ⁇ 10 13 cm ⁇ 3 , and further preferably less than 1 ⁇ 10 10 cm ⁇ 3 and 1 ⁇ 10 ⁇ 9 cm ⁇ 3 or more. Note that in order to reduce the carrier concentration of the oxide semiconductor film, it is only necessary to reduce the impurity concentration in the oxide semiconductor film and reduce the density of defect states.
  • a low impurity concentration and a low density of defect states are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • an oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor may have a low density of trap states due to a low density of defect states. Furthermore, charges captured in the trap states of the oxide semiconductor may take a long time to disappear and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high density of trap states may have unstable electrical characteristics.
  • impurities in an oxide semiconductor refer to, for example, anything other than the main component that constitutes the oxide semiconductor.
  • an element with a concentration of less than 0.1 atomic % can be considered an impurity.
  • V O impurity or oxygen vacancy
  • OS transistor oxide semiconductor
  • the electrical characteristics of the transistor may fluctuate and the reliability may decrease.
  • a defect hereinafter, sometimes referred to as V OH
  • V OH a defect in which hydrogen is introduced into V O in the oxide semiconductor may be formed, and electrons that serve as carriers may be generated.
  • the transistor when V O is contained in the channel formation region of an oxide semiconductor, the transistor is likely to be normally on (a channel exists even when the gate-source voltage is 0 V, and a current flows through the transistor). Therefore, it is preferable that impurities, oxygen vacancies, and V OH are reduced as much as possible in the channel formation region of the oxide semiconductor.
  • the semiconductor film SC1A preferably has a laminated structure of multiple oxide layers with different atomic ratios of each metal atom.
  • a first metal oxide and a second metal oxide formed on the first metal oxide as metal oxides.
  • each metal oxide contains at least indium (In) and element M
  • the ratio of the number of atoms of element M contained in the first metal oxide to the number of atoms of all elements constituting the first metal oxide is higher than the ratio of the number of atoms of element M contained in the second metal oxide to the number of atoms of all elements constituting the second metal oxide.
  • the atomic ratio of element M contained in the first metal oxide to In is higher than the atomic ratio of element M contained in the second metal oxide to In.
  • the energy of the conduction band minimum of the first metal oxide is higher than the energy of the conduction band minimum of the second metal oxide.
  • the electron affinity of the first metal oxide is smaller than the electron affinity of the second metal oxide.
  • the energy level of the conduction band minimum changes smoothly.
  • the energy level of the conduction band minimum at the junction between the first metal oxide and the second metal oxide changes continuously or is a continuous junction.
  • the first metal oxide and the second metal oxide have a common element other than oxygen (as the main component), so that a mixed layer with a low density of defect levels can be formed.
  • the second metal oxide is In-Ga-Zn oxide (indium-gallium-zinc oxide)
  • the first metal oxide can be In-Ga-Zn oxide, Ga-Zn oxide, or gallium oxide.
  • a composition close thereto includes a range of ⁇ 30% of the desired atomic ratio.
  • the main carrier path is the second metal oxide.
  • the metal oxide may have a laminated structure of the second metal oxide and the first metal oxide formed on the second metal oxide. This configuration can prevent an increase in contact resistance between the conductor ME1 or ME2 and the metal oxide. Also, damage caused by the deposition of the insulator GI1 (described in detail later) on the second metal oxide can be reduced.
  • the oxygen concentration may be reduced in the vicinity of the conductor in the semiconductor SC1.
  • a metal compound layer containing the metal contained in the conductor and components of the semiconductor SC1 may be formed in the vicinity of the conductor in the semiconductor SC1. In such a case, the carrier concentration increases in the region of the semiconductor SC1 in the vicinity of the conductor, and the region becomes a low-resistance region.
  • the semiconductor SC1 can be made of a material containing silicon, for example.
  • the silicon include amorphous silicon (sometimes called hydrogenated amorphous silicon), microcrystalline silicon, polycrystalline silicon (including low-temperature polysilicon (LTPS)), or single crystal silicon.
  • amorphous silicon sometimes called hydrogenated amorphous silicon
  • microcrystalline silicon microcrystalline silicon
  • polycrystalline silicon including low-temperature polysilicon (LTPS)
  • LTPS low-temperature polysilicon
  • single crystal silicon single crystal silicon.
  • the semiconductor film SC1A is described as including a metal oxide that functions as an oxide semiconductor.
  • the semiconductor film SC1A is processed using a lithography method to form the semiconductor SC1 so that a part of the insulator IS2 and a part of the conductor ME2 are exposed.
  • the semiconductor SC1 is processed so as to overlap with the conductor ME2 (see Figures 41A to 41D).
  • the lithography method can be referred to as described in Figures 36A to 36D.
  • the insulator GI1 and the insulating film GI2A are formed on the insulator IS2, the conductive film ME2, and the semiconductor SC1 (see Figures 42A to 42D).
  • the insulating film GI2A is a film that will become the insulator GI2 in a later process.
  • the insulator GI1 and the insulating film GI2A can be formed using a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • Insulators GI1 and GI2 function as gate insulating films for transistors MTCK and MTHN, respectively.
  • insulator GI1 or the insulating film GI2A it is preferable to use a single layer or a multilayer of an insulator containing a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba,Sr)TiO 3 (BST).
  • a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba,Sr)TiO 3 (BST).
  • an oxide having aluminum and hafnium, an oxynitride having aluminum and hafnium, an oxide having silicon and hafnium, an oxynitride having silicon and hafnium, or a nitride having silicon and hafnium may be used as an insulator with a high relative dielectric constant.
  • the insulator GI1 or the insulating film GI2A may be an insulating layer formed by stacking the above-mentioned high-k material with silicon oxide or silicon oxynitride. This allows an insulating layer that has a high relative dielectric constant and is also thermally stable to be used as the gate insulating film of each of the transistors MTCK and MTHN.
  • the insulator GI1 and the insulating film GI2A may be made of the same material or different materials.
  • the microwave treatment refers to a treatment using an apparatus having a power source that generates high-density plasma using microwaves, for example.
  • microwaves refer to electromagnetic waves having a frequency of 300 MHz or more and 300 GHz or less.
  • the microwave treatment may be performed at a stage where the silicon oxide film or the silicon oxynitride film is formed.
  • microwave processing can use high frequency waves such as microwaves or RF, oxygen plasma, oxygen radicals, and the like.
  • a microwave processing device having a power source that generates high density plasma using microwaves for example.
  • the frequency of the microwave processing device may be 300 MHz or more and 300 GHz or less, preferably 2.4 GHz or more and 2.5 GHz or less, for example, 2.45 GHz.
  • the power of the power source that applies microwaves of the microwave processing device may be 1000 W or more and 10000 W or less, preferably 2000 W or more and 5000 W or less.
  • the microwave processing device may have a power source that applies RF to the substrate side.
  • oxygen ions generated by high density plasma can be efficiently guided into the semiconductor SC1, which is a metal oxide.
  • the semiconductor SC1 which is a metal oxide.
  • VOH contained in the region of the semiconductor SC1 can be separated and hydrogen can be removed from the region.
  • VOH contained in the region can be reduced.
  • oxygen radicals generated by the oxygen plasma to the oxygen vacancies formed in the region, it is possible to further reduce the oxygen vacancies in the region and to lower the carrier concentration.
  • the insulating film GI2A is processed using a lithography method to form an insulator GI2 so that a portion of the insulator GI1 is exposed (see Figures 43A to 43D).
  • the insulator GI2 is formed to extend in a direction parallel to the dashed dotted line A3-A4 (Y direction) so as to include an area overlapping the semiconductor SC1 formed in the opening KK1.
  • the insulator GI2 is not formed at least in an area overlapping the semiconductor SC1 formed in the opening KK2.
  • the lithography method described in Figures 36A to 36D can be referred to for the lithography method.
  • the insulator GI2A In order to optimally form the insulator GI2, it is preferable to use a material for the insulating film GI2A that has an etching selectivity with respect to the insulator GI1.
  • a conductive film ME3A is formed on the insulators GI1 and GI2 (see Figs. 44A to 44D).
  • the conductive film ME3A is formed so as to fill each of the openings KK1 and KK2.
  • Each of the conductive films ME3A can be formed using a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the conductive film ME3A is a film that will become the conductor ME3 in a later process.
  • a part of the conductor ME3 also functions as the gate electrode of the transistor MTCK.
  • Another part of the conductor ME3 also functions as the gate electrode of the transistor MTHN. For this reason, it is preferable to use a highly conductive material for the conductive film ME3.
  • the conductive film ME3A can be made of a material that can be used for the conductor ME1, for example.
  • the conductive film ME3A is processed into a band shape using lithography to form the conductive film ME3 (see Figures 45A to 45D).
  • a portion of the conductor ME3 is formed so as to extend in a direction parallel to the dashed dotted line A3-A4 (Y direction) and overlap with the conductor ME1.
  • Another portion of the conductive film ME3 is formed so as to extend in a direction parallel to the dashed dotted line A5-A6 (Y direction) and overlap with another conductor ME1.
  • the lithography method described in Figures 36A to 36D can be referenced for the lithography method.
  • insulator IS3 is deposited on insulator GI1, insulator GI2, and conductor ME3 (see Figures 2A to 2D).
  • the insulator IS3 is, for example, a film that functions as an interlayer film. Therefore, it is preferable that the insulator IS3 has an insulating material with a low relative dielectric constant. By using an insulating material with a low relative dielectric constant as the interlayer film, the parasitic capacitance that occurs between the wirings can be reduced.
  • insulator IS1 a material that can be used for the insulator IS1 can be used as the insulator IS3.
  • the conductor ME3 is formed below the insulator IS3. For this reason, it is preferable to use, for example, silicon nitride as a barrier insulating film for the insulator IS3 to suppress the diffusion of oxygen in order to prevent the conductor ME3 from being oxidized.
  • the above manufacturing method makes it possible to manufacture the transistor MTCK, which has high resistance to high voltages, and the transistor MTHN, which has a high drive frequency, as shown in Figures 2A to 2D.
  • the manufacturing method of the semiconductor device of one embodiment of the present invention is not limited to the above.
  • the manufacturing method may be changed as appropriate. Even if the configuration of the semiconductor device is changed due to a change in the manufacturing method, the semiconductor device can be considered as one embodiment of the present invention.
  • the transistors MTCK and MTHN shown in Figures 46A to 46D are modified examples of the transistors MTCK and MTHN of Figures 2A to 2D, and are configured in such a way that the insulator GI2 included in part of the gate insulating film of the transistor MTCK of Figures 2A to 2C is also formed on the conductor ME2 included in the transistor MTHN of Figures 2B and 2D.
  • insulators GI1 and GI2 are located between conductors ME2 and ME3. In other words, the distance between conductors ME2 and ME3 in transistor MTHN can be increased. This makes it possible to reduce the parasitic capacitance between conductors ME2 and ME3 in transistor MTHN, thereby increasing the drive frequency of transistor MTHN.
  • the transistors MTCK and MTHN shown in Figures 47A to 47D are modified examples of the transistors MTCK and MTHN of Figures 2A to 2D, and are configured such that the taper angles of the opening KK1 in the transistor MTCK and the opening KK2 in the transistor MTHN of Figures 2A to 2D are each approximately 60°.
  • the transistors MTCK and MTHN shown in Figures 47A to 47D can be fabricated, for example, by setting the taper angles of the openings KK1 and KK2 to approximately 60° with respect to the surface of the substrate (not shown) or the insulator IS1 in the fabrication process of the transistors MTCK and MTHN described in Figures 39A to 39D.
  • the transistor MTCK shown in Figures 48A to 48C is a modified example of the transistor MTCK of Figures 2A to 2C, and differs from the transistor MTCK of Figures 2A to 2C in that the insulator GI2 is formed only in the area overlapping the semiconductor SC1.
  • the transistor MTCK shown in Figures 48A to 48C can be obtained, for example, by forming an insulating film GI2A in the manufacturing process of the transistor MTCK and the transistor MTHN described in Figures 42A to 42C, and then processing the insulating film GI2A in the lithography method described in Figures 43A to 43C so that the end of the insulator GI2 is included in the area overlapping the semiconductor SC1. As a result, insulator G1 and conductor ME3 are formed in this order in the area on the conductor ME2 that is not overlapped by the semiconductor SC1.
  • insulator G1, insulator GI2, and conductor ME3 are formed in that order in the region on conductor ME2 that is not overlapped by semiconductor SC1, so the thickness of the insulator between conductor ME2 and conductor ME3 in that region of the transistor MTCK of Figures 48A to 48C can be made thinner than the thickness of the insulator between conductor ME2 and conductor ME3 in that region of the transistor MTCK of Figures 2A to 2C.
  • the thickness of the insulator between the conductor ME2 and the conductor ME3 is thin, so a capacitive element can be provided in that region.
  • a capacitive element can be provided between the gate and the other of the source and drain of the transistor MTCK of Figures 48A to 48C.
  • Examples of configurations in which a capacitance element is provided between the gate and source or drain of a transistor include the electrical connection configuration of transistor MN6 and capacitance element C3 in FIG. 6A, and the electrical connection configuration of transistor MN8 and capacitance element C4 in FIG. 6A.
  • connection configuration for example, a case where the gate and source of a transistor are electrically connected via a capacitance element.
  • the voltage of the capacitance element is the gate-source voltage that turns the transistor on and a high-level potential is input from the drain
  • a current flows from the drain to the source, causing the source potential to rise.
  • the gate potential of the transistor rises as the source potential rises.
  • the above-mentioned connection configuration even if the source potential changes, the gate-source voltage is maintained, so the source potential can be raised to a high-level potential provided from the drain side (corresponding to the bootstrap described for the memory circuit RESD3 in FIG. 14A).
  • transistor MTCK in Figures 48A to 48C can be said to have a suitable configuration when performing bootstrap, as described above.
  • the transistors MTCK and MTHN shown in Figures 49A to 49D are modified examples of the transistors MTCK and MTHN of Figures 2A to 2D, and the gate electrodes of the transistors MTCK and MTHN have a stacked structure of a conductor ME3 and a conductor ME3S.
  • the transistor MTCK shown in Figures 49A to 49D has a configuration in which, for example, a conductor ME3 with high film-forming properties is formed on the bottom surface and inner side surface of the opening KK1, and a conductor ME3S with high conductivity is formed on the conductor ME3. Therefore, the conductor ME3S functions as an auxiliary electrode for the conductor ME3.
  • the conductor ME3S may be formed by, for example, sputtering, CVD, MBE, PLD, or ALD. It is preferable to use, for example, a material that has a lower resistivity than the conductor ME3 among materials that can be used for the conductor ME1 for the conductor ME3S.
  • an auxiliary electrode similar to conductor ME3S may be provided on another conductor.
  • an auxiliary electrode similar to conductor ME3S may be provided on one or both of conductor ME1 and conductor ME2.
  • the auxiliary electrode may be provided below conductor ME1 rather than on conductor ME1.
  • the auxiliary electrode may be provided below conductor ME2 rather than on conductor ME2.
  • the transistors MTCK and MTHN shown in Figures 50A to 50D are further modified examples of the transistors MTCK and MTHN of Figures 2A to 2D, and are configured such that an insulator IB1 is provided on the upper surface of the insulator IS1, an insulator IB2 is provided on the upper surfaces of the insulator IB1 and the conductor ME1, an insulator IB3 is provided on the upper surface of the insulator IS2, and an insulator IB4 is provided on the upper surfaces of the insulators GI1, GI2, and ME3.
  • an insulator IB1 is formed (not shown).
  • an insulator IB2 is formed (not shown) on the upper surface of the insulator IB1 and the upper surface of the conductor ME1.
  • an insulator IB3 is formed (not shown). Then, after the manufacturing process of the transistor MTCK and the transistor MTHN in Figures 45A to 45D, an insulator IB4 is formed on the upper surface of the insulator GI1, the upper surface of the insulator GI2, and the upper surface of the conductor ME3 (not shown). After that, an insulator IS3 is provided on the upper surface of the insulator IB4, thereby manufacturing the transistor MTCK and the transistor MTHN shown in Figures 50A to 50D.
  • the insulator IB1 for example, preferably functions as a barrier insulating film that suppresses impurities such as water, hydrogen, nitrogen, and oxygen contained in the insulator IS1 from mixing into the conductor ME1 and the semiconductor SC1.
  • the insulator IB2 for example, preferably functions as a barrier insulating film that suppresses impurities such as water, hydrogen, nitrogen, and oxygen contained in the insulator IS2 from mixing into the conductor ME1.
  • the insulator IB4 for example, preferably functions as a barrier insulating film that suppresses impurities such as water, hydrogen, nitrogen, and oxygen contained in the insulator IS3 from mixing into the conductor ME2, the conductor ME3, and the semiconductor SC1.
  • the insulators IB1 to IB4 are preferably made of an insulating material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (e.g., N2O , NO, or NO2 ), and copper atoms (through which the above impurities are unlikely to permeate), or are preferably made of an insulating material that has a function of suppressing the diffusion of oxygen (e.g., oxygen atoms and/or oxygen molecules) (through which the above oxygen is unlikely to permeate).
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (e.g., N2O , NO, or NO2 ), and copper atoms (through which the above impurities are unlikely to permeate)
  • oxygen e.g., oxygen atoms and/or oxygen molecules
  • Insulators having the function of suppressing the permeation of impurities such as water and hydrogen and oxygen may be, for example, insulators containing one or more selected from boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, and tantalum, used in a single layer or in a multilayer.
  • insulators having the function of suppressing the permeation of impurities such as water and hydrogen and oxygen may be, for example, metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide.
  • insulators having the function of suppressing the permeation of impurities such as water and hydrogen and oxygen may be, for example, oxides containing aluminum and hafnium (hafnium aluminate).
  • Examples of insulators that have the function of suppressing the permeation of impurities such as water and hydrogen, and oxygen include metal nitrides such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon oxynitride, and silicon nitride.
  • the insulators IB1 to IB4 it is preferable to use aluminum oxide or silicon nitride for the insulators IB1 to IB4. This can suppress impurities such as water and hydrogen from diffusing from below the insulator IB1 to the transistors MTCK and MTHN. Also, it can suppress impurities such as water and hydrogen from diffusing from above the insulator IB4 to the transistors MTCK and MTHN.
  • the deposition method for each of the insulators IB1 to IB4 may be, for example, a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • transistors MTCK and MTHN shown in Figures 50A to 50D may be configured to not include 1 to 3 selected from the insulators IB1 to IB4.
  • the provision of a barrier insulating film can suppress the diffusion of impurities into conductors and semiconductors.
  • the transistors MTCK and MTHN shown in Figures 51A to 51D are modified examples of the transistors MTCK and MTHN shown in Figures 2A to 2D, and the order in which the conductor ME3 and the insulator GI2 are formed is different. Therefore, in the transistor MTHN, the insulator GI2 is formed on the upper surface of the conductor ME3.
  • FIGS. 52A to 52D are schematic diagrams showing the process of fabricating the transistor MTCK and the transistor MTHN shown in Figs. 51A to 51D.
  • Figs. 52A to 52D show a configuration in which an insulator GI1 and a conductive film ME3A are formed in this order on the insulator IS2, the conductive film ME2, and the semiconductor SC1 after the process of fabricating the transistor MTCK and the transistor MTHN shown in Figs. 41A to 41D.
  • the conductive film ME3A is processed into a band shape using lithography to form the conductor ME3 (see Figures 53A to 53D).
  • the conductor ME3 is formed to extend in a direction parallel to the dashed dotted line A5-A6 (Y direction), to fill the opening KK2, and to have an area that overlaps with part of the conductor ME1.
  • the lithography method described in Figures 36A to 36D can be referenced.
  • the lithography method is performed to such an extent that the insulator GI1 remains in areas other than the area where the conductor ME3 is formed.
  • a portion of the conductor ME3 also functions as the gate electrode of the transistor MTHN.
  • the insulator GI2 is deposited on the insulator GI1 and on the conductor ME3 (see Figures 54A to 54D).
  • the insulator GI2 is deposited on the insulator GI1 with good film-forming properties. Therefore, it is preferable to deposit the insulator GI2 using the ALD method.
  • the insulator GI2 can be deposited using a deposition method other than the ALD method, such as a sputtering method, a CVD method, an MBE method, or a PLD method.
  • a conductive film MEa3A is formed on the insulator GI2 (see Figures 55A to 55D).
  • the conductive film MEa3A is formed so as to fill the opening KK1.
  • the conductive film MEa3A can be formed using a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the conductive film MEa3A is a film that will become the conductor MEa3 in a later process. A part of the conductor MEa3 functions as the gate electrode of the transistor MTCK.
  • the conductive film MEa3A can be made of a material that can be used for the conductor ME3.
  • the conductive film ME3aA is processed into a band shape using lithography to form the conductive film MEa3 (see Figures 56A to 56D).
  • a portion of the conductor MEa3 is formed so as to extend in a direction parallel to the dashed dotted line A3-A4 (Y direction) and overlap with the conductor ME1.
  • the lithography method described in Figures 36A to 36D can be referenced for the lithography method.
  • a film of insulator IS3 is formed on insulator GI2 and conductor MEa3 (see Figures 51A to 51D).
  • the above manufacturing method can also be used to manufacture the transistor MTCK, which has high resistance to high voltages, and the transistor MTHN, which has a high drive frequency, as shown in Figures 51A to 51D.
  • the transistors MTCK and MTHN shown in FIGS. 57A to 57D are modified examples of the transistors MTCK and MTHN shown in FIGS. 2A to 2D, and have a configuration in which the insulators GI1 and GI2 are formed using a different method.
  • the manufacturing method shown in Figures 42A to 42B for example, after only the insulator GI1 is formed, lithography is used to form the insulator GI1 so that the insulator GI1 remains on a part of the conductor ME2 and on the semiconductor SC1. Then, the insulator GI2 is formed in the same manner as in the manufacturing method shown in Figures 42A to 42B, and the manufacturing method from Figures 43A to 43B onwards is performed, thereby manufacturing the transistor MTCK and transistor MTHN shown in Figures 57A to 57D.
  • the transistors MTCK and MTHN shown in Figures 57A to 57D may be further modified to the configurations of the transistors MTCK and MTHN shown in Figures 58A to 58D.
  • the transistors MTCK and MTHN shown in Figures 58A to 58D are configured in such a way that the insulator GI1 included in part of the gate insulating film of the transistor MTCK is also formed on the conductor ME2 included in the transistor MTHN in Figures 58B and 58D, similar to the transistors MTCK and MTHN in Figures 46A to 46D described in Modification Example 1.
  • insulators GI1 and GI2 are located between conductors ME2 and ME3. In other words, the distance between conductors ME2 and ME3 in transistor MTHN can be increased. This makes it possible to reduce the parasitic capacitance between conductors ME2 and ME3 in transistor MTHN, thereby increasing the drive frequency of transistor MTHN.
  • the transistors MTCK and MTHN shown in Figures 59A to 59D are modified examples of the transistors MTCK and MTHN of Figures 2A to 2D, and have a different configuration from the transistors MTCK and MTHN of Figures 2A to 2C in that an insulator GI1 is formed as the gate insulating film of the transistor MTCK, and an insulator GI3 is formed as the gate insulating film of the transistor MTHN.
  • an insulator GI1 is formed, and then lithography is used to form the insulator GI1 so that the insulator GI1 remains on the conductor ME2 and the semiconductor SC1 in the region where the transistor MTCK is formed.
  • an insulator GI3 is formed, and then lithography is used to form the insulator GI3 so that the insulator GI3 remains on the conductor ME2 and the semiconductor SC1 in the region where the transistor MTHN is formed.
  • transistors MTCK and MTHN shown in Figures 59A to 59D have their respective gate insulating films formed individually.
  • the thickness of the insulator GI1 is thicker than that of the insulator GI3.
  • the insulator GI3 can be made of a material that can be used for the insulators GI1 and GI2.
  • the gate insulating film of the transistor MTCK is formed first, but the gate insulating film of the transistor MTHN may be formed first, and then the gate insulating film of the transistor MTCK may be formed.
  • the above manufacturing method also makes it possible to produce a transistor MTCK with high voltage resistance and a transistor MTHN with a high drive frequency.
  • the transistor MTCK1 shown in Figures 60A to 60C is a modified example of the transistor MTCK of Figures 2A to 2C, and the channel formation region of the transistor MTCK1 is formed along the direction of the dotted line A1-A2 (the X direction in the X-Z plane in Figure 60B).
  • the transistor MTCK1 has a conductor ME3 that functions as a gate electrode, one of a pair of conductors ME2 that functions as one of the source electrode or drain electrode, the other of the pair of conductors ME2 that functions as the other of the source electrode or drain electrode, and a semiconductor SC1 included in the channel formation region.
  • the transistor MTCK1 is sometimes called a TGTC type transistor because the gate electrode is located above the channel formation region and the semiconductor SC1 is electrically connected to the conductor ME1.
  • the transistor MTCK1 also has a conductor ME1 that functions as a backgate electrode.
  • the backgate electrode like the gate electrode, has the function of generating an electric field in the semiconductor SC1.
  • the backgate electrode can change the number of carriers in the semiconductor SC1 depending on the potential applied to the backgate electrode, and as a result, can change the threshold voltage of the transistor MTCK1.
  • the insulator IS2 functions as a gate insulating film in the transistor MTCK1.
  • the insulator IS2 can be made of a material that can be used for the insulator GI1 or the insulator GI2.
  • the former is sometimes called the first gate insulating film or back gate insulating film, and the latter is sometimes called the second gate insulating film.
  • the transistor MTCK1 shown in Figures 60A to 60C includes insulators GI1 and GI2 as gate insulating films. Therefore, the transistor MTCK1 can be said to be a transistor with high resistance to voltage.
  • the gate insulating film of the transistor MTCK1 in Figures 60A to 60C does not need to include the insulator GI2.
  • the transistor MTHN1 shown in Figures 61A to 61C has a configuration in which the insulator GI2 is not provided in the transistor MTCK1 in Figures 60A to 60C, and has a thinner gate insulating film compared to the transistor MTCK1. For this reason, it can be said that the transistor MTHN1 is a transistor with a higher drive frequency than the transistor MTCK1.
  • Figures 60A to 60D show transistor MTHN that can be formed simultaneously with transistor MTCK1, but transistor MTCK1 can be formed simultaneously with transistor MTCK shown in Figures 2A to 2C.
  • Figures 61A to 61D show transistor MTHN that can be formed simultaneously with transistor MTHN1, but transistor MTHN1 can be formed simultaneously with transistor MTCK shown in Figures 2A to 2C.
  • the conductor ME3, which is the gate electrode of transistor MTCK1 is formed by lithography, but the gate electrode of transistor MTCK1 may be formed using another method.
  • the transistor MTCK2 shown in Figures 62A to 62C is a modified example of the transistor MTCK1 in Figures 60A to 60C, and differs from the transistor MTCK1 in Figures 60A to 60C in that a conductor ME4 that functions as a second gate electrode is embedded in an opening in the insulator IS3.
  • the conductor ME3 is not formed, and the insulator IS3 is formed on the insulators GI1 and GI2. After that, an opening is formed in the region of the insulator IS3 where the conductor ME1, the semiconductor SC1, and the insulator GI2 overlap, and the insulator GI4 and the conductor ME4 are formed in that order in the opening. Then, a planarization process such as a CMP method is performed, and the insulator IS3 is polished until it is exposed, thereby manufacturing the transistor.
  • a planarization process such as a CMP method
  • the insulating film GI4 is an insulator that functions as part of the gate insulating film of the transistor MTCK2, similar to the insulators GI1 and GI2. For this reason, the insulating film GI4 can be made of a material that can be used for the insulators GI1 and GI2. Note that since the insulator GI4 is formed on the side of the opening of the insulator IS3, it is preferable to use the ALD method, which has high coverage, as a method for depositing the insulator GI4.
  • the insulator GI4 functions as a film that prevents impurities such as oxygen contained in the insulator IS3 from diffusing into the conductor ME4, which would cause the conductor ME4 to be oxidized.
  • the insulator GI4 functions as a barrier insulating film. Note that if there is no need to prevent the diffusion of impurities from the insulator IS3 to the conductor ME4, the insulator GI4 does not need to be provided in the transistor MTCK2.
  • the conductor ME4 functions as the gate electrode of the transistor MTCK2. Therefore, the conductor ME4 can be made of a material that can be used for the conductor ME3.
  • the conductor ME4 that functions as the gate electrode is formed in a self-aligned manner so as to fill the opening formed in the insulator IS3.
  • the transistor MTCK2 in which the gate electrode is thus formed in a self-aligned manner so as to fill the opening is sometimes called a TGSA s-channel FET (Trench Gate Self Aligned s-channel FET).
  • the transistor MTCK2 shown in Figures 62A to 62C includes insulators GI1 and GI2 as gate insulating films. Therefore, the transistor MTCK2 can be said to be a transistor with high resistance to voltage.
  • the gate insulating film of the transistor MTCK2 in Figures 62A to 62C does not need to include the insulator GI2.
  • the transistor MTHN2 shown in Figures 63A to 63C has a configuration in which the insulator GI2 is not provided in the transistor MTCK2 in Figures 62A to 62C, and has a thinner gate insulating film than the transistor MTCK2. For this reason, it can be said that the transistor MTHN2 has a higher drive frequency than the transistor MTCK2.
  • Figures 62A to 62D show a transistor MTHN that can be formed simultaneously with transistor MTCK2, but transistor MTCK2 can be formed simultaneously with transistor MTCK shown in Figures 2A to 2C.
  • Figures 63A to 63D show a transistor MTHN that can be formed simultaneously with transistor MTHN2, but transistor MTHN2 can be formed simultaneously with transistor MTCK shown in Figures 2A to 2C.
  • the transistors MTCK and MTHN shown in Figures 64A to 64D have configurations different from those of the transistors MTCK and MTHN shown in Figures 2A to 2C.
  • the shape of an opening KK1 of the transistor MTCK is different from that of the transistor MTCK in Figures 2A to 2C.
  • the shape of an opening KK2 of the transistor MTHN is different from that of the transistor MTHN in Figures 2A to 2C.
  • an opening KK1 is provided so as to overlap with the upper surface of a portion of the conductor ME1 and the upper surface of a portion of the insulator IS1.
  • the opening KK1 is formed from above the portion of the conductor ME1 toward the +X direction in a plan view ( Figure 64A).
  • an opening KK2 is provided so as to overlap with the upper surface of a portion of the conductor ME1 and the upper surface of a portion of the insulator IS1.
  • the opening KK2 is formed from the portion of the conductor ME1 toward the +X direction in a plan view ( Figure 64A).
  • the conductor ME3 embedded in the openings KK1 and KK2 extends in the +X direction from a portion of the conductor ME1 in a plan view ( Figure 64A).
  • the conductor ME2 is provided in a portion of the periphery of the opening KK1. Specifically, as an example, the conductor ME2 has a U-shape, and the opening KK1 is located inside the U-shape. Similarly, in a plan view of the transistor MTHN (FIG. 64A), the conductor ME2 is provided in a portion of the periphery of the opening KK2. Specifically, as an example, the conductor ME2 has a U-shape, and the opening KK2 is located inside the U-shape.
  • conductor ME2, conductor ME3, semiconductor SC1, insulator GI1, and insulator GI2 are roughly the same. This configuration is obtained by forming a film of the materials listed above and then performing a planarization process such as a CMP method.
  • FIGS. 65A to 65D are schematic diagrams showing the process of fabricating the transistor MTCK and the transistor MTHN shown in Figs. 64A to 64D.
  • Figs. 65A to 65D show a configuration in which insulating films IS2A and IS4A are formed in this order on the insulator IS1 and the conductive film ME1 after the process of fabricating the transistor MTCK and the transistor MTHN shown in Figs. 36A to 36D.
  • the insulating film IS4A is processed using a lithography method to form an insulator IS4 (see Figures 66A to 66D).
  • a lithography method to form an insulator IS4 (see Figures 66A to 66D).
  • an opening is provided in the conductive film IS4A to serve as an area for forming the conductive film ME2B, which will be described later.
  • the lithography method described in Figures 36A to 36D can be referenced.
  • the insulating film IS4A can be made of a material that can be used for the insulating film IS2A.
  • the insulating film IS4A is processed by lithography, it is more preferable to use a material that can be used for the insulating film IS2A and that has an etching selectivity with respect to the insulating film IS2A as the material used for the insulating film IS4A.
  • a conductive film ME2A is formed on the insulating film IS2A and on the insulator IS4 (see Figures 67A to 67D).
  • the conductive film ME2A is a film that will become the conductor ME2 in a later process.
  • a part of the conductor ME2 also functions as the other of the source electrode or drain electrode of the transistor MTCK.
  • Another part of the conductor ME2 also functions as the other of the source electrode or drain electrode of the transistor MTHN. For this reason, it is preferable to use a highly conductive material for the conductive film ME2A.
  • a planarization process such as CMP is performed to polish the conductive film ME2A until the insulating film IS4A is exposed.
  • the conductive film ME2A is formed so as to be embedded as the conductive film ME2B in the opening of the insulating film IS4 formed in the steps of Figures 66A to 66D (see Figures 68A to 68D).
  • the conductive film ME2B is provided in contact with the upper surface of the insulating film IS2A and the side surface of the insulator IS4.
  • the insulating film IS2A and the conductive film ME2B are processed using a lithography method to form an insulator IS2 and a conductor ME2 having an opening KK1 and an opening KK2 (see Figures 69A to 69D).
  • the bottom surfaces of the openings KK1 and KK2 here include the top surface of the conductor ME1 and the top surface of the insulator IS1, which is different from the manufacturing process of the transistors MTCK and MTHN shown in Figures 39A to 39D.
  • the lithography method can be referred to as described in Figures 36A to 36D.
  • a semiconductor film SC1A is formed on the insulator IS1, the conductor ME1, the insulator IS2, and the conductor ME2 (see Figures 70A to 70D).
  • the semiconductor film SC1A is processed using a lithography method to form a semiconductor film SC1B so that a part of the insulator IS1, a part of the insulator IS2, and a part of the conductor ME2 are exposed (see Figures 71A to 71D). That is, the semiconductor film SC1B is provided on a part of the insulator IS1, on the conductor ME1, on the insulator IS2 (parts of the side surfaces of the opening KK1 and the opening KK2), and on the conductor ME2. Note that the lithography method described in Figures 36A to 36D can be referred to for the lithography method.
  • an insulating film GI1A that will become the insulator GI1 is formed on the insulator IS1, on the semiconductor film SC1B, and on the conductor ME2, and an insulating film GI2A that will become the insulator GI2 is formed on the insulating film GI1A (see Figures 72A to 72D).
  • the insulating film GI1 can be formed by using a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method, in the same manner as the insulator GI1 described in Figures 42A to 42D.
  • a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method, in the same manner as the insulator GI1 described in Figures 42A to 42D.
  • a conductive film ME3A is formed on the insulating film GI1A and on the insulating film GI2A (see FIG. 72A to FIG. 72D).
  • the conductive film ME3A is formed so as to fill each of the openings KK1 and KK2.
  • a planarization process such as CMP is performed to polish the conductive film ME3A, the insulating film GI2A, the insulating film GI1A, and the semiconductor film SC1B until the conductor ME2 and the insulator IS4 are exposed.
  • the conductive film ME3A is processed into the conductor ME3
  • the insulating film GI2A is processed into the insulator GI2
  • the insulating film GI1A is processed into the insulator GI1
  • the semiconductor film SC1B is processed into the semiconductor SC1 (see Figures 73A to 73C). This also results in the formation of the transistors MTCK and MTHN.
  • transistors MTCK and MTHN shown in Figures 73A to 73C are configured such that the conductor ME3 is embedded in the openings KK1 and KK2, and the heights of the conductor ME2, conductor ME3, semiconductor SC1, insulator GI1, and insulator GI2 are roughly the same as each other.
  • insulator IS3 is deposited on insulator GI1, insulator GI2, insulator IS4, semiconductor SC1, conductor ME2, and conductor ME3 (see Figures 64A to 64D).
  • the above manufacturing method makes it possible to manufacture a transistor (transistor MTCK) that is highly resistant to high voltages and a transistor (transistor MTHN) that has a high operating frequency, as shown in Figures 64A to 64D.
  • the method of embedding the conductor ME3 in the openings KK1 and KK2 does not use a mask, but instead selects the conductive film ME3A that will become the conductor ME3 in a self-aligned manner to form the conductor ME3. Therefore, the conductor ME3 can be formed without providing an alignment margin, which reduces the area occupied by the transistor MTCK or the transistor MTHN.
  • the transistors MTCK and MTHN shown in Figures 64A to 64D are configured such that the conductor ME3 is not formed above the conductor ME2 in the Z direction, so that the parasitic capacitance between the conductors ME2 and ME3 can be reduced.
  • the drive frequencies of the transistors MTCK and MTHN can be made higher than the drive frequencies of the transistors MTCK and MTHN shown in Figures 2A to 2D.
  • the side surfaces of the opening KK1 of the transistor MTCK and the opening KK2 of the transistor MTHN shown in Figures 64A to 64D are formed so as to be approximately perpendicular to the surface of the substrate (not shown) or the insulator IS1, but the angle between the side surface and the surface of the substrate (not shown) or the insulator IS1 may be greater than 0° and less than 70°.
  • the transistors MTCK and MTHN may be formed so that the openings KK1 and KK2 each have a taper angle greater than 0° and less than 70°, as shown in Figures 74A to 74D.
  • the carrier concentration of a channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , further preferably less than 1 ⁇ 10 13 cm ⁇ 3 , and further preferably less than 1 ⁇ 10 10 cm ⁇ 3 and 1 ⁇ 10 ⁇ 9 cm ⁇ 3 or more.
  • the impurity concentration in the oxide semiconductor film may be reduced to reduce the density of defect states.
  • a semiconductor having a low impurity concentration and a low density of defect states is referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor an oxide semiconductor with a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor may have a low density of trap states due to a low density of defect states. Furthermore, charges captured in the trap states of the oxide semiconductor may take a long time to disappear and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high density of trap states may have unstable electrical characteristics.
  • impurities in an oxide semiconductor refer to, for example, anything other than the main component that constitutes the oxide semiconductor.
  • an element with a concentration of less than 0.1 atomic % can be considered an impurity.
  • an OS transistor may form a defect in which hydrogen enters an oxygen vacancy in an oxide semiconductor (hereinafter, the defect may be referred to as VOH ), and generate electrons that serve as carriers.
  • VOH hydrogen enters an oxygen vacancy in an oxide semiconductor
  • the donor concentration in the channel formation region may increase.
  • the threshold voltage may vary.
  • the transistor when an oxygen vacancy is present in a channel formation region in an oxide semiconductor, the transistor is likely to be normally on (a state in which a channel exists even when no voltage is applied to a gate electrode and a current flows through the transistor, or a state in which a channel exists and a current flows through the transistor even when a gate-source voltage is 0 V). Therefore, it is preferable that impurities, oxygen vacancies, and VOH be reduced as much as possible in the channel formation region of an oxide semiconductor.
  • the band gap of the oxide semiconductor is preferably larger than that of silicon (typically 1.1 eV), and is preferably 2 eV or more, more preferably 2.5 eV or more, and even more preferably 3.0 eV or more.
  • the off current also referred to as off leakage current or Ioff
  • Ioff off leakage current
  • OS transistors use oxide semiconductors, which are semiconductor materials with a wide band gap, and therefore the short channel effect can be suppressed. In other words, OS transistors are transistors that do not have the short channel effect or have an extremely small short channel effect.
  • the short channel effect is a degradation of electrical characteristics that becomes evident as transistors are miniaturized (reduced channel length).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes written as S value), and an increase in leakage current.
  • the S value refers to the amount of change in gate voltage in the subthreshold region that changes the drain current by one order of magnitude at a constant drain voltage.
  • Characteristic length is widely used as an index of resistance to short channel effects.
  • Characteristic length is an index of how easily the potential of the channel formation region bends. The smaller the characteristic length, the steeper the potential rises, and therefore the more resistant it is to short channel effects.
  • OS transistors are accumulation-type transistors, while Si transistors are inversion-type transistors. Therefore, compared to Si transistors, OS transistors have smaller characteristic lengths between the source region and the channel-forming region, and between the drain region and the channel-forming region. Therefore, OS transistors are more resistant to the short-channel effect than Si transistors. In other words, when it is desired to manufacture a transistor with a short channel length, OS transistors are more suitable than Si transistors.
  • the OS transistor can also be regarded as having an n + / n ⁇ /n + accumulation-type junction-less transistor structure or an n + /n ⁇ /n + accumulation-type non-junction transistor structure in which the channel formation region is an n ⁇ type region and the source and drain regions are n + type regions.
  • the OS transistor can have good electrical characteristics even when the semiconductor device is miniaturized or highly integrated. For example, good electrical characteristics can be obtained even when the gate length of the OS transistor is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, or 1 nm or more, 3 nm or more, or 5 nm or more.
  • the OS transistor can be suitably used as a transistor having a shorter channel length than that of a Si transistor.
  • the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region when the transistor is operating, and refers to the width of the bottom surface of the gate electrode in a plan view of the transistor.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to, for example, 50 GHz or more, preferably 100 GHz or more, and more preferably 150 GHz or more in a room temperature environment.
  • OS transistors As explained above, compared to Si transistors, OS transistors have the excellent advantages of having a smaller off-state current and being able to fabricate transistors with a short channel length.
  • the display device DSP1 for example, has a display region DIS, a driving circuit region DRV, and a terminal region TMR.
  • the display device DSP1 also has a substrate BS, and the display region DIS, the driving circuit region DRV, and the terminal region TMR are each located on the substrate BS.
  • the drive circuit region DRV also includes, as an example, drive circuits GDR1, GDR2, and SDR.
  • the substrate BS may be, for example, a semiconductor substrate (e.g., a single crystal substrate made of silicon or germanium).
  • the substrate BS may be, for example, an SOI (Silicon On Insulator) substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, a substrate having stainless steel foil, a tungsten substrate, a substrate having tungsten foil, a flexible substrate, a laminated film, a paper containing a fibrous material, or a base film.
  • SOI Silicon On Insulator
  • glass substrates include, for example, barium borosilicate glass, aluminoborosilicate glass, or soda lime glass.
  • Examples of flexible substrates, laminated films, base films, and the like include plastics such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyethersulfone
  • PTFE polytetrafluoroethylene
  • another example may be a synthetic resin such as an acrylic resin.
  • Other examples include polypropylene, polyester, polyvinyl fluoride, and polyvinyl chloride.
  • Other examples include polyamide, polyimide, aramid, epoxy resin, inorganic vapor deposition film, and paper. If the manufacturing process of the display device DSP1 includes a heat treatment, it is preferable to use a material with high heat resistance for the substrate BS.
  • the transistors included in the display area DIS and the drive circuit area DRV can be formed as Si transistors on the substrate BS.
  • the substrate on which the OS transistors are formed is not particularly limited, and as described above, a substrate that can be used for the substrate BS may be used.
  • one or more of the drive circuits GDR1, GDR2, and SDR included in the drive circuit region DRV may be mounted on the substrate BS as an integrated circuit (IC) using chip-on-glass (COG) technology.
  • IC integrated circuit
  • COG chip-on-glass
  • Each of the drive circuits GDR1 and GDR2 functions, for example, as a drive circuit for displaying an image in the display area DIS.
  • each of the drive circuits GDR1 and GDR2 functions as a gate driver circuit for the display area DIS.
  • the drive circuit SDR functions as a source driver circuit for the display area DIS.
  • the drive circuit GD of FIG. 1 described in the above embodiment can be applied to each of the drive circuits GDR1 and GDR2. Also, the drive circuit SD of FIG. 1 described in the above embodiment can be applied to the drive circuit SDR.
  • the terminal region TMR includes terminals for supplying image signals and power supply voltage from outside the display device DSP1 to the inside of the display device DSP1.
  • An FPC Flexible Printed Circuit
  • a chip may be mounted on the FPC as an IC using COF (Chip On Film) technology.
  • the IC may include, for example, a drive circuit for displaying an image in the display region DIS.
  • the display area DIS has, as an example, a plurality of pixels. Furthermore, the plurality of pixels may be arranged in a matrix in the display area DIS.
  • each of the multiple pixels can express one or multiple colors.
  • the multiple colors can be, for example, the three colors of red, green, and blue.
  • the multiple colors can be, for example, red, green, and blue, plus two or more colors selected from cyan, magenta, yellow, and white.
  • Each pixel expressing a different color is called a sub-pixel, and when white is expressed by multiple sub-pixels of different colors, the multiple sub-pixels are sometimes collectively called a pixel.
  • sub-pixels are referred to as pixels and described.
  • the display device of one embodiment of the present invention is not limited to the configuration of the display device DSP1 illustrated in FIG. 75A.
  • the display device of one embodiment of the present invention may have the configuration of the display device DSP2 illustrated in FIG. 75B.
  • the display device DSP2 shown in FIG. 75B has, as an example, a display area DIS, a circuit area SIC, and a terminal area TMR.
  • the display device DSP2 also has a substrate BS, similar to the display device DSP1.
  • the display device DSP2 differs from the display area DSP1 in that the circuit area SIC and the terminal area TMR are provided on the substrate BS, and the display area DIS is provided on the circuit area SIC.
  • the circuit region SIC has the drive circuit region DRV described above, as an example.
  • the circuit region SIC may also include various functional circuits other than the drive circuit region DRV. In this embodiment, the functional circuits are considered to be included in the functional circuit region MFNC.
  • the functional circuit area MFNC may include a GPU (Graphics Processing Unit). Furthermore, if the display device DSP2 includes a touch panel, the functional circuit area MFNC may include a sensor controller that controls a touch sensor included in the touch panel. The sensor controller corresponds to the drive circuit TSD in the display device of FIG. 1.
  • the functional circuit region MFNC may include an EL correction circuit.
  • the EL correction circuit has a function of, for example, appropriately adjusting the amount of current input to a light-emitting device containing an organic EL material. Since the brightness of a light-emitting device containing an organic EL material when emitting light is proportional to the current, if the characteristics of a drive transistor electrically connected to the light-emitting device are poor, the brightness of the light emitted by the light-emitting device may be lower than the desired brightness.
  • the EL correction circuit monitors the amount of current flowing through the light-emitting device, and when the amount of current is smaller than the desired amount of current, it can increase the amount of current flowing through the light-emitting device to increase the brightness of light emitted by the light-emitting device. Conversely, when the amount of current is larger than the desired amount of current, it may adjust the amount of current flowing through the light-emitting device to be smaller.
  • the functional circuit area MFNC may also include a gamma correction circuit.
  • FIG. 76 is a block diagram showing an example of the configuration of the display device DSP2 shown in FIG. 75B.
  • the display device DSP2 shown in FIG. 76 has, as an example, a display area DIS and a circuit area SIC. Also, while FIG. 76 shows a sensor PDA, the sensor PDA may be disposed inside or outside the display device DSP2.
  • the display device DSP1 in FIG. 75A may also be electrically connected to a functional circuit region MFNC located outside the display device DSP1 via the terminal region TMR.
  • the configuration of the display device DSP1 in this case can be considered to be the same as the configuration of the display device DSP2 shown in FIG. 76.
  • thick solid lines indicate multiple wiring or bus wiring.
  • a plurality of pixel circuits PX are arranged in a matrix in the display area DIS.
  • the pixel circuits PX may be pixel circuits to which one or more selected from a liquid crystal display device, a light-emitting device containing an organic EL material, a light-emitting device containing an inorganic EL material, and a light-emitting device containing a light-emitting diode such as a micro LED are applied.
  • the pixel circuits PX in the display area DIS are described as being applied to light-emitting devices containing an organic EL material.
  • the circuit region SIC has a drive circuit region DRV and a functional circuit region MFNC, as described above.
  • the drive circuit region DRV functions as a peripheral circuit for driving the display region DIS, for example.
  • the drive circuit region DRV has, for example, a drive circuit SDR, a digital-to-analog conversion circuit DAD, a drive circuit GDR, and a level shifter circuit LV.
  • the drive circuit SDR corresponds, for example, to the drive circuit SD in FIG. 1
  • the drive circuit GDR corresponds, for example, to the drive circuit GD in FIG. 1.
  • the level shifter circuit LV corresponds to the amplifier circuit LVS illustrated in FIG. 4.
  • the functional circuit area MFNC may be provided with circuits such as a memory device in which image data to be displayed in the display area DIS is stored, a decoder for restoring encoded image data, a GPU for processing image data, a power supply circuit, a correction circuit, or a CPU.
  • the functional circuit area MFNC has, as an example, a memory device MEM, a GPU 22, an EL correction circuit ECR, a timing controller TMC, a CPU (NoffCPU (registered trademark)) 21, a sensor controller SCC, and a power supply circuit EPS.
  • the display device DSP2 in FIG. 76 is configured such that, as an example, bus wiring BSL is electrically connected to each of the circuits included in the drive circuit region DRV and the circuits included in the functional circuit region MFNC.
  • the drive circuit SDR has a function of transmitting image data to the pixel circuits PX included in the display area DIS. Therefore, the drive circuit SDR is electrically connected to the pixel circuits PX via the wiring SL.
  • the digital-to-analog conversion circuit DAD has a function of converting image data that has been digitally processed by, for example, the GPU or correction circuit described below, into analog data.
  • the image data converted into analog data is sent to the display area DIS via the drive circuit SDR.
  • the digital-to-analog conversion circuit DAD may be included in the drive circuit SDR, or the image data may be sent in the following order: drive circuit SDR, digital-to-analog conversion circuit DAD, and display area DIS.
  • the digital-to-analog conversion circuit DAD corresponds to the conversion circuit CVT shown in FIG. 3 or FIG. 4.
  • the driving circuit GDR has a function of selecting the pixel circuit PX to which image data is to be sent in the display area DIS. Therefore, the driving circuit GDR is electrically connected to the pixel circuit PX via the wiring GL.
  • the amplifier circuit LVS has the function of converting signals input to the drive circuit SDR, digital-to-analog conversion circuit DAD, drive circuit GDR, etc., to an appropriate level, as an example.
  • the memory device MEM has a function of storing image data to be displayed in the display area DIS.
  • the memory device MEM can be configured to store image data as digital data or analog data.
  • the memory device MEM When storing image data in the memory device MEM, it is preferable that the memory device MEM is a non-volatile memory. In this case, for example, a NAND type memory can be used as the memory device MEM.
  • the memory device MEM when temporary data generated by the GPU 22, the EL correction circuit ECR, the CPU 21, etc. is stored in the memory device MEM, it is preferable to use a volatile memory as the memory device MEM.
  • a volatile memory for example, an SRAM (Static Random Access Memory), a DRAM (Dynamic Random Access Memory), etc. can be used as the memory device MEM.
  • the GPU 22 has a function of performing processing to draw image data read from the memory device MEM in the display area DIS.
  • the GPU 22 is configured to perform pipeline processing in parallel, so that the image data to be displayed in the display area DIS can be processed at high speed.
  • the GPU 22 can also function as a decoder to restore encoded images.
  • the functional circuit region MFNC may also include a plurality of circuits capable of improving the display quality of the display region DIS.
  • circuits may include a correction circuit (a circuit for correcting color adjustment or dimming) that detects color unevenness in the image displayed in the display region DIS and corrects the color unevenness to create an optimal image.
  • a correction circuit a circuit for correcting color adjustment or dimming
  • an EL correction circuit may be provided in the functional circuit region MFNC.
  • the functional circuit region MFNC includes an EL correction circuit ECR.
  • artificial intelligence may be used for the image correction described above.
  • the current flowing through the display device (or the voltage applied to the display device) provided in the pixel may be monitored and acquired, and the image displayed in the display area DIS may be acquired by an image sensor or the like, and the current (or voltage) and the image may be treated as input data for an artificial intelligence calculation (e.g., an artificial neural network, etc.), and the output result may be used to determine whether or not the image needs to be corrected.
  • an artificial intelligence calculation e.g., an artificial neural network, etc.
  • artificial intelligence calculations can be applied not only to image correction, but also to upconversion processing of image data. This makes it possible to display high-quality images in the display area DIS by upconverting image data with a low screen resolution to match the image resolution of the display area DIS.
  • artificial intelligence calculations can also be applied to downconversion processing of image data.
  • the above-mentioned artificial intelligence calculations can be performed using the GPU 22 included in the functional circuit area MFNC.
  • various correction calculations can be performed using the GPU 22.
  • the GPU 22 may also include a circuit 22a that corrects color unevenness and a circuit 22b that performs up-conversion processing.
  • the GPU that performs the calculations for artificial intelligence is called an AI accelerator.
  • the GPU provided in the functional circuit area MFNC may be described as an AI accelerator.
  • the timing controller TMC has a function of varying the frame rate at which an image is displayed in the display area DIS. For example, when a still image is displayed in the display area DIS, the display device DSP2 can be driven by the timing controller TMC at a lower frame rate, and when a moving image is displayed in the display area DIS, the display device DSP2 can be driven by the timing controller TMC at an increased frame rate. In other words, by providing the timing controller TMC in the display device DSP2, the frame rate can be changed according to a still image or a moving image. In particular, when a still image is displayed in the display area DIS, the display device DSP2 can be operated at a lower frame rate, thereby reducing the power consumption of the display device DSP2.
  • the CPU 21 has a function to perform general-purpose processing such as, for example, running an operating system, controlling data, performing various calculations, and running programs.
  • the CPU 21 has a role to execute commands such as, for example, writing or reading image data in the memory device MEM, correcting image data, or performing operations on a sensor, which will be described later.
  • the CPU 21 may have a function to transmit control signals to one or more selected from circuits included in the functional circuit area MFNC, such as the memory device, GPU, correction circuit, timing controller, and high-frequency circuit.
  • the CPU 21 may also have a circuit (hereinafter referred to as a backup circuit) that temporarily backs up data. It is preferable that the backup circuit can retain the data even if, for example, the supply of power supply voltage is stopped. For example, when a still image is displayed in the display area DIS, the CPU 21 can stop functioning until an image different from the current still image is displayed. Therefore, the data being processed by the CPU 21 can be temporarily saved in the backup circuit, and then the supply of power supply voltage to the CPU 21 is stopped to stop the CPU 21, thereby reducing the dynamic power consumption of the CPU 21. Furthermore, in this specification, a CPU having a backup circuit is referred to as a Noff CPU.
  • the sensor controller SCC has a function of controlling the sensor PDA. Also, in FIG. 76, wiring SNCL is illustrated as wiring for electrically connecting the sensor PDA and the sensor controller SCC.
  • the sensor PDA can be, for example, a touch sensor that can be provided above, below, or inside the display area DIS.
  • the sensor PDA can be, for example, an illuminance sensor.
  • the brightness (luminance) of the image displayed in the display area DIS can be changed according to the external light. For example, when the external light is bright, the luminance of the image displayed in the display area DIS can be increased to improve the visibility of the image. Conversely, when the external light is dark, the luminance of the image displayed in the display area DIS can be decreased to reduce power consumption.
  • the sensor PDA can be, for example, an image sensor.
  • an image can be acquired by the image sensor, and the image can be displayed in the display area DIS.
  • the power supply circuit EPS has a function of generating voltages to be supplied to the circuits included in the drive circuit region DRV, the circuits included in the functional circuit region MFNC, the pixels included in the display region DIS, and the like, as an example.
  • the power supply circuit EPS may also have a function of selecting the circuit to which the voltage is to be supplied.
  • the power supply circuit EPS can reduce the power consumption of the entire display device DSP by stopping the supply of voltage to each circuit included in the drive circuit region DRV (e.g., the drive circuit SDR, the digital-to-analog conversion circuit DAD, etc.) and each circuit included in the functional circuit region MFNC (e.g., the CPU 21, the GPU 22, etc.).
  • DRV drive circuit region
  • MFNC functional circuit region
  • the display device DSP1A shown in FIG. 77 is a cross-sectional configuration example of the display device DSP1 shown in FIG. 75A.
  • the display device DSP1A is configured such that pixel circuits, drive circuits, etc. are provided on a substrate 310.
  • the drive circuit region DRV and display region DIS shown in FIG. 75A are illustrated.
  • the substrate 310 in FIG. 77 corresponds to the substrate BS shown in FIG. 75A.
  • the diagonal size of the display device DSP1A can be determined, for example, by the type and size of the substrate 310. For example, when manufacturing a display device with a diagonal size of 30 inches or more, 50 inches or more, 70 inches or more, or 100 inches or more for a television device or an electronic device for digital signage, a glass substrate can be used as the substrate 310. For example, when manufacturing a display device with a diagonal size of 10 inches or less, 5 inches or less, 1.5 inches or less, 1 inch or less, or 0.5 inches or less for an XR device or a wearable information terminal, a semiconductor substrate can be used as the substrate 310.
  • the display device DSP1A can support various screen ratios such as 1:1 (square), 4:3, 16:9, 16:10, 21:9, or 32:9.
  • the transistor MTHN and the transistor MTCK are formed on the substrate 310.
  • the light-emitting device 130 (light-emitting device 130R, light-emitting device 130G, and light-emitting device 130B in FIG. 77) is provided above the transistor MTHN and the transistor MTCK.
  • the transistor MTCK is included in the display area DIS, and functions, for example, as a transistor that the pixel circuit PX has.
  • the transistor MTHN functions as a transistor that is included in the drive circuit area DRV.
  • the transistor MTCK can be the transistor MTCK described in embodiment 1
  • the transistor MTHN can be the transistor MTHN described in embodiment 1.
  • the light-emitting device 130 can be a light-emitting device included in the pixel circuit PX.
  • Transistors MTCK and MTHN are provided on a substrate 310. Note that for the insulators, conductors, and semiconductors around transistors MTCK and MTHN, refer to embodiments 1 and 3.
  • an insulator IS3 is formed above the transistor MTHN and the transistor MTCK.
  • an insulator 574 and an insulator 581 are stacked in this order on the insulator IS3.
  • the insulator 574 preferably has a function of suppressing the diffusion of impurities such as water and hydrogen (e.g., hydrogen atoms and/or hydrogen molecules).
  • the insulator 574 preferably functions as a barrier insulating film that suppresses the impurities from entering the transistors MTHN and MTCK.
  • the insulator 574 also preferably has a function of suppressing the diffusion of oxygen (e.g., oxygen atoms and/or oxygen molecules).
  • the insulator 574 preferably has lower oxygen permeability than the insulators IS2 and IS3.
  • the insulator 574 preferably functions as a barrier insulating film that suppresses the diffusion of impurities such as water and hydrogen. Therefore, the insulator 574 is preferably made of an insulating material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (e.g., N2O , NO, and NO2 ), and copper atoms (through which the above impurities are unlikely to permeate). Alternatively, it is preferable to use an insulating material that has a function of suppressing the diffusion of oxygen (e.g., oxygen atoms and/or oxygen molecules) (through which the above oxygen is unlikely to permeate).
  • oxygen e.g., oxygen atoms and/or oxygen molecules
  • Insulators having the function of suppressing the permeation of impurities such as water and hydrogen and oxygen may be, for example, insulators containing one or more selected from boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, and tantalum, used in a single layer or in a laminated form.
  • insulators having the function of suppressing the permeation of impurities such as water and hydrogen and oxygen may be, for example, metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide.
  • insulators having the function of suppressing the permeation of impurities such as water and hydrogen and oxygen may be, for example, oxides containing aluminum and hafnium (hafnium aluminate).
  • Examples of insulators that have the function of suppressing the permeation of impurities such as water and hydrogen, and oxygen include metal nitrides such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon oxynitride, and silicon nitride.
  • the insulator 574 it is preferable to use aluminum oxide or silicon nitride for the insulator 574. This can prevent impurities such as water and hydrogen from diffusing from above the insulator 574 to the transistor MTHN side and the transistor MTCK. Alternatively, it can prevent oxygen contained in the insulator IS3, etc. from diffusing above the insulator 574.
  • the insulator 581 is a film that functions as an interlayer film, and preferably has a lower dielectric constant than the insulator 574.
  • the relative dielectric constant of the insulator 581 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 581 is preferably 0.7 times or less the relative dielectric constant of the insulator 574, and more preferably 0.6 times or less.
  • the insulator 581 has a reduced concentration of impurities such as water and hydrogen in the film.
  • impurities such as water and hydrogen in the film.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride can be used for the insulator 581.
  • silicon oxide to which fluorine has been added, silicon oxide to which carbon has been added, silicon oxide to which carbon and nitrogen have been added, or silicon oxide having vacancies can be used for the insulator 581.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide having vacancies are preferable because they can easily form a region containing oxygen that is desorbed by heating.
  • a resin can be used for the insulator 581.
  • the material that can be used for the insulator 581 may be an appropriate combination of the above-mentioned materials.
  • Insulators 592 and 594 are layered in this order on insulators 574 and 581.
  • the insulator 592 is preferably an insulating film (referred to as a barrier insulating film) having a barrier property that prevents impurities such as water and hydrogen from diffusing from the substrate 310, the transistor MTCK, and the transistor MTHN to a region above the insulator 592 (e.g., a region where the light-emitting device 130R, the light-emitting device 130G, and the light-emitting device 130B are provided). Therefore, the insulator 592 is preferably an insulating material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, and water molecules (the impurities are unlikely to permeate through the insulating material).
  • a barrier insulating film referred to as a barrier insulating film having a barrier property that prevents impurities such as water and hydrogen from diffusing from the substrate 310, the transistor MTCK, and the transistor MTHN to a region above the insulator 592 (e.g., a region
  • the insulator 592 is preferably an insulating material having a function of suppressing the diffusion of impurities such as nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (e.g., N 2 O, NO, and NO 2 ), and copper atoms (the oxygen is unlikely to permeate through the insulating material).
  • the insulator 592 is preferably an insulating material having a function of suppressing the diffusion of oxygen (e.g., one or both of oxygen atoms and oxygen molecules).
  • An example of a film that has barrier properties against hydrogen is silicon nitride formed by the CVD method.
  • the amount of desorption of hydrogen can be analyzed, for example, by thermal desorption spectrometry (TDS).
  • TDS thermal desorption spectrometry
  • the amount of desorption of hydrogen from the insulator 324 may be 10 ⁇ 10 15 atoms/cm 2 or less, preferably 5 ⁇ 10 15 atoms/cm 2 or less, calculated per area of the insulator 324, when the film surface temperature is in the range of 50° C. to 500° C., as calculated in terms of hydrogen atoms , in TDS .
  • insulator 594 is preferably an interlayer film with a low dielectric constant. For this reason, materials that can be used for insulator 581 can be used for insulator 594.
  • the insulator 594 has a lower dielectric constant than the insulator 592.
  • the relative dielectric constant of the insulator 594 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 594 is preferably 0.7 times or less, and more preferably 0.6 times or less, the relative dielectric constant of the insulator 592.
  • a conductor MPG that functions as a plug or wiring is embedded in the insulator GI1 and the insulator IS3, and a conductor 596 that functions as a plug or wiring is embedded in the insulator 592 and the insulator 594.
  • the conductor MPG and the conductor 596 are electrically connected to a light-emitting device or the like that is provided above the insulator 594.
  • the same reference numeral may be given to multiple structures.
  • the wiring and the plug that connects to the wiring may be one body. That is, there are cases where a part of the conductor functions as the wiring, and cases where a part of the conductor functions as the plug.
  • the materials for each plug and wiring can be one or more conductive materials selected from metal materials, alloy materials, metal nitride materials, and metal oxide materials, either in a single layer or in a laminated form. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and tungsten is preferably used. Alternatively, it is preferable to form the wiring from a low resistance conductive material such as aluminum or copper. By using a low resistance conductive material, the wiring resistance can be reduced.
  • Insulator 598 and insulator 599 are formed in sequence on insulator 594 and conductor 596.
  • the insulator 598 is an insulator having barrier properties against one or more selected from hydrogen, oxygen, and water, similar to the insulator 592.
  • the insulator 599 is an insulator having a relatively low dielectric constant, similar to the insulator 594, in order to reduce the parasitic capacitance that occurs between wirings.
  • the insulator 599 functions as an interlayer insulating film and a planarizing film.
  • the light-emitting device 130 and the connection portion 140 are formed on the insulator 599.
  • connection portion 140 may be called a cathode contact portion, and is electrically connected to the cathode electrodes of the light-emitting device 130R, the light-emitting device 130G, and the light-emitting device 130B.
  • the connection portion 140 has one or more conductors selected from the conductors 112a to 112c described below, at least one conductor from the conductors 126a to 126c described below, one or more conductors selected from the conductors 129a to 129c described below, a common layer 114 described below, and a common electrode 115 described below.
  • connection portion 140 may be provided so as to surround the four sides of the display portion in a plan view, or may be provided within the display portion (e.g., between adjacent light-emitting devices 130) (not shown).
  • Light-emitting device 130R has conductor 112a, conductor 126a on conductor 112a, and conductor 129a on conductor 126a. Conductors 112a, 126a, and 129a can all be called pixel electrodes, or some of them can be called pixel electrodes.
  • Light-emitting device 130G has conductor 112b, conductor 126b on conductor 112b, and conductor 129b on conductor 126b. As with light-emitting device 130R, conductors 112b, 126b, and conductor 129b can all be called pixel electrodes, or some of them can be called pixel electrodes.
  • Light-emitting device 130B has conductor 112c, conductor 126c on conductor 112c, and conductor 129c on conductor 126c. As with light-emitting device 130R and light-emitting device 130G, conductor 112c, conductor 126c, and conductor 129c may all be referred to as pixel electrodes, or some of them may be referred to as pixel electrodes.
  • the conductors 112a to 112c and the conductors 126a to 126c may be, for example, a conductive layer that functions as a reflective electrode.
  • a conductor with high reflectivity to visible light for example, silver, aluminum, or an alloy film of silver (Ag), palladium (Pd), and copper (Cu) (Ag-Pd-Cu (APC) film) may be applied.
  • the conductors 112a to 112c and the conductors 126a to 126c may be, for example, a laminated film of aluminum sandwiched between a pair of titanium films (a laminated film in the order of Ti, Al, and Ti), or a laminated film of silver sandwiched between a pair of indium tin oxide films (a laminated film in the order of ITO, Ag, and ITO).
  • a conductive layer functioning as a reflective electrode may be used for the conductors 112a to 112c, and a conductor having high light-transmitting properties may be used for the conductors 126a to 126c.
  • Examples of conductors having high light-transmitting properties include an alloy of silver and magnesium, and indium tin oxide (sometimes referred to as ITO).
  • the conductors 129a to 129c can be, for example, a conductive layer that functions as a transparent electrode.
  • the conductive layer that functions as a transparent electrode can be, for example, the above-mentioned conductor with high light-transmitting properties.
  • microcavity structure (microresonator structure) may be provided in the light-emitting device 130, which will be described in detail later.
  • the microcavity structure refers to a structure in which the distance between the bottom surface of the light-emitting layer and the top surface of the lower electrode is set to a thickness according to the wavelength of the color of light emitted by the light-emitting layer.
  • a conductive material that is light-transmitting and light-reflective for the conductors 129a to 129c which are the upper electrodes (common electrodes)
  • a conductive material that is light-reflective for the conductors 112a to 112c and conductors 126a to 126c which are the lower electrodes (pixel electrodes).
  • the microcavity structure refers to a structure in which the optical distance between the lower electrode and the light-emitting layer is adjusted to (2n-1) ⁇ /4 (where n is a natural number greater than or equal to 1, and ⁇ is the wavelength of the light emission to be amplified).
  • n a natural number greater than or equal to 1
  • ⁇ the wavelength of the light emission to be amplified.
  • the conductor 112a is connected to the conductor 596 embedded in the insulator 594 through an opening provided in the insulator 599.
  • the end of the conductor 126a is located outside the end of the conductor 112a.
  • the end of the conductor 126a and the end of the conductor 129a are aligned or approximately aligned.
  • the conductor 112b in the light-emitting device 130G and the conductor 112b in the light-emitting device 130B are similar to the conductor 112a in the light-emitting device 130R, so a detailed description will be omitted. Also, the conductor 126b in the light-emitting device 130G and the conductor 126b in the light-emitting device 130B are similar to the conductor 126a in the light-emitting device 130R, so a detailed description will be omitted.
  • the conductor 129b in the light-emitting device 130G and the conductor 129c in the light-emitting device 130B are similar to the conductor 129a in the light-emitting device 130R, so a detailed description will be omitted.
  • Conditions are formed in conductor 112a, conductor 112b, and conductor 112c so as to cover the openings provided in insulator 599.
  • Layer 128 is embedded in the depressions.
  • the layer 128 has a function of planarizing the recesses of the conductors 112a to 112c.
  • Conductors 126a to 126c that are electrically connected to the conductors 112a to 112c are provided on the conductors 112a to 112c and on the layer 128. Therefore, the regions that overlap with the recesses of the conductors 112a to 112c can also be used as light-emitting regions, and the aperture ratio of the pixel can be increased.
  • Layer 128 may be an insulating layer or a conductive layer.
  • Various inorganic insulating materials, organic insulating materials, and conductive materials can be used as appropriate for layer 128.
  • layer 128 is preferably formed using an insulating material.
  • an insulating layer containing an organic material can be suitably used.
  • acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimideamide resin, siloxane resin, benzocyclobutene resin, phenolic resin, or precursors of these resins can be applied to layer 128.
  • a photosensitive resin can be used for layer 128. Examples of photosensitive resins include positive-type materials and negative-type materials.
  • layer 128 By using a photosensitive resin, layer 128 can be manufactured by only the steps of exposure and development, and the influence of dry etching or wet etching on the surfaces of conductors 112a, 112b, and 112c can be reduced. In addition, by forming layer 128 using a negative photosensitive resin, layer 128 can sometimes be formed using the same photomask (exposure mask) as the photomask used to form the opening in insulator 599.
  • FIG. 77 shows an example in which the top surface of layer 128 has a flat portion
  • the shape of layer 128 is not particularly limited.
  • the top surface of layer 128 may have a shape that has a concave curved surface at the center and its vicinity in a cross-sectional view.
  • layer 128 may have a shape that has a convex curved surface at the center and its vicinity in a cross-sectional view.
  • layer 128 may have a shape that has a concave curved surface and a convex curved surface at the center and its vicinity.
  • Light-emitting device 130R has a first layer 113a, a common layer 114 on the first layer 113a, and a common electrode 115 on the common layer 114.
  • Light-emitting device 130G has a second layer 113b, a common layer 114 on the second layer 113b, and a common electrode 115 on the common layer 114.
  • Light-emitting device 130B has a third layer 113c, a common layer 114 on the third layer 113c, and a common electrode 115 on the common layer 114.
  • the first layer 113a is formed so as to cover the upper and side surfaces of the conductor 126a and the upper and side surfaces of the conductor 129a.
  • the second layer 113b is formed so as to cover the upper and side surfaces of the conductor 126b and the upper and side surfaces of the conductor 129b.
  • the third layer 113c is formed so as to cover the upper and side surfaces of the conductor 126c and the upper and side surfaces of the conductor 129c.
  • the entire area in which the conductors 126a, 126b, and 126c are provided can be used as the light-emitting area of the light-emitting device 130R, the light-emitting device 130G, and the light-emitting device 130B, thereby increasing the aperture ratio of the pixel.
  • first layer 113a and common layer 114 can be collectively referred to as the EL layer.
  • second layer 113b and common layer 114 can be collectively referred to as the EL layer.
  • third layer 113c and common layer 114 can be collectively referred to as the EL layer.
  • the configuration of the light-emitting device of this embodiment may be a single structure or a tandem structure.
  • the first layer 113a, the second layer 113b, and the third layer 113c are processed into an island shape by photolithography. Therefore, the angle between the top surface and the side surface of each of the first layer 113a, the second layer 113b, and the third layer 113c at their ends is close to 90 degrees.
  • an organic film formed using FMM Fine Metal Mask
  • the top surface is formed in a slope shape over a range of 1 ⁇ m to 10 ⁇ m, for example, resulting in a shape in which it is difficult to distinguish between the top surface and the side surface.
  • the first layer 113a, the second layer 113b, and the third layer 113c have a clear distinction between the top and side surfaces.
  • one side surface of the first layer 113a and one side surface of the second layer 113b are arranged opposite each other. This is the same for any combination of the first layer 113a, the second layer 113b, and the third layer 113c.
  • the first layer 113a, the second layer 113b, and the third layer 113c each have at least a light-emitting layer.
  • the first layer 113a has a light-emitting layer that emits red light
  • the second layer 113b has a light-emitting layer that emits green light
  • the third layer 113c has a light-emitting layer that emits blue light.
  • each light-emitting layer may be of a color other than cyan, magenta, yellow, or white.
  • the first layer 113a, the second layer 113b, and the third layer 113c preferably have a light-emitting layer and a carrier transport layer (electron transport layer or hole transport layer) on the light-emitting layer.
  • the surfaces of the first layer 113a, the second layer 113b, and the third layer 113c may be exposed during the manufacturing process of the display device, so by providing a carrier transport layer on the light-emitting layer, it is possible to prevent the light-emitting layer from being exposed to the outermost surface and reduce damage to the light-emitting layer. This can improve the reliability of the light-emitting device.
  • the common layer 114 has, for example, an electron injection layer or a hole injection layer. Alternatively, the common layer 114 may have an electron transport layer and an electron injection layer stacked together, or may have a hole transport layer and a hole injection layer stacked together. The common layer 114 is shared by the light-emitting devices 130R, 130G, and 130B.
  • the common electrode 115 is shared by the light-emitting devices 130R, 130G, and 130B. As shown in FIG. 77, the common electrode 115 shared by the multiple light-emitting devices is electrically connected to a conductor included in the connection portion 140.
  • the insulator 125 preferably has a function as a barrier insulating layer against water and/or oxygen.
  • the insulator 125 preferably has a function of suppressing the diffusion of water and/or oxygen.
  • the insulator 125 preferably has a function of capturing or fixing (also called gettering) water and/or oxygen.
  • the insulator 125 has a function as a barrier insulating layer or a gettering function, it is possible to suppress the intrusion of impurities (typically, water and/or oxygen) that may diffuse from the outside into each light-emitting device. With this configuration, a highly reliable light-emitting device and further a highly reliable display panel can be provided.
  • the insulator 125 has a low impurity concentration. This can prevent impurities from entering the EL layer from the insulator 125 and causing deterioration of the EL layer. Furthermore, by lowering the impurity concentration in the insulator 125, it is possible to improve the barrier properties against water and/or oxygen. For example, it is desirable that the insulator 125 has a sufficiently low hydrogen concentration or a sufficiently low carbon concentration, or preferably both.
  • an insulating layer containing an organic material can be suitably used.
  • the organic material it is preferable to use a photosensitive organic resin, for example, a photosensitive resin composition containing an acrylic resin.
  • the viscosity of the material of the insulator 127 may be 1 cP or more and 1500 cP or less, and preferably 1 cP or more and 12 cP or less. By setting the viscosity of the material of the insulator 127 within the above range, the insulator 127 having a tapered shape, which will be described later, can be formed relatively easily.
  • acrylic resin does not only refer to polymethacrylic acid ester or methacrylic resin, but may refer to all acrylic polymers in a broad sense.
  • a tapered shape refers to a shape in which at least a portion of the side of the structure is inclined with respect to the substrate surface.
  • the structure it is preferable for the structure to have a region in which the angle between the inclined side and the substrate surface (also called the taper angle) is less than 90°.
  • the insulator 127 may have a tapered shape on the side as described later, and the organic material that can be used for the insulator 127 is not limited to the above.
  • the insulator 127 may be made of acrylic resin, polyimide resin, epoxy resin, imide resin, polyamide resin, polyimideamide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenol resin, or precursors of these resins.
  • the insulator 127 may be made of organic materials such as polyvinyl alcohol (PVA), polyvinyl butyral (PVB), polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin.
  • the insulator 127 may be made of a photoresist, for example, as a photosensitive resin.
  • the photosensitive resin may be a positive material or a negative material.
  • the insulator 127 may be made of a material that absorbs visible light. By having the insulator 127 absorb the light emitted from the light-emitting device, it is possible to suppress leakage of light from the light-emitting device to an adjacent light-emitting device via the insulator 127 (stray light). This makes it possible to improve the display quality of the display panel. In addition, since the display quality can be improved without using a polarizing plate in the display panel, it is possible to make the display panel lighter and thinner.
  • Materials that absorb visible light include materials containing pigments such as black, materials containing dyes, resin materials with light absorbing properties (e.g., polyimide), and resin materials that can be used in color filters (color filter materials).
  • resin materials with light absorbing properties e.g., polyimide
  • color filter materials resin materials that can be used in color filters
  • by mixing three or more colors of color filter materials it is possible to create a resin layer that is black or close to black.
  • the insulator 127 can be formed using a wet film formation method such as spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife method, slit coating, roll coating, curtain coating, or knife coating.
  • a wet film formation method such as spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife method, slit coating, roll coating, curtain coating, or knife coating.
  • the insulator 127 is formed at a temperature lower than the heat resistance temperature of the EL layer.
  • the substrate temperature when forming the insulator 127 is typically 200°C or less, preferably 180°C or less, more preferably 160°C or less, more preferably 150°C or less, and more preferably 140°C or less.
  • the structure of the insulator 127 etc. will be explained using the structure of the insulator 127 between the light-emitting device 130R and the light-emitting device 130G as an example. The same can be said about the insulator 127 between the light-emitting device 130G and the light-emitting device 130B, and the insulator 127 between the light-emitting device 130B and the light-emitting device 130R.
  • the end of the insulator 127 on the second layer 113b may be used as an example below, but the same can be said about the end of the insulator 127 on the first layer 113a and the end of the insulator 127 on the third layer 113c.
  • Insulator 127 preferably has a tapered shape with a taper angle ⁇ 1 on the side in a cross-sectional view of the display device.
  • Taper angle ⁇ 1 is the angle between the side of insulator 127 and the substrate surface.
  • it is not limited to the substrate surface, and may be the angle between the top surface of the flat portion of insulator 125 or the top surface of the flat portion of second layer 113b and the side of insulator 127.
  • the side of insulator 125 and the side of mask layer 118a may also be tapered.
  • the taper angle ⁇ 1 of the insulator 127 is less than 90°, preferably 60° or less, and more preferably 45° or less.
  • the upper surface of the insulator 127 preferably has a convex curved shape.
  • the convex curved shape of the upper surface of the insulator 127 preferably bulges gently toward the center.
  • the convex curved portion at the center of the upper surface of the insulator 127 preferably has a shape that smoothly connects to the tapered portion at the end of the side surface.
  • the insulator 127 is also formed in the region between the two EL layers (e.g., the region between the first layer 113a and the second layer 113b). At this time, a part of the insulator 127 is disposed in a position sandwiched between a side edge of one EL layer (e.g., the first layer 113a) and a side edge of the other EL layer (e.g., the second layer 113b).
  • one end of the insulator 127 overlaps with the conductor 126a that functions as a pixel electrode, and the other end of the insulator 127 overlaps with the conductor 126b that functions as a pixel electrode.
  • the end of the insulator 127 can be formed on a roughly flat region of the first layer 113a (second layer 113b). Therefore, it becomes relatively easy to process the tapered shape of the insulator 127 as described above.
  • the insulator 127 As described above, by providing the insulator 127, etc., it is possible to prevent the formation of discontinuities and locally thin areas in the common layer 114 and common electrode 115 from the roughly flat area of the first layer 113a to the roughly flat area of the second layer 113b. This makes it possible to prevent connection failures caused by discontinuities and increases in electrical resistance caused by locally thin areas in the common layer 114 and common electrode 115 between the light-emitting devices.
  • the display device of this embodiment can narrow the distance between light-emitting devices.
  • the distance between light-emitting devices, between EL layers, or between pixel electrodes can be less than 10 ⁇ m, 8 ⁇ m or less, 5 ⁇ m or less, 3 ⁇ m or less, 2 ⁇ m or less, 1 ⁇ m or less, 500 nm or less, 200 nm or less, 100 nm or less, 90 nm or less, 70 nm or less, 50 nm or less, 30 nm or less, 20 nm or less, 15 nm or less, or 10 nm or less.
  • the display device of this embodiment has an area where the distance between two adjacent island-shaped EL layers is 1 ⁇ m or less, preferably an area where the distance is 0.5 ⁇ m (500 nm) or less, and more preferably an area where the distance is 100 nm or less. In this way, by narrowing the distance between each light-emitting device, a display device with high definition and large aperture ratio can be provided.
  • a protective layer 131 is provided on the light-emitting device 130.
  • the protective layer 131 is a film that functions as a passivation film that protects the light-emitting device 130.
  • impurities such as water and oxygen
  • aluminum oxide, silicon nitride, or silicon oxynitride can be used for the protective layer 131.
  • the protective layer 131 and the substrate 110 are bonded via an adhesive layer 107.
  • a solid sealing structure or a hollow sealing structure can be applied to seal the light-emitting device.
  • the space between the substrate 310 and the substrate 110 is filled with an adhesive layer 107, and a solid sealing structure is applied.
  • the space may be filled with an inert gas (such as nitrogen or argon), and a hollow sealing structure may be applied.
  • the adhesive layer 107 may be provided so as not to overlap with the light-emitting device.
  • the space may also be filled with a resin different from the adhesive layer 107 provided in a frame shape.
  • various types of curing adhesives can be used, such as ultraviolet-curing photocuring adhesives, reaction-curing adhesives, heat-curing adhesives, and anaerobic adhesives.
  • these adhesives include epoxy resins, acrylic resins, silicone resins, phenolic resins, polyimide resins, imide resins, PVC (polyvinyl chloride) resins, PVB (polyvinyl butyral) resins, and EVA (ethylene vinyl acetate) resins.
  • epoxy resins with low moisture permeability are preferred.
  • Two-part mixed resins may also be used.
  • An adhesive sheet may also be used.
  • the display device of one embodiment of the present invention may be a bottom emission type in which light emitted from the light-emitting device is emitted toward the substrate 310, rather than a top emission type.
  • a substrate that has high transparency to visible light may be selected as the substrate 310.

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Abstract

安定した動作が行われる半導体装置を提供する。第１乃至第４トランジスタを有する半導体装置である。なお、第１乃至第４トランジスタは第１絶縁体を有する。第１、第２トランジスタのそれぞれは第１ゲート絶縁膜を有し、第３、第４トランジスタのそれぞれは第２ゲート絶縁膜を有する。また、第１、第２トランジスタのそれぞれは第１絶縁体に形成された第１開口の側面に沿った第１チャネル形成領域を有し、第３、第４トランジスタのそれぞれは第１絶縁体に形成された第２開口の側面に沿った第２チャネル形成領域を有する。 また、第１ゲート絶縁膜は第１チャネル形成領域の上方に位置し、第２ゲート絶縁膜は第２チャネル形成領域の上方に位置する。また、第１ゲート絶縁膜の膜厚は、第２ゲート絶縁膜の膜厚よりも厚い。第１、第２トランジスタは直列に電気的に接続され、第３、第４トランジスタは直列に電気的に接続されている。

Description

半導体装置、表示装置、及び電子機器
　本発明の一態様は、半導体装置、表示装置、及び電子機器に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法又は製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ又は組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法又はそれらの検査方法を一例として挙げることができる。
　近年、例えば、ＶＲ（仮想現実）、ＡＲ（拡張現実）などのＸＲ（Ｅｘｔｅｎｄｅｄ　Ｒｅａｌｉｔｙ、又はＣｒｏｓｓ　Ｒｅａｌｉｔｙ）向けの電子機器、携帯電話（例えば、スマートフォン）、タブレット型情報端末、ノート型ＰＣ（パーソナルコンピュータ）が有する表示装置において、様々な面で改良が進められている。例えば、画面解像度を大きくする、色再現性（ＮＴＳＣ比）を高くする、駆動回路を小さくする、消費電力を低減する、等の表示装置の開発が行われている。
　例えば、表示装置の表示品位を高くするため、画素に含まれる駆動トランジスタの特性のばらつきを低減する回路などの開発も進められている。特に、駆動トランジスタのしきい値電圧を補正する回路を有する画素回路の発明が、特許文献１に記載されている。
　また、表示装置が有する画素回路に含まれるスイッチング素子として、酸化物半導体を半導体薄膜としたトランジスタを適用する技術などが挙げられる。
　トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られている。また、シリコン系半導体材料以外の材料としては、酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ）に関する研究が盛んに行われている。
　ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献１参照）、その特性を利用したＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）および表示装置が報告されている（非特許文献２及び非特許文献３参照）。また、特許文献２には、ＩＧＺＯを活性層に含むトランジスタを、表示装置の画素回路に用いる発明が開示されている。
特開２０１７−１００００号公報 特開２０１０−１５６９６３号公報
Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ　５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ　ｅｔ　ａｌ．，"２０１５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ　４１，ｉｓｓｕｅ　１，ｐ．６２６−６２９
　一般的に、表示装置には駆動回路が設けられており、当該駆動回路には様々な回路が設けられている。例えば、ソースドライバとしての機能を有する駆動回路には、シフトレジスタ回路、ラッチ回路、ソースフォロワ回路などが設けられている。
　表示装置のフレーム周波数を高くしたい場合、シフトレジスタ回路には、駆動周波数が高いトランジスタが設けられることが好ましい。駆動周波数が高いトランジスタは、ゲートとチャネル形成領域を含む半導体層との間のゲート絶縁膜を薄くすることによって、作製することができる。一方で、ソースフォロワ回路に用いられるトランジスタは、電圧に対して耐性が高いトランジスタであることが好ましい。電圧に対して耐性が高いトランジスタは、ゲート絶縁膜を厚くすることによって、作製することができる。
　駆動回路を作製する際は、コスト面、プロセス数などの観点から、シフトレジスタ回路とソースフォロワ回路とを同時に作製することが好ましい。但し、上述した通り、シフトレジスタ回路とソースフォロワ回路とのそれぞれに用いられるトランジスタのゲート絶縁膜の最適な厚さは互いに異なるため、シフトレジスタ回路とソースフォロワ回路とを同時に作製する場合には、ゲート絶縁膜の厚さが異なるトランジスタを作り分けるプロセスを検討する必要がある。なお、このトランジスタの作り分けは、駆動回路内だけでなく、画素回路に含まれるトランジスタも対象としてもよい。
　本発明の一態様は、安定した動作が行われる半導体装置を提供することを課題の一とする。本発明の一態様は、駆動周波数が高い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、上述した半導体装置を含む表示装置を提供することを課題の一とする。又は、本発明の一態様は、上述した表示装置を含む電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置、新規な表示装置、又は新規な電子機器を提供することを課題の一とする。
　なお、本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお、他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。そのため、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
　本発明の一態様は、上記課題を鑑みたものであり、ゲート電極とチャネル形成領域とが高さ方向に沿って設けられたトランジスタを有する半導体装置である。また、チャネル形成領域が高さ方向に沿っているため、ソース電極とドレイン電極は互いに異なる高さに位置している。
　また、複数の当該トランジスタのそれぞれにおいて、ゲート絶縁膜の厚さを異ならせることができる。例えば、複数の当該トランジスタのそれぞれにおいて、ゲート絶縁膜の一部となる第１の絶縁膜と、第２の絶縁膜と、を積層して設ける。また、ゲート絶縁膜が薄膜となるトランジスタには、そのゲート絶縁膜となる領域において、第２の絶縁膜が除去されるようにエッチング処理を行う。一方、ゲート絶縁膜が厚膜となるトランジスタのゲート絶縁膜となる領域には、当該エッチング処理によって第２の絶縁膜が残る。これにより、ゲート絶縁膜の厚さが異なるトランジスタを作り分けることができる。
　以下に、本発明の一態様の処理装置の代表的な構成例について、記載する。
（１）
　本発明の一態様は、シフトレジスタと、ソースフォロワ回路と、を有する、半導体装置である。シフトレジスタは、第１トランジスタを有し、ソースフォロワ回路は、第２トランジスタを有する。また、第１トランジスタ及び第２トランジスタは、第１絶縁体を有する。また、第１トランジスタは、第１ゲート絶縁膜を有し、第２トランジスタは、第２ゲート絶縁膜を有する。また、第１トランジスタは、第１絶縁体に形成された第１開口の側面に沿った第１チャネル形成領域を有し、第２トランジスタは、第１絶縁体に形成された第２開口の側面に沿った第２チャネル形成領域を有する。第１ゲート絶縁膜は、平面視において、第１チャネル形成領域の上方に位置し、第２ゲート絶縁膜は、平面視において、第２チャネル形成領域の上方に位置する。なお、第２ゲート絶縁膜の膜厚は、第１ゲート絶縁膜の膜厚よりも厚い。
（２）
　又は、本発明の一態様は、上記（１）において、第１ゲート絶縁膜が第２絶縁体を有し、第２ゲート絶縁膜が第２絶縁体と、第３絶縁体と、を有する、構成としてもよい。なお、第３絶縁体は、第２絶縁体上に位置することが好ましい。
（３）
　又は、本発明の一態様は、上記（２）において、ラッチ回路を有する構成としてもよい。特に、ラッチ回路は、第３トランジスタを有することが好ましく、更に、第３トランジスタは、第３ゲート絶縁膜を有することが好ましい。また、第３トランジスタは、第１絶縁体に形成された第３開口の側面に沿った第３チャネル形成領域を有することが好ましい。また、第３ゲート絶縁膜は、平面視において、第３チャネル形成領域の上方に位置することが好ましい。また、第３ゲート絶縁膜は、第２絶縁体を有することが好ましい。
（４）
　又は、本発明の一態様は、上記（３）において、レベルシフタ回路を有する構成としてもよい。特に、レベルシフタ回路は、第４トランジスタを有することが好ましく、更に第４トランジスタは、第４ゲート絶縁膜を有することが好ましい。また、第４トランジスタは、第１絶縁体に形成された第４開口の側面に沿った第４チャネル形成領域を有することが好ましい。また、第４ゲート絶縁膜は、平面視において、第４チャネル形成領域の上方に位置することが好ましい。また、第４ゲート絶縁膜は、第２絶縁体と、第３絶縁体と、を有する、ことが好ましい。
（５）
　又は、本発明の一態様は、上記（４）において、第１チャネル形成領域乃至第４チャネル形成領域のそれぞれには、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数が含まれる構成としてもよい。
　なお、元素Ｍは、アルミニウム、ガリウム、シリコン、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一又は複数である。
（６）
　又は、本発明の一態様は、上記（５）において、第１開口乃至第４開口のそれぞれの側面のテーパー角が、７０°以上１１０°以下である構成としてもよい。
（７）
　又は、本発明の一態様は、上記（６）に記載の半導体装置と、画素回路と、を有する、表示装置である。画素回路は、駆動トランジスタを有し、また、駆動トランジスタは、第５ゲート絶縁膜を有する。また、駆動トランジスタは、第１絶縁体の上方に第５チャネル形成領域を有する。また、第５ゲート絶縁膜は、平面視において、第５チャネル形成領域の上方に位置する。また、第５ゲート絶縁膜は、第２絶縁体と、第３絶縁体と、を有する。
（８）
　又は、本発明の一態様は、上記（７）において、第５チャネル形成領域は、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有する構成としてもよい。
（９）
　又は、本発明の一態様は、上記（８）において、画素回路が、有機ＥＬ材料を含む発光デバイスを有する構成としてもよい。
（１０）
　又は、本発明の一態様は、上記（９）に記載の表示装置と、筐体と、を有する、電子機器である。
（１１）
　又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、を有する半導体装置である。
　第１トランジスタ乃至第４トランジスタのそれぞれは、第１絶縁体の下方に位置しかつソース又はドレインの一方として機能する第１導電体と、第１絶縁体の上方に位置しかつソース又はドレインの他方として機能する第２導電体と、第１絶縁体に形成された開口の側面に接しかつ第１導電体と第２導電体とに接する半導体と、半導体上に位置するゲート絶縁膜と、ゲート絶縁膜上に位置するゲート電極と、を有する。また、第１トランジスタと第２トランジスタとのそれぞれのゲート絶縁膜は、第３トランジスタと第４トランジスタとのそれぞれのゲート絶縁膜よりも厚い。
　第１トランジスタの第１導電体又は第２導電体の一方は、第２トランジスタの第１導電体又は第２導電体の一方に電気的に接続されている。また、第３トランジスタの第１導電体又は第２導電体の一方は、第４トランジスタの第１導電体又は第２導電体の一方に電気的に接続されている。
（１２）
　又は、本発明の一態様は、上記（１１）において、第１トランジスタと第２トランジスタとのそれぞれのゲート絶縁膜が、第２絶縁体を有し、かつ第３トランジスタと第４トランジスタとのそれぞれのゲート絶縁膜が、第２絶縁体と、第３絶縁体と、を有する構成としてもよい。特に、第３絶縁体は、第２絶縁体上に位置することが好ましい。
（１３）
　又は、本発明の一態様は、上記（１２）において、第１回路を有する構成としてもよい。特に、第１回路は、第１端子と、第２端子と、第３端子と、第４端子と、を有することが好ましく、第１端子は、第１トランジスタのゲート電極に電気的に接続され、第２端子は、第２トランジスタのゲート電極に電気的に接続され、第３端子は、第３トランジスタのゲート電極に電気的に接続され、第４端子は、第４トランジスタのゲート電極に電気的に接続されていることが好ましい。また、第１回路は、第１端子及び第３端子のそれぞれに高レベル電位又は低レベル電位の一方を出力する機能と、第２端子及び第４端子のそれぞれに高レベル電位又は低レベル電位の他方を出力する機能と、を有することが好ましい。
（１４）
　又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第１容量素子と、第２容量素子と、を有する半導体装置である。
　第１トランジスタ乃至第６トランジスタのそれぞれは、第１絶縁体の下方に位置しかつソース又はドレインの一方として機能する第１導電体と、第１絶縁体の上方に位置しかつソース又はドレインの他方として機能する第２導電体と、第１絶縁体に形成された開口の側面に接しかつ第１導電体と第２導電体とに接する半導体と、半導体上に位置するゲート絶縁膜と、ゲート絶縁膜上に位置するゲート電極と、を有する。また、第１トランジスタと第２トランジスタと第５トランジスタとのそれぞれのゲート絶縁膜は、第３トランジスタと第４トランジスタと第６トランジスタとのそれぞれのゲート絶縁膜よりも厚い。
　第１トランジスタの第１導電体又は第２導電体の一方は、第２トランジスタの第１導電体又は第２導電体の一方と、第１容量素子の一対の端子の一方と、に電気的に接続され、第１トランジスタのゲート電極は、第５トランジスタの第１導電体又は第２導電体の一方と、第１容量素子の一対の端子の他方と、に電気的に接続されている。また、第３トランジスタの第１導電体又は第２導電体の一方は、第４トランジスタの第１導電体又は第２導電体の一方と、第２容量素子の一対の端子の一方と、に電気的に接続され、第３トランジスタのゲート電極は、第６トランジスタの第１導電体又は第２導電体の一方と、第２容量素子の一対の端子の他方と、に電気的に接続されている。また、第５トランジスタの第１導電体又は第２導電体の他方は、第６トランジスタの第１導電体又は第２導電体の他方に電気的に接続されている。また、第２トランジスタのゲート電極は、第４トランジスタのゲート電極に電気的に接続されている。
（１５）
　又は、本発明の一態様は、上記（１４）において、第１トランジスタと第２トランジスタと第５トランジスタとのそれぞれのゲート絶縁膜が、第２絶縁体を有し、かつ第３トランジスタと第４トランジスタと第６トランジスタとのそれぞれのゲート絶縁膜が、第２絶縁体と、第３絶縁体と、を有する構成としてもよい。特に、第３絶縁体は、第２絶縁体上に位置することが好ましい。
（１６）
　又は、本発明の一態様は、上記（１５）において、第１回路を有する構成としてもよい。特に、第１回路は、第１端子と、第２端子と、を有することが好ましく、第１端子は、第５トランジスタの第１導電体又は第２導電体の他方と、第６トランジスタの第１導電体又は第２導電体の他方と、に電気的に接続され、第２端子は、第２トランジスタのゲート電極と、第４トランジスタのゲート電極と、に電気的に接続されていることが好ましい。また、第１回路は、第１端子に高レベル電位又は低レベル電位の一方を出力する機能と、第２端子に高レベル電位又は低レベル電位の他方を出力する機能と、を有することが好ましい。
（１７）
　又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第１容量素子と、第２容量素子と、を有する半導体装置である。
　第１トランジスタ乃至第８トランジスタのそれぞれは、第１絶縁体の下方に位置しかつソース又はドレインの一方として機能する第１導電体と、第１絶縁体の上方に位置しかつソース又はドレインの他方として機能する第２導電体と、第１絶縁体に形成された開口の側面に接しかつ第１導電体と第２導電体とに接する半導体と、半導体上に位置するゲート絶縁膜と、ゲート絶縁膜上に位置するゲート電極と、を有する。また、第１トランジスタと第２トランジスタと第５トランジスタと第７トランジスタとのそれぞれのゲート絶縁膜は、第３トランジスタと第４トランジスタと第６トランジスタと第８トランジスタとのそれぞれのゲート絶縁膜よりも厚い。
　第１トランジスタの第１導電体又は第２導電体の一方は、第２トランジスタの第１導電体又は第２導電体の一方と、第１容量素子の一対の端子の一方と、に電気的に接続され、第１トランジスタのゲート電極は、第５トランジスタの第１導電体又は第２導電体の一方と、第１容量素子の一対の端子の他方と、第７トランジスタの第１導電体又は第２導電体の一方と、に電気的に接続されている。また、第３トランジスタの第１導電体又は第２導電体の一方は、第４トランジスタの第１導電体又は第２導電体の一方と、第２容量素子の一対の端子の一方と、に電気的に接続され、第３トランジスタのゲート電極は、第６トランジスタの第１導電体又は第２導電体の一方と、第２容量素子の一対の端子の他方と、第８トランジスタの第１導電体又は第２導電体の一方と、に電気的に接続されている。また、第５トランジスタの第１導電体又は第２導電体の他方は、第５トランジスタのゲート電極と、第６トランジスタの第１導電体又は第２導電体の他方と、第６トランジスタのゲート電極と、に電気的に接続されている。また、第２トランジスタのゲート電極は、第４トランジスタのゲート電極に電気的に接続されている。
（１８）
　又は、本発明の一態様は、上記（１７）において、第１トランジスタと第２トランジスタと第５トランジスタと第７トランジスタとのそれぞれのゲート絶縁膜が、第２絶縁体を有し、かつ第３トランジスタと第４トランジスタと第６トランジスタと第８トランジスタとのそれぞれのゲート絶縁膜が、第２絶縁体と、第３絶縁体と、を有する構成としてもよい。特に、第３絶縁体は、第２絶縁体上に位置することが好ましい。
（１９）
　又は、本発明の一態様は、上記（１８）において、第１回路を有する構成としてもよい。特に、第１回路は、第１端子と、第２端子と、を有することが好ましく、第１端子は、第５トランジスタの第１導電体又は第２導電体の他方と、第６トランジスタの第１導電体又は第２導電体の他方と、に電気的に接続され、第２端子は、第２トランジスタのゲート電極と、第４トランジスタのゲート電極と、に電気的に接続されていることが好ましい。また、第１回路は、第１端子に高レベル電位又は低レベル電位の一方を出力する機能と、第２端子に高レベル電位又は低レベル電位の他方を出力する機能と、を有することが好ましい。
（２０）
　又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第９トランジスタと、第１容量素子と、第２容量素子と、を有する半導体装置である。
　第１トランジスタ乃至第６トランジスタ及び第９トランジスタのそれぞれは、第１絶縁体の下方に位置しかつソース又はドレインの一方として機能する第１導電体と、第１絶縁体の上方に位置しかつソース又はドレインの他方として機能する第２導電体と、第１絶縁体に形成された開口の側面に接しかつ第１導電体と第２導電体とに接する半導体と、半導体上に位置するゲート絶縁膜と、ゲート絶縁膜上に位置するゲート電極と、を有する。また、第１トランジスタと第２トランジスタと第５トランジスタと第９トランジスタとのそれぞれのゲート絶縁膜は、第３トランジスタと第４トランジスタと第６トランジスタとのそれぞれのゲート絶縁膜よりも厚い。
　第１トランジスタの第１導電体又は第２導電体の一方は、第２トランジスタの第１導電体又は第２導電体の一方と、第１容量素子の一対の端子の一方と、に電気的に接続され、第１トランジスタのゲート電極は、第５トランジスタの第１導電体又は第２導電体の一方と、第１容量素子の一対の端子の他方と、第９トランジスタのゲート電極と、に電気的に接続されている。また、第３トランジスタの第１導電体又は第２導電体の一方は、第４トランジスタの第１導電体又は第２導電体の一方と、第２容量素子の一対の端子の一方と、に電気的に接続され、第３トランジスタのゲート電極は、第６トランジスタの第１導電体又は第２導電体の一方と、第２容量素子の一対の端子の他方と、に電気的に接続されている。また、第５トランジスタの第１導電体又は第２導電体の他方は、第６トランジスタの第１導電体又は第２導電体の他方と、第９トランジスタの第１導電体又は第２導電体の一方と、に電気的に接続されている。また、第２トランジスタのゲート電極は、第４トランジスタのゲート電極に電気的に接続されている。
（２１）
　又は、本発明の一態様は、上記（２０）において、第１トランジスタと第２トランジスタと第５トランジスタと第９トランジスタとのそれぞれのゲート絶縁膜が、第２絶縁体を有し、かつ第３トランジスタと第４トランジスタと第６トランジスタとのそれぞれのゲート絶縁膜が、第２絶縁体と、第３絶縁体と、を有する構成としてもよい。特に、第３絶縁体は、第２絶縁体上に位置することが好ましい。
（２２）
　又は、本発明の一態様は、上記（２１）において、第１回路を有する構成としてもよい。特に、第１回路は、第１端子と、第２端子と、を有することが好ましく、第１端子は、第５トランジスタの第１導電体又は第２導電体の他方と、第６トランジスタの第１導電体又は第２導電体の他方と、に電気的に接続され、第２端子は、第２トランジスタのゲート電極と、第４トランジスタのゲート電極と、に電気的に接続されていることが好ましい。また、第１回路は、第１端子に高レベル電位又は低レベル電位の一方を出力する機能と、第２端子に高レベル電位又は低レベル電位の他方を出力する機能と、を有することが好ましい。
（２３）
　又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第１容量素子と、第２容量素子と、を有し、かつ上記（７）の構成と異なる、半導体装置である。
　第１トランジスタ乃至第８トランジスタのそれぞれは、第１絶縁体の下方に位置しかつソース又はドレインの一方として機能する第１導電体と、第１絶縁体の上方に位置しかつソース又はドレインの他方として機能する第２導電体と、第１絶縁体に形成された開口の側面に接しかつ第１導電体と第２導電体とに接する半導体と、半導体上に位置するゲート絶縁膜と、ゲート絶縁膜上に位置するゲート電極と、を有する。また、第１トランジスタと第２トランジスタと第５トランジスタと第７トランジスタとのそれぞれのゲート絶縁膜は、第３トランジスタと第４トランジスタと第６トランジスタと第８トランジスタとのそれぞれのゲート絶縁膜よりも厚い。
　第１トランジスタの第１導電体又は第２導電体の一方は、第２トランジスタの第１導電体又は第２導電体の一方と、第１容量素子の一対の端子の一方と、に電気的に接続され、第１トランジスタのゲート電極は、第５トランジスタの第１導電体又は第２導電体の一方と、第１容量素子の一対の端子の他方と、第７トランジスタの第１導電体又は第２導電体の一方と、に電気的に接続されている。また、第３トランジスタの第１導電体又は第２導電体の一方は、第４トランジスタの第１導電体又は第２導電体の一方と、第２容量素子の一対の端子の一方と、に電気的に接続され、第３トランジスタのゲート電極は、第６トランジスタの第１導電体又は第２導電体の一方と、第２容量素子の一対の端子の他方と、第８トランジスタの第１導電体又は第２導電体の一方と、に電気的に接続されている。また、第５トランジスタのゲート電極は、第６トランジスタのゲート電極に電気的に接続されている。また、第２トランジスタのゲート電極は、第４トランジスタのゲート電極に電気的に接続されている。
（２４）
　又は、本発明の一態様は、上記（２３）において、第１トランジスタと第２トランジスタと第５トランジスタと第７トランジスタとのそれぞれのゲート絶縁膜が、第２絶縁体を有し、かつ第３トランジスタと第４トランジスタと第６トランジスタと第８トランジスタとのそれぞれのゲート絶縁膜が、第２絶縁体と、第３絶縁体と、を有する構成としてもよい。特に、第３絶縁体は、第２絶縁体上に位置することが好ましい。
（２５）
　又は、本発明の一態様は、上記（２４）において、第１回路を有する構成としてもよい。特に、第１回路は、第１端子と、第２端子と、を有することが好ましく、第１端子は、第５トランジスタのゲート電極と、第６トランジスタのゲート電極と、に電気的に接続され、第２端子は、第２トランジスタのゲート電極と、第４トランジスタのゲート電極と、に電気的に接続されていることが好ましい。また、第１回路は、第１端子に高レベル電位又は低レベル電位の一方を出力する機能と、第２端子に高レベル電位又は低レベル電位の他方を出力する機能と、を有することが好ましい。
（２６）
　又は、本発明の一態様は、上記（１１）乃至（２５）のいずれか一において、個々の開口の側面のテーパー角が、７０°以上１１０°以下である構成としてもよい。
（２７）
　又は、本発明の一態様は、上記（２６）において、個々の半導体に含まれるチャネル形成領域には、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数が含まれる構成としてもよい。
　なお、元素Ｍは、アルミニウム、ガリウム、シリコン、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一又は複数である。
（２８）
　又は、本発明の一態様は、上記（２７）に記載の半導体装置を含む駆動回路と、表示装置と、有する表示装置である。
（２９）
　又は、本発明の一態様は、上記（２９）において、表示部が、有機ＥＬ材料を含む発光デバイス、無機ＥＬ材料を含む発光デバイス、又は発光ダイオードのいずれか一を含む画素回路を有する構成としてもよい。
（３０）
　又は、本発明の一態様は、上記（２９）に記載の表示装置と、筐体と、を有する、電子機器である。
　上記によって、ゲート絶縁膜が異なるトランジスタを同じ回路又は同じ装置に設けることができる。これにより、駆動周波数が高いトランジスタと、電圧に対して耐性が高いトランジスタと、を同じ回路又は同じ装置に設けることができる。
　本発明の一態様によって、安定した動作が行われる半導体装置を提供することができる。本発明の一態様によって、駆動周波数が高い半導体装置を提供することができる。又は、本発明の一態様によって、信頼性の高い半導体装置を提供することができる。又は、本発明の一態様によって、上述した半導体装置を含む表示装置を提供することができる。又は、本発明の一態様によっては、上述した表示装置を含む電子機器を提供することができる。又は、本発明の一態様によって、新規な半導体装置、新規な表示装置、又は新規な電子機器を提供することができる。
　なお、本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお、他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、表示装置の一例を示すブロック図である。
図２Ａは、半導体装置の一例を示す平面模式図であり、図２Ｂ乃至図２Ｄは、半導体装置の一例を示す断面模式図である。
図３は、半導体装置の一例を示すブロック図である。
図４は、半導体装置の一例を示すブロック図である。
図５Ａ及び図５Ｂは、半導体装置の一例を示すブロック図である。
図６Ａ及び図６Ｂは、半導体装置の構成例を示す回路図である。
図７は、半導体装置の構成例を示すレイアウト図である。
図８Ａ及び図８Ｂは、半導体装置の構成例を示す断面図である。
図９Ａ及び図９Ｂは、半導体装置の構成例を示す回路図である。
図１０は、半導体装置の構成例を示す回路図である。
図１１Ａ及び図１１Ｂは、半導体装置の構成例を示す回路図である。
図１２Ａ及び図１２Ｂは、半導体装置の構成例を示す回路図である。
図１３は、半導体装置の構成例を示す回路図である。
図１４Ａ及び図１４Ｂは、半導体装置の構成例を示す回路図である。
図１５Ａ及び図１５Ｂは、半導体装置の構成例を示す回路図である。
図１６は、半導体装置の構成例を示す回路図である。
図１７Ａ及び図１７Ｂは、半導体装置の構成例を示す回路図である。
図１８Ａ及び図１８Ｂは、半導体装置の構成例を示す回路図である。
図１９Ａ及び図１９Ｂは、半導体装置の構成例を示す回路図である。
図２０Ａ及び図２０Ｂは、半導体装置の構成例を示す回路図である。
図２１Ａ及び図２１Ｂは、半導体装置の構成例を示す回路図である。
図２２Ａ及び図２２Ｂは、半導体装置の構成例を示す回路図である。
図２３は、半導体装置の構成例を示す回路図である。
図２４は、半導体装置の構成例を示す回路図である。
図２５Ａ乃至図２５Ｅは、半導体装置の構成例を示す回路図である。
図２６Ａ乃至図２６Ｃは、半導体装置の構成例を示す回路図である。
図２７Ａは半導体装置の構成例を示す回路図であり、図２７Ｂは、当該半導体装置の動作例を示すタイミングチャートである。
図２８は半導体装置の構成例を示す回路図である。
図２９Ａは半導体装置の構成例を示す回路図であり、図２９Ｂは、当該半導体装置の動作例を示すタイミングチャートである。
図３０Ａ乃至図３０Ｄは、画素回路の構成例を示す回路図である。
図３１Ａ及び図３１Ｂは、画素回路の構成例を示す回路図である。
図３２Ａ及び図３２Ｂは、画素回路の構成例を示す回路図である。
図３３は、画素回路の構成例を示す回路図である。
図３４は、画素回路の構成例を示す回路図である。
図３５Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図３５Ｂ乃至図３５Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図３６Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図３６Ｂ乃至図３６Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図３７Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図３７Ｂ乃至図３７Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図３８Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図３８Ｂ乃至図３８Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図３９Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図３９Ｂ乃至図３９Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図４０Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図４０Ｂ乃至図４０Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図４１Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図４１Ｂ乃至図４１Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図４２Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図４２Ｂ乃至図４２Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図４３Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図４３Ｂ乃至図４３Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図４４Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図４４Ｂ乃至図４４Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図４５Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図４５Ｂ乃至図４５Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図４６Ａは、半導体装置の一例を示す平面模式図であり、図４６Ｂ乃至図４６Ｄは、半導体装置の一例を示す断面模式図である。
図４７Ａは、半導体装置の一例を示す平面模式図であり、図４７Ｂ乃至図４７Ｄは、半導体装置の一例を示す断面模式図である。
図４８Ａは、半導体装置の一例を示す平面模式図であり、図４８Ｂ及び図４８Ｃは、半導体装置の一例を示す断面模式図である。
図４９Ａは、半導体装置の一例を示す平面模式図であり、図４９Ｂ乃至図４９Ｄは、半導体装置の一例を示す断面模式図である。
図５０Ａは、半導体装置の一例を示す平面模式図であり、図５０Ｂ乃至図５０Ｄは、半導体装置の一例を示す断面模式図である。
図５１Ａは、半導体装置の一例を示す平面模式図であり、図５１Ｂ乃至図５１Ｄは、半導体装置の一例を示す断面模式図である。
図５２Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図５２Ｂ乃至図５２Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図５３Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図５３Ｂ乃至図５３Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図５４Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図５４Ｂ乃至図５４Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図５５Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図５５Ｂ乃至図５５Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図５６Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図５６Ｂ乃至図５６Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図５７Ａは、半導体装置の一例を示す平面模式図であり、図５７Ｂ乃至図５７Ｄは、半導体装置の一例を示す断面模式図である。
図５８Ａは、半導体装置の一例を示す平面模式図であり、図５８Ｂ乃至図５８Ｄは、半導体装置の一例を示す断面模式図である。
図５９Ａは、半導体装置の一例を示す平面模式図であり、図５９Ｂ乃至図５９Ｄは、半導体装置の一例を示す断面模式図である。
図６０Ａは、半導体装置の一例を示す平面模式図であり、図６０Ｂ乃至図６０Ｄは、半導体装置の一例を示す断面模式図である。
図６１Ａは、半導体装置の一例を示す平面模式図であり、図６１Ｂ乃至図６１Ｄは、半導体装置の一例を示す断面模式図である。
図６２Ａは、半導体装置の一例を示す平面模式図であり、図６２Ｂ乃至図６２Ｄは、半導体装置の一例を示す断面模式図である。
図６３Ａは、半導体装置の一例を示す平面模式図であり、図６３Ｂ乃至図６３Ｄは、半導体装置の一例を示す断面模式図である。
図６４Ａは、半導体装置の一例を示す平面模式図であり、図６４Ｂ乃至図６４Ｄは、半導体装置の一例を示す断面模式図である。
図６５Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図６５Ｂ乃至図６５Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図６６Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図６６Ｂ乃至図６６Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図６７Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図６７Ｂ乃至図６７Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図６８Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図６８Ｂ乃至図６８Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図６９Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図６９Ｂ乃至図６９Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図７０Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図７０Ｂ乃至図７０Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図７１Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図７１Ｂ乃至図７１Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図７２Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図７２Ｂ乃至図７２Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図７３Ａは、半導体装置の作製方法の一例を示す平面模式図であり、図７３Ｂ乃至図７３Ｄは、半導体装置の作製方法の一例を示す断面模式図である。
図７４Ａは、半導体装置の一例を示す平面模式図であり、図７４Ｂ乃至図７４Ｄは、半導体装置の一例を示す断面模式図である。
図７５Ａ及び図７５Ｂは、表示装置の構成例を示す斜視模式図である。
図７６は、表示装置の構成例を示すブロック図である。
図７７は、表示装置の構成例を示す断面模式図である。
図７８Ａ乃至図７８Ｃは、表示装置の構成例を示す断面模式図である。
図７９は、表示装置の構成例を示す断面模式図である。
図８０は、表示装置の構成例を示す断面模式図である。
図８１は、表示装置の構成例を示す断面模式図である。
図８２は、表示装置の構成例を示す断面模式図である。
図８３は、表示装置の構成例を示す断面模式図である。
図８４は、表示装置の構成例を示す断面模式図である。
図８５は、表示装置の構成例を示す断面模式図である。
図８６は、表示装置の構成例を示す断面模式図である。
図８７は、表示装置の構成例を示す断面模式図である。
図８８Ａ及び図８８Ｂは、表示モジュールの構成例を示す図である。
図８９Ａ乃至図８９Ｉは、電子機器の一例を示す斜視図である。
図９０Ａは、記憶装置の構成例を説明する斜視模式図であり、図９０Ｂは、半導体装置の構成例を説明するブロック図である。
図９１は、記憶装置の構成例を説明するブロック図である。
図９２Ａ及び図９２Ｂは、電子部品の一例を示す図である。
図９３Ａ及び図９３Ｂは、電子機器の一例を示す図であり、図９３Ｃ乃至図９３Ｅは、大型計算機の一例を示す図である。
図９４は、宇宙用機器の一例を示す図である。
図９５は、データセンターに適用可能なストレージシステムの一例を示す図である。
　本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（例えば、トランジスタ、ダイオード及びフォトダイオード）を含む回路、同回路を有する装置をいう。また、半導体装置とは、半導体特性を利用することで機能しうる装置全般をいう。半導体装置の一例としては、集積回路が挙げられる。また、半導体装置の一例としては、集積回路を備えたチップも挙げられる、また、半導体装置の一例としては、パッケージにチップを収納した電子部品も挙げられる。また、例えば、記憶装置、表示装置、発光装置、照明装置及び電子機器は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、又は層）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス及び負荷）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）又は非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　なお、ＸとＹとの間に、素子と電源線（例えば、ＶＤＤ（高電源電位）、ＶＳＳ（低電源電位）、ＧＮＤ（接地電位）、又は所望の電位を与える配線）との両方が配置されている場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。なお、ＸとＹとの間に電源線のみが配置されている場合には、ＸとＹとの間に別の素子がないため、ＸとＹとは、直接接続されている、ということになる。よって、ＸとＹとの間に、電源線のみが配置されている場合には、「ＸとＹとは、電気的に接続されている」ともいえる。しかし、ＸとＹとの間に、素子と電源線の両方が配置されている場合には、Ｘと電源線とが（素子を介して）電気的に接続されており、Ｙと電源線とが電気的に接続されている、ということになるが、ＸとＹとは、電気的に接続されている、とは規定されない。なお、ＸとＹとの間に、トランジスタのゲートとソースとを介している場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。なお、ＸとＹとの間に、トランジスタのゲートとドレインとを介している場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。つまり、トランジスタの場合には、ＸとＹとの間に、トランジスタのドレインとソースとを介している場合には、ＸとＹとが電気的に接続されている、と規定するものとする。なお、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、と規定する場合と規定しない場合がある。例えば、デジタル回路又はロジック回路の構成において、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、とは規定しない場合がある。一方、例えば、アナログ回路の構成において、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、と規定する場合がある。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（例えば、インバータ、ＮＡＮＤ回路及びＮＯＲ回路）、信号変換回路（例えば、デジタルアナログ変換回路、アナログデジタル変換回路及びガンマ補正回路）、電位レベル変換回路（例えば、昇圧回路又は降圧回路といった電源回路、及び信号の電位レベルを変えるレベルシフタ回路）、電圧源、電流源、切り替え回路、増幅回路（例えば、信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路及びバッファ回路）、信号生成回路、記憶回路及び制御回路）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　また、例えば、「ＸとＹとトランジスタのソース（第１端子又は第２端子の一方に言い換える場合がある）とドレイン（第１端子又は第２端子の他方に言い換える場合がある）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソースは、Ｘと電気的に接続され、トランジスタのドレインはＹと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソースとドレインとを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソースと、ドレインとを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜又は層）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能及び電極の機能の両方を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、又は０Ωよりも高い抵抗値を有する配線とすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、又はコイルを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」又は「抵抗値を有する領域」という用語に言い換えることができる場合がある。逆に「抵抗」、「負荷」又は「抵抗値を有する領域」という用語は、「抵抗素子」という用語に言い換えることができる場合がある。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、又はトランジスタのゲート容量とすることができる。また、「容量素子」、「寄生容量」、又は「ゲート容量」という用語は、「容量」という用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」又は「ゲート容量」という用語に言い換えることができる場合がある。また、「容量素子」（３端子以上の「容量素子」を含む）は、絶縁体と、当該絶縁体を挟んだ一対の導電体と、を含む構成となっている。そのため、「容量素子」の「一対の導電体」という用語は、「一対の電極」、「一対の導電領域」、「一対の領域」又は「一対の端子」に言い換えることができる。また、「一対の端子の一方」、及び「一対の端子の他方」という用語は、それぞれ第１端子、及び第２端子と呼称する場合がある。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（例えば、ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース、又はドレインという用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
　また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量素子が記載されている場合は、２個以上の容量素子が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列、又は並列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
　また、本明細書等において、ノードは、回路構成、及びデバイス構造に応じて、端子、配線、電極、導電層、導電体、又は不純物領域と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」及び「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
　また、「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとしては、例えば、電子、正孔、アニオン、カチオン、及び錯イオンが挙げられ、電流の流れる系（例えば、半導体、金属、電解液及び真空中）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」の記載は「素子Ｂから素子Ａに電流が流れる」に言い換えることができるものとする。また、「素子Ａに電流が入力される」の記載は「素子Ａから電流が出力される」に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」及び「下に」といった配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」又は「下」といった用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの上方の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの下方の電極Ｂ」の表現であれば、絶縁層Ａの下に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、マトリクス状に配置された構成要素、及びその位置関係を説明するために、「行」及び「列」といった語句を使用する場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「行方向」という表現は、示している図面の向きを９０度回転することによって、「列方向」と言い換えることができる場合がある。
　また、本明細書等において、「膜」及び「層」といった語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」及び「層」といった語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」又は「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」及び「端子」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」、又は「配線」といった用語は、複数の「電極」又は「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、「電極」、「配線」及び「端子」から選ばれた一以上が一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、又は「端子」という用語は、場合によって、「領域」という用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」及び「電源線」といった用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」又は「電源線」といった用語を、「配線」という用語に変更することが可能な場合がある。「電源線」といった用語は、「信号線」という用語に変更することが可能な場合がある。また、その逆も同様で「信号線」といった用語は、「電源線」という用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」という用語に変更することが可能な場合がある。また、その逆も同様で、「信号」という用語は、「電位」という用語に変更することが可能な場合がある。
　また、本明細書等では、半導体装置の動作方法を説明するため、タイミングチャートを用いる場合がある。また、本明細書等に用いるタイミングチャートは、理想的な動作例を示したものであり、当該タイミングチャートに記載されている、期間、信号（例えば、電位、又は電流）の大きさ、及びタイミングは、特に断りがない場合は限定されない。本明細書等に記載されているタイミングチャートは、状況に応じて、当該タイミングチャートにおける各配線（ノードを含む）に入力される信号（例えば、電位又は電流）の大きさ、及びタイミングの変更を行うことができる。例えば、タイミングチャートに２つの期間が等間隔に記載されていたとしても、２つの期間の長さは互いに異なる場合がある。また、例えば、２つの期間において、一方の期間が長く、かつ他方の期間が短く記載されていたとしても、両者の期間の長さは等しくてもよい場合があり、又は、一方の期間が短くかつ他方の期間が長くしてもよい場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が、増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、及び結晶性が低下すること、のうちの一以上が起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素と、第２族元素と、第１３族元素と、第１４族元素と、第１５族元素と、主成分以外の遷移金属とがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素及び窒素がある。
　本明細書等において、スイッチとは、導通状態（オン状態）又は非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。そのため、スイッチは、制御端子とは別に、電流を流す端子を２つ、又は３つ以上有する場合がある。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、及びダイオード接続のトランジスタ）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、又はソース電極とドレイン電極との間に電流を流すことができる状態、をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　また、本明細書等において、メタルマスク、またはＦＭＭ（ファインメタルマスク、高精細なメタルマスク）を用いて作製されるデバイスをＭＭ（メタルマスク）構造のデバイスと呼称する場合がある。また、本明細書等において、メタルマスク、またはＦＭＭを用いることなく作製されるデバイスをＭＭＬ（メタルマスクレス）構造のデバイスと呼称する場合がある。
　なお、本明細書等において、各色の発光デバイス（ここでは青（Ｂ）、緑（Ｇ）及び赤（Ｒ））で、発光層を作り分ける、または発光層を塗り分ける構造をＳＢＳ（Ｓｉｄｅ　Ｂｙ　Ｓｉｄｅ）構造と呼ぶ場合がある。また、本明細書等において、白色光を発することのできる発光デバイスを白色発光デバイスと呼ぶ場合がある。なお、白色発光デバイスは、着色層（例えば、カラーフィルタ）と組み合わせることで、フルカラー表示の表示装置とすることができる。
　また、発光デバイスは、シングル構造と、タンデム構造とに大別することができる。シングル構造のデバイスは、一対の電極間に１つの発光ユニットを有し、当該発光ユニットは、１以上の発光層を含む構成とすることが好ましい。２つの発光層を用いて白色発光を得る場合、２つの発光層の各々の発光色が補色の関係となるような発光層を選択すればよい。例えば、第１の発光層の発光色と第２の発光層の発光色を補色の関係になるようにすることで、発光デバイス全体として白色発光する構成を得ることができる。また、３つ以上の発光層を用いて白色発光を得る場合、３つ以上の発光層のそれぞれの発光色があわさることで発光デバイス全体として白色発光することができる構成とすればよい。
　タンデム構造のデバイスは、一対の電極間に２つ以上の複数の発光ユニットを有し、各発光ユニットは、１つ以上の発光層を含む構成とすることが好ましい。白色発光を得るには、複数の発光ユニットの発光層からの光を合わせて白色発光が得られる構成とすればよい。なお、白色発光が得られる構成については、シングル構造の構成と同様である。なお、タンデム構造のデバイスにおいて、複数の発光ユニットの間には、電荷発生層などの中間層を設けると好適である。
　また、上述の白色発光デバイス（シングル構造またはタンデム構造）と、ＳＢＳ構造の発光デバイスと、を比較した場合、ＳＢＳ構造の発光デバイスは、白色発光デバイスよりも消費電力を低くすることができる。消費電力を低く抑えたい場合は、ＳＢＳ構造の発光デバイスを用いると好適である。一方で、白色発光デバイスは、製造プロセスがＳＢＳ構造の発光デバイスよりも簡単であるため、製造コストを低くすることができる、又は製造歩留まりを高くすることができるため、好適である。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−２０°以上２０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が７０°以上１１０°以下の角度で配置されている状態をいう。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
　また、本明細書の図面において、大きさ、層の厚さ又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の表示装置について説明する。
＜表示装置の構成例＞
　図１は、本発明の一態様である、表示装置ＤＳＰの一例を示した模式図である。表示装置ＤＳＰは、一例として、基板ＢＳ上に、画素アレイＰＸＡと、駆動回路ＧＤと、駆動回路ＳＤと、保護回路ＰＲＴと、駆動回路ＴＳＤと、が設けられている構成となっている。
　基板ＢＳは、一例として、画素アレイＰＸＡと、駆動回路ＧＤと、駆動回路ＳＤと、保護回路ＰＲＴと、駆動回路ＴＳＤと、を設けるための支持体として機能する。なお、上記に羅列した回路の一部又は全部は、基板ＢＳ上に直接形成されていてもよいし、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式などを用いて基板ＢＳ上に実装されていてもよい。また、上記に羅列した回路の一部又は全部は、ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）方式などを用いて、基板ＢＳに電気的に接続されるＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔｓ）上に実装してもよい。
　基板ＢＳには、例えば、半導体基板（例えば、シリコン又はゲルマニウムを材料とした単結晶基板）を用いることができる。また、基板ＢＳとしては、半導体基板以外では、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスが挙げられる。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、又はポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックが挙げられる。または、別の一例としては、アクリル樹脂等の合成樹脂がある。または、別の一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルが挙げられる。または、別の一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類が挙げられる。なお、表示装置ＤＳＰの作製工程において熱処理が含まれている場合、基板ＢＳには、熱に対して耐性の高い材料を選択することが好ましい。
　画素アレイＰＸＡは、一例として、複数の画素回路ＰＸを有する。複数の画素回路ＰＸは、画素アレイＰＸＡにおいて、アレイ状に配置されている。例えば、画素アレイＰＸＡには、複数の画素回路ＰＸが、マトリクス配列、ストライプ配列、Ｓストライプ配列、デルタ配列、ベイヤー配列、ペンタイル配列などのいずれか一で配列されている。なお、図１では、複数の画素回路ＰＸのうち、ｉ行目ｊ列目（ｉは１以上の整数とし、ｊは１以上の整数とする。）に位置する画素回路ＰＸを画素回路ＰＸ［ｉ，ｊ］と表記している。なお、画素アレイＰＸＡは、複数ではなく１個のみの画素回路ＰＸを有する構成であってもよい。
　複数の画素回路ＰＸは、例えば、後述する駆動回路ＳＤから送信される画像信号を取得して、当該画像信号に応じた強度の光を発する機能を有する。なお、一個の画素回路ＰＸには、２個以上の副画素回路が含まれていてもよい。例えば、一個の画素回路ＰＸに含まれる副画素回路の個数と発光する色は、複数の副画素回路のそれぞれが発する光が合わさることで白色となるように定めてもよい。例えば、画素回路ＰＸに含まれる複数の副画素回路のそれぞれの発光色を赤（Ｒ）、緑（Ｇ）及び青（Ｂ）とすることによって、画素回路ＰＸ全体は、白色発光を可能とする回路とすることができる。
　また、表示装置ＤＳＰの画面解像度は、画素アレイＰＸＡに含まれる画素回路ＰＸの数に応じて定められる。例えば、表示装置ＤＳＰの画面解像度が８Ｋ４Ｋとした場合、画素アレイＰＸＡに含まれる画素回路ＰＸの数は、７６８０×４３２０個となる。更に、画素回路ＰＸには例えば赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の３つ副画素回路が含まれている場合には、画素アレイＰＸＡに含まれる当該副画素回路の総数は、７６８０×４３２０×３個となる。なお、表示装置ＤＳＰの画面解像度は、ＳＤ（画素回路ＰＸの数が７２０×４８０個）としてもよいし、ＨＤ（画素回路ＰＸの数が１２８０×７２０個）としてもよいし、ＦＨＤ（画素回路ＰＸの数が１９２０×１０８０個）としてもよいし、４Ｋ２Ｋ（画素回路ＰＸの数が３８４０×２１６０個）としてもよい。また、表示装置ＤＳＰの画面解像度は、上記に限定されず、表示装置ＤＳＰの設計段階において、任意に決めてもよい。
　また、表示装置ＤＳＰの表示領域（一例として画素アレイＰＸＡ）の対角サイズは、表示装置ＤＳＰを備える電子機器によって定めることができる。例えば、テレビジョン装置などの大型ディスプレイでの用途では、当該表示領域の対角サイズは、２０インチ以上、３０インチ以上、６０インチ以上又は１００インチ以上とすればよい。また、例えば、タブレット型情報端末又は携帯情報端末といった中小型ディスプレイでの用途では、当該表示領域の対角サイズは、３インチ以上１３インチ以下とすればよい。また、例えば、ＸＲ向け機器、ウェアラブル型情報端末などの小型ディスプレイの用途では、一例として、として、１０インチ以下、５インチ以下、１．５インチ以下又は１インチ以下とすればよい。
　また、表示装置ＤＳＰの表示領域の精細度（画素密度と呼ばれる場合がある）は、上述した画面解像度と対角サイズとによって定められる。例えば、大型ディスプレイに表示装置ＤＳＰを用いた場合、表示装置ＤＳＰの表示領域の精細度は、例えば、５０ｐｐｉ以上が好ましく、１００ｐｐｉ以上がより好ましく、１５０ｐｐｉ以上が更に好ましい。また、中小型ディスプレイに表示装置ＤＳＰを用いた場合、表示装置ＤＳＰの表示領域の精細度は、例えば、２００ｐｐｉ以上が好ましく、４００ｐｐｉ以上がより好ましく、８００ｐｐｉ以上が更に好ましい。また、小型ディスプレイに表示装置ＤＳＰを用いた場合、表示装置ＤＳＰの表示領域の精細度は、例えば、１０００ｐｐｉ以上が好ましく、２０００ｐｐｉ以上がより好ましく、４０００ｐｐｉ以上が更に好ましい。
　また、表示装置ＤＳＰの表示領域（一例として画素アレイＰＸＡ）の画面比率（アスペクト比）については、特に限定はない。例えば、当該表示領域は、１：１（正方形）、４：３、１６：９、１６：１０、２１：９及び３２：９といった様々な画面比率に対応することができる。
　駆動回路ＧＤは、一例として、画像信号を書き込む対象となる、画素アレイＰＸＡに含まれる画素回路ＰＸを選択するためのゲートドライバ回路として機能する。
　駆動回路ＳＤは、一例として、画素アレイＰＸＡに含まれる画素回路ＰＸに対して、画像信号を送信するためのソースドライバ回路として機能する。
　画素回路ＰＸ［ｉ，ｊ］は、一例として、配線ＧＬＳ［ｉ］を介して、駆動回路ＧＤに電気的に接続されている。また、画素回路ＰＸ［ｉ，ｊ］は、一例として、配線ＳＬＳ［ｊ］を介して、駆動回路ＳＤに電気的に接続されている。
　配線ＧＬＳ［ｉ］は、一例として、駆動回路ＧＤから画素回路ＰＸ［ｉ，ｊ］に対して、画素回路ＰＸ［ｉ，ｊ］を駆動するための選択信号を送信するための配線として機能する。
　配線ＳＬＳ［ｊ］は、一例として、駆動回路ＳＤから画素回路ＰＸ［ｉ，ｊ］に対して、画素回路ＰＸ［ｉ，ｊ］に画像を表示するための画像信号を送信するための配線として機能する。
　なお、配線ＧＬＳ［ｉ］は、１本の配線であってもよいし、多数の配線からなる配線群としてもよい。同様に配線ＳＬＳ［ｊ］は、１本の配線であってもよいし、多数の配線からなる配線群としてもよい。
　駆動回路ＴＳＤは、一例として、平面視において、画素アレイＰＸＡに重なる領域に設けられるタッチセンサを駆動するための回路として機能する。なお、当該領域にタッチセンサが設けられていない場合、表示装置ＤＳＰには、駆動回路ＴＳＤを設けなくてもよい。
　保護回路ＰＲＴは、一例として、配線ＧＬＳ［ｉ］と別の配線とに電気的に接続されている。保護回路ＰＲＴは、例えば、配線ＧＬＳ［ｉ］に所定の範囲外の電位が与えられたときに、配線ＧＬＳ［ｉ］と当該別の配線との間を導通状態にして、配線ＧＬＳ［ｉ］の電位を所定の範囲内に収める機能を有する。
　また、同様に、保護回路ＰＲＴは、一例として、配線ＳＬＳ［ｊ］と別の配線とに電気的に接続されてもよい。この場合、保護回路ＰＲＴは、例えば、配線ＳＬＳ［ｊ］に所定の範囲外の電位が与えられたときに、配線ＳＬＳ［ｊ］と当該別の配線との間を導通状態にして、配線ＳＬＳ［ｊ］の電位を所定の範囲内に収める機能を有することが好ましい。
　上記で説明した、表示装置ＤＳＰに備わる、画素アレイＰＸＡと、駆動回路ＧＤと、駆動回路ＳＤと、保護回路ＰＲＴと、駆動回路ＴＳＤと、のそれぞれは、一例として、トランジスタを有する。トランジスタは、チャネル形成領域を含む半導体、ゲート絶縁体、ソース電極又はドレイン電極、ゲート電極などのそれぞれの膜厚、及び材料によって諸特性が定められるため、トランジスタの配置箇所に応じて、最適な構成のトランジスタを設けることが好ましい。例えば、駆動回路ＳＤ又は駆動回路ＧＤに含まれる、レベルシフタなどは高電圧を扱うため、高電圧（高いゲート電位、高いソース電位又は高いドレイン電位）に対して耐性が高いトランジスタを用いることが好ましい。また、表示装置ＤＳＰのフレームレートが高い場合には、駆動回路ＳＤ又は駆動回路ＧＤに含まれる、シフトレジスタなどは、駆動周波数が高いトランジスタを用いることが好ましい。また、画素回路ＰＸに長時間、画像信号に応じたデータを保持したい場合、画素回路ＰＸに備わる書き込みトランジスタには、オフ電流が低い特性を有するトランジスタを用いることが好ましい。
　一方で、同一の基板上（例えば、図１の表示装置における基板ＢＳ上）において、異なる構成のトランジスタを形成する場合、トランジスタの種類が増えるほど作製工程数が増えてしまい、コストの増加、歩留まりの低下などに繋がることがある。
　本発明の一態様は、上記を鑑みた表示装置であり、高電圧に対して耐性が高いトランジスタと、駆動周波数が高いトランジスタと、を有する。又は、本発明の一態様は、作製工程数を多く増やさずに、高電圧に対して耐性が高いトランジスタと、駆動周波数が高いトランジスタと、を形成した表示装置である。なお、本発明の一態様は、オフ電流が低い特性を有するトランジスタを有する表示装置としてもよい。なお、高電圧に対して耐性が高いトランジスタと、駆動周波数が高いトランジスタと、には、オフ電流が低い特性を有してもよい。
＜トランジスタの構成例＞
　図２Ａ乃至図２Ｄは、高電圧に対して耐性が高いトランジスタＭＴＣＫと、駆動周波数が高いトランジスタＭＴＨＮと、を含む半導体装置（例えば、画素回路又は駆動回路を指す）の一例を示している。具体的には、図２Ａは、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮの平面模式図を示している。また、図２Ｂは、図２Ａに示す一点鎖線Ａ１−Ａ２の部位に対応する断面模式図であり、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮの断面模式図でもある。また、図２Ｃは、図２Ａに示す一点鎖線Ａ３−Ａ４の部位に対応する断面模式図であり、トランジスタＭＴＣＫの断面模式図でもある。また、図２Ｄは、図２Ａに示す一点鎖線Ａ５−Ａ６の部位に対応する断面模式図であり、トランジスタＭＴＨＮの断面模式図でもある。
　なお、図２Ａ乃至図２Ｄにおいて、一点鎖線Ａ１−Ａ２の方向をＸ方向とし、一点鎖線Ａ３−Ａ４又は一点鎖線Ａ５−Ａ６の方向をＹ方向とする。また、Ｘ方向及びＹ方向に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は互いに垂直な方向とすることができる。また、Ｘ方向、Ｙ方向及びＺ方向の定義は、以降の図面においても同様の場合があり、また異なる場合がある。また、図２Ａ等における平面模式図の説明において、右側をＸ方向、左側を−Ｘ方向、上側をＹ方向、下側を−Ｙ方向という場合がある。また、図２Ｂ等における断面模式図の説明において、右側をＸ方向、左側を−Ｘ方向、上側をＺ方向、下側を−Ｚ方向という場合がある。また、図２Ｃ及び図２Ｄといった断面模式図の説明において、右側を−Ｙ方向、左側を＋Ｙ方向、上側をＺ方向、下側を−Ｚ方向という場合がある。
　図２Ａ乃至図２ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、絶縁体ＩＳ１乃至絶縁体ＩＳ３と、絶縁体ＧＩ１と、絶縁体ＧＩ２と、導電体ＭＥ１乃至導電体ＭＥ３と、半導体ＳＣ１と、を有する。
　絶縁体ＩＳ１は、一例として、その上方にトランジスタＭＴＣＫ及びトランジスタＭＴＨＮのそれぞれのソース、ドレイン、ドレイン、及びチャネル形成領域を設けるための下地膜として機能する。
　導電体ＭＥ１は、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮのそれぞれにおいて、ソース又はドレインの一方として機能する導電体（端子、配線などと言い換える場合がある）である。また、導電体ＭＥ２は、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮのそれぞれにおいて、ソース又はドレインの他方として機能する導電体（端子、配線などと言い換える場合がある）である。
　なお、図２Ａ乃至図２Ｄでは、導電体ＭＥ１は、一例として、配線として、Ｙ方向に延在するように設けられている。また、導電体ＭＥ２は、一例として、配線として、Ｘ方向に延在するように設けられている。
　また、絶縁体ＩＳ２は、一例として、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮにおいて、ソースとドレインとを隔てる層間膜として機能する。
　また、絶縁体ＩＳ２の、トランジスタＭＴＣＫが設けられる領域には、側面がＸ−Ｙ平面に対して概略垂直（テーパー角が７０°以上１１０°以下）になっている開口ＫＫ１が形成されている。また、トランジスタＭＴＣＫのチャネル形成領域を含む半導体ＳＣ１は、開口ＫＫ１を介して、導電体ＭＥ１と導電体ＭＥ２とに接触するように設けられている。同様に、絶縁体ＩＳ２の、トランジスタＭＴＨＮが設けられる領域には、側面がＸ−Ｙ平面に対して概略垂直になっている開口ＫＫ２が形成されている。また、トランジスタＭＴＨＮのチャネル形成領域を含む半導体ＳＣ１は、開口ＫＫ２を介して、導電体ＭＥ１と導電体ＭＥ２とに接触するように設けられている。
　また、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮのそれぞれにおいて、半導体ＳＣ１上には、絶縁体ＧＩ１が設けられている。具体的には、平面視において、半導体ＳＣ１に含まれるチャネル形成領域の上方に絶縁体ＧＩ１が重なるように位置している。更に、トランジスタＭＴＣＫにおいて、絶縁体ＧＩ１上には、絶縁体ＧＩ２が設けられている。このため、絶縁体ＧＩ１及び絶縁体ＧＩ２は、トランジスタＭＴＣＫにおけるゲート絶縁膜として機能し、また、絶縁体ＧＩ１は、トランジスタＭＴＨＮにおけるゲート絶縁膜としても機能する。
　また、トランジスタＭＴＣＫにおいて、導電体ＭＥ３は、開口ＫＫ１を埋めるように絶縁体ＧＩ２上に設けられている。また、トランジスタＭＴＨＮにおいて、導電体ＭＥ３は、開口ＫＫ２を埋めるように絶縁体ＧＩ１上に設けられている。導電体ＭＥ３は、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮのそれぞれにおける、ゲートとして機能する導電体（端子、配線などと言い換える場合がある）である。
　なお、図２Ａ乃至図２Ｄでは、導電体ＭＥ３は、一例として、配線として、Ｙ方向に延在するように設けられている。
　上記のとおり、図２Ａ乃至図２Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、層間膜となる絶縁体ＩＳ２の下方にソース又はドレインの一方として機能する導電体ＭＥ１が位置し、絶縁体ＩＳ２の上方にソース又はドレインの他方として機能する導電体ＭＥ２が位置している。このため、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、それぞれのチャネル形成領域が、第１の絶縁体の開口に沿って設けられる構成となっている。
　このように、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、ソース電極とドレイン電極とが異なる高さに位置し、半導体層を流れる電流が高さ方向に流れる構造となっている。すなわち、チャネル長方向が高さ方向（縦方向）の成分を有するといえるため、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、ＶＦＥＴ（Ｖｅｒｔｉｃａｌ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、縦型トランジスタ、縦型チャネルトランジスタ、縦チャネル型トランジスタなどとも呼ぶことができる。
　図２Ａ乃至図２Ｄに示すとおり、トランジスタのチャネル形成領域を層間膜として機能する絶縁体の開口の側面に沿って設けることによって、トランジスタのチャネル形成領域をＸ−Ｙ平面に沿って設けた場合よりも、トランジスタの形成面積を小さくすることができる。また、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、ソース電極、半導体及びドレイン電極を、重ねて設けることができるため、半導体を平面状に配置した、いわゆるプレーナ型のトランジスタと比較して、占有面積を大幅に縮小できる。このため、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮの一方又は双方を用いて回路を形成することによって、当該回路の面積を小さくすることができる。また、その結果として、当該回路を含む半導体装置、又は当該回路を含む表示装置の小型化に繋げることができる。
　また、トランジスタＭＴＣＫのチャネル長は、一例として、図２Ｂ及び図２Ｃに示すチャネル長ＬＣＫとし、トランジスタＭＴＨＮのチャネル長は、一例として、図２Ｂ及び図２Ｄに示すチャネル長ＬＨＮとする。チャネル長ＬＣＫ及びチャネル長ＬＨＮのそれぞれは、断面視において、半導体ＳＣ１における導電体ＭＥ１に接する部分と、導電体ＭＥ２に接する部分と、の最短距離ということができる。なお、チャネル長とは、チャネル形成領域の、ソースとドレインとの間の長さとすることができる。
　トランジスタＭＴＣＫのチャネル長ＬＣＫは、断面視における絶縁体ＩＳ２の開口ＫＫ１の高さ方向の長さに相当する。同様に、トランジスタＭＴＨＮのチャネル長ＬＨＮは、断面視における絶縁体ＩＳ２の開口ＫＫ２の高さ方向の長さに相当する。つまり、チャネル長ＬＣＫ及びチャネル長ＬＨＮは、絶縁体ＩＳ２の厚さに応じて決まる。また、開口ＫＫ１がテーパー形状となっている場合、チャネル長ＬＣＫは、開口ＫＫ１と被形成面（ここでは、導電体ＭＥ２の上面）とのなす角度によっても決まり、チャネル長ＬＨＮは、開口ＫＫ２と被形成面（ここでは、導電体ＭＥ２の上面）とのなす角度によっても決まる。したがって、例えば、チャネル長ＬＣＫ及びチャネル長ＬＨＮを露光装置の限界解像度よりも小さな値とすることができ、微細なサイズのトランジスタを実現することができる。具体的には、従来のフラットパネルディスプレイの量産用の露光装置（例えば最小線幅２μｍまたは１．５μｍ程度）では実現できなかった、極めて小さいチャネル長のトランジスタを実現することができる。また、最先端のＬＳＩ技術で用いられる極めて高額な露光装置を用いることなく、チャネル長が１０ｎｍ未満のトランジスタを実現することもできる。
　チャネル長ＬＣＫ及びチャネル長ＬＨＮは、例えば、５ｎｍ以上、７ｎｍ以上又は１０ｎｍ以上であって、３μｍ未満、２．５μｍ以下、２μｍ以下、１．５μｍ以下、１．２μｍ以下、１μｍ以下、５００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下又は２０ｎｍ以下とすることができる。例えば、チャネル長ＬＣＫ及びチャネル長ＬＨＮを、１００ｎｍ以上１μｍ以下とすることもできる。
　チャネル長ＬＣＫ及びチャネル長ＬＨＮを小さくすることにより、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮのオン電流を大きくすることができる。つまり、オン電流を大きくするためにゲート−ソース間電圧を高くする必要が無くなる。このため、例えば、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮを大型の表示装置の駆動回路、又は高精細な表示装置の駆動回路に適用することにより、これらの駆動回路のゲート−ソース間電圧に係る消費電力を低減することができる。また、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮを大型の表示装置、又は高精細な表示装置に適用した際、配線数が増加した場合でも、各配線における信号遅延を低減することができ、表示ムラを抑制することができる。また、回路の占有面積を縮小できるため、表示装置の額縁を狭くすることができる。
　また、トランジスタＭＴＣＫのゲート絶縁膜には、絶縁体ＧＩ２が含まれているため、トランジスタＭＴＣＫのゲート絶縁膜は、トランジスタＭＴＨＮのゲート絶縁膜よりも厚くなっている。トランジスタのゲート絶縁膜を厚くした場合、当該トランジスタのゲートと半導体のチャネル形成領域との間の電圧の勾配を緩やかにすることができるため、ゲート電位に対する、当該トランジスタの耐性を高めることができる。一方で、トランジスタのゲート絶縁膜を薄くした場合、ゲート電位を変化させたときの、ゲートから半導体のチャネル形成領域にかかる電界の変化が速くなるため、トランジスタの駆動周波数を高めることができる。
　つまり、トランジスタＭＴＣＫは、高いゲート電位（換言すると、高いゲート−ソース間電圧、又は高いゲート−ドレイン間電圧という場合がある）に対する耐性が高いトランジスタとして機能し、トランジスタＭＴＨＮは、駆動周波数が高いトランジスタとして機能する。なお、トランジスタＭＴＣＫについては、ソース電位又はドレイン電位に対する耐性が高いトランジスタとして機能する場合もある。
　トランジスタＭＴＣＫと、トランジスタＭＴＨＮと、の違いは、ゲート絶縁膜の膜厚である。絶縁体ＧＩ１を形成した後、トランジスタＭＴＣＫが形成される領域の絶縁体ＧＩ１上に絶縁体ＧＩ２を形成することによって、ゲート絶縁膜が厚いトランジスタＭＴＣＫと、ゲート絶縁膜が薄いトランジスタＭＴＨＮと、を簡易的に作り分けることができる。
　また、絶縁体ＧＩ１が設けられた後に形成する、絶縁体ＧＩ２の膜厚は、絶縁体ＧＩ２の成膜工程の段階で決めることができる。つまり、トランジスタＭＴＣＫのゲート絶縁膜の膜厚は、絶縁体ＧＩ１が設けられた後においても調整することができる場合がある。
　なお、図２Ａ乃至図２Ｄでは、トランジスタＭＴＣＫと、トランジスタＭＴＨＮと、の２つのトランジスタを一例として示したが、本発明の一態様はこれに限定されない。例えば、トランジスタＭＴＣＫは、ゲート絶縁膜に絶縁体ＧＩ１及び絶縁体ＧＩ２の２つの膜が含まれる構成としたが、トランジスタＭＴＣＫのゲート絶縁膜は、３つ以上の絶縁体が積層された絶縁膜としてもよい。また、例えば、ゲート絶縁膜の厚さがそれぞれ異なる３つ以上のトランジスタが、同一の表示装置に含まれていてもよい。
＜駆動回路の構成例＞
　次に、図１の表示装置ＤＳＰの駆動回路ＳＤ、駆動回路ＧＤ、駆動回路ＴＳＤ及び保護回路ＰＲＴについて説明する。
＜＜駆動回路ＳＤ＞＞
　図３は、図１の表示装置ＤＳＰに備えることができる駆動回路ＳＤの構成例を示している。図３の駆動回路ＳＤ１は、一例として、シフトレジスタＳＲと、保持回路ＬＴＣ１と、保持回路ＬＴＣ２と、増幅回路ＳＦと、変換回路ＣＶＴと、を有する。
　シフトレジスタＳＲは、一例として、一列に連結された、複数の記憶回路ＲＥＳ（例えば、フリップフロップ回路又はレジスタ回路）を有する。具体的には、隣り合う記憶回路ＲＥＳにおいて、前段の記憶回路ＲＥＳの第１の出力端子は、後段の記憶回路ＲＥＳの第１の入力端子に電気的に接続されている。また、先頭の記憶回路ＲＥＳ［１］の第１の入力端子（後述する図６Ａなどに示す記憶回路ＲＥＳＡの端子ＩＴに相当する）は、配線ＳＰに電気的に接続されている。また、複数の記憶回路ＲＥＳの第２の入力端子（後述する図６Ａなどに示す記憶回路ＲＥＳＡの端子ＣＬＫ１、端子ＣＬＫ２、端子ＰＷＣなどに相当する）のそれぞれは、配線ＣＬＳに電気的に接続されている。なお、図３では、記憶回路ＲＥＳとして、記憶回路ＲＥＳ［１］乃至記憶回路ＲＥＳ［５］を抜粋して示している。
　配線ＳＰは、一例として、シフトレジスタＳＲに可変電位（パルス電位、パルス電圧又はパルス信号と言い換える場合がある）を与える配線として機能する。また、配線ＳＰは、一例として、固定電位（例えば、高レベル電位、低レベル電位、接地電位、負電位など）を与える配線として機能してもよい。なお、配線ＳＰは、１本の配線としてもよいし、複数本の配線としてもよい。また、本実施の形態では、配線ＳＰは、シフトレジスタＳＲにスタートパルス信号を与える配線として機能するものとする。
　配線ＣＬＳは、一例として、シフトレジスタＳＲにクロック信号を与える配線として機能する。また、配線ＣＬＳは、一例として、固定電位（例えば、高レベル電位、低レベル電位、接地電位、負電位など）、又は可変電位を与える配線として機能してもよい。なお、配線ＳＰは、１本の配線としてもよいし、複数本の配線としてもよい。
　配線ＳＰから記憶回路ＲＥＳ［１］の第１の入力端子にスタートパルス信号が入力されたとき、記憶回路ＲＥＳ［１］に当該スタートパルス信号が与えられて、記憶回路ＲＥＳ［１］は当該スタートパルス信号の情報を記憶する。また、このとき、配線ＣＬＳから複数の記憶回路ＲＥＳの第２の入力端子にクロック信号が入力されたとき、記憶回路ＲＥＳ［１］の第１の出力端子（例えば、後述する図６Ａの記憶回路ＲＥＳＡの端子ＯＴに相当する）からその隣の記憶回路ＲＥＳ［２］の第１の入力端子に、当該情報に応じた信号が送信されて、記憶回路ＲＥＳ［２］は当該情報を記憶する。つまり、シフトレジスタＳＲは、クロック信号を受け取ることによって、前段の記憶回路ＲＥＳに保持された当該情報を後段の記憶回路ＲＥＳにシフトさせる機能を有する。
　また、記憶回路ＲＥＳは、スタートパルス信号の情報を記憶している記憶回路ＲＥＳの第２の入力端子に、配線ＣＬＳからクロック信号が入力されたとき、記憶回路ＲＥＳの第２の出力端子に高レベル電位を出力する機能も有する。
　保持回路ＬＴＣ１は、一例として、複数の第１のラッチ回路ＬＡを有する。複数の第１のラッチ回路ＬＡの入力端子Ｄのそれぞれは、配線ＶＩＳに電気的に接続されている。また、シフトレジスタＳＲに含まれる複数の記憶回路ＲＥＳの第２の出力端子（例えば、後述する図６Ａの記憶回路ＲＥＳＡの端子ＧＴに相当する）のそれぞれは、複数の第１のラッチ回路ＬＡのイネーブル入力端子Ｅ（クロック入力端子）に１対１で電気的に接続されている。なお、図３では、第１のラッチ回路ＬＡとして、第１のラッチ回路ＬＡ［１］乃至第１のラッチ回路ＬＡ［５］を抜粋して示している。
　配線ＶＩＳは、一例として、保持回路ＬＴＣ１にデジタルデータとして画像信号（ビデオ信号又は表示信号と言い換える場合がある）を与える配線として機能する。なお、配線ＶＩＳは、一例として、固定電位（例えば、高レベル電位、低レベル電位、接地電位、負電位など）を与える配線として機能してもよい。また、本実施の形態では、デジタルデータである画像信号を送信するため、配線ＶＩＳは複数本の配線とする。
　第１のラッチ回路は、記憶回路ＲＥＳの第２の出力端子から第１のラッチ回路ＬＡのイネーブル入力端子Ｅに高レベル電位が入力されたとき、第１のラッチ回路ＬＡは、その第１のラッチ回路ＬＡの入力端子に入力されている、配線ＶＩＳからの画像信号を記憶する機能を有する。また、第１のラッチ回路は、当該画像信号を記憶した後、新たに当該画像信号が書き換えられない限りは、当該画像信号を第１のラッチ回路の出力端子に出力する機能を有する。
　つまり、配線ＳＰからシフトレジスタＳＲにスタートパルス信号が入力され、配線ＣＬＳからシフトレジスタＳＲに順次クロック信号が入力されることによって、複数の第１のラッチ回路のイネーブル入力端子Ｅのそれぞれには、順次高レベル電位が入力される。このため、配線ＣＬＳからシフトレジスタＳＲへのクロック信号にあわせて、配線ＶＩＳに画像信号を変更することによって、複数の第１のラッチ回路のそれぞれは、各列に対応した画像信号を記憶することができる。
　保持回路ＬＴＣ２は、一例として、複数の第２のラッチ回路ＬＢを有する。複数の第２のラッチ回路ＬＢの入力端子Ｄのそれぞれは、複数の第１のラッチ回路ＬＡの出力端子のそれぞれに一対一で電気的に接続されている。また、複数の第２のラッチ回路ＬＢのイネーブル入力端子Ｅのそれぞれは、配線ＤＡＴに電気的に接続されている。なお、図３では、第２のラッチ回路ＬＢとして、第２のラッチ回路ＬＢ［１］乃至第２のラッチ回路ＬＢ［５］を抜粋して示している。
　配線ＤＡＴは、一例として、可変電位を与える配線として機能する。なお、配線ＤＡＴは、一例として、固定電位（高レベル電位、低レベル電位、接地電位、負電位など）を与える配線として機能してもよい。なお、本実施の形態では、配線ＤＡＴは、高レベル電位又は低レベル電位を保持回路ＬＴＣ２に与えるものとする。
　複数の第１のラッチ回路ＬＡのそれぞれに画像信号の情報が記憶されているとき、配線ＤＡＴは、第２のラッチ回路のイネーブル入力端子Ｅに低レベル電位を与えているものとする。また、複数の第１のラッチ回路ＬＡのそれぞれに画像信号の情報が記憶されているときには、第２のラッチ回路ＬＢの入力端子には、その列の第１のラッチ回路ＬＡの出力端子から出力される画像信号が入力される。このとき、第２のラッチ回路ＬＢは、当該画像信号の情報を記憶する。つまり、複数の第１のラッチ回路ＬＡのそれぞれへの画像信号の情報の記憶が完了したとき、同時に、複数の第２のラッチ回路ＬＢへの画像信号の情報の記憶も完了する。
　その後、配線ＤＡＴから複数の第２のラッチ回路ＬＢのイネーブル入力端子Ｅに高レベル電位を与えることによって、複数の第２のラッチ回路ＬＢの出力端子から一括で、記憶された画像信号が出力される。
　増幅回路ＳＦは、一例として、複数のソースフォロワ回路ＳＡＭを有する。複数のソースフォロワ回路ＳＡＭの入力端子のそれぞれは、複数の第２のラッチ回路ＬＢの出力端子のそれぞれに一対一で電気的に接続されている。なお、図３では、ソースフォロワ回路ＳＡＭとして、ソースフォロワ回路ＳＡＭ［１］乃至ソースフォロワ回路ＳＡＭ［５］を抜粋して示している。
　変換回路ＣＶＴは、一例として、複数のデジタルアナログ変換回路ＤＡＣを有する。複数のデジタルアナログ変換回路ＤＡＣの入力端子のそれぞれは、複数のソースフォロワ回路ＳＡＭの出力端子のそれぞれに一対一で電気的に接続されている。また、複数のデジタルアナログ変換回路ＤＡＣの出力端子のそれぞれは、複数の配線ＳＬのそれぞれに一対一で電気的に接続されている。なお、図３では、デジタルアナログ変換回路ＤＡＣとして、デジタルアナログ変換回路ＤＡＣ［１］乃至デジタルアナログ変換回路ＤＡＣ［５］を抜粋して示している。また、図３では、配線ＳＬとして、配線ＳＬ［１］乃至配線ＳＬ［５］を抜粋して示している。
　デジタルアナログ変換回路ＤＡＣは、一例として、デジタルアナログ変換回路ＤＡＣの入力端子に入力された、デジタルデータである画像信号をアナログデータに変換して、デジタルアナログ変換回路ＤＡＣの出力端子に出力する機能を有する。
　配線ＳＬは、一例として、図１に示した配線ＳＬＳに相当する配線とすることができる。このため、配線ＳＬは、アナログデータである画像信号を、画素回路に送信するための配線とすることができる。
　シフトレジスタＳＲは高速に駆動することが好ましいため、シフトレジスタＳＲに含まれる記憶回路ＲＥＳは、トランジスタＭＴＨＮが用いられていることが好ましい。また、増幅回路ＳＦは高電圧を用いて駆動が行われるため、増幅回路ＳＦに含まれるソースフォロワ回路ＳＡＭには、トランジスタＭＴＣＫが用いられることが好ましい。
　また、保持回路ＬＴＣ１に含まれている第１のラッチ回路ＬＡ及び保持回路ＬＴＣ２に含まれている第２のラッチ回路ＬＢのそれぞれには、トランジスタＭＴＣＫが用いられてもよいし、トランジスタＭＴＨＮが用いられてもよい。また、第１のラッチ回路ＬＡ又は第２のラッチ回路ＬＢには、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮの両方が用いられてもよい。
　ところで、シフトレジスタＳＲに入力されるスタートパルス信号及びクロック信号の高レベル電位を低くすることによって、シフトレジスタＳＲにおける消費電力を低減することができる。但し、この場合、複数の記憶回路ＲＥＳの第２の出力端子から出力される高レベル電位も低くなるため、保持回路ＬＴＣ１に含まれる複数の第１のラッチ回路ＬＡにおいて、配線ＶＩＳから複数の第１のラッチ回路ＬＡのうちの１個以上に送信される画像信号の取り込みがうまくいかないことがある。
　このような場合、駆動回路ＳＤ１を、図４に示す駆動回路ＳＤ２に変更すればよい。駆動回路ＳＤ２は、増幅回路ＬＶＳが含まれている点で、駆動回路ＳＤ１と異なっている。
　駆動回路ＳＤ２において、増幅回路ＬＶＳは、複数のレベルシフタ回路ＬＳを有する。また、複数のレベルシフタ回路ＬＳの入力端子のそれぞれは、複数の記憶回路ＲＥＳの第２の出力端子のそれぞれに一対一で電気的に接続されている。また、複数のレベルシフタ回路ＬＳの出力端子のそれぞれは、複数の第１のラッチ回路ＬＡの入力端子のそれぞれに一対一で電気的に接続されている。なお、図３では、レベルシフタ回路ＬＳとして、レベルシフタ回路ＬＳ［１］乃至レベルシフタ回路ＬＳ［５］を抜粋して示している。
　レベルシフタ回路ＬＳは、一例として、記憶回路ＲＥＳの第２の出力端子から出力された高レベル電位を増幅して、更に高い電位にレベルシフトして、レベルシフタ回路ＬＳの出力端子に出力する機能を有する。
　上記より、駆動回路ＳＤ２を用いることによって、記憶回路ＲＥＳの第２の出力端子から出力された高レベル電位をレベルシフトした更に高い電位を、複数の第１のラッチ回路ＬＡのイネーブル入力端子Ｅに入力することができるため、配線ＶＩＳから複数の第１のラッチ回路ＬＡのそれぞれに送信される画像信号の取り込みを容易にすることができる。
＜＜駆動回路ＧＤ＞＞
　駆動回路ＧＤは、一例として、シフトレジスタを有する。この場合、駆動回路ＧＤが有するシフトレジスタは、上記で説明した駆動回路ＳＤに含まれるシフトレジスタＳＲと同様の構成とすることができる。
　図５Ａは、図１の表示装置ＤＳＰに適用できる、本発明の一態様に係る、駆動回路ＧＤの構成例を示している。図５Ａに図示している駆動回路ＧＤは、一例として、シフトレジスタとして機能する、記憶回路ＲＥＳ［１］乃至記憶回路ＲＥＳ［ｍ］を有する。なお、記憶回路ＲＥＳ［１］乃至記憶回路ＲＥＳ［ｍ］について、図３に示したシフトレジスタＳＲに含まれる複数の記憶回路ＲＥＳの説明を参照することができる。
　記憶回路ＲＥＳ［１］乃至記憶回路ＲＥＳ［ｍ］のそれぞれは、例えば、図３及び図４のシフトレジスタＳＲに含まれる複数の記憶回路ＲＥＳと同様に、第１の入力端子と、第２の入力端子と、第１の出力端子と、第２の出力端子と、を有する。
　また、記憶回路ＲＥＳ［１］乃至記憶回路ＲＥＳ［ｍ］のそれぞれにおいて、例えば、隣り合う記憶回路ＲＥＳにおいて、前段の記憶回路ＲＥＳの第１の出力端子は、後段の記憶回路ＲＥＳの第１の入力端子に電気的に接続されている。また、先頭の記憶回路ＲＥＳ［１］の第１の入力端子は、配線ＳＳに電気的に接続されている。また、複数の記憶回路ＲＥＳの第２の入力端子のそれぞれは、配線ＣＬＳ２に電気的に接続されている。
　配線ＣＬＳ２は、例えば、図３に示した配線ＣＬＳの説明を参照することができる。
　また、記憶回路ＲＥＳ［ｉ］の第２の出力端子は、例えば、配線ＧＬ［ｉ］に電気的に接続されている。
　記憶回路ＲＥＳ［１］乃至記憶回路ＲＥＳ［ｍ］のそれぞれは、一例として、第１の入力端子に入力された情報を保持する機能と、保持された情報を第１の出力端子、及び第２の出力端子の一方又は双方に出力する機能を有する。なお、具体的な動作については、図３に示したシフトレジスタＳＲの説明を参照することができる。
　また、上述した情報とは、例えば、画素アレイＰＸＡにおいて、画像データを書き込む画素回路ＰＸを選択するための選択信号とすることができる。なお、図５Ａの駆動回路ＧＤでは、当該選択信号は配線ＳＳによって送信され、記憶回路ＲＥＳ［１］乃至記憶回路ＲＥＳ［ｍ］において当該選択信号が順次保持されていき、かつ順次配線ＧＬ［１］乃至配線ＧＬ［ｍ］に当該選択信号が送信されるものとする。
　なお、図５Ａに示す駆動回路ＧＤにおいて、記憶回路ＲＥＳ［ｍ］には第１の出力端子を図示しているが、記憶回路ＲＥＳ［１］乃至記憶回路ＲＥＳ［ｍ］は、シフトレジスタの構成としているため、記憶回路ＲＥＳ［ｍ］は第１の出力端子を設けない構成としてもよい。
　また、図１の表示装置ＤＳＰに適用できる駆動回路ＧＤの構成は、図５Ａに限定されない。例えば、図１の表示装置ＤＳＰに適用できる駆動回路ＧＤの構成としては、図５Ｂに示す駆動回路ＧＤとしてもよい。図５Ｂの駆動回路ＧＤは、回路ＢＦ［１］乃至回路ＢＦ［ｍ］を有している点で、図５Ａの駆動回路ＧＤと異なっている。
　図５Ｂの駆動回路ＧＤでは、回路ＢＦ［１］乃至回路ＢＦ［ｍ］のそれぞれの入力端子は、記憶回路ＲＥＳ［１］乃至記憶回路ＲＥＳ［ｍ］のそれぞれの第２の出力端子に一対一で電気的に接続され、回路ＢＦ［１］乃至回路ＢＦ［ｍ］のそれぞれの出力端子は、配線ＧＬ［１］乃至配線ＧＬ［ｍ］のそれぞれに一対一で電気的に接続されている。
　回路ＢＦ［１］乃至回路ＢＦ［ｍ］のそれぞれは、例えば、バッファ回路、インバータ回路又はラッチ回路といった増幅回路が含まれている構成とすることができる。具体的には、回路ＢＦ［１］乃至回路ＢＦ［ｍ］のそれぞれは、第２の出力端子の電位を参照して、配線ＧＬに当該電位を増幅した電位を出力する機能を有することができる。特に、当該増幅回路では、高い電圧が取り扱われることがあるため、当該増幅回路は、電圧に対して高い耐性を有するトランジスタとして、トランジスタＭＴＣＫを用いることが好ましい。また、増幅回路の駆動速度を速めたい場合には、当該増幅回路に含まれるトランジスタとして、トランジスタＭＴＨＮを用いることが好ましい。
　なお、図５Ａ及び図５Ｂに示す駆動回路ＧＤには、配線ＣＬＳ及び配線ＳＳ以外の配線が延設されていてもよい。例えば、記憶回路ＲＥＳ［１］乃至記憶回路ＲＥＳ［ｍ］のそれぞれを駆動するための固定電位を与える配線が延設されていてもよい。
　また、駆動回路ＧＤは、一例として、デマルチプレクサを有してもよい。また、デマルチプレクサによって送信される信号に応じた電位が、高電位である場合、デマルチプレクサに含まれるトランジスタは、電圧に対して高い耐性を有するトランジスタとして、トランジスタＭＴＣＫとすることが好ましい。また、デマルチプレクサの動作速度を速めたい場合、デマルチプレクサに含まれるトランジスタは、駆動周波数が高いトランジスタとして、トランジスタＭＴＨＮとすることが好ましい。
＜＜駆動回路ＴＳＤ＞＞
　駆動回路ＴＳＤは、一例として、シフトレジスタを有してもよい。このため、駆動回路ＴＳＤが有するシフトレジスタは、上記で説明した駆動回路ＳＤに含まれるシフトレジスタＳＲと同様の構成とすることができる。
　また、駆動回路ＴＳＤは、一例として、タッチセンサによって発生した微弱な信号を増幅するための増幅回路を有してもよい。増幅回路には、当該信号を増幅するための高電源電位が与えられる場合があり、この場合、増幅回路は、電圧に対して高い耐性を有するトランジスタとして、トランジスタＭＴＣＫを有することが好ましい。
＜＜保護回路ＰＲＴ＞＞
　保護回路ＰＲＴは、一例として、配線ＧＬＳ［ｉ］又は配線ＳＬＳ［ｊ］に与えられた所定の範囲外の電位を下げるため、配線ＧＬＳ［ｉ］又は配線ＳＬＳ［ｊ］の電荷を別の配線に放出する機能を有する。つまり、保護回路ＰＲＴは、配線ＧＬＳ［ｉ］又は配線ＳＬＳ［ｊ］における所定の範囲外の電位を扱う。このため、保護回路ＰＲＴは、電圧に対して高い耐性を有するトランジスタとして、トランジスタＭＴＣＫを有することが好ましい。
　なお、保護回路ＰＲＴの動作速度を速めたい場合には、保護回路ＰＲＴは、駆動周波数が高いトランジスタである、トランジスタＭＴＨＮを有することが好ましい。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、上記実施の形態１で説明した駆動回路ＳＤに含まれている各回路の構成について説明する。
＜シフトレジスタＳＲ＞
　初めに、駆動回路ＳＤのシフトレジスタＳＲに含まれている記憶回路ＲＥＳの構成例について説明する。
＜＜記憶回路ＲＥＳの構成例１＞＞
　図６Ａは、図３又は図４に示す記憶回路ＲＥＳ［１］乃至記憶回路ＲＥＳ［５］に適用できる、記憶回路ＲＥＳＡの回路構成の一例を示している。
　記憶回路ＲＥＳＡは、一例として、トランジスタＭＮ１乃至トランジスタＭＮ１０と、容量素子Ｃ３乃至容量素子Ｃ５と、を有する。また、図６Ａに示すとおり、記憶回路ＲＥＳＡは、ｐチャネル型トランジスタを含まず、かつｎチャネル型トランジスタを含む単極性回路となっている。そのため、トランジスタＭＮ１乃至トランジスタＭＮ１０は、ｎチャネル型トランジスタとする。
　また、記憶回路ＲＥＳＡは、入力端子又は出力端子として機能する、端子ＩＴと、端子ＣＬＫ１と、端子ＣＬＫ２と、端子ＰＷＣと、端子ＧＴと、端子ＯＴと、を有する。
　また、記憶回路ＲＥＳＡは、機能的には、回路ＬＧＣと、回路ＯＰＣと、に切り分けることができる。回路ＬＧＣは、一例として、端子ＩＴに入力された信号を処理する論理回路としての機能を有し、回路ＯＰＣは、一例として、端子ＯＴ及び端子ＧＴに出力する信号を生成する論理回路としての機能を有する。なお、回路ＬＧＣ及び回路ＯＰＣの一方又は双方は、論理回路ではなくアナログ回路としてもよい。
　また、図６Ａに示すとおり、回路ＬＧＣは、一例として、トランジスタＭＮ１乃至トランジスタＭＮ４と、容量素子Ｃ５と、を有し、回路ＯＰＣは、一例として、トランジスタＭＮ５乃至トランジスタＭＮ１０と、容量素子Ｃ３と、容量素子Ｃ４と、を有する。なお、図６Ａに示す、トランジスタＭＮ１乃至トランジスタＭＮ１０と、容量素子Ｃ３乃至容量素子Ｃ５と、の、回路ＬＧＣと回路ＯＰＣへの切り分けは一例であって、回路ＬＧＣと回路ＯＰＣのそれぞれの構成は、特に限定されない。例えば、図６Ａにおいて、回路ＬＧＣに含まれている容量素子Ｃ５は、回路ＯＰＣに含まれていてもよい。
　なお、本実施の形態では、回路ＬＧＣは、便宜上、端子ＬＩと、端子ＬＯ１と、端子ＬＯ２と、を有するものとする。端子ＬＩは、回路ＬＧＣにおける入力端子として機能し、端子ＬＯ１は、回路ＬＧＣにおける第１の出力端子として機能し、端子ＬＯ２は、回路ＬＧＣにおける第２の出力端子として機能する。
　また、図６Ａの記憶回路ＲＥＳＡに含まれている回路ＯＰＣは、容量素子Ｃ３及び容量素子Ｃ４によって、端子ＩＴに入力された信号に応じた電位を保持する機能を有する。つまり、回路ＯＰＣは、回路ＬＧＣの端子ＬＯ１から出力された電位を保持する機能を有する。また、図６Ａの記憶回路ＲＥＳＡに含まれている回路ＬＧＣは、容量素子Ｃ５によって、端子ＬＯ２の電位を保持する機能を有する。
　表示装置ＤＳＰの画素アレイＰＸＡに動画を滑らかに表示させる場合、表示装置ＤＳＰのフレーム周波数を高くすることが好ましい。このため、当該フレーム周波数を高くするために、駆動回路ＳＤに含まれているシフトレジスタＳＲには、駆動周波数が高いトランジスタを用いることが好ましい。つまり、トランジスタＭＮ１乃至トランジスタＭＮ１０には、上記実施の形態１で説明したトランジスタＭＴＨＮを用いることが好ましい。
　トランジスタＭＮ１のゲートは、端子ＬＩを介して、端子ＩＴに電気的に接続され、トランジスタＭＮ１の第１端子は、配線ＶＤＥ１に電気的に接続されている。また、トランジスタＭＮ３のゲートは、端子ＣＬＫ２に電気的に接続され、また、トランジスタＭＮ３の第１端子は、配線ＶＤＥ２に電気的に接続されている。また、トランジスタＭＮ２のゲートは、トランジスタＭＮ３の第２端子と、トランジスタＭＮ４の第１端子と、容量素子Ｃ５の第１端子と、に電気的に接続され、トランジスタＭＮ２の第１端子は、トランジスタＭＮ１の第２端子に電気的に接続され、トランジスタＭＮ２の第２端子は、配線ＶＳＥ１に電気的に接続されている。また、トランジスタＭＮ２の第１端子は、端子ＬＯ１を介して、トランジスタＭＮ５の第１端子と、トランジスタＭＮ８の第１端子と、に電気的に接続されている。トランジスタＭＮ２のゲートは、端子ＬＯ２を介して、トランジスタＭＮ７のゲートと、トランジスタＭＮ１０のゲートと、に電気的に接続されている。また、トランジスタＭＮ４のゲートは、端子ＬＩを介して、端子ＩＴに電気的に接続され、トランジスタＭＮ４の第２端子は、配線ＶＳＥ３に電気的に接続されている。
　トランジスタＭＮ５のゲートは、配線ＶＤＥ３に電気的に接続され、トランジスタＭＮ５の第２端子は、トランジスタＭＮ６のゲートと、容量素子Ｃ３の第１端子と、に電気的に接続されている。トランジスタＭＮ６の第１端子は、端子ＣＬＫ１に電気的に接続され、トランジスタＭＮ６の第２端子は、トランジスタＭＮ７の第１端子と、容量素子Ｃ３の第２端子と、端子ＯＴと、に電気的に接続されている。トランジスタＭＮ７の第２端子は、配線ＶＳＥ４に電気的に接続されている。
　トランジスタＭＮ８のゲートは、配線ＶＤＥ４に電気的に接続され、トランジスタＭＮ８の第２端子は、トランジスタＭＮ９のゲートと、容量素子Ｃ４の第１端子と、に電気的に接続されている。トランジスタＭＮ９の第１端子は、端子ＰＷＣに電気的に接続され、トランジスタＭＮ９の第２端子は、トランジスタＭＮ１０の第１端子と、容量素子Ｃ４の第２端子と、端子ＧＴと、に電気的に接続されている。トランジスタＭＮ１０の第２端子は、配線ＶＳＥ５に電気的に接続されている。
　端子ＩＴは、図３又は図４の記憶回路ＲＥＳの第１の入力端子に相当する端子である。
　また、端子ＣＬＫ１、端子ＣＬＫ２及び端子ＰＷＣは、図３又は図４の記憶回路ＲＥＳの第２の入力端子に相当する端子である。このため、図３又は図４に示す配線ＣＬＳは３本以上とすることができる。
　特に、端子ＣＬＫ１及び端子ＣＬＫ２に電気的に接続されるそれぞれの配線ＣＬＳの２本と、端子ＰＷＣに電気的に接続される配線ＣＬＳの１本と、は、パルス電位を与える配線として機能する。また、端子ＣＬＫ１又は端子ＣＬＫ２に電気的に接続される配線ＣＬＳの１本と、端子ＰＷＣに電気的に接続される配線ＣＬＳの１本と、が与える当該パルス電位のパルス幅は、互いに異なっていてもよい。
　特に、端子ＣＬＫ１及び端子ＣＬＫ２に電気的に接続されるそれぞれの配線ＣＬＳの２本には、パルス幅が一定のクロック信号が送信されることが好ましい。また、端子ＰＷＣに電気的に接続される配線ＣＬＳの１本には、駆動回路ＳＤの動作中において変更可能なパルス幅を含むクロック信号が送信されることが好ましい。この場合、駆動回路ＳＤの動作中では、端子ＰＷＣを介して記憶回路ＲＥＳに入力されるクロック信号のパルス幅は、任意に定めることができる。
　端子ＯＴは、図３又は図４の記憶回路ＲＥＳの第１の出力端子に相当する端子である。
　端子ＧＴは、図３又は図４の記憶回路ＲＥＳの第２の出力端子に相当する端子である。
　配線ＶＤＥ１乃至配線ＶＤＥ４のそれぞれは、一例として、固定電位を与える配線として機能する。当該固定電位としては、例えば、高レベル電位とすることができる。なお、配線ＶＤＥ１乃至配線ＶＤＥ４のそれぞれは、互いに等しい固定電位を与えてもよいし、互いに異なる固定電位を与えてもよい。また、配線ＶＤＥ１乃至配線ＶＤＥ４のそれぞれから選ばれた二以上の配線は、互いに等しい固定電位を与え、且つ残りの配線は、当該固定電位とは異なる電位を与えてもよい。また、配線ＶＤＥ１乃至配線ＶＤＥ４のそれぞれのうち、互いに等しい固定電位を与える二以上の配線は、同一の配線としてもよい。例えば、配線ＶＤＥ１と配線ＶＤＥ２とのそれぞれが互いに等しい固定電位を与える場合、配線ＶＤＥ１と配線ＶＤＥ２とは、同一の配線としてもよい。
　また、配線ＶＤＥ１乃至配線ＶＤＥ４のうちの一以上は、固定電位ではなく、可変電位を与える配線としてもよい。
　配線ＶＳＥ１乃至配線ＶＳＥ５のそれぞれは、一例として、固定電位を与える配線として機能する。当該固定電位としては、例えば、低レベル電位、接地電位、又は負電位とすることができる。なお、配線ＶＳＥ１乃至配線ＶＳＥ５のそれぞれは、互いに等しい固定電位を与えてもよいし、互いに異なる固定電位を与えてもよい。また、配線ＶＳＥ１乃至配線ＶＳＥ５のそれぞれから選ばれた二以上の配線は、互いに等しい固定電位を与え、且つ残りの配線は、当該固定電位とは異なる電位を与えてもよい。また、配線ＶＳＥ１乃至配線ＶＳＥ５のそれぞれのうち、互いに等しい固定電位を与える二以上の配線は、同一の配線としてもよい。例えば、配線ＶＳＥ１と配線ＶＳＥ２とのそれぞれが互いに等しい固定電位を与える場合、配線ＶＳＥ１と配線ＶＳＥ２とは、同一の配線としてもよい。
　また、配線ＶＳＥ１乃至配線ＶＳＥ４のうちの一以上は、固定電位ではなく、可変電位を与える配線としてもよい。
　ここで、配線ＶＤＥ１と配線ＶＤＥ２には高レベル電位が入力され、配線ＶＳＥ１乃至配線ＶＳＥ３には低レベル電位が入力されているものとして、図６Ａに示す回路ＬＧＣの動作について説明する。
　図６Ａの回路ＬＧＣは、例えば、端子ＩＴに低レベル電位が与えられ、かつ端子ＣＬＫ２に高レベル電位が与えられているとき、端子ＬＯ１から、配線ＶＳＥ１が与える低レベル電位を出力し、端子ＬＯ２から、配線ＶＤＥ２が与える高レベル電位からトランジスタＭＮ３のしきい値電圧を引いた電位を出力する。なお、トランジスタＭＮ２のゲートには、配線ＶＤＥ２が与える高レベル電位からトランジスタＭＮ３のしきい値電圧を引いた電位が入力されるため、端子ＬＯ１から出力される電位は、正確には、配線ＶＳＥ１が与える低レベル電位よりも少し高めとなる場合がある。
　次に、例えば、端子ＩＴに低レベル電位が与えられ、かつ端子ＣＬＫ２に低レベル電位が与えられているとき、回路ＬＧＣは、端子ＬＯ１から、ノードＮ１の電位である、配線ＶＳＥ１が与える低レベル電位（又は当該低レベル電位よりも少し高めの電位）を出力し、端子ＬＯ２から、ノードＮ２の電位である、配線ＶＤＥ２が与える高レベル電位からトランジスタＭＮ３のしきい値電圧を引いた電位を出力する。
　また、端子ＩＴに高レベル電位が与えられ、かつ端子ＣＬＫ２に低レベル電位が与えられているとき、回路ＬＧＣは、端子ＬＯ１から、配線ＶＤＥ１が与える高レベル電位からトランジスタＭＮ１のしきい値電圧を引いた電位を出力し、端子ＬＯ２から、配線ＶＳＥ３が与える低レベル電位を出力する。
　次に、例えば、端子ＩＴに低レベル電位が与えられ、かつ端子ＣＬＫ２に低レベル電位が与えられているとき、回路ＬＧＣは、端子ＬＯ１から、ノードＮ１の電位である配線ＶＤＥ１が与える高レベル電位からトランジスタＭＮ１のしきい値電圧を引いた電位を出力し、端子ＬＯ２から、ノードＮ２の電位である、配線ＶＳＥ３が与える低レベル電位を引いた電位を出力する。
　上記をまとめると、端子ＣＬＫ２に低レベル電位が入力され、端子ＩＴに高レベル電位が入力されているとき、回路ＬＧＣは、理想的には、端子ＬＯ１から高レベル電位を出力し、端子ＬＯ２から低レベル電位を出力する。また、端子ＣＬＫ２に高レベル電位が入力され、端子ＩＴに低レベル電位が入力されているとき、回路ＬＧＣは、理想的には、端子ＬＯ１から低レベル電位を出力し、端子ＬＯ２から高レベル電位を出力する。また、端子ＣＬＫ２に低レベル電位が入力され、端子ＩＴに低レベル電位が入力されているとき、回路ＬＧＣは、端子ＬＯ１からノードＮ１の電位を出力し（端子ＬＯ１から出力される電位を維持する、と言い換える場合がある）、端子ＬＯ２からノードＮ２の電位を出力する（端子ＬＯ２から出力される電位を維持する、と言い換える場合がある）。
　なお、図６Ａの記憶回路ＲＥＳＡにおいて、トランジスタＭＮ１乃至トランジスタＭＮ１０のそれぞれに、実施の形態１で説明したトランジスタＭＴＣＫを適用することにより、高い電圧に対して耐性の高い記憶回路ＲＥＳＡを構成することができる。また、図６Ａの記憶回路ＲＥＳＡにおいて、トランジスタＭＮ１乃至トランジスタＭＮ１０のそれぞれに、実施の形態１で説明したトランジスタＭＴＨＮを適用することにより、記憶回路ＲＥＳＡの動作速度を速くすることができ、結果として表示装置ＤＳＰのフレーム周波数を高くすることができる。
　図７は、図６Ａの記憶回路ＲＥＳＡのレイアウト図（平面図）である。図７において、トランジスタＭＮ１乃至トランジスタＭＮ１０は、実施の形態１で説明したトランジスタＭＴＣＫ又はトランジスタＭＴＨＮとして図示している。また、図７において、記憶回路ＲＥＳＡは、導電体ＧＥＭと、導電体ＳＤＤと、導電体ＳＤＵと、半導体ＳＭＣと、導電体ＰＬＧと、を有する。なお、図７には、記憶回路ＲＥＳＡに含まれている絶縁体を図示していない。
　導電体ＳＤＤは、一例として、導電体ＳＤＵの下方に位置している。また、導電体ＳＤＵは、一例として、導電体ＳＤＤと重なっている領域に開口ＫＫを有する。なお、開口ＫＫは、図７では、破線で示している。また、半導体ＳＭＣは、一例として、開口ＫＫの領域の外側の導電体ＳＤＵ上と、開口ＫＫの領域の導電体ＳＤＤ上と、に位置している。また、導電体ＧＥＭは、開口ＫＫを埋めるように、半導体ＳＭＣの上方に位置している。
　導電体ＳＤＤは、図２Ａ乃至図２Ｄにおける導電体ＭＥ１に相当し、導電体ＳＤＵは、図２Ａ乃至図２Ｄにおける導電体ＭＥ２に相当し、半導体ＳＭＣは、図２Ａ乃至図２Ｄにおける半導体ＳＣ１に相当し、導電体ＧＥＭは、図２Ａ乃至図２Ｄにおける導電体ＭＥ３に相当する。また、開口ＫＫは、図２Ａ乃至図２Ｄにおける開口ＫＫ１又は開口ＫＫ２に相当する。
　半導体ＳＭＣ、導電体ＧＥＭ、導電体ＳＤＤ及び導電体ＳＤＵのそれぞれは、例えば、リソグラフィ法を用いて形成することができる。具体的には、例えば、導電体ＧＥＭを形成する場合には、導電体ＧＥＭとなる導電材料をスパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法及びＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法から選ばれた一以上の方法を用いて形成し、その後に、リソグラフィ法によって所望のパターンを形成すればよい。また、半導体ＳＭＣ、導電体ＳＤＤ及び導電体ＳＤＵについても、上記と同様の方法により形成を行うことができる。
　また、半導体ＳＭＣと導電体ＧＥＭとの間、導電体ＳＤＵと導電体ＧＥＭとの間、及び導電体ＳＤＵと導電体ＳＤＤの間には、絶縁体が設けられていてもよい。特に、半導体ＳＭＣと導電体ＧＥＭとの間に設けられる絶縁体は、ゲート絶縁膜として機能する場合がある。
　また、導電体ＳＤＤと導電体ＳＤＵとの間、及び導電体ＳＤＵと導電体ＧＥＭとの間のそれぞれには、配線又はプラグとして機能する導電体ＰＬＧが設けられている。導電体ＰＬＧは、例えば、上記の絶縁体に開口部を形成し、当該開口部に導電体ＰＬＧとなる導電材料を埋めることにより、形成される。なお、導電体ＰＬＧの形成後には、導電体ＰＬＧ及び周辺の絶縁体のそれぞれの膜面の高さを揃えるために、化学機械研磨法などを用いた平坦化処理によって平坦化がなされていてもよい。
　なお、導電体ＳＤＵと導電体ＧＥＭとの間には、導電体ＰＬＧを設けずに、導電体ＳＤＵと導電体ＧＥＭとの間の絶縁体に開口を設けて、導電体ＳＤＵと導電体ＧＥＭとを直接接触させて、導電体ＳＤＵと導電体ＧＥＭとの間を電気的に接続してもよい。
　また、図７の容量素子Ｃ４では、導電体ＧＥＭの一部を容量素子Ｃ４の第１端子とし、導電体ＳＤＤの一部を容量素子Ｃ４の第２端子としている。なお、容量素子Ｃ４の静電容量を大きくするため、図７の容量素子Ｃ４の領域において、導電体ＧＥＭと導電体ＳＤＤとの間の絶縁体を薄くしてもよい。また、導電体ＧＥＭと導電体ＳＤＤとの間に、比誘電率が高い絶縁体を設けてもよい。なお、容量素子Ｃ５についても、容量素子Ｃ４の説明を参照することができる。
　また、図７の容量素子Ｃ３では、導電体ＳＤＵの一部を容量素子Ｃ３の第１端子とし、導電体ＳＤＤの一部を容量素子Ｃ３の第２端子としている。このため、図７の容量素子Ｃ３の領域において、導電体ＧＥＭと導電体ＳＤＵとは電気的に接続されているが、導電体ＳＤＵと導電体ＳＤＤとは、電気的に接続されていない。なお、容量素子Ｃ３の静電容量を大きくするため、図７の容量素子Ｃ３の領域において、導電体ＳＤＤと導電体ＳＤＵとの間の絶縁体を薄くしてもよい。また、導電体ＳＤＤと導電体ＳＤＵとの間に、比誘電率が高い絶縁体を設けてもよい。
　また、図６Ａの記憶回路ＲＥＳＡは、トランジスタＭＮ１乃至トランジスタＭＮ１０の一部に、実施の形態１で説明したトランジスタＭＴＣＫ又はトランジスタＭＴＨＮを適用し、残りは別の構成のトランジスタを適用した構成としてもよい。例えば、回路ＬＧＣに含まれるトランジスタを、シリコンがチャネル形成領域に含まれるトランジスタ（以下、Ｓｉトランジスタと呼称する場合がある）とし、回路ＯＰＣに含まれるトランジスタを、実施の形態１で説明したトランジスタＭＴＣＫ又はトランジスタＭＴＨＮを適用してもよい。
　なお、当該シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼称する場合がある）、微結晶シリコン、多結晶シリコン（例えば、低温ポリシリコン（ＬＴＰＳ）などが挙げられる）又は単結晶シリコンが挙げられる。
　また、別の構成のトランジスタとしては、例えば、ゲルマニウム（Ｇｅ）などがチャネル形成領域に含まれているトランジスタ、セレン化亜鉛（ＺｎＳｅ）、硫化カドミウム（ＣｄＳ）、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、窒化ガリウム（ＧａＮ）、若しくはシリコンゲルマニウム（ＳｉＧｅ）といった化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、又は有機半導体がチャネル形成領域に含まれるトランジスタが挙げられる。
　図８Ａは、記憶回路ＲＥＳＡの一部のトランジスタを示した断面図であって、図８Ａでは、一例として、下方に逆スタガ型のトランジスタＭＡ１が設けられ、その上方にトランジスタＭＴＣＫが設けられている構成を示している。なお、図８Ａにおいて、トランジスタＭＡ１のソース又はドレインとして機能する導電体ＭＴ１は、配線又はプラグとして機能する導電体ＰＧ１及び導電体ＰＧ２を介して、トランジスタＭＴＣＫの導電体ＭＥ１に電気的に接続されている。
　例えば、図８ＡにおけるトランジスタＭＴＣＫ及びトランジスタＭＡ１のそれぞれは、図６Ａの記憶回路ＲＥＳＡのトランジスタＭＮ１及びトランジスタＭＮ２とすることができる。また、例えば、図８ＡにおけるトランジスタＭＴＣＫ及びトランジスタＭＡ１のそれぞれは、図６Ａの記憶回路ＲＥＳＡのトランジスタＭＮ５及びトランジスタＭＮ２とすることができる。また、例えば、図８ＡにおけるトランジスタＭＴＣＫ及びトランジスタＭＡ１のそれぞれは、トランジスタＭＮ８及びトランジスタＭＮ２とすることができる。例えば、図６Ａの記憶回路ＲＥＳＡのトランジスタＭＮ５を、図８ＡにおけるトランジスタＭＴＣＫとし、かつ図６Ａの記憶回路ＲＥＳＡのトランジスタＭＮ１を、図８ＡにおけるトランジスタＭＡ１とすることができる。
　また、図８Ｂは、図８Ａとは異なる、記憶回路ＲＥＳＡの一部のトランジスタを示した断面図であって、図８Ｂでは、一例として、下方にＴＧＴＣ（Ｔｏｐ　Ｇａｔｅ　Ｔｏｐ　Ｃｏｎｔａｃｔ）型のトランジスタＭＡ２が設けられ、その上方にトランジスタＭＴＣＫが設けられている構成を示している。なお、図８Ｂにおいて、トランジスタＭＡ２のソース又はドレインとして機能する導電体ＭＴ２は、配線又はプラグとして機能する導電体ＰＧ１及び導電体ＰＧ２を介して、トランジスタＭＴＣＫの導電体ＭＥ１に電気的に接続されている。
　なお、図８Ａ及び図８Ｂのそれぞれに示した、トランジスタＭＡ１及びトランジスタＭＡ２のそれぞれは、Ｓｉトランジスタとすることができる。
　また、図８Ａ及び図８Ｂのそれぞれに示したトランジスタＭＴＣＫは、実施の形態１で説明したトランジスタＭＴＨＮとしてもよい。
　なお、上述した記憶回路ＲＥＳＡに含まれるトランジスタの構成は、後述する別の記憶回路ＲＥＳの構成例にも適用できる場合がある。
＜＜記憶回路ＲＥＳの構成例２＞＞
　なお、シフトレジスタＳＲに備えることができる記憶回路ＲＥＳの構成は、図６Ａに示した記憶回路ＲＥＳＡに限定されない。例えば、シフトレジスタＳＲに備えることができる記憶回路ＲＥＳの構成は、図６Ｂに示す記憶回路ＲＥＳＢを適用してもよい。
　図６Ｂの記憶回路ＲＥＳＢは、図６Ａの記憶回路ＲＥＳＡの変更例であって、記憶回路ＲＥＳＢに含まれているそれぞれのトランジスタにバックゲートが設けられている点で、記憶回路ＲＥＳＡと異なる。
　図６Ａに図示しているトランジスタＭＮ１乃至トランジスタＭＮ１０は、一例としては、チャネルの上下にゲートを有するマルチゲート構造のｎチャネル型トランジスタとしており、トランジスタＭＮ１乃至トランジスタＭＮ１０はゲートに加えてバックゲートとを有する。但し、本明細書等において、便宜上、一例として、ゲートを第１ゲート（フロントゲートと記載する場合がある）、バックゲートを第２ゲートと呼称して、区別するように記載する場合がある。また、本明細書等において、第１ゲートと第２ゲートは互いに入れ替えることができ、そのため、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。
　なお、図６Ｂでは、トランジスタＭＮ１乃至トランジスタＭＮ１０のそれぞれのバックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい（図６Ｂでは、トランジスタＭＮ１、トランジスタＭＮ３、トランジスタＭＮ５、トランジスタＭＮ６、トランジスタＭＮ８及びトランジスタＭＮ９が該当する）。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、そのトランジスタのバックゲートと外部回路とを電気的に接続するための配線を設けて、当該外部回路によってそのトランジスタのバックゲートに電位を与える構成としてもよい（図６Ｂでは、トランジスタＭＮ２、トランジスタＭＮ４、トランジスタＭＮ７及びトランジスタＭＮ１０が該当する）。
　また、図６Ａ及び図６Ｂにおいて、トランジスタＭＮ１乃至トランジスタＭＮ１０はｎチャネル型トランジスタとしているが、状況に応じて、トランジスタＭＮ１乃至トランジスタＭＮ１０はｐチャネル型トランジスタとしてもよい。
　なお、上記のトランジスタの記載については、図６Ａ及び図６Ｂだけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタに対しても同様に適用できる場合がある。
　トランジスタＭＮ１、トランジスタＭＮ３、トランジスタＭＮ５、トランジスタＭＮ６、トランジスタＭＮ８及びトランジスタＭＮ９のそれぞれにおいて、ゲートは、バックゲートに電気的に接続されている。また、トランジスタＭＮ２の第２ゲートは、配線ＢＧ１に電気的に接続されている。また、トランジスタＭＮ４の第２ゲートは、配線ＢＧ２に電気的に接続されている。また、トランジスタＭＮ７と、トランジスタＭＮ１０と、のそれぞれのゲートは、配線ＢＧ３に電気的に接続されている。
　配線ＢＧ１乃至配線ＢＧ３のそれぞれは、一例として、固定電位を与える配線として機能する。当該固定電位としては、例えば、低レベル電位、接地電位又は負電位とすることができる。なお、配線ＢＧ１乃至配線ＢＧ３のそれぞれは、互いに等しい固定電位を与えてもよいし、互いに異なる固定電位を与えてもよい。また、配線ＢＧ１乃至配線ＢＧ３から選ばれた２本以上のそれぞれが互いに等しい固定電位を与える配線である場合、選ばれた２本以上の配線は同一の配線としてもよい。また、配線ＢＧ１乃至配線ＢＧ３から選ばれた１本以上は、固定電位ではなく、可変電位を与える配線としてもよい。
　配線ＢＧ１乃至配線ＢＧ３がそれぞれ異なる配線であるとき、トランジスタＭＮ２と、トランジスタＭＮ４と、トランジスタＭＮ７及びトランジスタＭＮ１０と、のそれぞれのバックゲートには、異なる固定電位を与えることができる。つまり、トランジスタＭＮ２のしきい値電圧と、トランジスタＭＮ４のしきい値電圧と、トランジスタＭＮ７及びトランジスタＭＮ１０のそれぞれのしきい値電圧と、を独立に制御することができる。
　これにより、例えば、トランジスタＭＮ４のバックゲートに負電位を与えて、かつトランジスタＭＮ７及びトランジスタＭＮ１０のそれぞれのバックゲートに接地電位又は低レベル電位（当該負電位よりも高い電位）を与えることで、トランジスタＭＮ７及びトランジスタＭＮ１０のオフ電流の量をトランジスタＭＮ４のオフ電流の量よりも大きくすることができる。したがって、図３又は図４のシフトレジスタＳＲの複数の記憶回路ＲＥＳのそれぞれに、図６Ｂの記憶回路ＲＥＳＢを適用することによって、駆動回路ＳＤに備わるシフトレジスタの駆動速度を更に速めることができる。
＜＜記憶回路ＲＥＳの構成例３＞＞
　また、例えば、シフトレジスタＳＲに備えることができる記憶回路ＲＥＳの構成は、図９Ａに示す記憶回路ＲＥＳＰＭＳを適用してもよい。
　記憶回路ＲＥＳＰＭＳは、ｎチャネル型トランジスタを含む単極性回路である図６Ａの記憶回路ＲＥＳＡを、ｐチャネル型トランジスタを含む単極性回路に書き換えた回路構成となっている。
　記憶回路ＲＥＳＰＭＳは、図６Ａの記憶回路ＲＥＳＡと同様に、回路ＬＧＣと、回路ＯＰＣと、を有する。回路ＬＧＣは、一例として、トランジスタＭＰ１乃至トランジスタＭＰ４と、容量素子Ｃ５と、を有し、回路ＯＰＣは、一例として、トランジスタＭＰ５乃至トランジスタＭＰ１０と、容量素子Ｃ３と、容量素子Ｃ４と、を有する。なお、前述したとおり、トランジスタＭＰ１乃至トランジスタＭＰ１０のそれぞれは、ｐチャネル型トランジスタとする。
　トランジスタＭＰ１のゲートは、端子ＬＩを介して、端子ＩＴに電気的に接続され、トランジスタＭＰ１の第１端子は、配線ＶＳＥ１６に電気的に接続されている。また、トランジスタＭＰ３のゲートは、端子ＣＬＫ２に電気的に接続され、また、トランジスタＭＰ３の第１端子は、配線ＶＳＥ１７に電気的に接続されている。また、トランジスタＭＰ２のゲートは、トランジスタＭＰ３の第２端子と、トランジスタＭＰ４の第１端子と、容量素子Ｃ５の第１端子と、に電気的に接続され、トランジスタＭＰ２の第１端子は、トランジスタＭＰ１の第２端子に電気的に接続され、トランジスタＭＰ２の第２端子は、配線ＶＤＥ１６に電気的に接続されている。また、トランジスタＭＰ２の第１端子は、端子ＬＯ１を介して、トランジスタＭＰ５の第１端子と、トランジスタＭＰ８の第１端子と、に電気的に接続されている。トランジスタＭＰ２のゲートは、端子ＬＯ２を介して、トランジスタＭＰ７のゲートと、トランジスタＭＰ１０のゲートと、に電気的に接続されている。また、トランジスタＭＰ４のゲートは、端子ＬＩを介して、端子ＩＴに電気的に接続され、トランジスタＭＰ４の第２端子は、配線ＶＤＥ１８に電気的に接続されている。
　トランジスタＭＰ５のゲートは、配線ＶＳＥ５に電気的に接続され、トランジスタＭＰ５の第２端子は、トランジスタＭＰ６のゲートと、容量素子Ｃ３の第１端子と、に電気的に接続されている。トランジスタＭＰ６の第１端子は、端子ＣＬＫ１に電気的に接続され、トランジスタＭＰ６の第２端子は、トランジスタＭＰ７の第１端子と、容量素子Ｃ３の第２端子と、端子ＯＴと、に電気的に接続されている。トランジスタＭＰ７の第２端子は、配線ＶＤＥ１９に電気的に接続されている。
　トランジスタＭＰ８のゲートは、配線ＶＳＥ１９に電気的に接続され、トランジスタＭＰ８の第２端子は、トランジスタＭＰ９のゲートと、容量素子Ｃ４の第１端子と、に電気的に接続されている。トランジスタＭＰ９の第１端子は、端子ＰＷＣに電気的に接続され、トランジスタＭＰ９の第２端子は、トランジスタＭＰ１０の第１端子と、容量素子Ｃ４の第２端子と、端子ＧＴと、に電気的に接続されている。トランジスタＭＰ１０の第２端子は、配線ＶＤＥ２０に電気的に接続されている。
　配線ＶＤＥ１６乃至配線ＶＤＥ２０のそれぞれは、一例として、固定電位を与える配線として機能する。当該固定電位としては、例えば、高レベル電位とすることができる。なお、配線ＶＤＥ１６乃至配線ＶＤＥ２０のそれぞれは、互いに等しい固定電位を与えてもよいし、互いに異なる固定電位を与えてもよい。また、配線ＶＤＥ１６乃至配線ＶＤＥ２０のそれぞれから選ばれた二以上の配線は、互いに等しい固定電位を与え、且つ残りの配線は、当該定電位とは異なる電位を与えてもよい。また、配線ＶＤＥ１６乃至配線ＶＤＥ２０のそれぞれのうち、互いに等しい固定電位を与える二以上の配線は、同一の配線としてもよい。例えば、配線ＶＤＥ１６と配線ＶＤＥ１７とのそれぞれが互いに等しい固定電位を与える場合、配線ＶＤＥ１６と配線ＶＤＥ１７とは、同一の配線としてもよい。
　また、配線ＶＤＥ１６乃至配線ＶＤＥ２０のうちの一以上は、固定電位ではなく、可変電位を与える配線としてもよい。
　配線ＶＳＥ１６乃至配線ＶＳＥ１９のそれぞれは、一例として、固定電位を与える配線として機能する。当該固定電位としては、例えば、低レベル電位、接地電位又は負電位とすることができる。なお、配線ＶＳＥ１６乃至配線ＶＳＥ１９のそれぞれは、互いに等しい固定電位を与えてもよいし、互いに異なる固定電位を与えてもよい。また、配線ＶＳＥ１６乃至配線ＶＳＥ１９のそれぞれから選ばれた二以上の配線は、互いに等しい固定電位を与え、且つ残りの配線は、当該固定電位とは異なる電位を与えてもよい。また、配線ＶＳＥ１６乃至配線ＶＳＥ１９のそれぞれのうち、互いに等しい固定電位を与える二以上の配線は、同一の配線としてもよい。例えば、配線ＶＳＥ１６と配線ＶＳＥ１７とのそれぞれが互いに等しい定電位を与える場合、配線ＶＳＥ１と配線ＶＳＥ１７とは、同一の配線としてもよい。
　また、配線ＶＳＥ１６乃至配線ＶＳＥ１９のうちの一以上は、固定電位ではなく、可変電位を与える配線としてもよい。
　記憶回路ＲＥＳＰＭＳの動作については、図６Ａの記憶回路ＲＥＳＡの動作例の説明を参照することができる。なお、記憶回路ＲＥＳＰＭＳにおける回路ＬＧＣは、ｐチャネル型トランジスタを有する単極性回路であるため、記憶回路ＲＥＳＰＭＳにおいて扱われる信号、電位などの論理は、ｎチャネル型トランジスタを有する単極性回路である図６Ａの記憶回路ＲＥＳＡにおいて扱われる信号、電位などの論理が反転されたものになることに注意する。
　なお、図９Ａの記憶回路ＲＥＳＰＭＳにおいて、トランジスタＭＰ１乃至トランジスタＭＰ１０のそれぞれに、実施の形態１で説明したトランジスタＭＴＣＫを適用することにより、高い電圧に対して耐性の高い記憶回路ＲＥＳＰＭＳを構成することができる。また、図９Ａの記憶回路ＲＥＳＰＭＳにおいて、トランジスタＭＰ１乃至トランジスタＭＰ１０のそれぞれに、実施の形態１で説明したトランジスタＭＴＨＮを適用することにより、記憶回路ＲＥＳＰＭＳの動作速度を速くすることができ、結果として表示装置ＤＳＰのフレーム周波数を高くすることができる。
＜＜記憶回路ＲＥＳの構成例４＞＞
　また、例えば、シフトレジスタＳＲに備えることができる記憶回路ＲＥＳの構成は、図９Ｂに示す記憶回路ＲＥＳＣＭＳを適用してもよい。
　記憶回路ＲＥＳＣＭＳは、ｎチャネル型トランジスタを含む単極性回路である図６Ａの記憶回路ＲＥＳＡを、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを含むＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）回路に書き換えた回路構成となっている。
　記憶回路ＲＥＳＣＭＳは、図６Ａの記憶回路ＲＥＳＡと同様に、回路ＬＧＣと、回路ＯＰＣと、を有する。回路ＬＧＣは、一例として、トランジスタＭＰ１と、トランジスタＭＮ２と、トランジスタＭＰ３と、トランジスタＭＮ４と、容量素子Ｃ５と、インバータＩＮＶ１０と、を有し、回路ＯＰＣは、一例として、トランジスタＭＰ６と、トランジスタＭＮ７と、トランジスタＭＰ９と、トランジスタＭＰ１０と、を有する。なお、トランジスタＭＰ１、トランジスタＭＰ３、トランジスタＭＰ６及びトランジスタＭＰ９は、ｐチャネル型トランジスタとし、トランジスタＭＮ２、トランジスタＭＮ４、トランジスタＭＮ７及びトランジスタＭＮ１０は、ｎチャネル型トランジスタとする。
　また、インバータＩＮＶ１０は、ｎチャネル型トランジスタ及びｐチャネル型トランジスタの一方を含む単極性回路としてもよいし、双方を含むＣＭＯＳ回路としてもよい。
　トランジスタＭＰ１のゲートは、インバータＩＮＶ１０の出力端子に電気的に接続されている。また、インバータＩＮＶ１０の入力端子は、端子ＬＩを介して、端子ＩＴに電気的に接続されている。また、トランジスタＭＰ１の第１端子は、配線ＶＤＥ１に電気的に接続されている。また、トランジスタＭＰ３のゲートは、端子ＣＬＫ２に電気的に接続され、また、トランジスタＭＰ３の第１端子は、配線ＶＤＥ２に電気的に接続されている。また、トランジスタＭＮ２のゲートは、トランジスタＭＰ３の第２端子と、トランジスタＭＮ４の第１端子と、容量素子Ｃ５の第１端子と、に電気的に接続され、トランジスタＭＮ２の第１端子は、トランジスタＭＮ１の第２端子に電気的に接続され、トランジスタＭＮ２の第２端子は、配線ＶＳＥ１に電気的に接続されている。また、トランジスタＭＮ２の第１端子は、端子ＬＯ１を介して、トランジスタＭＰ６のゲートと、トランジスタＭＰ９のゲートと、に電気的に接続されている。トランジスタＭＮ２のゲートは、端子ＬＯ２を介して、トランジスタＭＮ７のゲートと、トランジスタＭＮ１０のゲートと、に電気的に接続されている。また、トランジスタＭＮ４のゲートは、端子ＬＩを介して、端子ＩＴに電気的に接続され、トランジスタＭＮ４の第２端子は、配線ＶＳＥ３に電気的に接続されている。
　トランジスタＭＰ６の第１端子は、端子ＣＬＫ１に電気的に接続され、トランジスタＭＰ６の第２端子は、トランジスタＭＮ７の第１端子と、端子ＯＴと、に電気的に接続されている。トランジスタＭＮ７の第２端子は、配線ＶＳＥ４に電気的に接続されている。
　トランジスタＭＰ９の第１端子は、端子ＰＷＣに電気的に接続され、トランジスタＭＰ９の第２端子は、トランジスタＭＮ１０の第１端子と、端子ＧＴと、に電気的に接続されている。トランジスタＭＮ１０の第２端子は、配線ＶＳＥ５に電気的に接続されている。
　なお、配線ＶＤＥ１、配線ＶＤＥ２及び配線ＶＳＥ１乃至配線ＶＳＥ５については、図６Ａに示した配線ＶＤＥ１、配線ＶＤＥ２及び配線ＶＳＥ１乃至配線ＶＳＥ５の説明を参照することができる。
　記憶回路ＲＥＳＣＭＳの動作については、図６Ａの記憶回路ＲＥＳＡの動作例の説明を参照することができる。なお、記憶回路ＲＥＳＰＭＳにおいて、端子ＣＬＫ２は、ｐチャネル型トランジスタであるトランジスタＭＰ３のゲートに電気的に接続されているため、記憶回路ＲＥＳＣＭＳにおいてトランジスタＭＰ３のゲートに入力される信号の論理は、図６Ａの記憶回路ＲＥＳＡにおいてｎチャネル型トランジスタであるトランジスタＭＮ３のゲートに入力される信号の論理が反転されたものになることに注意する。
　なお、図９Ｂの記憶回路ＲＥＳＣＭＳにおいて、トランジスタＭＰ１と、トランジスタＭＮ２と、トランジスタＭＰ３と、トランジスタＭＮ４と、トランジスタＭＰ６と、トランジスタＭＮ７と、トランジスタＭＰ９と、トランジスタＭＰ１０と、インバータＩＮＶ１０に含まれるトランジスタと、のそれぞれに、実施の形態１で説明したトランジスタＭＴＣＫを適用することにより、高い電圧に対して耐性の高い記憶回路ＲＥＳＣＭＳを構成することができる。また、図９Ｂの記憶回路ＲＥＳＣＭＳにおいて、上記に羅列したトランジスタのそれぞれに、実施の形態１で説明したトランジスタＭＴＨＮを適用することにより、記憶回路ＲＥＳＣＭＳの動作速度を速くすることができ、結果として表示装置ＤＳＰのフレーム周波数を高くすることができる。
＜＜記憶回路ＲＥＳの構成例５＞＞
　また、例えば、シフトレジスタＳＲに備えることができる記憶回路ＲＥＳの構成は、図１０に示す記憶回路ＲＥＳＣを適用してもよい。
　記憶回路ＲＥＳＣは、図３又は図４の記憶回路ＲＥＳの第１入力端子として機能する端子ＩＴＡ及び端子ＩＴＢと、図３又は図４の記憶回路ＲＥＳの第１の出力端子として機能する端子ＯＴＡ及び端子ＯＴＢと、を有する。つまり、記憶回路ＲＥＳＣは、２つの第１の入力端子と、２つの第１の出力端子と、を有する点で、記憶回路ＲＥＳＡと異なっている。
　また、前段の記憶回路ＲＥＳＣの端子ＯＴＡは、後段の記憶回路ＲＥＳＣの端子ＩＴＡに電気的に接続され、前段の記憶回路ＲＥＳＣの端子ＯＴＢは、後段の記憶回路ＲＥＳＣの端子ＩＴＢに電気的に接続されている。
　また、記憶回路ＲＥＳＣは、端子ＣＬＫ３と、端子ＣＬＫ４と、を有する。端子ＣＬＫ３及び端子ＣＬＫ４は、図３又は図４の記憶回路ＲＥＳの第２の入力端子に相当する端子である。このため、図３又は図４に示す配線ＣＬＳは２本以上とすることができる。
　特に、端子ＣＬＫ３又は端子ＣＬＫ４に電気的に接続される配線ＣＬＳの１本と、端子ＰＷＣに電気的に接続される配線ＣＬＳの１本と、は、パルス電位を与える配線として機能する。なお、端子ＣＬＫ３及び端子ＣＬＫ４のそれぞれに与えられる当該パルス電位のパルス幅は、互いに異なっていてもよい。
　また、記憶回路ＲＥＳＣは、記憶回路ＲＥＳＡと同様に、端子ＧＴを有する。端子ＧＴは、図３又は図４の記憶回路ＲＥＳの第２の出力端子に相当する端子である。
　記憶回路ＲＥＳＣは、一例として、トランジスタＭＮ５１乃至トランジスタＭＮ５９と、容量素子Ｃ６乃至容量素子Ｃ８と、を有する。また、図１０に示すとおり、記憶回路ＲＥＳＣは、ｐチャネル型トランジスタを含まず、かつｎチャネル型トランジスタを含む単極性回路となっている。
　また、図１０の記憶回路ＲＥＳＣでは、トランジスタＭＮ５１乃至トランジスタＭＮ５９は、シングルゲート構造としているが、チャネルの上下にゲートを有するマルチゲート構造のトランジスタとしてもよい。
　なお、表示装置ＤＳＰの画素アレイＰＸＡに動画を滑らかに表示させる場合、表示装置ＤＳＰのフレーム周波数を高くすることが好ましい。このため、当該フレーム周波数を高くするために、駆動回路ＳＤに含まれているシフトレジスタＳＲには、駆動周波数が高いトランジスタを用いることが好ましい。つまり、トランジスタＭＮ５１乃至トランジスタＭＮ５９には、上記実施の形態１で説明したトランジスタＭＴＨＮを用いることが好ましい。
　容量素子Ｃ６の第１端子は、トランジスタＭＮ５２の第１端子と、端子ＣＬＫ４に電気的に接続され、容量素子Ｃ６の第２端子は、トランジスタＭＮ５１の第１端子と、トランジスタＭＮ５２のゲートと、トランジスタＭＮ５３の第１端子と、に電気的に接続されている。トランジスタＭＮ５１の第２端子は、配線ＶＳＥ６に電気的に接続され、トランジスタＭＮ５１のゲートは、端子ＩＴＢに電気的に接続されている。トランジスタＭＮ５３の第２端子は、配線ＶＳＥ７に電気的に接続され、トランジスタＭＮ５３のゲートは、端子ＣＬＫ３に電気的に接続されている。トランジスタＭＮ５２の第２端子は、トランジスタＭＮ５６のゲートと、トランジスタＭＮ５７の第１端子と、トランジスタＭＮ５９のゲートと、容量素子Ｃ８の第１端子と、に電気的に接続されている。トランジスタＭＮ５７の第２端子は、配線ＶＳＥ９に電気的に接続されている。容量素子Ｃ８の第２端子は、配線ＶＳＥ１０に電気的に接続されている。
　トランジスタＭＮ５４の第１端子は、配線ＶＤＥ６に電気的に接続され、トランジスタＭＮ５４の第２端子は、トランジスタＭＮ５５の第１端子と、トランジスタＭＮ５７のゲートと、トランジスタＭＮ５６の第１端子と、端子ＯＴＢと、に電気的に接続されている。トランジスタＭＮ５６の第２端子は、配線ＶＳＥ８に電気的に接続されている。トランジスタＭＮ５５の第２端子は、トランジスタＭＮ５８のゲートと、容量素子Ｃ７の第１端子と、に電気的に接続され、トランジスタＭＮ５５のゲートは、配線ＶＤＥ７に電気的に接続されている。トランジスタＭＮ５８の第１端子は、端子ＣＬＫ４に電気的に接続され、トランジスタＭＮ５８の第２端子は、容量素子Ｃ７の第２端子と、トランジスタＭＮ５９の第１端子と、端子ＯＴＡと、端子ＧＴと、に電気的に接続され、トランジスタＭＮ５９の第２端子は、配線ＶＳＥ１１に電気的に接続されている。
　配線ＶＤＥ６及び配線ＶＤＥ７のそれぞれは、一例として、固定電位を与える配線として機能する。当該固定電位としては、例えば、高レベル電位とすることができる。なお、配線ＶＤＥ６及び配線ＶＤＥ７のそれぞれは、互いに等しい固定電位を与えてもよいし、互いに異なる固定電位を与えてもよい。また、配線ＶＤＥ６及び配線ＶＤＥ７が、互いに等しい固定電位を与える場合、配線ＶＤＥ６及び配線ＶＤＥ７は、同一の配線としてもよい。
　また、配線ＶＤＥ６及び配線ＶＤＥ７の一方又は双方は、固定電位ではなく、可変電位を与える配線としてもよい。
　配線ＶＳＥ６乃至配線ＶＳＥ１１のそれぞれは、一例として、固定電位を与える配線として機能する。当該固定電位としては、例えば、低レベル電位、接地電位又は負電位とすることができる。なお、配線ＶＳＥ６乃至配線ＶＳＥ１１のそれぞれは、互いに等しい固定電位を与えてもよいし、互いに異なる固定電位を与えてもよい。また、配線ＶＳＥ６乃至配線ＶＳＥ１１のそれぞれから選ばれた二以上の配線は、互いに等しい固定電位を与え、且つ残りの配線は、当該固定電位とは異なる電位を与えてもよい。また、配線ＶＳＥ６乃至配線ＶＳＥ１１のそれぞれのうち、互いに等しい固定電位を与える二以上の配線は、同一の配線としてもよい。例えば、配線ＶＳＥ６と配線ＶＳＥ７とのそれぞれが互いに等しい固定電位を与える場合、配線ＶＳＥ６と配線ＶＳＥ７とは、同一の配線としてもよい。
　また、配線ＶＳＥ６乃至配線ＶＳＥ１１のうちの一以上は、固定電位ではなく、可変電位を与える配線としてもよい。
　表示装置ＤＳＰの画素アレイＰＸＡに動画を滑らかに表示させる場合、表示装置ＤＳＰのフレーム周波数を高くするために、駆動回路ＳＤに含まれているシフトレジスタＳＲには、駆動周波数が高いトランジスタを用いることが好ましい。このため、トランジスタＭＮ５１乃至トランジスタＭＮ５９には、上記実施の形態１で説明したトランジスタＭＴＨＮを用いることが好ましい。
＜＜記憶回路ＲＥＳの構成例６＞＞
　本発明の一態様の半導体装置は、記憶回路ＲＥＳの一部を低い電源電圧で駆動し、記憶回路ＲＥＳの残りの一部を高い電源電圧で駆動する構成とすることができる。具体的には、例えば、図３の駆動回路ＳＤ１において、シフトレジスタＳＲに供給する電源電圧を低くして、シフトレジスタＳＲを駆動する場合を考える。なお、電源電圧とは、例えば、図６Ａにおける配線ＶＤＥ１乃至配線ＶＤＥ４が与える高レベル電位と、及び配線ＶＳＥ１乃至配線ＶＳＥ５が与える低レベル電位と、の電位差とすることができる。また、電源電圧とは、例えば、図６Ａにおける端子ＣＬＫ１、端子ＣＬＫ２及び端子ＰＷＣが与えるクロック信号の電圧振幅とすることができる。また、電源電圧とは、例えば、シフトレジスタＳＲに入力されるスタートパルス信号の高電位と低電位との電位差とすることができる。
　シフトレジスタＳＲに供給する電源電圧を低くすることによって、シフトレジスタの消費電力を低減することができる。
　なお、シフトレジスタＳＲに供給する電源電圧を低くすることにより、シフトレジスタＳＲに備わる記憶回路ＲＥＳの第１の出力端子及び第２の出力端子から出力される電圧も低くなる。なお、シフトレジスタＳＲの第１の出力端子及び第２の出力端子から出力される電圧とは、その端子から出力されうる高レベル電位と低レベル電位との電位差とすることができる。
　具体的には、例えば、図６Ａの記憶回路ＲＥＳＡの場合では、端子ＯＴ（図３又は図４の記憶回路ＲＥＳの第１の出力端子に相当）からは、端子ＣＬＫ１のクロック信号に応じた電位（高レベル電位又は低レベル電位）、又は配線ＶＳＥ４が与える低レベル電位が出力され、端子ＧＴ（図３又は図４の記憶回路ＲＥＳの第２の出力端子に相当）からは、端子ＰＷＣのクロック信号に応じた電位（高レベル電位又は低レベル電位）、又は配線ＶＳＥ５が与える低レベル電位が出力される。
　シフトレジスタＳＲに備わる記憶回路ＲＥＳの第２の出力端子から出力される信号の電圧（信号の高電位と低電位との電位差）が低くなることで、図３の保持回路ＬＴＣ１に含まれる複数の第１のラッチ回路ＬＡのイネーブル入力端子には、その低い電圧が入力される。第１のラッチ回路ＬＡにおいて、イネーブル入力端子に入力される信号の電圧が低くなることで、配線ＶＩＳから複数の第１のラッチ回路ＬＡのうちの１個以上に送信される画像信号の取り込みがうまくいかないことがある。
　本発明の一態様の半導体装置は、記憶回路ＲＥＳの一部を低い電源電圧で駆動し、記憶回路ＲＥＳの残りの一部を高い電源電圧で駆動することによって、記憶回路ＲＥＳの第１の出力端子から出力される電圧を低くし、記憶回路ＲＥＳの第２の出力端子から出力される電圧を高くすることができる、記憶回路ＲＥＳ、又は記憶回路ＲＥＳを含むシフトレジスタＳＲである。具体的には、本発明の一態様の半導体装置は、図３又は図４において、前段の記憶回路ＲＥＳから後段の記憶回路ＲＥＳへ送信される信号を低電圧（例えば、高レベル電位と低レベル電位との電位差）とし、記憶回路ＲＥＳから第１のラッチ回路ＬＡのイネーブル入力端子へ送信される信号を高電圧（例えば、高レベル電位よりも高い電位と、低レベル電位との電位差）とした、記憶回路ＲＥＳ、又は記憶回路ＲＥＳを含むシフトレジスタＳＲである。以下に、当該半導体装置の構成例について説明する。
　図１１Ａに示す記憶回路ＲＥＳＤ１は、図３又は図４のシフトレジスタＳＲに含まれる複数の記憶回路ＲＥＳに適用できる、記憶回路の回路構成の一例を示している。
　図１１Ａに示す記憶回路ＲＥＳＤ１は、回路ＬＧＣと、回路ＯＰＣと、を有する。なお、記憶回路ＲＥＳＤ１が有する回路ＯＰＣは、図６Ａ及び図６Ｂに示す回路ＯＰＣとは構成が異なっている。
　図１１Ａの記憶回路ＲＥＳＤ１において、回路ＯＰＣは、トランジスタＭＮＣ１と、トランジスタＭＮＣ２と、トランジスタＭＮＨ１と、トランジスタＭＮＨ２と、を有する。
　また、回路ＬＧＣは、端子ＬＩと、端子ＬＯ１乃至端子ＬＯ４と、を有する。
　トランジスタＭＮＣ１の第１端子は、端子ＰＷＣに電気的に接続され、トランジスタＭＮＣ１の第２端子は、トランジスタＭＮＣ２の第１端子と、端子ＧＴと、に電気的に接続され、トランジスタＭＮＣ１のゲートは、端子ＬＯ１に電気的に接続されている。また、トランジスタＭＮＣ２の第２端子は、配線ＶＳＥ２２に電気的に接続され、トランジスタＭＮＣ２のゲートは、端子ＬＯ２に電気的に接続されている。トランジスタＭＮＨ１の第１端子は、端子ＣＬＫ５に電気的に接続され、トランジスタＭＮＨ１の第２端子は、トランジスタＭＮＨ２の第１端子と、端子ＯＴと、に電気的に接続され、トランジスタＭＮＨ１のゲートは、端子ＬＯ３に電気的に接続されている。また、トランジスタＭＮＨ２の第２端子は、配線ＶＳＥ２１に電気的に接続され、トランジスタＭＮＨ２のゲートは、端子ＬＯ４に電気的に接続されている。
　図１１Ａの記憶回路ＲＥＳＤ１の回路ＬＧＣは、図６Ａの記憶回路ＲＥＳＡの回路ＬＧＣと同様に、端子ＣＬＫ２に低レベル電位が入力され、端子ＩＴに高レベル電位が入力されているとき、理想的には、端子ＬＯ１から高レベル電位を出力し、端子ＬＯ２から低レベル電位を出力する機能を有する。また、端子ＣＬＫ２に高レベル電位が入力され、端子ＩＴに低レベル電位が入力されているとき、図１１Ａの回路ＬＧＣは、理想的には、端子ＬＯ１から低レベル電位を出力し、端子ＬＯ２から高レベル電位を出力する機能を有する。また、端子ＣＬＫ２に低レベル電位が入力され、端子ＩＴに低レベル電位が入力されているとき、図１１Ａの回路ＬＧＣは、端子ＬＯ１の電位を維持し、端子ＬＯ２の電位を維持する機能を有する。
　また、図１１Ａの回路ＬＧＣは、端子ＣＬＫ２に低レベル電位が入力され、端子ＩＴに高レベル電位が入力されているとき、回路ＬＧＣは、理想的には、端子ＬＯ３からも高レベル電位を出力し、端子ＬＯ４からも低レベル電位を出力する機能を有してもよい。また、端子ＣＬＫ２に高レベル電位が入力され、端子ＩＴに低レベル電位が入力されているとき、図１１Ａの回路ＬＧＣは、理想的には、端子ＬＯ３から低レベル電位を出力し、端子ＬＯ４から高レベル電位を出力する機能を有してもよい。また、端子ＣＬＫ２に低レベル電位が入力され、端子ＩＴに低レベル電位が入力されているとき、図１１Ａの回路ＬＧＣは、端子ＬＯ３の電位を維持し、端子ＬＯ４の電位を維持する機能を有してもよい。このため、端子ＬＯ１と端子ＬＯ３は電気的に接続され、端子ＬＯ２と端子ＬＯ４は電気的に接続されていてもよい。
　また、図１１Ａの記憶回路ＲＥＳＤ１の回路ＬＧＣは、図６Ａの記憶回路ＲＥＳＡの回路ＬＧＣと同様の構成とすることができる。例えば、図６Ａの記憶回路ＲＥＳＡの回路ＬＧＣにおいて、トランジスタＭＮ１の第２端子及びトランジスタＭＮ２の第１端子に電気的に接続されるように、端子ＬＯ３を設ければ良く、トランジスタＭＮ２のゲート、トランジスタＭＮ３の第２端子、トランジスタＭＮ４の第１端子、及び容量素子Ｃ５の第１端子に電気的に接続されるように、端子ＬＯ４を設ければ良い。
　端子ＣＬＫ２及び端子ＰＷＣのそれぞれは、一例として、図６Ａの記憶回路ＲＥＳＡの端子ＣＬＫ２及び端子ＰＷＣと同様に、図３の記憶回路ＲＥＳの第２の入力端子に相当する端子である。また、端子ＣＬＫ５も、図３の記憶回路ＲＥＳの第２の入力端子に相当する端子である。そのため、図３に示す配線ＣＬＳは３本以上とすることができる。
　端子ＯＴは、一例として、図６Ａの記憶回路ＲＥＳＡの端子ＯＴと同様に、図３の記憶回路ＲＥＳの第１の出力端子に相当する端子である。端子ＧＴは、一例として、図６Ａの記憶回路ＲＥＳＡの端子ＧＴと同様に、図３の記憶回路ＲＥＳの第２の出力端子に相当する端子である。
　配線ＶＳＥ２１及び配線ＶＳＥ２２のそれぞれは、一例として、固定電位を与える配線として機能する。当該固定電位としては、例えば、低レベル電位とすることができる。なお、配線ＶＳＥ２１及び配線ＶＳＥ２２のそれぞれには、互いに等しい固定電位が与えられてもよいし、互いに異なる固定電位が与えられてもよい。なお、配線ＶＳＥ２１と配線ＶＳＥ２２とのそれぞれに互いに等しい固定電位が与えられている場合、配線ＶＳＥ１と配線ＶＳＥ２とは、同一の配線としてもよい。
　ここで、図１１Ａに示す記憶回路ＲＥＳＤ１の動作方法について考える。
　記憶回路ＲＥＳＤ１の端子ＩＴには、配線ＳＰからのスタートパルス信号、又は前段の記憶回路ＲＥＳＤ１の端子ＯＴからの信号が入力される。なお、これらの信号の高電位側を高レベル電位ＶＨとし、低電位側を低レベル電位ＶＬとする。また、このときのこれらの信号の電圧振幅をＶＨ−ＶＬとする。
　また、記憶回路ＲＥＳＤ１の端子ＣＬＫ２及び端子ＣＬＫ５には、それぞれクロック信号が入力される。なお、それぞれのクロック信号の高電位側を高レベル電位ＶＨとし、低電位側を低レベル電位ＶＬとする。つまり、当該クロック信号の高電位側と低電位側との電位差は、ＶＨ−ＶＬとなる。
　また、配線ＶＳＥ２１及び配線ＶＳＥ２２は、記憶回路ＲＥＳＤ１に低レベル電位ＶＬを与える配線として機能するものとする。
　記憶回路ＲＥＳＤ１の端子ＰＷＣには、クロック信号が与えられる。なお、端子ＰＷＣに与えられるクロック信号の高電位側と低電位側との電位差は、端子ＣＬＫ２及び端子ＣＬＫ５に与えられるクロック信号の高電位側と低電位側との電位差ＶＨ−ＶＬよりも高いものとする。
　例えば、端子ＰＷＣに与えられるクロック信号の高電位側をＶＨよりも高いＶＥＸＨとし、低電位側をＶＬとして、当該クロック信号の高電位側と低電位側との電位差をＶＥＸＨ−ＶＬとしてもよい。なお、以降は、端子ＰＷＣに与えられるクロック信号の高電位側をＶＥＸＨとし、低電位側をＶＬとして説明する。
　上記より、回路ＬＧＣにおいて、端子ＬＯ１から高レベル電位ＶＨが出力され、端子ＬＯ２から低レベル電位ＶＬが出力されている間において、端子ＰＷＣにクロック信号の高電位側のＶＥＸＨが入力されたとき、記憶回路ＲＥＳＤ１の端子ＧＴからは、ＶＥＸＨからトランジスタＭＮＣ１のしきい値電圧を引いた電位が出力される。また、その後に、端子ＰＷＣにクロック信号の高電位側のＶＥＸＨが低電位側のＶＬに遷移したとき、記憶回路ＲＥＳＤ１の端子ＧＴからは、ＶＬが出力される。
　また、回路ＬＧＣにおいて、端子ＬＯ１から低レベル電位ＶＬが出力され、端子ＬＯ２から高レベル電位ＶＨが出力されている間では、トランジスタＭＮＣ１がオフ状態となり、トランジスタＭＮＣ２がオン状態となる。このため、記憶回路ＲＥＳＤ１の端子ＧＴからは、ＶＬが出力される。
　上記のとおり、記憶回路ＲＥＳＤ１の端子ＧＴからは、ＶＨよりも高いＶＥＸＨが出力される場合があるため、トランジスタＭＮＣ１及びトランジスタＭＮＣ２は、電圧に対して耐性が高いトランジスタを用いることが好ましい。つまり、トランジスタＭＮＣ１及びトランジスタＭＮＣ２には、実施の形態１で説明した、ゲート絶縁膜が厚いトランジスタＭＴＣＫを適用することが好ましい。
　また、回路ＬＧＣにおいて、端子ＬＯ３から高レベル電位ＶＨが出力され、端子ＬＯ４から低レベル電位ＶＬが出力されている間において、端子ＣＬＫ５にクロック信号の高電位側のＶＨが入力されたとき、記憶回路ＲＥＳＤ１の端子ＯＴからは、ＶＨからトランジスタＭＮＨ１のしきい値電圧を引いた電位が出力される。なお、その後に、端子ＣＬＫ５にクロック信号の高電位側のＶＨが低電位側のＶＬに遷移したとき、記憶回路ＲＥＳＤ１の端子ＯＴからは、ＶＬが出力される。
　また、回路ＬＧＣにおいて、端子ＬＯ３から低レベル電位ＶＬが出力され、端子ＬＯ４から高レベル電位ＶＨが出力されている間では、トランジスタＭＮＨ１がオフ状態となり、トランジスタＭＮＨ２がオン状態となる。このため、記憶回路ＲＥＳＤ１の端子ＯＴからは、ＶＬが出力される。
　上記のとおり、記憶回路ＲＥＳＤ１の端子ＯＴからは、高レベル電位としてＶＨが出力される場合がある。ＶＨはＶＥＸＨよりも低い電位であるため、トランジスタＭＮＨ１及びトランジスタＭＮＨ２には、トランジスタＭＴＣＫと比較して、電圧に対して耐性が低いトランジスタを用いることができる。また、記憶回路ＲＥＳＤ１が含まれるシフトレジスタＳＲは、駆動速度が速いことが好ましいため、トランジスタＭＮＨ１及びトランジスタＭＮＨ２には、駆動周波数が高いトランジスタを用いることが好ましい。つまり、トランジスタＭＮＨ１及びトランジスタＭＮＨ２には、実施の形態１で説明した、ゲート絶縁膜が薄いトランジスタＭＴＨＮを適用することが好ましい。
　また、記憶回路ＲＥＳＤ１の回路ＬＧＣに含まれるトランジスタにも実施の形態１で説明した、ゲート絶縁膜が薄いトランジスタＭＴＨＮを適用してもよい。これにより、回路ＬＧＣの動作速度を速めることができる。
　図１１Ａの記憶回路ＲＥＳＤ１の回路構成によって、トランジスタＭＮＣ１及びトランジスタＭＮＣ２に、実施の形態１で説明したトランジスタＭＴＣＫを適用することにより、記憶回路ＲＥＳＤ１の端子ＧＴから、高レベル電位ＶＨよりも高いＶＥＸＨを出力することが可能となる。また、回路ＬＧＣに含まれているトランジスタと、トランジスタＭＮＨ１と、トランジスタＭＮＨ２と、に、実施の形態１で説明したトランジスタＭＴＨＮを適用することにより、回路ＬＧＣの動作速度を速くし、トランジスタＭＮＨ１及びトランジスタＭＮＨ２の駆動周波数を高くすることができる。
　図１１Ａの記憶回路ＲＥＳＤ１を、図３のシフトレジスタＳＲに備わる記憶回路ＲＥＳに適用することにより、記憶回路ＲＥＳの第２の出力端子から出力される信号の高電位側をＶＨよりも高いＶＥＸＨにすることができる。これにより、図３の保持回路ＬＴＣ１に含まれる複数の第１のラッチ回路ＬＡのイネーブル入力端子には、ＶＥＸＨが入力される。つまり、イネーブル入力端子には、ＶＨ−ＶＬよりも高い信号の電圧（信号の高電位と低電位との電位差）ＶＥＸＨ−ＶＬが入力されるため、第１のラッチ回路は、配線ＶＩＳから送信される画像信号の取り込みが容易となる。
　なお、本発明の一態様の半導体装置に係る、記憶回路ＲＥＳの構成は、図１１Ａの記憶回路ＲＥＳＤ１に限定されない。本発明の一態様の半導体装置に係る、記憶回路ＲＥＳの構成は、図１１Ａの記憶回路ＲＥＳＤ１を、状況に応じて、変更した構成としてもよい。
＜＜記憶回路ＲＥＳの構成例７＞＞
　図１１Ｂに示す記憶回路ＲＥＳＤ２は、図１１Ａの記憶回路ＲＥＳＤ１の変更例であって、トランジスタＭＮＨ１及びトランジスタＭＮＨ２を設けていない点と、端子ＯＴが端子ＧＴに電気的に接続されている点と、で記憶回路ＲＥＳＤ１と異なっている。
　図１１Ｂの記憶回路ＲＥＳＤ２において、回路ＯＰＣは、トランジスタＭＮＣ１と、トランジスタＭＮＣ２と、を有する。
　また、回路ＬＧＣは、端子ＬＩと、端子ＬＯ１と、端子ＬＯ２と、を有する。
　トランジスタＭＮＣ１の第１端子は、端子ＰＷＣに電気的に接続され、トランジスタＭＮＣ１の第２端子は、トランジスタＭＮＣ２の第１端子と、端子ＧＴと、端子ＯＴと、に電気的に接続され、トランジスタＭＮＣ１のゲートは、端子ＬＯ１に電気的に接続されている。また、トランジスタＭＮＣ２の第２端子は、配線ＶＳＥ２２に電気的に接続され、トランジスタＭＮＣ２のゲートは、端子ＬＯ２に電気的に接続されている。
　図１１Ｂの記憶回路ＲＥＳＤ２の回路ＬＧＣは、図６Ａの記憶回路ＲＥＳＡの回路ＬＧＣと同様に、端子ＣＬＫ２に低レベル電位が入力され、端子ＩＴに高レベル電位が入力されているとき、理想的には、端子ＬＯ１から高レベル電位を出力し、端子ＬＯ２から低レベル電位を出力する機能を有する。また、端子ＣＬＫ２に高レベル電位が入力され、端子ＩＴに低レベル電位が入力されているとき、図１１Ａの回路ＬＧＣは、理想的には、端子ＬＯ１から低レベル電位を出力し、端子ＬＯ２から高レベル電位を出力する機能を有する。また、端子ＣＬＫ２に低レベル電位が入力され、端子ＩＴに低レベル電位が入力されているとき、図１１Ａの回路ＬＧＣは、端子ＬＯ１の電位を維持し、端子ＬＯ２の電位を維持する機能を有する。
　また、図１１Ｂの記憶回路ＲＥＳＤ２において、端子ＰＷＣは、図１１Ａの記憶回路ＲＥＳＤ１と同様に、高電位側と低電位側との電位差がＶＥＸＨ−ＶＬとなるクロック信号が与えられるものとする。また、配線ＶＳＥ２２は、記憶回路ＲＥＳＤ２に低レベル電位ＶＬを与える配線として機能するものとする。
　上記より、図１１Ｂの記憶回路ＲＥＳＤ２は、図１１Ａの記憶回路ＲＥＳＤ１と同様に、端子ＧＴから出力される信号の高電位側はＶＥＸＨとなり、低電位側はＶＬとなる。更に、端子ＯＴから出力される信号の高電位側もＶＥＸＨとなり、低電位側はＶＬとなる。
　図１１Ｂの記憶回路ＲＥＳＤ２を図３の記憶回路ＲＥＳに適用することにより、記憶回路ＲＥＳの第２の出力端子だけでなく第１の出力端子からも出力される信号の高電位側をＶＨよりも高いＶＥＸＨにすることができる。つまり、記憶回路ＲＥＳの第１の出力端子に電気的に接続されている、次段の記憶回路の第１の入力端子にも、高電位側をＶＥＸＨとし、低電位側をＶＬとした信号を送信することができる。
＜＜記憶回路ＲＥＳの構成例８＞＞
　図１２Ａに示す記憶回路ＲＥＳＤ３は、図１１Ａの記憶回路ＲＥＳＤ１の変更例であって、新たにトランジスタＭＮＣ３、トランジスタＭＮＨ３、容量素子ＣＰＷ、及び容量素子ＣＣＬと、が設けられている点と、回路ＬＧＣに端子ＬＯ３及び端子ＬＯ４が設けられていない点と、で記憶回路ＲＥＳＤ１と異なっている。
　図１２Ａの記憶回路ＲＥＳＤ３において、回路ＯＰＣは、トランジスタＭＮＣ１と、トランジスタＭＮＣ２と、トランジスタＭＮＣ３と、トランジスタＭＮＨ１と、トランジスタＭＮＨ２と、トランジスタＭＮＨ３と、容量素子ＣＰＷと、容量素子ＣＣＬと、を有する。
　トランジスタＭＮＣ３の第１端子は、トランジスタＭＮＨ３の第１端子と、端子ＬＯ１と、に電気的に接続されている。トランジスタＭＮＣ２のゲートは、トランジスタＭＮＨ２のゲートと、端子ＬＯ２と、に電気的に接続されている。トランジスタＭＮＣ３の第２端子は、トランジスタＭＮＣ１のゲートと、容量素子ＣＰＷの第１端子と、に電気的に接続され、トランジスタＭＮＣ３のゲートは、配線ＶＤＥ１２に電気的に接続されている。トランジスタＭＮＣ１の第１端子は、端子ＰＷＣに電気的に接続され、トランジスタＭＮＣ１の第２端子は、トランジスタＭＮＣ２の第１端子と、容量素子ＣＰＷの第２端子と、端子ＧＴと、に電気的に接続されている。トランジスタＭＮＣ２の第２端子は、配線ＶＳＥ２２に電気的に接続されている。トランジスタＭＮＨ３の第２端子は、トランジスタＭＮＨ１のゲートと、容量素子ＣＣＬの第１端子と、に電気的に接続され、トランジスタＭＮＨ３のゲートは、配線ＶＤＥ１１に電気的に接続されている。トランジスタＭＮＨ１の第１端子は、端子ＣＬＫ５に電気的に接続され、トランジスタＭＮＨ１の第２端子は、トランジスタＭＮＨ２の第１端子と、容量素子ＣＣＬの第２端子と、端子ＯＴと、に電気的に接続されている。トランジスタＭＮＨ２の第２端子は、配線ＶＳＥ２１に電気的に接続されている。
　図１２Ａの回路ＬＧＣについては、図１１Ｂの回路ＬＧＣの説明を参照することができる。
　また、図１２Ａに示す端子ＣＬＫ５及び端子ＰＷＣについては、図１１Ｂの記憶回路ＲＥＳＤ２の端子ＣＬＫ５及び端子ＰＷＣの説明を参照することができる。
　配線ＶＤＥ１１及び配線ＶＤＥ１２のそれぞれは、一例として、固定電位を与える配線として機能する。当該固定電位としては、例えば、高レベル電位とすることができる。なお、配線ＶＤＥ１１及び配線ＶＤＥ１２のそれぞれには、互いに等しい固定電位が与えられてもよいし、互いに異なる固定電位が与えられてもよい。なお、配線ＶＤＥ１１及び配線ＶＤＥ１２とのそれぞれに互いに等しい固定電位が与えられている場合、配線ＶＤＥ１１及び配線ＶＤＥ１２とは、同一の配線としてもよい。なお、ここでは、配線ＶＤＥ１１及び配線ＶＤＥ１２のそれぞれは、高レベル電位としてＶＨを与える配線とする。
　次に、トランジスタＭＮＣ１乃至トランジスタＭＮＣ３と、容量素子ＣＰＷと、の接続構成における動作の一例を説明する。
　初めに、端子ＬＯ１からトランジスタＭＮＣ３の第１端子に低レベル電位ＶＬが入力され、端子ＬＯ２からトランジスタＭＮＣ２のゲートに高レベル電位ＶＨが入力された場合を考える。このとき、トランジスタＭＮＣ３のゲートには、高レベル電位ＶＨが入力されているため、トランジスタＭＮＣ３はオン状態となり、トランジスタＭＮＣ３の第２端子、トランジスタＭＮＣ１のゲート、及び容量素子ＣＰＷの第１端子の電位は、ＶＬとなる。一方で、トランジスタＭＮＣ２の第２端子には、高レベル電位ＶＨが入力されているため、トランジスタＭＮＣ２はオン状態となり、端子ＧＴからＶＬが出力される。
　また、端子ＬＯ１からトランジスタＭＮＣ３の第１端子に入力される電位がＶＬからＶＨに遷移したとき、トランジスタＭＮＣ３の第２端子、トランジスタＭＮＣ１のゲート、及び容量素子ＣＰＷの第１端子の電位は、ＶＬからＶＨ−Ｖｔｈ＿ＭＮＣ３まで上昇して、トランジスタＭＮＣ３がオフ状態となる。なお、Ｖｔｈ＿ＭＮＣ３は、トランジスタＭＮＣ３のしきい値電圧とする。
　また、端子ＬＯ２からトランジスタＭＮＣ２のゲートに入力される電位がＶＨからＶＬに遷移したとき、トランジスタＭＮＣ２はオフ状態となり、端子ＧＴの電位は、ＶＬのままとなる。
　ここで、端子ＰＷＣからトランジスタＭＮＣ１の第１端子に低レベル電位ＶＬが入力された場合を考える。このとき、トランジスタＭＮＣ１のゲートの電位はＶＨ−Ｖｔｈ＿ＭＮＣ３であって、トランジスタＭＮＣ１の第２端子の電位はＶＬであるため、端子ＧＴの電位は、ＶＬのままとなる。
　また、端子ＰＷＣからトランジスタＭＮＣ１の第１端子に入力される電位がＶＬからＶＥＸＨに遷移したとき、トランジスタＭＮＣ１の第２端子（端子ＧＴ）の電位は、ＶＬから上昇する。このとき、トランジスタＭＮＣ３の第２端子、トランジスタＭＮＣ１のゲート、及び容量素子ＣＰＷの第１端子は、フローティング状態となっているため、容量素子ＣＰＷの第２端子（端子ＧＴ）の電位が上昇することで、容量素子ＣＰＷの容量結合によって、トランジスタＭＮＣ３の第２端子、トランジスタＭＮＣ１のゲート、及び容量素子ＣＰＷの第１端子の電位も上昇する。これにより、端子ＧＴの電位が上昇しても、トランジスタＭＮＣ１のゲート−ソース間電圧が変化しないため、トランジスタＭＮＣ１の第１端子−第２端子間では、端子ＧＴの電位がＶＥＸＨに達するまで、電流が流れ続ける。
　このように、容量素子ＣＰＷの容量結合を利用することによって、トランジスタＭＮＣ３のゲートの電位を上昇させることができる。本明細書等では、容量結合を利用してトランジスタの第１端子又は第２端子の電位の上昇に伴って、ゲート電位を高くすることをブートストラップと呼称する。
　なお、トランジスタＭＮＣ１のゲートとチャネル形成領域（状況によっては第１端子及び第２端子の一方又は双方を含む場合がある）との間におけるゲート容量が大きい場合、回路ＯＰＣにおいて、容量素子ＣＰＷを設けない構成とすることができる。この場合、回路ＯＰＣの回路面積を低減することができる。
　トランジスタＭＮＨ１乃至トランジスタＭＮＨ３と、容量素子ＣＣＬと、の接続構成についても、トランジスタＭＮＣ１乃至トランジスタＭＮＣ３と、容量素子ＣＰＷと、の接続構成と同様に、容量素子ＣＣＬを用いたブートストラップによって、端子ＣＬＫ５から流れる信号の高電位側の高レベル電位ＶＨを、端子ＯＴに出力することができる。
　上記のとおり、トランジスタＭＮＣ３の第２端子の電位ＶＨ−Ｖｔｈ＿ＭＮＣ３には、容量素子ＣＰＷを用いたブートストラップによって、ＶＨよりも高いＶＥＸＨの電圧が加わることがある。そのため、トランジスタＭＮＣ３は、電圧に対して耐性が高いトランジスタを用いることが好ましい。つまり、トランジスタＭＮＣ３には、実施の形態１で説明した、ゲート絶縁膜が厚いトランジスタＭＴＣＫを適用することが好ましい。
　また、記憶回路ＲＥＳＤ３が含まれるシフトレジスタＳＲは、駆動速度が速いことが好ましいため、トランジスタＭＮＨ３には、駆動周波数が高いトランジスタを用いることが好ましい。つまり、トランジスタＭＮＨ３には、実施の形態１で説明した、ゲート絶縁膜が薄いトランジスタＭＴＨＮを適用することが好ましい。
　なお、トランジスタＭＮＨ３の第２端子には、容量素子ＣＣＬを用いたブートストラップによって、ＶＨよりも高い電圧が加わることがある。このため、トランジスタＭＮＨ３は、電圧に対して耐性が高いトランジスタを用いてもよい。つまり、トランジスタＭＮＨ３には、実施の形態１で説明した、ゲート絶縁膜が厚いトランジスタＭＴＣＫを適用してもよい。
　また、トランジスタＭＮＨ１、トランジスタＭＮＨ２、トランジスタＭＮＣ１及びトランジスタＭＮＣ２については、図１１の記憶回路ＲＥＳＤ１に備わるトランジスタＭＮＨ１、トランジスタＭＮＨ２、トランジスタＭＮＣ１及びトランジスタＭＮＣ２のそれぞれの説明を参照することができる。
　また、図１２Ａの記憶回路ＲＥＳＤ３は、図１２Ｂに示す記憶回路ＲＥＳＤ４の構成に変更してもよい。図１２Ｂの記憶回路ＲＥＳＤ４は、図１２Ａの記憶回路ＲＥＳＤ３の回路ＯＰＣにおけるトランジスタＭＮＨ３とトランジスタＭＮＣ３とが、トランジスタＭＮＨ３にまとめられた構成となっている。
　具体的には、図１２Ｂの記憶回路ＲＥＳＤ４の回路ＯＰＣでは、トランジスタＭＮＨ３の第２端子は、トランジスタＭＮＨ１のゲートと、容量素子ＣＣＬの第１端子と、トランジスタＭＮＣ１のゲートと、容量素子ＣＰＷの第１端子と、に電気的に接続されている構成となっている。
　図１２Ｂの記憶回路ＲＥＳＤ４は、図１２Ａの記憶回路ＲＥＳＤ３と同様に、容量素子ＣＰＷによるブートストラップによってトランジスタＭＮＣ１のゲートの電位を高くすることができ、かつ容量素子ＣＣＬによるブートストラップによってトランジスタＭＮＨ１のゲートの電位を高くすることができる。
　また、図１２Ａの記憶回路ＲＥＳＤ３は、図１３に示す記憶回路ＲＥＳＤ５の構成に変更してもよい。図１３に示す記憶回路ＲＥＳＤ５は、図１２Ａの記憶回路ＲＥＳＤ３の端子ＯＴと端子ＧＴとがまとめられた構成となっている。
　具体的には、図１３の記憶回路ＲＥＳＤ５では、図１２Ａの記憶回路ＲＥＳＤ３と比較して、トランジスタＭＮＨ１乃至トランジスタＭＮＨ３と、容量素子ＣＣＬと、が設けられてなく、かつ端子ＯＴが、端子ＧＴと、トランジスタＭＮＣ１の第２端子と、容量素子ＣＰＷの第２端子と、トランジスタＭＮＣ２の第１端子と、に電気的に接続されている。
　図１３の記憶回路ＲＥＳＤ５は、図１２Ａの記憶回路ＲＥＳＤ３と同様に、容量素子ＣＰＷによるブートストラップによってトランジスタＭＮＣ１のゲートの電位を高くすることができる。また、図１３の記憶回路ＲＥＳＤ５は、図１１Ｂの記憶回路ＲＥＳＤ２と同様に、端子ＯＴから出力する信号の高電位側を高レベル電位ＶＨよりも高いＶＥＸＨとし、低電位側をＶＬとすることができる。
＜＜記憶回路ＲＥＳの構成例９＞＞
　図１４Ａに示す記憶回路ＲＥＳＤ６は、図１２Ａの記憶回路ＲＥＳＤ３の変更例であって、トランジスタＭＮＣ３のゲートが、配線ＶＤＥ１２でなくトランジスタＭＮＣ３の第１端子に電気的に接続されている点と、トランジスタＭＮＨ３のゲートが、配線ＶＤＥ１１でなくトランジスタＭＮＨ３の第１端子に電気的に接続されている点と、で記憶回路ＲＥＳＤ３と異なっている。
　図１４Ａにおいて、トランジスタＭＮＣ３の第１端子と、トランジスタＭＮＣ３のゲートと、が電気的に接続されているため、トランジスタＭＮＣ３は、ダイオード接続されている構成といえる。このため、例えば、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＣ３の第１端子に、高レベル電位ＶＨが入力されたとき、トランジスタＭＮＣ３の第１端子とゲートのそれぞれの電位は、高レベル電位ＶＨとなるため、トランジスタＭＮＣ３の第２端子と、トランジスタＭＮＣ３のゲートと、容量素子ＣＰＷの第１端子と、の電位は、ＶＨ−Ｖｔｈ＿ＭＮＣ３となる。
　トランジスタＭＮＣ３の第２端子の電位が、ＶＨ−Ｖｔｈ＿ＭＮＣ３に達したとき、トランジスタＭＮＣ３はオフ状態となるため、トランジスタＭＮＣ３の第２端子と、トランジスタＭＮＣ１のゲートと、容量素子ＣＰＷの第１端子と、の電気的な接続点は、フローティング状態となる。そのため、容量素子ＣＰＷによるブートストラップにより、トランジスタＭＮＣ１のゲートの電位ＶＨ−Ｖｔｈ＿ＭＮＣ３をさらに高くすることができる。なお、トランジスタＭＮＣ１のゲートの電位（トランジスタＭＮＣ３の第２端子の電位）が高くなっても、トランジスタＭＮＣ３がオン状態にはならない。
　なお、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＣ３を低下させたい場合、換言すると容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）に蓄積された電荷を放出したい場合には、図１４Ａの回路ＯＰＣに対して更なる変更が求められる。
　また、同様に、図１４Ａにおいて、トランジスタＭＮＨ３の第１端子と、トランジスタＭＮＨ３のゲートと、が電気的に接続されているため、トランジスタＭＮＨ３は、ダイオード接続されている構成といえる。このため、例えば、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＨ３の第１端子に、高レベル電位ＶＨが入力されたとき、トランジスタＭＮＨ３の第１端子とゲートのそれぞれの電位は、高レベル電位ＶＨとなるため、トランジスタＭＮＨ３の第２端子と、トランジスタＭＮＨ３のゲートと、容量素子ＣＣＬの第１端子と、の電位は、ＶＨ−Ｖｔｈ＿ＭＮＨ３となる。
　トランジスタＭＮＨ３の第２端子の電位が、ＶＨ−Ｖｔｈ＿ＭＮＨ３に達したとき、トランジスタＭＮＨ３はオフ状態となるため、トランジスタＭＮＨ３の第２端子と、トランジスタＭＮＨ１のゲートと、容量素子ＣＣＬの第１端子と、の電気的な接続点は、フローティング状態となる。そのため、容量素子ＣＣＬによるブートストラップにより、トランジスタＭＮＨ１のゲートの電位ＶＨ−Ｖｔｈ＿ＭＮＣ３をさらに高くすることができる。なお、トランジスタＭＮＨ１のゲートの電位（トランジスタＭＮＨ３の第２端子の電位）が高くなっても、トランジスタＭＮＨ３がオン状態にはならない。
　なお、容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＨ３を低下させたい場合、換言すると容量素子ＣＣＬの第１端子（又はトランジスタＭＮＨ１のゲート）に蓄積された電荷を放出したい場合には、図１４Ａの回路ＯＰＣに対して更なる変更が求められる。
　図１４Ｂに示す記憶回路ＲＥＳＤ６Ａの回路ＯＰＣは、図１４Ａの記憶回路ＲＥＳＤ６の回路ＯＰＣの変更例であって、容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）と容量素子ＣＣＬの第１端子（又はトランジスタＭＮＨ１のゲート）に蓄積された電荷の放出が可能な構成となっている点で、図１４Ａの記憶回路ＲＥＳＤ６の回路ＯＰＣと異なっている。具体的には、図１４Ｂに示す記憶回路ＲＥＳＤ６Ａの回路ＯＰＣは、トランジスタＭＮＣ４及びトランジスタＭＮＨ４を有する点で、図１４Ａの記憶回路ＲＥＳＤ６の回路ＯＰＣと異なっている。
　トランジスタＭＮＣ４の第１端子は、トランジスタＭＮＣ３の第２端子と、トランジスタＭＮＣ１のゲートと、容量素子ＣＰＷの第１端子と、に電気的に接続され、トランジスタＭＮＣ４の第２端子は、配線ＶＳＥ２３に電気的に接続され、トランジスタＭＮＣ４のゲートは、配線ＲＳ１に電気的に接続されている。また、トランジスタＭＮＣ４の第１端子は、トランジスタＭＮＨ３の第２端子と、トランジスタＭＮＨ１のゲートと、容量素子ＣＣＬの第１端子と、に電気的に接続され、トランジスタＭＮＨ４の第２端子は、配線ＶＳＥ２４に電気的に接続され、トランジスタＭＮＨ４のゲートは、配線ＲＳ２に電気的に接続されている。
　配線ＶＳＥ２３及び配線ＶＳＥ２４は、例えば、配線ＶＳＥ２１又は配線ＶＳＥ２２と同様に、固定電位を与える配線として機能する。また、固定電位としては、例えば、低レベル電位が挙げられる。また、他の固定電位としては、接地電位、又は負電位が挙げられる。また、状況によっては、配線ＶＳＥ２３及び配線ＶＳＥ２４は、可変電位を与える配線として機能してもよい。
　なお、ここでは、配線ＶＳＥ２３及び配線ＶＳＥ２４は、低レベル電位ＶＬを与える配線として機能するものとする。
　配線ＲＳ１は、例えば、容量素子ＣＣＬの第１端子（又はトランジスタＭＮＨ１のゲート）に蓄積された電荷を放出するか否かを選択するための信号を送信する配線として機能する。具体的には、例えば、容量素子ＣＣＬの第１端子の電荷（トランジスタＭＮＨ１のゲートの電荷）を放出しない場合は、配線ＲＳ１には、信号として低レベル電位ＶＬを与えてトランジスタＭＮＨ４をオフ状態とすればよい。また、例えば、容量素子ＣＣＬの第１端子の電荷（トランジスタＭＮＨ１のゲートの電荷）を放出する場合は、配線ＲＳ１には、信号として高レベル電位ＶＨを与えてトランジスタＭＮＨ４をオン状態とすればよい。
　例えば、容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）を高くしたい場合（当該電位をＶＨ−Ｖｔｈ＿ＭＮＨ３にしたい場合。なお、Ｖｔｈ＿ＭＮＨ３はトランジスタＭＮＨ３のしきい値電圧である）、配線ＲＳ１に低レベル電位ＶＬを与えてトランジスタＭＮＨ３をオフ状態にした後に、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＨ３の第１端子に高レベル電位ＶＨを与えればよい。また、容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）を低くしたい場合（当該電位をＶＬにしたい場合）、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＨ３の第１端子に低レベル電位ＶＬを与えてトランジスタＭＮＨ３をオフ状態にした後に、配線ＲＳ１に高レベル電位ＶＨを与えてトランジスタＭＮＨ４をオン状態とすればよい。ここで、配線ＶＳＥ２３が与える電位を低レベル電位ＶＬとしたとき、容量素子ＣＣＬの第１端子の電荷（トランジスタＭＮＨ１のゲートの電荷）は配線ＶＳＥ２３に流れていき、結果として、容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）はＶＬとなる。
　同様に、配線ＲＳ２は、例えば、容量素子ＣＰＷの第１端子（トランジスタＭＮＣ１のゲート）に蓄積された電荷を放出するか否かを選択するための信号を送信する配線として機能する。具体的には、例えば、容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）の電荷を放出しない場合は、配線ＲＳ２には、信号として低レベル電位ＶＬを与えてトランジスタＭＮＣ４をオフ状態とすればよい。また、例えば、容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）の電荷を放出する場合は、配線ＲＳ２には、信号として高レベル電位ＶＨを与えてトランジスタＭＮＣ４をオン状態とすればよい。
　例えば、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）を高くしたい場合（当該電位をＶＨ−Ｖｔｈ＿ＭＮＣ３にしたい場合）、配線ＲＳ２に低レベル電位ＶＬを与えてトランジスタＭＮＣ３をオフ状態にした後に、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＣ３の第１端子に高レベル電位ＶＨを与えればよい。また、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）を低くしたい場合（当該電位をＶＬにしたい場合）、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＣ３の第１端子に低レベル電位ＶＬを与えてトランジスタＭＮＣ３をオフ状態にした後に、配線ＲＳ２に高レベル電位ＶＨを与えてトランジスタＭＮＣ４をオン状態とすればよい。ここで、配線ＶＳＥ２４が与える電位を低レベル電位ＶＬとしたとき、容量素子ＣＣＬの第１端子の電荷（トランジスタＭＮＣ１のゲートの電荷）は配線ＶＳＥ２４に流れていき、結果として、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）はＶＬとなる。
　なお、トランジスタＭＮＣ４には、例えば、上記実施の形態１で説明したトランジスタＭＴＣＫを適用することができる。また、トランジスタＭＮＨ４には、例えば、上記実施の形態１で説明したトランジスタＭＴＨＮを適用することができる。また、状況によっては、トランジスタＭＮＣ４には、例えば、上記実施の形態１で説明したトランジスタＭＴＨＮを適用し、トランジスタＭＮＨ４には、例えば、上記実施の形態１で説明したトランジスタＭＴＣＫを適用してもよい。
　また、図１４Ａの記憶回路ＲＥＳＤ６は、図１５Ａに示す記憶回路ＲＥＳＤ７の構成に変更してもよい。図１５Ａの記憶回路ＲＥＳＤ７は、図１２Ｂの記憶回路ＲＥＳＤ４と同様に、図１４Ａの記憶回路ＲＥＳＤ６の回路ＯＰＣにおけるトランジスタＭＮＨ３とトランジスタＭＮＣ３とが、トランジスタＭＮＨ３にまとめられた構成となっている。
　具体的には、図１５Ａの記憶回路ＲＥＳＤ７の回路ＯＰＣでは、トランジスタＭＮＨ３の第２端子は、トランジスタＭＮＨ１のゲートと、容量素子ＣＣＬの第１端子と、トランジスタＭＮＣ１のゲートと、容量素子ＣＰＷの第１端子と、に電気的に接続されている構成となっている。
　図１５Ａの記憶回路ＲＥＳＤ７は、図１４Ａの記憶回路ＲＥＳＤ６と同様に、トランジスタＭＮＨ３をダイオード接続の構成として、トランジスタＭＮＨ１のゲート及びトランジスタＭＮＣ１のゲートに、回路ＬＧＣの端子ＬＯ１から出力される高レベル電位からトランジスタＭＮＣ１のしきい値電圧を引いた電位として、ＶＨ−Ｖｔｈ＿ＭＮＨ３を与えることができる。また、図１５Ａの記憶回路ＲＥＳＤ７は、容量素子ＣＰＷによるブートストラップによってトランジスタＭＮＣ１のゲートの電位を高くすることができ、かつ容量素子ＣＣＬによるブートストラップによってトランジスタＭＮＨ１のゲートの電位を高くすることができる。
　また、図１５Ａの記憶回路ＲＥＳＤ７は、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）、及び容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）を低下させたい場合、換言すると容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）、及び容量素子ＣＣＬの第１端子（又はトランジスタＭＮＨ１のゲート）に蓄積された電荷を放出したい場合には、図１４Ａの記憶回路ＲＥＳＤ６と同様に、図１５Ａの回路ＯＰＣに対して更なる変更が求められる。
　図１５Ｂに示す記憶回路ＲＥＳＤ７Ａの回路ＯＰＣは、図１５Ａの記憶回路ＲＥＳＤ７の回路ＯＰＣの変更例であって、容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）、及び容量素子ＣＣＬの第１端子（又はトランジスタＭＮＨ１のゲート）に蓄積された電荷の放出が可能な構成となっている点で、図１５Ａの記憶回路ＲＥＳＤ７の回路ＯＰＣと異なっている。具体的には、図１５Ｂに示す記憶回路ＲＥＳＤ７Ａの回路ＯＰＣは、トランジスタＭＮＨ４を有する点で、図１５Ａの記憶回路ＲＥＳＤ７の回路ＯＰＣと異なっている。
　トランジスタＭＮＨ４の第１端子は、トランジスタＭＮＣ１のゲートと、容量素子ＣＰＷの第１端子と、トランジスタＭＮＨ３の第２端子と、トランジスタＭＮＨ１のゲートと、容量素子ＣＣＬの第１端子と、に電気的に接続され、トランジスタＭＮＨ４の第２端子は、配線ＶＳＥ２３に電気的に接続され、トランジスタＭＮＨ４のゲートは、配線ＲＳ１に電気的に接続されている。
　なお、配線ＲＳ１及び配線ＶＳＥ２３については、図１４Ｂに示す配線ＲＳ１及び配線ＶＳＥ２３の説明を参照することができる。
　また、図１５Ｂの記憶回路ＲＥＳＤ７Ａの動作例については、図１４Ｂの記憶回路ＲＥＳＤ６Ａの動作例の説明を参照することができる。
　また、図１４Ａの記憶回路ＲＥＳＤ６は、図１６に示す記憶回路ＲＥＳＤ８Ａの構成に変更してもよい。図１６に示す記憶回路ＲＥＳＤ８Ａは、図１４Ｂの記憶回路ＲＥＳＤ６Ａの端子ＯＴと端子ＧＴとがまとめられた構成となっている。
　具体的には、図１６の記憶回路ＲＥＳＤ８Ａでは、図１４Ｂの記憶回路ＲＥＳＤ６Ａと比較して、トランジスタＭＮＨ１乃至トランジスタＭＮＨ４と、容量素子ＣＣＬと、が設けられてなく、かつ端子ＯＴが、端子ＧＴと、トランジスタＭＮＣ１の第２端子と、容量素子ＣＰＷの第２端子と、トランジスタＭＮＣ２の第１端子と、に電気的に接続されている。
　図１６の記憶回路ＲＥＳＤ８Ａは、図１３の記憶回路ＲＥＳＤ５と同様に、容量素子ＣＰＷによるブートストラップによってトランジスタＭＮＣ１のゲートの電位を高くすることができる。また、図１６の記憶回路ＲＥＳＤ８Ａは、図１３の記憶回路ＲＥＳＤ５と同様に、端子ＯＴから出力する信号の高電位側を高レベル電位ＶＨよりも高いＶＥＸＨとし、低電位側をＶＬとすることができる。
＜＜記憶回路ＲＥＳの構成例１０＞＞
　図１７Ａに示す記憶回路ＲＥＳＤ９は、図１２Ａの記憶回路ＲＥＳＤ３の変更例であって、トランジスタＭＮＣ３のゲートが、配線ＶＤＥ１２でなく回路ＬＧＣの端子ＬＯ１に電気的に接続されている点と、トランジスタＭＮＣ３の第１端子が配線ＶＤＥ１４に電気的に接続されている点と、トランジスタＭＮＨ３のゲートが、配線ＶＤＥ１１でなく回路ＬＧＣの端子ＬＯ１に電気的に接続されている点と、トランジスタＭＮＨ３の第１端子が配線ＶＤＥ１３に電気的に接続されている点と、で記憶回路ＲＥＳＤ３と異なっている。
　配線ＶＤＥ１３及び配線ＶＤＥ１４のそれぞれは、一例として、固定電位を与える配線として機能する。当該固定電位としては、例えば、高レベル電位とすることができる。なお、配線ＶＤＥ１３及び配線ＶＤＥ１４のそれぞれには、互いに等しい固定電位が与えられてもよいし、互いに異なる固定電位が与えられてもよい。なお、配線ＶＤＥ１３及び配線ＶＤＥ１４とのそれぞれに互いに等しい固定電位が与えられている場合、配線ＶＤＥ１３及び配線ＶＤＥ１４とは、同一の配線としてもよい。なお、ここでは、配線ＶＤＥ１３及び配線ＶＤＥ１４のそれぞれは、高レベル電位としてＶＨを与える配線とする。
　図１７Ａの記憶回路ＲＥＳＤ９の動作例について説明する。例えば、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＨ３のゲート及びトランジスタＭＮＣ３のゲートのそれぞれに高レベル電位ＶＨが入力されているものとする。また、容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）と、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）と、を低レベル電位ＶＬとする。
　トランジスタＭＮＨ３のゲート−ソース間電圧（このタイミングでは、ゲート−第２端子間電圧）は、ＶＨ−ＶＬとなるため、トランジスタＭＮＨ３は、オン状態となる。このため、容量素子ＣＣＬの第１端子（又はトランジスタＭＮＨ１のゲート）には、配線ＶＤＥ１３からトランジスタＭＮＨ３を介して電流が流れて、容量素子ＣＣＬの第１端子が蓄積されて、トランジスタＭＮＨ３がオフ状態になるまで容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）が上昇する。具体的には、トランジスタＭＮＨ３は、トランジスタＭＮＨ３のゲート−ソース間電圧がＶｔｈ＿ＭＮＨ３まで低くなったときにオフ状態となるため、このときの容量素子ＣＣＬ１の第１端子の電位（トランジスタＭＮＨ３の第２端子の電位）はＶＨ−Ｖｔｈ＿ＭＮＨ３となる。
　同様に、トランジスタＭＮＣ３のゲート−ソース間電圧（このタイミングでは、ゲート−第２端子間電圧）は、ＶＨ−ＶＬとなるため、トランジスタＭＮＣ３は、オン状態となる。このため、容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）には、配線ＶＤＥ１４からトランジスタＭＮＣ３を介して電流が流れて、容量素子ＣＰＷの第１端子が蓄積されて、トランジスタＭＮＣ３がオフ状態になるまで容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）が上昇する。具体的には、トランジスタＭＮＣ３は、トランジスタＭＮＣ３のゲート−ソース間電圧がＶｔｈ＿ＭＮＣ３まで低くなったときにオフ状態となるため、このときの容量素子ＣＰＷ１の第１端子の電位（トランジスタＭＮＣ３の第２端子の電位）はＶＨ−Ｖｔｈ＿ＭＮＣ３となる。
　また、トランジスタＭＮＨ３の第２端子の電位が、ＶＨ−Ｖｔｈ＿ＭＮＨ３に達したとき、トランジスタＭＮＨ３はオフ状態となるため、トランジスタＭＮＨ３の第２端子と、トランジスタＭＮＨ１のゲートと、容量素子ＣＣＬの第１端子と、の電気的な接続点は、フローティング状態となる。その後、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＨ３のゲートのそれぞれに低レベル電位ＶＬを与える。次に、端子ＣＬＫ５からトランジスタＭＮＨ１の第１端子にＶＨを与えることで、容量素子ＣＣＬによるブートストラップにより、トランジスタＭＮＨ１のゲートの電位ＶＨ−Ｖｔｈ＿ＭＮＨ３をさらに高くすることができる。なお、トランジスタＭＮＨ１のゲートの電位（トランジスタＭＮＨ３の第２端子の電位）が高くなっても、トランジスタＭＮＨ３がオン状態にはならない。
　同様に、トランジスタＭＮＣ３の第２端子の電位が、ＶＨ−Ｖｔｈ＿ＭＮＣ３に達したとき、トランジスタＭＮＣ３はオフ状態となるため、トランジスタＭＮＣ３の第２端子と、トランジスタＭＮＣ１のゲートと、容量素子ＣＰＷの第１端子と、の電気的な接続点は、フローティング状態となる。その後、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＣ３のゲートのそれぞれに低レベル電位ＶＬを与える。次に、端子ＰＷＣからトランジスタＭＮＣ１の第１端子にＶＥＸＨを与えることで、容量素子ＣＰＷによるブートストラップにより、トランジスタＭＮＣ１のゲートの電位ＶＨ−Ｖｔｈ＿ＭＮＣ３をさらに高くすることができる。なお、トランジスタＭＮＣ１のゲートの電位（トランジスタＭＮＣ３の第２端子の電位）が高くなっても、トランジスタＭＮＣ３がオン状態にはならない。
　なお、容量素子ＣＣＬの第１端子（トランジスタＭＮＨ１のゲート）の電位ＶＨ−Ｖｔｈ＿ＭＮＨ３を低下させたい場合、換言すると容量素子ＣＣＬの第１端子（又はトランジスタＭＮＨ１のゲート）に蓄積された電荷を放出したい場合には、図１７Ａの記憶回路ＲＥＳＤ９の回路ＯＰＣに対して更なる変更が求められる。同様に、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）ＶＨ−Ｖｔｈ＿ＭＮＨ３を低下させたい場合、換言すると容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）に蓄積された電荷を放出したい場合には、図１７Ａの記憶回路ＲＥＳＤ９の回路ＯＰＣに対して更なる変更が求められる。
　図１７Ｂに示す記憶回路ＲＥＳＤ９Ａの回路ＯＰＣは、図１７Ａの記憶回路ＲＥＳＤ９の回路ＯＰＣの変更例であって、容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）に蓄積された電荷の放出が可能な構成となっている点と、容量素子ＣＣＬの第１端子（又はトランジスタＭＮＨ１のゲート）に蓄積された電荷の放出が可能な構成となっている点と、で、図１７Ａの記憶回路ＲＥＳＤ９の回路ＯＰＣと異なっている。具体的には、図１７Ｂに示す記憶回路ＲＥＳＤ９Ａの回路ＯＰＣは、トランジスタＭＮＣ４及びトランジスタＭＮＨ４を有する点で、図１７Ａの記憶回路ＲＥＳＤ９の回路ＯＰＣと異なっている。
　トランジスタＭＮＣ４の第１端子は、トランジスタＭＮＣ３の第２端子と、トランジスタＭＮＣ１のゲートと、容量素子ＣＰＷの第１端子と、に電気的に接続され、トランジスタＭＮＣ４の第２端子は、配線ＶＳＥ２３に電気的に接続され、トランジスタＭＮＣ４のゲートは、配線ＲＳ１に電気的に接続されている。また、トランジスタＭＮＣ４の第１端子は、トランジスタＭＮＨ３の第２端子と、トランジスタＭＮＨ１のゲートと、容量素子ＣＣＬの第１端子と、に電気的に接続され、トランジスタＭＮＨ４の第２端子は、配線ＶＳＥ２４に電気的に接続され、トランジスタＭＮＨ４のゲートは、配線ＲＳ２に電気的に接続されている。
　配線ＶＳＥ２３及び配線ＶＳＥ２４は、図１４Ｂの記憶回路ＲＥＳＤ６Ａの配線ＶＳＥ２３及び配線ＶＳＥ２４の説明を参照することができる。同様に、配線ＲＳ１及び配線ＲＳ２は、図１４Ｂの記憶回路ＲＥＳＤ６Ａの配線ＲＳ１及び配線ＲＳ２の説明を参照することができる。また、トランジスタＭＮＨ４及びトランジスタＭＮＣ４についても、図１４Ｂの記憶回路ＲＥＳＤ６ＡのトランジスタＭＮＨ４及びトランジスタＭＮＣ４の説明を参照することができる。
　容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）を低くしたい場合（当該電位をＶＬにしたい場合）、例えば、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＨ３の第１端子に低レベル電位ＶＬを与えてトランジスタＭＮＨ３をオフ状態にした後に、配線ＲＳ１に高レベル電位ＶＨを与えてトランジスタＭＮＨ４をオン状態とすればよい。ここで、配線ＶＳＥ２３が与える電位を低レベル電位ＶＬとしたとき、容量素子ＣＣＬの第１端子の電荷（トランジスタＭＮＨ１のゲートの電荷）は配線ＶＳＥ２３に流れていき、結果として、容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）はＶＬとなる。
　また、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）を低くしたい場合（当該電位をＶＬにしたい場合）、例えば、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＣ３の第１端子に低レベル電位ＶＬを与えてトランジスタＭＮＣ３をオフ状態にした後に、配線ＲＳ２に高レベル電位ＶＨを与えてトランジスタＭＮＣ４をオン状態とすればよい。ここで、配線ＶＳＥ２４が与える電位を低レベル電位ＶＬとしたとき、容量素子ＣＣＬの第１端子の電荷（トランジスタＭＮＣ１のゲートの電荷）は配線ＶＳＥ２４に流れていき、結果として、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）はＶＬとなる。
　また、図１６の記憶回路ＲＥＳＤ９は、図１８Ａに示す記憶回路ＲＥＳＤ１０の構成に変更してもよい。図１８Ａの記憶回路ＲＥＳＤ１０は、図１２Ｂの記憶回路ＲＥＳＤ４及び図１５Ａの記憶回路ＲＥＳＤ７と同様に、図１４Ａの記憶回路ＲＥＳＤ９の回路ＯＰＣにおけるトランジスタＭＮＨ３とトランジスタＭＮＣ３とが、トランジスタＭＮＨ３にまとめられた構成となっている。
　具体的には、図１８Ａの記憶回路ＲＥＳＤ１０の回路ＯＰＣでは、トランジスタＭＮＨ３の第２端子は、トランジスタＭＮＨ１のゲートと、容量素子ＣＣＬの第１端子と、トランジスタＭＮＣ１のゲートと、容量素子ＣＰＷの第１端子と、に電気的に接続されている構成となっている。
　図１８Ａの記憶回路ＲＥＳＤ１０は、図１７Ａの記憶回路ＲＥＳＤ９と同様に、トランジスタＭＮＨ３のゲートに回路ＬＧＣの端子ＬＯ１が電気的に接続されている構成となっており、トランジスタＭＮＨ１のゲート及びトランジスタＭＮＣ１のゲートに、配線ＶＤＥ１３からトランジスタＭＮＨ３のしきい値電圧を引いた電位として、ＶＨ−Ｖｔｈ＿ＭＮＨ３を与えることができる。また、図１８Ａの記憶回路ＲＥＳＤ１０は、容量素子ＣＰＷによるブートストラップによってトランジスタＭＮＣ１のゲートの電位を高くすることができ、かつ容量素子ＣＣＬによるブートストラップによってトランジスタＭＮＨ１のゲートの電位を高くすることができる。
　また、図１８Ａの記憶回路ＲＥＳＤ１０は、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）、及び容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）を低下させたい場合、換言すると容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）、及び容量素子ＣＣＬの第１端子（又はトランジスタＭＮＨ１のゲート）に蓄積された電荷を放出したい場合には、図１７Ａの記憶回路ＲＥＳＤ９と同様に、図１８Ａの回路ＯＰＣに対して更なる変更が求められる。
　図１８Ｂに示す記憶回路ＲＥＳＤ１０Ａの回路ＯＰＣは、図１８Ａの記憶回路ＲＥＳＤ１０の回路ＯＰＣの変更例であって、容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）、及び容量素子ＣＣＬの第１端子（又はトランジスタＭＮＨ１のゲート）に蓄積された電荷の放出が可能な構成となっている点で、図１８Ａの記憶回路ＲＥＳＤ１０の回路ＯＰＣと異なっている。具体的には、図１８Ｂに示す記憶回路ＲＥＳＤ１０Ａの回路ＯＰＣは、トランジスタＭＮＨ４を有する点で、図１８Ａの記憶回路ＲＥＳＤ１０の回路ＯＰＣと異なっている。
　トランジスタＭＮＨ４の第１端子は、トランジスタＭＮＣ１のゲートと、容量素子ＣＰＷの第１端子と、トランジスタＭＮＨ３の第２端子と、トランジスタＭＮＨ１のゲートと、容量素子ＣＣＬの第１端子と、に電気的に接続され、トランジスタＭＮＨ４の第２端子は、配線ＶＳＥ２３に電気的に接続され、トランジスタＭＮＨ４のゲートは、配線ＲＳ１に電気的に接続されている。
　なお、配線ＲＳ１及び配線ＶＳＥ２３については、図１７Ｂに示す配線ＲＳ１及び配線ＶＳＥ２３の説明を参照することができる。
　また、図１８Ｂの記憶回路ＲＥＳＤ１０Ａの動作例については、図１７Ｂの記憶回路ＲＥＳＤ９Ａの動作例の説明を参照することができる。
　また、図１７Ａの記憶回路ＲＥＳＤ９は、図１９Ａに示す記憶回路ＲＥＳＤ１１の構成に変更してもよい。図１９に示す記憶回路ＲＥＳＤ１１は、図１７Ａの記憶回路ＲＥＳＤ９の端子ＯＴと端子ＧＴとがまとめられた構成となっている。
　具体的には、図１９Ａの記憶回路ＲＥＳＤ１１では、図１７Ａの記憶回路ＲＥＳＤ９と比較して、トランジスタＭＮＨ１乃至トランジスタＭＮＨ４と、容量素子ＣＣＬと、が設けられてなく、かつ端子ＯＴが、端子ＧＴと、トランジスタＭＮＣ１の第２端子と、容量素子ＣＰＷの第２端子と、トランジスタＭＮＣ２の第１端子と、に電気的に接続されている。
　図１９Ａの記憶回路ＲＥＳＤ１１は、図１３の記憶回路ＲＥＳＤ５及び図１６の記憶回路ＲＥＳＤ８Ａと同様に、容量素子ＣＰＷによるブートストラップによってトランジスタＭＮＣ１のゲートの電位を高くすることができる。また、図１９Ａの記憶回路ＲＥＳＤ１１は、図１３の記憶回路ＲＥＳＤ５及び図１６の記憶回路ＲＥＳＤ８Ａと同様に、端子ＯＴから出力する信号の高電位側を高レベル電位ＶＨよりも高いＶＥＸＨとし、低電位側をＶＬとすることができる。
　さらに、図１９Ａの記憶回路ＲＥＳＤ１１は、容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）に蓄積された電荷の放出が可能な構成に変更してもよい。具体的には、図１７Ｂの記憶回路ＲＥＳＤ９Ａと同様に、図１９Ｂの記憶回路ＲＥＳＤ１１Ａのとおり、回路ＯＰＣにトランジスタＭＮＣ４を設けてもよい。なお、図１９Ｂの記憶回路ＲＥＳＤ１１Ａの動作例については、図１７Ｂの記憶回路ＲＥＳＤ９Ａの動作例の説明を参照することができる。
＜＜記憶回路ＲＥＳの構成例１１＞＞
　図２０Ａに示す記憶回路ＲＥＳＤ１２は、図１２Ａの記憶回路ＲＥＳＤ３の変更例であって、トランジスタＭＮＦ１が設けられている点で記憶回路ＲＥＳＤ３と異なっている。つまり、図２０Ａの記憶回路ＲＥＳＤ１２において、回路ＯＰＣは、トランジスタＭＮＨ１乃至トランジスタＭＮＨ３と、トランジスタＭＮＣ１乃至トランジスタＭＮＣ３と、容量素子ＣＣＬと、容量素子ＣＰＷと、に加えて、トランジスタＭＮＦ１を有する。
　図２０Ａの記憶回路ＲＥＳＤ１２の回路ＯＰＣの接続構成は、図１２Ａの記憶回路ＲＥＳＤ３の接続構成に加えて、トランジスタＭＮＦ１の第１端子が、回路ＬＧＣの端子ＬＯ１と、トランジスタＭＮＨ３の第１端子と、トランジスタＭＮＣ３の第１端子と、に電気的に接続され、トランジスタＭＮＦ１の第２端子が、配線ＶＤＥ１５に電気的に接続され、トランジスタＭＮＦ１のゲートが、トランジスタＭＮＣ３の第２端子と、トランジスタＭＮＣ１のゲートと、容量素子ＣＰＷの第１端子と、に電気的に接続されている構成となっている。
　配線ＶＤＥ１５は、一例として、固定電位を与える配線として機能する。当該固定電位としては、例えば、高レベル電位とすることができる。なお、配線ＶＤＥ１５は、配線ＶＤＥ１１及び配線ＶＤＥ１２が与える固定電位と、互いに等しくてもよいし、互いに異なっていてもよい。また、配線ＶＤＥ１５は、配線ＶＤＥ１１及び配線ＶＤＥ１２のそれぞれが与える固定電位のうち二と等しくてもよい。特に、配線ＶＤＥ１１、配線ＶＤＥ１２及び配線ＶＤＥ１５のそれぞれが与える固定電位が等しい場合、配線ＶＤＥ１１、配線ＶＤＥ１２及び配線ＶＤＥ１５は、同一の配線としてもよい。ここでは、配線ＶＤＥ１１、配線ＶＤＥ１２及び配線ＶＤＥ１５のそれぞれは、高レベル電位としてＶＨを与える配線とする。
　回路ＬＧＣについては、図１２Ａの記憶回路ＲＥＳＤ３における回路ＬＧＣの説明を参照することができる。
　また、端子ＰＷＣ、配線ＶＳＥ２１及び配線ＶＳＥ２２のそれぞれについては、図１２Ａの記憶回路ＲＥＳＤ３における端子ＰＷＣ、配線ＶＳＥ２１及び配線ＶＳＥ２２の説明を参照することができる。
　次に、図２０Ａの記憶回路ＲＥＳＤ１２の回路ＯＰＣの動作の一例を説明する。
　初めに、端子ＬＯ１からトランジスタＭＮＨ３の第１端子及びトランジスタＭＮＣ３の第１端子に低レベル電位ＶＬが入力され、端子ＬＯ２からトランジスタＭＮＨ２のゲート、及びトランジスタＭＮＣ２のゲートに高レベル電位ＶＨが入力された場合を考える。
　このとき、トランジスタＭＮＨ３のゲートには、高レベル電位ＶＨが入力されているため、トランジスタＭＮＨ３はオン状態となり、トランジスタＭＮＨ３の第２端子、トランジスタＭＮＨ１のゲート、及び容量素子ＣＣＬの第１端子の電位はＶＬとなる。また、トランジスタＭＮＣ３のゲートには、高レベル電位ＶＨが入力されているため、トランジスタＭＮＣ３はオン状態となり、トランジスタＭＮＣ３の第２端子、トランジスタＭＮＣ１のゲート、トランジスタＭＮＦ１のゲート、及び容量素子ＣＰＷの第１端子の電位もＶＬとなる。このため、トランジスタＭＮＨ１と、トランジスタＭＮＣ１と、トランジスタＭＮＦ１と、のそれぞれは、オフ状態となっている。
　一方で、トランジスタＭＮＨ２の第２端子には、高レベル電位ＶＨが入力されているため、トランジスタＭＮＨ２はオン状態となり、端子ＯＴからＶＬが出力される。またトランジスタＭＮＣ２の第２端子には、高レベル電位ＶＨが入力されているため、トランジスタＭＮＣ２はオン状態となり、端子ＧＴからＶＬが出力される。
　次に、端子ＬＯ１からトランジスタＭＮＨ３の第１端子、及びトランジスタＭＮＣ３の第１端子に入力される電位がＶＬからＶＨに遷移したとき、トランジスタＭＮＨ３の第２端子、トランジスタＭＮＨ１のゲート、及び容量素子ＣＣＬの第１端子の電位が、ＶＬからＶＨ−Ｖｔｈ＿ＭＮＨ３まで上昇して、トランジスタＭＮＨ３がオフ状態となり、また、トランジスタＭＮＣ３の第２端子、トランジスタＭＮＣ１のゲート、及び容量素子ＣＰＷの第１端子の電位が、ＶＬからＶＨ−Ｖｔｈ＿ＭＮＣ３まで上昇して、トランジスタＭＮＣ３がオフ状態となる。なお、Ｖｔｈ＿ＭＮＨ３は、トランジスタＭＮＨ３のしきい値電圧とし、Ｖｔｈ＿ＭＮＣ３は、トランジスタＭＮＣ３のしきい値電圧とする。
　また、端子ＬＯ２からトランジスタＭＮＨ２のゲート及びトランジスタＭＮＣ２のゲートに入力される電位がＶＨからＶＬに遷移したとき、トランジスタＭＮＨ２及びトランジスタＭＮＣ２のそれぞれはオフ状態となり、端子ＯＴの電位と、端子ＧＴの電位と、のそれぞれはＶＬのままとなる。
　このとき、トランジスタＭＮＦ１のゲートの電位は、ＶＨ−Ｖｔｈ＿ＭＮＣ３となっている。また、トランジスタＭＮＦ１の第１端子の電位は、端子ＬＯ１から与えられるＶＨであり、トランジスタＭＮＦ１の第２端子の電位は、配線ＶＤＥ１５から与えられるＶＨであるため、トランジスタＭＮＦ１のしきい値電圧が適切な値であれば、トランジスタＭＮＦ１はオフ状態となる。
　なお、例えば、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＨ３の第１端子及びトランジスタＭＮＣ３の第１端子への高レベル電位ＶＨの入力を停止して、リーク電流（例えば、回路ＬＧＣの端子ＬＯ１へのリーク電流）などを起因として、トランジスタＭＮＦ１の第１端子の電位が低下した場合、トランジスタＭＮＦ１はオン状態となって、配線ＶＤＥ１５からトランジスタＭＮＨ３の第１端子及びトランジスタＭＮＣ３の第１端子に電荷が与えられて、トランジスタＭＮＦ１の第１端子の電位は、トランジスタＭＮＦ１のゲートの電位ＶＨ−Ｖｔｈ＿ＭＮＣ３と、トランジスタＭＮＦ１のしきい値電圧と、に応じた電位（ここではＶＭＮＦ１とする）まで上昇する。なお、ＶＭＮＦ１は、ＶＨよりも低く、かつＶＨに限りなく近い電位となることが好ましい。
　つまり、図２０Ａの記憶回路ＲＥＳＤ１２の回路ＯＰＣは、回路ＬＧＣが停止してもトランジスタＭＮＨ３の第１端子及びトランジスタＭＮＣ３の第１端子の電位を、例えば、ＶＬまで低下せず、ＶＭＮＦ１にすることができる。このため、回路ＬＧＣは一時的に停止が可能な回路とすることができる場合がある。
　また、トランジスタＭＮＨ１のゲート及び容量素子ＣＣＬの第１端子の電位が、ＶＨ−Ｖｔｈ＿ＭＮＨ３であるときにおいて、端子ＣＬＫ５からトランジスタＭＮＨ１の第１端子に低レベル電位ＶＬが入力された場合を考える。このとき、トランジスタＭＮＨ１のゲートの電位はＶＨ−Ｖｔｈ＿ＭＮＨ３であって、トランジスタＭＮＨ１の第２端子の電位はＶＬであるため、端子ＯＴの電位は、ＶＬのままとなる。
　次に、端子ＣＬＫ５からトランジスタＭＮＨ１の第１端子に入力される電位がＶＬからＶＨに遷移したとき、トランジスタＭＮＨ１の第２端子の電位（端子ＯＴの電位）は、ＶＬから上昇する。このとき、トランジスタＭＮＨ３の第２端子、トランジスタＭＮＨ１のゲート、及び容量素子ＣＣＬの第１端子は、フローティング状態となっているため、容量素子ＣＣＬによるブートストラップによって、トランジスタＭＮＨ３の第２端子、トランジスタＭＮＨ１のゲート、及び容量素子ＣＣＬの第１端子の電位が上昇する。これにより、端子ＯＴの電位が上昇しても、トランジスタＭＮＨ１のゲート−ソース間電圧が変化しないため、トランジスタＭＮＨ１の第１端子−第２端子間では、端子ＯＴの電位がＶＨに達するまで、電流が流れ続ける。
　上記により、図２０Ａの記憶回路ＲＥＳＤ１２の回路ＯＰＣは、端子ＯＴに高電位側がＶＨ、低電位側がＶＬとなる信号を出力することができる。
　同様に、トランジスタＭＮＣ１のゲート、及び容量素子ＣＰＷの第１端子の電位が、ＶＨ−Ｖｔｈ＿ＭＮＣ３であるときにおいて、端子ＰＷＣからトランジスタＭＮＣ１の第１端子に低レベル電位ＶＬが入力された場合を考える。このとき、トランジスタＭＮＣ１のゲートの電位はＶＨ−Ｖｔｈ＿ＭＮＣ３であって、トランジスタＭＮＣ１の第２端子の電位はＶＬであるため、端子ＧＴの電位は、ＶＬのままとなる。
　次に、端子ＰＷＣからトランジスタＭＮＣ１の第１端子に入力される電位がＶＬからＶＥＸＨに遷移したとき、トランジスタＭＮＣ１の第２端子の電位（端子ＧＴの電位）は、ＶＬから上昇する。このとき、トランジスタＭＮＣ３の第２端子、トランジスタＭＮＣ１のゲート、及び容量素子ＣＰＷの第１端子は、フローティング状態となっているため、容量素子ＣＰＷによるブートストラップによって、トランジスタＭＮＣ３の第２端子、トランジスタＭＮＣ１のゲート、及び容量素子ＣＰＷの第１端子の電位が上昇する。これにより、端子ＧＴの電位が上昇しても、トランジスタＭＮＣ１のゲート−ソース間電圧が変化しないため、トランジスタＭＮＣ１の第１端子−第２端子間では、端子ＧＴの電位がＶＥＸＨに達するまで、電流が流れ続ける。
　端子ＧＴの電位がＶＥＸＨに達したとき、トランジスタＭＮＣ３の第２端子、トランジスタＭＮＣ１のゲート及び容量素子ＣＰＷの第１端子、の電位は、ＶＨ−Ｖｔｈ＿ＭＮＣ３＋（ＶＥＸＨ−ＶＬ）となる。また、トランジスタＭＮＦ１の第１端子の電位はＶＨ（又はＶＭＮＦ１）であり、トランジスタＭＮＦ１の第２端子の電位はＶＨであるため、トランジスタＭＮＦ１のしきい値電圧が適切な値であれば、トランジスタＭＮＦ１はオン状態にすることができる。
　これにより、配線ＶＤＥ１５と、トランジスタＭＮＨ３の第１端子及びトランジスタＭＮＣ３の第１端子と、の間が導通状態となり、トランジスタＭＮＨ３の第１端子及びトランジスタＭＮＣ３の第１端子と、には、配線ＶＤＥ１５からのＶＨが与えられる。
　このとき、例えば、回路ＬＧＣが停止しても、トランジスタＭＮＨ３の第１端子及びトランジスタＭＮＣ３の第１端子と、配線ＶＤＥ１５と、の間が導通状態となっているため、トランジスタＭＮＨ３の第１端子及びトランジスタＭＮＣ３の第１端子はフローティング状態にならない。このため、トランジスタＭＮＨ３の第１端子及びトランジスタＭＮＣ３に、ノイズが入力されても、トランジスタＭＮＨ３の第１端子及びトランジスタＭＮＣ３の第１端子の電位の変動が起こりにくくなる。これにより、端子ＯＴ及び端子ＧＴから出力される電位の変動も起こりにくくなるため、記憶回路ＲＥＳＤ１２の端子ＯＴ及び端子ＧＴから出力されるそれぞれの信号を安定させることができる。
　上記により、図２０Ａの記憶回路ＲＥＳＤ１２の回路ＯＰＣは、端子ＧＴに高電位側がＶＥＸＨ、低電位側がＶＬとなる信号を出力することができる。さらに、図２０Ａの記憶回路ＲＥＳＤ１２の回路ＯＰＣは、ノイズが入力されても、端子ＯＴ及び端子ＧＴから出力されるそれぞれの信号を安定させることができる。
　なお、トランジスタＭＮＦ１のゲートには、容量素子ＣＰＷによるブートストラップによって、ＶＨ−Ｖｔｈ＿ＭＮＣ３よりも高い電位が入力されるため、トランジスタＭＮＦ１には、電圧に対して耐性が高いトランジスタを用いることが好ましい。つまり、トランジスタＭＮＦ１には、実施の形態１で説明した、ゲート絶縁膜が厚いトランジスタＭＴＣＫを適用することが好ましい。
　また、図２０Ａの記憶回路ＲＥＳＤ１２が含まれるシフトレジスタＳＲは、駆動速度が速いことが好ましいため、トランジスタＭＮＦ１には、駆動周波数が高いトランジスタを用いてもよい。つまり、トランジスタＭＮＦ１には、実施の形態１で説明した、ゲート絶縁膜が薄いトランジスタＭＴＨＮを適用してもよい。
　また、トランジスタＭＮＨ１乃至トランジスタＭＮＨ３及びトランジスタＭＮＣ１乃至トランジスタＭＮＣ３については、図１２の記憶回路ＲＥＳＤ３に備わるトランジスタＭＮＨ１乃至トランジスタＭＮＨ３及びトランジスタＭＮＣ１乃至トランジスタＭＮＣ３のそれぞれの説明を参照することができる。
　また、図２０Ａの記憶回路ＲＥＳＤ１２は、図２０Ｂに示す記憶回路ＲＥＳＤ１２Ａの構成に変更してもよい。図２０Ｂに示す記憶回路ＲＥＳＤ１２Ａは、図２０Ａの記憶回路ＲＥＳＤ１２の端子ＯＴと端子ＧＴとがまとめられた構成となっている。
　具体的には、図２０Ｂの記憶回路ＲＥＳＤ１２Ａでは、図２０Ａの記憶回路ＲＥＳＤ１２Ａと比較して、トランジスタＭＮＨ１乃至トランジスタＭＮＨ３と、容量素子ＣＣＬと、が設けられてなく、かつ端子ＯＴが、端子ＧＴと、トランジスタＭＮＣ１の第２端子と、容量素子ＣＰＷの第２端子と、トランジスタＭＮＣ２の第１端子と、に電気的に接続されている。
　図２０Ｂの記憶回路ＲＥＳＤ１２Ａは、図１３の記憶回路ＲＥＳＤ５と、図１６の記憶回路ＲＥＳＤ８Ａと、図１９Ａの記憶回路ＲＥＳＤ１１と、図１９Ｂの記憶回路ＲＥＳＤ１１Ａと同様に、容量素子ＣＰＷによるブートストラップによってトランジスタＭＮＣ１のゲートの電位を高くすることができる。また、図２０Ｂの記憶回路ＲＥＳＤ１２Ａは、図１３の記憶回路ＲＥＳＤ５と、図１６の記憶回路ＲＥＳＤ８Ａと、図１９Ａの記憶回路ＲＥＳＤ１１と、及び図１９Ｂの記憶回路ＲＥＳＤ１１Ａと同様に、端子ＯＴから出力する信号の高電位側を高レベル電位ＶＨよりも高いＶＥＸＨとし、低電位側をＶＬとすることができる。
　また、図２０Ａの記憶回路ＲＥＳＤ１２は、図２１Ａに示す記憶回路ＲＥＳＤ１２Ｂの構成に変更してもよい。図２１Ａに示す記憶回路ＲＥＳＤ１２Ｂは、トランジスタＭＮＦ１のゲートが、トランジスタＭＮＣ３の第２端子、トランジスタＭＮＣ１のゲート、及び容量素子ＣＰＷの第１端子ではなく、トランジスタＭＮＨ３の第２端子、トランジスタＭＮＨ１のゲート及び容量素子ＣＣＬの第１端子に電気的に接続されている点で、図２０Ａの記憶回路ＲＥＳＤ１２と異なっている。
　図２１Ａに示す記憶回路ＲＥＳＤ１２Ｂは、容量素子ＣＣＬのブートストラップによって、トランジスタＭＮＦ１のゲートの電位を高くして、トランジスタＭＮＦ１をオン状態にする構成となっている。容量素子ＣＣＬのブートストラップによって上昇するトランジスタＭＮＦ１のゲートの電位は、図２１Ａの記憶回路ＲＥＳＤ１２における容量素子ＣＰＷのブートストラップによって上昇するトランジスタＭＮＦ１のゲートの電位よりも低くなるが、図２１Ａの記憶回路ＲＥＳＤ１２Ｂの構成においても、容量素子ＣＣＬのブートストラップによってトランジスタＭＮＦ１のゲートの電位を高くすることで、トランジスタＭＮＦ１が十分にオン状態にできる場合がある。つまり、図２０Ａの記憶回路ＲＥＳＤ１２と同様に、端子ＯＴ及び端子ＧＴから出力されるそれぞれの信号を安定させることができる。
　また、図２０Ａの記憶回路ＲＥＳＤ１２は、図２１Ｂに示す記憶回路ＲＥＳＤ１３の構成に変更してもよい。図２１Ｂの記憶回路ＲＥＳＤ１３は、図２０Ａの記憶回路ＲＥＳＤ１２の回路ＯＰＣにおけるトランジスタＭＮＨ３とトランジスタＭＮＣ３とが、トランジスタＭＮＨ３にまとめられた構成となっている。
　具体的には、図２１Ｂの記憶回路ＲＥＳＤ１３の回路ＯＰＣでは、トランジスタＭＮＨ３の第２端子は、トランジスタＭＮＨ１のゲートと、容量素子ＣＣＬの第１端子と、トランジスタＭＮＣ１のゲートと、容量素子ＣＰＷの第１端子と、トランジスタＭＮＦ１のゲートと、に電気的に接続されている構成となっている。
　図２１Ｂの記憶回路ＲＥＳＤ１３は、図２０Ａの記憶回路ＲＥＳＤ１２と同様に、容量素子ＣＰＷによるブートストラップによってトランジスタＭＮＣ１のゲートの電位を高くすることができ、かつ容量素子ＣＣＬによるブートストラップによってトランジスタＭＮＨ１のゲートの電位を高くすることができる。
　また、図２０Ａの記憶回路ＲＥＳＤ１２は、図２２Ａに示す記憶回路ＲＥＳＤ１４の構成に変更してもよい。図２２Ａの記憶回路ＲＥＳＤ１４は、図１４Ａの記憶回路ＲＥＳＤ６と同様に、トランジスタＭＮＨ３のゲートが、配線ＶＤＥ１１でなくトランジスタＭＮＨ３の第１端子に電気的に接続されている点と、トランジスタＭＮＣ３のゲートが、配線ＶＤＥ１２でなくトランジスタＭＮＣ３の第１端子に電気的に接続されている点と、で記憶回路ＲＥＳＤ１２と異なっている。
　つまり、図２２Ａに示す記憶回路ＲＥＳＤ１４は、トランジスタＭＮＨ３及びトランジスタＭＮＣ３のそれぞれがダイオード接続となっているため、図１４Ａの記憶回路ＲＥＳＤ６と同様に、回路ＬＧＣ１の端子ＬＯ１からトランジスタＭＮＨ３の第１端子、及びトランジスタＭＮＣ３の第１端子に高レベル電位ＶＨが与えられることで、トランジスタＭＮＨ３の第２端子、トランジスタＭＮＨ１のゲート、及び容量素子ＣＣＬの第１端子の電位が、ＶＨ−Ｖｔｈ＿ＭＮＨ３となり、トランジスタＭＮＣ３の第２端子、トランジスタＭＮＣ１のゲート、及び容量素子ＣＰＷの第１端子の電位が、ＶＨ−Ｖｔｈ＿ＭＮＨ３となる。また、その後、端子ＣＬＫ５から高レベル電位ＶＨが入力されたとき、容量素子ＣＣＬによるブートストラップが起きるため、端子ＯＴの電位がＶＨまで上昇する。同様に、端子ＰＷＣから高レベル電位ＶＥＸＨが入力されたとき、容量素子ＣＰＷによるブートストラップが起きるため、端子ＧＴの電位がＶＥＸＨまで上昇する。また、これにより、トランジスタＭＮＦ１のゲートの電位も上昇するため、トランジスタＭＮＦ１をオン状態にすることができ、配線ＶＤＥ１５と、トランジスタＭＮＨ３の第１端子及びトランジスタＭＮＣ３の第１端子と、の間を導通状態にすることができる。これにより、図２０Ａの記憶回路ＲＥＳＤ１２と同様に、端子ＯＴ及び端子ＧＴから出力されるそれぞれの信号を安定させることができる。
　なお、容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＨ３を低下させたい場合、換言すると容量素子ＣＣＬの第１端子（又はトランジスタＭＮＨ１のゲート）に蓄積された電荷を放出したい場合には、図２２Ａの回路ＯＰＣに対して更なる変更が求められる。また、同様に容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＣ３を低下させたい場合、換言すると容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）に蓄積された電荷を放出したい場合には、図１４Ａの記憶回路ＲＥＳＤ６と図１５Ａの記憶回路ＲＥＳＤ７と同様に、図２２Ａの回路ＯＰＣに対して更なる変更が求められる。
　図２２Ｂに示す記憶回路ＲＥＳＤ１４Ａの回路ＯＰＣは、図２２Ａの記憶回路ＲＥＳＤ１４の回路ＯＰＣの変更例であって、容量素子ＣＣＬの第１端子（又はトランジスタＭＮＨ１のゲート）に蓄積された電荷と、容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）に蓄積された電荷と、の放出が可能な構成となっている点で、図２２Ａの記憶回路ＲＥＳＤ１４の回路ＯＰＣと異なっている。具体的には、図２２Ｂに示す記憶回路ＲＥＳＤ１４Ａの回路ＯＰＣは、トランジスタＭＮＣ４及びトランジスタＭＮＨ４を有する点で、図２２Ａの記憶回路ＲＥＳＤ１４の回路ＯＰＣと異なっている。
　トランジスタＭＮＨ４の第１端子は、トランジスタＭＮＨ１のゲートと、容量素子ＣＣＬの第１端子と、トランジスタＭＮＨ３の第２端子と、に電気的に接続され、トランジスタＭＮＨ４の第２端子は、配線ＶＳＥ２３に電気的に接続され、トランジスタＭＮＨ４のゲートは、配線ＲＳ１に電気的に接続されている。また、トランジスタＭＮＣ４の第１端子は、トランジスタＭＮＣ３の第２端子と、トランジスタＭＮＣ１のゲートと、容量素子ＣＰＷの第１端子と、トランジスタＭＮＦ１のゲートと、に電気的に接続され、トランジスタＭＮＣ４の第２端子は、配線ＶＳＥ２４に電気的に接続され、トランジスタＭＮＣ４のゲートは、配線ＲＳ２に電気的に接続されている。
　なお、配線ＲＳ１、配線ＲＳ２、配線ＶＳＥ２３及び配線ＶＳＥ２４については、図１４Ｂに示す記憶回路ＲＥＳＤ６Ａの配線ＲＳ１、配線ＲＳ２、配線ＶＳＥ２３及び配線ＶＳＥ２４の説明を参照することができる。また、トランジスタＭＮＨ４及びトランジスタＭＮＣ４についても、図１４Ｂの記憶回路ＲＥＳＤ６ＡのトランジスタＭＮＨ４及びトランジスタＭＮＣ４の説明を参照することができる。
　例えば、容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）を高くしたい場合（当該電位をＶＨ−Ｖｔｈ＿ＭＮＨ３にしたい場合）、配線ＲＳ１に低レベル電位ＶＬを与えてトランジスタＭＮＨ４をオフ状態にした後に、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＨ３の第１端子に高レベル電位ＶＨを与えればよい。また、容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）を低くしたい場合（当該電位をＶＬにしたい場合）、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＨ３の第１端子に低レベル電位ＶＬを与えてトランジスタＭＮＨ３をオフ状態にした後に、配線ＲＳ１に高レベル電位ＶＨを与えてトランジスタＭＮＨ４をオン状態とすればよい。ここで、配線ＶＳＥ２３が与える電位を低レベル電位ＶＬとしたとき、容量素子ＣＣＬの第１端子の電荷（トランジスタＭＮＨ１のゲートの電荷）は配線ＶＳＥ２３に流れていき、結果として、容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）はＶＬとなる。
　また、例えば、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）を高くしたい場合（当該電位をＶＨ−Ｖｔｈ＿ＭＮＣ３にしたい場合）、配線ＲＳ２に低レベル電位ＶＬを与えてトランジスタＭＮＣ４をオフ状態にした後に、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＣ３の第１端子に高レベル電位ＶＨを与えればよい。また、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）を低くしたい場合（当該電位をＶＬにしたい場合）、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＣ３の第１端子に低レベル電位ＶＬを与えてトランジスタＭＮＣ３をオフ状態にした後に、配線ＲＳ２に高レベル電位ＶＨを与えてトランジスタＭＮＣ４をオン状態とすればよい。ここで、配線ＶＳＥ２４が与える電位を低レベル電位ＶＬとしたとき、容量素子ＣＣＬの第１端子の電荷（トランジスタＭＮＣ１のゲートの電荷）は配線ＶＳＥ２４に流れていき、結果として、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）はＶＬとなる。
　また、図２０Ａの記憶回路ＲＥＳＤ１２は、図２３に示す記憶回路ＲＥＳＤ１５の構成に変更してもよい。図２３の記憶回路ＲＥＳＤ１５は、図１７Ａの記憶回路ＲＥＳＤ９と同様に、トランジスタＭＮＨ３のゲートが、配線ＶＤＥ１１でなく回路ＬＧＣの端子ＬＯ１に電気的に接続されている点と、トランジスタＭＮＨ３の第１端子が配線ＶＤＥ１３に電気的に接続されている点と、トランジスタＭＮＣ３のゲートが、配線ＶＤＥ１２でなく回路ＬＧＣの端子ＬＯ１に電気的に接続されている点と、トランジスタＭＮＣ３の第１端子が配線ＶＤＥ１４に電気的に接続されている点と、で記憶回路ＲＥＳＤ１２と異なっている。
　配線ＶＤＥ１３及び配線ＶＤＥ１４については、図１７Ａの記憶回路ＲＥＳＤ９の配線ＶＤＥ１３及び配線ＶＤＥ１４の説明を参照することができる。
　図２３の記憶回路ＲＥＳＤ１５において、回路ＬＧＣ１の端子ＬＯ１からトランジスタＭＮＨ３のゲートと、トランジスタＭＮＣ３のゲートと、のそれぞれに高レベル電位ＶＨが与えられることで、トランジスタＭＮＨ３の第２端子と、トランジスタＭＮＨ１のゲートと、容量素子ＣＣＬの第１端子と、のそれぞれの電位がＶＨ−Ｖｔｈ＿ＭＮＨ３に達して、トランジスタＭＮＨ３がオフ状態となる。また、トランジスタＭＮＣ３の第２端子と、トランジスタＭＮＣ１のゲートと、トランジスタＭＮＦ１のゲートと、容量素子ＣＰＷの第１端子と、のそれぞれの電位がＶＨ−Ｖｔｈ＿ＭＮＣ３に達して、トランジスタＭＮＣ３がオフ状態となる。
　また、その後、端子ＣＬＫ５から高レベル電位ＶＨが入力されたとき、容量素子ＣＣＬによるブートストラップが起きるため、端子ＯＴの電位がＶＨまで上昇する。同様に、端子ＰＷＣから高レベル電位ＶＥＸＨが入力されたとき、容量素子ＣＰＷによるブートストラップが起きるため、端子ＧＴの電位がＶＥＸＨまで上昇する。また、これにより、トランジスタＭＮＦ１のゲートの電位も上昇するため、トランジスタＭＮＦ１をオン状態にすることができ、配線ＶＤＥ１５と、トランジスタＭＮＨ３の第１端子及びトランジスタＭＮＣ３の第１端子と、の間を導通状態にすることができる。これにより、図２０Ａの記憶回路ＲＥＳＤ１２と同様に、端子ＯＴ及び端子ＧＴから出力されるそれぞれの信号を安定させることができる。
　なお、容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＨ３を低下させたい場合、換言すると容量素子ＣＣＬの第１端子（又はトランジスタＭＮＨ１のゲート）に蓄積された電荷を放出したい場合には、図２３の回路ＯＰＣに対して更なる変更が求められる。また、同様に容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＣ３を低下させたい場合、換言すると容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）に蓄積された電荷を放出したい場合には、図１７Ａの記憶回路ＲＥＳＤ９と同様に、図２３の回路ＯＰＣに対して更なる変更が求められる。
　図２４に示す記憶回路ＲＥＳＤ１５Ａの回路ＯＰＣは、図２３の記憶回路ＲＥＳＤ１５の回路ＯＰＣの変更例であって、容量素子ＣＣＬの第１端子（又はトランジスタＭＮＨ１のゲート）に蓄積された電荷と、容量素子ＣＰＷの第１端子（又はトランジスタＭＮＣ１のゲート）に蓄積された電荷と、の放出が可能な構成となっている点で、図２３の記憶回路ＲＥＳＤ１５の回路ＯＰＣと異なっている。具体的には、図２４に示す記憶回路ＲＥＳＤ１５Ａの回路ＯＰＣは、トランジスタＭＮＣ４及びトランジスタＭＮＨ４を有する点で、図２３の記憶回路ＲＥＳＤ１５の回路ＯＰＣと異なっている。
　トランジスタＭＮＨ４の第１端子は、トランジスタＭＮＨ１のゲートと、容量素子ＣＣＬの第１端子と、トランジスタＭＮＨ３の第２端子と、に電気的に接続され、トランジスタＭＮＨ４の第２端子は、配線ＶＳＥ２３に電気的に接続され、トランジスタＭＮＨ４のゲートは、配線ＲＳ１に電気的に接続されている。また、トランジスタＭＮＣ４の第１端子は、トランジスタＭＮＣ３の第２端子と、トランジスタＭＮＣ１のゲートと、容量素子ＣＰＷの第１端子と、トランジスタＭＮＦ１のゲートと、に電気的に接続され、トランジスタＭＮＣ４の第２端子は、配線ＶＳＥ２４に電気的に接続され、トランジスタＭＮＣ４のゲートは、配線ＲＳ２に電気的に接続されている。
　なお、配線ＲＳ１、配線ＲＳ２、配線ＶＳＥ２３及び配線ＶＳＥ２４については、図１７Ｂに示す記憶回路ＲＥＳＤ９Ａの配線ＲＳ１、配線ＲＳ２、配線ＶＳＥ２３及び配線ＶＳＥ２４の説明を参照することができる。
　例えば、容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）を高くしたい場合（当該電位をＶＨ−Ｖｔｈ＿ＭＮＨ３にしたい場合）、配線ＲＳ１に低レベル電位ＶＬを与えてトランジスタＭＮＨ４をオフ状態にした後に、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＨ３のゲートに高レベル電位ＶＨを与えればよい。また、容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）を低くしたい場合（当該電位をＶＬにしたい場合）、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＨ３のゲートに低レベル電位ＶＬを与えてトランジスタＭＮＨ３をオフ状態にした後に、配線ＲＳ１に高レベル電位ＶＨを与えてトランジスタＭＮＨ４をオン状態とすればよい。ここで、配線ＶＳＥ２３が与える電位を低レベル電位ＶＬとしたとき、容量素子ＣＣＬの第１端子の電荷（トランジスタＭＮＨ１のゲートの電荷）は配線ＶＳＥ２３に流れていき、結果として、容量素子ＣＣＬの第１端子の電位（トランジスタＭＮＨ１のゲートの電位）はＶＬとなる。
　また、例えば、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）を高くしたい場合（当該電位をＶＨ−Ｖｔｈ＿ＭＮＣ３にしたい場合）、配線ＲＳ２に低レベル電位ＶＬを与えてトランジスタＭＮＣ４をオフ状態にした後に、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＣ３のゲートに高レベル電位ＶＨを与えればよい。また、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）を低くしたい場合（当該電位をＶＬにしたい場合）、回路ＬＧＣの端子ＬＯ１からトランジスタＭＮＣ３のゲートに低レベル電位ＶＬを与えてトランジスタＭＮＣ３をオフ状態にした後に、配線ＲＳ２に高レベル電位ＶＨを与えてトランジスタＭＮＣ４をオン状態とすればよい。ここで、配線ＶＳＥ２４が与える電位を低レベル電位ＶＬとしたとき、容量素子ＣＣＬの第１端子の電荷（トランジスタＭＮＣ１のゲートの電荷）は配線ＶＳＥ２４に流れていき、結果として、容量素子ＣＰＷの第１端子の電位（トランジスタＭＮＣ１のゲートの電位）はＶＬとなる。
＜レベルシフタ回路ＬＳ＞
　次に、図４の駆動回路ＳＤ２の増幅回路ＬＶＳに含まれているレベルシフタ回路ＬＳについて説明する。図２５Ａは、図４のレベルシフタ回路ＬＳ［１］乃至レベルシフタ回路ＬＳ［５］に適用できる、レベルシフタ回路の回路構成の一例を示している。
　図２５Ａに示すレベルシフタ回路ＬＳａは、図４のレベルシフタ回路ＬＳに適用できる回路の構成例であって、トランジスタＭＮ１１乃至トランジスタＭＮ１３を有する。また、図２５Ａに示すとおり、レベルシフタ回路ＬＳａは、ｐチャネル型トランジスタを含まず、かつｎチャネル型トランジスタを含む単極性回路となっている。
　また、レベルシフタ回路ＬＳａは、端子ＩＮ１Ｌと、端子ＩＮ２Ｌと、端子ＯＵＴＬと、を有する。
　トランジスタＭＮ１１のゲートは、配線ＶＥ１に電気的に接続され、トランジスタＭＮ１１の第１端子は、端子ＩＮ１Ｌに電気的に接続され、トランジスタＭＮ１１の第２端子は、トランジスタＭＮ１２のゲートに電気的に接続されている。また、トランジスタＭＮ１２の第１端子は、配線ＶＥ２に電気的に接続されている。また、トランジスタＭＮ１３のゲートは、端子ＩＮ２Ｌに電気的に接続され、トランジスタＭＮ１３の第１端子は、トランジスタＭＮ１２の第２端子と、端子ＯＵＴＬと、に電気的に接続され、トランジスタＭＮ１３の第２端子は、配線ＶＥ３に電気的に接続されている。
　端子ＩＮ１Ｌは、一例として、図４のレベルシフタ回路ＬＳの入力端子に相当する。
　端子ＩＮ２Ｌは、一例として、端子ＩＮ１Ｌに入力された信号の論理が反転された信号が入力される。例えば、端子ＩＮ１Ｌに、低レベル電位が入力されたとき、端子ＩＮ２Ｌには、高レベル電位が入力される。また、例えば、端子ＩＮ１Ｌに、高レベル電位が入力されたとき、端子ＩＮ２Ｌには、低レベル電位が入力される。このため、端子ＩＮ２Ｌには、例えば、インバータの出力端子を電気的に接続し、インバータの入力端子には端子ＩＮ１Ｌを電気的に接続することが好ましい。
　端子ＯＵＴＬは、一例として、図４のレベルシフタ回路ＬＳの出力端子に相当する。
　配線ＶＥ１は、一例として、固定電位を与える配線として機能する。なお、当該固定電位としては、記憶回路ＲＥＳの第２の出力端子から出力しうる高レベル電位と同じ高さの電位であることが好ましい。なお、配線ＶＥ１は、固定電位ではなく可変電位を与える配線としてもよい。
　配線ＶＥ２は、一例として、固定電位を与える配線として機能する。なお、当該固定電位としては、記憶回路ＲＥＳの第２の出力端子から出力しうる高レベル電位よりも高い電位であることが好ましい。また、当該固定電位としては、記憶回路ＲＥＳの第２の出力端子から出力しうる低レベル電位と同じ高さの電位としてもよい。また、配線ＶＥ２は、固定電位ではなく可変電位を与える配線としてもよい。
　配線ＶＥ３は、一例として、固定電位を与える配線として機能する。なお、当該電位としては、記憶回路ＲＥＳの第２の出力端子から出力しうる低レベル電位、又は接地電位とすることが好ましい。なお、配線ＶＥ３は、固定電位ではなく可変電位を与える配線としてもよい。
　レベルシフタ回路ＬＳａにおいて、トランジスタＭＮ１１は、トランジスタＭＮ１２のゲートに、端子ＩＮ１Ｌからの信号を伝える機能を有する。このため、トランジスタＭＮ１１には、駆動周波数が高いトランジスタを用いることが好ましい。つまり、トランジスタＭＮ１１には、上記実施の形態１で説明したトランジスタＭＴＨＮを用いることが好ましい。なお、トランジスタＭＮ１１の電圧に対する耐性を高くしたい場合には、トランジスタＭＮ１１には、トランジスタＭＴＣＫではなくトランジスタＭＴＨＮを用いてもよい。
　また、レベルシフタ回路ＬＳａにおいて、トランジスタＭＮ１２の第１端子及び第２端子、若しくはトランジスタＭＮ１３の第１端子には、上記のとおり、配線ＶＥ２から、記憶回路ＲＥＳの第２の出力端子から出力しうる高レベル電位よりも高い電位が与えられる。このため、トランジスタＭＮ１２及びトランジスタＭＮ１３には、電圧に対して高い耐性を有するトランジスタを用いることが好ましい。つまり、トランジスタＭＮ１２及びトランジスタＭＮ１３には、上記実施の形態１で説明したトランジスタＭＴＣＫを用いることが好ましい。なお、トランジスタＭＮ１２及びトランジスタＭＮ１３の駆動周波数を高めたい場合には、トランジスタＭＮ１２及びトランジスタＭＮ１３には、トランジスタＭＴＣＫではなくトランジスタＭＴＨＮを用いてもよい。
　次に、レベルシフタ回路ＬＳａの変更例について説明する。
　図２５Ｂに示すレベルシフタ回路ＬＳｂ１は、図２５Ａのレベルシフタ回路ＬＳａの変更例であって、トランジスタＭＮ１１が設けられていない点と、トランジスタＭＮ１２のゲートがトランジスタＭＮ１２の第１端子に電気的に接続されている点で、レベルシフタ回路ＬＳａと異なっている。
　また、レベルシフタ回路ＬＳａの端子ＩＮ２Ｌは、端子ＩＮ１Ｌに入力されている信号の反転信号が入力されていたが、レベルシフタ回路ＬＳｂ１も同様に、レベルシフタＬＳＢ１の端子ＩＮ２Ｌには、記憶回路ＲＥＳの第２の出力端子から出力された信号の反転信号が入力されるものとする。
　なお、レベルシフタ回路ＬＳｂ１は、回路設計の段階において、その構成を変更することができる。
　例えば、図３又は図４に示す増幅回路ＬＶＳに含まれるレベルシフタ回路ＬＳには、図２５Ｃに示すレベルシフタ回路ＬＳｂ２を適用してもよい。図２５Ｃに示すレベルシフタ回路ＬＳｂ２は、図２５Ｂのレベルシフタ回路ＬＳｂ１の変更例であって、トランジスタＭＮ１２のゲートがトランジスタＭＮ１２の第１端子ではなく、トランジスタＭＮ１２の第２端子に電気的に接続されている点で、レベルシフタ回路ＬＳｂ１と異なっている。
　なお、図２５Ｃに示すトランジスタＭＮ１２は、ノーマリーオンのトランジスタとする。
　なお、本明細書等において、ＯＳトランジスタにおけるノーマリーオフとは、ゲート−ソース間電圧が０Ｖのときに、トランジスタに流れるチャネル幅１μｍあたりの電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。一方で、ノーマリーオンとは、ゲート−ソース間電圧が０Ｖのときにおいてもチャネルが存在し、トランジスタに電流が流れてしまう状態のことをいう。
　また、例えば、図３又は図４に示す増幅回路ＬＶＳに含まれるレベルシフタ回路ＬＳには、図２５Ｄに示すレベルシフタ回路ＬＳｂ３を適用してもよい。図２５Ｄに示すレベルシフタ回路ＬＳｂ３は、図２５Ｂのレベルシフタ回路ＬＳｂ１の変更例であって、トランジスタＭＮ１２を抵抗Ｒに変更している点で、レベルシフタ回路ＬＳｂ１と異なっている。
　抵抗Ｒの第１端子は、配線ＶＥ２に電気的に接続され、抵抗Ｒの第２端子は、トランジスタＭＮ１３の第１端子と、端子ＯＵＴＬと、に電気的に接続されている。
　また、例えば、図３又は図４に示す増幅回路ＬＶＳに含まれるレベルシフタ回路ＬＳには、図２５Ｅに示すレベルシフタ回路ＬＳｂ４を適用してもよい。図２５Ｅに示すレベルシフタ回路ＬＳｂ４は、図２５Ｂのレベルシフタ回路ＬＳｂ１の変更例であって、トランジスタＭＮ１２をダイオードＤＩに変更している点で、レベルシフタ回路ＬＳｂ１と異なっている。
　ダイオードの入力端子は、配線ＶＥ２に電気的に接続され、ダイオードの出力端子は、トランジスタＭＮ１３の第１端子と、端子ＯＵＴＬと、に電気的に接続されている。
＜保持回路ＬＴＣ１又は保持回路ＬＴＣ２＞
　次に、図３又は図４に示す保持回路ＬＴＣ１に含まれている第１のラッチ回路ＬＡ、保持回路ＬＴＣ２に含まれている第２のラッチ回路ＬＢについて説明する。図２６Ａは、図３又は図４に示す第１のラッチ回路ＬＡ又は第２のラッチ回路ＬＢに適用できる、ラッチ回路の回路構成の一例を示している。
　図２６Ａに示す第１のラッチ回路ＬＡ（第２のラッチ回路ＬＢ）は、インバータＩＮＶ１乃至インバータＩＮＶ５と、スイッチＳＷ１と、スイッチＳＷ２と、を有する。また、第１のラッチ回路ＬＡ（第２のラッチ回路ＬＢ）は、入力端子Ｄと、出力端子Ｑと、イネーブル入力端子Ｅと、を有する。
　スイッチＳＷ１又はスイッチＳＷ２としては、例えば、アナログスイッチなどの電気的なスイッチ、又は機械的なスイッチを適用してもよい。また、電気的なスイッチの一として、ＯＳトランジスタとしてもよい。
　なお、本明細書等では、図２６Ａに示すスイッチＳＷ１及びスイッチＳＷ２は、制御端子に高レベル電位が与えられているときオン状態になり、制御端子に低レベル電位が与えられているときオフ状態になるものとする。
　インバータＩＮＶ１の入力端子は、入力端子Ｄに電気的に接続され、インバータＩＮＶ１の出力端子は、スイッチＳＷ１の第１端子に電気的に接続されている。インバータＩＮＶ２の入力端子は、インバータＩＮＶ３の入力端子と、スイッチＳＷ１の第２端子と、スイッチＳＷ２の第１端子と、に電気的に接続され、インバータＩＮＶ２の出力端子は、出力端子Ｑに電気的に接続されている。インバータＩＮＶ３の出力端子は、インバータＩＮＶ４の入力端子に電気的に接続され、インバータＩＮＶ４の出力端子は、スイッチＳＷ２の第２端子に電気的に接続されている。インバータＩＮＶ５の入力端子は、イネーブル入力端子Ｅと、スイッチＳＷ１の制御端子と、に電気的に接続され、インバータＩＮＶ５の出力端子は、スイッチＳＷ２の制御端子と、に電気的に接続されている。
　図２６Ａに示す第１のラッチ回路ＬＡ（第２のラッチ回路ＬＢ）は、イネーブル入力端子Ｅに高レベル電位が入力されているとき、スイッチＳＷ１が導通状態となり、スイッチＳＷ２が非導通状態となる。このため、入力端子Ｄに入力された信号は、インバータＩＮＶ１とインバータＩＮＶ２とを介して、出力端子Ｑに出力される。また、入力端子Ｄに入力された信号は、インバータＩＮＶ１とインバータＩＮＶ３とインバータＩＮＶ４とを介して、スイッチＳＷ２の第１端子に入力される。
　また、ここで、イネーブル入力端子Ｅに入力されている高レベル電位が低レベル電位に変化したとき、スイッチＳＷ１が非導通状態となり、スイッチＳＷ２が導通状態となる。このとき、インバータＩＮＶ３とインバータＩＮＶ４とによって、先程、入力端子Ｄに入力された信号を保持することができる。また、当該信号は、インバータＩＮＶ２を介して、出力端子Ｑに出力される。
　また、インバータＩＮＶ１乃至インバータＩＮＶ５のそれぞれに適用できるインバータの回路構成を図２６Ｂに示す。図２６Ｂに示すインバータＩＮＶは、トランジスタＭＮ２１乃至トランジスタＭＮ２４と、容量素子Ｃ２１と、を有する。また、図２６Ｂに示すとおり、インバータＩＮＶは、ｐチャネル型トランジスタを含まず、かつｎチャネル型トランジスタを含む単極性回路となっている。
　インバータＩＮＶの入力端子は、トランジスタＭＮ２１のゲートと、トランジスタＭＮ２３のゲートと、に電気的に接続されている。また、トランジスタＭＮ２２のゲートは、トランジスタＭＮ２２の第１端子と、配線ＶＥ１１と、に電気的に接続され、トランジスタＭＮ２２の第２端子は、トランジスタＭＮ２１の第１端子と、トランジスタＭＮ２４のゲートと、容量素子Ｃ２１の第１端子と、に電気的に接続されている。また、トランジスタＭＮ２１の第２端子は、配線ＶＥ１３に電気的に接続されている。トランジスタＭＮ２４の第１端子は、配線ＶＥ１２に電気的に接続され、トランジスタＭＮ２４の第２端子は、容量素子Ｃ２１の第２端子と、トランジスタＭＮ２３の第１端子と、インバータＩＮＶの出力端子と、に電気的に接続されている。また、トランジスタＭＮ２３の第２端子は、配線ＶＥ１４に電気的に接続されている。
　配線ＶＥ１１及び配線ＶＥ１２は、一例として、固定電位を与える配線として機能する。なお、当該固定電位としては、高レベル電位であることが好ましい。また、配線ＶＥ１１及び配線ＶＥ１２のそれぞれが与える固定電位は、互いに等しくてもよいし、互いに異なっていてもよい。なお、配線ＶＥ１１及び配線ＶＥ１２の一方又は双方は、固定電位ではなく可変電位を与える配線としてもよい。
　配線ＶＥ１３及び配線ＶＥ１４は、一例として、固定電位を与える配線として機能する。なお、当該固定電位としては、低レベル電位又は接地電位であることが好ましい。また、配線ＶＥ１３及び配線ＶＥ１４のそれぞれが与える固定電位は、互いに等しくてもよいし、互いに異なっていてもよい。なお、配線ＶＥ１１及び配線ＶＥ１２の一方又は双方は、固定電位ではなく可変電位を与える配線としてもよい。
　インバータＩＮＶにおいて、トランジスタＭＮ２１乃至トランジスタＭＮ２４は、インバータＩＮＶの入力端子からの信号の論理を反転させて、インバータＩＮＶの出力端子に論理を反転させた信号を出力するための回路素子として機能する。そのため、インバータＩＮＶの入力端子に信号を入力してから、インバータＩＮＶの出力端子から信号を出力するまでにかかる時間は短いことが好ましい。換言すると、インバータＩＮＶに備わるトランジスタＭＮ２１乃至トランジスタＭＮ２４には、駆動周波数が高いトランジスタを用いることが好ましい。つまり、トランジスタＭＮ２１乃至トランジスタＭＮ２４には、上記実施の形態１で説明したトランジスタＭＴＨＮを用いることが好ましい。
　なお、トランジスタＭＮ２１乃至トランジスタＭＮ２４の電圧に対する耐性を高くしたい場合には、トランジスタＭＮ２１乃至トランジスタＭＮ２４には、トランジスタＭＴＨＮではなくトランジスタＭＴＣＫを用いてもよい。
　また、スイッチＳＷ１及びスイッチＳＷ２のそれぞれに適用できるスイッチの回路構成を図２６Ｃに示す。図２６Ｃに示すスイッチＳＷは、トランジスタＭＮ２６と、トランジスタＭＮ２７と、容量素子Ｃ２２と、を有する。また、図２６Ｃに示すとおり、スイッチＳＷは、ｐチャネル型トランジスタを含まず、かつｎチャネル型トランジスタを含む単極性回路となっている。
　トランジスタＭＮ２６の第１端子は、スイッチＳＷのイネーブル入力端子Ｅに電気的に接続され、トランジスタＭＮ２６の第２端子は、トランジスタＭＮ２７のゲートと、容量素子Ｃ２２の第１端子と、に電気的に接続され、トランジスタＭＮ２６のゲートは、配線ＶＥ１５に電気的に接続されている。また、トランジスタＭＮ２７の第１端子は、スイッチＳＷの第１端子に電気的に接続され、トランジスタＭＮ２７の第２端子は、容量素子Ｃ２２の第２端子と、スイッチＳＷ２の第２端子と、に電気的に接続されている。
　配線ＶＥ１５は、一例として、固定電位を与える配線として機能する。なお、当該固定電位としては、高レベル電位であることが好ましい。また、配線ＶＥ１５のそれぞれが与える固定電位は、互いに等しくてもよいし、互いに異なっていてもよい。なお、配線ＶＥ１５の一方又は双方は、固定電位ではなく可変電位を与える配線としてもよい。
　スイッチＳＷにおいて、トランジスタＭＮ２７は、スイッチＳＷの入力端子と出力端子との間の導通状態と非導通状態の切り替えを行う回路素子として機能する。そのため、トランジスタＭＮ２７のスイッチング速度は、速いことが好ましい。このため、スイッチＳＷに備わるトランジスタＭＮ２７には、駆動周波数が高いトランジスタを用いることが好ましい。つまり、トランジスタＭＮ２７には、上記実施の形態１で説明したトランジスタＭＴＨＮを用いることが好ましい。なお、トランジスタＭＮ２７の電圧に対する耐性を高くしたい場合には、トランジスタＭＮ２７には、トランジスタＭＴＨＮではなくトランジスタＭＴＣＫを用いてもよい。
　また、トランジスタＭＮ２６について、電圧に対する耐性を高くしたい場合には、トランジスタＭＴＣＫを用いればよい。また、駆動周波数を高めたい場合には、トランジスタＭＴＨＮを用いればよい。
＜増幅回路ＳＦ＞
　次に、図３又は図４に示す増幅回路ＳＦに含まれているソースフォロワ回路ＳＡＭ［１］乃至ソースフォロワ回路ＳＡＭ［５］について説明する。図２７Ａは、図３又は図４に示すソースフォロワ回路ＳＡＭ［１］乃至ソースフォロワ回路ＳＡＭ［５］に適用できる、ソースフォロワ回路の回路構成の一例を示している。
　図２７Ａに示すソースフォロワ回路ＳＡＭは、トランジスタＭＮ３１乃至トランジスタＭＮ３８と、容量素子Ｃ１と、容量素子Ｃ２と、を有する。また、ソースフォロワ回路ＳＡＭは、端子ＩＰと、端子ＯＰと、を有する。
　トランジスタＭＮ３１の第１端子は、端子ＩＰに電気的に接続され、トランジスタＭＮ３１の第２端子は、トランジスタＭＮ３２の第１端子と、容量素子Ｃ１の第１端子と、に電気的に接続され、トランジスタＭＮ３１のゲートは、配線ＤＲ１に電気的に接続されている。また、容量素子Ｃ１の第２端子は、配線ＶＥ２３に電気的に接続されている。また、トランジスタＭＮ３５の第１端子は、配線ＳＧに電気的に接続され、トランジスタＭＮ３５の第２端子は、トランジスタＭＮ３６のゲートと、容量素子Ｃ２の第１端子と、に電気的に接続され、トランジスタＭＮ３５のゲートは配線ＤＲ２に電気的に接続されている。トランジスタＭＮ３２の第２端子は、トランジスタＭＮ３３の第１端子と、容量素子Ｃ２の第２端子に電気的に接続され、トランジスタＭＮ３２のゲートは、配線ＤＲ３に電気的に接続されている。また、トランジスタＭＮ３６の第１端子は、配線ＶＥ２２に電気的に接続され、トランジスタＭＮ３６の第２端子は、トランジスタＭＮ３３の第２端子と、トランジスタＭＮ３７の第１端子と、トランジスタＭＮ３４の第１端子と、に電気的に接続されている。また、トランジスタＭＮ３３のゲートは、配線ＤＲ４に電気的に接続されている。また、トランジスタＭＮ３７の第２端子は、配線ＶＥ２４に電気的に接続され、トランジスタＭＮ３７のゲートは、配線ＶＢＩＳに電気的に接続されている。また、トランジスタＭＮ３４の第２端子は、トランジスタＭＮ３８の第１端子と、端子ＯＰと、に電気的に接続され、トランジスタＭＮ３４のゲートは、配線ＤＲ５に電気的に接続されている。また、トランジスタＭＮ３８の第２端子は、配線ＶＥ２５に電気的に接続され、トランジスタＭＮ３８のゲートは、配線ＩＮＩＴに電気的に接続されている。
　配線ＤＲ１乃至配線ＤＲ５、及び配線ＩＮＩＴは、ソースフォロワ回路ＳＡＭを制御するための信号を送信する配線として機能する。このため、配線ＤＲ１乃至配線ＤＲ５、及び配線ＩＮＩＴが送信する信号は、可変電位とすることが好ましい。
　配線ＳＧは、一例として、固定電位を与える配線として機能する。なお、当該固定電位としては、後述する配線ＶＥ２３乃至配線ＶＥ２５が与える低レベル電位以上、又は接地電位以上、かつ配線ＶＥ２２が与える高レベル電位以下であることが好ましい。また、当該固定電位としては、上記の範囲以外の電位としてもよい。また、配線ＳＧは、固定電位ではなく可変電位を与える配線としてもよい。
　配線ＶＥ２２は、一例として、固定電位を与える配線として機能する。なお、当該固定電位としては、高レベル電位であることが好ましい。なお、配線ＶＥ２２は、固定電位ではなく可変電位を与える配線としてもよい。
　配線ＶＥ２３乃至配線ＶＥ２５は、一例として、固定電位を与える配線として機能する。なお、当該固定電位としては、低レベル電位、又は接地電位であることが好ましい。また、配線ＶＥ２３乃至配線ＶＥ２５のそれぞれが与える固定電位は、互いに等しくてもよいし、互いに異なっていてもよい。なお、配線ＶＥ２３乃至配線ＶＥ２５のうちの一以上は、固定電位ではなく可変電位を与える配線としてもよい。
　配線ＶＢＩＳは、トランジスタＭＮ３７のゲートに固定電位を与える配線として機能する。また、トランジスタＭＮ３７の第２端子には配線ＶＥ２４が電気的に接続されており、配線ＶＥ２４がトランジスタＭＮ３７の第２端子に固定電位を与える場合には、トランジスタＭＮ３７は、定電流源として機能する。
　端子ＩＰは、一例として、図３又は図４のソースフォロワ回路ＳＡＭの入力端子に相当する。
　端子ＯＰは、一例として、図３又は図４のソースフォロワ回路ＳＡＭの出力端子に相当する。
　図２７Ｂは、図２７Ａに示したソースフォロワ回路ＳＡＭの動作例を示すタイミングチャートである。図２７Ｂのタイミングチャートは、時刻Ｔ１乃至時刻Ｔ４及びその近傍における、配線ＤＲ１乃至配線ＤＲ５、及び配線ＩＮＩＴの電位の変化を示している。なお、図２７Ｂのタイミングチャートでは、高レベル電位を「Ｈｉｇｈ」と記載し、低レベル電位を「Ｌｏｗ」と記載している。
　また、配線ＶＥ２２は、高レベル電位ＶＤＨを与える配線とする。また、配線ＶＥ２３乃至配線ＶＥ２５は、低レベル電位ＶＳＳを与える配線として機能する。また、配線ＳＧは、基準電位ＶＸを与える配線として機能する。
　時刻Ｔ１から時刻Ｔ２までの間では、ソースフォロワ回路ＳＡＭにおいて初期化が行われる。具体的には、配線ＤＲ１と、配線ＤＲ３と、配線ＤＲ５と、のそれぞれは低レベル電位となり、配線ＤＲ２と、配線ＤＲ４と、配線ＩＮＩＴと、のそれぞれは高レベル電位となる。
　このため、トランジスタＭＮ３１と、トランジスタＭＮ３２と、トランジスタＭＮ３４と、のそれぞれがオフ状態となる。また、トランジスタＭＮ３３と、トランジスタＭＮ３５と、トランジスタＭＮ３８と、のそれぞれがオン状態となる。トランジスタＭＮ３５がオン状態であるため、容量素子Ｃ２の第１端子と配線ＳＧとの間が導通状態となって、容量素子Ｃ２の第１端子の電位が、配線ＳＧが与える電位ＶＸとなる。
　また、トランジスタＭＮ３３がオン状態であるため、容量素子Ｃ２の第２端子と配線ＶＥ２２との間が導通状態となる。このとき、容量素子Ｃ２の第２端子の電位は、トランジスタＭＮ３６のソース−ドレイン間に流れる電流量が、トランジスタＭＮ３７のソース−ドレイン間に流れる電流量と等しくなるまで、上昇する。これは、容量素子Ｃ２の第２端子の電位が上昇することによって、トランジスタＭＮ３６のゲート−ソース間電圧が小さくなり、トランジスタＭＮ３６のソース−ドレイン間に流れる電流量が低下するからである。なお、このときの容量素子Ｃ２の第２端子の電位をＶＹとする。
　つまり、時刻Ｔ１から時刻Ｔ２までの間の動作を行うことによって、トランジスタＭＮ３６のソース−ドレイン間に流れる電流量を、トランジスタＭＮ３７のソース−ドレイン間に流れる電流量に設定することができる。また、このとき、配線ＤＲ２の電位を高レベル電位から低レベル電位に変化させて、トランジスタＭＮ３５をオフ状態にすることによって、当該電流量に応じた容量素子Ｃ２の第１端子−第２端子間の電圧を保持することができる。
　また、トランジスタＭＮ３８がオン状態であるため、端子ＯＰと配線ＶＥ２５との間が導通状態となる。このため、端子ＯＰの電位は、配線ＶＥ２５が与えるＶＳＳとなる。
　時刻Ｔ２から時刻Ｔ３までの間では、ソースフォロワ回路ＳＡＭの端子ＩＰに入力信号が入力される。このとき、配線ＤＲ１と、配線ＤＲ３と、のそれぞれは高レベル電位となっており、配線ＤＲ２と、配線ＤＲ４と、配線ＤＲ５と、のそれぞれは低レベル電位となっている。なお、図２７Ｂのタイミングチャートの時刻Ｔ２から時刻Ｔ３までの間では、配線ＩＮＩＴは高レベル電位となっているが、低レベル電位であってもよい。
　このとき、トランジスタＭＮ３１と、トランジスタＭＮ３２と、のそれぞれがオン状態となる。また、トランジスタＭＮ３３と、トランジスタＭＮ３４と、トランジスタＭＮ３５と、のそれぞれがオフ状態となる。トランジスタＭＮ３１と、トランジスタＭＮ３２と、がオン状態であるため、端子ＩＰと容量素子Ｃ２の第２端子との間が導通状態となって、容量素子Ｃ２の第２端子の電位ＶＹが、端子ＩＰが与える入力信号に応じた電位Ｖｉｎに上昇する。また、このとき、容量素子Ｃ２の第１端子はフローティング状態であるため、容量素子Ｃ２の第２端子の電位が変化することで、容量素子Ｃ２の第１端子の電位も変化する。容量素子Ｃ２とその周辺に寄生容量に係る容量結合係数をＫとしたとき、容量素子Ｃ２の第１端子の電位は、ＶＸからＶＸ＋Ｋ（Ｖｉｎ−ＶＹ）に変化する。なお、ここでは、Ｋ＝１として、容量素子Ｃ２の第１端子の電位は、ＶＸ＋Ｖｉｎ−ＶＹになるものとする。なお、これにより、トランジスタＭＮ３６のゲート−ソース間電圧は高くなり、ソース−ドレイン間に流れる電流の量も大きくなる。
　時刻Ｔ３から時刻Ｔ４までの間では、ソースフォロワ回路ＳＡＭの端子ＯＰから出力信号が出力される。このとき、配線ＤＲ３と、配線ＤＲ５と、のそれぞれは高レベル電位となり、配線ＤＲ１と、配線ＤＲ２と、配線ＤＲ４と、配線ＩＮＩＴと、のそれぞれは低レベル電位となる。
　このとき、トランジスタＭＮ３２と、トランジスタＭＮ３４と、のそれぞれがオン状態となる。また、トランジスタＭＮ３１と、トランジスタＭＮ３３と、トランジスタＭＮ３５と、トランジスタＭＮ３８と、のそれぞれがオフ状態となる。トランジスタＭＮ３４がオン状態であるため、端子ＯＰとトランジスタＭＮ３６の第２端子との間が導通状態となって、端子ＯＰの電位が、トランジスタＭＮ３６のゲート−ソース間電圧ＶＧＳに応じた電位に変化する。なお、端子ＯＰから出力される電位をＶＯＵＴとしたとき、ＶＯＵＴ＝Ｖｉｎ−ＶＹ＋ＶＸ−ＶＧＳを満たす。
　また、トランジスタＭＮ３１及びトランジスタＭＮ３３がオフ状態となっているため、容量素子Ｃ１の第１端子及び容量素子Ｃ２の第２端子は、フローティング状態となっている。また、容量素子Ｃ１の第１端子及び容量素子Ｃ２の第２端子の電位は、容量素子Ｃ１によって保持される。つまり、図２７Ａに示すソースフォロワ回路ＳＡＭは、サンプルアンドホールド回路としての機能も有する。このため、端子ＩＰから入力された入力信号に応じた電位を容量素子Ｃ１及び容量素子Ｃ２に保持した後は、端子ＩＰに対して信号を入力する保持回路ＬＴＣ２を停止することができる。
　ソースフォロワ回路ＳＡＭにおいて、トランジスタＭＮ３１乃至トランジスタＭＮ３５、トランジスタＭＮ３７、及びトランジスタＭＮ３８は、端子ＩＰから端子ＯＰに信号を伝える機能を有する。このため、上記の各トランジスタには、駆動周波数が高いトランジスタを用いることが好ましい。つまり、トランジスタＭＮ３１乃至トランジスタＭＮ３５、トランジスタＭＮ３７、及びトランジスタＭＮ３８には、上記実施の形態１で説明したトランジスタＭＴＨＮを用いることが好ましい。なお、トランジスタＭＮ３１乃至トランジスタＭＮ３５、トランジスタＭＮ３７、及びトランジスタＭＮ３８の電圧に対する耐性を高くしたい場合には、上記の各トランジスタには、トランジスタＭＴＨＮではなくトランジスタＭＴＣＫを用いてもよい。
　また、レベルシフタ回路ＬＳにおいて、トランジスタＭＮ３６のゲートには、容量結合によって上昇した電圧が与えられる。このため、トランジスタＭＮ３６には、電圧に対して高い耐性を有するトランジスタを用いることが好ましい。つまり、トランジスタＭＮ３６には、上記実施の形態１で説明したトランジスタＭＴＣＫを用いることが好ましい。なお、トランジスタＭＮ３６の駆動周波数を高めたい場合には、トランジスタＭＮ３６には、トランジスタＭＴＣＫではなくトランジスタＭＴＨＮを用いてもよい。
　また、例えば、トランジスタＭＮ３７のソース−ドレイン間に流れる電流量を小さくしたい場合には、トランジスタＭＮ３７には、トランジスタＭＴＣＫを用いてもよい。また、チャネル長（例えば、チャネル形成領域におけるソース電極からドレイン電極までの長さ）が、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮよりも長い、図６０Ａ乃至図６０Ｃに示したトランジスタＭＴＣＫ１、図６１Ａ乃至図６１Ｃに示したトランジスタＭＴＨＮ１、図６２Ａ乃至図６２Ｃに示したトランジスタＭＴＣＫ２、及び図６３Ａ乃至図６３Ｃに示したトランジスタＭＴＨＮ２を用いてもよい。なお、トランジスタＭＴＣＫ１と、トランジスタＭＴＨＮ１と、トランジスタＭＴＣＫ２と、トランジスタＭＴＨＮ２と、については、実施の形態４で後述する。
　なお、図３又は図４のソースフォロワ回路ＳＡＭに用いることができる回路は、上述した図２７Ａのソースフォロワ回路ＳＡＭに限定されない。図３又は図４のソースフォロワ回路ＳＡＭに用いることができる回路として、図２７Ａのソースフォロワ回路ＳＡＭを変更した回路を用いることができる。
　例えば、図２７Ａのソースフォロワ回路ＳＡＭは、図２８に示すソースフォロワ回路ＳＡＭに変更してもよい。図２８に示すソースフォロワ回路は、トランジスタＭＮ３６の第１端子と配線ＶＥ２２との間にスイッチＳＷＰを設けている点で、図２７Ａのソースフォロワ回路ＳＡＭと異なっている。
　図２８のソースフォロワ回路ＳＡＭにおいて、スイッチＳＷＰの第１端子は、配線ＶＥ２２に電気的に接続され、スイッチＳＷＰの第２端子は、トランジスタＭＮ３６の第１端子に電気的に接続され、スイッチＳＷＰの制御端子は、配線ＳＷＰＬに電気的に接続されている。
　配線ＳＷＰＬは、一例として、スイッチＳＷＰのオン状態又はオフ状態の切り替えを制御するための信号を送信する配線として機能する。
　図２８のソースフォロワ回路ＳＡＭにおいて、スイッチＳＷＰは、配線ＶＥ２２とトランジスタＭＮ３６の第１端子との間を導通状態又は非導通状態にする役割を有する。このため、例えば、スイッチＳＷＰをオフ状態にすることによって、配線ＶＥ２２からトランジスタＭＮ３６の第１端子への電力の供給を停止することができ、結果として、図２８のソースフォロワ回路ＳＡＭを一時的に停止することができる。このため、図２８のソースフォロワ回路ＳＡＭの動作が停止中には電力の供給が行われないため、ソースフォロワ回路ＳＡＭにおける消費電力を低減することができる。
＜変更例＞
　ところで、図３に示す駆動回路ＳＤ１、又は図４に示す駆動回路ＳＤ２のそれぞれは、保持回路ＬＴＣ１と保持回路ＬＴＣ２とが連続して電気的に接続されている。換言すると、第１のラッチ回路ＬＡと第２のラッチ回路ＬＢとが連続して電気的に接続されている。つまり、駆動回路ＳＤ１又は駆動回路ＳＤ２に画像信号が入力されたとき、当該画像信号は、第１のラッチ回路ＬＡと第２のラッチ回路ＬＢとを介して、増幅回路ＳＦ側に送信されるため、第２のラッチ回路ＬＢから出力された画像信号は、駆動回路ＳＤ１又は駆動回路ＳＤ２に入力された画像信号と比較して、減衰している場合がある。
　図２９Ａに示す回路ＬＴＣＳＦは、上記の課題を鑑みた構成であって、画像信号を一時的に保持するラッチ回路としての機能と、画像信号を増幅するソースフォロワ回路としての機能と、を有する。なお、図２９Ａは、回路ＬＴＣＳＦの電気的な接続構成を示すため、シフトレジスタＳＲと、変換回路ＣＶＴと、も図示している。
　回路ＬＴＣＳＦは、スイッチＳＷ０と、スイッチＳＷ３ａと、スイッチＳＷ３ｂと、スイッチＳＷ４ａと、スイッチＳＷ４ｂと、ソースフォロワ回路ＳＡＭａと、ソースフォロワ回路ＳＡＭｂと、を有する。
　スイッチＳＷ０と、スイッチＳＷ３ａと、スイッチＳＷ３ｂと、スイッチＳＷ４ａと、のそれぞれには、例えば、上述したスイッチＳＷ１又はスイッチＳＷ２に適用できるスイッチを用いることができる。
　なお、本明細書等では、図２９Ａに示すスイッチＳＷ０と、スイッチＳＷ３ａと、スイッチＳＷ３ｂと、スイッチＳＷ４ａと、のそれぞれは、制御端子に高レベル電位が与えられているときオン状態になり、制御端子に低レベル電位が与えられているときオフ状態になるものとする。
　また、ソースフォロワ回路ＳＡＭａと、ソースフォロワ回路ＳＡＭｂと、のそれぞれには、例えば、図２７Ａに示したソースフォロワ回路ＳＡＭを用いることができる。
　スイッチＳＷ０の第１端子は、配線ＶＤＬに電気的に接続され、スイッチＳＷ０の第２端子は、スイッチＳＷ３ａの第１端子と、スイッチＳＷ３ｂの第１端子と、に電気的に接続され、スイッチＳＷ０の制御端子は、シフトレジスタＳＲに電気的に接続されている。特に、スイッチＳＷ０の制御端子は、シフトレジスタＳＲに含まれている記憶回路ＲＥＳの第２の出力端子に電気的に接続されていることが好ましい（図２９Ａに図示しない）。なお、ここでは、便宜上、スイッチＳＷ０とシフトレジスタＳＲとを電気的に接続する配線を、配線ＳＷＬ０と呼称する。
　スイッチＳＷ３ａの第２端子は、ソースフォロワ回路ＳＡＭａの入力端子に電気的に接続され、スイッチＳＷ３ａの制御端子は、配線ＳＷＬ３ａに電気的に接続されている。また、スイッチＳＷ３ｂの第２端子は、ソースフォロワ回路ＳＡＭｂの入力端子に電気的に接続され、スイッチＳＷ３ｂの制御端子は、配線ＳＷＬ３ｂに電気的に接続されている。
　スイッチＳＷ４ａの第１端子は、ソースフォロワ回路ＳＡＭａの出力端子に電気的に接続され、スイッチＳＷ４ａの第２端子は、変換回路ＣＶＴの入力端子に電気的に接続され、スイッチＳＷ４ａの制御端子は、配線ＳＷＬ４ａに電気的に接続されている。また、スイッチＳＷ４ｂの第１端子は、ソースフォロワ回路ＳＡＭｂの出力端子に電気的に接続され、スイッチＳＷ４ｂの第２端子は、変換回路ＣＶＴの入力端子に電気的に接続され、スイッチＳＷ４ｂの制御端子は、配線ＳＷＬ４ｂに電気的に接続されている。特に、スイッチＳＷ４ａの第２端子及びスイッチＳＷ４ｂの第２端子は、変換回路ＣＶＴに含まれているデジタルアナログ変換回路ＤＡＣの入力端子に電気的に接続されていることが好ましい（図２７に図示しない）。
　次に、回路ＬＴＣＳＦの動作方法について説明する。
　図２９Ｂは、図２９Ａに示した回路ＬＴＣＳＦの動作例を示すタイミングチャートである。図２９Ｂのタイミングチャートは、時刻Ｔ１１乃至時刻Ｔ１４及びその近傍における、配線ＶＤＬに入力される画像信号の変化、並びに配線ＳＷ０と、配線ＳＷＬ３ａと、配線ＳＷＬ３ｂと、配線ＳＷＬ４ａと、及び配線ＳＷＬ４ｂと、の電位の変化を示している。なお、図２９Ｂのタイミングチャートでは、高レベル電位を「Ｈｉｇｈ」と記載し、低レベル電位を「Ｌｏｗ」と記載している。
　時刻Ｔ１１から時刻Ｔ１２までの間では、シフトレジスタＳＲから配線ＳＷＬ０を介してスイッチＳＷ０の制御端子に高レベル電位が入力される。また、配線ＳＷＬ３ａ及び配線ＳＷＬ４ｂには高レベル電位が与えられて、スイッチＳＷ３ａの制御端子、及びスイッチＳＷ４ｂの制御端子に高レベル電位が入力される。また、配線ＳＷＬ３ｂ及び配線ＳＷＬ４ａには低レベル電位が与えられて、スイッチＳＷ３ｂの制御端子及びスイッチＳＷ４ａの制御端子に低レベル電位が入力される。
　このため、スイッチＳＷ０と、スイッチＳＷ３ａと、スイッチＳＷ４ｂと、はオン状態となり、スイッチＳＷ３ｂと、スイッチＳＷ４ａと、はオフ状態となる。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＶＤＬからスイッチＳＷ０の第１端子に画像信号ＳＩＧ［１］が入力される。これにより、画像信号ＳＩＧ［１］は、スイッチＳＷ０とスイッチＳＷ３ａとを介して、ソースフォロワ回路ＳＡＭａに入力される。これにより、例えば、画像信号ＳＩＧ［１］に応じた電位は、図２７Ａに示す容量素子Ｃ１の第１端子及び容量素子Ｃ２の第２端子に保持され、かつソースフォロワ回路ＳＡＭａの出力端子（端子ＯＰ）から増幅された画像信号ＳＩＧ［１］が出力される。なお、スイッチＳＷ４ａがオフ状態であるため、ソースフォロワ回路ＳＡＭａの出力端子（端子ＯＰ）から出力された画像信号ＳＩＧ［１］は、変換回路ＣＶＴまで到達しない。
　一方で、ソースフォロワ回路ＳＡＭｂの出力端子からは、例えば、時刻Ｔ１１以前にソースフォロワ回路ＳＡＭｂに保持された画像信号が、スイッチＳＷ４ｂを介して、変換回路ＣＶＴに入力される。このため、時刻Ｔ１１から時刻Ｔ１２までの間では、当該画像信号がデジタルデータからアナログデータに変換されて、画素アレイＰＸＡの画素回路ＰＸに入力される。
　時刻Ｔ１３から時刻Ｔ１４までの間では、シフトレジスタＳＲから配線ＳＷＬ０を介してスイッチＳＷ０の制御端子に高レベル電位が入力される。また、配線ＳＷＬ３ｂ及び配線ＳＷＬ４ａには高レベル電位が与えられて、スイッチＳＷ３ｂの制御端子及びスイッチＳＷ４ａの制御端子のそれぞれに高レベル電位が入力される。また、配線ＳＷＬ３ａ及び配線ＳＷＬ４ｂには低レベル電位が与えられて、スイッチＳＷ３ａの制御端子及びスイッチＳＷ４ｂの制御端子のそれぞれに低レベル電位が入力される。
　このため、スイッチＳＷ０と、スイッチＳＷ３ｂと、スイッチＳＷ４ａと、はオン状態となり、スイッチＳＷ３ａと、スイッチＳＷ４ｂと、はオフ状態となる。
　また、時刻Ｔ１３から時刻Ｔ１４までの間では、配線ＶＤＬからスイッチＳＷ０の第１端子に画像信号ＳＩＧ［２］が入力される。これにより、画像信号ＳＩＧ［２］は、スイッチＳＷ０とスイッチＳＷ３ｂとを介して、ソースフォロワ回路ＳＡＭｂに入力される。これにより、例えば、画像信号ＳＩＧ［２］に応じた電位は、図２７Ａに示す容量素子Ｃ１の第１端子及び容量素子Ｃ２の第２端子に保持され、かつソースフォロワ回路ＳＡＭｂの出力端子（端子ＯＰ）から増幅された画像信号ＳＩＧ［２］が出力される。なお、スイッチＳＷ４ｂがオフ状態であるため、ソースフォロワ回路ＳＡＭｂの出力端子（端子ＯＰ）から出力された画像信号ＳＩＧ［２］は、変換回路ＣＶＴまで到達しない。
　一方で、ソースフォロワ回路ＳＡＭａの出力端子からは、例えば、時刻Ｔ１１から時刻Ｔ１２までの間にソースフォロワ回路ＳＡＭａに保持された画像信号ＳＩＧ［１］が、スイッチＳＷ４ａを介して、変換回路ＣＶＴに入力される。このため、時刻Ｔ１３から時刻Ｔ１４までの間では、画像信号ＳＩＧ［１］がデジタルデータからアナログデータに変換されて、画素アレイＰＸＡの画素回路ＰＸに入力される。
　上記のとおり、それぞれが入力された信号に応じた電位を保持する機能を有する、ソースフォロワ回路ＳＡＭａとソースフォロワ回路ＳＡＭｂとを並列で電気的に接続することによって、一方のソースフォロワ回路で入力された信号を保持し、他方のソースフォロワ回路で事前に保持した信号を出力することができる。図３又は図４のように、第１のラッチ回路ＬＡと第２のラッチ回路ＬＢとを直列に電気的に接続された構成では画像信号の減衰が起こる場合があるが、上記で説明した回路ＬＴＣＳＦを用いることによって、画像信号を一時的に保持することができ、かつ当該画像信号の減衰を防ぐことができる。
　なお、本発明の一態様の半導体装置は、上述した各回路の構成に限定されない。本発明の一態様の半導体装置は、上述した各回路を適宜変更した構成としてもよい。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態１で説明した画素回路ＰＸに適用できる回路構成について説明する。
＜画素回路の構成例１＞
　図３０Ａは、実施の形態１で説明した表示装置ＤＳＰの画素回路ＰＸに適用できる回路の構成例を示す回路図である。
　図３０Ａに示す画素回路ＰＸ１は、一例として、トランジスタＴｒ１と、トランジスタＴｒ２と、容量素子Ｃｓ１と、容量素子Ｃｓ２と、発光デバイスＥＤと、を有する。
　発光デバイスＥＤとしては、例えば、有機ＥＬ材料を含む発光デバイス、無機ＥＬ材料を含む発光デバイス、及び発光ダイオード（例えば、マイクロＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ））が挙げられる。また、画素回路ＰＸ１は、上述した発光デバイスＥＤから選ばれた１つ以上が適用された画素回路とすることができる。なお、本実施の形態では、画素アレイＰＸＡの画素回路ＰＸには、有機ＥＬ材料が含まれる発光デバイスが適用されたものとして説明する。特に高輝度発光が可能な発光デバイスから発光される光の輝度としては、例えば、５００ｃｄ／ｍ２以上、好ましくは１０００ｃｄ／ｍ２以上１００００ｃｄ／ｍ２以下、さらに好ましくは２０００ｃｄ／ｍ２以上５０００ｃｄ／ｍ２以下とすることができる。
　トランジスタＴｒ１の第１端子は、配線ＳＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ２のゲートと、容量素子Ｃｓ１の第１端子と、に電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬに電気的に接続されている。また、トランジスタＴｒ２の第１端子は、配線ＩＬに電気的に接続され、トランジスタＴｒ２の第２端子は、容量素子Ｃｓ１の第２端子と、容量素子Ｃｓ２の第１端子と、発光デバイスＥＤのアノードと、に電気的に接続されている。また、容量素子Ｃｓ２の第２端子は、配線ＶＣＯＭに電気的に接続されている。また、発光デバイスＥＤのカソードは、配線ＶＣＡＴに電気的に接続されている。
　配線ＳＬは、図１に示す配線ＳＬＳ、図３又は図４に示す配線ＳＬ［１］乃至配線ＳＬ［５］に相当する配線であって、駆動回路ＳＤから画素回路ＰＸ１に画像信号を送信するための配線として機能する。
　配線ＧＬは、図１に示す配線ＧＬＳ、図５に示す配線ＧＬ［１］乃至配線ＧＬ［ｍ］に相当する配線であって、駆動回路ＧＤから画素回路ＰＸ１に選択信号を送信するための配線として機能する。
　配線ＩＬは、発光デバイスＥＤのアノードに電流を供給するための配線として機能する。このため、配線ＩＬは、電流供給線と呼ばれる場合がある。
　配線ＶＣＯＭは、容量素子Ｃｓ２の第２端子に固定電位を与える配線として機能する。特に、当該固定電位は、共通電位と呼ばれる場合がある。共通電位は、一例として、低レベル電位、接地電位、又は負電位とすることができる。また、配線ＶＣＯＭは、同じ画素アレイＰＸＡ内の別の画素回路ＰＸ１に備わる容量素子Ｃｓ２の第２端子にも共通電位を与える配線としてもよい。
　配線ＶＣＡＴは、発光デバイスＥＤのカソードに固定電位を与える配線として機能する。特に、当該固定電位はカソード電位と呼ばれる場合がある。カソード電位は、一例として、低レベル電位、接地電位、又は負電位とすることができる。また、配線ＶＣＡＴは、同じ画素アレイＰＸＡ内の別の画素回路ＰＸ１に備わる発光デバイスＥＤのカソードにもカソード電位を与える配線としてもよい。
　なお、配線ＶＣＯＭが与える共通電位と、配線ＶＣＡＴが与えるカソード電位は、互いに等しい電位としてもよい。この場合、配線ＶＣＯＭと配線ＶＣＡＴは同一の配線としてもよい（図示しない）。
　トランジスタＴｒ１は、画素回路ＰＸにおける、画像信号の書き込みトランジスタとして機能する。このため、表示装置ＤＳＰのフレーム周波数を高めたい場合は、トランジスタＴｒ１には、駆動周波数が高いトランジスタを用いることが好ましい。例えば、トランジスタＴｒ１には、ゲート絶縁膜が薄いトランジスタを用いることが好ましい。具体的には、トランジスタＴｒ１には、例えば、上記実施の形態で説明したトランジスタＭＴＨＮ、又は実施の形態４で説明するトランジスタＭＴＨＮ１若しくはトランジスタＭＴＨＮ２を用いることが好ましい。なお、トランジスタＴｒ１に、電圧に対して高い耐性を有するトランジスタを用いたい場合は、例えば、上記実施の形態で説明したトランジスタＭＴＣＫ、又は実施の形態４で説明するトランジスタＭＴＣＫ１若しくはトランジスタＭＴＣＫ２を用いてもよい。
　また、トランジスタＴｒ２は、画素回路ＰＸにおける、発光デバイスＥＤのアノード−カソード間に流れる電流の量を制御するための駆動トランジスタとして機能する。このため、画像信号に応じた電位が高電位となる場合、トランジスタＴｒ２には、電圧に対して高い耐性を有するトランジスタを用いることが好ましい。例えば、トランジスタＴｒ２には、ゲート絶縁膜が厚いトランジスタを用いることが好ましい。具体的には、トランジスタＴｒ２には、例えば、上記実施の形態で説明したトランジスタＭＴＣＫ、又は実施の形態４で説明するトランジスタＭＴＣＫ１若しくはトランジスタＭＴＣＫ２を用いることが好ましい。なお、トランジスタＴｒ２に、高い駆動周波数を有するトランジスタを用いたい場合は、例えば、上記実施の形態で説明したトランジスタＭＴＨＮ、又は実施の形態４で説明するトランジスタＭＴＨＮ１若しくはトランジスタＭＴＨＮ２を用いてもよい。
＜画素回路の構成例２＞
　図３０Ｂは、実施の形態１で説明した表示装置ＤＳＰの画素回路ＰＸに適用でき、かつ図３０Ａの画素回路とは異なる回路の構成例を示す回路図である。
　図３０Ｂに示す画素回路ＰＸ２は、一例として、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ３と、トランジスタＴｒ４と、容量素子Ｃｓ１と、容量素子Ｃｓ３と、発光デバイスＥＤと、を有する。
　なお、トランジスタＴｒ１、トランジスタＴｒ２、容量素子Ｃｓ１、及び発光デバイスＥＤについては、上記の画素回路ＰＸ１に含まれるトランジスタＴｒ１、トランジスタＴｒ２、容量素子Ｃｓ１、及び発光デバイスＥＤの説明を参照することができる。
　画素回路ＰＸ２は、入力された画像信号に応じた発光強度の光を発するだけでなく、駆動トランジスタであるトランジスタＴｒ２のしきい値電圧の補正を行う機能も有する。
　トランジスタＴｒ１の第１端子は、配線ＳＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ２のゲートと、容量素子Ｃｓ１の第１端子と、に電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬ１に電気的に接続されている。また、トランジスタＴｒ２の第１端子は、トランジスタＴｒ３の第１端子に電気的に接続され、トランジスタＴｒ２の第２端子は、容量素子Ｃｓ１の第２端子と、容量素子Ｃｓ３の第１端子と、トランジスタＴｒ４の第１端子と、発光デバイスＥＤのアノードと、に電気的に接続されている。また、トランジスタＴｒ３の第２端子は、配線ＶＥＬに電気的に接続され、トランジスタＴｒ３のゲートは、配線ＧＬ２に電気的に接続されている。また、容量素子Ｃｓ３の第２端子は、配線ＶＥＬに電気的に接続されている。また、トランジスタＴｒ４の第２端子は、配線ＩＮＩＬに電気的に接続され、トランジスタＴｒ４のゲートは、配線ＧＬ３に電気的に接続されている。また、発光デバイスＥＤのカソードは、配線ＶＣＡＴに電気的に接続されている。
　配線ＳＬ及び配線ＶＣＡＴについては、図３０Ａの画素回路ＰＸ１に電気的に接続されている配線ＳＬ及び配線ＶＣＡＴの説明を参照することができる。
　配線ＧＬ１、配線ＧＬ２、及び配線ＧＬ３は、図１に示す配線ＧＬＳに相当する配線であって、駆動回路ＧＤから画素回路ＰＸに選択信号を送信するための配線として機能する。
　配線ＶＥＬは、発光デバイスＥＤのアノードに電位を与えるための配線として機能する。
　配線ＩＮＩＬは、発光デバイスＥＤのアノードに電位を与えるための配線として機能する。特に、当該電位は、例えば、発光デバイスＥＤのアノード電位をリセットするための、初期化用の電位とすることができる。
　トランジスタＴｒ３及びトランジスタＴｒ４には、電圧に対して高い耐性を有するトランジスタを用いることが好ましい。例えば、トランジスタＴｒ３及びトランジスタＴｒ４には、ゲート絶縁膜が厚いトランジスタを用いることが好ましい。具体的には、トランジスタＴｒ３及びトランジスタＴｒ４には、例えば、上記実施の形態で説明したトランジスタＭＴＣＫ、又は実施の形態４で説明するトランジスタＭＴＣＫ１若しくはトランジスタＭＴＣＫ２を用いることが好ましい。なお、トランジスタＴｒ３及びトランジスタＴｒ４に、高い駆動周波数を有するトランジスタを用いたい場合は、例えば、上記実施の形態で説明したトランジスタＭＴＨＮ、又は実施の形態４で説明するトランジスタＭＴＨＮ１若しくはトランジスタＭＴＨＮ２を用いてもよい。
　また、画素回路ＰＸ２において、トランジスタＴｒ１及びトランジスタＴｒ２はバックゲートを有するトランジスタとしてもよい。具体的には、図３１Ａに示すとおり、画素回路ＰＸ２は、トランジスタＴｒ１のバックゲートがトランジスタＴｒ１のゲートに電気的に接続され、トランジスタＴｒ２のバックゲートがトランジスタＴｒ２の第２端子に電気的に接続されている構成としてもよい。この場合、例えば、トランジスタＴｒ１には、実施の形態４で説明する、バックゲート電極を有するトランジスタＭＴＨＮ１又はトランジスタＭＴＨＮ２を用いることが好ましい。また、例えば、トランジスタＴｒ２には、実施の形態４で説明する、バックゲート電極を有するトランジスタＭＴＣＫ１又はトランジスタＭＴＣＫ２を用いることが好ましい。
＜画素回路の構成例３＞
　図３０Ｃは、実施の形態１で説明した表示装置ＤＳＰの画素回路ＰＸに適用でき、かつ図３０Ａ及び図３０Ｂの画素回路とは異なる回路の構成例を示す回路図である。
　図３０Ｃに示す画素回路ＰＸ３は、一例として、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ４と、トランジスタＴｒ５と、容量素子Ｃｓ１と、発光デバイスＥＤと、を有する。
　なお、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ４、容量素子Ｃｓ１、及び発光デバイスＥＤについては、上記の画素回路ＰＸ２に含まれるトランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ４、容量素子Ｃｓ１、及び発光デバイスＥＤの説明を参照することができる。
　画素回路ＰＸ３は、画素回路ＰＸ２と同様に、入力された画像信号に応じた発光強度の光を発するだけでなく、駆動トランジスタであるトランジスタＴｒ２のしきい値電圧の補正を行う機能も有する。
　トランジスタＴｒ１の第１端子は、配線ＳＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ２のゲートと、トランジスタＴｒ５の第１端子と、容量素子Ｃｓ１の第１端子と、に電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬ１に電気的に接続されている。また、トランジスタＴｒ２の第１端子は、配線ＶＥＬに電気的に接続され、トランジスタＴｒ２の第２端子は、容量素子Ｃｓ１の第２端子と、トランジスタＴｒ４の第１端子と、発光デバイスＥＤのアノードと、に電気的に接続されている。また、トランジスタＴｒ５の第２端子は、配線ＶＢＬに電気的に接続され、トランジスタＴｒ５のゲートは、配線ＧＬ４に電気的に接続されている。また、トランジスタＴｒ４の第２端子は、配線ＩＮＩＬに電気的に接続され、トランジスタＴｒ４のゲートは、配線ＧＬ３に電気的に接続されている。また、発光デバイスＥＤのカソードは、配線ＶＣＡＴに電気的に接続されている。
　配線ＳＬ、配線ＶＣＡＴ、配線ＶＥＬ、及び配線ＩＮＩＬについては、図３０Ｂの画素回路ＰＸ２に電気的に接続されている配線ＳＬ、配線ＶＣＡＴ、配線ＶＥＬ及び配線ＩＮＩＬの説明を参照することができる。
　配線ＧＬ１、配線ＧＬ３及び配線ＧＬ４は、図１に示す配線ＧＬＳに相当する配線であって、駆動回路ＧＤから画素回路ＰＸに選択信号を送信するための配線として機能する。
　配線ＶＢＬは、容量素子Ｃｓ１の第１端子に固定電位を与えるための配線として機能する。当該固定電位は、例えば、トランジスタＴｒ２のしきい値電圧の補正時において、トランジスタＴｒ２のゲートに入力される電位であって、配線ＶＥＬが与える電位とほぼ等しいことが好ましい。
　トランジスタＴｒ５には、電圧に対して高い耐性を有するトランジスタを用いることが好ましい。例えば、トランジスタＴｒ５には、ゲート絶縁膜が厚いトランジスタを用いることが好ましい。具体的には、トランジスタＴｒ５には、例えば、上記実施の形態で説明したトランジスタＭＴＣＫ、又は実施の形態４で説明するトランジスタＭＴＣＫ１若しくはトランジスタＭＴＣＫ２を用いることが好ましい。なお、トランジスタＴｒ５に、高い駆動周波数を有するトランジスタを用いたい場合は、例えば、上記実施の形態で説明したトランジスタＭＴＨＮ、又は実施の形態４で説明するトランジスタＭＴＨＮ１若しくはトランジスタＭＴＨＮ２を用いてもよい。
＜画素回路の構成例４＞
　図３０Ｄは、実施の形態１で説明した表示装置ＤＳＰの画素回路ＰＸに適用でき、かつ図３０Ａ乃至図３０Ｃの画素回路とは異なる回路の構成例を示す回路図である。
　図３０Ｄに示す画素回路ＰＸ４は、一例として、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ４と、容量素子Ｃｓ１と、発光デバイスＥＤと、を有する。
　なお、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ４、容量素子Ｃｓ１及び発光デバイスＥＤについては、上記の画素回路ＰＸ３に含まれるトランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ４、容量素子Ｃｓ１及び発光デバイスＥＤの説明を参照することができる。
　画素回路ＰＸ４は、画素回路ＰＸ１と同様に、入力された画像信号に応じた発光強度の光を発する機能も有する。
　トランジスタＴｒ１の第１端子は、配線ＳＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ２のゲートと、容量素子Ｃｓ１の第１端子と、に電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬ１に電気的に接続されている。また、トランジスタＴｒ２の第１端子は、配線ＶＥＬに電気的に接続され、トランジスタＴｒ２の第２端子は、容量素子Ｃｓ１の第２端子と、トランジスタＴｒ４の第１端子と、発光デバイスＥＤのアノードと、に電気的に接続されている。また、トランジスタＴｒ４の第２端子は、配線ＩＮＩＬに電気的に接続され、トランジスタＴｒ４のゲートは、配線ＧＬ３に電気的に接続されている。また、発光デバイスＥＤのカソードは、配線ＶＣＡＴに電気的に接続されている。
　配線ＳＬ、配線ＶＣＡＴ、配線ＩＮＩＬ、配線ＧＬ１及び配線ＧＬ３については、図３０Ｃの画素回路ＰＸ３に電気的に接続されている配線ＳＬ及び配線ＶＣＡＴの説明を参照することができる。
　画素回路ＰＸ４において、トランジスタＴｒ２はバックゲートを有するトランジスタとしてもよい。具体的には、図３１Ｂに示すとおり、画素回路ＰＸ４は、トランジスタＴｒ２のバックゲートがトランジスタＴｒ２の第２端子に電気的に接続されている構成としてもよい。この場合、例えば、トランジスタＴｒ２には、上記実施の形態で説明した、バックゲート電極を有するトランジスタＭＴＣＫ１又はトランジスタＭＴＣＫ２を用いることが好ましい。
＜画素回路の構成例５＞
　図３２Ａは、実施の形態１で説明した表示装置ＤＳＰの画素回路ＰＸに適用でき、かつ図３０Ａ乃至図３０Ｄの画素回路とは異なる回路の構成例を示す回路図である。
　図３２Ａに示す画素回路ＰＸ５は、一例として、トランジスタＴｒ１乃至トランジスタＴｒ４と、トランジスタＴｒ６と、トランジスタＴｒ７と、容量素子Ｃｓ１と、発光デバイスＥＤと、を有する。
　なお、トランジスタＴｒ１乃至トランジスタＴｒ４、容量素子Ｃｓ１及び発光デバイスＥＤについては、上記の画素回路ＰＸ２に含まれるトランジスタＴｒ１乃至トランジスタＴｒ４、容量素子Ｃｓ１、及び発光デバイスＥＤの説明を参照することができる。
　画素回路ＰＸ５は、画素回路ＰＸ２及び画素回路ＰＸ３と同様に、入力された画像信号に応じた発光強度の光を発するだけでなく、駆動トランジスタであるトランジスタＴｒ２のしきい値電圧の補正を行う機能も有する。
　トランジスタＴｒ１の第１端子は、配線ＳＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ２の第１端子と、トランジスタＴｒ７の第１端子と、に電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬ１に電気的に接続されている。また、トランジスタＴｒ２の第２端子は、トランジスタＴｒ３の第１端子と、トランジスタＴｒ６の第１端子と、に電気的に接続され、トランジスタＴｒ２のゲートは、トランジスタＴｒ６の第２端子と、容量素子Ｃｓ１の第１端子と、に電気的に接続されている。トランジスタＴｒ３の第２端子は、配線ＶＥＬに電気的に接続され、トランジスタＴｒ３のゲートは、配線ＧＬ２に電気的に接続されている。また、トランジスタＴｒ６のゲートは、トランジスタＴｒ４のゲートと、配線ＧＬ３と、に電気的に接続されている。トランジスタＴｒ７の第２端子は、トランジスタＴｒ４の第１端子と、容量素子Ｃｓ１の第２端子と、発光デバイスＥＤのアノードと、に電気的に接続されている。また、トランジスタＴｒ４の第２端子は、配線ＩＮＩＬに電気的に接続されている。また、発光デバイスＥＤのカソードは、配線ＶＣＡＴに電気的に接続されている。
　配線ＳＬ、配線ＶＣＡＴ、配線ＶＥＬ及び配線ＩＮＩＬについては、図３０Ｂの画素回路ＰＸ２に電気的に接続されている配線ＳＬ、配線ＶＣＡＴ、配線ＶＥＬ及び配線ＩＮＩＬの説明を参照することができる。
　配線ＧＬ１、配線ＧＬ２、配線ＧＬ３及び配線ＧＬ５は、図１に示す配線ＧＬＳに相当する配線であって、駆動回路ＧＤから画素回路ＰＸに選択信号を送信するための配線として機能する。
　トランジスタＴｒ６及びトランジスタＴｒ７には、電圧に対して高い耐性を有するトランジスタを用いることが好ましい。例えば、トランジスタＴｒ６及びトランジスタＴｒ７には、ゲート絶縁膜が厚いトランジスタを用いることが好ましい。具体的には、トランジスタＴｒ６及びトランジスタＴｒ７には、例えば、上記実施の形態で説明したトランジスタＭＴＣＫ、又は実施の形態４で説明するトランジスタＭＴＣＫ１若しくはトランジスタＭＴＣＫ２を用いることが好ましい。なお、トランジスタＴｒ６及びトランジスタＴｒ７に、高い駆動周波数を有するトランジスタを用いたい場合は、例えば、上記実施の形態で説明したトランジスタＭＴＨＮ、又は実施の形態４で説明するトランジスタＭＴＨＮ１若しくはトランジスタＭＴＨＮ２を用いてもよい。
　なお、本発明の一態様の半導体装置に係る画素回路は、図３２Ａに示す画素回路ＰＸ５の構成に限定されず、画素回路ＰＸ５の回路構成が適宜変更されたものでもよい。
　例えば、図３２Ｂに示す画素回路ＰＸ５Ａのとおり、図３２Ａの画素回路ＰＸ５に容量素子Ｃｓ４を設けた構成としてもよい。容量素子Ｃｓ４の第１端子は、トランジスタＴｒ１のゲートと、配線ＧＬ１と、に電気的に接続され、容量素子Ｃｓ４の第２端子は、トランジスタＴｒ４の第１端子と、トランジスタＴｒ７の第２端子と、容量素子Ｃｓ１の第２端子と、発光デバイスＥＤのアノードと、に電気的に接続されている。
　また、画素回路ＰＸ５Ａにおいて、トランジスタＴｒ１、トランジスタＴｒ２及びトランジスタＴｒ６はバックゲートを有するトランジスタとしてもよい。具体的には、図３３に示すとおり、画素回路ＰＸ５Ａは、トランジスタＴｒ１のバックゲートがトランジスタＴｒ１のゲートに電気的に接続され、トランジスタＴｒ２のバックゲートがトランジスタＴｒ２の第２端子に電気的に接続され、トランジスタＴｒ６のバックゲートがトランジスタＴｒ６のゲートに電気的に接続されている構成としてもよい。この場合、例えば、トランジスタＴｒ１には、実施の形態４で説明する、バックゲート電極を有するトランジスタＭＴＨＮ１又はトランジスタＭＴＨＮ２を用いることが好ましい。また、例えば、トランジスタＴｒ２及びトランジスタＴｒ６には、実施の形態４で説明する、バックゲート電極を有するトランジスタＭＴＣＫ１又はトランジスタＭＴＣＫ２を用いることが好ましい。
＜画素回路の構成例６＞
　上記の画素回路の構成例１乃至画素回路の構成例５では、発光デバイスＥＤを有する画素回路ＰＸの構成例について説明したが、上記実施の形態１で説明した表示装置ＤＳＰに備わる画素回路ＰＸは、例えば、液晶表示デバイスを含む構成としてもよい。
　図３４に示す画素回路ＰＸ６は、上記実施の形態１で説明した画素回路ＰＸに適用できる画素回路であって、液晶表示デバイスＬＣＲを含む点で、画素回路ＰＸ１乃至画素回路ＰＸ５及び画素回路ＰＸ５Ａと異なる。
　画素回路ＰＸ６は、一例として、トランジスタＴｒ８と、容量素子Ｃｓ５と、液晶表示デバイスＬＣＲと、を有する。
　トランジスタＴｒ８の第１端子は、容量素子Ｃｓ５の第１端子と、液晶表示デバイスＬＣＲの第１の端子と、に電気的に接続され、トランジスタＴｒ８の第２端子は、配線ＳＬに電気的に接続され、トランジスタＴｒ８のゲートは、配線ＧＬ６に電気的に接続されている。また、容量素子Ｃｓ５の第２端子は、配線ＣＳＬに電気的に接続されている。また、液晶表示デバイスＬＣＲの第２端子は、配線ＣＯＭに電気的に接続されている。
　配線ＳＬは、図１に示す配線ＳＬＳ、図３又は図４に示す配線ＳＬ［１］乃至配線ＳＬ［５］に相当する配線であって、駆動回路ＳＤから画素回路ＰＸ６に画像信号を送信するための配線として機能する。
　配線ＧＬ６は、図１に示す配線ＧＬＳ、図５に示す配線ＧＬ［１］乃至配線ＧＬ［ｍ］に相当する配線であって、駆動回路ＧＤから画素回路ＰＸ６に選択信号を送信するための配線として機能する。
　配線ＣＳＬは、容量素子Ｃｓ５の第２端子に固定電位を与える配線として機能する。当該固定電位は、一例として、低レベル電位、接地電位又は負電位とすることができる。また、配線ＣＳＬは、同じ画素アレイＰＸＡ内の別の画素回路ＰＸ１に備わる容量素子Ｃｓ２の第２端子にも共通電位を与える配線としてもよい。
　配線ＣＯＭは、液晶表示デバイスＬＣＲの第２端子に固定電位を与える配線として機能する。特に、当該固定電位は共通電位と呼ばれる場合がある。共通電位は、一例として、低レベル電位、接地電位、又は負電位とすることができる。また、配線ＣＯＭは、同じ画素アレイＰＸＡ内の別の画素回路ＰＸ６に備わる液晶表示デバイスＬＣＲの第２端子にも共通電位を与える配線としてもよい。
　なお、配線ＣＳＬが与える固定電位と、配線ＣＯＭが与える共通電位は、互いに等しい電位としてもよい。この場合、配線ＣＳＬと配線ＣＯＭは同一の配線としてもよい（図示しない）。
　トランジスタＴｒ８は、画素回路ＰＸ６における、画像信号の書き込みトランジスタとして機能する。このため、表示装置ＤＳＰのフレーム周波数を高めたい場合は、トランジスタＴｒ８には、駆動周波数が高いトランジスタを用いることが好ましい。例えば、トランジスタＴｒ８には、ゲート絶縁膜が薄いトランジスタを用いることが好ましい。具体的には、トランジスタＴｒ８には、例えば、上記実施の形態で説明したトランジスタＭＴＨＮ、又は実施の形態４で説明するトランジスタＭＴＨＮ１若しくはトランジスタＭＴＨＮ２を用いることが好ましい。なお、トランジスタＴｒ８に、電圧に対して高い耐性を有するトランジスタを用いたい場合は、例えば、上記実施の形態で説明したトランジスタＭＴＣＫ、又は実施の形態４で説明するトランジスタＭＴＣＫ１若しくはトランジスタＭＴＣＫ２を用いてもよい。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、上記実施の形態で説明した、高電圧に対して耐性が高いトランジスタＭＴＣＫと、駆動周波数が高いトランジスタＭＴＨＮと、の作製方法について説明する。
＜作製方法例＞
　図２Ａ乃至図２Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製方法の一例の説明では、図３５Ａ乃至図４５Ｄを用いる。
　図３５Ａ乃至図４５Ｄにおいて、それぞれのＡは平面模式図を示す。また、各図のＢは、それぞれのＡに示す一点鎖線Ａ１−Ａ２の部位に対応する断面模式図であり、Ｘ方向の断面模式図でもある。また、各図のＣは、それぞれのＡに示す一点鎖線Ａ３−Ａ４の部位に対応する断面模式図であり、Ｙ方向の断面模式図でもある。また、各図のＤは、それぞれのＡに示す一点鎖線Ａ５−Ａ６の部位に対応する断面模式図であり、Ｙ方向の断面模式図でもある。なお、各図のＡの平面模式図では、図の明瞭化のために一部の要素を省いている。また、本作製方法例では取り扱わないが、図５２Ａ乃至図５６Ｄ、図６５Ａ乃至図７３Ｄについても、上述した説明を参照する。
　以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、または半導体を形成するための半導体材料は、スパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を適宜用いて成膜することができる。
　初めに、基板（図示しない）を準備し、当該基板上に絶縁体ＩＳ１及び導電膜ＭＥ１Ａを順に形成する（図３５Ａ乃至図３５Ｄ参照）。
　当該基板には、例えば、半導体基板（例えば、シリコン又はゲルマニウムを材料とした単結晶基板）を用いることができる。また、基板には、半導体基板以外では、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムを用いることができる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、及びソーダライムガラスが挙げられる。可撓性基板、貼り合わせフィルム、及び基材フィルムの一例としては、以下のものが挙げられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、及びポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックが挙げられる。または、一例としては、アクリル樹脂等の合成樹脂が挙げられる。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルが挙げられる。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、及び紙類が挙げられる。なお、実施の形態１の表示装置ＤＳＰの作製工程において熱処理が含まれている場合、当該基板には、熱に対して耐性の高い基板を選択することが好ましい。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、例えば、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などが挙げられる。
　絶縁体ＩＳ１は、一例として、層間膜として機能する。層間膜として機能する絶縁体ＩＳ１には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、又は窒化シリコンを用いることができる。又は、絶縁体ＩＳ１には、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素と窒素を添加した酸化シリコン、又は空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、及び空孔を有する酸化シリコンといった材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。又は、絶縁体ＩＳ１には、例えば、樹脂を用いることができる。また、絶縁体ＩＳ１に用いる材料は、上述した絶縁材料を適宜組み合わせたものとしてもよい。
　また、絶縁体ＩＳ１には、比誘電率が低い絶縁材料を用いることが好ましい。比誘電率が低い絶縁材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。具体的には、例えば、絶縁体ＩＳ１の比誘電率は４未満が好ましく、３未満がより好ましい。比誘電率が低い絶縁材料としては、酸化シリコン、酸化窒化シリコン、又は窒化酸化シリコンが挙げられる。
　導電膜ＭＥ１Ａは、後の工程によって導電体ＭＥ１となる膜である。また、導電体ＭＥ１の一部は、トランジスタＭＴＣＫのソース電極又はドレイン電極の一方としても機能する。また、同様に、導電体ＭＥ１の別の一部は、トランジスタＭＴＨＮのソース電極又はドレイン電極の一方としても機能する。そのため、導電膜ＭＥ１Ａには、導電性の高い材料を用いることが好ましい。
　導電膜ＭＥ１Ａには、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、及びランタンから選ばれた金属元素、または上述した金属元素から選ばれた二以上を成分とする合金、又は上述した金属元素から選ばれた二以上を組み合わせた合金を用いることが好ましい。又は、導電膜ＭＥ１Ａには、例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物を用いることが好ましい。窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、及びランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、導電体には、例えば、不純物元素（例えば、リン又はヒ素）を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、又はシリサイド（例えば、ニッケルシリサイド）を用いてもよい。
　また、上記の材料で形成される導電膜を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　例えば、導電体ＭＥ１は、第１の導電体と、第１の導電体に囲まれている第２の導電体と、を有してもよい（図示しない）。第１の導電体としては、酸素の拡散を抑制する機能を有する導電性材料であるチタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムを用いて、第２の導電体としては、導電性の高いタングステン、銅、又はアルミニウムを主成分とする導電性材料を用いてもよい。第２の導電体を第１の導電体で囲むことによって、第１の導電体の、酸化されることによる導電率の低下を防ぐことができる。
　次に、リソグラフィ法を用いて、導電膜ＭＥ１Ａを帯状に加工して、導電体ＭＥ１を形成する（図３６Ａ乃至図３６Ｄ参照）。特に、ここでは、導電体ＭＥ１の一部は、一点鎖線Ａ３−Ａ４に平行な方向（Ｙ方向）に延在するように形成され、また、導電体ＭＥ１の別の一部は、一点鎖線Ａ５−Ａ６に平行な方向（Ｙ方向）に延在するように形成される。上記加工はドライエッチング法又はウェットエッチング法を用いることができ、特にドライエッチング法による加工は微細加工に適している。
　なお、リソグラフィ法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームまたはイオンビームを用いてもよい。なお、電子ビームまたはイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
　さらに、レジストマスクの下に絶縁体または導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜ＭＥ１Ａ上にハードマスク材料となる絶縁膜又は導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電膜ＭＥ１Ａなどのエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電膜ＭＥ１Ａなどのエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　次に、導電体ＭＥ１上に、絶縁膜ＩＳ２Ａを成膜する（図３７Ａ乃至図３７Ｄ参照）。絶縁膜ＩＳ２Ａの成膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。また、絶縁膜ＩＳ２Ａの成膜後には、絶縁膜ＩＳ２Ａに対して化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などの平坦化処理を行って、絶縁膜ＩＳ２Ａの上面を平坦化してもよい（図示しない）。
　絶縁膜ＩＳ２Ａは、後の工程によって絶縁体ＩＳ２となる膜である。また、絶縁体ＩＳ２は、一例として、層間膜として機能する。そのため、絶縁体ＩＳ２は、比誘電率が低い絶縁材料を有することが好ましい。比誘電率が低い絶縁材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　絶縁膜ＩＳ２Ａには、例えば、絶縁体ＩＳ１に適用できる材料を用いることができる。特に、後の工程で形成される半導体ＳＣ１が、酸化物半導体として機能する金属酸化物である場合、絶縁膜ＩＳ２Ａには、例えば、酸化シリコン、酸化窒化シリコン、及び空孔を有する酸化シリコンを用いることが好ましい。これらの材料は、加熱により脱離する酸素を含む領域を容易に形成することができ、脱離した当該酸素を当該金属酸化物に供給することができる。これにより、絶縁体ＩＳ２に接触している、半導体ＳＣ１の界面、及び界面近傍において、当該金属酸化物のキャリア濃度が低下して、半導体ＳＣ１の界面、及び界面近傍がｉ型又は実質的にｉ型となる。したがって、半導体ＳＣ１の界面、及び界面近傍がトランジスタＭＴＣＫ又はトランジスタＭＴＨＮにおけるチャネル形成領域として機能する。
　次に、絶縁膜ＩＳ２Ａ上に、導電膜ＭＥ２Ａを成膜する（図３７Ａ乃至図３７Ｄ参照）。
　導電膜ＭＥ２Ａは、後の工程によって導電体ＭＥ２となる膜である。また、導電体ＭＥ２の一部は、トランジスタＭＴＣＫのソース電極又はドレイン電極の他方としても機能する。また、導電体ＭＥ２の別の一部は、トランジスタＭＴＨＮのソース電極又はドレイン電極の他方としても機能する。そのため、導電膜ＭＥ２Ａには、導電性の高い材料を用いることが好ましい。
　導電膜ＭＥ２Ａには、例えば、導電体ＭＥ１に適用できる材料を用いることができる。
　次に、リソグラフィ法を用いて、導電膜ＭＥ２Ａを帯状に加工して、導電膜ＭＥ２Ｂを形成する（図３８Ａ乃至図３８Ｄ参照）。特に、ここでは、導電膜ＭＥ２Ｂは、一点鎖線Ａ１−Ａ２に平行な方向（Ｘ方向）に延在し、かつ、導電体ＭＥ１の一部と重なる領域を有するように形成する。なお、リソグラフィ法については、図３６Ａ乃至図３６Ｄで説明したリソグラフィ法を参照することができる。
　次に、リソグラフィ法を用いて、絶縁膜ＩＳ２Ａ及び導電膜ＭＥ２Ｂを加工して、開口ＫＫ１及び開口ＫＫ２を有する、絶縁体ＩＳ２及び導電体ＭＥ２を形成する（図３９Ａ乃至図３９Ｄ参照）。また、上記加工はドライエッチング法又はウェットエッチング法を用いることができ、特にドライエッチング法による加工は微細加工に適している。また、絶縁膜ＩＳ２Ａ及び導電膜ＭＥ２Ｂの加工は、それぞれ異なる条件で行ってもよい。
　また、図３９Ａ乃至図３９Ｄにおいて、開口ＫＫ１又は開口ＫＫ２は、一例として、Ｘ−Ｙ平面に対して概略垂直（７０°以上１１０°以下）になるようなテーパー角を有するテーパー形状としている。又は、開口ＫＫ１又は開口ＫＫ２は、一例として、Ｘ−Ｙ平面に対して３０°以上７０°未満になるようなテーパー角、又は０°を超過し３０°未満になるようなテーパー角を有するテーパー形状としてもよい。
　なお、本明細書等において、テーパー形状とは、構造の側面の少なくとも一部が、基板面に対して傾斜して設けられている形状のことを指す。また、傾斜した側面と基板面とがなす角をテーパー角と呼称する。特に、本明細書等では、０°を超過し９０°以下のテーパー角を有するテーパー形状を順テーパー形状と呼称し、９０°を超過し１８０°未満のテーパー角を有するテーパー形状を逆テーパー形状と呼称する。
　また、図３９Ａでは、開口ＫＫ１及び開口ＫＫ２の平面視における形状を、円として図示したが、当該形状は、曲線を含む形状（例えば、楕円、角に丸みを帯びている三角形、四角形、五角形など）、又は角を有する形状（三角形、四角形、五角形などといった多角形）としてもよい。
　また、上記エッチング工程で発生した副生成物が、開口ＫＫ１及び開口ＫＫ２の側面（絶縁体ＩＳ２及び導電体ＭＥ２のそれぞれの側面）に層状に形成される場合がある。この場合、当該層状の副生成物が、絶縁体ＩＳ２及び導電体ＭＥ２と、後述する半導体膜ＳＣ１Ａと、の間に形成されることになる。よって、絶縁体ＩＳ２及び導電体ＭＥ２に接して形成された当該層状の副生成物は、除去することが好ましい。
　次に、導電体ＭＥ１上と、絶縁体ＩＳ２上と、導電体ＭＥ２上と、に半導体膜ＳＣ１Ａが成膜される（図４０Ａ乃至図４０Ｄ参照）。具体的には、開口ＫＫ１及び開口ＫＫ２のそれぞれの内部において、導電体ＭＥ１の上面と、絶縁体ＩＳ２の側面と、導電体ＭＥ２の側面と、に半導体膜ＳＣ１Ａが成膜される。また、開口ＫＫ１及び開口ＫＫ２の外部では、導電体ＭＥ２の上面と、絶縁体ＩＳ２の上面と、に半導体膜ＳＣ１Ａが成膜される。つまり、開口ＫＫ１のそれぞれの底面及び内側の側面と、開口ＫＫ２のそれぞれの底面及び内側の側面と、導電体ＭＥ２上と、絶縁体ＩＳ２上と、に半導体膜ＳＣ１Ａが成膜される。半導体膜ＳＣ１Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて成膜することができる。半導体膜ＳＣ１ＡはＡＬＤ法を用いて成膜することが好ましい。上述の通り、半導体膜ＳＣ１Ａは薄い膜厚で成膜することが好ましく、膜厚のバラつきが小さくなるようにする必要がある。これに対して、ＡＬＤ法は、プリカーサと、リアクタント（例えば、酸化剤）を交互に導入して行う成膜方法であり、このサイクルを繰り返す回数によって膜厚を調節することができるため、精密な膜厚調節が可能である。また、図４０Ｂ及び図４０Ｄに示すように、半導体膜ＳＣ１Ａは、開口ＫＫ１の底面及び内側の側面と、開口ＫＫ２の底面及び内側の側面と、に被覆性良く成膜される必要がある。特に、開口ＫＫ１及び開口ＫＫ２のそれぞれにおいて、導電体ＭＥ１の上面と、導電体ＭＥ２の側面と、に被覆性良く成膜されることが好ましい。ＡＬＤ法を用いることで、当該開口のそれぞれの底面及び内側の側面において、原子の層を一層ずつ堆積させることができるため、半導体膜ＳＣ１Ａを当該開口に対して良好な被覆性で成膜できる。
　なお、開口ＫＫ１又は開口ＫＫ２の側面がテーパー形状である場合、半導体膜ＳＣ１Ａの成膜は、ＡＬＤ法に限定されない。例えば、スパッタリング法を用いてもよい。
　半導体膜ＳＣ１Ａは、後の工程によって半導体ＳＣ１となる膜である。また、半導体ＳＣ１の一部は、後の工程によって形成されるトランジスタＭＴＣＫ及びトランジスタＭＴＨＮのそれぞれのチャネル形成領域として機能する。また、半導体ＳＣ１の別の一部は、後の工程によって形成される容量素子Ｃ１の一対の電極の一方として機能する場合がある。
　半導体膜ＳＣ１Ａは、例えば、酸化物半導体として機能する金属酸化物とすることができる。この場合、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、ＯＳトランジスタとなる。当該金属酸化物としては、一例として、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、これらに加えて、元素Ｍが含まれていることが好ましい。元素Ｍとして、アルミニウム、ガリウム、シリコン、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルト及びアンチモンから選ばれた一以上を用いることができる。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム又は錫の一以上とすることが好ましい。また、元素Ｍは、ガリウム及び錫の一方又は双方を有することがさらに好ましい。
　半導体膜ＳＣ１Ａには、一例としては、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いることが好ましい。特に、Ｉｎ−Ｇａ−Ｚｎ酸化物としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］若しくはその近傍の組成、４：２：３［原子数比］若しくはその近傍の組成、又は３：１：２［原子数比］若しくはその近傍の組成の金属酸化物とすることが、より好ましい。また、半導体膜ＳＣ１Ａには、別の一例として、Ｉｎ−Ｚｎ酸化物を用いることが好ましい。特に、Ｉｎ−Ｚｎ酸化物としては、Ｉｎ：Ｚｎ＝４：１［原子数比］若しくはその近傍の組成の金属酸化物とすることがより好ましい。
　特に、半導体膜ＳＣ１Ａには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素又は窒素が挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
　また、酸化物半導体を含むトランジスタ（ＯＳトランジスタ）は、当該酸化物半導体中のチャネル形成領域に不純物又は酸素欠損（以後、ＶＯと呼ぶ場合がある）が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中のＶＯに水素が入った欠陥（以後、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、酸化物半導体中のチャネル形成領域にＶＯが含まれていると、トランジスタはノーマリーオン（ゲート−ソース間電圧が０Ｖのときにおいてもチャネルが存在し、トランジスタに電流が流れる状態）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
　半導体膜ＳＣ１Ａは、例えば、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、金属酸化物として、第１の金属酸化物と、第１の金属酸化物上に形成される第２の金属酸化物を考える。それぞれの金属酸化物が、少なくともインジウム（Ｉｎ）と、元素Ｍと、を含む場合、第１の金属酸化物を構成する全元素の原子数に対する、第１の金属酸化物に含まれる元素Ｍの原子数の割合が、第２の金属酸化物を構成する全元素の原子数に対する、第２の金属酸化物に含まれる元素Ｍの原子数の割合より高いことが好ましい。また、第１の金属酸化物に含まれる元素Ｍの、Ｉｎに対する原子数比が、第２の金属酸化物に含まれる元素Ｍの、Ｉｎに対する原子数比より大きいことが好ましい。
　第１の金属酸化物の伝導帯下端のエネルギーが、第２の金属酸化物の伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、第１の金属酸化物の電子親和力が、第２の金属酸化物の電子親和力より小さいことが好ましい。
　ここで、第１の金属酸化物及び第２の金属酸化物の接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、第１の金属酸化物及び第２の金属酸化物の接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、第１の金属酸化物と第２の金属酸化物との界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、第１の金属酸化物と第２の金属酸化物が、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、第２の金属酸化物がＩｎ−Ｇａ−Ｚｎ酸化物（インジウム−ガリウム−亜鉛酸化物）の場合、第１の金属酸化物には、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、又は酸化ガリウムを用いることができる。
　具体的には、第１の金属酸化物として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］若しくはその近傍の組成、１：３：２［原子数比］若しくはその近傍の組成、又は１：１：０．５［原子数比］若しくはその近傍の組成の金属酸化物を用いればよい。また、第２の金属酸化物として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］若しくはその近傍の組成、４：２：３［原子数比］若しくはその近傍の組成、又は３：１：２［原子数比］若しくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
　このとき、キャリアの主たる経路は第２の金属酸化物となる。第１の金属酸化物を上述した構成とすることで、第１の金属酸化物と第２の金属酸化物との界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタは高いオン電流、及び高い周波数特性を得ることができる。
　なお、金属酸化物は、上記第２の金属酸化物と、第２の金属酸化物上に形成される上記第１の金属酸化物の積層構造としてもよい。このような構成にすることで、導電体ＭＥ１又は導電体ＭＥ２と、金属酸化物との接触抵抗が増加するのを抑制できる。また、第２の金属酸化物への絶縁体ＧＩ１（詳しくは後述する）の成膜ダメージを低減できる。
　また、半導体膜ＳＣ１Ａに金属酸化物を用いることによって、半導体ＳＣ１に接するように導電体（図４０Ａ乃至図４０Ｄでは、導電体ＭＥ１及び導電体ＭＥ２が該当する）を設けることで、半導体ＳＣ１の当該導電体近傍において、酸素濃度が低減する場合がある。また、半導体ＳＣ１の当該導電体近傍において、当該導電体に含まれる金属と、半導体ＳＣ１の成分と、を含む金属化合物層が形成される場合がある。このような場合、半導体ＳＣ１の当該導電体近傍の領域において、キャリア濃度が増加し、当該領域は、低抵抗領域となる。
　また、半導体ＳＣ１には、金属酸化物以外では、例えば、シリコンを有する材料とすることができる。また、当該シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼称する場合がある）、微結晶シリコン、多結晶シリコン（低温ポリシリコン（ＬＴＰＳ）を含む）、又は単結晶シリコンが挙げられる。また、開口ＫＫ１及び開口ＫＫ２のそれぞれに、半導体膜ＳＣ１Ａを形成する過程において、半導体膜ＳＣ１Ａが形成された半導体領域のうち、導電体ＭＥ１と、導電体ＭＥ２と、に接触する界面、及びその近傍において、低抵抗領域に変化することが好ましい。これにより、半導体ＳＣ１には、低抵抗領域と半導体領域とが形成されるため、トランジスタＭＴＣＫとトランジスタＭＴＨＮをＳｉトランジスタとすることができる。
　なお、本実施の形態では、半導体膜ＳＣ１Ａは、酸化物半導体として機能する金属酸化物を含むものとして説明する。
　次に、リソグラフィ法を用いて、半導体膜ＳＣ１Ａを加工して、絶縁体ＩＳ２の一部と、導電体ＭＥ２の一部と、が露出するように、半導体ＳＣ１を形成する。特に、半導体ＳＣ１は、導電体ＭＥ２と重なるように加工される（図４１Ａ乃至図４１Ｄ参照）。なお、リソグラフィ法については、図３６Ａ乃至図３６Ｄで説明したリソグラフィ法を参照することができる。
　次に、絶縁体ＩＳ２上と、導電膜ＭＥ２上と、半導体ＳＣ１上に、絶縁体ＧＩ１及び絶縁膜ＧＩ２Ａとを成膜する（図４２Ａ乃至図４２Ｄ参照）。特に、絶縁膜ＧＩ２Ａは、後の工程によって絶縁体ＧＩ２となる膜である。絶縁体ＧＩ１及び絶縁膜ＧＩ２Ａの成膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった成膜方法を用いて行うことができる。
　絶縁体ＧＩ１及び絶縁体ＧＩ２は、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮのそれぞれのゲート絶縁膜として機能する。
　絶縁体ＧＩ１又は絶縁膜ＧＩ２Ａには、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）といったいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。又は、絶縁体ＧＩ１には、比誘電率の高い絶縁体として、アルミニウムとハフニウムとを有する酸化物、アルミニウムとハフニウムとを有する酸化窒化物、シリコンとハフニウムとを有する酸化物、シリコンとハフニウムとを有する酸化窒化物、又はシリコンとハフニウムとを有する窒化物を用いてもよい。
　トランジスタの微細化、又は高集積化が進むと、ゲート絶縁体の薄膜化を起因とするリーク電流といった問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　また、絶縁体ＧＩ１又は絶縁膜ＧＩ２Ａには、上述したｈｉｇｈ−ｋ材料と、酸化シリコン又は酸化窒化シリコンと、を積層した絶縁層を用いてもよい。これにより、高い比誘電率に加えて、熱的にも安定した絶縁層を、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮのそれぞれのゲート絶縁膜として用いることができる。
　なお、絶縁体ＧＩ１と絶縁膜ＧＩ２Ａは、互いに同じ材料であってもよいし、互いに異なる材料であってもよい。
　なお、半導体ＳＣ１が酸化物半導体として機能する金属酸化物を含む場合、絶縁体ＧＩ１又は絶縁膜ＧＩ２Ａを形成した後（遅くても後述する導電膜ＭＥ３Ａを成膜する前）には、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、本明細書などにおいて、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。なお、絶縁体ＧＩ１又は絶縁膜ＧＩ２Ａを積層構造とする場合、絶縁体ＧＩ１又は絶縁膜ＧＩ２Ａを途中まで成膜した段階で、マイクロ波処理を行ってもよい。例えば、絶縁体ＧＩ１又は絶縁膜ＧＩ２Ａが酸化シリコン膜又は酸化窒化シリコン膜を含む場合、酸化シリコン膜又は酸化窒化シリコン膜を成膜した段階で当該マイクロ波処理を行ってもよい。
　また、マイクロ波処理には、マイクロ波又はＲＦといった高周波、酸素プラズマ、酸素ラジカルなどを用いることができる。また、マイクロ波処理を行う場合には、例えば、マイクロ波を用いた高密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。ここで、マイクロ波処理装置の周波数は、３００ＭＨｚ以上３００ＧＨｚ以下、好ましくは２．４ＧＨｚ以上２．５ＧＨｚ以下、例えば、２．４５ＧＨｚにすればよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができる。また、マイクロ波処理装置のマイクロ波を印加する電源の電力は、１０００Ｗ以上１００００Ｗ以下、好ましくは２０００Ｗ以上５０００Ｗ以下にすればよい。また、マイクロ波処理装置は基板側にＲＦを印加する電源を有してもよい。また、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素イオンを、効率よく金属酸化物である半導体ＳＣ１中に導くことができる。プラズマ、マイクロ波などの作用により、半導体ＳＣ１の領域に含まれるＶＯＨを分断し、水素を当該領域から除去することができる。つまり、当該領域に含まれるＶＯＨを低減できる。これにより、当該領域における、酸素欠損、及びＶＯＨを低減し、キャリア濃度を低下させることができる。また、当該領域で形成された酸素欠損に、上記酸素プラズマで発生した酸素ラジカルを供給することで、さらに、当該領域中の酸素欠損を低減し、キャリア濃度を低下させることができる。
　次に、リソグラフィ法を用いて、絶縁膜ＧＩ２Ａを加工して、絶縁体ＧＩ１の一部が露出するように、絶縁体ＧＩ２を形成する（図４３Ａ乃至図４３Ｄ参照）。特に、絶縁体ＧＩ２は、開口ＫＫ１に形成されている半導体ＳＣ１に重なる領域を含むように、一点鎖線Ａ３−Ａ４に平行な方向（Ｙ方向）に延在するように形成される。一方で、絶縁体ＧＩ２は、少なくとも開口ＫＫ２に形成されている半導体ＳＣ１に重なる領域には形成されないことが好ましい。なお、リソグラフィ法については、図３６Ａ乃至図３６Ｄで説明したリソグラフィ法を参照することができる。
　なお、ここで、絶縁体ＧＩ２を最適に形成するためには、絶縁膜ＧＩ２Ａには、絶縁体ＧＩ１とエッチング選択比がとれる材料を用いることが好ましい。
　次に、絶縁体ＧＩ１上と、絶縁体ＧＩ２上と、に導電膜ＭＥ３Ａを成膜する（図４４Ａ乃至図４４Ｄ参照）。特に、導電膜ＭＥ３Ａは、開口ＫＫ１及び開口ＫＫ２のそれぞれを埋めるように成膜される。導電膜ＭＥ３Ａのそれぞれの成膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった成膜方法を用いて行うことができる。
　導電膜ＭＥ３Ａは、後の工程によって導電体ＭＥ３となる膜である。また、導電体ＭＥ３の一部は、トランジスタＭＴＣＫのゲート電極としても機能する。また、導電体ＭＥ３の別の一部は、トランジスタＭＴＨＮのゲート電極としても機能する。そのため、導電膜ＭＥ３には、導電性の高い材料を用いることが好ましい。
　導電膜ＭＥ３Ａとしては、例えば、導電体ＭＥ１に適用できる材料を用いることができる。
　次に、リソグラフィ法を用いて、導電膜ＭＥ３Ａを、帯状に加工して、導電膜ＭＥ３を形成する（図４５Ａ乃至図４５Ｄ参照）。特に、ここでは、導電体ＭＥ３の一部は、一点鎖線Ａ３−Ａ４に平行な方向（Ｙ方向）に延在し、かつ、導電体ＭＥ１と重なるように形成される。また、導電膜ＭＥ３の別の一部は、一点鎖線Ａ５−Ａ６に平行な方向（Ｙ方向）に延在し、かつ、別の導電体ＭＥ１と重なるように形成する。なお、リソグラフィ法については、図３６Ａ乃至図３６Ｄで説明したリソグラフィ法を参照することができる。
　次に、絶縁体ＧＩ１上と、絶縁体ＧＩ２上と、導電体ＭＥ３上と、に絶縁体ＩＳ３を成膜する（図２Ａ乃至図２Ｄ参照）。
　絶縁体ＩＳ３は、一例として、層間膜として機能する膜である。そのため、絶縁体ＩＳ３は、比誘電率が低い絶縁材料を有することが好ましい。比誘電率が低い絶縁材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　絶縁体ＩＳ３としては、例えば、絶縁体ＩＳ１に適用できる材料を用いることができる。
　なお、絶縁体ＩＳ３の下方には、導電体ＭＥ３が形成されている。このため、絶縁体ＩＳ３には、導電体ＭＥ３が酸化されることを防ぐために、酸素の拡散を抑制するバリア絶縁膜として、例えば、窒化シリコンを用いることが好ましい。
　上記の作製方法によって、図２Ａ乃至図２Ｄに示す、高電圧に対して耐性が高いトランジスタＭＴＣＫと、駆動周波数が高いトランジスタＭＴＨＮと、を作製することができる。
＜変更例＞
　本発明の一態様の半導体装置の作製方法は、上記に限定されない。本発明の一態様の半導体装置の作製において、作製方法は適宜変更がなされていてもよい。また、作製方法の変更によって、半導体装置の構成が変化した場合においても、当該半導体装置は、本発明の一態様ということができる。
＜＜変更例１＞＞
　図４６Ａ乃至図４６Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、図２Ａ乃至図２ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの変更例であって、図２Ａ乃至図２ＣのトランジスタＭＴＣＫのゲート絶縁膜の一部に含まれている絶縁体ＧＩ２が、図２Ｂ及び図２ＤのトランジスタＭＴＨＮに含まれている導電体ＭＥ２上にも形成されている構成となっている。
　トランジスタＭＴＨＮの導電体ＭＥ２上にも絶縁体ＧＩ２を形成することによって、例えば、図４６Ｄに示すとおり、導電体ＭＥ２と導電体ＭＥ３との間には、絶縁体ＧＩ１と絶縁体ＧＩ２とが位置する。つまり、トランジスタＭＴＨＮにおいて、導電体ＭＥ２と導電体ＭＥ３の間の距離を長くすることができる。これにより、トランジスタＭＴＨＮにおいて、導電体ＭＥ２と導電体ＭＥ３との間の寄生容量を小さくすることができるため、トランジスタＭＴＨＮの駆動周波数を高めることができる。
＜＜変更例２＞＞
　図４７Ａ乃至図４７Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、図２Ａ乃至図２ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの変更例であって、図２Ａ乃至図２ＤのトランジスタＭＴＣＫにおける開口ＫＫ１と、トランジスタＭＴＨＮと、における開口ＫＫ２のそれぞれのテーパー角を概ね６０°にした構成となっている。
　図４７Ａ乃至図４７Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、例えば、図３９Ａ乃至図３９Ｄに説明するトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製工程において、開口ＫＫ１及び開口ＫＫ２のそれぞれのテーパー角を基板（図示しない）又は絶縁体ＩＳ１の面上に対して概ね６０°にすることによって、作製することができる。
　図４７Ａ乃至図４７Ｄに示すとおり、開口ＫＫ１のテーパー角を、例えば、０°を超過し７０°未満にすることによって、開口ＫＫ１の側面に成膜される半導体ＳＣ１の被膜性を高めることができるため、トランジスタＭＴＣＫを形成するときの歩留まりを高くすることができる。同様に、開口ＫＫ２のテーパー角を、例えば、０°を超過し７０°未満にすることによって、開口ＫＫ２の側面に成膜される半導体ＳＣ１の被膜性を高めることができるため、トランジスタＭＴＨＮを形成するときの歩留まりを高くすることができる。
＜＜変更例３＞＞
　図４８Ａ乃至図４８Ｃに示すトランジスタＭＴＣＫは、図２Ａ乃至図２ＣのトランジスタＭＴＣＫの変更例であって、絶縁体ＧＩ２が半導体ＳＣ１に重なる領域のみに形成されている点で、図２Ａ乃至図２ＣのトランジスタＭＴＣＫと異なっている。
　図４８Ａ乃至図４８Ｃに示すトランジスタＭＴＣＫは、例えば、図４２Ａ乃至図４２Ｃに説明するトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製工程において、絶縁膜ＧＩ２Ａを成膜した後に、図４３Ａ乃至図４３Ｃに説明するリソグラフィ法において、絶縁体ＧＩ２の端部が半導体ＳＣ１に重なる領域に含まれるように、絶縁膜ＧＩ２Ａを加工することによって得られる。これにより、半導体ＳＣ１が重ならない導電体ＭＥ２上の領域には、絶縁体Ｇ１と導電体ＭＥ３とがこの順に形成される。図２Ａ乃至図２ＣのトランジスタＭＴＣＫでは、半導体ＳＣ１が重ならない導電体ＭＥ２上の領域には、絶縁体Ｇ１と絶縁体ＧＩ２と導電体ＭＥ３とがこの順に形成されているため、図４８Ａ乃至図４８ＣのトランジスタＭＴＣＫの当該領域の導電体ＭＥ２と導電体ＭＥ３との間の絶縁体の厚さは、図２Ａ乃至図２ＣのトランジスタＭＴＣＫの当該領域の導電体ＭＥ２と導電体ＭＥ３との間の絶縁体の厚さよりも薄くすることができる。
　図４８Ａ乃至図４８ＣのトランジスタＭＴＣＫでは、半導体ＳＣ１が重ならない導電体ＭＥ２上の領域において、導電体ＭＥ２と導電体ＭＥ３との間の絶縁体の厚さが薄いため、当該領域に容量素子を設けることができる。具体的には、図４８Ａ乃至図４８ＣのトランジスタＭＴＣＫのゲートと、ソース及びドレインの他方と、の間に容量素子を設けることができる。
　トランジスタのゲートと、ソース又はドレインとの間に容量素子が設けられた構成としては、例えば、先述した図６ＡのトランジスタＭＮ６と容量素子Ｃ３の電気的な接続構成、図６ＡのトランジスタＭＮ８と容量素子Ｃ４の電気的な接続構成、などが挙げられる。
　上述した接続構成、例えば、トランジスタのゲートと、ソースと、が容量素子を介して、電気的に接続されている場合を考える。ここで、容量素子の電圧が、当該トランジスタがオン状態となるゲート−ソース間電圧であり、かつドレインから高レベル電位が入力されているとき、ドレインからソースに電流が流れることによって、ソースの電位が上昇する。また、容量素子における容量結合によって、ソースの電位の上昇に伴って、当該トランジスタのゲートの電位も上昇する。つまり、上述した接続構成によって、ソースの電位が変化しても、ゲート−ソース間電圧が保たれるため、ソースの電位を、ドレイン側から与えられる高レベル電位まで上昇させることができる（図１４Ａの記憶回路ＲＥＳＤ３で説明したブートストラップに相当する）。
　このため、図４８Ａ乃至図４８ＣのトランジスタＭＴＣＫは、上記のとおり、ブートストラップを行う場合に好適な構成であるといえる。
＜＜変更例４＞＞
　図４９Ａ乃至図４９Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、図２Ａ乃至図２ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの変更例であって、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮのそれぞれのゲート電極が、導電体ＭＥ３と導電体ＭＥ３Ｓの積層構造になっている。
　具体的には、図４９Ａ乃至図４９Ｄに示すトランジスタＭＴＣＫは、例えば、開口ＫＫ１の底面及び内側の側面に被膜性が高い導電体ＭＥ３が形成され、導電体ＭＥ３上に導電性が高い導電体ＭＥ３Ｓが形成された構成となっている。このため、導電体ＭＥ３Ｓは、導電体ＭＥ３の補助電極として機能する。
　図４９Ａ乃至図４９ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮにおいて、導電体ＭＥ３の成膜方法としては、被覆性の高いＡＬＤ法を用いることが好ましい。
　また、導電体ＭＥ３Ｓの成膜方法としては、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった方法を用いればよい。また、導電体ＭＥ３Ｓには、例えば、導電体ＭＥ１に適用できる材料のうち、導電体ＭＥ３よりも抵抗率が低い材料を用いることが好ましい。
　また、導電体ＭＥ３Ｓと同様の補助電極は、別の導電体にも設けてもよい。例えば、導電体ＭＥ３Ｓと同様の補助電極を導電体ＭＥ１上及び導電体ＭＥ２上の一方又は双方に設けてもよい。また、当該補助電極は、導電体ＭＥ１上ではなく導電体ＭＥ１の下側に設けてもよい。また、同様に、当該補助電極は、導電体ＭＥ２上ではなく導電体ＭＥ２の下側に設けてもよい。
　図４９Ａ乃至図４９Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮのとおり、導電体上に補助電極を設けることによって、導電体と補助電極を含む配線の電気抵抗を低くすることができ、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮを含む半導体装置、又は表示装置ＤＳＰの消費電力を低減することができる。
＜＜変更例５＞＞
　図５０Ａ乃至図５０Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、図２Ａ乃至図２ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの更なる変更例であって、絶縁体ＩＳ１の上面に絶縁体ＩＢ１が設けられ、絶縁体ＩＢ１の上面と導電体ＭＥ１の上面とに絶縁体ＩＢ２が設けられ、絶縁体ＩＳ２の上面に絶縁体ＩＢ３が設けられ、絶縁体ＧＩ１の上面と絶縁体ＧＩ２の上面と導電体ＭＥ３の上面とに絶縁体ＩＢ４が設けられている構成となっている。
　図５０Ａ乃至図５０Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製方法としては、例えば、図３５Ａ乃至図３５ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製工程において、絶縁体ＩＳ１と導電膜ＭＥ１Ａとの成膜工程の間に、絶縁体ＩＢ１を成膜する（図示しない）。次に、図３６Ａ乃至図３６ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製工程の後において、絶縁体ＩＢ１の上面と導電体ＭＥ１の上面とに絶縁体ＩＢ２を成膜する（図示しない）。次に、図３７Ａ乃至図３７ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製工程において、絶縁膜ＩＳ２Ａと導電膜ＭＥ２Ａとの成膜工程の間に、絶縁体ＩＢ３を成膜する（図示しない）。そして、次に、図４５Ａ乃至図４５ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製工程の後において、絶縁体ＧＩ１の上面と絶縁体ＧＩ２の上面と導電体ＭＥ３の上面とに絶縁体ＩＢ４を成膜する（図示しない）。その後、絶縁体ＩＢ４の上面に絶縁体ＩＳ３を設けることによって、図５０Ａ乃至図５０Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮを作製することができる。
　絶縁体ＩＢ１は、一例として、絶縁体ＩＳ１に含まれている水、水素、窒素、及び酸素といった不純物が、導電体ＭＥ１及び半導体ＳＣ１に混入することを抑制するバリア絶縁膜として機能することが好ましい。また、同様に、絶縁体ＩＢ２は、一例として、絶縁体ＩＳ２に含まれている水、水素、窒素、及び酸素といった不純物が、導電体ＭＥ１に混入することを抑制するバリア絶縁膜として機能することが好ましい。また、同様に、絶縁体ＩＢ３は、一例として、絶縁体ＩＳ２に含まれている水、水素、窒素、及び酸素といった不純物が、導電体ＭＥ２に混入することを抑制するバリア絶縁膜として機能することが好ましい。また、同様に、絶縁体ＩＢ４は、一例として、絶縁体ＩＳ３に含まれている水、水素、窒素、及び酸素といった不純物が、導電体ＭＥ２、導電体ＭＥ３、及び半導体ＳＣ１に混入することを抑制するバリア絶縁膜として機能することが好ましい。
　したがって、絶縁体ＩＢ１乃至絶縁体ＩＢ４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ又はＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子の一方又は双方）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、及びタンタルから選ばれた一以上を含む絶縁体を、単層で、または積層で用いればよい。具体的には、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、及び酸化タンタルといった金属酸化物が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコン、及び窒化シリコンといった金属窒化物が挙げられる。
　特に、絶縁体ＩＢ１乃至絶縁体ＩＢ４には、酸化アルミニウム、又は窒化シリコンを用いることが好ましい。これにより、例えば、水及び水素といった不純物が、絶縁体ＩＢ１の下方からトランジスタＭＴＣＫ及びトランジスタＭＴＨＮに拡散することを抑制できる。また、例えば、水及び水素といった不純物が、絶縁体ＩＢ４の上方からトランジスタＭＴＣＫ及びトランジスタＭＴＨＮに拡散することを抑制できる。
　なお、絶縁体ＩＢ１乃至絶縁体ＩＢ４のそれぞれの成膜方法としては、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった方法を用いればよい。
　また、図５０Ａ乃至図５０Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、絶縁体ＩＢ１乃至絶縁体ＩＢ４から選ばれた１以上３以下を含まない構成としてもよい。
　図５０Ａ乃至図５０Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮのとおり、バリア絶縁膜を設けることによって、導電体及び半導体への不純物の拡散を抑制することができる。
＜＜変更例６＞＞
　図５１Ａ乃至図５１Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、図２Ａ乃至図２ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの変更例であって、導電体ＭＥ３と絶縁体ＧＩ２を形成する順序が異なっている。そのため、トランジスタＭＴＨＮでは、導電体ＭＥ３の上面に絶縁体ＧＩ２が形成されている。
　以下に、図５１Ａ乃至図５１Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製方法について説明する。なお、図５１Ａ乃至図５１ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製方法の一例の説明では、図５２Ａ乃至図５６Ｄを用いる。
　図５２Ａ乃至図５２Ｄは、図５１Ａ乃至図５１Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製工程の途中を示す模式図である。具体的には、図５２Ａ乃至図５２Ｄには、図４１Ａ乃至図４１ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製工程の後において、絶縁体ＩＳ２上と、導電膜ＭＥ２上と、半導体ＳＣ１上に、絶縁体ＧＩ１及び導電膜ＭＥ３Ａをこの順に成膜した構成を示している。
　次に、リソグラフィ法を用いて、導電膜ＭＥ３Ａを帯状に加工して、導電体ＭＥ３を形成する（図５３Ａ乃至図５３Ｄ参照）。特に、ここでは、導電体ＭＥ３は、一点鎖線Ａ５−Ａ６に平行な方向（Ｙ方向）に延在し、かつ、開口ＫＫ２を埋めるように、かつ導電体ＭＥ１の一部と重なる領域を有するように形成する。また、リソグラフィ法については、図３６Ａ乃至図３６Ｄで説明したリソグラフィ法を参照することができる。
　また、導電体ＭＥ３が形成される領域以外では、絶縁体ＧＩ１が残る程度に、当該リソグラフィ法が行われることが好ましい。
　また、導電体ＭＥ３の一部は、トランジスタＭＴＨＮのゲート電極として機能する。
　次に、絶縁体ＧＩ１上と、導電体ＭＥ３上と、に絶縁体ＧＩ２が成膜される（図５４Ａ乃至図５４Ｄ参照）。特に、開口ＫＫ１において、絶縁体ＧＩ２は、絶縁体ＧＩ１上に被膜性良く成膜されていることが好ましい。そのため、絶縁体ＧＩ２は、ＡＬＤ法を用いて成膜することが好ましい。又は、絶縁体ＧＩ２は、ＡＬＤ法以外では、スパッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法といった成膜方法を用いて成膜することができる。
　次に、絶縁体ＧＩ２上に導電膜ＭＥａ３Ａが成膜される（図５５Ａ乃至図５５Ｄ参照）。特に、導電膜ＭＥａ３Ａは、開口ＫＫ１を埋めるように成膜される。導電膜ＭＥａ３Ａは、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて成膜することができる。
　導電膜ＭＥａ３Ａは、後の工程によって導電体ＭＥａ３となる膜である。また、導電体ＭＥａ３の一部は、トランジスタＭＴＣＫのゲート電極として機能する。なお、導電膜ＭＥａ３Ａは、導電体ＭＥ３に適用できる材料を用いることができる。
　次に、リソグラフィ法を用いて、導電膜ＭＥ３ａＡを、帯状に加工して、導電膜ＭＥａ３を形成する（図５６Ａ乃至図５６Ｄ参照）。特に、ここでは、導電体ＭＥａ３の一部は、一点鎖線Ａ３−Ａ４に平行な方向（Ｙ方向）に延在し、かつ、導電体ＭＥ１と重なるように形成される。なお、リソグラフィ法については、図３６Ａ乃至図３６Ｄで説明したリソグラフィ法を参照することができる。
　次に、絶縁体ＧＩ２上と、導電体ＭＥａ３上と、に絶縁体ＩＳ３を成膜する（図５１Ａ乃至図５１Ｄ参照）。
　上記の作製方法を用いても、図５１Ａ乃至図５１Ｄに示す、高電圧に対して耐性が高いトランジスタＭＴＣＫと、駆動周波数が高いトランジスタＭＴＨＮと、を作製することができる。
＜＜変更例７＞＞
　図５７Ａ乃至図５７Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、図２Ａ乃至図２ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの変更例であって、絶縁体ＧＩ１と絶縁体ＧＩ２との形成方法が異なっている構成となっている。
　具体的には、図５７Ａ乃至図５７Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、例えば、図４２Ａ乃至図４２Ｂに示す作製方法において、絶縁体ＧＩ１のみ成膜した後に、リソグラフィ法を用いて、導電体ＭＥ２上の一部と半導体ＳＣ１上に絶縁体ＧＩ１が残るように、絶縁体ＧＩ１を形成している。その後、図４２Ａ乃至図４２Ｂに示す作製方法と同様に絶縁体ＧＩ２を成膜し、図４３Ａ乃至図４３Ｂ以降の作製方法を行うことによって、図５７Ａ乃至図５７Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮを作製することができる。
　また、図５７Ａ乃至図５７Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、更に、図５８Ａ乃至図５８Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの構成に変更してもよい。図５８Ａ乃至図５８Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、変更例１で説明した図４６Ａ乃至図４６ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮと同様に、トランジスタＭＴＣＫのゲート絶縁膜の一部に含まれている絶縁体ＧＩ１が、図５８Ｂ及び図５８ＤのトランジスタＭＴＨＮに含まれている導電体ＭＥ２上にも形成されている構成となっている。
　トランジスタＭＴＨＮの導電体ＭＥ２上にも絶縁体ＧＩ１を形成することによって、例えば、図５８Ｄに示すとおり、導電体ＭＥ２と導電体ＭＥ３との間には、絶縁体ＧＩ１と絶縁体ＧＩ２とが位置する。つまり、トランジスタＭＴＨＮにおいて、導電体ＭＥ２と導電体ＭＥ３との間の距離を長くすることができる。これにより、トランジスタＭＴＨＮにおいて、導電体ＭＥ２と導電体ＭＥ３との間の寄生容量を小さくすることができるため、トランジスタＭＴＨＮの駆動周波数を高めることができる。
＜＜変更例８＞＞
　図５９Ａ乃至図５９Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、図２Ａ乃至図２ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの変更例であって、トランジスタＭＴＣＫのゲート絶縁膜として絶縁体ＧＩ１が形成され、トランジスタＭＴＨＮのゲート絶縁膜として絶縁体ＧＩ３が形成されている点で、図２Ａ乃至図２ＣのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮと異なっている構成となっている。
　具体的には、図５９Ａ乃至図５９Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、例えば、図４１Ａ乃至図４１Ｂの作製方法の後において、絶縁体ＧＩ１を成膜した後に、リソグラフィ法を用いて、トランジスタＭＴＣＫが形成される領域において、導電体ＭＥ２上と半導体ＳＣ１上に絶縁体ＧＩ１が残るように、絶縁体ＧＩ１を形成している。その後、絶縁体ＧＩ３を成膜した後に、リソグラフィ法を用いて、トランジスタＭＴＨＮが形成されている領域において、導電体ＭＥ２上と半導体ＳＣ１上に絶縁体ＧＩ３が残るように、絶縁体ＧＩ３を形成している。
　つまり、図５９Ａ乃至図５９Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、それぞれのゲート絶縁膜を個々に形成した構成となっている。
　なお、絶縁体ＧＩ１の膜厚は、絶縁体ＧＩ３の膜厚よりも厚いものとする。また、絶縁体ＧＩ３には、絶縁体ＧＩ１及び絶縁体ＧＩ２に適用できる材料を用いることができる。
　また、上記の作製方法では、トランジスタＭＴＣＫのゲート絶縁膜を先に形成したが、トランジスタＭＴＨＮのゲート絶縁膜を先に形成して、その後にトランジスタＭＴＣＫのゲート絶縁膜を形成してもよい。
　上記の作製方法によっても、電圧に対する耐性が高いトランジスタＭＴＣＫと、駆動周波数が高いトランジスタＭＴＨＮと、を作製することができる。
＜＜変更例９＞＞
　図６０Ａ乃至図６０Ｃに示すトランジスタＭＴＣＫ１は、図２Ａ乃至図２ＣのトランジスタＭＴＣＫの変更例であって、トランジスタＭＴＣＫ１のチャネル形成領域が、一点鎖線Ａ１−Ａ２の方向（図６０ＢのＸ−Ｚ平面におけるＸ方向）に沿うように形成されている。
　図６０Ａ乃至図６０Ｃに示すトランジスタＭＴＣＫ１の作製方法としては、例えば、図３９Ａ乃至図３９Ｄの作製工程において、絶縁体ＩＳ２に開口ＫＫ１を設けず、かつ導電体ＭＥ２を一対の電極となるように形成する。その後は、図４０Ａ乃至図４０Ｄ以降の作製工程と同様に、絶縁体ＧＩ１、絶縁体ＧＩ２、導電体ＭＥ３及び絶縁体ＩＳ３を形成することによって、トランジスタＭＴＣＫ１を作製することができる。
　なお、トランジスタＭＴＣＫ１は、ゲート電極として機能する導電体ＭＥ３と、ソース電極又はドレイン電極の一方として機能する一対の導電体ＭＥ２の一方と、ソース電極又はドレイン電極の他方として機能する一対の導電体ＭＥ２の他方と、チャネル形成領域に含まれている半導体ＳＣ１と、を有する。また、トランジスタＭＴＣＫ１は、ゲート電極がチャネル形成領域の上方に位置し、導電体ＭＥ１上に半導体ＳＣ１が電気的に接している構造となっているため、ＴＧＴＣ型のトランジスタと呼ばれる場合がある。
　また、トランジスタＭＴＣＫ１は、バックゲート電極として機能する導電体ＭＥ１も有する。バックゲート電極は、ゲート電極と同様に、半導体ＳＣ１に電界を発生させる機能を有する。特に、バックゲート電極は、バックゲート電極に印加する電位に応じて、半導体ＳＣ１内のキャリアの数を変化させることができ、結果として、トランジスタＭＴＣＫ１のしきい値電圧を変化させることができる。
　また、トランジスタＭＴＣＫ１において、導電体ＭＥ１がバックゲート電極として機能する場合、絶縁体ＩＳ２は、トランジスタＭＴＣＫ１におけるゲート絶縁膜として機能する。この場合、絶縁体ＩＳ２には、絶縁体ＧＩ１又は絶縁体ＧＩ２に適用できる材料を用いることができる。
　また、導電体ＭＥ１の上方に位置し、半導体ＳＣ１の下方に位置するゲート絶縁膜（絶縁体ＩＳ２）と、半導体ＳＣ１の上方に位置し、導電体ＭＥ３の下方に位置するゲート絶縁膜（絶縁体ＧＩ１及び絶縁体ＧＩ２）と、を区別するため、前者を第１のゲート絶縁膜、又はバックゲート絶縁膜と呼称し、後者を第２のゲート絶縁膜と呼称する場合がある。
　なお、図６０Ａ乃至図６０Ｃに示すトランジスタＭＴＣＫ１は、ゲート絶縁膜として、絶縁体ＧＩ１及び絶縁体ＧＩ２を含む構成となっている。このため、トランジスタＭＴＣＫ１は、電圧に対して高い耐性を有するトランジスタであるといえる。
　一方で、図６０Ａ乃至図６０ＣのトランジスタＭＴＣＫ１のゲート絶縁膜には、絶縁体ＧＩ２が含まれていなくてもよい。図６１Ａ乃至図６１Ｃに示すトランジスタＭＴＨＮ１は、図６０Ａ乃至図６０ＣのトランジスタＭＴＣＫ１において絶縁体ＧＩ２を設けていない構成となっており、トランジスタＭＴＣＫ１と比較してゲート絶縁膜が薄くなっている。このため、トランジスタＭＴＨＮ１は、トランジスタＭＴＣＫ１よりも駆動周波数が高いトランジスタであるといえる。
　また、図６０Ａ乃至図６０ＤにはトランジスタＭＴＣＫ１と同時に形成が可能なトランジスタＭＴＨＮを図示しているが、トランジスタＭＴＣＫ１は、図２Ａ乃至図２Ｃに示すトランジスタＭＴＣＫと同時に形成することができる。同様に、図６１Ａ乃至図６１ＤにはトランジスタＭＴＨＮ１と同時に形成が可能なトランジスタＭＴＨＮを図示しているが、トランジスタＭＴＨＮ１は、図２Ａ乃至図２Ｃに示すトランジスタＭＴＣＫと同時に形成することができる。
　また、図６０Ａ乃至図６０Ｃでは、トランジスタＭＴＣＫ１のゲート電極である導電体ＭＥ３は、リソグラフィ法によって形成されているが、別の方法を用いてトランジスタＭＴＣＫ１のゲート電極を形成してもよい。
　図６２Ａ乃至図６２Ｃに示すトランジスタＭＴＣＫ２は、図６０Ａ乃至図６０ＣのトランジスタＭＴＣＫ１の変更例であって、絶縁体ＩＳ３に設けられた開口に、第２のゲート電極として機能する導電体ＭＥ４が埋め込まれている点で、図６０Ａ乃至図６０ＣのトランジスタＭＴＣＫ１と異なっている。
　トランジスタＭＴＣＫ２の作製方法としては、例えば、トランジスタＭＴＣＫ１の作製工程において、導電体ＭＥ３を形成せず、絶縁体ＧＩ１上及び絶縁体ＧＩ２上に絶縁体ＩＳ３を形成する。その後、絶縁体ＩＳ３の、導電体ＭＥ１と半導体ＳＣ１と絶縁体ＧＩ２と重畳する領域に開口を形成して、当該開口に絶縁体ＧＩ４と、導電体ＭＥ４と、をこの順に形成する。そして、ＣＭＰ法などの平坦化処理を行って、絶縁体ＩＳ３が露出するまで研磨を行うことで作製することができる。
　絶縁膜ＧＩ４は、絶縁体ＧＩ１及び絶縁体ＧＩ２と同様に、トランジスタＭＴＣＫ２のゲート絶縁膜の一部として機能する絶縁体である。このため、絶縁膜ＧＩ４は、絶縁体ＧＩ１又は絶縁体ＧＩ２に適用できる材料を用いることができる。なお、絶縁体ＧＩ４は、絶縁体ＩＳ３の開口の側面上に形成されるため、絶縁体ＧＩ４の成膜方法としては、被覆性の高いＡＬＤ法を用いることが好ましい。
　絶縁体ＧＩ４は、一例として、絶縁体ＩＳ３に含まれる酸素などの不純物が導電体ＭＥ４に拡散して、導電体ＭＥ４が酸化されることを防ぐ膜として機能する。つまり、絶縁体ＧＩ４は、バリア絶縁膜として機能する。なお、絶縁体ＩＳ３から導電体ＭＥ４への不純物の拡散を防ぐ必要がない場合は、トランジスタＭＴＣＫ２には絶縁体ＧＩ４を設けなくてもよい。
　導電体ＭＥ４は、トランジスタＭＴＣＫ２のゲート電極として機能する導電体である。このため、導電体ＭＥ４は、導電体ＭＥ３に適用できる材料を用いることができる。
　上記のトランジスタＭＴＣＫ２の作製方法では、ゲート電極として機能する導電体ＭＥ４が、絶縁体ＩＳ３に形成されている開口を埋めるように自己整合（ｓｅｌｆ　ａｌｉｇｎ）的に形成される。このように、ゲート電極が開口を埋めるように自己整合的に形成されているトランジスタＭＴＣＫ２は、ＴＧＳＡ　ｓ−ｃｈａｎｎｅｌ　ＦＥＴ（Ｔｒｅｎｃｈ　Ｇａｔｅ　Ｓｅｌｆ　Ａｌｉｇｎｅｄ　ｓ−ｃｈａｎｎｅｌ　ＦＥＴ）と呼ばれる場合がある。
　なお、図６２Ａ乃至図６２Ｃに示すトランジスタＭＴＣＫ２は、ゲート絶縁膜として、絶縁体ＧＩ１及び絶縁体ＧＩ２を含む構成となっている。このため、トランジスタＭＴＣＫ２は、電圧に対して高い耐性を有するトランジスタであるといえる。
　一方で、図６２Ａ乃至図６２ＣのトランジスタＭＴＣＫ２のゲート絶縁膜には、絶縁体ＧＩ２が含まれていなくてもよい。図６３Ａ乃至図６３Ｃに示すトランジスタＭＴＨＮ２は、図６２Ａ乃至図６２ＣのトランジスタＭＴＣＫ２において絶縁体ＧＩ２を設けていない構成となっており、トランジスタＭＴＣＫ２と比較してゲート絶縁膜が薄くなっている。このため、トランジスタＭＴＨＮ２は、トランジスタＭＴＣＫ２よりも駆動周波数が高いトランジスタであるといえる。
　また、図６２Ａ乃至図６２ＤにはトランジスタＭＴＣＫ２と同時に形成が可能なトランジスタＭＴＨＮを図示しているが、トランジスタＭＴＣＫ２は、図２Ａ乃至図２Ｃに示すトランジスタＭＴＣＫと同時に形成することができる。同様に、図６３Ａ乃至図６３ＤにはトランジスタＭＴＨＮ２と同時に形成が可能なトランジスタＭＴＨＮを図示しているが、トランジスタＭＴＨＮ２は、図２Ａ乃至図２Ｃに示すトランジスタＭＴＣＫと同時に形成することができる。
＜＜変更例１０＞＞
　図６４Ａ乃至図６４Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、図２Ａ乃至図２ＣのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮとは異なる構成となっている。具体的には、例えば、平面視（図６４Ａ）及び断面視（図６４Ｂ）において、トランジスタＭＴＣＫの開口ＫＫ１の形状が図２Ａ乃至図２ＣのトランジスタＭＴＣＫの開口ＫＫ１と異なっている。同様に、例えば、平面視（図６４Ａ）及び断面視（図６４Ｂ）において、トランジスタＭＴＨＮの開口ＫＫ２の形状が図２Ａ乃至図２ＣのトランジスタＭＴＨＮの開口ＫＫ２と異なっている。
　図６４Ａ乃至図６４Ｄに示すトランジスタＭＴＣＫにおいて、導電体ＭＥ１の一部の上面と、絶縁体ＩＳ１の一部の上面と、に重なるように、開口ＫＫ１が設けられている。特に、開口ＫＫ１は、平面視（図６４Ａ）において、一部の導電体ＭＥ１の上方から＋Ｘ方向に向かって形成されている。同様に、図６４Ａ乃至図６４Ｄに示すトランジスタＭＴＨＮにおいて、導電体ＭＥ１の一部の上面と、絶縁体ＩＳ１の一部の上面と、に重なるように、開口ＫＫ２が設けられている。特に、開口ＫＫ２は、平面視（図６４Ａ）において、一部の導電体ＭＥ１から＋Ｘ方向に向かって形成されている。
　このため、開口ＫＫ１及び開口ＫＫ２に埋められている導電体ＭＥ３は、平面視（図６４Ａ）において、一部の導電体ＭＥ１から＋Ｘ方向に向かって延在している。
　また、トランジスタＭＴＣＫの平面視（図６４Ａ）において、導電体ＭＥ２は、開口ＫＫ１の周囲の一部に設けられている。具体的には、導電体ＭＥ２は、一例として、Ｕ字型の形状を有し、Ｕ字型の形状の内側に開口ＫＫ１が位置するように設けられている。同様に、トランジスタＭＴＨＮの平面視（図６４Ａ）において、導電体ＭＥ２は、開口ＫＫ２の周囲の一部に設けられている。具体的には、導電体ＭＥ２は、一例として、Ｕ字型の形状を有し、Ｕ字型の形状の内側に開口ＫＫ２が位置するように設けられている。
　また、導電体ＭＥ２と、導電体ＭＥ３と、半導体ＳＣ１と、絶縁体ＧＩ１と、絶縁体ＧＩ２と、の高さは互いに概略一致している。この構成は、上記の羅列した材料を成膜後、ＣＭＰ法などの平坦化処理を行うことによって、得られる。
　以下に、図６４Ａ乃至図６４Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製方法について説明する。なお、図６４Ａ乃至図６４ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製方法の一例の説明では、図６５Ａ乃至図７３Ｄを用いる。
　図６５Ａ乃至図６５Ｄは、図６４Ａ乃至図６４Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製工程の途中を示す模式図である。具体的には、図６５Ａ乃至図６５Ｄには、図３６Ａ乃至図３６ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮの作製工程の後において、絶縁体ＩＳ１上と、導電膜ＭＥ１上と、に、絶縁膜ＩＳ２Ａ及び絶縁膜ＩＳ４Ａをこの順に成膜した構成を示している。
　次に、リソグラフィ法を用いて、絶縁膜ＩＳ４Ａを加工して、絶縁体ＩＳ４を形成する（図６６Ａ乃至図６６Ｄ参照）。特に、ここでは、導電膜ＩＳ４Ａには、後に説明する導電膜ＭＥ２Ｂが形成されるための領域となる開口が設けられる。また、リソグラフィ法については、図３６Ａ乃至図３６Ｄで説明したリソグラフィ法を参照することができる。
　また、絶縁膜ＩＳ４Ａには、絶縁膜ＩＳ２Ａに適用できる材料を用いることができる。特に、絶縁膜ＩＳ４Ａをリソグラフィ法で加工するため、絶縁膜ＩＳ４Ａに用いられる材料には、絶縁膜ＩＳ２Ａに適用できる材料であって、更に絶縁膜ＩＳ２Ａとエッチング選択比がとれる材料を用いることがより好ましい。
　次に、絶縁膜ＩＳ２Ａ上と、絶縁体ＩＳ４上に、導電膜ＭＥ２Ａを成膜する（図６７Ａ乃至図６７Ｄ参照）。
　導電膜ＭＥ２Ａは、後の工程によって導電体ＭＥ２となる膜である。また、導電体ＭＥ２の一部は、トランジスタＭＴＣＫのソース電極又はドレイン電極の他方としても機能する。また、導電体ＭＥ２の別の一部は、トランジスタＭＴＨＮのソース電極又はドレイン電極の他方としても機能する。そのため、導電膜ＭＥ２Ａには、導電性の高い材料を用いることが好ましい。
　次に、ＣＭＰ法などの平坦化処理を行って、導電膜ＭＥ２Ａを、絶縁膜ＩＳ４Ａが露出するまで研磨する。これによって、図６６Ａ乃至図６６Ｄの工程で形成された絶縁膜ＩＳ４の開口に、導電膜ＭＥ２Ａが導電膜ＭＥ２Ｂとして埋め込まれるように形成される（図６８Ａ乃至図６８Ｄ参照）。つまり、導電膜ＭＥ２Ｂは、絶縁膜ＩＳ２Ａの上面、及び絶縁体ＩＳ４の側面に接して設けられる。
　次に、リソグラフィ法を用いて、絶縁膜ＩＳ２Ａ及び導電膜ＭＥ２Ｂを加工して、開口ＫＫ１及び開口ＫＫ２を有する、絶縁体ＩＳ２及び導電体ＭＥ２を形成する（図６９Ａ乃至図６９Ｄ参照）。なお、ここでの開口ＫＫ１及び開口ＫＫ２のそれぞれの底面には、導電体ＭＥ１の上面と絶縁体ＩＳ１の上面とが含まれている点で、図３９Ａ乃至図３９Ｄに示したトランジスタＭＴＣＫとトランジスタＭＴＨＮの作製工程と異なっている。なお、リソグラフィ法については、図３６Ａ乃至図３６Ｄで説明したリソグラフィ法を参照することができる。
　次に、図４０Ａ乃至図４０Ｄに示したトランジスタＭＴＣＫとトランジスタＭＴＨＮの作製工程と同様に、絶縁体ＩＳ１上と、導電体ＭＥ１上と、絶縁体ＩＳ２上と、導電体ＭＥ２上と、に半導体膜ＳＣ１Ａを形成する（図７０Ａ乃至図７０Ｄ参照）。
　次に、リソグラフィ法を用いて、半導体膜ＳＣ１Ａを加工して、絶縁体ＩＳ１の一部と、絶縁体ＩＳ２の一部と、導電体ＭＥ２の一部と、が露出するように、半導体膜ＳＣ１Ｂを形成する（図７１Ａ乃至図７１Ｄ参照）。つまり、半導体膜ＳＣ１Ｂは、絶縁体ＩＳ１上の一部と、導電体ＭＥ１上と、絶縁体ＩＳ２上（開口ＫＫ１及び開口ＫＫ２の側面上の一部）と、導電体ＭＥ２上と、に設けられる。なお、リソグラフィ法については、図３６Ａ乃至図３６Ｄで説明したリソグラフィ法を参照することができる。
　次に、図４２Ａ乃至図４２Ｄ及び図４３Ａ乃至図４３Ｄに示したトランジスタＭＴＣＫとトランジスタＭＴＨＮの作製工程と同様に、絶縁体ＩＳ１上と、半導体膜ＳＣ１Ｂ上と、導電体ＭＥ２上と、に絶縁体ＧＩ１となる絶縁膜ＧＩ１Ａを形成し、絶縁膜ＧＩ１Ａ上に、絶縁体ＧＩ２となる絶縁膜ＧＩ２Ａを形成する（図７２Ａ乃至図７２Ｄ参照）。特に、絶縁膜ＧＩ１は、図４２Ａ乃至図４２Ｄで説明した絶縁体ＧＩ１と同様に、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法といった成膜方法を用いて成膜することができる。
　その後、図４４Ａ乃至図４４Ｄに示したトランジスタＭＴＣＫとトランジスタＭＴＨＮの作製工程と同様に、絶縁膜ＧＩ１Ａ上と、絶縁膜ＧＩ２Ａ上と、に導電膜ＭＥ３Ａを成膜する（図７２Ａ乃至図７２Ｄ参照）。特に、導電膜ＭＥ３Ａは、開口ＫＫ１及び開口ＫＫ２のそれぞれを埋めるように成膜される。
　次に、ＣＭＰ法などの平坦化処理を行って、導電膜ＭＥ３Ａと、絶縁膜ＧＩ２Ａと、絶縁膜ＧＩ１Ａと、半導体膜ＳＣ１Ｂと、を導電体ＭＥ２及び絶縁体ＩＳ４が露出するまで研磨する。これによって、導電膜ＭＥ３Ａが導電体ＭＥ３に加工され、絶縁膜ＧＩ２Ａが絶縁体ＧＩ２に加工され、絶縁膜ＧＩ１Ａが絶縁体ＧＩ１に加工され、半導体膜ＳＣ１Ｂが半導体ＳＣ１に加工される（図７３Ａ乃至図７３Ｃ参照）。また、これによって、トランジスタＭＴＣＫとトランジスタＭＴＨＮが形成される。なお、図７３Ａ乃至図７３Ｃに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、開口ＫＫ１及び開口ＫＫ２に導電体ＭＥ３が埋め込まれ、かつ導電体ＭＥ２と、導電体ＭＥ３と、半導体ＳＣ１と、絶縁体ＧＩ１と、絶縁体ＧＩ２と、の高さが互いに概略一致する構成となる。
　次に、絶縁体ＧＩ１上と、絶縁体ＧＩ２上と、絶縁体ＩＳ４上と、半導体ＳＣ１上と、導電体ＭＥ２上と、導電体ＭＥ３上と、に絶縁体ＩＳ３を成膜する（図６４Ａ乃至図６４Ｄ参照）。
　上記の作製方法によって、図６４Ａ乃至図６４Ｄに示す、高電圧に対して耐性が高いトランジスタ（トランジスタＭＴＣＫ）と、駆動周波数が高いトランジスタ（トランジスタＭＴＨＮ）と、を作製することができる。
　特に、上記の導電体ＭＥ３を開口ＫＫ１及び開口ＫＫ２に埋め込む形成方法は、マスクを用いずに、導電体ＭＥ３となる導電膜ＭＥ３Ａを自己整合的に選択して、導電体ＭＥ３を形成している。このため、導電体ＭＥ３は、位置合わせのマージンを設けることなく形成することができるため、トランジスタＭＴＣＫ又はトランジスタＭＴＨＮの占有面積の縮小を図ることができる。
　また、図６４Ａ乃至図６４Ｄに示すトランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、Ｚ方向において、導電体ＭＥ２の上方に導電体ＭＥ３が形成されない構成であるため、導電体ＭＥ２と導電体ＭＥ３との間の寄生容量を小さくすることができる。このため、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮのそれぞれの駆動周波数を、図２Ａ乃至図２ＤのトランジスタＭＴＣＫ及びトランジスタＭＴＨＮのそれぞれの駆動周波数よりも高くすることができる。
　また、図６４Ａ乃至図６４Ｄに示すトランジスタＭＴＣＫの開口ＫＫ１、及びトランジスタＭＴＨＮの開口ＫＫ２のそれぞれの側面は、基板（図示しない）又は絶縁体ＩＳ１の面上に対して概略垂直となるように形成されているが、当該側面と、基板（図示しない）又は絶縁体ＩＳ１の面上との角度は、０°を超過し、かつ７０°未満としてもよい。例えば、開口ＫＫ１及び開口ＫＫ２のそれぞれが、図７４Ａ乃至図７４Ｄに示すとおり、０°を超過し、かつ７０°未満のテーパー角を有するように、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮを形成してもよい。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）について、説明する。なお、ＯＳトランジスタの説明において、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう）との比較についても簡単に説明する。
［ＯＳトランジスタ］
　ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素等が挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
　また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる状態。又はゲート−ソース間電圧が０Ｖのときにおいてもチャネルが存在し、トランジスタに電流が流れる状態）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損及びＶＯＨはできる限り低減されていることが好ましい。
　また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（オフリーク電流、又はＩｏｆｆとも呼称する）を低減することができる。
　また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（ショートチャネル効果：Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて少ないトランジスタである。
　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
　ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、及びドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
　チャネル形成領域がｉ型又は実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域およびドレイン領域がｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。
　ＯＳトランジスタを、上記の構造とすることで、半導体装置を微細化又は高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下又は６ｎｍ以下であって、１ｎｍ以上、３ｎｍ以上又は５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下又は１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較してチャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さであり、トランジスタの平面視における、ゲート電極の底面の幅をいう。
　また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、本発明の一態様の表示装置の構成例について説明する。
＜表示装置の構成例＞
　図７５Ａは、本発明の一態様の表示装置を示す斜視模式図である。表示装置ＤＳＰ１は、一例として、表示領域ＤＩＳと、駆動回路領域ＤＲＶと、端子領域ＴＭＲと、を有する。また、表示装置ＤＳＰ１は、基板ＢＳを有しており、表示領域ＤＩＳと、駆動回路領域ＤＲＶと、端子領域ＴＭＲと、のそれぞれは、基板ＢＳ上に位置している。
　また、駆動回路領域ＤＲＶは、一例として、駆動回路ＧＤＲ１と、駆動回路ＧＤＲ２と、駆動回路ＳＤＲと、を有する。
　基板ＢＳには、例えば、半導体基板（例えば、シリコン又はゲルマニウムを材料とした単結晶基板）を用いることができる。また、基板ＢＳには、半導体基板以外としては、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムを用いることができる。ガラス基板の一例としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスが挙げられる。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックが挙げられる。または、別の一例としては、アクリル樹脂等の合成樹脂が挙げられる。または、別の一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルが挙げられる。または、別の一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類が挙げられる。なお、表示装置ＤＳＰ１の作製工程において熱処理が含まれている場合、基板ＢＳには、熱に対して耐性の高い材料を用いることが好ましい。
　特に、基板ＢＳを、シリコンを材料とする半導体基板とした場合、表示領域ＤＩＳ、及び駆動回路領域ＤＲＶに含まれるトランジスタをＳｉトランジスタとして、基板ＢＳ上に形成することができる。
　また、例えば、表示領域ＤＩＳ及び駆動回路領域ＤＲＶに含まれるトランジスタをＯＳトランジスタとした場合、ＯＳトランジスタが形成される基板は、特に限定されず、上述したとおり、基板ＢＳに適用可能な基板を用いることができる場合がある。
　なお、駆動回路領域ＤＲＶに含まれている、駆動回路ＧＤＲ１、駆動回路ＧＤＲ２及び駆動回路ＳＤＲから選ばれた一以上は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）として、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）技術を用いて基板ＢＳ上に実装してもよい。
　駆動回路ＧＤＲ１及び駆動回路ＧＤＲ２のそれぞれは、例えば、表示領域ＤＩＳに画像を表示させるための駆動回路として機能する。具体的には、例えば、駆動回路ＧＤＲ１及び駆動回路ＧＤＲ２のそれぞれは、表示領域ＤＩＳに対するゲートドライバ回路として機能する。また、例えば、駆動回路ＳＤＲは、表示領域ＤＩＳに対するソースドライバ回路として機能する。
　このため、駆動回路ＧＤＲ１及び駆動回路ＧＤＲ２のそれぞれには、例えば、上記実施の形態で説明した図１の駆動回路ＧＤを適用することができる。また、駆動回路ＳＤＲには、例えば、上記実施の形態で説明した図１の駆動回路ＳＤを適用することができる。
　端子領域ＴＭＲには、表示装置ＤＳＰ１の外部から、表示装置ＤＳＰ１の内部に画像信号、及び電源電圧を供給するための端子が含まれている。また、端子領域ＴＭＲには、ＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）が電気的に接続されていてもよい。また、当該ＦＰＣ上には、ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）技術を用いて、ＩＣとしてチップを実装してもよい。当該ＩＣは、例えば、表示領域ＤＩＳに画像を表示させるための駆動回路が含まれていてもよい。
　表示領域ＤＩＳは、一例として、複数の画素を有する。また、複数の画素は、表示領域ＤＩＳにおいて、マトリクス状に配置されていてもよい。
　また、複数の画素のそれぞれは、一又は複数の色を表現することができる。特に、複数の色としては、例えば、赤、緑、及び青の三色とすることができる。又は、複数の色としては、例えば、赤、緑、及び青に、更に、シアン、マゼンタ、黄、及び白から選ばれた二以上の色としてもよい。なお、異なる色を表現する画素のそれぞれを副画素と呼び、複数の異なる色の副画素によって白色を表現する場合、その複数の副画素をまとめて画素と呼ぶ場合がある。本明細書等では、便宜上、副画素を画素と呼称して、説明する。
　なお、本発明の一態様の表示装置は、図７５Ａに図示した表示装置ＤＳＰ１の構成に限定されない。例えば、本発明の一態様の表示装置は、図７５Ｂに示す表示装置ＤＳＰ２の構成としてもよい。
　図７５Ｂに示す表示装置ＤＳＰ２は、一例として、表示領域ＤＩＳと、回路領域ＳＩＣと、端子領域ＴＭＲと、を有する。また、表示装置ＤＳＰ２は、表示装置ＤＳＰ１と同様に基板ＢＳを有している。なお、表示装置ＤＳＰ２は、基板ＢＳ上に回路領域ＳＩＣ及び端子領域ＴＭＲが設けられ、かつ回路領域ＳＩＣ上に表示領域ＤＩＳが設けられている点で、表示領域ＤＳＰ１と異なっている。
　回路領域ＳＩＣは、一例として、上述した駆動回路領域ＤＲＶを有する。また、回路領域ＳＩＣには、駆動回路領域ＤＲＶ以外の、様々な機能回路が含まれていてもよい。また、本実施の形態では、当該機能回路は、機能回路領域ＭＦＮＣに含まれているものとする。
　例えば、機能回路領域ＭＦＮＣには、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）が含まれていてもよい。また、表示装置ＤＳＰ２にタッチパネルが含まれている場合には、機能回路領域ＭＦＮＣには、当該タッチパネルに含まれるタッチセンサを制御するセンサコントローラが含まれていてもよい。なお、センサコントローラは、図１の表示装置における駆動回路ＴＳＤに相当する。
　また、表示装置ＤＳＰ２の表示素子として有機ＥＬ材料が用いられた発光デバイスが適用されている場合、機能回路領域ＭＦＮＣには、ＥＬ補正回路が含まれていてもよい。なお、ＥＬ補正回路は、例えば、有機ＥＬ材料が含まれている発光デバイスに入力される電流量を適切に調整する機能を有する。有機ＥＬ材料が含まれている発光デバイスの発光時における輝度は電流に比例するため、当該発光デバイスに電気的に接続されている駆動トランジスタの特性が良くない場合には、当該発光デバイスにて発光する光の輝度は所望の輝度よりも低くなることがある。ＥＬ補正回路は、例えば、当該発光デバイスに流れる電流量をモニタリングして、当該電流量が所望の電流量よりも小さいときに、当該発光デバイスに流れる電流量を大きくして、当該発光デバイスにて発光する輝度を高くすることができる。また、逆に、当該電流量が所望の電流量よりも大きいときに、当該発光デバイスに流れる電流量を小さく調整してもよい。
　また、表示装置ＤＳＰ２の表示素子として液晶素子が適用されている場合、機能回路領域ＭＦＮＣには、ガンマ補正回路が含まれていてもよい。
　図７６は、図７５Ｂに示した表示装置ＤＳＰ２の構成例を示したブロック図である。図７６に示す表示装置ＤＳＰ２は、一例として、表示領域ＤＩＳと、回路領域ＳＩＣと、を有する。また、図７６には、センサＰＤＡを図示しているが、センサＰＤＡは、表示装置ＤＳＰ２の内部に配置されていてもよいし、外部に配置されていてもよい。
　また、図７５Ａの表示装置ＤＳＰ１は、端子領域ＴＭＲを介して、表示装置ＤＳＰ１の外部に位置する機能回路領域ＭＦＮＣに電気的に接続されていてもよい。このときの表示装置ＤＳＰ１の構成は、図７６に示す表示装置ＤＳＰ２と同様の構成とみなすことができる。
　図７６において、太い実線は、複数の配線又はバス配線として記載している。
　また、図７６において、表示領域ＤＩＳには、一例として複数の画素回路ＰＸがマトリクス状に配置されている。画素回路ＰＸとしては、例えば、液晶表示デバイス、有機ＥＬ材料を含む発光デバイス、無機ＥＬ材料を含む発光デバイス、マイクロＬＥＤなどの発光ダイオードを含む発光デバイスから選ばれた一以上が適用された画素回路とすることができる。なお、本実施の形態では、表示領域ＤＩＳの画素回路ＰＸには、有機ＥＬ材料が含まれる発光デバイスが適用されたものとして説明する。
　また、図７６において、回路領域ＳＩＣは、上述したとおり、駆動回路領域ＤＲＶと、機能回路領域ＭＦＮＣと、を有する。
　駆動回路領域ＤＲＶは、一例として、表示領域ＤＩＳを駆動させるための周辺回路として機能する。具体的には、駆動回路領域ＤＲＶは、例えば、駆動回路ＳＤＲ、デジタルアナログ変換回路ＤＡＤ、駆動回路ＧＤＲ、及びレベルシフタ回路ＬＶを有する。なお、駆動回路ＳＤＲは、例えば、図１における駆動回路ＳＤに相当し、また、駆動回路ＧＤＲは、例えば、図１における駆動回路ＧＤに相当する。また、レベルシフタ回路ＬＶは、図４に図示した増幅回路ＬＶＳに相当する。
　また、機能回路領域ＭＦＮＣは、例えば、表示領域ＤＩＳに表示させるための画像データが保存されている記憶装置、エンコードされている画像データを復元するためのデコーダ、画像データを処理するためのＧＰＵ、電源回路、補正回路、又はＣＰＵといった回路を設けることができる。図７６において、機能回路領域ＭＦＮＣは、一例として、記憶装置ＭＥＭ、ＧＰＵ２２、ＥＬ補正回路ＥＣＲ、タイミングコントローラＴＭＣ、ＣＰＵ（ＮｏｆｆＣＰＵ（登録商標））２１、センサコントローラＳＣＣ、及び電源回路ＥＰＳを有する。
　また、図７６の表示装置ＤＳＰ２は、駆動回路領域ＤＲＶに含まれる回路、及び機能回路領域ＭＦＮＣに含まれる回路のそれぞれには、一例として、バス配線ＢＳＬが電気的に接続されている構成となっている。
　駆動回路ＳＤＲは、一例として、表示領域ＤＩＳに含まれる画素回路ＰＸに対して、画像データを送信する機能を有する。そのため、駆動回路ＳＤＲは、配線ＳＬを介して、画素回路ＰＸに電気的に接続されている。
　デジタルアナログ変換回路ＤＡＤは、一例として、後述するＧＰＵ、又は補正回路によってデジタル処理された画像データをアナログデータに変換する機能を有する。アナログデータに変換された画像データは、駆動回路ＳＤＲを介して、表示領域ＤＩＳに送信される。なお、デジタルアナログ変換回路ＤＡＤは、駆動回路ＳＤＲに含まれていてもよいし、駆動回路ＳＤＲ、デジタルアナログ変換回路ＤＡＤ、表示領域ＤＩＳの順に画像データが送信される構成としてもよい。なお、デジタルアナログ変換回路ＤＡＤは、図３又は図４に図示した変換回路ＣＶＴに相当する。
　駆動回路ＧＤＲは、一例として、表示領域ＤＩＳにおいて、画像データの送信先となる画素回路ＰＸを選択する機能を有する。そのため、駆動回路ＧＤＲは、配線ＧＬを介して、画素回路ＰＸに電気的に接続されている。
　増幅回路ＬＶＳは、一例として、駆動回路ＳＤＲ、デジタルアナログ変換回路ＤＡＤ、駆動回路ＧＤＲなどに対して入力される信号を適切なレベルに変換する機能を有する。
　記憶装置ＭＥＭは、一例として、表示領域ＤＩＳに表示させる画像データを保存する機能を有する。なお、記憶装置ＭＥＭは、画像データをデジタルデータ又はアナログデータとして保存する構成とすることができる。
　また、記憶装置ＭＥＭに画像データを保存する場合、記憶装置ＭＥＭとしては不揮発性メモリとすることが好ましい。この場合、記憶装置ＭＥＭとしては、例えば、ＮＡＮＤ型メモリなどを適用することができる。
　また、記憶装置ＭＥＭにＧＰＵ２２、ＥＬ補正回路ＥＣＲ、ＣＰＵ２１などで生じる一時データを保存する場合、記憶装置ＭＥＭとしては揮発性メモリとすることが好ましい。この場合、記憶装置ＭＥＭとしては、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などを適用することができる。
　ＧＰＵ２２は、一例として、記憶装置ＭＥＭから読み出された画像データを、表示領域ＤＩＳに描画するための処理を行う機能を有する。特に、ＧＰＵ２２は、並列にパイプライン処理を行う構成となっているため、表示領域ＤＩＳに表示させる画像データを高速に処理することができる。また、ＧＰＵ２２は、エンコードされた画像を復元するためのデコーダとしての機能も有することができる。
　また、機能回路領域ＭＦＮＣには、表示領域ＤＩＳの表示品位を高めることができる回路が複数含まれていてもよい。当該回路としては、例えば、表示領域ＤＩＳに表示された画像の色ムラを検知して、当該色ムラを補正して最適な画像にする補正回路（調色、又は調光を補正する回路）を設けてもよい。また、表示領域ＤＩＳの画素に有機ＥＬが用いられた発光デバイスが適用されている場合、機能回路領域ＭＦＮＣには、ＥＬ補正回路を設けてもよい。なお、本実施の形態では、表示領域ＤＩＳの画素回路ＰＸには、有機ＥＬ材料が含まれる発光デバイスが適用されたものとして説明しているため、機能回路領域ＭＦＮＣには、一例として、ＥＬ補正回路ＥＣＲを含めている。
　また、上記で説明した画像補正には、人工知能を用いてもよい。例えば、画素に備えられている表示デバイスに流れる電流（又は表示デバイスに印加される電圧）をモニタリングして取得し、表示領域ＤＩＳに表示された画像をイメージセンサなどで取得し、電流（又は電圧）と画像を人工知能の演算（例えば、人工ニューラルネットワークなど）の入力データとして扱い、その出力結果で当該画像の補正の有無を判断させてもよい。
　また、人工知能の演算は、画像補正だけでなく、画像データのアップコンバート処理にも応用することができる。これにより、画面解像度の小さい画像データを表示領域ＤＩＳの画像解像度に合わせて、アップコンバートを行うことで、表示品位の高い画像を表示領域ＤＩＳに表示させることができる。また、人工知能の演算は、画像データのダウンコンバート処理にも応用することができる。
　なお、上述した人工知能の演算には、機能回路領域ＭＦＮＣに含まれるＧＰＵ２２を用いて行うことができる。つまり、ＧＰＵ２２を用いて、各種補正の演算（色ムラの補正、アップコンバート処理など）を行うことができる。また、ＧＰＵ２２には、色ムラを補正する回路２２ａ、及びアップコンバート処理を行う回路２２ｂが含まれていてもよい。
　なお、本明細書等において、人工知能の演算を行うＧＰＵをＡＩアクセラレータと呼称する。つまり、本明細書等では、機能回路領域ＭＦＮＣに備えられているＧＰＵをＡＩアクセラレータと置き換えて説明する場合がある。
　タイミングコントローラＴＭＣは、一例として、表示領域ＤＩＳに画像を表示させるフレームレートを可変する機能を有する。例えば、表示領域ＤＩＳに静止画を表示させる場合、表示装置ＤＳＰ２は、タイミングコントローラＴＭＣによってフレームレートを下げて駆動させることができ、また、例えば、表示領域ＤＩＳに動画を表示させる場合、表示装置ＤＳＰ２は、タイミングコントローラＴＭＣによってフレームレートを上げて駆動させることができる。つまり、表示装置ＤＳＰ２にタイミングコントローラＴＭＣを設けることによって、静止画、又は動画に応じてフレームレートを変化させることができる。特に、表示領域ＤＩＳに静止画を表示させる場合には、フレームレートを下げて動作させることができるため、表示装置ＤＳＰ２の消費電力の低減を図ることができる。
　ＣＰＵ２１は、一例として、オペレーティングシステムの実行、データの制御、各種演算、及びプログラムの実行といった、汎用の処理を行う機能を有する。表示装置ＤＳＰ２では、ＣＰＵ２１は、例えば、記憶装置ＭＥＭにおける画像データの書き込み動作若しくは読み出し動作、画像データの補正動作、又は後述するセンサへの動作といった命令を行う役割を有する。また、例えば、ＣＰＵ２１は、記憶装置、ＧＰＵ、補正回路、タイミングコントローラ、及び高周波回路といった、機能回路領域ＭＦＮＣに含まれる回路から選ばれた一以上に制御信号を送信する機能を有してもよい。
　また、ＣＰＵ２１は、一時的にデータをバックアップする回路（以下、バックアップ回路と呼称する）を有してもよい。バックアップ回路は、例えば、電源電圧の供給が停止したとしても、当該データを保持することができることが好ましい。例えば、表示領域ＤＩＳで静止画を表示した場合、現在の静止画と異なる画像を表示するまでは、ＣＰＵ２１は機能を停止することができる。そのため、ＣＰＵ２１で処理中のデータをバックアップ回路に一時的に退避させて、その後ＣＰＵ２１への電源電圧の供給を停止して、ＣＰＵ２１を停止させることによって、ＣＰＵ２１における動的な消費電力を低くすることができる。また、本明細書等では、バックアップ回路を有するＣＰＵをＮｏｆｆＣＰＵと呼称する。
　センサコントローラＳＣＣは、一例として、センサＰＤＡを制御する機能を有する。また、図７６では、センサＰＤＡとセンサコントローラＳＣＣとを電気的に接続するための配線として、配線ＳＮＣＬを図示している。
　センサＰＤＡとしては、例えば、表示領域ＤＩＳの上方、下方、又は表示領域ＤＩＳの内部に備えることができるタッチセンサとすることができる。
　又は、センサＰＤＡとしては、例えば、照度センサとすることができる。特に、表示領域ＤＩＳを照らす外光の強さを照度センサによって取得することで、外光に合わせて、表示領域ＤＩＳに表示する画像の明るさ（輝度）を変化させることができる。例えば、外光が明るい場合、表示領域ＤＩＳに表示する画像の輝度を高くして、当該画像の視認性を高めることができる。逆に、外光が暗い場合、表示領域ＤＩＳに表示する画像の輝度を低くして、消費電力を低くすることができる。
　又は、センサＰＤＡとしては、例えば、イメージセンサとすることができる。例えば、当該イメージセンサによって、画像などを取得することで、表示領域ＤＩＳに当該画像を表示することができる。
　電源回路ＥＰＳは、一例として、駆動回路領域ＤＲＶに含まれている回路、機能回路領域ＭＦＮＣに含まれている回路、表示領域ＤＩＳに含まれている画素などに対して供給する電圧を生成する機能を有する。なお、電源回路ＥＰＳは、電圧を供給する回路を選択する機能を有してもよい。例えば、電源回路ＥＰＳは、表示領域ＤＩＳに静止画を表示させている期間では、駆動回路領域ＤＲＶに含まれている各回路（例えば、駆動回路ＳＤＲ、デジタルアナログ変換回路ＤＡＤなど）、及び機能回路領域ＭＦＮＣに含まれている各回路（例えば、ＣＰＵ２１、ＧＰＵ２２など）に対しての電圧供給を停止することによって、表示装置ＤＳＰ全体の消費電力を低減することができる。
＜表示装置の断面構成例１＞
　次に、図７５Ａに示す表示装置ＤＳＰ１の断面視における構成例について説明する。
　図７７に示す表示装置ＤＳＰ１Ａは、図７５Ａに示す表示装置ＤＳＰ１の断面視における構成例である。表示装置ＤＳＰ１Ａは、基板３１０上に画素回路、駆動回路などが設けられた構成となっている。図７７の表示装置ＤＳＰ１Ａでは、図７５Ａに示している駆動回路領域ＤＲＶと表示領域ＤＩＳを図示している。
　図７７における基板３１０は、図７５Ａに示す基板ＢＳに相当する。また、表示装置ＤＳＰ１Ａの対角サイズは、例えば、基板３１０の種類と大きさによって定めることができる。例えば、テレビジョン装置向けに、又はデジタルサイネージ用途の電子機器向けに、３０インチ以上、５０インチ以上、７０インチ以上又は１００インチ以上の対角サイズの表示装置を作製する場合、基板３１０としては、ガラス基板を用いればよい。また、例えば、ＸＲ向け機器向けに、又はウェアラブル型情報端末向けに、１０インチ以下、５インチ以下、１．５インチ以下、１インチ以下又は０．５インチ以下の対角サイズの表示装置を作製する場合、基板３１０としては、半導体基板を用いればよい。
　また、表示装置ＤＳＰ１Ａの画面比率（アスペクト比）については、特に限定はない。例えば、表示装置ＤＳＰ１Ａは、１：１（正方形）、４：３、１６：９、１６：１０、２１：９又は３２：９といった様々な画面比率に対応することができる。
　図７７の表示装置ＤＳＰ１Ａにおいて、基板３１０上には、トランジスタＭＴＨＮ、及びトランジスタＭＴＣＫが形成されている。また、トランジスタＭＴＨＮ及びトランジスタＭＴＣＫの上方には、発光デバイス１３０（図７７では、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂ）が設けられている。
　トランジスタＭＴＣＫは、表示領域ＤＩＳに含まれており、例えば、画素回路ＰＸが有するトランジスタとして機能する。また、トランジスタＭＴＨＮは、駆動回路領域ＤＲＶに含まれているトランジスタとして機能する。例えば、トランジスタＭＴＣＫは、実施の形態１で説明したトランジスタＭＴＣＫとすることができ、トランジスタＭＴＨＮは、実施の形態１で説明したトランジスタＭＴＨＮとすることができる。また、発光デバイス１３０は、画素回路ＰＸに含まれる発光デバイスとすることができる。
　トランジスタＭＴＣＫ及びトランジスタＭＴＨＮは、基板３１０上に設けられている。なお、トランジスタＭＴＣＫ及びトランジスタＭＴＨＮの周辺の絶縁体、導電体及び半導体については、実施の形態１及び実施の形態３を参照する。
　トランジスタＭＴＨＮ及びトランジスタＭＴＣＫの上方には、実施の形態１及び実施の形態３の説明のとおり、絶縁体ＩＳ３が形成されている。また、絶縁体ＩＳ３上には、絶縁体５７４及び絶縁体５８１がこの順に積層して設けられている。
　絶縁体５７４は、水及び水素（例えば、水素原子及び水素分子の一方又は双方）といった不純物の拡散を抑制する機能を有することが好ましい。つまり、絶縁体５７４は、当該不純物がトランジスタＭＴＨＮ及びトランジスタＭＴＣＫに混入することを抑制するバリア絶縁膜として機能することが好ましい。また、絶縁体５７４は、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５７４は、絶縁体ＩＳ２及び絶縁体ＩＳ３より酸素透過性が低いことが好ましい。
　そのため、絶縁体５７４は、水及び水素といった不純物の拡散を抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５７４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ及びＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子の一方又は双方）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム及びタンタルから選ばれた一以上を含む絶縁体を、単層で、または積層で用いればよい。具体的には、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、及び酸化タンタルといった金属酸化物が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコン及び窒化シリコンといった金属窒化物が挙げられる。
　特に、絶縁体５７４には、酸化アルミニウム、又は窒化シリコンを用いることが好ましい。これにより、水及び水素といった不純物が絶縁体５７４の上方からトランジスタＭＴＨＮ側及びトランジスタＭＴＣＫに拡散することを抑制できる。または、絶縁体ＩＳ３等に含まれる酸素が、絶縁体５７４の上方に、拡散することを抑制できる。
　絶縁体５８１は、層間膜として機能する膜であって、絶縁体５７４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８１の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体５８１の比誘電率は、絶縁体５７４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。絶縁体５８１を誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体５８１は、膜中の水及び水素といった不純物の濃度が低減されていることが好ましい。この場合、絶縁体５８１には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、又は窒化シリコンを用いることができる。また、絶縁体５８１には、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素と窒素を添加した酸化シリコン、又は空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、及び空孔を有する酸化シリコンといった材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。また、絶縁体５８１には、樹脂を用いることができる。また、絶縁体５８１に適用できる材料は、上述した材料を適宜組み合わせたものとしてもよい。
　絶縁体５７４上及び絶縁体５８１上には、絶縁体５９２、及び絶縁体５９４がこの順に積層して設けられている。
　また、絶縁体５９２には、基板３１０、トランジスタＭＴＣＫ、トランジスタＭＴＨＮから、絶縁体５９２より上方の領域（例えば、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂなどが設けられている領域）に、水、及び水素といった不純物が拡散しないようなバリア性を有する絶縁膜（バリア性絶縁膜と呼称する）を用いることが好ましい。したがって、絶縁体５９２は、水素原子、水素分子及び水分子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。また、状況によっては、絶縁体５９２は、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ及びＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有することが好ましい。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳにおいて、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　絶縁体５９４は、絶縁体５８１と同様に、誘電率が低い層間膜とすることが好ましい。このため、絶縁体５９４には、絶縁体５８１に適用できる材料を用いることができる。
　なお、絶縁体５９４は、絶縁体５９２よりも誘電率が低いことが好ましい。例えば、絶縁体５９４の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体５９４の比誘電率は、絶縁体５９２の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。絶縁体５９４を誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体ＧＩ１及び絶縁体ＩＳ３には、プラグ又は配線として機能する導電体ＭＰＧが埋め込まれ、絶縁体５９２及び絶縁体５９４には、プラグ又は配線として機能する導電体５９６が埋め込まれている。特に、導電体ＭＰＧ及び導電体５９６は、絶縁体５９４より上方に設けられている発光デバイスなどと電気的に接続されている。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（例えば、導電体ＭＰＧ及び導電体５９６）の材料としては、金属材料、合金材料、金属窒化物材料、及び金属酸化物材料から選ばれた一以上の導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、又はモリブデンといった高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、又は銅といった低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体５９４上及び導電体５９６上には、絶縁体５９８及び絶縁体５９９が順に形成されている。
　絶縁体５９８は、一例として、絶縁体５９２と同様に、水素、酸素及び水から選ばれた一以上に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体５９９としては、絶縁体５９４と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、絶縁体５９９は、層間絶縁膜及び平坦化膜としての機能を有する。
　絶縁体５９９上には、発光デバイス１３０及び接続部１４０が形成されている。
　接続部１４０は、カソードコンタクト部と呼ばれる場合があり、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂのそれぞれのカソード電極に電気的に接続されている。図７７では、接続部１４０は、後述する導電体１１２ａ乃至導電体１１２ｃから選ばれた一以上の導電体と、後述する導電体１２６ａ乃至導電体１２６ｃの少なくとも一の導電体と、後述する導電体１２９ａ乃至導電体１２９ｃから選ばれた一以上の導電体と、後述する共通層１１４と、後述する共通電極１１５と、を有する。
　なお、接続部１４０は、平面視において表示部の四辺を囲むように設けられてもよく、又は、表示部内（例えば、隣り合う発光デバイス１３０同士の間）に設けられてもよい（図示しない）。
　発光デバイス１３０Ｒは、導電体１１２ａと、導電体１１２ａ上の導電体１２６ａと、導電体１２６ａ上の導電体１２９ａと、を有する。導電体１１２ａ、導電体１２６ａ及び導電体１２９ａの全てを画素電極と呼ぶこともでき、一部を画素電極と呼ぶこともできる。また、発光デバイス１３０Ｇは、導電体１１２ｂと、導電体１１２ｂ上の導電体１２６ｂと、導電体１２６ｂ上の導電体１２９ｂと、を有する。発光デバイス１３０Ｒと同様に、導電体１１２ｂ、導電体１２６ｂ及び導電体１２９ｂの全てを画素電極と呼ぶこともでき、一部を画素電極と呼ぶこともできる。また、発光デバイス１３０Ｂは、導電体１１２ｃと、導電体１１２ｃ上の導電体１２６ｃと、導電体１２６ｃ上の導電体１２９ｃと、を有する。発光デバイス１３０Ｒ、及び発光デバイス１３０Ｇと同様に、導電体１１２ｃ、導電体１２６ｃ、及び導電体１２９ｃの全てを画素電極と呼ぶこともでき、一部を画素電極と呼ぶこともできる。
　導電体１１２ａ乃至導電体１１２ｃ、及び導電体１２６ａ乃至導電体１２６ｃには、例えば、反射電極として機能する導電層を用いることができる。反射電極として機能する導電層には、可視光に対して反射率の高い導電体として、例えば、銀、アルミニウム、銀（Ａｇ）とパラジウム（Ｐｄ）と銅（Ｃｕ）の合金膜（Ａｇ−Ｐｄ−Ｃｕ（ＡＰＣ）膜）を適用することができる。また、導電体１１２ａ乃至導電体１１２ｃ、及び導電体１２６ａ乃至導電体１２６ｃには、一対のチタンで挟まれたアルミニウムの積層膜（Ｔｉ、Ａｌ、Ｔｉの順の積層膜）、又は一対のインジウム錫酸化物で挟まれた銀の積層膜（ＩＴＯ、Ａｇ、ＩＴＯの順の積層膜）を用いることができる。
　また、例えば、導電体１１２ａ乃至導電体１１２ｃに反射電極として機能する導電層を用いて、導電体１２６ａ乃至導電体１２６ｃに、透光性が高い導電体を用いてもよい。透光性が高い導電体としては、例えば、銀とマグネシウムの合金、及びインジウム錫酸化物（ＩＴＯと呼ばれる場合がある）、が挙げられる。
　導電体１２９ａ乃至導電体１２９ｃには、例えば、透明電極として機能する導電層を用いることができる。透明電極として機能する導電層としては、例えば、上述した透光性が高い導電体とすることができる。
　また、後に詳述する発光デバイス１３０に、マイクロキャビティ構造（微小共振器構造）を設けてもよい。マイクロキャビティ構造とは、発光層の下面と下部電極の上面との距離を、当該発光層が発光する光の色の波長に応じた厚さにする構造を指す。この場合、上部電極（共通電極）である導電体１２９ａ乃至導電体１２９ｃに透光性及び光反射性を有する導電材料を用い、下部電極（画素電極）である導電体１１２ａ乃至導電体１１２ｃ、及び導電体１２６ａ乃至導電体１２６ｃとして光反射性を有する導電材料を用いること好ましい。
　マイクロキャビティ構造とは、下部電極と発光層の光学的距離を（２ｎ−１）λ／４（ただし、ｎは１以上の自然数、λは増幅したい発光の波長）に調節した構造を指す。これにより、下部電極によって反射されて戻ってきた光（反射光）は、発光層から上部電極に直接入射する光（入射光）と大きな干渉を起こす。そのため、波長λのそれぞれの反射光と入射光との位相を合わせ発光層からの発光をより増幅させることができる。一方で、反射光と入射光とが波長λ以外である場合、位相が合わなくなるため、共振せずに減衰する。
　導電体１１２ａは、絶縁体５９９に設けられた開口を介して、絶縁体５９４に埋め込まれている導電体５９６と接続されている。また、導電体１１２ａの端部よりも外側に導電体１２６ａの端部が位置している。導電体１２６ａの端部と導電体１２９ａの端部は、揃っている、または概略揃っている。
　発光デバイス１３０Ｇにおける導電体１１２ｂと、発光デバイス１３０Ｂにおける導電体１１２ｂと、については、発光デバイス１３０Ｒにおける導電体１１２ａと同様であるため詳細な説明は省略する。また、発光デバイス１３０Ｇにおける導電体１２６ｂと、発光デバイス１３０Ｂにおける導電体１２６ｂと、については、発光デバイス１３０Ｒにおける導電体１２６ａと同様であるため詳細な説明は省略する。また、発光デバイス１３０Ｇにおける導電体１２９ｂと、発光デバイス１３０Ｂにおける導電体１２９ｃと、については、発光デバイス１３０Ｒにおける導電体１２９ａと同様であるため詳細な説明は省略する。
　導電体１１２ａ、導電体１１２ｂ及び導電体１１２ｃには、絶縁体５９９に設けられた開口を覆うように凹部が形成される。また、当該凹部には、層１２８が埋め込まれている。
　層１２８は、導電体１１２ａ乃至導電体１１２ｃの凹部を平坦化する機能を有する。導電体１１２ａ上乃至導電体１１２ｃ上、及び層１２８上には、導電体１１２ａ乃至導電体１１２ｃと電気的に接続される導電体１２６ａ乃至導電体１２６ｃが設けられている。したがって、導電体１１２ａ乃至導電体１１２ｃの凹部と重なる領域も発光領域として使用でき、画素の開口率を高めることができる。
　層１２８は、絶縁層であってもよく、導電層であってもよい。層１２８には、各種無機絶縁材料、有機絶縁材料、及び導電材料を適宜用いることができる。特に、層１２８は、絶縁材料を用いて形成されることが好ましい。
　層１２８には、有機材料を有する絶縁層を好適に用いることができる。例えば、層１２８には、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、又はこれら樹脂の前駆体を適用することができる。また、層１２８として、感光性の樹脂を用いることができる。感光性の樹脂としては、ポジ型の材料、またはネガ型の材料が挙げられる。
　感光性の樹脂を用いることにより、露光及び現像の工程のみで層１２８を作製することができ、ドライエッチング、あるいはウェットエッチングによる導電体１１２ａ、導電体１１２ｂ、導電体１１２ｃの表面への影響を低減することができる。また、ネガ型の感光性樹脂を用いて層１２８を形成することにより、絶縁体５９９の開口の形成に用いるフォトマスク（露光マスク）と同一のフォトマスクを用いて、層１２８を形成できる場合がある。
　なお、図７７では、層１２８の上面が平坦部を有する例を示すが、層１２８の形状は、特に限定されない。図７８Ａに示すとおり、層１２８の上面は、断面視において、中央及びその近傍において凹曲面を有する形状としてもよい。又は、図７８Ｂに示すとおり、層１２８は、断面視において、中央及びその近傍において凸曲面を有する形状としてもよい。また、図７８Ｃに示すとおり、層１２８は、中央及びその近傍において凹曲面及び凸曲面を有する形状としてもよい。
　発光デバイス１３０Ｒは、第１の層１１３ａと、第１の層１１３ａ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。また、発光デバイス１３０Ｇは、第２の層１１３ｂと、第２の層１１３ｂ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。また、発光デバイス１３０Ｂは、第３の層１１３ｃと、第３の層１１３ｃ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。
　なお、第１の層１１３ａは、導電体１２６ａの上面及び側面と導電体１２９ａの上面及び側面を覆うように形成されている。同様に、第２の層１１３ｂは、導電体１２６ｂの上面及び側面と導電体１２９ｂの上面及び側面を覆うように形成されている。また、同様に、第３の層１１３ｃは、導電体１２６ｃの上面及び側面と導電体１２９ｃの上面及び側面を覆うように形成されている。したがって、導電体１２６ａ、導電体１２６ｂ及び導電体１２６ｃが設けられている領域全体を、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂの発光領域として用いることができるため、画素の開口率を高めることができる。
　発光デバイス１３０Ｒにおいて、第１の層１１３ａと共通層１１４をまとめてＥＬ層と呼ぶことができる。また、同様に、発光デバイス１３０Ｇにおいて、第２の層１１３ｂと共通層１１４をまとめてＥＬ層と呼ぶこともできる。また、同様に、発光デバイス１３０Ｂにおいて、第３の層１１３ｃと共通層１１４をまとめてＥＬ層と呼ぶことができる。
　本実施の形態の発光デバイスの構成に、特に限定はなく、シングル構造であってもタンデム構造であってもよい。
　第１の層１１３ａ、第２の層１１３ｂ及び第３の層１１３ｃは、フォトリソグラフィ法により島状に加工されている。そのため、第１の層１１３ａ、第２の層１１３ｂ及び第３の層１１３ｃは、それぞれその端部において、上面と側面との成す角が９０度に近い形状となる。一方、例えば、ＦＭＭ（Ｆｉｎｅ　Ｍｅｔａｌ　Ｍａｓｋ）を用いて形成された有機膜は、その厚さが端部に近いほど徐々に薄くなる傾向があり、例えば１μｍ以上１０μｍ以下の範囲にわたって、上面がスロープ状に形成されるため、上面と側面の区別が困難な形状となる。
　第１の層１１３ａ、第２の層１１３ｂ及び第３の層１１３ｃは、上面と側面の区別が明瞭となる。これにより、隣接する第１の層１１３ａと第２の層１１３ｂにおいて、第１の層１１３ａの側面の一と、第２の層１１３ｂの側面の一は、互いに対向して配置される。これは、第１の層１１３ａ、第２の層１１３ｂ及び第３の層１１３ｃのうちいずれの組み合わせにおいても同様である。
　第１の層１１３ａ、第２の層１１３ｂ及び第３の層１１３ｃは、少なくとも発光層を有する。例えば、第１の層１１３ａが、赤色の光を発する発光層を有し、第２の層１１３ｂが緑色の光を発する発光層を有し、第３の層１１３ｃが、青色の光を発する発光層を有する構成であると好ましい。また、それぞれの発光層は、上記以外の色としては、シアン、マゼンタ、黄又は白を適用することができる。
　第１の層１１３ａ、第２の層１１３ｂ及び第３の層１１３ｃは、発光層と、発光層上のキャリア輸送層（電子輸送層または正孔輸送層）と、を有することが好ましい。第１の層１１３ａ、第２の層１１３ｂ及び第３の層１１３ｃの表面は、表示装置の作製工程中に露出する場合があるため、キャリア輸送層を発光層上に設けることで、発光層が最表面に露出することを抑制し、発光層が受けるダメージを低減することができる。これにより、発光デバイスの信頼性を高めることができる。
　共通層１１４は、例えば、電子注入層又は正孔注入層を有する。または、共通層１１４は、電子輸送層と電子注入層とを積層して有していてもよく、正孔輸送層と正孔注入層とを積層して有していてもよい。共通層１１４は、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂで共有されている。
　また、共通電極１１５は、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂで共有されている。また、図７７に示すように、複数の発光デバイスが共通して有する共通電極１１５は、接続部１４０に含まれている導電体に電気的に接続される。
　絶縁体１２５は、水及び酸素の一方又は双方に対するバリア絶縁層としての機能を有することが好ましい。また、絶縁体１２５は、水及び酸素の一方又は双方の拡散を抑制する機能を有することが好ましい。また、絶縁体１２５は、水及び酸素の一方又は双方を捕獲、または固着する（ゲッタリングともいう）機能を有することが好ましい。絶縁体１２５が、バリア絶縁層としての機能、又はゲッタリング機能を有することで、外部から各発光デバイスに拡散しうる不純物（代表的には、水及び酸素の一方又は双方）の侵入を抑制することが可能な構成となる。当該構成とすることで、信頼性の高い発光デバイス、さらには、信頼性の高い表示パネルを提供することができる。
　また、絶縁体１２５は、不純物濃度が低いことが好ましい。これにより、絶縁体１２５からＥＬ層に不純物が混入し、ＥＬ層が劣化することを抑制することができる。また、絶縁体１２５において、不純物濃度を低くすることで、水及び酸素の一方又は双方に対するバリア性を高めることができる。例えば、絶縁体１２５は、水素濃度及び炭素濃度の一方、好ましくは双方が十分に低いことが望ましい。
　絶縁体１２７としては、有機材料を有する絶縁層を好適に用いることができる。有機材料としては、感光性の有機樹脂を用いることが好ましく、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いればよい。また、絶縁体１２７の材料の粘度は、１ｃＰ以上１５００ｃＰ以下とすればよく、１ｃＰ以上１２ｃＰ以下とすることが好ましい。絶縁体１２７の材料の粘度を上記の範囲にすることで、後述するテーパー形状を有する絶縁体１２７を、比較的容易に形成することができる。なお、本明細書などにおいて、アクリル樹脂とは、ポリメタクリル酸エステル、またはメタクリル樹脂だけを指すものではなく、広義のアクリル系ポリマー全体を指す場合がある。
　なお、本明細書等において、テーパー形状とは、構造の側面の少なくとも一部が、基板面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面とがなす角（テーパー角ともいう）が９０°未満である領域を有すると好ましい。
　なお、絶縁体１２７は、後述するように側面にテーパー形状を有していればよく、絶縁体１２７に用いることができる有機材料は上記に限られるものではない。例えば、絶縁体１２７には、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、イミド樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、又はこれら樹脂の前駆体を適用することができる場合がある。また、絶縁体１２７として、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール（ＰＶＢ）、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、またはアルコール可溶性のポリアミド樹脂といった有機材料を適用することができる場合がある。また、絶縁体１２７には、例えば、感光性の樹脂として、フォトレジストを用いることができる場合がある。なお、感光性の樹脂としては、ポジ型の材料又はネガ型の材料が挙げられる。
　絶縁体１２７には可視光を吸収する材料を用いてもよい。絶縁体１２７が発光デバイスからの発光を吸収することで、発光デバイスから絶縁体１２７を介して隣接する発光デバイスに光が漏れること（迷光）を抑制することができる。これにより、表示パネルの表示品位を高めることができる。また、表示パネルに偏光板を用いなくても、表示品位を高めることができるため、表示パネルの軽量化及び薄型化を図ることができる。
　可視光を吸収する材料としては、黒色などの顔料を含む材料、染料を含む材料、光吸収性を有する樹脂材料（例えば、ポリイミド）、及び、カラーフィルタに用いることのできる樹脂材料（カラーフィルタ材料）が挙げられる。特に、２色又は３色以上のカラーフィルタ材料を積層または混合した樹脂材料を用いると、可視光の遮蔽効果を高めることができるため好ましい。特に３色以上のカラーフィルタ材料を混合させることで、黒色または黒色近傍の樹脂層とすることが可能となる。
　絶縁体１２７は、例えば、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ法、スリットコート、ロールコート、カーテンコート又はナイフコートといった湿式の成膜方法を用いて形成することができる。特に、スピンコートにより、絶縁体１２７となる有機絶縁膜を形成することが好ましい。
　絶縁体１２７は、ＥＬ層の耐熱温度よりも低い温度で形成する。絶縁体１２７を形成する際の基板温度としては、代表的には、２００℃以下、好ましくは１８０℃以下、より好ましくは１６０℃以下、より好ましくは１５０℃以下、より好ましくは１４０℃以下である。
　以下では、発光デバイス１３０Ｒと発光デバイス１３０Ｇの間の絶縁体１２７の構造を例に挙げて、絶縁体１２７などの構造について説明を行う。なお、発光デバイス１３０Ｇと発光デバイス１３０Ｂの間の絶縁体１２７、及び発光デバイス１３０Ｂと発光デバイス１３０Ｒの間の絶縁体１２７などについても同様のことが言える。また、以下では、第２の層１１３ｂ上の絶縁体１２７の端部を例に挙げて説明する場合があるが、第１の層１１３ａ上の絶縁体１２７の端部、及び第３の層１１３ｃ上の絶縁体１２７の端部についても同様のことが言える。
　絶縁体１２７は、表示装置の断面視において、側面にテーパー角θ１のテーパー形状を有することが好ましい。テーパー角θ１は、絶縁体１２７の側面と基板面のなす角である。ただし、基板面に限らず、絶縁体１２５の平坦部の上面、又は第２の層１１３ｂの平坦部の上面と、絶縁体１２７の側面がなす角としてもよい。また、絶縁体１２７の側面をテーパー形状にすることにより、絶縁体１２５の側面、及びマスク層１１８ａの側面もテーパー形状となる場合がある。
　絶縁体１２７のテーパー角θ１は、９０°未満であり、６０°以下が好ましく、４５°以下がより好ましい。絶縁体１２７の側面端部をこのような順テーパー形状にすることで、絶縁体１２７の側面端部上に設けられる、共通層１１４及び共通電極１１５に、段切れ、または局所的な薄膜化などを生じさせることなく、被覆性良く成膜することができる。これにより、共通層１１４及び共通電極１１５の面内均一性を向上させることができるので、表示装置の表示品位を向上させることができる。
　また、表示装置の断面視において、絶縁体１２７の上面は凸曲面形状を有することが好ましい。絶縁体１２７の上面の凸曲面形状は、中心に向かってなだらかに膨らんだ形状であることが好ましい。また、絶縁体１２７上面の中心部の突曲面部が、側面端部のテーパー部に滑らかに接続される形状であることが好ましい。絶縁体１２７をこのような形状にすることで、絶縁体１２７上全体で、共通層１１４及び共通電極１１５を被覆性良く成膜することができる。
　また、絶縁体１２７は、二つのＥＬ層の間の領域（例えば、第１の層１１３ａと第２の層１１３ｂとの間の領域）に形成される。このとき、絶縁体１２７の一部が、一方のＥＬ層（例えば、第１の層１１３ａ）の側面端部と、もう一方のＥＬ層（例えば、第２の層１１３ｂ）の側面端部に挟まれる位置に配置されることになる。
　また、絶縁体１２７の一方の端部が画素電極として機能する導電体１２６ａと重なり、絶縁体１２７の他方の端部が画素電極として機能する導電体１２６ｂと重なることが好ましい。このような構造にすることで、絶縁体１２７の端部を第１の層１１３ａ（第２の層１１３ｂ）の概略平坦な領域の上に形成することができる。よって、絶縁体１２７のテーパー形状を、上記の通り加工することが比較的容易になる。
　以上のように、絶縁体１２７などを設けることにより、第１の層１１３ａの概略平坦な領域から第２の層１１３ｂの概略平坦な領域まで、共通層１１４及び共通電極１１５に段切れ箇所、及び局所的に膜厚が薄い箇所が形成されるのを防ぐことができる。よって、各発光デバイス間において、共通層１１４及び共通電極１１５に、段切れ箇所に起因する接続不良、及び局所的に膜厚が薄い箇所に起因する電気抵抗の上昇が発生するのを抑制することができる。
　本実施の形態の表示装置は、発光デバイス間の距離を狭くすることができる。具体的には、発光デバイス間の距離、ＥＬ層間の距離、または画素電極間の距離を、１０μｍ未満、８μｍ以下、５μｍ以下、３μｍ以下、２μｍ以下、１μｍ以下、５００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、９０ｎｍ以下、７０ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下又は１０ｎｍ以下とすることができる。別言すると、本実施の形態の表示装置は、隣接する２つの島状のＥＬ層の間隔が１μｍ以下の領域を有し、好ましくは０．５μｍ（５００ｎｍ）以下の領域を有し、さらに好ましくは１００ｎｍ以下の領域を有する。このように、各発光デバイス間の距離を狭めることで、高い精細度と、大きな開口率を有する表示装置を提供することができる。
　発光デバイス１３０上には、保護層１３１が設けられている。保護層１３１は、発光デバイス１３０を保護するパッシベーション膜として機能する膜である。発光デバイスを覆う保護層１３１を設けることで、発光デバイスに水及び酸素といった不純物が入り込むことを抑制し、発光デバイス１３０の信頼性を高めることができる。保護層１３１には、例えば、酸化アルミニウム、窒化シリコン、又は窒化酸化シリコンを用いることができる。
　保護層１３１と、基板１１０と、は接着層１０７を介して接着されている。発光デバイスの封止には、固体封止構造または中空封止構造などが適用できる。図７７では、基板３１０と基板１１０との間の空間が、接着層１０７で充填されており、固体封止構造が適用されている。または、当該空間を不活性ガス（窒素またはアルゴンなど）で充填し、中空封止構造を適用してもよい。このとき、接着層１０７は、発光デバイスと重ならないように設けられていてもよい。また、当該空間を、枠状に設けられた接着層１０７とは異なる樹脂で充填してもよい。
　接着層１０７には、紫外線硬化型の光硬化型接着剤、反応硬化型接着剤、又は熱硬化型接着剤、嫌気型接着剤といった各種硬化型接着剤を用いることができる。これら接着剤としては、例えば、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラール）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂が挙げられる。特に、エポキシ樹脂の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シートを用いてもよい。
　表示装置ＤＳＰ１Ａは、トップエミッション型である。発光デバイスが発する光は、基板１１０側に射出される。そのため、基板１１０には、可視光に対する透過性が高い材料を用いることが好ましい。例えば、基板１１０には、基板３１０及び基板ＢＳに適用できる基板のうち、可視光に対する透過性が高い基板を選択すればよい。画素電極は可視光を反射する材料を含み、対向電極（共通電極１１５）は可視光を透過する材料を含む。
　なお、本発明の一態様の表示装置は、トップエミッション型ではなく、発光デバイスが発する光が基板３１０側に射出されるボトムエミッション型としてもよい。なお、この場合、基板３１０には、可視光に対する透過性が高い基板を選択すればよい。
＜表示装置の断面構成例２＞
　次に、図７７の表示装置ＤＳＰ１Ａとは異なる、図７５Ａに示す表示装置ＤＳＰ１の断面視における構成例について説明する。図７９に示す表示装置ＤＳＰ１Ｂは、表示装置ＤＳＰ１Ａの変更例であって、基板３１０上に設けられているトランジスタの構成が表示装置ＤＳＰ１Ａと異なっている。
　また、図７９の表示装置ＤＳＰ１Ｂにおいて、基板３１０には、基板ＢＳに適用できる基板を用いることが好ましい。
　図７９の表示装置ＤＳＰ１Ｂにおいて、基板３１０上には、トランジスタＭＴＨＮ、及びトランジスタＭＴＣＫ２が形成されている。また、表示装置ＤＳＰ１ＢにおけるトランジスタＭＴＨＮは、表示装置ＤＳＰ１ＡのトランジスタＭＴＨＮに相当し、表示装置ＤＳＰ１ＢにおけるトランジスタＭＴＣＫ２は、表示装置ＤＳＰ１ＡのトランジスタＭＴＣＫ２に相当する。また、例えば、トランジスタＭＴＣＫ２は、実施の形態１で説明したトランジスタＭＴＣＫ２とすることができる。
　また、トランジスタＭＴＨＮ及びトランジスタＭＴＣＫ２の上方に位置する、発光デバイス１３０（図７９では、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂ）については、図７７の発光デバイス１３０の説明を参照することができる。
　トランジスタＭＴＨＮ上及びトランジスタＭＴＣＫ２上には、絶縁体５７４が形成されており、また、絶縁体５７４上には、絶縁体５８１が形成されている。また、絶縁体ＩＳ３、絶縁体５７４、及び絶縁体５８１には開口が設けられており、導電体ＭＰＧが埋め込まれている。なお、絶縁体５７４及び絶縁体５８１については、後述する。また、導電体ＭＰＧについては、図７７の導電体ＭＰＧの説明を参照することができる。
　絶縁体５８１上及び導電体ＭＰＧ上には、絶縁体５９２と、絶縁体５９４と、導電体５９６と、が形成されている。なお、絶縁体５９２、絶縁体５９４及び導電体５９６については、図７７の絶縁体５９２、絶縁体５９４及び導電体５９６の説明を参照することができる。
　また、絶縁体５９４上及び導電体５９６上に位置する発光デバイス１３０などの記載については、図７７の表示装置ＤＳＰ１Ａの説明を参照することができる。
＜表示装置の断面構成例３＞
　図８０に示す表示装置ＤＳＰ２Ａは、図７５Ｂに示す表示装置ＤＳＰ２の断面視における構成例である。表示装置ＤＳＰ２Ａは、基板３１０上に画素回路、駆動回路などが設けられた構成となっている。なお、図８０の表示装置ＤＳＰ２Ａでは、図７５Ｂに示している回路領域ＳＩＣと表示領域ＤＩＳに加えて、配線領域ＬＩＮについても図示している。
　回路領域ＳＩＣは、一例として、基板３１０を有し、基板３１０上には、トランジスタ３００ｄが形成されている。また、トランジスタ３００ｄの上方には、配線領域ＬＩＮが設けられており、配線領域ＬＩＮには、トランジスタ３００ｄ、トランジスタＭＴＣＫ、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂを電気的に接続する配線が設けられている。また、配線領域ＬＩＮの上方には、表示領域ＤＩＳが設けられており、表示領域ＤＩＳは、一例として、トランジスタＭＴＣＫと、発光デバイス１３０（図８０では、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂ）を有する。
　つまり、トランジスタ３００ｄは、回路領域ＳＩＣに含まれているトランジスタとすることができる。また、トランジスタＭＴＣＫは、画素回路ＰＸに含まれるトランジスタとすることができる。また、発光デバイス１３０は、画素回路ＰＸに含まれる発光デバイスとすることができる。
　また、トランジスタＭＴＣＫの上方に位置する、発光デバイス１３０（図８０では、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂ）については、図７７の発光デバイス１３０の説明を参照することができる。
　基板３１０には、例えば、基板ＢＳに適用できる基板を用いることができる。なお、本実施の形態では、基板３１０は、シリコンを材料として有する半導体基板として説明する。そのため、回路領域ＳＩＣに含まれるトランジスタは、Ｓｉトランジスタとすることができる。
　表示装置ＤＳＰ２Ａの画面比率（アスペクト比）については、表示装置ＤＳＰ１の画面比率の説明を参照することができる。また、表示装置ＤＳＰ２Ａの対角サイズについても、表示装置ＤＳＰ１の対角サイズの説明を参照することができる。
　トランジスタ３００ｄは、素子分離層３１２と、導電体３１６と、絶縁体３１５と、絶縁体３１７と、基板３１０の一部からなる半導体領域３１３と、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、を有する。このため、トランジスタ３００は、Ｓｉトランジスタとなっている。なお、図８０では、トランジスタ３００ｄのソース又はドレインの一方が、後述する導電体３２８を介して、後述する導電体３３０、導電体３５６及び導電体５１４に電気的に接続されている構成を示しているが、本発明の一態様の表示装置の電気的な接続構成は、これに限定されない。本発明の一態様の表示装置は、例えば、トランジスタ３００ｄのゲートが、導電体３２８を介して、導電体５１４に電気的に接続されている構成としてもよい。
　トランジスタ３００ｄは、例えば、半導体領域３１３の上面及びチャネル幅方向の側面が、ゲート絶縁体として機能する絶縁体３１５を介して導電体３１６に覆う構成にすることによって、Ｆｉｎ型にすることができる。トランジスタ３００をＦｉｎ型にすることにより、実効上のチャネル幅が増大することができ、トランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。また、トランジスタ３００は、Ｆｉｎ型でなくプレーナ型としてもよい。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。またはトランジスタ３００を複数設け、ｐチャネル型、及びｎチャネル型の双方を用いてもよい。
　半導体領域３１３のチャネルが形成される領域と、その近傍の領域と、ソース領域又はドレイン領域となる低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、には、シリコン系半導体を含むことが好ましく、具体的には、単結晶シリコンを含むことが好ましい。又は、上述した各領域は、例えば、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウム、ヒ化アルミニウムガリウム又は窒化ガリウムを用いて形成されてもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又は、トランジスタ３００ｄは、例えば、ヒ化ガリウムとヒ化アルミニウムガリウムを用いたＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　ゲート電極として機能する導電体３１６には、ヒ素又はリンといったｎ型の導電性を付与する元素、もしくはホウ又はアルミニウムといったｐ型の導電性を付与する元素を含むシリコンなどの半導体材料を用いることができる。又は、導電体３１６には、例えば、金属材料、合金材料又は金属酸化物材料といった導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、及び窒化タンタルの一方又は双方の材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン及びアルミニウムの一方又は双方の金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　素子分離層３１２は、基板３１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法又はメサ分離法を用いて形成することができる。
　図８０に示すトランジスタ３００上には、絶縁体３２０及び絶縁体３２２が、基板３１０側から順に積層して設けられている。
　絶縁体３２０及び絶縁体３２２として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム及び窒化アルミニウムから選ばれた一以上を用いればよい。
　なお、本明細書などにおいて、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、絶縁体３２０及び絶縁体３２２に覆われているトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２０及び絶縁体３２２には、絶縁体３２２より上方に設けられているトランジスタＭＴＣＫなどと接続する導電体３２８が埋め込まれている。なお、導電体３２８は、プラグ又は配線としての機能を有する。このため、導電体３２８には、前述した導電体ＭＰＧに適用できる材料を用いることができる。
　表示装置ＤＳＰ２Ａでは、トランジスタ３００ｄ上に配線領域ＬＩＮが設けられている。配線領域ＬＩＮは、例えば、絶縁体３２４と、絶縁体３２６と、導電体３３０と、絶縁体３５０と、絶縁体３５２と、絶縁体３５４と、導電体３５６と、を有する。
　絶縁体３２２上及び導電体３２８上には、絶縁体３２４と絶縁体３２６とが順に積層して設けられている。また、導電体３２８に重なる領域において、絶縁体３２４と絶縁体３２６とには、開口が形成されている。また、当該開口には導電体３３０が埋め込まれている。
　また、絶縁体３２６上、及び導電体３３０上には、絶縁体３５０と絶縁体３５２と絶縁体３５４とが順に積層して設けられている。また、導電体３３０に重なる領域において、絶縁体３５０と絶縁体３５２と絶縁体３５４とには、開口が形成されている。また、当該開口には導電体３５６が埋め込まれている。
　導電体３３０及び導電体３５６は、トランジスタ３００ｄと接続するプラグ又は配線としての機能を有する。なお、導電体３３０及び導電体３５６は、前述した導電体３２８又は導電体５９６と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３２４及び絶縁体３５０は、絶縁体５９２と同様に、水素、酸素及び水から選ばれた一以上に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体３２６、絶縁体３５２及び絶縁体３５４としては、絶縁体５９４と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、絶縁体３２６、絶縁体３５２及び絶縁体３５４は、層間絶縁膜及び平坦化膜としての機能を有する。また、絶縁体３２６、絶縁体３５２及び絶縁体３５４は、水素、酸素及び水から選ばれた一以上に対するバリア性を有する絶縁体を含むことが好ましい。
　なお、水素に対するバリア性を有する絶縁体としては、例えば、絶縁体５９２にも適用することができる、ＣＶＤ法で形成した窒化シリコンを用いることができる。
　また、絶縁体３５４及び導電体３５６の上方には、絶縁体５１２が設けられている。また、絶縁体５１２上には、絶縁体ＩＳ１が設けられている。また、絶縁体ＩＳ１及び絶縁体５１２には、プラグ又は配線として機能する導電体５１４が埋め込まれている。これにより、トランジスタＭＴＣＫのソース又はドレインの一方とトランジスタ３００ｄのソース又はドレインの一方とが電気的に接続される。なお、導電体５１４には、一例として、導電体ＭＰＧに適用できる材料を用いることができる。
　絶縁体ＩＳ１上及び導電体５１４上には、トランジスタＭＴＣＫが設けられている。また、トランジスタＭＴＣＫ上には、絶縁体５７４が形成されており、また、絶縁体５７４上には、絶縁体５８１が形成されている。また、絶縁体ＩＳ３と絶縁体５７４と絶縁体５８１とには、プラグ又は配線として機能する導電体ＭＰＧが埋め込まれている。
　トランジスタＭＴＣＫ及びその周辺の絶縁体、導電体などについては、図７７の表示装置ＤＳＰ１ＡのトランジスタＭＴＣＫの説明を参照することができる。
　また、図８０の表示装置ＤＳＰ２Ａの表示領域ＤＩＳは、トランジスタＭＴＣＫが含まれている構成となっているが、本発明の一態様の表示装置は、図８１に示す表示装置ＤＳＰ２Ｂのとおり、トランジスタＭＴＣＫの代わりにトランジスタＭＴＣＫ２を用いてもよい。
　また、図８１に示す表示装置ＤＳＰ２Ｂでは、トランジスタＭＴＣＫ２とトランジスタ３００ｄとを電気的に接続するため、プラグ又は配線として機能する、導電体ＭＰＧａと、導電体ＭＰＧｂと、導電体ＭＰＧｃと、導電体５９７と、がトランジスタＭＴＣＫ２の周辺の絶縁体に埋め込まれている。具体的には、絶縁体ＩＳ１と絶縁体ＩＳ２とには、導電体ＭＰＧａが埋め込まれ、絶縁体ＧＩ１と絶縁体ＩＳ３とには、導電体ＭＰＧｂと導電体ＭＰＧｃが埋め込まれ、絶縁体５９２と絶縁体５９４とには、導電体５９７が埋め込まれている。これにより、トランジスタ３００ｄとトランジスタＭＴＣＫ２とは、導電体３２８と、導電体３３０と、導電体３５６と、導電体ＭＰＧａと、導電体ＭＰＧｂと、導電体５９７と、導電体ＭＰＧｃと、を介して、電気的に接続される。
　なお、導電体ＭＰＧａ乃至導電体ＭＰＧｃには、導電体ＭＰＧに適用できる材料を用いることができる。また、導電体５９７には、導電体５９６に適用できる材料を用いることができる。
　また、図８０の表示装置ＤＳＰ２Ａの表示領域ＤＩＳは、トランジスタＭＴＣＫが１つの層に含まれている構成となっているが、本発明の一態様の表示装置は、図８２に示す表示装置ＤＳＰ２ＡＡのとおり、表示領域ＤＩＳには複数の層が設けられ、当該複数の層のそれぞれにトランジスタＭＴＣＫが含まれている構成としてもよい。
　なお、図８２の表示装置ＤＳＰ２ＡＡは、表示領域ＤＩＳを抜粋して示しているが、表示領域ＤＩＳの下方には配線領域ＬＩＮ及び回路領域ＳＩＣが設けられているものとする。
　また、図８０の表示装置ＤＳＰ２Ａの表示領域ＤＩＳは、回路領域ＳＩＣにおいてトランジスタ３００ｄが１つの層に含まれている構成となっているが、本発明の一態様の表示装置は、図８３に示す表示装置ＤＳＰ２ＡＢのとおり、回路領域ＳＩＣにはトランジスタ３００ｄの上方にトランジスタＭＴＨＮが含まれている層が１つ設けれていてもよい。なお、回路領域ＳＩＣにおいて、トランジスタＭＴＨＮが含まれている層は１つだけでなく、複数層設けられていてもよい（図示しない）。
　なお、図８３の表示装置ＤＳＰ２ＡＢは、表示領域ＤＩＳの一部、配線領域ＬＩＮ及び回路領域ＳＩＣを抜粋して示しているが、表示領域ＤＩＳのトランジスタＭＴＣＫの上方には、発光デバイス１３０が設けられているものとする。
　また、図８０の表示装置ＤＳＰ２Ａのトランジスタ３００ｄの構成は、一例として、トランジスタＭＴＨＮの構成に変更してもよい。図８４に示す表示装置ＤＳＰ２ＡＣは、図８０の表示装置ＤＳＰ２Ａの変更例であって、トランジスタ３００ｄの構成が、図２Ａ、図２Ｂ及び図２ＤのトランジスタＭＴＨＮと同様の構成になっている。
　また、図８０の表示装置ＤＳＰ２Ａのトランジスタ３００ｄは、例えば、低温ポリシリコンをチャネル形成領域に含むトランジスタ（以後、ＬＴＰＳトランジスタと呼称する）としてもよい。図８５に示す表示装置ＤＳＰ２ＡＤは、図８０の表示装置ＤＳＰ２Ａの変更例であって、トランジスタ３００ｄの構成が、ＬＴＰＳトランジスタであるトランジスタ３００ＬＴの構成になっている。なお、トランジスタ３００ＬＴの構造は、ＴＧＴＣ構造と呼ばれる場合がある。
　トランジスタ３００ＬＴは、基板３１０上に設けられている。トランジスタ３００ＬＴは、絶縁体３６１と、絶縁体３６２と、絶縁体３６３と、絶縁体３６４と、導電体３６６と、導電体３６７と、低抵抗領域３６８ｐと、半導体領域３６８ｉと、導電体３６９と、を有する。ここでは、同一の導電膜を加工して得られる複数の層に、同じハッチングパターンを付している。また、本明細書等において、低抵抗領域３６８ｐと、半導体領域３６８ｉと、をまとめて、半導体層３６８と呼称する。特に、半導体層３６８に含まれる半導体材料に、例えば、低温ポリシリコンを適用することで、トランジスタ３００ＬＴをＬＴＰＳトランジスタとすることができる。ＬＴＰＳトランジスタは、電界効果移動度が高く、周波数特性が良好である。
　また、図８５において、導電体３６７は、トランジスタ３００ＬＴにおける第１のゲート（ゲート又はバックゲートの一方と呼称する場合がある）として機能する。また、導電体３６６は、トランジスタ３００ＬＴにおける第２のゲート（ゲート又はバックゲートの他方と呼称する場合がある）として機能する。また、半導体層３６８の一対の低抵抗領域３６８ｐの一方は、トランジスタ３００ＬＴにおけるソース又はドレインの一方として機能し、半導体層３６８の一対の低抵抗領域３６８ｐの他方は、トランジスタ３００ＬＴにおけるソース又はドレインの他方として機能する。また、絶縁体３６３は、トランジスタ３００ＬＴにおける第１のゲート絶縁膜として機能し、絶縁体３６２は、トランジスタ３００ＬＴにおける第２のゲート絶縁膜として機能する。
　図８５において、基板３１０上には絶縁体３６１が形成されている。また、絶縁体３６１上の一部の領域には導電体３６６が形成されている。また、絶縁体３６１と導電体３６６と、を覆うように絶縁体３６２が形成されている。また、導電体３６６及び絶縁体３６２に重畳し、かつ絶縁体３６２上の一部の領域に半導体層３６８が形成されている。また、絶縁体３６２と半導体層３６８と、を覆うように絶縁体３６３が形成されている。また、導電体３６６、絶縁体３６２、半導体層３６８、及び絶縁体３６３に重畳し、かつ絶縁体３６３上の一部の領域に導電体３６７が形成されている。また、絶縁体３６３と導電体３６７と、を覆うように、絶縁体３６４が順に形成されている。また、低抵抗領域３６８ｐに重畳している絶縁体３６３及び絶縁体３６４の領域に開口部が設けられ、当該開口部を埋めるように、絶縁体３６４上に導電体３６９が形成されている。
　絶縁体３６１、絶縁体３６２、絶縁体３６３及び絶縁体３６４には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、及び窒化アルミニウムから選ばれた一以上を用いればよい。
　特に、絶縁体３６１には、絶縁体３６１の下方の領域（例えば、基板３１０）からの不純物（例えば、金属イオン、金属原子、酸素原子、酸素分子、水素原子、水素分子、及び水分子）の拡散しないようなバリア絶縁膜を用いることが好ましい。
　低抵抗領域３６８ｐは、不純物元素を含む領域である。例えば、トランジスタ３００ＬＴをｎチャネル型とする場合には、低抵抗領域３６８ｐにはリン又はヒ素を添加すればよい。一方、トランジスタ３００ＬＴをｐチャネル型とする場合には、低抵抗領域３６８ｐにはホウ素又はアルミニウムを添加すればよい。また、トランジスタ３００のしきい値電圧を制御するために、半導体領域３６８ｉに、上述した不純物が添加されていてもよい。
　なお、トランジスタ３００ＬＴは、ｐチャネル型あるいはｎチャネル型のいずれでもよい。または、回路領域ＳＩＣにトランジスタ３００ＬＴを複数設けて、ｐチャネル型及びｎチャネル型の双方を用いてもよい。
　導電体３６６及び導電体３６７には、例えば、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンといった金属を用いることができる。又は、導電体３６６及び導電体３６７には、上述した金属から選ばれた二以上を主成分とする合金を用いることができる。又は、導電体３６６及び導電体３６７には、酸化インジウム、インジウム錫酸化物（ＩＴＯ）、タングステンを含むインジウム酸化物、タングステンを含むインジウム亜鉛酸化物、チタンを含むインジウム酸化物、チタンを含むＩＴＯ、インジウム亜鉛酸化物、酸化亜鉛（ＺｎＯ）、ガリウムを含むＺｎＯ、又はシリコンを含むインジウム錫酸化物の透光性を有する導電性材料を用いることができる。又は、導電体３６６及び導電体３６７には、不純物元素を含有させる等して低抵抗化させた半導体（例えば、多結晶シリコン又は酸化物半導体）、又はシリサイド（例えば、ニッケルシリサイド）を用いてもよい。又は、導電体３６６、及び導電体３６７には、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば酸化グラフェンを含む膜を還元して形成することができる。または、導電性ペースト（例えば、銀、カーボン、又は銅を含む導電性ペースト）、又は導電性ポリマー（例えば、ポリチオフェン）を用いて形成してもよい。導電性ペーストは、安価であり、好ましい。導電性ポリマーは、塗布しやすく、好ましい。又は、導電体３６６及び導電体３６７の一方又は双方は、上記の材料を含む単層構造、又は上記の材料から選ばれた二以上が重なった構造（積層構造）として用いることができる。
　導電体３６９は、トランジスタ３００ＬＴの低抵抗領域３６８ｐに電気的に接続される配線として機能する。つまり、導電体３６９は、トランジスタ３００ＬＴにおけるソース又はドレインとして機能する。なお、導電体３６９には、導電体３６６、及び導電体３６７に適用できる材料を用いることができる。
　また、絶縁体３２０には、プラグ又は配線として機能する導電体３２９が埋め込まれている。これにより、トランジスタ３００ＬＴとトランジスタＭＴＣＫとを電気的に接続することができる。なお、導電体３２９には、導電体３３０に適用できる材料を用いることができる。
　なお、本発明の一態様の表示装置は、図８０の表示装置ＤＳＰ２Ａ、図８１の表示装置ＤＳＰ２Ｂ、図８２の表示装置ＤＳＰ２ＡＡ、図８３の表示装置ＤＳＰ２ＡＢ、図８４の表示装置ＤＳＰ２ＡＣ、及び図８５の表示装置ＤＳＰ２ＡＤの構成に限定されない。本発明の一態様の表示装置は、適宜変更がなされた上述した表示装置の構成としてもよい。
　例えば、本発明の一態様の表示装置は、基板が複数枚貼り合わされた構成としてもよい。具体的には、例えば、表示領域ＤＩＳが設けられた第１の基板と、回路領域ＳＩＣが設けられた第２の基板と、をＣｕ−Ｃｕ（カッパー−カッパー）直接接合技術などを用いて、第２の基板上に第１の基板を貼り合わせた構成としてもよい（図示しない）。
＜表示装置の断面構成例４＞
　例えば、図８０に示す表示装置ＤＳＰ２Ａには、タッチセンサ機能を有するパネル（タッチパネルと呼ばれる場合がある）を設けてもよい。図８６に示す表示装置ＤＳＰ２Ｃは、一例として、保護層１３１上に、樹脂層１４７、絶縁体１０３、導電体１０４、絶縁体１０５、及び導電体１０６がこの順に形成されている。
　樹脂層１４７は、有機絶縁材料を含むことが好ましい。有機絶縁材料としては、例えば、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体が挙げられる。
　絶縁体１０３は、無機絶縁材料を含むことが好ましい。無機絶縁材料としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、及び酸化ハフニウムといった酸化物または窒化物が挙げられる。
　導電体１０４と導電体１０６は、タッチセンサの電極として機能する。タッチセンサの方式として、相互容量方式を用いる場合では、例えば、導電体１０４及び導電体１０６の一方に、パルス電位が与えられ、他方にアナログ−デジタル（Ａ−Ｄ）変換回路、またはセンスアンプといった検知回路が電気的に接続される構成にしてもよい。この場合、導電体１０４と導電体１０６の間に容量素子が形成される。指などが近づくと、静電容量の値の大きさが変化する。この容量の変化は、導電体１０４及び導電体１０６の一方にパルス電位を与えたときに、他方に生じる信号の振幅の大きさの変化として表れる。これにより、指などの接触及び近接を検知することができる。
　絶縁体１０５には、例えば、無機絶縁膜又は有機絶縁膜を用いることができる。具体的には、絶縁体１０５には、例えば、アクリル樹脂又はエポキシ樹脂といった樹脂を用いることができる。又は、絶縁体１０５には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン又は酸化アルミニウムといった無機絶縁材料を用いることができる。なお、絶縁体１０５は、単層構造としてもよいし、積層構造としてもよい。
　なお、図８６では、発光デバイス１３０の上方にタッチセンサの電極を設けた構成を示したが、タッチセンサは、発光デバイス１３０と同じ層内に設けてもよい（図示しない）。例えば、タッチセンサは、発光デバイス１３０と同時に形成することによって、発光デバイス１３０と同じ層内に設けることができる。
＜表示装置の断面構成例５＞
　また、例えば、図８０に示す表示装置ＤＳＰ２Ａには、色層（カラーフィルタ）が含まれていてもよい。図８７に示す表示装置ＤＳＰ２Ｄは、一例として、接着層１０７と基板１１０との間に着色層１６６Ｒ、着色層１６６Ｇ及び着色層１６６Ｂが含まれている構成となっている。なお、着色層１６６Ｒ、着色層１６６Ｇ及び着色層１６６Ｂは、例えば、基板１１０に形成することができる。また、発光デバイス１３０Ｒが赤色（Ｒ）の発光を呈する発光層を有し、発光デバイス１３０Ｇが緑色（Ｇ）の発光を呈する発光層を有し、発光デバイス１３０Ｂが青色（Ｂ）の発光を呈する発光層を有する場合、着色層１６６Ｒを赤色とし、着色層１６６Ｇを緑色とし、着色層１６６Ｂを青色としている。
　なお、着色層１６６Ｒと着色層１６６Ｇとの間、着色層１６６Ｇと着色層１６６Ｂとの間、及び着色層１６６Ｇと着色層１６６Ｂとの間には、ブラックマトリクスを設けてもよい（図示しない）。表示装置ＤＳＰ２Ｄにブラックマトリクスを設けることによって、発光デバイスで発せられた光が隣の画素が有する色層に入射することを防ぐことができる。これにより、表示のコントラストを高めることができるため、表示装置ＤＳＰ２Ｄの表示品位を高めることができる。
　上記で説明した各々の構成例の一を表示装置に適用することによって、高い画面解像度、かつ高い精細度を有する表示装置を実現することができる場合がある。具体的には、例えば、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、８Ｋ（画素数７６８０×４３２０）の画面解像度の表示装置を実現できる場合がある。また、具体的には、例えば、１００ｐｐｉ以上、３００ｐｐｉ以上、５００ｐｐｉ以上、１０００ｐｐｉ以上、２０００ｐｐｉ以上、３０００ｐｐｉ以上、５０００ｐｐｉ以上、又は６０００ｐｐｉ以上の精細度の表示装置を実現することができる場合がある。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
　本実施の形態では、本発明の一態様の電子機器に適用できる表示モジュールについて説明する。
＜表示モジュールの構成例＞
　初めに、本発明の一態様の電子機器に適用できる表示装置を備えた表示モジュールについて説明する。
　図８８Ａに、表示モジュール１２８０の斜視図を示す。表示モジュール１２８０は、表示装置１０００と、ＦＰＣ１２９０と、を有する。
　表示モジュール１２８０は、基板１２９１及び基板１２９２を有する。表示モジュール１２８０は、表示部１２８１を有する。表示部１２８１は、表示モジュール１２８０における画像を表示する領域であり、後述する画素部１２８４に設けられる各画素からの光を視認できる領域である。
　図８８Ｂに、基板１２９１側の構成を模式的に示した斜視図を示している。基板１２９１上には、回路部１２８２と、回路部１２８２上の画素回路部１２８３と、画素回路部１２８３上の画素部１２８４と、が積層されている。また、基板１２９１上の画素部１２８４と重ならない部分に、ＦＰＣ１２９０と接続するための端子部１２８５が設けられている。端子部１２８５と回路部１２８２とは、複数の配線により構成される配線部１２８６により電気的に接続されている。
　なお、画素部１２８４及び画素回路部１２８３は、例えば、前述した表示領域ＤＩＳに相当する。また、回路部１２８２は、例えば、前述した回路領域ＳＩＣに相当する。
　画素部１２８４は、周期的に配列した複数の画素１２８４ａを有する。図８８Ｂの右側に、１つの画素１２８４ａの拡大図を示している。画素１２８４ａは、発光色が互いに異なる発光デバイス１４３０ａ、発光デバイス１４３０ｂ及び発光デバイス１４３０ｃを有する。なお、発光デバイス１４３０ａ、発光デバイス１４３０ｂ、及び発光デバイス１４３０ｃは、例えば、前述した発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂに相当する前述した複数の発光デバイスは、図８８Ｂに示すようにストライプ配列で配置してもよい。また、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列及びペンタイル配列といった様々な配列方法を適用することができる。
　画素回路部１２８３は、周期的に配列した複数の画素回路１２８３ａを有する。
　１つの画素回路１２８３ａは、１つの画素１２８４ａが有する３つの発光デバイスの発光を制御する回路である。１つの画素回路１２８３ａは、１つの発光デバイスの発光を制御する回路が３つ設けられる構成としてもよい。例えば、画素回路１２８３ａは、１つの発光デバイスにつき、１つの選択トランジスタと、１つの電流制御用トランジスタ（駆動トランジスタ）と、容量素子と、を少なくとも有する構成とすることができる。このとき、選択トランジスタのゲートにはゲート信号が、ソース及びドレインの一方にはソース信号が、それぞれ入力される。これにより、アクティブマトリクス型の表示装置が実現されている。
　回路部１２８２は、画素回路部１２８３に含まれるそれぞれの画素回路１２８３ａを駆動する回路を有する。例えば、ゲート線駆動回路及びソース線駆動回路の一方又は双方を有することが好ましい。このほか、演算回路、メモリ回路及び電源回路から選ばれた一以上を有していてもよい。
　ＦＰＣ１２９０は、外部から回路部１２８２にビデオ信号又は電源電位を供給するための配線として機能する。また、ＦＰＣ１２９０上にＩＣが実装されていてもよい。
　表示モジュール１２８０は、画素部１２８４の下側に画素回路部１２８３及び回路部１２８２の一方又は双方が積層された構成とすることができるため、表示部１２８１の開口率（有効表示面積比）を極めて高くすることができる。例えば、表示部１２８１の開口率は、４０％以上１００％未満、好ましくは５０％以上９５％以下、より好ましくは６０％以上９５％以下とすることができる。また、画素１２８４ａを極めて高密度に配置することが可能で、表示部１２８１の精細度を極めて高くすることができる。例えば、表示部１２８１には、１００ｐｐｉ以上、好ましくは３００ｐｐｉ以上、より好ましくは５００ｐｐｉ以上、より好ましくは１０００ｐｐｉ以上、より好ましくは２０００ｐｐｉ以上、より好ましくは３０００ｐｐｉ以上、より好ましくは５０００ｐｐｉ以上、さらに好ましくは６０００ｐｐｉ以上であって、２００００ｐｐｉ以下、又は３００００ｐｐｉ以下の精細度で、画素１２８４ａが配置されることが好ましい。
　このような表示モジュール１２８０は、極めて高精細であることから、ヘッドマウントディスプレイなどのＶＲ向け機器、又はメガネ型のＡＲ向け機器に好適に用いることができる。例えば、レンズを通して表示モジュール１２８０の表示部を視認する構成の場合であっても、表示モジュール１２８０は極めて高精細な表示部１２８１を有するためにレンズで表示部を拡大しても画素が視認されず、没入感の高い表示を行うことができる。また、表示モジュール１２８０はこれに限られず、比較的小型の表示部を有する電子機器に好適に用いることができる。例えば、腕時計などの装着型の電子機器の表示部に好適に用いることができる。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態８）
　本実施の形態では、本発明の一態様を用いて作製された表示装置を備える電子機器について説明する。なお、本実施の形態で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い精細度が実現された電子機器である。
　本発明の一態様は、表示装置と、アンテナ、バッテリ、筐体、カメラ、スピーカ、マイク、タッチセンサ、及び操作ボタンから選ばれた一以上と、を有する。
　また、本発明の一態様の電子機器は、二次電池を有していてもよく、非接触電力伝送を用いて、二次電池を充電することができると好ましい。
　二次電池としては、例えば、リチウムイオン二次電池（例えば、ゲル状電解質を用いるリチウムポリマー電池（リチウムイオンポリマー電池））、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、又は銀亜鉛電池が挙げられる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像、情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、又はそれ以上の画面解像度を有する映像を表示させることができる。
　電子機器としては、例えば、テレビジョン装置、ノート型のパーソナルコンピュータ、モニタ装置、デジタルサイネージ、パチンコ機及びゲーム機といった比較的大きな画面を備える電子機器が挙げられる。また、電子機器としては、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末又は音響再生装置が挙げられる。
　本発明の一態様が適用された電子機器は、家屋又はビルといった建物の内壁又は外壁が有する平面又は曲面に沿って組み込むことができる。また当該電子機器は、自動車等の内装又は外装が有する平面又は曲面に沿って組み込むことができる。
［携帯電話］
　図８９Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
［ウェアラブル端末］
　図８９Ｂは、ウェアラブル端末の一例である情報端末５９００の外観を示す図である。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、竜頭５９０４及びバンド５９０５を有する。
［情報端末］
　また、図８９Ｃには、ノート型情報端末５３００が図示されている。図８９Ｃに示すノート型情報端末５３００には、一例として、筐体５３３０ａに表示部５３３１が備えられ、筐体５３３０ｂにキーボード部５３５０が備えられている。
　なお、上述では、電子機器としてスマートフォン、ウェアラブル端末及びノート型情報端末を例として、それぞれ図８９Ａ乃至図８９Ｃに図示したが、スマートフォン、ウェアラブル端末、ノート型情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、ノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ用情報端末及びワークステーションが挙げられる。
［カメラ］
　図８９Ｄは、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、及びシャッターボタン８００４を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。ファインダー８１００は、筐体８１０１、表示部８１０２及びボタン８１０３を有する。
　なお、カメラ８０００は、レンズ８００６と筐体とが一体となっていてもよい。
　カメラ８０００は、シャッターボタン８００４を押す、又はタッチパネルとして機能する表示部８００２をタッチすることにより撮像することができる。
　筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、例えば、ストロボ装置を接続することができる。
　筐体８１０１は、カメラ８０００のマウントと係合するマウントにより、カメラ８０００に取り付けられている。ファインダー８１００はカメラ８０００から受信した映像を表示部８１０２に表示させることができる。
　ボタン８１０３は、電源ボタンとしての機能を有する。
　カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。なお、ファインダーが内蔵されたカメラ８０００であってもよい。
［ゲーム機］
　図８９Ｅは、ゲーム機の一例である携帯ゲーム機５２００の外観を示す図である。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２及びボタン５２０３を有する。
　また、携帯ゲーム機５２００の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、及びヘッドマウントディスプレイに備えられる表示装置によって、出力することができる。
　携帯ゲーム機５２００に上記実施の形態で説明した表示装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路及びモジュールへの影響を少なくすることができる。
　図８９Ｅでは、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、据え置き型ゲーム機、娯楽施設（例えば、ゲームセンター及び遊園地）に設置されるアーケードゲーム機、及びスポーツ施設に設置されるバッティング練習用の投球マシンが挙げられる。
［テレビジョン装置］
　図８９Ｆは、テレビジョン装置を示す斜視図である。テレビジョン装置９０００は、筐体９００２、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ又は操作スイッチを含む）、接続端子９００６及びセンサ９００７（例えば、力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい、又は赤外線を測定する機能を含むもの。又は、例えば、におい、又は光（赤外線を含む）を検知又は検出する機能を含むもの）を有する。本発明の一態様の記憶装置は、テレビジョン装置に備えることができる。テレビジョン装置は、例えば、５０インチ以上又は１００インチ以上の表示部９００１を組み込むことが可能である。
　テレビジョン装置９０００に上記実施の形態で説明した表示装置を適用することによって、低消費電力のテレビジョン装置９０００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路及びモジュールへの影響を少なくすることができる。
［移動体］
　本発明の一態様の表示装置は、移動体である自動車の運転席周辺に適用することもできる。
　図８９Ｇは、自動車の室内におけるフロントガラス周辺を表す図である。図８９Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３には、ナビゲーション情報、スピードメーター、タコメーター、走行距離、燃料計、ギア状態又は空調の設定を表示することができる。また、表示パネルに表示される表示項目及びレイアウトは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様の表示装置は、例えば、表示パネル５７０１乃至表示パネル５７０４に適用できる。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、及び飛行体（例えば、ヘリコプター、無人航空機（ドローン）、飛行機、及びロケット）も挙げることができ、これらの移動体に本発明の一態様の表示装置を適用することができる。
［電子看板］
　図８９Ｈは、壁に取り付けが可能な電子看板（デジタルサイネージ）の例を示している。図８９Ｈは、電子看板６２００が壁６２０１に取り付けられている様子を示している。本発明の一態様の表示装置は、例えば、電子看板６２００の表示部に適用することができる。また、電子看板６２００には、タッチパネルなどのインターフェースなどが設けられていてもよい。
　なお、上述では、電子看板の一例として、壁に取り付けが可能な電子機器の例を示しているが、電子看板の種類はこれに限定されない。例えば、電子看板としては、柱に取り付けるタイプ、地面に置くスタンドタイプ、又は建築物の屋上若しくは側壁に設置するタイプが挙げられる。
［ヘッドマウントディスプレイ］
　図８９Ｉは、例えばＶＲ向けのヘッドマウントディスプレイである電子機器８３００の外観を示す図である。電子機器８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、頭部に装着する固定具８３０４ａと、一対のレンズ８３０５と、を有する。
　また、図８９Ｉには図示していないが、電子機器８３００は、操作ボタン、又は電源ボタンといったインターフェースが備えられていてもよい。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示を行うこともできる。なお、表示部８３０２を１つ設ける構成に限らず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
　なお、表示部８３０２には、例えば、極めて精細度が高い表示装置を用いることが好ましい。表示部８３０２に精細度が高い表示装置を用いることによって、レンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
　また、本発明の一態様の電子機器である、ヘッドマウントディスプレイは、図８９Ｉのようなゴーグル型のヘッドマウントディスプレイである電子機器８３００ではなく、グラス型のヘッドマウントディスプレイである電子機器の構成であってもよい。特に、グラス型のヘッドマウントディスプレイは、ＡＲ向けの電子機器として好適である。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態９）
　本実施の形態では、上記実施の形態で説明した半導体装置を記憶装置に適用した構成例と、当該記憶装置を適用した電子機器と、を説明する。
＜記憶装置の構成例＞
　例えば、実施の形態１及び実施の形態２で説明した、駆動回路ＳＤ及び駆動回路ＧＤに備わるシフトレジスタＳＲは、記憶装置に備わる行デコーダ、行ドライバ、列デコーダ、列ドライバ等に設けることができる。また、上記実施の形態で説明したトランジスタＭＴＣＫ、トランジスタＭＴＨＮなどは、記憶装置１００に備わるトランジスタに適用することができる。
　図９０Ａに、記憶装置１００の構成例を示す斜視概略図を示す。図９０Ｂに、記憶装置１００の構成例を示すブロック図を示す。記憶装置１００は、駆動回路層５０と、Ｎ層（Ｎは１以上の整数）の記憶層６０と、を有する。また、１つの層の記憶層６０は、ｍ行ｎ列のマトリクス状に配置されている複数のメモリセル１０を有する。なお、図９０Ｂには、記憶層６０＿ｋにメモリセル１０［１，１］、メモリセル１０［ｍ，１］（ここでのｍは１以上の整数とする）、メモリセル１０［１，ｎ］（ここでのｎは１以上の整数とする）、メモリセル１０［ｍ，ｎ］、メモリセル１０［ｉ，ｊ］（ここでのｉは１以上ｍ以下の整数とし、ここでのｊは１以上ｎ以下の整数とする）が配置されている例を示している。
　Ｎ層の記憶層６０は駆動回路層５０上に設けられる。Ｎ層の記憶層６０を駆動回路層５０上に設けることで、記憶装置１００の占有面積を低減できる。また、単位面積当たりの記憶容量を高めることができる。
　本実施の形態では、１層目の記憶層６０を記憶層６０＿１と示し、２層目の記憶層６０を記憶層６０＿２と示し、３層目の記憶層６０を記憶層６０＿３と示す。また、ｋ層目（ｋは１以上Ｎ以下の整数とする）の記憶層６０を記憶層６０＿ｋと示し、Ｎ層目の記憶層６０を記憶層６０＿Ｎと示す。なお、本実施の形態などにおいて、Ｎ層の記憶層６０全体に係る事柄を説明する場合、またはＮ層ある記憶層６０の各層に共通の事柄を示す場合に、単に「記憶層６０」と表記する場合がある。
＜＜駆動回路層５０の構成例＞＞
　駆動回路層５０は、ＰＳＷ２３Ａ（パワースイッチ）、ＰＳＷ２３Ｂ、及び周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２、及び電圧生成回路３３を有する。
　記憶装置１００において、各回路、各信号、及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路又は他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、及び信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１及び信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１及び信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
　コントロール回路３２は、記憶装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、記憶装置１００の動作モード（例えば、書き込み動作及び読み出し動作）を決定する。または、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
　電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
　周辺回路４１は、メモリセル１０に対するデータの書き込みおよび読み出しをするための回路である。周辺回路４１は、行デコーダ４２、列デコーダ４４、行ドライバ４３、列ドライバ４５、入力回路４７、出力回路４８、及びセンスアンプ４６を有する。
　行デコーダ４２及び列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。
　行ドライバ４３は、行デコーダ４２が指定する書き込みワード線又は読み出しワード線（例えば、後述する図９１に示す配線ＷＬ［１］乃至配線ＷＬ［ｍ］のいずれか一）を選択する機能を有する。
　列ドライバ４５は、データをメモリセル１０に書き込む機能、メモリセル１０からデータを読み出す機能、及び読み出したデータを保持する機能を有する。列ドライバ４５は、列デコーダ４４が指定する書き込みビット線又は読み出しビット線（例えば、後述する図９１に示す配線ＢＬ［１］乃至配線ＢＬ［ｎ］のいずれか一）を選択する機能を有する。
　入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータは、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１０に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１０から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを記憶装置１００の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ２３Ａは周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３Ｂは、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２３Ａのオン状態とオフ状態との切り替えが行われ、信号ＰＯＮ２によってＰＳＷ２３Ｂのオン状態とオフ状態との切り替えが行われる。図９０Ｂでは、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　次に、周辺回路４１と、記憶層６０と、の電気的な接続について説明する。
　図９１は、周辺回路４１と、記憶層６０＿ｋと、の構成例を示したブロック図である。図９１において、行デコーダ４２、及び行ドライバ４３は、配線ＷＬ［１］乃至配線ＷＬ［ｍ］のそれぞれと電気的に接続され、列デコーダ４４、列ドライバ４５、及びセンスアンプ４６は、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれと電気的に接続されている。
　なお、配線ＷＬ［１］乃至配線ＷＬ［ｍ］はワード線として機能する。なお、配線ＷＬ［１］乃至配線ＷＬ［ｍ］のそれぞれは、複数の配線をまとめた配線群であってもよい。
　また、配線ＢＬ［１］乃至配線ＢＬ［ｎ］はビット線として機能する。なお、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれは、複数の配線をまとめた配線群であってもよい。
　ｉ行目ｊ列目に配置されているメモリセル１０［ｉ，ｊ］は、配線ＷＬ［ｉ］と、配線ＢＬ［ｊ］と、に電気的に接続されている。
　図９１に示すとおり、記憶層６０＿ｋと、周辺回路４１と、電気的に接続することで、記憶層６０＿ｋへのデータの書き込み、及び記憶層６０＿ｋからのデータの読み出しを行うことができる。
＜電子製品の例＞
　上記で説明した記憶装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。当該記憶装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンターは、低消費電力化といった高性能化に有効である。なお、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンターをまとめて、電子製品と呼称する場合がある。
［電子部品］
　電子部品７００が実装された基板（実装基板７０４）の斜視図を、図９２Ａに示す。図９２Ａに示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図９２Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術及びＣｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
　また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシのいずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
　また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
　次に、電子部品７３０の斜視図を図９２Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。
　電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）といった集積回路に用いることができる。
　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板又はガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ又は樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　一方で、シリコンインターポーザ及びＴＳＶを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図９２Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）及びＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［電子機器］
　次に、電子機器６５００の斜視図を図９３Ａに示す。図９３Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８及び制御装置６５０９を有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９などに適用することができる。
　図９３Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、制御装置６６１６を有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ及び記憶装置の中から選ばれるいずれか一又は複数を有する。本発明の一態様の半導体装置は、表示部６６１５、制御装置６６１６などに適用することができる。なお、本発明の一態様の半導体装置を、上述の制御装置６５０９及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
［大型計算機］
　次に、大型計算機５６００の斜視図を図９３Ｃに示す。図９３Ｃに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
　計算機５６２０は、例えば、図９３Ｄに示す斜視図の構成とすることができる。図９３Ｄにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図９３Ｅに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図９３Ｅには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参酌すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７００を用いることができる。
　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
　本発明の一態様の半導体装置は、情報を処理および記憶する機器などの宇宙用機器に好適に用いることができる。
　本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
　図９４には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図９４においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
　また、図９４には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、例えば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様である半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
　データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
　また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
　図９５にデータセンターに適用可能なストレージシステムを示す。図９５に示すストレージシステム７０００は、ホスト７００１として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４およびストレージ制御回路７００２を介して接続されている形態を図示している。
　ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
　ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力を短くしている。
　上述のキャッシュメモリは、ストレージ制御回路７００２およびストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２およびストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
　上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
　なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
ＢＦ［１］：回路、ＢＦ［ｍ］：回路、ＢＳ：基板、ＢＳＬ：バス配線、Ｃ２１：容量素子、Ｃ２２：容量素子、ＣＣＬ：容量素子、ＣＰＷ：容量素子、ＣＬＫ１：端子、ＣＬＫ２：端子、ＣＬＫ３：端子、ＣＬＫ４：端子、ＣＬＫ５：端子、ＣＬＳ：配線、ＣＯＭ：配線、ＣＳＬ：配線、ＣＶＴ：変換回路、ＤＡＣ［１］：デジタルアナログ変換回路、ＤＡＣ［５］：デジタルアナログ変換回路、ＤＡＣ：デジタルアナログ変換回路、ＤＡＤ：デジタルアナログ変換回路、ＤＡＴ：配線、ＤＩ：ダイオード、ＤＩＳ：表示領域、ＤＲＶ：駆動回路領域、ＤＳＰ：表示装置、ＥＣＲ：ＥＬ補正回路、ＥＤ：発光デバイス、ＥＰＳ：電源回路、ＧＤ：駆動回路、ＧＤＲ：駆動回路、ＧＥＭ：導電体、ＧＬ：配線、ＧＬＳ［ｉ］：配線、ＧＬＳ：配線、ＧＴ：端子、ＩＬ：配線、ＩＮＩＬ：配線、ＩＮＩＴ：配線、ＩＮＶ：インバータ、ＩＮＶ１：インバータ、ＩＮＶ２：インバータ、ＩＮＶ３：インバータ、ＩＮＶ４：インバータ、ＩＮＶ５：インバータ、ＩＮＶ１０：インバータ、ＩＰ：端子、ＩＴ：端子、ＩＴＡ：端子、ＩＴＢ：端子、ＫＫ：開口、ＬＡ［１］：第１のラッチ回路、ＬＡ［５］：第１のラッチ回路、ＬＡ：第１のラッチ回路、ＬＢ［１］：第２のラッチ回路、ＬＢ［５］：第２のラッチ回路、ＬＢ：第２のラッチ回路、ＬＧＣ：回路、ＬＩＮ：配線領域、ＬＩ：端子、ＬＯ１：端子、ＬＯ２：端子、ＬＳ［１］：レベルシフタ回路、ＬＳ［５］：レベルシフタ回路、ＬＳ：レベルシフタ回路、ＬＳａ：レベルシフタ回路、ＬＴＣＳＦ：回路、ＬＶ：レベルシフタ回路、ＬＶＳ：増幅回路、ＭＥＭ：記憶装置、ＭＦＮＣ：機能回路領域、ＭＮ：トランジスタ、ＭＮ１０：トランジスタ、ＭＮ１１：トランジスタ、ＭＮ１２：トランジスタ、ＭＮ１３：トランジスタ、ＭＮ２１：トランジスタ、ＭＮ２２：トランジスタ、ＭＮ２３：トランジスタ、ＭＮ２４：トランジスタ、ＭＮ２６：トランジスタ、ＭＮ２７：トランジスタ、ＭＮ３１：トランジスタ、ＭＮ３２：トランジスタ、ＭＮ３３：トランジスタ、ＭＮ３４：トランジスタ、ＭＮ３５：トランジスタ、ＭＮ３６：トランジスタ、ＭＮ３７：トランジスタ、ＭＮ３８：トランジスタ、ＭＮ５１：トランジスタ、ＭＮ５２：トランジスタ、ＭＮ５３：トランジスタ、ＭＮ５４：トランジスタ、ＭＮ５５：トランジスタ、ＭＮ５６：トランジスタ、ＭＮ５７：トランジスタ、ＭＮ５８：トランジスタ、ＭＮ５９：トランジスタ、ＭＰ１：トランジスタ、ＭＰ２：トランジスタ、ＭＰ３：トランジスタ、ＭＰ４：トランジスタ、ＭＰ５：トランジスタ、ＭＰ６：トランジスタ、ＭＰ７：トランジスタ、ＭＰ８：トランジスタ、ＭＰ９：トランジスタ、ＭＰ１０：トランジスタ、ＭＰＧ：導電体、ＭＰＧａ：導電体、ＭＰＧｂ：導電体、ＭＰＧｃ：導電体、ＭＴＣＫ：トランジスタ、ＭＴＣＫ１：トランジスタ、ＭＴＣＫ２：トランジスタ、ＭＴＨＮ：トランジスタ、ＭＴＨＮ１：トランジスタ、ＭＴＨＮ２：トランジスタ、ＯＰ：端子、ＯＰＣ：回路、ＯＴ：端子、ＯＴＡ：端子、ＯＴＢ：端子、ＯＵＴＬ：端子、ＰＤＡ：センサ、ＰＬＧ：導電体、ＰＲＴ：保護回路、ＰＷＣ：端子、ＰＸ［ｉ，ｊ］：画素回路、ＰＸ：画素回路、ＰＸＡ：画素アレイ、ＲＥＳ［１］：記憶回路、ＲＥＳ［２］：記憶回路、ＲＥＳ［５］：記憶回路、ＲＥＳ：記憶回路、ＲＥＳＡ：記憶回路、ＲＥＳＢ：記憶回路、ＲＥＳＣ：記憶回路、ＲＥＳＣＭＳ：記憶回路、ＲＥＳＤ１：記憶回路、ＲＥＳＤ２：記憶回路、ＲＥＳＤ３：記憶回路、ＲＥＳＤ４：記憶回路、ＲＥＳＤ５：記憶回路、ＲＥＳＤ６：記憶回路、ＲＥＳＤ６Ａ：記憶回路、ＲＥＳＤ７：記憶回路、ＲＥＳＤ７Ａ：記憶回路、ＲＥＳＤ８Ａ：記憶回路、ＲＥＳＤ９：記憶回路、ＲＥＳＤ９Ａ：記憶回路、ＲＥＳＤ１０：記憶回路、ＲＥＳＤ１０Ａ：記憶回路、ＲＥＳＤ１１：記憶回路、ＲＥＳＤ１１Ａ：記憶回路、ＲＥＳＤ１２：記憶回路、ＲＥＳＤ１２Ａ：記憶回路、ＲＥＳＤ１２Ｂ：記憶回路、ＲＥＳＤ１３：記憶回路、ＲＥＳＤ１４：記憶回路、ＲＥＳＤ１４Ａ：記憶回路、ＲＥＳＤ１５：記憶回路、ＲＥＳＤ１５Ａ：記憶回路、ＲＥＳＰＭＳ：記憶回路、ＳＡＭ［１］：ソースフォロワ回路、ＳＡＭ［５］：ソースフォロワ回路、ＳＡＭ：ソースフォロワ回路、ＳＡＭａ：ソースフォロワ回路、ＳＡＭｂ：ソースフォロワ回路、ＳＣＣ：センサコントローラ、ＳＤ：駆動回路、ＳＤＤ：導電体、ＳＤＲ：駆動回路、ＳＤＵ：導電体、ＳＦ：増幅回路、ＳＧ：配線、ＳＩＣ：回路領域、ＳＩＧ［１］：画像信号、ＳＩＧ［２］：画像信号、ＳＬ［１］：配線、ＳＬ［５］：配線、ＳＬ：配線、ＳＬＳ［ｊ］：配線、ＳＬＳ：配線、ＳＭＣ：半導体、ＳＮＣＬ：配線、ＳＰ：配線、ＳＲ：シフトレジスタ、ＳＷ：スイッチ、ＳＷＰ：スイッチ、ＳＷＰＬ：配線、Ｔ１１：時刻、Ｔ１２：時刻、Ｔ１３：時刻、Ｔ１４：時刻、ＴＭＣ：タイミングコントローラ、ＴＭＲ：端子領域、ＴＳＤ：駆動回路、ＶＢＩＳ：配線、ＶＢＬ：配線、ＶＣＡＴ：配線、ＶＣＯＭ：配線、ＶＤＬ：配線、ＶＤＥ１１：配線、ＶＤＥ１２：配線、ＶＤＥ１３：配線、ＶＤＥ１４：配線、ＶＤＥ１５：配線、ＶＤＥ１６：配線、ＶＤＥ１７：配線、ＶＤＥ１８：配線、ＶＤＥ１９：配線、ＶＤＥ２０：配線、ＶＥ１１：配線、ＶＥ１２：配線、ＶＥ１３：配線、ＶＥ１４：配線、ＶＥ１５：配線、ＶＥ２２：配線、ＶＥ２３：配線、ＶＥ２４：配線、ＶＥ２５：配線、ＶＥＬ：配線、ＶＩＳ：配線、ＶＳＥ１０：配線、ＶＳＥ１１：配線、ＶＳＥ１６：配線、ＶＳＥ１７：配線、ＶＳＥ１８：配線、ＶＳＥ１９：配線、ＶＳＥ２１：配線、ＶＳＥ２２：配線、ＶＳＥ２３：配線、ＶＳＥ２４：配線、２１：ＣＰＵ、２２ａ：回路、２２ｂ：回路、２２：ＧＰＵ、２３Ａ：ＰＳＷ、２３Ｂ：ＰＳＷ、３１：周辺回路、３２：コントロール回路、３３：電圧生成回路、４１：周辺回路、４２：行デコーダ、４３：行ドライバ、４４：列デコーダ、４５：列ドライバ、４６：センスアンプ、４７：入力回路、４８：出力回路、５０：駆動回路層、６０＿１：記憶層、６０＿２：記憶層、６０＿３：記憶層、６０＿Ｎ：記憶層、１００：記憶装置、１０３：絶縁体、１０４：導電体、１０５：絶縁体、１０６：導電体、１０７：接着層、１１０：基板、１１２ａ：導電体、１１２ｂ：導電体、１１２ｃ：導電体、１１３ａ：第１の層、１１３ｂ：第２の層、１１３ｃ：第３の層、１１４：共通層、１１５：共通電極、１１８ａ：マスク層、１２５：絶縁体、１２６ａ：導電体、１２６ｂ：導電体、１２６ｃ：導電体、１２７：絶縁体、１２８：層、１２９ａ：導電体、１２９ｂ：導電体、１２９ｃ：導電体、１３０Ｂ：発光デバイス、１３０Ｇ：発光デバイス、１３０Ｒ：発光デバイス、１３０：発光デバイス、１３１：保護層、１４０：接続部、１４７：樹脂層、１６６Ｂ：着色層、１６６Ｇ：着色層、１６６Ｒ：着色層、３００ｄ：トランジスタ、３００ＬＴ：トランジスタ、３００：トランジスタ、３１０：基板、３１２：素子分離層、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３１７：絶縁体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３２９：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６１：絶縁体、３６２：絶縁体、３６３：絶縁体、３６４：絶縁体、３６６：導電体、３６７：導電体、３６８ｉ：半導体領域、３６８ｐ：低抵抗領域、３６８：半導体層、３６９：導電体、５１２：絶縁体、５１４：導電体、５７４：絶縁体、５８１：絶縁体、５９２：絶縁体、５９４：絶縁体、５９６：導電体、５９７：導電体、５９８：絶縁体、５９９：絶縁体、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１０：半導体装置、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７１５：駆動回路層、７１６：記憶層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、１０００：表示装置、１２８０：表示モジュール、１２８１：表示部、１２８２：回路部、１２８３ａ：画素回路、１２８３：画素回路部、１２８４ａ：画素、１２８４：画素部、１２８５：端子部、１２８６：配線部、１２９０：ＦＰＣ、１２９１：基板、１２９２：基板、１４３０ａ：発光デバイス、１４３０ｂ：発光デバイス、１４３０ｃ：発光デバイス、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：ノート型情報端末、５３３０ａ：筐体、５３３０ｂ：筐体、５３３１：表示部、５３５０：キーボード部、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：竜頭、５９０５：バンド、６２００：電子看板、６２０１：壁、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０４：ボタン、６５０５：スピーカ、６５０７：カメラ、６５０９：制御装置、６６００：電子機器、６６１１：筐体、６６１２：キーボード、６６１３：ポインティングデバイス、６６１４：外部接続ポート、６６１５：表示部、６６１６：制御装置、６８００：人工衛星、６８０１：機体、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７０００：ストレージシステム、７００１：ホスト、７００１ｓｂ：サーバ、７００２：ストレージ制御回路、７００３：ストレージ、７００３ｍｄ：記憶装置、８０００：カメラ、８００１：筐体、８００２：表示部、８００３：操作ボタン、８００４：シャッターボタン、８００６：レンズ、８１００：ファインダー、８１０１：筐体、８１０２：表示部、８１０３：ボタン、８３００：電子機器、８３０１：筐体、８３０２：表示部、８３０４ａ：固定具、８３０４：固定具、８３０５：レンズ、９０００：テレビジョン装置、９００１：表示部、９００２：筐体、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ

Claims (30)

  1. 　シフトレジスタと、ソースフォロワ回路と、を有し、
    　前記シフトレジスタは、第１トランジスタを有し、
    　前記ソースフォロワ回路は、第２トランジスタを有し、
    　前記第１トランジスタ及び前記第２トランジスタは、第１絶縁体を有し、
    　前記第１トランジスタは、第１ゲート絶縁膜を有し、
    　前記第２トランジスタは、第２ゲート絶縁膜を有し
    　前記第１トランジスタは、前記第１絶縁体に形成された第１開口の側面に沿った第１チャネル形成領域を有し、
    　前記第２トランジスタは、前記第１絶縁体に形成された第２開口の側面に沿った第２チャネル形成領域を有し、
    　前記第１ゲート絶縁膜は、平面視において、前記第１チャネル形成領域の上方に位置し、
    　前記第２ゲート絶縁膜は、平面視において、前記第２チャネル形成領域の上方に位置し、
    　前記第２ゲート絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚よりも厚い、
    　半導体装置。
  2. 　請求項１において、
    　前記第１ゲート絶縁膜は、第２絶縁体を有し、
    　前記第２ゲート絶縁膜は、前記第２絶縁体と、第３絶縁体と、を有し、
    　前記第３絶縁体は、前記第２絶縁体上に位置している、
    　半導体装置。
  3. 　請求項２において、
    　ラッチ回路を有し、
    　前記ラッチ回路は、第３トランジスタを有し、
    　前記第３トランジスタは、第３ゲート絶縁膜を有し、
    　前記第３トランジスタは、前記第１絶縁体に形成された第３開口の側面に沿った第３チャネル形成領域を有し、
    　前記第３ゲート絶縁膜は、平面視において、前記第３チャネル形成領域の上方に位置し、
    　前記第３ゲート絶縁膜は、前記第２絶縁体を有する、
    　半導体装置。
  4. 　請求項３において、
    　レベルシフタ回路を有し、
    　前記レベルシフタ回路は、第４トランジスタを有し、
    　前記第４トランジスタは、第４ゲート絶縁膜を有し、
    　前記第４トランジスタは、前記第１絶縁体に形成された第４開口の側面に沿った第４チャネル形成領域を有し、
    　前記第４ゲート絶縁膜は、平面視において、前記第４チャネル形成領域の上方に位置し、
    　前記第４ゲート絶縁膜は、前記第２絶縁体と、前記第３絶縁体と、を有する、
    　半導体装置。
  5. 　請求項４において、
    　前記第１チャネル形成領域乃至前記第４チャネル形成領域のそれぞれは、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有し、
    　前記元素Ｍは、アルミニウム、ガリウム、シリコン、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一又は複数である、
    　半導体装置。
  6. 　請求項５において、
    　前記第１開口乃至前記第４開口のそれぞれの側面のテーパー角は、７０°以上１１０°以下である、
    　半導体装置。
  7. 　請求項６に記載の半導体装置と、画素回路と、を有し、
    　前記画素回路は、駆動トランジスタを有し、
    　前記駆動トランジスタは、第５ゲート絶縁膜を有し、
    　前記駆動トランジスタは、前記第１絶縁体の上方に第５チャネル形成領域を有し、
    　前記第５ゲート絶縁膜は、平面視において、前記第５チャネル形成領域の上方に位置し、
    　前記第５ゲート絶縁膜は、前記第２絶縁体と、前記第３絶縁体と、を有する、
    　表示装置。
  8. 　請求項７において、
    　前記第５チャネル形成領域は、インジウム、亜鉛、及び前記元素Ｍから選ばれる一又は複数を有する、
    　表示装置。
  9. 　請求項８において、
    　前記画素回路は、発光デバイスを有し、
    　前記発光デバイスは、有機ＥＬ材料を含む、
    　表示装置。
  10. 　請求項９に記載の表示装置と、筐体と、を有する、電子機器。
  11. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、を有し、
    　前記第１トランジスタ乃至前記第４トランジスタのそれぞれは、第１絶縁体の下方に位置しかつソース又はドレインの一方として機能する第１導電体と、前記第１絶縁体の上方に位置しかつ前記ソース又は前記ドレインの他方として機能する第２導電体と、前記第１絶縁体に形成された開口の側面に接しかつ前記第１導電体と前記第２導電体とに接する半導体と、前記半導体上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、を有し、
    　前記第１トランジスタと前記第２トランジスタとのそれぞれの前記ゲート絶縁膜は、前記第３トランジスタと前記第４トランジスタとのそれぞれの前記ゲート絶縁膜よりも厚く、
    　前記第１トランジスタの前記第１導電体又は前記第２導電体の一方は、前記第２トランジスタの前記第１導電体又は前記第２導電体の一方に電気的に接続され、
    　前記第３トランジスタの前記第１導電体又は前記第２導電体の一方は、前記第４トランジスタの前記第１導電体又は前記第２導電体の一方に電気的に接続されている、
    　半導体装置。
  12. 　請求項１１において、
    　前記第１トランジスタと前記第２トランジスタとのそれぞれの前記ゲート絶縁膜は、第２絶縁体を有し、
    　前記第３トランジスタと前記第４トランジスタとのそれぞれの前記ゲート絶縁膜は、前記第２絶縁体と、第３絶縁体と、を有し、
    　前記第３絶縁体は、前記第２絶縁体上に位置する、
    　半導体装置。
  13. 　請求項１２において、
    　第１回路を有し、
    　前記第１回路は、第１端子と、第２端子と、第３端子と、第４端子と、を有し、
    　前記第１端子は、前記第１トランジスタの前記ゲート電極に電気的に接続され、
    　前記第２端子は、前記第２トランジスタの前記ゲート電極に電気的に接続され、
    　前記第３端子は、前記第３トランジスタの前記ゲート電極に電気的に接続され、
    　前記第４端子は、前記第４トランジスタの前記ゲート電極に電気的に接続され、
    　前記第１回路は、前記第１端子及び前記第３端子のそれぞれに高レベル電位又は低レベル電位の一方を出力する機能と、前記第２端子及び前記第４端子のそれぞれに高レベル電位又は低レベル電位の他方を出力する機能と、を有する、
    　半導体装置。
  14. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第１容量素子と、第２容量素子と、を有し、
    　前記第１トランジスタ乃至前記第６トランジスタのそれぞれは、第１絶縁体の下方に位置しかつソース又はドレインの一方として機能する第１導電体と、前記第１絶縁体の上方に位置しかつ前記ソース又は前記ドレインの他方として機能する第２導電体と、前記第１絶縁体に形成された開口の側面に接しかつ前記第１導電体と前記第２導電体とに接する半導体と、前記半導体上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、を有し、
    　前記第１トランジスタと前記第２トランジスタと前記第５トランジスタとのそれぞれの前記ゲート絶縁膜は、前記第３トランジスタと前記第４トランジスタと前記第６トランジスタとのそれぞれの前記ゲート絶縁膜よりも厚く、
    　前記第１トランジスタの前記第１導電体又は前記第２導電体の一方は、前記第２トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第１容量素子の一対の端子の一方と、に電気的に接続され、
    　前記第１トランジスタの前記ゲート電極は、前記第５トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第１容量素子の一対の端子の他方と、に電気的に接続され、
    　前記第３トランジスタの前記第１導電体又は前記第２導電体の一方は、前記第４トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第２容量素子の一対の端子の一方と、に電気的に接続され、
    　前記第３トランジスタの前記ゲート電極は、前記第６トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第２容量素子の一対の端子の他方と、に電気的に接続され、
    　前記第５トランジスタの前記第１導電体又は前記第２導電体の他方は、前記第６トランジスタの前記第１導電体又は前記第２導電体の他方に電気的に接続され、
    　前記第２トランジスタの前記ゲート電極は、前記第４トランジスタの前記ゲート電極に電気的に接続されている、
    　半導体装置。
  15. 　請求項１４において、
    　前記第１トランジスタと前記第２トランジスタと前記第５トランジスタとのそれぞれの前記ゲート絶縁膜は、第２絶縁体を有し、
    　前記第３トランジスタと前記第４トランジスタと前記第６トランジスタとのそれぞれの前記ゲート絶縁膜は、前記第２絶縁体と、第３絶縁体と、を有し、
    　前記第３絶縁体は、前記第２絶縁体上に位置する、
    　半導体装置。
  16. 　請求項１５において、
    　第１回路を有し、
    　前記第１回路は、第１端子と、第２端子と、を有し、
    　前記第１端子は、前記第５トランジスタの前記第１導電体又は前記第２導電体の他方と、前記第６トランジスタの前記第１導電体又は前記第２導電体の他方と、に電気的に接続され、
    　前記第２端子は、前記第２トランジスタの前記ゲート電極と、前記第４トランジスタの前記ゲート電極と、に電気的に接続され、
    　前記第１回路は、前記第１端子に高レベル電位又は低レベル電位の一方を出力する機能と、前記第２端子に高レベル電位又は低レベル電位の他方を出力する機能と、を有する、
    　半導体装置。
  17. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第１容量素子と、第２容量素子と、を有し、
    　前記第１トランジスタ乃至前記第８トランジスタのそれぞれは、第１絶縁体の下方に位置しかつソース又はドレインの一方として機能する第１導電体と、前記第１絶縁体の上方に位置しかつ前記ソース又は前記ドレインの他方として機能する第２導電体と、前記第１絶縁体に形成された開口の側面に接しかつ前記第１導電体と前記第２導電体とに接する半導体と、前記半導体上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、を有し、
    　前記第１トランジスタと前記第２トランジスタと前記第５トランジスタと前記第７トランジスタとのそれぞれの前記ゲート絶縁膜は、前記第３トランジスタと前記第４トランジスタと前記第６トランジスタと前記第８トランジスタとのそれぞれの前記ゲート絶縁膜よりも厚く、
    　前記第１トランジスタの前記第１導電体又は前記第２導電体の一方は、前記第２トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第１容量素子の一対の端子の一方と、に電気的に接続され、
    　前記第１トランジスタの前記ゲート電極は、前記第５トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第１容量素子の一対の端子の他方と、前記第７トランジスタの前記第１導電体又は前記第２導電体の一方と、に電気的に接続され、
    　前記第３トランジスタの前記第１導電体又は前記第２導電体の一方は、前記第４トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第２容量素子の一対の端子の一方と、に電気的に接続され、
    　前記第３トランジスタの前記ゲート電極は、前記第６トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第２容量素子の一対の端子の他方と、前記第８トランジスタの前記第１導電体又は前記第２導電体の一方と、に電気的に接続され、
    　前記第５トランジスタの前記第１導電体又は前記第２導電体の他方は、前記第５トランジスタの前記ゲート電極と、前記第６トランジスタの前記第１導電体又は前記第２導電体の他方と、前記第６トランジスタの前記ゲート電極と、に電気的に接続され、
    　前記第２トランジスタの前記ゲート電極は、前記第４トランジスタの前記ゲート電極に電気的に接続されている、
    　半導体装置。
  18. 　請求項１７において、
    　前記第１トランジスタと前記第２トランジスタと前記第５トランジスタと前記第７トランジスタとのそれぞれの前記ゲート絶縁膜は、第２絶縁体を有し、
    　前記第３トランジスタと前記第４トランジスタと前記第６トランジスタと前記第８トランジスタとのそれぞれの前記ゲート絶縁膜は、前記第２絶縁体と、第３絶縁体と、を有し、
    　前記第３絶縁体は、前記第２絶縁体上に位置する、
    　半導体装置。
  19. 　請求項１５において、
    　第１回路を有し、
    　前記第１回路は、第１端子と、第２端子と、を有し、
    　前記第１端子は、前記第５トランジスタの前記第１導電体又は前記第２導電体の他方と、前記第６トランジスタの前記第１導電体又は前記第２導電体の他方と、に電気的に接続され、
    　前記第２端子は、前記第２トランジスタの前記ゲート電極と、前記第４トランジスタの前記ゲート電極と、に電気的に接続され、
    　前記第１回路は、前記第１端子に高レベル電位又は低レベル電位の一方を出力する機能と、前記第２端子に高レベル電位又は低レベル電位の他方を出力する機能と、を有する、
    　半導体装置。
  20. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第９トランジスタと、第１容量素子と、第２容量素子と、を有し、
    　前記第１トランジスタ乃至前記第６トランジスタ及び前記第９トランジスタのそれぞれは、第１絶縁体の下方に位置しかつソース又はドレインの一方として機能する第１導電体と、前記第１絶縁体の上方に位置しかつ前記ソース又は前記ドレインの他方として機能する第２導電体と、前記第１絶縁体に形成された開口の側面に接しかつ前記第１導電体と前記第２導電体とに接する半導体と、前記半導体上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、を有し、
    　前記第１トランジスタと前記第２トランジスタと前記第５トランジスタと前記第９トランジスタとのそれぞれの前記ゲート絶縁膜は、前記第３トランジスタと前記第４トランジスタと前記第６トランジスタとのそれぞれの前記ゲート絶縁膜よりも厚く、
    　前記第１トランジスタの前記第１導電体又は前記第２導電体の一方は、前記第２トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第１容量素子の一対の端子の一方と、に電気的に接続され、
    　前記第１トランジスタの前記ゲート電極は、前記第５トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第１容量素子の一対の端子の他方と、前記第９トランジスタの前記ゲート電極と、に電気的に接続され、
    　前記第３トランジスタの前記第１導電体又は前記第２導電体の一方は、前記第４トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第２容量素子の一対の端子の一方と、に電気的に接続され、
    　前記第３トランジスタの前記ゲート電極は、前記第６トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第２容量素子の一対の端子の他方と、に電気的に接続され、
    　前記第５トランジスタの前記第１導電体又は前記第２導電体の他方は、前記第６トランジスタの前記第１導電体又は前記第２導電体の他方と、前記第９トランジスタの前記第１導電体又は前記第２導電体の一方と、に電気的に接続され、
    　前記第２トランジスタの前記ゲート電極は、前記第４トランジスタの前記ゲート電極に電気的に接続されている、
    　半導体装置。
  21. 　請求項２０において、
    　前記第１トランジスタと前記第２トランジスタと前記第５トランジスタと前記第９トランジスタとのそれぞれの前記ゲート絶縁膜は、第２絶縁体を有し、
    　前記第３トランジスタと前記第４トランジスタと前記第６トランジスタとのそれぞれの前記ゲート絶縁膜は、前記第２絶縁体と、第３絶縁体と、を有し、
    　前記第３絶縁体は、前記第２絶縁体上に位置する、
    　半導体装置。
  22. 　請求項２１において、
    　第１回路を有し、
    　前記第１回路は、第１端子と、第２端子と、を有し、
    　前記第１端子は、前記第５トランジスタの前記第１導電体又は前記第２導電体の他方と、前記第６トランジスタの前記第１導電体又は前記第２導電体の他方と、に電気的に接続され、
    　前記第２端子は、前記第２トランジスタの前記ゲート電極と、前記第４トランジスタの前記ゲート電極と、に電気的に接続され、
    　前記第１回路は、前記第１端子に高レベル電位又は低レベル電位の一方を出力する機能と、前記第２端子に高レベル電位又は低レベル電位の他方を出力する機能と、を有する、
    　半導体装置。
  23. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第１容量素子と、第２容量素子と、を有し、
    　前記第１トランジスタ乃至前記第８トランジスタのそれぞれは、第１絶縁体の下方に位置しかつソース又はドレインの一方として機能する第１導電体と、前記第１絶縁体の上方に位置しかつ前記ソース又は前記ドレインの他方として機能する第２導電体と、前記第１絶縁体に形成された開口の側面に接しかつ前記第１導電体と前記第２導電体とに接する半導体と、前記半導体上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、を有し、
    　前記第１トランジスタと前記第２トランジスタと前記第５トランジスタと前記第７トランジスタとのそれぞれの前記ゲート絶縁膜は、前記第３トランジスタと前記第４トランジスタと前記第６トランジスタと前記第８トランジスタとのそれぞれの前記ゲート絶縁膜よりも厚く、
    　前記第１トランジスタの前記第１導電体又は前記第２導電体の一方は、前記第２トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第１容量素子の一対の端子の一方と、に電気的に接続され、
    　前記第１トランジスタの前記ゲート電極は、前記第５トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第１容量素子の一対の端子の他方と、前記第７トランジスタの前記第１導電体又は前記第２導電体の一方と、に電気的に接続され、
    　前記第３トランジスタの前記第１導電体又は前記第２導電体の一方は、前記第４トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第２容量素子の一対の端子の一方と、に電気的に接続され、
    　前記第３トランジスタの前記ゲート電極は、前記第６トランジスタの前記第１導電体又は前記第２導電体の一方と、前記第２容量素子の一対の端子の他方と、前記第８トランジスタの前記第１導電体又は前記第２導電体の一方と、に電気的に接続され、
    　前記第５トランジスタの前記ゲート電極は、前記第６トランジスタの前記ゲート電極に電気的に接続され、
    　前記第２トランジスタの前記ゲート電極は、前記第４トランジスタの前記ゲート電極に電気的に接続されている、
    　半導体装置。
  24. 　請求項２３において、
    　前記第１トランジスタと前記第２トランジスタと前記第５トランジスタと前記第７トランジスタとのそれぞれの前記ゲート絶縁膜は、第２絶縁体を有し、
    　前記第３トランジスタと前記第４トランジスタと前記第６トランジスタと前記第８トランジスタとのそれぞれの前記ゲート絶縁膜は、前記第２絶縁体と、第３絶縁体と、を有し、
    　前記第３絶縁体は、前記第２絶縁体上に位置する、
    　半導体装置。
  25. 　請求項２４において、
    　第１回路を有し、
    　前記第１回路は、第１端子と、第２端子と、を有し、
    　前記第１端子は、前記第５トランジスタの前記ゲート電極と、前記第６トランジスタの前記ゲート電極と、に電気的に接続され、
    　前記第２端子は、前記第２トランジスタの前記ゲート電極と、前記第４トランジスタの前記ゲート電極と、に電気的に接続され、
    　前記第１回路は、前記第１端子に高レベル電位又は低レベル電位の一方を出力する機能と、前記第２端子に高レベル電位又は低レベル電位の他方を出力する機能と、を有する、
    　半導体装置。
  26. 　請求項１１乃至請求項２５のいずれか一において、
    　個々の前記開口の側面のテーパー角は、７０°以上１１０°以下である、
    　半導体装置。
  27. 　請求項２６において、
    　個々の前記半導体に含まれるチャネル形成領域は、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有し、
    　前記元素Ｍは、アルミニウム、ガリウム、シリコン、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一又は複数である、
    　半導体装置。
  28. 　請求項２７に記載の半導体装置を含む駆動回路と、表示部と、を有する表示装置。
  29. 　請求項２８において、
    　前記表示部は、有機ＥＬ材料を含む発光デバイス、無機ＥＬ材料を含む発光デバイス、又は発光ダイオードのいずれか一を含む画素回路を有する、
    　表示装置。
  30. 　請求項２９に記載の表示装置と、筐体と、を有する電子機器。
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