WO2024052772A1 - 半導体装置、表示装置、及び電子機器 - Google Patents

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WO2024052772A1
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transistor
terminal
circuit
potential
gate
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木村肇
井上達則
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株式会社半導体エネルギー研究所
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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Definitions

  • One embodiment of the present invention relates to a semiconductor device, a display device, and an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to products, operating methods, or manufacturing methods.
  • one aspect of the present invention relates to a process, machine, manufacture, or composition of matter. Therefore, more specifically, the technical fields of one embodiment of the present invention disclosed in this specification include semiconductor devices, display devices, liquid crystal display devices, light-emitting devices, power storage devices, imaging devices, storage devices, signal processing devices, and sensors. Examples include processors, electronic devices, systems, driving methods thereof, manufacturing methods thereof, and testing methods thereof.
  • Patent Document 1 For example, in order to improve the display quality of display devices, development of circuits that reduce variations in characteristics of drive transistors included in pixels is also underway.
  • an invention of a pixel circuit having a circuit for correcting the threshold voltage of a drive transistor is described in Patent Document 1.
  • Another example is a technology in which a transistor using an oxide semiconductor as a semiconductor thin film is used as a switching element included in a pixel circuit included in a display device.
  • Silicon-based semiconductor materials are widely known as semiconductor thin films that can be applied to transistors.
  • oxide semiconductors are attracting attention as materials other than silicon-based semiconductor materials.
  • oxide semiconductors not only oxides of single-component metals such as indium oxide and zinc oxide, but also oxides of multi-component metals are known.
  • IGZO In-Ga-Zn oxide
  • Patent Document 2 discloses an invention in which a transistor containing IGZO in an active layer is used in a pixel circuit of a display device.
  • a drive circuit such as a source driver circuit or a gate driver circuit included in the display device
  • an image can be displayed on the display section of the display device.
  • the drive circuit is provided with a shift register in order to transmit a predetermined signal to each row or each column.
  • a shift register has a structure in which a signal input to a holding circuit is sequentially transmitted to an adjacent holding circuit in holding circuits that are connected in series.
  • the waveform of the output signal from the holding circuit may be missing, and defects such as rounding may appear.
  • the signal is input to the holding circuits in the next stage and subsequent stages, so the influence spreads to the entire shift register. For this reason, the signal output from the shift register may also lack a waveform and exhibit defects such as rounding.
  • An object of one embodiment of the present invention is to provide a semiconductor device that operates stably.
  • An object of one embodiment of the present invention is to provide a semiconductor device that can be driven at high speed.
  • an object of one embodiment of the present invention is to provide a highly reliable semiconductor device.
  • an object of one embodiment of the present invention is to provide a display device including the above-described semiconductor device.
  • an object of one embodiment of the present invention is to provide an electronic device including the above-described display device.
  • an object of one embodiment of the present invention is to provide a new semiconductor device, a new display device, or a new electronic device.
  • a holding circuit is configured so that the potential of the holding node does not change unintentionally during operation of the shift register.
  • One embodiment of the present invention includes a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, a seventh transistor, an eighth transistor, and a first capacitor.
  • This is a semiconductor device including an element and a second capacitive element.
  • One of the source and drain of the third transistor is electrically connected to one of the source and drain of the second transistor, one of the source and drain of the seventh transistor, and one of the source and drain of the eighth transistor.
  • the other of the source and drain of the third transistor is electrically connected to the gate of the first transistor and the first terminal of the first capacitor.
  • one of the source and drain of the first transistor is electrically connected to the gate of the second transistor, one of the source and drain of the fourth transistor, and the second terminal of the first capacitor.
  • the gate of the fourth transistor is electrically connected to one of the source and drain of the fifth transistor, one of the source and drain of the sixth transistor, the gate of the eighth transistor, and the first terminal of the second capacitor. It is connected to the.
  • the gate of the seventh transistor is electrically connected to the gate of the sixth transistor.
  • one embodiment of the present invention provides a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, and a seventh transistor, which are different from the above (1).
  • a semiconductor device includes: an eighth transistor; a first capacitive element; and a second capacitive element.
  • One of the source and drain of the third transistor is electrically connected to one of the source and drain of the second transistor, one of the source and drain of the seventh transistor, and one of the source and drain of the eighth transistor.
  • the other of the source and drain of the third transistor is electrically connected to the gate of the first transistor and the first terminal of the first capacitor.
  • one of the source and drain of the first transistor is electrically connected to the gate of the second transistor, the gate of the second transistor, one of the source and drain of the fourth transistor, and the second terminal of the first capacitor. connected.
  • the gate of the fourth transistor is electrically connected to one of the source and drain of the fifth transistor, one of the source and drain of the sixth transistor, the gate of the eighth transistor, and the first terminal of the second capacitor. It is connected to the.
  • the gate of the seventh transistor is electrically connected to the gate of the sixth transistor.
  • one embodiment of the present invention may include a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, a seventh transistor, an eighth transistor, and a third transistor.
  • This semiconductor device includes nine transistors, a first capacitive element, a second capacitive element, and a third capacitive element.
  • One of the source and drain of the third transistor is one of the source and drain of the second transistor, one of the source and drain of the fourth transistor, one of the source and drain of the eighth transistor, and one of the source and drain of the ninth transistor. It is electrically connected to one of the drains. Further, the other of the source and drain of the third transistor is electrically connected to the gate of the first transistor and the first terminal of the first capacitor.
  • one of the source and drain of the first transistor is electrically connected to one of the source and drain of the fifth transistor, a second terminal of the first capacitor, and a first terminal of the second capacitor.
  • the gate of the second transistor is electrically connected to the other of the source and drain of the fourth transistor and the second terminal of the second capacitor.
  • the gate of the fifth transistor is electrically connected to one of the source and drain of the sixth transistor, one of the source and drain of the seventh transistor, the gate of the ninth transistor, and the first terminal of the third capacitor. It is connected to the. Further, the gate of the ninth transistor is electrically connected to the gate of the seventh transistor.
  • one embodiment of the present invention provides a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, and a sixth transistor, which are different from (1) and (2) above. , a seventh transistor, an eighth transistor, a first capacitive element, and a second capacitive element.
  • One of the source and drain of the third transistor is electrically connected to one of the source and drain of the seventh transistor and one of the source and drain of the eighth transistor.
  • the other of the source and drain of the third transistor is electrically connected to the gate of the first transistor, one of the source and drain of the second transistor, and the first terminal of the first capacitor.
  • one of the source and drain of the first transistor is electrically connected to the gate of the second transistor, one of the source and drain of the fourth transistor, and the second terminal of the first capacitor.
  • the gate of the fourth transistor is electrically connected to one of the source and drain of the fifth transistor, one of the source and drain of the sixth transistor, the gate of the eighth transistor, and the first terminal of the second capacitor. It is connected to the.
  • the gate of the seventh transistor is electrically connected to the gate of the sixth transistor.
  • one embodiment of the present invention is a semiconductor device including a first transistor, a second transistor, a third transistor, and a first capacitor.
  • One of the source and drain of the third transistor is electrically connected to one of the source and drain of the second transistor, and the other of the source and drain of the third transistor is connected to the gate of the first transistor and the first capacitor.
  • the first terminal is electrically connected to the first terminal.
  • one of the source and drain of the first transistor is electrically connected to the gate of the second transistor and the second terminal of the first capacitor.
  • one embodiment of the present invention is a semiconductor device that is different from (5) above and includes a first transistor, a second transistor, a third transistor, and a first capacitor.
  • One of the source and drain of the third transistor is electrically connected to one of the source and drain of the second transistor, and the other of the source and drain of the third transistor is connected to the gate of the first transistor and the first capacitor.
  • the first terminal is electrically connected to the first terminal.
  • one of the source and drain of the first transistor is electrically connected to the gate of the second transistor, the other of the source and drain of the second transistor, and the second terminal of the first capacitor.
  • one embodiment of the present invention is a semiconductor device including a first transistor, a second transistor, a third transistor, a buffer circuit, and a first capacitor.
  • the buffer circuit has an input terminal and an output terminal.
  • One of the source and drain of the third transistor is electrically connected to one of the source and drain of the second transistor, and the other of the source and drain of the third transistor is connected to the gate of the first transistor and the first capacitor.
  • the first terminal is electrically connected to the first terminal.
  • the input terminal of the buffer circuit is electrically connected to one of the source and drain of the first transistor and the second terminal of the first capacitor, and the output terminal of the buffer circuit is connected to the gate of the second transistor. electrically connected.
  • one embodiment of the present invention is a semiconductor device including a first transistor, a second transistor, a third transistor, a fourth transistor, a first capacitor, and a second capacitor.
  • One of the source and drain of the third transistor is electrically connected to one of the source and drain of the second transistor and one of the source and drain of the fourth transistor, and the other of the source and drain of the third transistor is electrically connected to one of the source and drain of the second transistor. , are electrically connected to the gate of the first transistor and the first terminal of the first capacitor.
  • one of the source and drain of the first transistor is electrically connected to the gate of the second transistor, the second terminal of the first capacitive element, and the first terminal of the second capacitive element, and the second transistor
  • the gate of is electrically connected to the other of the source and drain of the fourth transistor and the second terminal of the second capacitor.
  • one embodiment of the present invention is a semiconductor device that is different from (5) and (6) above and includes a first transistor, a second transistor, a third transistor, and a first capacitor. .
  • One of the source and drain of the third transistor is electrically connected to one of the source and drain of the second transistor.
  • the other of the source and drain of the third transistor is electrically connected to the gate of the first transistor, the gate of the second transistor, and the first terminal of the first capacitor.
  • one of the source and drain of the first transistor is electrically connected to the second terminal of the first capacitive element.
  • one embodiment of the present invention is a display device including a driver circuit and a display device.
  • the drive circuit includes the semiconductor device according to any one of (1) to (9) above. Further, the drive circuit has a function of transmitting a signal for displaying an image to the display device.
  • the display device may include a light-emitting device or a liquid crystal display device.
  • one embodiment of the present invention is an electronic device including the display device described in (11) above and a housing.
  • the output signal of the holding circuit can be fed back to the holding node side.
  • a fixed potential is applied to the holding node from, for example, a power supply line, so that the holding node is not in a floating state. This makes it possible to suppress fluctuations in the potential of the holding node, thereby making it possible to stabilize the output signal of the holding circuit.
  • the fixed potential is preferably equal to a potential according to information held by the holding circuit.
  • a semiconductor device that operates stably can be provided.
  • a semiconductor device with high driving speed can be provided.
  • a highly reliable semiconductor device can be provided.
  • a display device including the above semiconductor device can be provided.
  • an electronic device including the above-described display device can be provided.
  • a new semiconductor device, a new display device, or a new electronic device can be provided.
  • the effects of one embodiment of the present invention are not limited to the above effects.
  • the above effects do not preclude the existence of other effects.
  • other effects are those not mentioned in this item, which will be described below.
  • Those skilled in the art can derive effects not mentioned in this item from the descriptions, drawings, etc., and can extract them as appropriate from these descriptions.
  • one embodiment of the present invention has at least one of the above effects and other effects. Therefore, one embodiment of the present invention may not have the above effects in some cases.
  • 1A to 1C are circuit diagrams showing an example of an amplifier circuit.
  • 2A to 2C are circuit diagrams showing an example of an amplifier circuit.
  • 3A to 3C are circuit diagrams showing an example of an amplifier circuit.
  • 4A to 4D are circuit diagrams showing an example of an amplifier circuit.
  • FIG. 5 is a circuit diagram showing an example of an amplifier circuit.
  • 6A and 6B are circuit diagrams showing an example of an amplifier circuit.
  • 7A and 7B are circuit diagrams showing an example of an amplifier circuit.
  • 8A to 8C are circuit diagrams showing an example of an amplifier circuit.
  • 9A to 9F are circuit diagrams showing an example of an amplifier circuit.
  • 10A to 10C are circuit diagrams showing an example of an amplifier circuit.
  • FIG. 11 is a layout diagram showing an example of an amplifier circuit.
  • FIG. 12 is a block diagram showing an example of a display device.
  • 13A and 13B are block diagrams showing an example of a drive circuit.
  • FIG. 14 is a circuit diagram showing an example of a circuit included in the drive circuit.
  • FIG. 15 is a timing chart showing an example of the operation of circuits included in the drive circuit.
  • FIG. 16 is a circuit diagram showing an example of a circuit included in the drive circuit.
  • FIG. 17 is a circuit diagram showing an example of a circuit included in the drive circuit.
  • FIG. 18 is a circuit diagram showing an example of a circuit included in the drive circuit.
  • FIG. 19 is a circuit diagram showing an example of a circuit included in the drive circuit.
  • FIG. 20 is a block diagram showing an example of a drive circuit.
  • FIG. 20 is a block diagram showing an example of a drive circuit.
  • FIG. 21 is a timing chart showing an example of the operation of the drive circuit.
  • FIG. 22 is a circuit diagram showing an example of a circuit included in the drive circuit.
  • FIG. 23 is a circuit diagram showing an example of a circuit included in the drive circuit.
  • FIG. 24 is a circuit diagram showing an example of a circuit included in the drive circuit.
  • FIG. 25A and FIG. 25B are perspective schematic diagrams showing a configuration example of a display device.
  • FIG. 26 is a block diagram showing an example of the configuration of a display device.
  • FIG. 27 is a schematic cross-sectional view showing a configuration example of a display device.
  • 28A to 28C are schematic cross-sectional views showing configuration examples of a display device.
  • FIG. 29 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIGS. 30A and 30B are schematic cross-sectional views illustrating a configuration example of a transistor included in a semiconductor device.
  • FIG. 31 is a schematic cross-sectional view showing a configuration example of a transistor included in a semiconductor device.
  • FIG. 32 is a schematic cross-sectional view showing a configuration example of a display device.
  • 33A to 33C are schematic plan views showing examples of the structure of transistors included in a semiconductor device, and
  • FIG. 33D is a schematic cross-sectional view showing an example of the structure of transistors included in the semiconductor device.
  • FIG. 34A is a schematic plan view showing an example of the structure of a transistor included in a semiconductor device, and FIG.
  • FIG. 34B is a schematic cross-sectional view showing an example of the structure of a transistor included in the semiconductor device.
  • FIG. 35 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 36 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 37 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 38 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 39 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 40 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 41 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 42 is a schematic cross-sectional view showing a configuration example of a display device.
  • FIG. 43 is a schematic cross-sectional view showing a configuration example of a display device.
  • 44A to 44D are schematic cross-sectional views showing configuration examples of an LED package.
  • 45A and 45B are schematic plan views showing a configuration example of an LED package.
  • 46A to 46F are diagrams illustrating configuration examples of light emitting devices.
  • 47A to 47C are diagrams illustrating configuration examples of light emitting devices.
  • FIG. 48A is a circuit diagram showing an example of the configuration of a pixel circuit included in the display device
  • FIG. 48B is a schematic perspective view showing an example of the configuration of the pixel circuit included in the display device.
  • 49A to 49G are schematic plan views showing examples of pixels.
  • 50A to 50F are schematic plan views showing examples of pixels.
  • 51A to 51H are schematic plan views showing examples of pixels.
  • 52A to 52D are schematic plan views showing examples of pixels.
  • 53A to 53G are schematic plan views showing examples of pixels.
  • 54A to 54I are perspective views showing an example of an electronic device.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit that includes a semiconductor element (for example, a transistor, a diode, and a photodiode), and a device that has the same circuit.
  • semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • An example of a semiconductor device is an integrated circuit.
  • an example of a semiconductor device is a chip including an integrated circuit.
  • Another example of a semiconductor device is an electronic component in which a chip is housed in a package.
  • a storage device, a display device, a light emitting device, a lighting device, and an electronic device may themselves be a semiconductor device or include a semiconductor device.
  • X and Y are electrically connected is an element that enables electrical connection between X and Y (for example, a switch, a transistor, a capacitive element, an inductor, a resistive element, a diode, a display device, light emitting device, and load) can be connected between X and Y.
  • the switch has a function of controlling on/off. In other words, the switch is in a conductive state (on state) or in a non-conductive state (off state), and has the function of controlling whether or not current flows.
  • both an element and a power supply line are arranged between X and Y.
  • a power supply line for example, VDD (high power supply potential), VSS (low power supply potential), GND (ground potential), or a wiring that provides a desired potential
  • VDD high power supply potential
  • VSS low power supply potential
  • GND ground potential
  • a wiring that provides a desired potential are arranged between X and Y.
  • a transistor if the drain and source of the transistor are interposed between X and Y, it is defined that X and Y are electrically connected.
  • a capacitive element when a capacitive element is placed between X and Y, it may or may not be specified that X and Y are electrically connected.
  • a capacitive element in the configuration of a digital circuit or logic circuit, if a capacitive element is placed between X and Y, it may not be specified that X and Y are electrically connected.
  • a capacitive element is disposed between X and Y, it may be specified that X and Y are electrically connected.
  • An example of a case where X and Y are functionally connected is a circuit that enables functional connection between X and Y (for example, a logic circuit (for example, an inverter, a NAND circuit, and a NOR circuit), a signal Conversion circuits (for example, digital-to-analog conversion circuits, analog-to-digital conversion circuits, and gamma correction circuits), potential level conversion circuits (for example, power supply circuits such as booster circuits or step-down circuits, and level shifter circuits that change the potential level of signals), voltage sources, Current sources, switching circuits, amplifier circuits (e.g., circuits that can increase signal amplitude or current amount, operational amplifiers, differential amplifier circuits, source follower circuits, and buffer circuits), signal generation circuits, storage circuits, and control circuits) are It is possible for one or more to be connected between and Y. As an example, even if another circuit is sandwiched between X and Y, if a signal output from X is transmitted
  • X, Y, the source (sometimes translated as one of the first terminal and the second terminal) and the drain (sometimes translated as the other of the first terminal and the second terminal) of the transistor are mutually They are electrically connected in the order of X, the source of the transistor, the drain of the transistor, and Y.” or "The source of the transistor is electrically connected to X, the drain of the transistor is electrically connected to Y, and X, the source of the transistor, the drain of the transistor, and Y are electrically connected in this order.” It can be expressed as "there is”.
  • X is electrically connected to Y via the source and drain of the transistor, and X, the source of the transistor, the drain of the transistor, and Y are provided in this connection order.” Can be done.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wiring, electrodes, terminals, conductive films or layers).
  • a “resistance element” can be, for example, a circuit element having a resistance value higher than 0 ⁇ or a wiring having a resistance value higher than 0 ⁇ . Therefore, in this specification and the like, a “resistance element” includes a wiring having a resistance value, a transistor through which a current flows between a source and a drain, a diode, or a coil. Therefore, the term “resistance element” may be translated into the terms “resistance", “load”, or "region having a resistance value”.
  • the resistance value may be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and still more preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, the resistance may be greater than or equal to 1 ⁇ and less than or equal to 1 ⁇ 10 9 ⁇ .
  • a “capacitive element” refers to, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value higher than 0F, a parasitic capacitance, or a transistor.
  • the gate capacitance can be Further, the term “capacitive element,” “parasitic capacitance,” or “gate capacitance” can sometimes be replaced with the term “capacitance.” Conversely, the term “capacitance” may be translated into the terms “capacitive element,” “parasitic capacitance,” or “gate capacitance.” Further, a “capacitive element” (including a “capacitive element” having three or more terminals) has a configuration including an insulator and a pair of conductors sandwiching the insulator.
  • a pair of conductors in a “capacitive element” can be translated into a “pair of electrodes," a “pair of conductive regions,” a “pair of regions,” or a “pair of terminals.” Further, the terms “one of a pair of terminals” and “the other of a pair of terminals” may be referred to as a first terminal and a second terminal, respectively.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be set to 1 pF or more and 10 ⁇ F or less.
  • a transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are input/output terminals of the transistor.
  • One of the two input/output terminals becomes a source and the other becomes a drain depending on the conductivity type of the transistor (n-channel type, p-channel type) and the level of potential applied to the three terminals of the transistor. Therefore, in this specification and the like, the terms source and drain may be used interchangeably.
  • a multi-gate structure transistor having two or more gate electrodes can be used as an example of a transistor.
  • a multi-gate structure channel formation regions are connected in series, resulting in a structure in which a plurality of transistors are connected in series. Therefore, the multi-gate structure can reduce off-state current and improve the breakdown voltage (improve reliability) of the transistor.
  • the multi-gate structure when operating in the saturation region, even if the voltage between the drain and source changes, the current between the drain and source does not change much, and the slope is flat. characteristics can be obtained. By utilizing voltage/current characteristics with a flat slope, it is possible to realize an ideal current source circuit or an active load with a very high resistance value. As a result, a differential circuit or a current mirror circuit with good characteristics can be realized.
  • the circuit element may include multiple circuit elements.
  • this also includes the case where two or more resistors are electrically connected in series.
  • this also includes a case where two or more capacitive elements are electrically connected in parallel.
  • one transistor is shown on the circuit diagram, two or more transistors are electrically connected in series, and the gates of each transistor are electrically connected to each other. shall be included.
  • the switch has two or more transistors, and the two or more transistors are electrically connected in series or parallel. , including the case where the gates of the respective transistors are electrically connected to each other.
  • a node can be translated as a terminal, wiring, electrode, conductive layer, conductor, or impurity region depending on the circuit configuration and device structure. Furthermore, terminals, wiring, etc. can be referred to as nodes.
  • Voltage refers to a potential difference from a reference potential.
  • the reference potential is a ground potential (earth potential)
  • “voltage” can be translated into “potential.” Note that the ground potential does not necessarily mean 0V.
  • potential is relative, and as the reference potential changes, the potential applied to wiring, the potential applied to circuits, etc., the potential output from circuits, etc. also change.
  • the terms “high-level potential” and “low-level potential” do not mean specific potentials.
  • the respective high-level potentials provided by both wires do not have to be equal to each other.
  • the low-level potentials provided by both wires do not have to be equal to each other.
  • current refers to the phenomenon of charge movement (electrical conduction), and for example, the statement that "electrical conduction of a positively charged body is occurring” is replaced by “in the opposite direction, electrical conduction of a negatively charged body is occurring.” In other words, “electrical conduction is occurring.” Therefore, in this specification and the like, “current” refers to a charge movement phenomenon (electrical conduction) accompanying the movement of carriers, unless otherwise specified. Examples of carriers here include electrons, holes, anions, cations, and complex ions, and carriers differ depending on the system in which current flows (eg, semiconductor, metal, electrolyte, and in vacuum). Furthermore, the "direction of current” in wiring, etc.
  • ordinal numbers such as “first,” “second,” and “third” are added to avoid confusion between constituent elements. Therefore, the number of components is not limited. Further, the order of the constituent elements is not limited. For example, a component referred to as “first” in one embodiment of this specification etc. may be a component referred to as “second” in another embodiment or in the claims. It's also possible. Furthermore, for example, a component referred to as “first” in one of the embodiments of this specification etc. may be omitted in other embodiments or claims.
  • the terms “above” and “below” do not limit the positional relationship of the components to be directly above or below, and in direct contact with each other.
  • electrode B does not need to be formed directly on insulating layer A, and there is no need to form another structure between insulating layer A and electrode B. Do not exclude things that contain elements.
  • electrode B does not need to be formed on insulating layer A in direct contact with insulating layer A and electrode B. Do not exclude items that include other components between them.
  • electrode B below the insulating layer A it is not necessary that the electrode B is formed under the insulating layer A in direct contact with the insulating layer A and the electrode B. Do not exclude items that include other components between them.
  • words such as “row” and “column” may be used to describe components arranged in a matrix and their positional relationships. Further, the positional relationship between the components changes as appropriate depending on the direction in which each component is depicted. Therefore, the terms are not limited to those explained in the specification, etc., and can be appropriately rephrased depending on the situation. For example, the expression “row direction” may be translated into “column direction” by rotating the orientation of the drawing by 90 degrees.
  • the words “film” and “layer” can be interchanged depending on the situation.
  • the term “conductive layer” may be changed to the term “conductive film.”
  • the term “insulating film” may be changed to the term “insulating layer.”
  • the words “film” and “layer” may be omitted and replaced with other terms.
  • the term “conductive layer” or “conductive film” may be changed to the term “conductor.”
  • the term “insulating layer” or “insulating film” may be changed to the term "insulator.”
  • the terms “electrode,” “wiring,” and “terminal” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” or “wiring” include cases where a plurality of “electrodes” or “wirings” are formed integrally.
  • a “terminal” may be used as part of a “wiring” or “electrode,” and vice versa.
  • the term “terminal” also includes cases in which one or more selected from “electrode,” “wiring,” and “terminal” are integrally formed.
  • an “electrode” can be a part of a “wiring” or a “terminal,” and, for example, a “terminal” can be a part of a “wiring” or a “electrode.”
  • the term “electrode,” “wiring,” or “terminal” may be replaced with the term “region” depending on the case.
  • terms such as “wiring,” “signal line,” and “power line” can be interchanged depending on the case or the situation.
  • the term “signal line” or “power line” may be changed to the term “wiring” in some cases.
  • the term “power line” may be changed to the term "signal line”.
  • the term “signal line” may be changed to the term "power line”.
  • the term “potential” applied to the wiring may be changed to the term “signal”.
  • the term “signal” may be changed to the term “potential”.
  • timing charts may be used to explain the operating method of a semiconductor device.
  • the timing charts used in this specification etc. show ideal operation examples, and the periods, magnitudes of signals (for example, potential or current), and timings described in the timing charts are , unless otherwise specified.
  • the timing charts described in this specification etc. may change the magnitude and timing of a signal (e.g., potential or current) input to each wiring (including a node) in the timing chart depending on the situation. It can be performed. For example, even if two periods are written at equal intervals in the timing chart, the lengths of the two periods may be different from each other. Also, for example, even if one period is long and the other short, the lengths of both periods may be equal, or one period may be short. In some cases, the other period may be made longer.
  • metal oxide refers to a metal oxide in a broad sense.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like.
  • oxide semiconductors also referred to as oxide semiconductors or simply OS
  • the metal oxide is sometimes referred to as an oxide semiconductor.
  • a metal oxide can constitute a channel forming region of a transistor having at least one of an amplification effect, a rectification effect, and a switching effect
  • the metal oxide is called a metal oxide semiconductor. be able to.
  • OS transistor it can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • metal oxides containing nitrogen may also be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • semiconductor impurities refer to, for example, substances other than the main components that constitute the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic % is an impurity.
  • impurities include, for example, an increase in the defect level density of the semiconductor, a decrease in carrier mobility, and a decrease in crystallinity.
  • impurities that change the characteristics of the semiconductor include, for example, group 1 elements, group 2 elements, group 13 elements, group 14 elements, and group 15 elements.
  • transition metals other than the main components in particular, for example, hydrogen (also present in water), lithium, sodium, silicon, boron, phosphorus, carbon and nitrogen.
  • a switch refers to a switch that is in a conductive state (on state) or a non-conductive state (off state) and has the function of controlling whether or not current flows.
  • a switch refers to a device that has the function of selecting and switching a path through which current flows. Therefore, a switch may have two or more terminals through which current flows, in addition to the control terminal.
  • an electrical switch, a mechanical switch, etc. can be used. In other words, the switch is not limited to a specific type as long as it can control the current.
  • Examples of electrical switches include transistors (e.g., bipolar transistors, MOS transistors, etc.), diodes (e.g., PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. de , diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors e.g., bipolar transistors, MOS transistors, etc.
  • diodes e.g., PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. de , diode-connected transistors, etc.
  • the "conducting state" of the transistor means, for example, a state in which the source and drain electrodes of the transistor can be considered to be electrically short-circuited, or a state in which there
  • non-conducting state of a transistor refers to a state in which the source electrode and drain electrode of the transistor can be considered to be electrically disconnected. Note that when the transistor is operated as a simple switch, the polarity (conductivity type) of the transistor is not particularly limited.
  • a mechanical switch is a switch using MEMS (micro electro mechanical systems) technology.
  • the switch has an electrode that can be moved mechanically, and operates by controlling conduction and non-conduction by moving the electrode.
  • a device manufactured using a metal mask or FMM may be referred to as a device with a MM (metal mask) structure.
  • a device manufactured without using a metal mask or FMM may be referred to as a device with an MML (metal maskless) structure.
  • a structure in which a light-emitting layer is made separately or a structure in which the light-emitting layer is painted separately for each color light-emitting device is referred to as SBS (Side By).
  • SBS Side By
  • a light emitting device that can emit white light may be referred to as a white light emitting device.
  • a white light-emitting device can be combined with a colored layer (for example, a color filter) to form a full-color display device.
  • light emitting devices can be broadly classified into single structures and tandem structures. It is preferable that a device with a single structure has one light-emitting unit between a pair of electrodes, and that the light-emitting unit includes one or more light-emitting layers.
  • the light-emitting layers may be selected such that the colors of each of the two light-emitting layers are complementary colors. For example, by making the light emitting color of the first light emitting layer and the light emitting color of the second light emitting layer complementary, it is possible to obtain a configuration in which the light emitting device as a whole emits white light.
  • the structure when obtaining white light emission using three or more light emitting layers, the structure may be such that the light emitting device as a whole can emit white light by combining the respective emitted light colors of the three or more light emitting layers.
  • the tandem structure device has two or more light emitting units between a pair of electrodes, and each light emitting unit includes one or more light emitting layers.
  • a configuration may be adopted in which white light emission can be obtained by combining light from the light emitting layers of a plurality of light emitting units.
  • the configuration for obtaining white light emission is the same as the configuration of the single structure.
  • the SBS structure light emitting device can have lower power consumption than the white light emitting device. If it is desired to keep power consumption low, it is preferable to use a light emitting device with an SBS structure.
  • a white light-emitting device is preferable because the manufacturing process is simpler than that of a light-emitting device with an SBS structure, and thus the manufacturing cost can be lowered or the manufacturing yield can be increased.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, the case where the angle is greater than or equal to -5° and less than or equal to 5° is also included.
  • substantially parallel or “substantially parallel” refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, the case where the angle is 85° or more and 95° or less is also included.
  • substantially perpendicular or “approximately perpendicular” refers to a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
  • each embodiment can be appropriately combined with the structure shown in other embodiments to form one embodiment of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, it is possible to combine the configuration examples with each other as appropriate.
  • content (or even part of the content) described in one embodiment may be different from other content (or even part of the content) described in that embodiment and one or more other implementations. It is possible to apply, combine, or replace at least one content with the content described in the form (or even a part of the content).
  • a diagram (which may be a part) described in one embodiment may be a different part of that diagram, another diagram (which may be a part) described in that embodiment, and one or more other parts. More figures can be configured by combining at least one figure (or even a part) described in the embodiment.
  • the code when the same code is used for multiple elements, especially when it is necessary to distinguish between them, the code includes an identifying symbol such as "_1", “[n]”, “[m,n]”, etc. In some cases, the symbol may be added to the description. In addition, in the drawings, etc., when a code for identification such as “_1”, “[n]”, “[m,n]”, etc. is added to the code, when there is no need to distinguish it in this specification etc. In some cases, no identification code is written.
  • the circuit BSPR shown in FIG. 2A is an example of an amplifier circuit, and includes a circuit BB, a transistor MNb, and a capacitive element Ca. Further, the circuit BSPR includes, for example, a terminal Ti that functions as an input terminal and a terminal To that functions as an output terminal. Further, the circuit BB has, for example, a terminal Bi that functions as an input terminal and a terminal Bo that functions as an output terminal.
  • an OS transistor as the transistor MNb.
  • metal oxides included in the channel forming region of the OS transistor include In-M-Zn oxide containing indium, element M, and zinc (element M is aluminum, gallium, yttrium, tin, copper, vanadium). , beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, magnesium, or antimony).
  • a transistor having silicon in a channel formation region hereinafter referred to as a Si transistor may be applied.
  • Transistors other than OS transistors and Si transistors include, for example, transistors whose channel formation region contains germanium (Ge), zinc selenide (ZnSe), cadmium sulfide (CdS), gallium arsenide (GaAs), etc. , a transistor whose channel formation region contains a compound semiconductor such as indium phosphide (InP), gallium nitride (GaN), or silicon germanium (SiGe), a transistor whose channel formation region contains carbon nanotubes, or a transistor whose channel formation region contains an organic semiconductor.
  • a transistor included in the region can be used.
  • the transistor MNb illustrated in FIG. 2A is, for example, an n-channel transistor with a multi-gate structure having gates above and below the channel, and the transistor MNb has a first gate and a second gate.
  • the first gate is sometimes described as a gate (sometimes referred to as a front gate)
  • the second gate is sometimes described as a back gate.
  • the first gate and the second gate can be interchanged with each other, and therefore the word “gate” can be written interchangeably with the word “back gate.”
  • the phrase “back gate” can be written interchangeably with the phrase “gate.”
  • a connection configuration such as “the gate is electrically connected to the first wiring, and the back gate is electrically connected to the second wiring” is equivalent to "the back gate is electrically connected to the first wiring”. and the gate is electrically connected to the second wiring.
  • the connection configuration of the back gate is not illustrated.
  • the electrical connection destination of the back gate can be determined at the design stage.
  • the gate and the back gate may be electrically connected in order to increase the on-state current of the transistor. That is, for example, the gate and back gate of transistor MNb may be electrically connected.
  • the back gate of the transistor in order to vary the threshold voltage of the transistor or to reduce the off-state current of the transistor, the back gate of the transistor may be electrically connected to an external circuit.
  • a configuration may also be adopted in which a wiring is provided for this purpose and a potential is applied to the back gate of the transistor by the external circuit.
  • the transistor MNb is ideally normally off, and the threshold voltage of the transistor MNb is set to V th_MNb .
  • the threshold voltage V th_MNb is a voltage that satisfies V High ⁇ V Low >V th_MNb . Note that V High is a high level potential, and V Low is a low level potential.
  • normally-off refers to a state in which no current flows through a transistor when the gate-source voltage is 0V.
  • normally-off in an OS transistor means that when the gate-source voltage is 0V, the current flowing through the transistor per 1 ⁇ m of channel width is 1 ⁇ 10 ⁇ 20 A or less at room temperature and 1 ⁇ 10 ⁇ 20 A at 85°C . 18 A or less, or 1 ⁇ 10 ⁇ 16 A or less at 125°C.
  • normally-on refers to a state in which a channel exists even when the gate-source voltage is 0V, and current flows through the transistor.
  • the semiconductor device of one embodiment of the present invention does not depend on the structure of a transistor included in the semiconductor device.
  • the transistor MNb illustrated in FIG. 2A may have a configuration without a back gate, that is, a transistor with a single gate structure (see FIG. 2B). Further, some transistors may have a back gate, and some other transistors may have a back gate.
  • the transistor MNb is an n-channel transistor, but depending on the situation, the transistor MNb may be a p-channel transistor.
  • the terminal Bi of the circuit BB is electrically connected to the terminal Ti, and the terminal Bo of the circuit BB is electrically connected to the gate of the transistor MNb and the first terminal of the capacitive element Ca. Further, the first terminal of the transistor MNb is electrically connected to the wiring VAL1, and the second terminal of the transistor MNb is electrically connected to the second terminal of the capacitive element Ca and the terminal To.
  • the electrical connection portion between the terminal Bo of the circuit BB, the gate of the transistor MNb, and the first terminal of the capacitive element Ca is referred to as a node N.
  • the circuit BB has, for example, a function of setting the node N in a floating state. Therefore, the circuit BB can be configured to include a switching element, for example. Further, the circuit BB has a function of outputting a potential corresponding to the potential input to the terminal Bi to the terminal Bo. For example, the circuit BB may be configured to output the potential V Mid to the terminal Bo when the high level potential V High is applied to the terminal Bi. Note that V Mid is a potential lower than the high level potential V High and higher than the low level potential V Low . Further, V Mid is a voltage that satisfies V Mid ⁇ V Low > V th_MNb .
  • the wiring VAL1 in FIG. 2A functions as a wiring that provides a fixed potential or a variable potential, for example.
  • the fixed potential include a high level potential, a low level potential, a ground potential, and a negative potential.
  • a pulse signal (sometimes referred to as a pulse voltage) can be mentioned.
  • a clock signal can be cited as an example of a pulse signal.
  • the potential of the terminal Ti is indicated as V in
  • the potential of the terminal To is indicated as V out .
  • the potential of the node N of the circuit BSPR in FIG. 2A is a potential V Mid lower than the high level potential V High . Further, at this time, it is assumed that the node N is not in a floating state. Further, it is assumed that a low level potential V Low is applied from the wiring VAL1 to the first terminal of the transistor MNb.
  • the potential of the node N is in a floating state, due to the capacitive coupling of the capacitive element Ca, as the potential of the terminal To increases, the potential of the node N also increases from V Mid . As a result, the gate-source voltage of the transistor MNb is held by the capacitive element Ca, so that the potential of the terminal To increases to V High . Further, ideally, the potential of the node N is V Mid +V High - V Low .
  • the circuit BSPR is as shown in FIG. 2C. , it is possible to have a configuration in which the capacitive element Ca is not provided. In this case, the circuit area of the circuit BSPR can be reduced.
  • the potential of the terminal Ti of the circuit BSPR when the potential of the terminal Ti of the circuit BSPR is V High and the terminal Ti is in a floating state (not electrically connected to the wiring that provides the potential), the potential of the terminal Ti may change due to various factors. There is. For example, in a transistor for holding the potential of terminal Ti, if the off-state current flowing between the source and drain or the leakage current flowing between the gate and source or between the gate and drain increases, the potential of the terminal Ti will fluctuate. . Furthermore, when a noise signal is input to the terminal Ti, the potential of the terminal Ti also fluctuates. That is, since the potential applied to the terminal Bi of the circuit BB fluctuates, it also affects the potential of the node N, and as a result, the potential output from the terminal To of the circuit BSPR may become unstable.
  • FIG. 1A shows an amplifier circuit that is a semiconductor device of one embodiment of the present invention that solves the above problems.
  • the circuit BSFB shown in FIG. 1A is a circuit including the circuit BSPR of FIG. 2A and the circuit FB.
  • the circuit FB has a terminal Fi and a terminal Fo.
  • the terminal Ti of the circuit BSPR and the terminal Fo of the circuit FB are electrically connected to each other. Further, the terminal To of the circuit BSPR and the terminal Fi of the circuit FB are electrically connected to each other. Note that in FIG. 1A, the terminal Ti of the circuit BSPR and the terminal Fo of the circuit FB are collectively shown as one terminal TMi, and the terminal To of the circuit BSPR and the terminal Fi of the circuit FB are collectively shown as one terminal TMi. It is illustrated as a terminal TMo.
  • the circuit FB has a function of acquiring the potential output from the terminal To of the circuit BSPR and applying a fixed potential to the terminal Ti of the circuit BSPR.
  • the circuit FB can be said to be a circuit that provides feedback to the circuit BSPR based on the potential output from the terminal To of the circuit BSPR.
  • the circuit FB may be configured to output a fixed potential (for example, high-level potential V High ) to the terminal Fo when the high-level potential V High is input to the terminal Fi.
  • the circuit FB By configuring the circuit FB as described above, for example, when the high level potential V High is being output from the terminal To of the circuit BSPR, the fixed potential output from the terminal Fo of the circuit FB is applied to the terminal Ti of the circuit BSPR. is given. For this reason, for example, in a transistor for holding the potential of terminal Ti (terminal TMi), even if the off-state current flowing between the source and drain or the leakage current flowing between the gate and source or between the gate and drain becomes large, , the potential of the terminal Ti (terminal TMi) remains at the fixed potential given by the circuit FB.
  • the potential of the terminal Ti (terminal TMi) remains at the fixed potential provided by the circuit FB. Therefore, since the potential at the terminal To of the circuit BSPR does not change due to the above-mentioned factors, the potential at the node N is also unlikely to be affected. Therefore, the potential output from the terminal To of the circuit BSPR becomes stable.
  • the semiconductor device of one embodiment of the present invention is not limited to the circuit BSFB shown in FIG. 1A.
  • the semiconductor device of one embodiment of the present invention may have a structure in which a transistor MNg is provided in the circuit BSFB in FIG. 1A, for example, as in the circuit BSFBA shown in FIG. 1B.
  • a transistor applicable to the transistor MNb can be used as the transistor MNg.
  • the circuit BSFBA in FIG. 1B includes a terminal TMi1 and a terminal TMi2 that function as input terminals, and a terminal TMo that functions as an output terminal.
  • the terminal TMi1 corresponds to the terminal TMi shown in FIG. 1A.
  • the potential of the terminal TMi1 is indicated as V in1
  • the potential of the terminal TMi2 is indicated as V in2 .
  • the first terminal of the transistor MNg is electrically connected to the second terminal of the transistor MNb, the second terminal of the capacitive element Ca, and the terminal TMo. Further, the second terminal of the transistor MNg is electrically connected to the wiring VAL4. Further, the gate of the transistor MNg is electrically connected to the terminal TMi2.
  • the wiring VAL4 functions as a wiring that provides a fixed potential, for example.
  • the fixed potential include a low level potential.
  • other fixed potentials include a ground potential or a negative potential.
  • the wiring VAL4 may function as a wiring that provides a variable potential.
  • the circuit BSFBA can output the low level potential V Low from the terminal TMo when the wiring VAL4 is a wiring that outputs the low level potential V Low .
  • the low level potential V Low is input to the terminal TMi2 to turn off the transistor MNg. Thereafter, by inputting the high level potential V High to the terminal TMi1, the high level potential V High is output from the terminal TMo.
  • the operation example of the circuit BSFB in FIG. 1A can be referred to for the operation in which the high-level potential V High is output from the terminal TMo.
  • the transistor MNg when outputting the low level potential V Low from the terminal TMo of the circuit BSFBA, the transistor MNg may be turned on by inputting the high level potential V High to the terminal TMi2. As a result, conduction is established between the terminal TMo and the wiring VAL4, so that the charge accumulated in the terminal TMo flows to the wiring VAL4, and as a result, the potential of the terminal TMo becomes the low level potential V Low .
  • the transistor MNb is turned off, and the connection between the wiring VAL1 and the terminal TMo is Since the terminal TMo is in a non-conducting state, the potential at the terminal TMo can quickly fall to the low level potential V Low .
  • the semiconductor device of one embodiment of the present invention may have a structure in which the capacitive element Ca is not provided in the circuit BSPR, for example, as in the circuit BSFBB illustrated in FIG. 1C.
  • the circuit BSFBB in FIG. 1C has a configuration in which the circuit BSPR in FIG. 1A is replaced with the circuit BSPR in FIG. 2C.
  • FIG. 2C when the gate capacitance of the transistor MNb is large, it is not necessary to provide the capacitive element Ca in the circuit BSPR in FIG. 1A, and this reduces the circuit area of the circuit BSFB in FIG. 1A. be able to.
  • the circuit BSFB1 shown in FIG. 3A has a configuration in which the circuit FB includes a transistor MNFa.
  • a transistor applicable to the transistor MNb can be used as the transistor MNFa.
  • the transistor MNFa is illustrated as an n-channel transistor with a multi-gate structure having gates above and below the channel.
  • the first terminal of the transistor MNFa is electrically connected to the terminal Fo, and the second terminal of the transistor MNFa is electrically connected to the wiring VAL41. Further, the gate of the transistor MNFa is electrically connected to the terminal Fi.
  • the wiring VAL41 functions as a wiring that provides a fixed potential or a variable potential, similar to the wiring VAL1.
  • the fixed potential include a high level potential, a low level potential, a ground potential, and a negative potential.
  • a pulse signal (sometimes referred to as a pulse voltage) can be mentioned.
  • the wiring VAL41 may be electrically connected to the wiring VAL1.
  • the wiring VAL41 may be the same wiring as the wiring VAL1.
  • the example of the operation of the circuit BSPR in FIG. 2A can be referred to.
  • V Mid is applied to the gate of transistor MNb (first terminal of capacitive element Ca).
  • a low level potential V Low is applied from the wiring VAL1 to the first terminal of the transistor MNb.
  • a high level potential V High is applied from the wiring VAL41 to the second terminal of the transistor MNFa.
  • V Low which is the same as the potential of the terminal To, is input to the terminal Fi of the circuit FB.
  • a low level potential V Low is applied to the gate of the transistor MNFa.
  • the transistor MNFa is normally off, and the threshold voltage of the transistor MNFa is set to V th_MNFa . Further, the threshold voltage V th_MNFa is a voltage that satisfies V High ⁇ V Low >V th_MNFa .
  • the transistor MNFa Since the voltage between the gate and the source of the transistor MNFa (here, the voltage between the gate and the first terminal) satisfies V Low - V High ⁇ V th_MNFa , the transistor MNFa is turned off.
  • the potential of the node N is in a floating state, due to the capacitive coupling of the capacitive element Ca, as the potential of the terminal To increases, the potential of the node N also increases from V Mid . As a result, the gate-source voltage of the transistor MNb is held by the capacitive element Ca, so that the potential of the terminal To increases to V High . Further, ideally, the potential of the node N is V Mid +V High - V Low .
  • V High which is the same potential as the terminal To, is input to the terminal Fi of the circuit FB.
  • V High is applied to the gate of the transistor MNFa.
  • the potential of the terminal Ti (the first terminal of the transistor MNFa) of the circuit BSPR decreases from the high level potential V High , and the voltage between the gate and the first terminal of the transistor MNFa becomes higher than the threshold voltage.
  • the transistor MNFa is turned on.
  • charges from the wiring VAL41 are accumulated in the terminal Ti of the circuit BSPR, and the potential of the terminal Ti of the circuit BSPR increases.
  • the transistor MNFa is turned off when the gate-source voltage of the transistor MNFa reaches V th_MNFa , so the potential of the terminal Ti (the first terminal of the transistor MNFa) of the circuit BSPR at this time is V High ⁇ V th_MNFa .
  • the circuit FB1 when the high-level potential V High is output from the terminal TMo, and when the potential of the terminal Ti of the circuit BSPR falls, the circuit FB increases the potential V High -V th_MNFa with respect to the terminal Ti. can be given. As a result, the potential of the terminal Ti is maintained at approximately V High -V th_MNFa , so the potential output from the terminal To of the circuit BSPR becomes stable.
  • the semiconductor device of one embodiment of the present invention is not limited to the circuit BSFB1 shown in FIG. 3A.
  • the semiconductor device of one embodiment of the present invention may have a structure in which the transistor MNFa has a single-gate structure, for example, as in the circuit BSFB1A illustrated in FIG. 3B.
  • the transistor MNFa may be a transistor without a back gate.
  • the semiconductor device of one embodiment of the present invention may have a structure in which a transistor MNg is provided in the circuit BSFB1 in FIG. 3A, for example, as in the circuit BSFB1B illustrated in FIG. 3C.
  • the circuit BSFB1B in FIG. 3C has a configuration in which the circuit FB shown in FIG. 3A is applied to the circuit FB in the circuit BSFBA in FIG. 1B.
  • the circuit BSFB1B like the circuit BSFBA of FIG. 1B, is an amplifier circuit that can output a high level potential V High or a low level potential V Low from the terminal TMo.
  • the circuit BSFB2 shown in FIG. 4A is a modification of the circuit BSFB1 in FIG. 3A, and differs from the circuit BSFB1 in that the back gate of the transistor MNFa is electrically connected to the gate of the transistor MNFa.
  • the on-state current of the transistor can be increased. That is, by electrically connecting the gate and back gate of the transistor MNFa of the circuit BSFB2, it is possible to increase the on-current that flows when the transistor MNFa is in the on state. Thereby, the speed at which the potential of the terminal TMi changes to the fixed potential (for example, V High ⁇ V th_MNFa ) output from the terminal Fo of the circuit FB can be increased.
  • circuit BSFB3 shown in FIG. 4B is a modification of the circuit BSFB1 in FIG. 3A, and differs from the circuit BSFB1 in that the back gate of the transistor MNFa is electrically connected to the wiring VAL51.
  • the wiring VAL51 functions as a wiring that provides a fixed potential, similar to the wiring VAL4.
  • examples of the fixed potential include a low level potential.
  • other fixed potentials include a ground potential or a negative potential.
  • the wiring VAL51 may function as a wiring that provides a variable potential.
  • the threshold voltage of the transistor MNFa increases. Thereby, the transistor MNFa can be normally turned off, so that the off-state current flowing between the source and drain of the transistor MNFa can be reduced.
  • circuit BSFB4 shown in FIG. 4C is a modification of the circuit BSFB1 in FIG. 3A, in that the back gate of the transistor MNFa is electrically connected to the terminal TMi, the terminal Fo, and the terminal Ti. This circuit is different from circuit BSFB1.
  • the low level potential V Low When the low level potential V Low is input to the terminal TMi of the transistor MNFa in the circuit BSFB4, the low level potential V Low is input to the back gate of the transistor MNFa, so that the threshold voltage of the transistor MNFa increases. Further, at this time, when the low level potential V Low is output from the terminal TMo, the low level potential V Low is input to the gate of the transistor MNFa, so the transistor MNFa is turned off, and the transistor MNFa at this time The amount of off-state current flowing between the source and drain of the transistor can be reduced.
  • the transistor MNFa in the circuit BSFB4 when the high level potential V High is input to the terminal TMi, the high level potential V High is input to the back gate of the transistor MNFa, so the threshold voltage of the transistor MNFa is low. Become. Furthermore, at this time, when the high level potential V High is output to the terminal TMo due to the operation of the circuit BSPR, the transistor MNFa is turned on because the high level potential V High is input to the gate of the transistor MNFa. . At this time, the amount of on-current flowing between the source and drain of the transistor MNFa increases because the high-level potential V High is input to the back gate of the transistor MNFa. Thereby, the speed at which the potential of the terminal TMi changes to the fixed potential (for example, V High ⁇ V th_MNFa ) output from the terminal Fo of the circuit FB can be increased.
  • V High ⁇ V th_MNFa the fixed potential
  • circuit BSFB5 shown in FIG. 4D is a modification of the circuit BSFB1 shown in FIG. It is different from That is, the transistor MNFa in the circuit BSFB5 has a diode-connected configuration.
  • the potential of the first terminal of the transistor MNFa is V High ⁇ V th_MNFa
  • the transistor MNFa is turned on.
  • the current output from the terminal To flows to the terminal TMi via the circuit FB and between the source and drain of the transistor MNFa.
  • the transistor MNFa is turned off.
  • the potential output from the terminal To of the circuit BSPR can be fed back to give a fixed potential to the terminal Ti of the circuit BSPR.
  • the circuit BSFB6 shown in FIG. 5 is a modification of the circuit BSFB1 in FIG. 3A, and differs from the circuit BSFB1 in that the circuit FB is provided with a circuit BUF. Further, the terminal Fi of the circuit BSFB6 and the gate of the transistor MNFa are not directly electrically connected to each other, the terminal Fi of the circuit BSFB6 is directly electrically connected to the terminal BFi described later, and the gate of the transistor MNFa is directly electrically connected to the terminal BFi described later. It also differs from the circuit BSFB1 in that it is directly electrically connected to the terminal BFo.
  • the circuit BUF has a terminal BFi and a terminal BFo.
  • the circuit BUF has a function of amplifying the potential input to the terminal BFi and outputting the amplified potential to the terminal BFo.
  • the circuit BUF functions as a buffer circuit.
  • circuit BSFB6 by using the circuit BUF as a buffer circuit, for example, even if the potential output from the terminal TMo changes slightly due to a noise signal, etc., a stable fixed potential can be given to the gate of the transistor MNFa. .
  • FIG. 6A A configuration example of the circuit BUF of the circuit BSFB6 shown in FIG. 5 is shown in FIG. 6A. Note that, in order to explain the electrical connection configuration, FIG. 6A also shows the circuit BSPR, the terminal TMi, and the terminal TMo.
  • the circuit BUF includes a logic circuit INV1 and a logic circuit INV2.
  • the input terminal of the logic circuit INV1 is electrically connected to the terminal BFi
  • the output terminal of the logic circuit INV1 is electrically connected to the input terminal of the logic circuit INV2
  • the output terminal of the logic circuit INV2 is electrically connected to the terminal BFo. connected.
  • Each of the logic circuit INV1 and the logic circuit INV2 has a function of generating an inverted signal for a signal input to an input terminal and outputting the inverted signal.
  • an inverter circuit can be used as the logic circuit INV1 and the logic circuit INV2.
  • other than the inverter circuit for example, a NAND circuit, a NOR circuit, an XOR circuit, or a logic circuit that is a combination of these can be used.
  • FIG. 6B shows a configuration example of the logic circuit INV1 and the logic circuit INV2 included in the circuit BUF of the circuit BSFB6A shown in FIG. 6A.
  • each of the logic circuit INV1 and the logic circuit INV2 includes a transistor M1, a transistor M2, a transistor M3, and a transistor M4.
  • a transistor applicable to the transistor MNb can be used, for example.
  • the gate of the transistor M1 and the gate of the transistor M3 are each electrically connected to the input terminal of the logic circuit INV1 (terminal BFi of the circuit BUF). Further, the first terminal of the transistor M1 is electrically connected to the first terminal of the transistor M2 and the gate of the transistor M4. Further, the second terminal of the transistor M1 is electrically connected to the wiring VAL52. Further, the second terminal of the transistor M2 is electrically connected to the gate of the transistor M2 and the wiring VAL42. Further, the first terminal of the transistor M3 is electrically connected to the first terminal of the transistor M4 and the output terminal of the logic circuit INV1. Further, the second terminal of the transistor M3 is electrically connected to the wiring VAL52. Further, the second terminal of the transistor M4 is electrically connected to the wiring VAL42.
  • the gate of the transistor M1 and the gate of the transistor M3 are each electrically connected to the input terminal of the logic circuit INV2 (the output terminal of the logic circuit INV1). Further, the first terminal of the transistor M1 is electrically connected to the first terminal of the transistor M2 and the gate of the transistor M4. Further, the second terminal of the transistor M1 is electrically connected to the wiring VAL52. Further, the second terminal of the transistor M2 is electrically connected to the gate of the transistor M2 and the wiring VAL42. Further, the first terminal of the transistor M3 is electrically connected to the first terminal of the transistor M4 and the output terminal of the logic circuit INV2 (terminal BFo of the circuit BUF). Further, the second terminal of the transistor M3 is electrically connected to the wiring VAL52. Further, the second terminal of the transistor M4 is electrically connected to the wiring VAL42.
  • the wiring VAL42 functions as a power supply line for applying a high-level potential to each of the logic circuit INV1 and the logic circuit INV2.
  • the wiring VAL42 may be a wiring that provides a low-level potential, a ground potential, or a negative potential instead of a high-level potential.
  • the wiring VAL42 may be a wiring that provides a variable potential instead of a fixed potential.
  • the wiring VAL52 functions as a power supply line for applying a low-level potential to each of the logic circuit INV1 and the logic circuit INV2.
  • the wiring VAL52 may be a wiring that provides a high-level potential, a ground potential, or a negative potential instead of a low-level potential.
  • the wiring VAL52 may be a wiring that provides a variable potential instead of a fixed potential.
  • one wiring VAL42 is electrically connected to the second terminal of the transistor M2 and the second terminal of the transistor M4 included in each of the logic circuit INV1 and the logic circuit INV2. Different wirings may be electrically connected to the second terminal of the transistor M2 and the second terminal of the transistor M4 included in each of the circuit INV1 and the logic circuit INV2.
  • one wiring VAL52 is electrically connected to the second terminal of the transistor M1 and the second terminal of the transistor M3 included in each of the logic circuit INV1 and the logic circuit INV2. Different wirings may be electrically connected to the second terminal of the transistor M1 and the second terminal of the transistor M3 included in each of the logic circuit INV1 and the logic circuit INV2.
  • FIG. 7A a configuration example of the circuit BUF of the circuit BSFB6 shown in FIG. 5 is shown in FIG. 7A.
  • the circuit BSFB6C shown in FIG. 7A is also a modification of the circuit BSFB6B in FIG. 6B, and is different from the circuit BSFB6B in the number of transistors included in the circuit BUF and the connection configuration.
  • the circuit BUF of the circuit BSFB6C includes a transistor M1, a transistor M2, a transistor M3, a transistor M4, a transistor M5, a transistor M6, and a transistor M7.
  • a transistor applicable to the transistor MNb can be used, for example.
  • the gate of the transistor M1, the gate of the transistor M3, and the first terminal of the transistor M5 are electrically connected to the terminal BFi of the circuit BUF (terminal Fi of the circuit FB). It is connected. Further, the first terminal of the transistor M1 is electrically connected to the first terminal of the transistor M2 and the gate of the transistor M4. Further, the second terminal of the transistor M1 is electrically connected to the wiring VAL52. Further, the second terminal of the transistor M2 is electrically connected to the gate of the transistor M2 and the wiring VAL42. Further, the first terminal of the transistor M3 is electrically connected to the first terminal of the transistor M4 and the gate of the transistor M6.
  • the second terminal of the transistor M3 is electrically connected to the wiring VAL52. Further, the second terminal of the transistor M4 is electrically connected to the wiring VAL42. Further, the second terminal of the transistor M5 is electrically connected to the gate of the transistor M7, and the gate of the transistor M5 is electrically connected to the wiring VAL42. Further, the first terminal of the transistor M6 is electrically connected to the first terminal of the transistor M2 and the terminal BFo of the circuit BUF. Further, the second terminal of the transistor M6 is electrically connected to the wiring VAL52. Further, the second terminal of the transistor M7 is electrically connected to the wiring VAL42.
  • one wiring VAL42 is electrically connected to the second terminal of the transistor M2, the second terminal of the transistor M4, the gate of the transistor M5, and the second terminal of the transistor M7. Different wirings may be electrically connected to the two terminals, the second terminal of the transistor M4, the gate of the transistor M5, and the second terminal of the transistor M7, respectively.
  • one wiring VAL52 is electrically connected to the second terminal of the transistor M1, the second terminal of the transistor M3, and the second terminal of the transistor M6. Different wirings may be electrically connected to the second terminal of M3 and the second terminal of transistor M6, respectively.
  • FIG. 7B shows a configuration example of the circuit BUF of the circuit BSFB6 shown in FIG. 5, which is different from the circuit BSFB6C of FIG. 7A.
  • the circuit BSFB6D shown in FIG. 7B is also a modification of the circuit BSFB6C in FIG. 7A, and is different from the circuit BSFB6C in the number of transistors included in the circuit BUF and the connection configuration.
  • the circuit BUF of the circuit BSFB6D includes, for example, a transistor M1, a transistor M2, a transistor M5, a transistor M6, and a transistor M7.
  • the gate of the transistor M1 and the first terminal of the transistor M5 are each electrically connected to the terminal BFi of the circuit BUF (terminal Fi of the circuit FB). Further, the first terminal of the transistor M1 is electrically connected to the first terminal of the transistor M2 and the gate of the transistor M6. Further, the second terminal of the transistor M1 is electrically connected to the wiring VAL52. Further, the second terminal of the transistor M2 is electrically connected to the gate of the transistor M2 and the wiring VAL42. Further, the second terminal of the transistor M5 is electrically connected to the gate of the transistor M7, and the gate of the transistor M5 is electrically connected to the wiring VAL42.
  • the first terminal of the transistor M6 is electrically connected to the first terminal of the transistor M7 and the terminal BFo of the circuit BUF. Further, the second terminal of the transistor M6 is electrically connected to the wiring VAL52. Further, the second terminal of the transistor M7 is electrically connected to the wiring VAL42.
  • the circuit BUF of the circuit BSFB6 shown in FIG. 5 is configured as one of the circuit BUF of the circuit BSFB6A of FIG. 6A (the circuit BSFB6B of FIG. 6B), the circuit BSFB6C of FIG. 7A, and the circuit BSFB6D of FIG. 7B. Accordingly, a stable fixed potential can be applied to the gate of transistor MNFa.
  • the circuit BSFB6 may be configured as a unipolar circuit using an n-channel type transistor, as shown in the circuit BSFB6B of FIG. 6B, the circuit BSFB6C of FIG. 7A, and the circuit BSFB6D of FIG. 7B, or a p-channel type transistor. It may be configured as a CMOS circuit including transistors.
  • the circuit BSFB7 shown in FIG. 8A is an amplifier circuit that performs feedback to the terminal Ti (terminal TMi) according to the potential output from the terminal To of the circuit BSPR, like the circuit BSFB of FIG. 1A.
  • the circuit FB of the circuit BSFB7 in FIG. 8A differs from the circuit BSFB in FIG. 1A in that it has a terminal Fi1 and a terminal Fi2 that function as input terminals.
  • the circuit FB includes a transistor MNFa, a capacitive element Caf, and a circuit BBF. Furthermore, as described above, the circuit FB included in the circuit BSFB7 in FIG. 8A includes the terminals Fi1 and Fi2 that function as input terminals, and the terminal Fo that functions as an output terminal. Note that the terminal Fi2 corresponds to the terminal Fi shown in FIG. 1A.
  • a transistor applicable to the transistor MNb can be used as the transistor MNFa.
  • the circuit BBF can be a circuit that can be applied to the circuit BB included in the circuit BSPR shown in FIG. 2A. Therefore, in FIG. 8A, the terminal Bi and the terminal Bo are illustrated as the terminals of the circuit BBF, similarly to the circuit BB.
  • Terminal Fi1 is electrically connected to terminal Bi of circuit BBF. Further, the terminal Fi1 is electrically connected to the terminal Ti of the circuit BSPR, the terminal TMi of the circuit BSFB7, and the terminal Fo of the circuit FB.
  • the terminal Fi2 is electrically connected to the first terminal of the capacitive element Caf. Further, the terminal Fi2 is electrically connected to the terminal To of the circuit BSPR and the terminal TMo of the circuit BSFB7.
  • the second terminal of the capacitive element Caf is electrically connected to the terminal Bo of the circuit BBF and the gate of the transistor MNFa. Further, the terminal Fo is electrically connected to the first terminal of the transistor MNFa, and the second terminal of the transistor MNFa is electrically connected to the wiring VAL41.
  • the electrical connection portion between the terminal Bo of the circuit BBF, the gate of the transistor MNFa, and the second terminal of the capacitive element Caf is referred to as a node Nf.
  • the circuit BBF has, for example, a function of setting the node Nf in a floating state. Therefore, the circuit BBF can be configured to include a switching element, for example. Further, the circuit BBF has a function of outputting a potential corresponding to the potential input to the terminal Bi to the terminal Bo. For example, the circuit BBF may be configured to output the potential V Mid_f to the terminal Bo when the high level potential V High is applied to the terminal Bi. Note that V Mid_f is a potential lower than the high level potential V High and higher than the low level potential V Low .
  • wiring VAL41 For the wiring VAL41, refer to the description of the wiring VAL41 explained in connection with the circuit BSFB1 in FIG. 3A.
  • the example of the operation of the circuit BSPR in FIG. 2A can be referred to.
  • V Mid is applied to the gate of transistor MNb (first terminal of capacitive element Ca). Further, at this time, it is assumed that the node N is placed in a floating state by the circuit BB.
  • V Low a low level potential
  • V Low which is the same as the potential of the terminal To, is input to the terminal Fi2 of the circuit FB.
  • a low level potential V Low is applied to the first terminal of the capacitive element Caf.
  • V Mid_f is applied to the gate of the transistor MNFa (the second terminal of the capacitive element Caf and the node Nf).
  • the voltage held in the capacitive element Caf becomes V Mid_f - V Low when the node Nf is referenced.
  • the transistor MNFa is normally off, and the threshold voltage of the transistor MNFa is set to V th_MNFa . Further, the threshold voltage V th_MNFa is a voltage that satisfies V High ⁇ V Low >V th_MNFa .
  • V High is applied from the wiring VAL41 to the second terminal of the transistor MNFa.
  • the potentials of the first and second terminals of the transistor MNFa are V High
  • the gate of the transistor MNFa is V Mid_f .
  • the gate-source voltage (at this timing, for example, the gate-first terminal voltage) of the transistor MNFa becomes V Mid_f - V High . Since V Mid_f ⁇ V High ⁇ V th_MNFa , the transistor MNFa is turned off. Further, at this time, it is assumed that the node Nf is placed in a floating state by the circuit BBF.
  • the gate-source voltage of the transistor MNb is held by the capacitive element Ca, so that the potential of the terminal To increases to V High . Further, ideally, the potential of the node N is V Mid +V High - V Low .
  • V High which is the same potential as the terminal To, is input to the terminal Fi2 of the circuit FB.
  • the potential of the first terminal of the capacitive element Caf changes from the low level potential V Low to the high level potential V High .
  • the potential of the node Nf also rises from V Mid . Note that here, it is assumed that the potential of the node Nf is V Mid_f +V High -V Low .
  • the potential of the gate of the transistor MNFa becomes V Mid_f +V High - V Low . Furthermore, since the potentials of the first and second terminals of the transistor MNFa are V High , the gate-source voltage of the transistor MNFa at this time is V Mid_f ⁇ V Low . By satisfying V Mid_f ⁇ V Low >V th_MNFa , the transistor MNFa is turned on. In other words, conduction is established between the terminal TMi of the circuit BSFB7 and the wiring VAL41.
  • the potential of the gate of the transistor MNFa is V Mid_f +V High ⁇ V Low .
  • the transistor MNFa is connected from the wiring VAL41.
  • the threshold voltage V th_MNFa of the transistor MNFa does not decrease in the potential applied to the terminal TMi of the circuit BSFB7 (terminal Ti of the circuit BSPR) via the transistor MNFa.
  • the potential of the terminal TMi of the circuit BSFB7 (terminal Ti of the circuit BSPR) can be set to the high level potential VHigh given from the wiring VAL41.
  • FIG. 8B shows a configuration example in which circuit BB of FIG. 9A, which will be described later, is applied to circuit BBF in circuit BSFB7 of FIG. 8A.
  • the circuit BSFB7A in FIG. 8B has a configuration in which the circuit BBF includes the transistor MNFb.
  • the first terminal of the transistor MNFb is electrically connected to the terminal Bi of the circuit BBF, the second terminal of the transistor MNFb is electrically connected to the terminal Bo of the circuit BBF, and the gate of the transistor MNFb is electrically connected to the wiring VAL42. connected.
  • the transistor MNFb is normally off, and the threshold voltage of the transistor MNFb is set to V th_MNFb . Further, the threshold voltage V th_MNFb is a voltage that satisfies V High ⁇ V Low >V th_MNFb .
  • the potential of the node Nf is a low level potential V Low .
  • a high level potential V High is applied from the wiring VAL42 to the gate of the transistor MNFb.
  • the voltage between the gate and the source of the transistor MNFb (at this timing, the voltage between the gate and the second terminal) becomes V High - V Low , so the transistor MNFb is turned on.
  • the circuit BSPR outputs a high-level potential V High from the terminal To.
  • the potential of the node Nf changes from V High -V th_MNFb to 2V High -V th_MNFb -V Low due to capacitive coupling by the capacitive element Caf.
  • the potential of the gate of the transistor MNFa is 2V High -V th_MNFb -V Low
  • each of the first and second terminals of the transistor MNFa is V High
  • the gate-source voltage of the transistor MNFa is V High -V th_MNFb -V Low .
  • the potential 2V High -V th_MNFb -V Low of the gate of the transistor MNFa is larger than V High +V th_MNFa (that is, when V High -V Low -V th_MNFb is higher than V th_MNFa )
  • the voltage from the wiring VAL41 , the threshold voltage V th_MNFa of the transistor MNFa does not decrease in the potential applied to the terminal TMi of the circuit BSFB7 (terminal Ti of the circuit BSPR) via the transistor MNFa.
  • the potential of the terminal TMi of the circuit BSFB7 (terminal Ti of the circuit BSPR) can be set to the high level potential VHigh given from the wiring VAL41.
  • the terminal Ti (terminal TMi) is no longer in a floating state, so that the potential of the terminal Ti (terminal TMi) does not change due to factors such as leakage current or noise signals.
  • the semiconductor device of one embodiment of the present invention is not limited to the circuit BSFB7 shown in FIG. 8A and the circuit BSFB7A shown in FIG. 8B.
  • the semiconductor device of one embodiment of the present invention may have a circuit configuration in which, for example, the circuit BSFB7 in FIG. 8A is changed to the circuit BSFB7B illustrated in FIG. 8C.
  • the circuit BSFB7B of FIG. 8C is configured such that the capacitive element Caf included in the circuit FB is combined into the capacitive element Ca included in the circuit BSPR, and the circuit BBF included in the circuit FB is combined into the capacitive element Ca included in the circuit BSPR.
  • the configuration is summarized in circuit BB included in . Therefore, the node Nf of the circuit FB is combined into the node N of the circuit BSPR.
  • the input terminal of the circuit FB is the terminal Fi instead of the terminal Fi1 and the terminal Fi2.
  • the terminal Fi of the circuit FB is electrically connected to the terminal Bo of the circuit BB, the gate of the transistor MNb, and the first terminal of the capacitive element Ca.
  • the terminal Fi of the circuit FB is connected to the terminal To and the terminal TMo in the circuit BSFB1 of FIG. 3A, and the terminal Fi of the circuit FB is connected to the terminal Bo of the circuit BB and the gate of the transistor MNb. , and the first terminal of the capacitive element Ca.
  • the circuit BSFB7B in FIG. 8C can be said to be a modification of the circuit BSFB1 in FIG. 3A.
  • the operation of the circuit BSPR can be referred to the example of the operation of the circuit BSPR of FIG. 2A. Therefore, after setting the potential of the node N to V Mid and setting the node N to a floating state, the potential applied from the wiring VAL1 to the first terminal of the transistor MNb is changed from the low level potential V Low to the high level potential V High . Accordingly, the potential of the node N can be set to V Mid +V High ⁇ V Low by bootstrapping. Further, as a result, V Mid +V High - V Low is applied to the gate of the transistor MNFa.
  • the voltage is applied from the wiring VAL41 to the terminal TMi of the circuit BSFB7 (terminal Ti of the circuit BSPR) via the transistor MNFa.
  • the threshold voltage V th_MNFa of the transistor MNFa does not decrease at the potential.
  • the influence of the voltage drop in the transistor MNFa can be almost eliminated, so that the potential at the terminal TMi of the circuit BSFB7B (terminal Ti of the circuit BSPR) is set to the high level given from the wiring VAL41.
  • the potential V can be set to High .
  • circuit BB ⁇ Configuration example 1 of circuit BB>>
  • a configuration example of the circuit BB included in each circuit BSPR of FIGS. 1A and 1B will be described. Note that the circuit BB described below can also be applied to the circuit BBF included in the circuit FB of FIG. 8A.
  • the circuit BSPR shown in FIG. 9A has a configuration in which the circuit BB includes a transistor MNa.
  • the circuit BB includes a transistor MNa.
  • a transistor applicable to the transistor MNb can be used as the transistor MNa.
  • the first terminal of the transistor MNa is electrically connected to the terminal Bi, and the second terminal of the transistor MNa is electrically connected to the terminal Bo. Further, the gate of the transistor MNa is electrically connected to the wiring VAL2.
  • the wiring VAL2 functions as a wiring that provides a fixed potential or a variable potential, similar to the wiring VAL1.
  • the fixed potential include a high level potential, a low level potential, a ground potential, and a negative potential.
  • the variable potential a pulse signal can be cited.
  • the wiring VAL2 may be electrically connected to the wiring VAL1.
  • the wiring VAL2 may be the same wiring as the wiring VAL1.
  • V High is input to the terminal Ti of the circuit BSPR.
  • V in V High .
  • a high level potential V High is applied from the wiring VAL2 to the gate of the transistor MNa.
  • the potential of the node N is set to a low level potential V Low .
  • the transistor MNa is normally off, and the threshold voltage of the transistor MNa is set to V th_MNa . Further, the threshold voltage V th_MNa is a voltage that satisfies V High ⁇ V Low >V th_MNa .
  • the transistor MNa Since the voltage between the gate and the source of the transistor MNa (at this timing, the voltage between the gate and the second terminal) becomes V High - V Low , the transistor MNa is turned on. Therefore, a current flows to the node N from the terminal Ti via the transistor MNa, charges are accumulated, and the potential of the node N increases until the transistor MNa is turned off. Specifically, the transistor MNa turns off when the gate-source voltage of the transistor MNa drops to V th_MNa , so the potential of the node N at this time (the potential of the second terminal of the transistor MNa) is V High ⁇ V th_MNa . Note that V High -V th_MNa corresponds to V Mid described in FIG. 2A.
  • circuit BB of the circuit BSPR shown in FIG. 9B is a modification of the circuit BB of the circuit BSPR of FIG. 9A, in which the gate of the transistor MNa is electrically connected to the first terminal of the transistor MNa instead of the wiring VAL2. This is different from the circuit BB of the circuit BSPR in FIG. 9A.
  • the transistor MNa since the first terminal of the transistor MNa and the gate of the transistor MNa are electrically connected, the transistor MNa can be said to have a diode-connected configuration. Therefore, for example, when a high level potential V High is input to the terminal Ti of the circuit BSPR, the potentials of the first terminal and gate of the transistor MNa become the high level potential V High , so that the potential of the node N ( The potential of the second terminal of the transistor MNa) becomes V High -V th_MNa .
  • V High ⁇ V th_MNa which is the potential of the node N (the potential of the second terminal of the transistor MNa)
  • the circuit BSPR of FIG. 9B is used. Further changes are required to the circuit BB.
  • the circuit BB of the circuit BSPR shown in FIG. 9C is a modification of the circuit BB of the circuit BSPR of FIG. 9B, and the circuit BB of FIG. It is different from circuit BB of BSPR.
  • the circuit BB further includes a transistor MNd in addition to the transistor MNa.
  • a transistor applicable to the transistor MNa or the transistor MNb can be used as the transistor MNd.
  • the first terminal of the transistor MNd is electrically connected to the second terminal of the transistor MNa and the terminal Bo, the second terminal of the transistor MNd is electrically connected to the wiring VAL3, and the gate of the transistor MNd is It is electrically connected to wiring RST.
  • the wiring VAL3 functions as a wiring that provides a fixed potential, similar to the wiring VAL2 or the wiring VAL52, for example.
  • the fixed potential include a low level potential.
  • other fixed potentials include a ground potential or a negative potential.
  • the wiring VAL3 may function as a wiring that provides a variable potential.
  • the wiring RST functions, for example, as a wiring that transmits a signal for selecting whether or not to release the charges accumulated in the node N. Specifically, for example, if the charge at the node N is not to be released, a low-level potential V Low may be applied to the wiring RST as a signal to turn off the transistor MNd. Further, for example, when discharging the charge at the node N, it is sufficient to apply a high-level potential V High as a signal to the wiring RST to turn on the transistor MNd.
  • the potential of the node N If you want to make the potential of the node N high (if you want the potential of the node N to be V High - V th_MNa ), for example, after applying a low level potential V Low to the wiring RST to turn off the transistor MNd, apply a high voltage to the terminal Ti. It is sufficient to apply a level potential V High . Furthermore, if you want to lower the potential of node N (if you want to set the potential of node N to V Low ), for example, after applying a low level potential V Low to terminal Ti to turn off transistor MNa, apply a high level potential to wiring RST. The transistor MNd may be turned on by applying the potential V High .
  • the potential provided by the wiring VAL3 is set to a low level potential V Low , the charge on the node N flows to the wiring VAL3, and as a result, the potential of the node N becomes V Low .
  • circuit BB of the circuit BSPR shown in FIG. 9D is a modification of the circuit BB of the circuit BSPR of FIG. 9A, in which the gate of the transistor MNa is electrically connected to the terminal Bi instead of the wiring VAL2, and the gate of the transistor MNa is electrically connected to the terminal Bi,
  • This circuit differs from the circuit BB of the circuit BSPR in FIG. 9A in that it is electrically connected to the wiring VAL2 instead of the terminal Bi.
  • the transistor MNa Since the voltage between the gate and the source of the transistor MNa (at this timing, the voltage between the gate and the second terminal) becomes V High - V Low , the transistor MNa is turned on. Therefore, a current flows to the node N from the wiring VAL2 through the transistor MNa, charges are accumulated, and the potential of the node N increases until the transistor MNa is turned off. Specifically, the transistor MNa turns off when the gate-source voltage of the transistor MNa drops to V th_MNa , so the potential of the node N at this time (the potential of the second terminal of the transistor MNa) is V High ⁇ V th_MNa . Note that V High -V th_MNa corresponds to V Mid described in FIG. 2A.
  • V High ⁇ V th_MNa which is the potential of the node N (the potential of the second terminal of the transistor MNa)
  • the circuit BSPR of FIG. 9D Further changes are required to the circuit BB.
  • the circuit BB of the circuit BSPR shown in FIG. 9E is a modification of the circuit BB of the circuit BSPR of FIG. 9D, and the circuit BB of the circuit BSPR of FIG. It is different from circuit BB of BSPR.
  • the circuit BB further includes a transistor MNd in addition to the transistor MNa.
  • the first terminal of the transistor MNd is electrically connected to the second terminal of the transistor MNa and the terminal Bo, the second terminal of the transistor MNd is electrically connected to the wiring VAL3, and the gate of the transistor MNd is It is electrically connected to wiring RST.
  • the respective descriptions of the transistor MNd, the wiring VAL3, and the wiring RST of the circuit BSPR in FIG. 9C can be referred to.
  • the potential of the node N If you want to make the potential of the node N high (if you want the potential of the node N to be V High - V th_MNa ), for example, after applying a low level potential V Low to the wiring RST to turn off the transistor MNd, apply a high voltage to the terminal Ti. It is sufficient to apply a level potential V High . Furthermore, if you want to lower the potential of node N (if you want to set the potential of node N to V Low ), for example, after applying a low level potential V Low to terminal Ti to turn off transistor MNa, apply a high level potential to wiring RST. The transistor MNd may be turned on by applying the potential V High .
  • the potential provided by the wiring VAL3 is set to a low level potential V Low , the charge on the node N flows to the wiring VAL3, and as a result, the potential of the node N becomes V Low .
  • the circuit BSPR shown in FIG. 9F has a configuration in which the circuit BB includes an inverter circuit.
  • the circuit BB includes a transistor MNe and a transistor MNf, and the transistor MNe and the transistor MNf constitute the inverter circuit.
  • a transistor applicable to the transistor MNb can be used, for example.
  • the first terminal of the transistor MNe is electrically connected to the gate of the transistor MNe and the wiring VAL2, and the second terminal of the transistor MNe is electrically connected to the terminal Bo and the first terminal of the transistor MNf. has been done.
  • the second terminal of the transistor MNf is electrically connected to the wiring VAL3, and the gate of the transistor MNf is electrically connected to the terminal Bi.
  • the description of the wiring VAL2 in the circuit BSPR in FIG. 9A can be referred to.
  • the description of the wiring VAL3 in the circuit BSPR in FIG. 9C can be referred to.
  • the transistor MNe and the transistor MNf are normally off, and in particular, the threshold voltage of the transistor MNe is set to V th_MNe , and V th_MNe is set to a voltage satisfying V High ⁇ V Low >V th_MNe .
  • the transistor MNe is turned off when the gate-source voltage of the transistor MNe drops to V th_MNe , so the potential of the node N at this time (the potential of the second terminal of the transistor MNe) is V High ⁇ V th_MNe .
  • V High -V th_MNe corresponds to V Mid described in FIG. 2A.
  • the circuit BSFC shown in FIG. 10A is a modification of the circuit BSFB shown in FIG. 1A, in which the terminal Fo of the circuit FB is connected not to the terminal TMi (terminal Bi of the circuit BB) but to the terminal Bo of the circuit BB and the gate of the transistor MNb.
  • the circuit BSFB is different from the circuit BSFB of FIG. 1A in that it is electrically connected to the first terminal of the capacitive element Ca and the first terminal of the capacitive element Ca.
  • circuit FB of the circuit BSFC shown in FIG. 10A for example, the circuit FB shown in FIGS. 3A, 3B, and 4A to 7B described above can be used.
  • FIG. 10B shows a configuration example in which the circuit FB of the circuit BSFB1 of FIG. 3A is used for the circuit FB of the circuit BSFC of FIG. 10A.
  • the circuit BSFC1 in FIG. 10B has a circuit FB having the configuration shown in FIG. 3A. Therefore, in the circuit BSFC1 of FIG. 10B, the first terminal of the transistor MNFa is electrically connected to the terminal Bo of the circuit BB, the gate of the transistor MNb, and the first terminal of the capacitive element Ca.
  • the example of the operation of the circuit BSPR in FIG. 2A can be referred to.
  • the circuit BB outputs the potential V Mid to the terminal Bo.
  • V Mid is applied to the gate of transistor MNb (first terminal of capacitive element Ca).
  • a low level potential V Low is applied from the wiring VAL1 to the first terminal of the transistor MNb.
  • a high level potential V High is applied from the wiring VAL41 to the second terminal of the transistor MNFa.
  • V Low which is the same potential as the terminal To, is input to the terminal Fi of the circuit FB.
  • V Low is applied to the gate of the transistor MNFa.
  • the transistor MNFa is normally off, and the threshold voltage of the transistor MNFa is set to V th_MNFa . Further, the threshold voltage V th_MNFa is a voltage that satisfies V High ⁇ V Low >V th_MNFa .
  • the transistor MNFa Since the voltage between the gate and the source of the transistor MNFa (here, the voltage between the gate and the first terminal) satisfies V Low - V Mid ⁇ V th_MNFa , the transistor MNFa is turned off.
  • the potential of the node N is in a floating state, due to the capacitive coupling of the capacitive element Ca, as the potential of the terminal To increases, the potential of the node N also increases from V Mid . As a result, the gate-source voltage of the transistor MNb is held by the capacitive element Ca, so that the potential of the terminal To increases to V High . Further, ideally, the potential of the node N is V Mid +V High - V Low .
  • V High which is the same potential as the terminal To, is input to the terminal Fi of the circuit FB.
  • V High is applied to the gate of the transistor MNFa.
  • the potential of the terminal Bo of the circuit BB decreases from V Mid +V High - V Low , and the voltage between the gate and the first terminal of the transistor MNFa becomes lower than the threshold voltage.
  • the transistor MNFa turns on.
  • charges from the wiring VAL41 are accumulated in the node N, and the potential of the terminal Ti of the circuit BSPR increases.
  • the transistor MNFa is turned off when the gate-source voltage of the transistor MNFa reaches V th_MNFa , so the potential of the node N (the potential of the first terminal of the transistor MNFa) at this time is V High -V th_MNFa .
  • the circuit FB changes the potential to the terminal Bo (node N).
  • V High ⁇ V th_MNFa can be given.
  • bootstrapping is performed again in the circuit BSPR, and a high-level potential V High is output from the terminal To of the circuit BSPR. The above operation stabilizes the potential output from the terminal To of the circuit BSPR.
  • FIG. 10C shows a configuration example in which the circuit FB of the circuit BSFB5 of FIG. 4D is used for the circuit FB of the circuit BSFC of FIG. 10A.
  • the circuit BSFC2 in FIG. 10C has a circuit FB having the configuration shown in FIG. 4D. Therefore, in the circuit BSFC2 of FIG. 10C, the first terminal of the transistor MNFa is electrically connected to the terminal Bo of the circuit BB, the gate of the transistor MNb, and the first terminal of the capacitive element Ca. Further, the second terminal and gate of the transistor MNFa are electrically connected to the terminal To of the circuit BSPR and the terminal TMo of the circuit BSFC2.
  • the transistor MNFa when the high level potential V High is input to the gate of the transistor MNFa (when the high level potential V High is output from the terminal To of the circuit BSPR), the first terminal of the transistor MNFa When the potential is equal to or lower than V High -V th_MNFa , the transistor MNFa is turned on. At this time, the current output from the terminal To flows to the terminal Bo (node N) via the source-drain of the transistor MNFa. Further, the potential of the first terminal of the transistor MNFa increases until it reaches V High -V th_MNFa .
  • the transistor MNFa is turned off. After that, bootstrapping is performed again in the circuit BSPR, and a high-level potential V High is output from the terminal To of the circuit BSPR. The above operation stabilizes the potential output from the terminal To of the circuit BSPR.
  • the potential output from the terminal To of the circuit BSPR is fed back to the terminal Bo (node N) of the circuit BB.
  • a fixed potential can be applied to As a result, the potential output from the terminal To of the circuit BSPR can be stabilized.
  • FIG. 11 is a layout diagram of circuit BSFB1B shown in FIG. 3C.
  • the circuit BB shown in FIG. 9A is applied to the circuit BB included in the circuit BSFB1B in FIG. 3C.
  • the back gates of the transistors MNFa, MNa, MNb, and MNg are not illustrated in the layout diagram of FIG. 11, the back gates may be provided in the layout diagram of FIG.
  • the circuit BSFB1B includes a conductor GEM, a conductor SDM, a semiconductor SMC, and a conductor PLG. Note that the insulator included in the circuit BSFB1B is not illustrated in FIG.
  • the semiconductor SMC is located below the conductor GEM. Further, the conductor GEM is located below the conductor SDM, for example. That is, in FIG. 11, the circuit BSFB1B is formed of the semiconductor SMC, the conductor GEM, and the conductor SDM in this order from the bottom.
  • a part of the conductor GEM functions as a gate (sometimes referred to as a first gate) of each of the transistor MNFa, the transistor MNa, the transistor MNb, and the transistor MNg.
  • Each of the semiconductor SMC, the conductor GEM, and the conductor SDM can be formed using, for example, a photolithography method.
  • the conductive material to be the conductor GEM is processed by sputtering, CVD (Chemical Vapor Deposition), PLD (Pulsed Laser Deposition), and ALD (Atomic Layer). Deposition) After that, a desired pattern may be formed using a photolithography method.
  • the semiconductor SMC and the conductor SDM can also be formed by the same method as described above.
  • an insulator may be provided between the semiconductor SMC and the conductor GEM.
  • the insulator provided between the semiconductor SMC and the conductor GEM may function as a gate insulating film (sometimes referred to as a first gate insulating film or a front gate insulating film).
  • an insulator may also be provided between the conductor GEM and the conductor SDM.
  • a conductor PLG that functions as a wiring or a plug is provided between the semiconductor SMC and the conductor SDM.
  • a conductor PLG functioning as a wiring or a plug is provided between the conductor GEM and the conductor SDM.
  • the conductor PLG is formed, for example, by forming an opening in the above insulator and filling the opening with a conductive material that will become the conductor PLG. Note that after the conductor PLG is formed, in order to equalize the heights of the respective film surfaces of the conductor PLG and the surrounding insulator, flattening is performed using a chemical mechanical polishing method or the like. good.
  • transistors MNFa, transistor MNa, transistor MNb, and transistor MNg illustrated in FIG. have the same dimensions.
  • the capacitive element Ca illustrated in each of FIGS. 11A and 11B includes a portion of each of the conductor SDM and the conductor GEM. Further, specifically, the capacitive element Ca has a region where the conductor SDM and the conductor GEM partially overlap with each other. That is, in the capacitive element Ca, a portion of the conductor SDM functions as one of the pair of electrodes, and a portion of the conductor GEM functions as the other of the pair of electrodes. Note that an insulator with a high dielectric constant is preferably provided between the conductor SDM and the conductor GEM included in the capacitive element Ca.
  • layout diagram of the display device of one embodiment of the present invention is not limited to FIG. 11.
  • the layout diagram of the display device according to one embodiment of the present invention may be the layout diagram shown in FIG. 11, which is modified as appropriate.
  • FIG. 12 shows a configuration example of a display device having a drive circuit including the above-described amplifier circuit.
  • the display device DSP shown in FIG. 12 includes, as an example, a drive circuit GD, a drive circuit SD, and a pixel array PA.
  • drive circuit GD drive circuit SD, pixel array PA, wiring GL[1], wiring GL[m], wiring SL[1], wiring SL[n], and pixel circuit PX[1,1] , pixel circuit PX[m,1], pixel circuit PX[1,n], and pixel circuit PX[m,n] (m is an integer of 1 or more, and n is an integer of 1 or more) It is shown as follows.
  • the pixel array PA includes a plurality of pixel circuits PX. Further, the pixel circuits PX are arranged in a matrix of m rows and n columns in the pixel array PA.
  • the symbol of the pixel circuit PX shown in FIG. 12 indicates the address of that pixel circuit.
  • the symbol pixel circuit PX[1,1] indicates the pixel circuit PX arranged at the 1st row and 1st column position in the pixel array PA.
  • the symbol pixel circuit PX [m, 1] indicates the pixel circuit PX arranged at the position of m rows and 1 column in the pixel array PA.
  • the reference numeral of pixel circuit PX[1,n] indicates the pixel circuit PX arranged at the position of 1st row and nth column in pixel array PA.
  • the symbol pixel circuit PX[m,n] indicates the pixel circuit PX arranged at the position of m row and n column in the pixel array PA.
  • the pixel circuit PX arranged in the i row and j column (i is an integer from 1 to m, and j is an integer from 1 to n) of the pixel array PA is referred to as a pixel circuit PX[i,j] (not shown).
  • the pixel circuit PX[i,j] is electrically connected to a wiring GL[i] (not shown), as an example.
  • the pixel circuit PX[i,j] is electrically connected to a wiring SL[j] (not shown), as an example.
  • the drive circuit GD is electrically connected to the wiring GL[1] to the wiring GL[m]. Further, the drive circuit SD is electrically connected to the wiring SL[1] to the wiring SL[n], for example.
  • each of the wirings GL[1] to GL[m] can be wirings extending in the row direction in the pixel array PA.
  • [x] attached to the wiring GL indicates the row number to which the wiring is extended.
  • the symbol GL[1] indicates the wiring extending to the first row in the pixel array PA.
  • the symbol GL[m] means the wiring extending to the m-th row in the pixel array PA.
  • each of the wiring SL[1] to the wiring SL[n] can be a wiring extending in the column direction in the pixel array PA.
  • [y] attached to the wiring SL indicates the column number in which the wiring is extended.
  • the symbol SL[1] indicates a wiring extending to the first column in the pixel array PA.
  • the symbol SL[n] indicates a wiring extending to the nth column in the pixel array PA.
  • the pixel circuit PX is one selected from, for example, a liquid crystal display device, a light emitting device containing an organic EL material, a light emitting device containing an inorganic EL material, and a light emitting device including a light emitting diode (for example, a micro LED (Light Emitting Diode)).
  • a pixel circuit may include more than one pixel circuit. Note that this embodiment will be described on the assumption that a light emitting device containing an organic EL material is applied to the pixel circuit PX of the pixel array PA.
  • the brightness of light emitted from a light emitting device capable of emitting high-intensity light is, for example, 500 cd/m 2 or more, preferably 1000 cd/m 2 or more and 10,000 cd/m 2 or less, and more preferably 2000 cd/m 2 or more and 5,000 cd/m 2 or more. m 2 or less.
  • the drive circuit GD has a function of selecting a pixel circuit PX to which image data is to be transmitted in the pixel array PA of the display device DSP. Therefore, the drive circuit GD can be called a gate driver circuit or the like.
  • the wiring GL that electrically connects the drive circuit GD and the pixel circuit PX functions as, for example, a wiring that transmits a selection signal.
  • the wiring GL may function not as a wiring that transmits a selection signal but as a wiring that supplies a fixed potential, for example.
  • the drive circuit SD has a function of transmitting image data to the pixel circuit PX in the pixel array PA of the display device DSP. Therefore, the drive circuit SD can be called a source driver circuit or the like.
  • the wiring SL that electrically connects the drive circuit SD and the pixel circuit PX functions as, for example, a wiring that transmits image data as a signal.
  • the wiring SL may function not as a wiring for transmitting image data but as a wiring for supplying a fixed potential, for example.
  • wiring other than the wiring GL[1] to wiring GL[m] and the wiring SL[1] to wiring SL[n] may be extended in the display device DSP shown in FIG. 12.
  • the display device DSP may have an extended wiring that provides a fixed potential to be supplied to the pixel circuit PX.
  • FIG. 13A illustrates a configuration example of a driver circuit GD according to one embodiment of the present invention that can be applied to the display device DSP in FIG. 12.
  • the drive circuit GD illustrated in FIG. 13A includes, as an example, circuits 100[1] to 100[m].
  • Each of the circuits 100[1] to 100[m] includes, for example, a terminal IT, a terminal OT, a terminal CLK1, a terminal CLK2, a terminal PWC, and a terminal GT.
  • the terminal CLK1 is electrically connected to the wiring CL1
  • the terminal CLK2 is electrically connected to the wiring CL2
  • the terminal PWC is electrically connected to the wiring PL. It is connected.
  • Each of the wiring CL1, the wiring CL2, and the wiring PL functions as a wiring that provides a variable potential (sometimes referred to as a pulse voltage in this specification) such as a clock signal, for example.
  • a variable potential sometimes referred to as a pulse voltage in this specification
  • one or more selected from the wiring CL1, the wiring CL2, and the wiring PL may be a wiring that provides a fixed potential instead of a variable potential.
  • the terminal OT of the circuit 100[k] (k is an integer from 1 to m-1) is electrically connected to the terminal IT of the circuit 100[k+1], for example.
  • the terminal GT of the circuit 100[i] is electrically connected to the wiring GL[i], for example.
  • Each of the circuits 100[1] to 100[m] has, for example, a function of holding information input to the terminal IT and a function of outputting the held information to one or both of the terminal OT and the terminal GT.
  • the circuit 100[i] has a function of outputting the information held in the circuit 100[i] to the terminal OT when a high-level potential is input to the terminal CLK1. Further, for example, the circuit 100[i] has a function of outputting information held in the circuit 100[i] to the terminal GT when a high-level potential is input to the terminal PWC. Further, for example, the circuit 100[i] has a function of resetting the information held in the circuit 100[i] when a high-level potential is input to the terminal CLK2. Further, after the information held in the circuit 100[i] is reset, new information is input to the terminal IT of the circuit 100[i], so that the circuit 100[i] It is preferable to have a configuration in which new information is held in the .
  • the configurations of the circuits 100[1] to 100[m] can be referred to as shift registers.
  • the above-mentioned information can be, for example, a selection signal for selecting a pixel circuit PX into which image data is to be written in the pixel array PA.
  • the selection signal is illustrated as a signal SS.
  • the terminal OT is shown in the circuit 100[m], but since the circuit 100[1] to the circuit 100[m] have a shift register configuration, the circuit 100[m] [m] may have a configuration in which no terminal OT is provided.
  • the configuration of the drive circuit GD that can be applied to the display device DSP in FIG. 12 is not limited to that in FIG. 13A.
  • the configuration of the drive circuit GD applicable to the display device DSP in FIG. 12 may be the drive circuit GD shown in FIG. 13B.
  • the drive circuit GD in FIG. 13B differs from the drive circuit GD in FIG. 13A in that it includes circuits BF[1] to BF[m].
  • the input terminals of the circuits BF[1] to BF[m] are electrically connected one-to-one to the terminals GT of the circuits 100[1] to 100[m].
  • the output terminals of the circuits BF[1] to BF[m] are electrically connected one-to-one to the wirings GL[1] to GL[m], respectively.
  • Each of the circuits BF[1] to BF[m] can be configured to include, for example, an amplifier circuit such as a buffer circuit, an inverter circuit, or a latch circuit.
  • each of the circuits BF[1] to BF[m] can have a function of referring to the potential of the terminal GT and outputting an amplified potential to the wiring GL.
  • wiring other than the wiring CL1, the wiring CL2, and the wiring PL may be extended in the drive circuit GD shown in FIGS. 13A and 13B.
  • wiring that provides a fixed potential for driving each of the circuits 100[1] to 100[m] may be extended.
  • the circuit 100A in FIG. 14 has a circuit configuration that can be applied to each of the circuits 100[1] to 100[m] included in the drive circuit GD shown in FIG. 13A or 13B.
  • the circuit 100A includes, for example, a circuit BSPRc, a circuit BSPRd, a circuit FBc, a transistor MN1, a transistor MN4, a transistor MN5, a transistor MN8, a transistor MN12, a transistor MN16, and a capacitive element C5. . Further, the circuit 100A includes, for example, a terminal IT, a terminal PWC, a terminal CLK1, a terminal CLK2, a terminal GT, and a terminal OT.
  • the circuit BSPRc and the circuit BSPRd each apply the circuit BSPR shown in FIG. 2A.
  • the circuit BSPRc includes a transistor MN11, a capacitive element C3, and a circuit BBc
  • the circuit BSPRd includes a transistor MN15, a capacitive element C4, and a circuit BBd.
  • the description of the transistor MNb included in the circuit BSPR in FIG. 2A can be referred to.
  • the description of the capacitive element Ca included in the circuit BSPR in FIG. 2A can be referred to.
  • the description of the circuit BB included in the circuit BSPR in FIG. 2A can be referred to.
  • the first gate of the transistor MN1 is electrically connected to the first gate of the transistor MN8 and the terminal IT, and the first terminal of the transistor MN1 is electrically connected to the wiring VDE1. Further, the second terminal of the transistor MN1 is electrically connected to the first terminal of the transistor MN4, the terminal Bi of the circuit BBc, the terminal Fo of the circuit FBc, and the terminal Bi of the circuit BBd.
  • the first gate of the transistor MN5 is electrically connected to the terminal CLK2, and the first terminal of the transistor MN5 is electrically connected to the wiring VDE2. Further, the second terminal of the transistor MN5 is connected to the first gate of the transistor MN4, the first terminal of the capacitive element C5, the first terminal of the transistor MN8, the first gate of the transistor MN12, and the first gate of the transistor MN16. , is electrically connected to.
  • the first gate of the transistor MN11 is electrically connected to the terminal Bo of the circuit BBc and the first terminal of the capacitive element C3, and the first terminal of the transistor MN11 is electrically connected to the terminal CLK1. Further, the second terminal of the transistor MN11 is electrically connected to the second terminal of the capacitive element C3, the first terminal of the transistor MN12, the terminal OT, and the terminal Fi of the circuit FBc.
  • the first gate of the transistor MN15 is electrically connected to the terminal Bo of the circuit BBd and the first terminal of the capacitive element C4, and the first terminal of the transistor MN15 is electrically connected to the terminal PWC. Further, the second terminal of the transistor MN15 is electrically connected to the second terminal of the capacitive element C4, the first terminal of the transistor MN16, and the terminal GT.
  • the second terminal of the transistor MN4 is electrically connected to the wiring VSE1. Further, the second terminal of the capacitive element C5 is electrically connected to the wiring VSE2. Further, the second terminal of the transistor MN8 is electrically connected to the wiring VSE3. Further, the second terminal of the transistor MN12 is electrically connected to the wiring VSE4. Further, the second terminal of the transistor MN16 is electrically connected to the wiring VSE5.
  • the electrical connection points of the second terminal of the transistor MN1, the first terminal of the transistor MN4, the terminal Bi of the circuit BBc, the terminal Bi of the circuit BBd, and the terminal Fo of the circuit FBc are shown. , is illustrated as node N1.
  • the second terminal of the transistor MN5, the first gate of the transistor MN4, the first terminal of the transistor MN8, the first gate of the transistor MN12, the first gate of the transistor MN16, and the first gate of the capacitive element C5 are connected to each other.
  • the electrical connection point with the first terminal is illustrated as a node N2.
  • each of the circuit BSPRc and the circuit BSPRd corresponds to the circuit BSPR shown in FIG. 2A.
  • the set of circuit BSPRc and circuit FBc in FIG. 14 corresponds to circuit BSFB shown in FIG. 1A.
  • each of the wiring VDE1 and the wiring VDE2 functions as a wiring that provides a fixed potential.
  • the fixed potential may be, for example, a high level potential.
  • the wiring VDE1 and the wiring VDE2 may each be given the same fixed potential, or may be given different fixed potentials. Note that, for example, when the wiring VDE1 and the wiring VDE2 each apply the same fixed potential, the wiring VDE1 and the wiring VDE2 may be the same wiring.
  • one or both of the wiring VDE1 and the wiring VDE2 may be wirings that provide a variable potential instead of a fixed potential.
  • each of the wirings VSE1 to VSE5 functions as a wiring that provides a fixed potential.
  • the fixed potential can be, for example, a low level potential, a ground potential, or a negative potential.
  • each of the wirings VSE1 to VSE5 may be given the same fixed potential, or may be given different fixed potentials.
  • two or more wires selected from each of the wires VSE1 to VSE5 may be given the same fixed potential, and the remaining wires may be given a different potential from the fixed potential.
  • two or more wirings that give mutually equal fixed potentials may be the same wiring.
  • the wiring VSE1 and the wiring VSE2 each apply the same fixed potential
  • the wiring VSE1 and the wiring VSE2 may be the same wiring.
  • one or more selected from the wirings VSE1 to VSE5 may be wirings that provide a variable potential instead of a fixed potential.
  • the potential of the output terminal of the circuit BSPRc (the potential of the second terminal of the transistor MN11 or the second (equivalent to the terminal potential) can be stabilized. That is, in the circuit 100A, the potential of the terminal OT can be stabilized.
  • FIG. 15 is a timing chart showing an example of the operation of the circuit 100A.
  • the timing chart shown in FIG. 15 shows, as an example, variations in the potentials of the terminal IT, the terminal PWC, the terminal CLK1, the terminal CLK2, the node N1, the node N2, the terminal GT, and the terminal OT. Note that in FIG. 15, the high level potential is expressed as V High , and the low level potential is expressed as V Low .
  • the length of the input period of the signal, the length of the output period, etc. illustrated in the timing chart of FIG. 15 are based on the actual circuit operation. It may be different.
  • the fixed potentials provided by each of the wiring VDE1 and the wiring VDE2 are set to the same high-level potential V High . Furthermore, the fixed potentials provided by each of the wirings VSE1 to VSE5 are set to the same low-level potential V Low .
  • each of the high level potential V High and the low level potential V Low is such that the difference between the high level potential V High and the low level potential V Low is higher than the threshold voltage of each of the transistors shown in FIG. It is preferable to set the potential so that
  • the potential of the first gate of the transistor MN5 becomes the low level potential V Low . Further, it is assumed that the threshold voltage of the transistor MN5 is within an appropriate range. Therefore, the transistor MN5 is turned off.
  • the potential of the first gate of the transistor MN4 (the potential of the node N2) is the high level potential V High , and the second terminal of the transistor MN4 is given the low level potential V Low from the wiring VSE1. Turns on. As a result, conduction is established between the node N1 and the wiring VSE1, so that the potential of the node N1 becomes a low level potential V Low .
  • the potential of the first gate of the transistor MN1 is assumed to be the low level potential V Low . Further, it is assumed that the threshold voltage of the transistor MN1 is within an appropriate range. Therefore, the transistor MN1 is turned off.
  • the potential of the first gate of the transistor MN12 (the potential of the node N2) is the low level potential V Low , and the second terminal of the transistor MN12 is given the low level potential V Low from the wiring VSE4. Turns off.
  • the potential of the first gate of the transistor MN16 (the potential of the node N2) is the low level potential V Low , and the second terminal of the transistor MN16 is given the low level potential V Low from the wiring VSE5. Turns off.
  • the potential of the first gate of the transistor MN8 (the potential of the terminal IT) is the low level potential V Low , and the second terminal of the transistor MN8 is given the low level potential V Low from the wiring VSE3. Turns off.
  • the respective potentials of the terminal OT and the terminal GT are, for example, a low level potential V Low .
  • the respective potentials of the terminal OT and the terminal GT may be at a high level potential V High .
  • the potential of the gate of the transistor MN5 becomes the high level potential V High .
  • the transistor MN5 is normally off, and the threshold voltage of the transistor MN5 is set to V th_MN5 . Further, the threshold voltage V th_MN5 is a voltage that satisfies V High ⁇ V Low >V th_MN5 .
  • the transistor MN5 When the potential of the second terminal of the transistor MN5 (the potential of the node N2) is the low level potential V Low , the transistor MN5 is turned on, and the second terminal of the transistor MN5 (node N2) receives the charge from the wiring VDE2. Accumulated. Further, when charge is accumulated at the node N2 until the voltage between the gate and the source of the transistor MN5 (at this timing, the voltage between the gate and the second terminal) reaches V High -V th_MN5 , the transistor MN5 is turned off. . As a result, the potential V High -V th_MN5 is held at the node N2.
  • the potential of the second terminal of the transistor MN5 (the potential of the node N2) is higher than the high level potential V High , the first terminal of the transistor MN5 becomes a source, and charges are released from the node N2 to the wiring VDE1. . Further, when the potential of the second terminal of the transistor MN5 (the potential of the node N2) becomes V High -V th_MN5 , the transistor MN5 is turned off. As a result, the potential V High -V th_MN5 is held at the node N2, similarly to the above.
  • the potential of the first gate of the transistor MN5 is assumed to be a low level potential V Low .
  • the circuit 100A can refresh the potential of the node N2 to the high level potential V High by applying the high level potential V High to the terminal CLK2.
  • the potential of the node N2 is V High - V th_MN5
  • the potential of the first gate of the transistor MN12 (the potential of the node N2) is V High - V th_MN5
  • the second terminal of the transistor MN12 is connected to the wire VSE4. Since the low level potential V Low is applied, the transistor MN12 is turned on. Therefore, conduction is established between the terminal OT and the wiring VSE4, so that the potential of the terminal OT becomes a low level potential V Low .
  • the potential of the node N2 is V High - V th_MN5
  • the potential of the first gate of the transistor MN16 (the potential of the node N2) is V High - V th_MN5
  • the second terminal of the transistor MN16 is connected to the wiring VSE5. Since the low level potential V Low is applied, the transistor MN16 is turned on. As a result, conduction is established between the terminal GT and the wiring VSE5, so that the potential of the terminal GT becomes a low level potential V Low .
  • the first gate of the transistor MN8 is supplied with the high level potential V High from the terminal IT, and the second terminal of the transistor MN8 is supplied with V Low from the wiring VSE3, so the transistor MN8 is turned on. As a result, conduction is established between the node N2 and the wiring VSE3, so that the potential of the node N2 changes from the high level potential V High to the low level potential V Low .
  • the potential of the first gate of the transistor MN4 (the potential of the node N2) is the low level potential V Low , and the second terminal of the transistor MN4 is given the low level potential V Low from the wiring VSE1. Therefore, the transistor MN4 is turned off.
  • the potential of the first gate of the transistor MN12 (the potential of the node N2) is the low level potential V Low , and the second terminal of the transistor MN12 is given the low level potential V Low from the wiring VSE4. , the transistor MN12 is turned off.
  • the potential of the first gate of the transistor MN16 (the potential of the node N2) is the low level potential V Low , and the second terminal of the transistor MN16 is given the low level potential V Low from the wiring VSE5. Therefore, the transistor MN16 is turned off.
  • the potential of the gate of the transistor MN1 becomes the high level potential V High . Further, since the potential of the second terminal of the transistor MN1 (the potential of the node N1) is the low level potential V Low , the transistor MN1 is turned on. Therefore, charges flowing from the wiring VDE1 are accumulated at the second terminal (node N1) of the transistor MN1.
  • the transistor MN1 is normally off, and the threshold voltage of the transistor MN1 is set to V th_MN1 . Further, the threshold voltage V th_MN1 is a voltage that satisfies V High ⁇ V Low >V th_MN1 .
  • the low level potential V Low is applied to the terminal IT.
  • the potential of the first gate of the transistor MN1 is assumed to be a low level potential V Low .
  • the first gate of the transistor MN8 is given the low level potential V Low from the terminal IT, and the second terminal of the transistor MN8 is given the low level potential V Low from the wiring VSE3, so the transistor MN8 is in the off state. becomes. As a result, the low level potential V Low is held at the node N2.
  • the potential of node N1 is at high level potential V High -V th_MN1 .
  • the potential of the second terminal (terminal OT) of the transistor MN11 becomes the high-level potential V High , according to the description of the circuit BSPR in FIG. 2A.
  • a high-level potential V High which is the potential of the second terminal (terminal OT) of the transistor MN11, is applied to the terminal Fi of the circuit FBc.
  • V High is the potential of the second terminal (terminal OT) of the transistor MN11.
  • V High -V th_MNFa is illustrated as a potential higher than V High -V th_MN1 , but V High -V th_MNFa may be a potential equal to V High -V th_MN1 . Alternatively, the potential may be lower than V High ⁇ V th_MN1 .
  • the potential of node N1 is V High -V th_MNFa .
  • the potential of the second terminal (terminal GT) of the transistor MN15 similarly becomes the high-level potential V High , as shown in the description of the circuit BSPR in FIG. 2A.
  • the low level potential V Low is applied to the terminal PWC.
  • the potential of the second terminal (terminal GT) of the transistor MN15 becomes the low level potential V Low , similar to the operation example from time T5 to time T6.
  • the potential of the second terminal (terminal OT) of the transistor MN11 becomes the low level potential V Low , similar to the operation example from time T4 to time T5.
  • a low level potential V Low which is the potential of the second terminal (terminal OT) of the transistor MN11, is applied to the terminal Fi of the circuit FBc.
  • V Low the potential of the second terminal (terminal OT) of the transistor MN11.
  • the potential of the second terminal of the transistor MN5 (the potential of the node N2) becomes the high-level potential V High -V th_MN5 .
  • the transistor MN4, the transistor MN12, and the transistor MN16 are turned on, and the potentials of the node N1, the terminal OT, and the terminal GT become V Low .
  • the potential of the first gate of the transistor MN11 is set to V Low .
  • the first terminal of the transistor MN11 is supplied with V High from the terminal CLK1, and the potential of the second terminal of the transistor MN11 is V Low .
  • the second terminal of the transistor MN11 becomes the source, and the transistor MN11 is turned off.
  • the terminal CLK1 and the terminal OT become non-conductive.
  • the potential of the first gate of the transistor MN12 is V High -V th_MN5
  • the second terminal of the transistor MN12 is supplied with V Low from the wiring VSE4, so the transistor MN12 is turned on.
  • a conductive state is established between the terminal OT and the wiring VSE4, and the potential of the terminal OT becomes V Low .
  • V High is applied to the terminal CLK1
  • V Low is applied to the terminal CLK1.
  • the potential of the first gate of the transistor MN11 is V Low
  • the first terminal of the transistor MN11 is given V Low from the terminal CLK1
  • the potential of the second terminal of the transistor MN11 is V Low .
  • transistor MN11 is turned off.
  • a low level potential V Low which is the potential of the second terminal (terminal OT) of the transistor MN11, is applied to the terminal Fi of the circuit FBc.
  • V Low the potential of the second terminal (terminal OT) of the transistor MN11
  • V High is applied to the terminal PWC.
  • the potential of the first gate of the transistor MN15 is set to V Low .
  • the first terminal of the transistor MN15 is supplied with V High from the terminal PWC, and the potential of the second terminal of the transistor MN15 is V Low .
  • the second terminal of the transistor MN15 becomes a source, and the transistor MN15 is turned off. This brings the terminal PWC and terminal GT into a non-conducting state.
  • the potential of the first gate of the transistor MN16 is V High -V th_MN5
  • the second terminal of the transistor MN16 is supplied with V Low from the wiring VSE5, so the transistor MN16 is turned on.
  • the terminal GT and the wiring VSE5 are brought into conduction, and the potential of the terminal GT becomes V Low .
  • V High is applied to the terminal PWC
  • V Low is applied to the terminal PWC.
  • the potential of the first gate of the transistor MN15 is V Low
  • the first terminal of the transistor MN15 is given V Low from the terminal PWC
  • the potential of the second terminal of the transistor MN15 is V Low .
  • the transistor MN15 is turned off.
  • circuit 100A1 shown in FIG. 16 may be applied to each of the circuits 100[1] to 100[m] of the drive circuit GD.
  • the circuit 100A1 is a modification of the circuit 100A in FIG. 14, and has a configuration in which a circuit FBd is electrically connected in parallel to a circuit BSPRd. Note that the circuit FBd is a circuit that can be applied to the circuit FBc.
  • the terminal Fo of the circuit FBd is connected to the terminal Bi of the circuit BBd, the terminal Fo of the circuit FBc, the terminal Bi of the circuit BBc, the second terminal of the transistor MN1, and the first terminal of the transistor MN4. electrically connected. Further, the terminal Fi of the circuit FBd is electrically connected to the second terminal of the transistor MN15, the first terminal of the transistor MN16, the second terminal of the capacitive element C4, and the terminal GT.
  • circuit 100A2 shown in FIG. 17 may be applied to each of the circuits 100[1] to 100[m] of the drive circuit GD.
  • the circuit 100A2 is a configuration example in which the circuit BSPR of FIG. 9A is applied to the circuit BSPRc and the circuit BSPRd, and the circuit FB of FIG. 3A is applied to the circuit FBc. Therefore, the circuit FBc includes the transistor MN9, the circuit BBc includes the transistor MN10, and the circuit BBd includes the transistor MN14.
  • the gate of the transistor MN9 is electrically connected to the terminal Fi of the circuit FBc, the first terminal of the transistor MN9 is electrically connected to the wiring VDE11, and the second terminal of the transistor MN9 is electrically connected to the terminal Fo of the circuit FBc. has been done.
  • the gate of the transistor MN10 is electrically connected to the wiring VDE3
  • the first terminal of the transistor MN10 is electrically connected to the terminal Bi of the circuit BBc
  • the second terminal of the transistor MN10 is electrically connected to the terminal Bo of the circuit BBc. It is connected.
  • the gate of the transistor MN14 is electrically connected to the wiring VDE4, the first terminal of the transistor MN14 is electrically connected to the terminal Bi of the circuit BBd, and the second terminal of the transistor MN14 is electrically connected to the terminal Bo of the circuit BBd. It is connected.
  • each of the wiring VDE11, the wiring VDE3, and the wiring VDE4 the description of the wiring VDE1 and the wiring VDE2 can be referred to.
  • each of the wirings VDE1 to VDE4 and the wiring VDE11 may be given the same fixed potential, or may be given different fixed potentials.
  • two or more wires selected from each of the wires VDE1 to VDE4 and the wire VDE11 may be given the same fixed potential, and the remaining wires may be given a different potential from the fixed potential.
  • two or more wirings that give the same fixed potential to each other may be the same wiring.
  • circuit 100A3 shown in FIG. 18 may be applied to each of the circuits 100[1] to 100[m] of the drive circuit GD.
  • the circuit 100A3 is a modification of the circuit 100A2 in FIG. 17, and clearly defines the connection destinations of the second gates of the transistors MN1, MN4, MN5, MN8 to MN12, and MN14 to MN16. It is something.
  • the first gate is electrically connected to the second gate.
  • the second gate of the transistor MN4 is electrically connected to the wiring BG1.
  • the second gate of the transistor MN8 is electrically connected to the wiring BG2.
  • the second gates of each of the transistor MN12 and the transistor MN16 are electrically connected to the wiring BG3.
  • each of the wirings BG1 to BG3 functions as a wiring that applies a fixed potential.
  • the fixed potential can be, for example, a low level potential, a ground potential, or a negative potential.
  • each of the wirings BG1 to BG3 may be given the same fixed potential, or may be given different fixed potentials.
  • two or more wires selected from the wires BG1 to BG3 are wires that provide the same fixed potential, the two or more selected wires may be the same wire.
  • one or more selected from the wirings BG1 to BG3 may be wirings that provide a variable potential instead of a fixed potential.
  • the wirings BG1 to BG3 are different wirings, different fixed potentials can be applied to the second gates of the transistor MN4, the transistor MN8, the transistor MN12, and the transistor MN16. That is, the threshold voltage of the transistor MN4, the threshold voltage of the transistor MN8, and the threshold voltages of each of the transistors MN12 and MN16 can be independently controlled.
  • a negative potential can be applied to the second gate of the transistor MN4, and a ground potential or a low-level potential (a potential higher than the negative potential) can be applied to the second gates of each of the transistors MN12 and MN16.
  • the amount of off-state current of transistor MN12 and transistor MN16 can be made larger than the amount of off-state current of transistor MN4. Therefore, by applying the circuit 100A3 in FIG. 18 to each of the circuits 100[1] to 100[m] of the drive circuit GD in FIG. 13A or 13B, the driving speed of the drive circuit GD can be further increased. .
  • circuit 100A4 shown in FIG. 19 may be applied to each of the circuits 100[1] to 100[m] of the drive circuit GD.
  • the circuit 100A4 is a modification of the circuit 100A1 in FIG. 16, in which the terminal Fo of the circuit FBc is electrically connected to the first terminal of the capacitive element C3 of the circuit BSPRc, and the terminal Fo of the capacitive element C4 of the circuit BSPRd is electrically connected to the first terminal of the capacitive element C3 of the circuit BSPRc.
  • the configuration is such that the terminal Fo of the circuit FBd is electrically connected.
  • the combination of the circuit BSPRc and the circuit FBc and the combination of the circuit BSPRd and the circuit FBd correspond to the circuit BSFC shown in FIG. 10(A).
  • FIG. 20 shows a configuration example of a drive circuit SD according to one embodiment of the present invention that can be applied to the display device DSP of FIG. 12.
  • the drive circuit SD illustrated in FIG. 20 includes, as an example, a circuit SR, a circuit LAT, and a circuit DAC.
  • the circuit SR includes, for example, circuits 200[1] to 200[n+2].
  • the circuit 200[n+1] is a circuit for transmitting data from the terminal SRT of the circuit 200[n+1] to the terminal RT of the circuit 200[n-1]
  • the circuit 200[n+2] is a circuit for transmitting data from the terminal SRT of the circuit 200[n+1] to the terminal RT of the circuit 200[n+2].
  • ] is a circuit for transmitting data from the terminal SRT of the circuit 200[n] to the terminal RT of the circuit 200[n].
  • circuits 200[1] to 200[6] are extracted and shown.
  • Each of the circuits 200[1] to 200[n] includes, for example, a terminal IT, a terminal OT, a terminal CLK1, a terminal CLK2, a terminal CLK3, a terminal SRT, a terminal PWC, and a terminal RT.
  • wirings CLKLA to CLKLD and wirings PWCLA to PWCLD extend.
  • the terminal CLK1 is electrically connected to the wiring CLKLA, and the terminal CLK2 is connected to the wiring CLKLB.
  • the terminal CLK3 is electrically connected to the wiring CLKLC, and the terminal PWC is electrically connected to the wiring PWCLA.
  • the terminal CLK1 is electrically connected to the wiring CLKLB
  • the terminal CLK2 is It is electrically connected to the wiring CLKLC
  • the terminal CLK3 is electrically connected to the wiring CLKLD
  • the terminal PWC is electrically connected to the wiring PWCLB.
  • the terminal CLK1 is electrically connected to the wiring CLKLC, and the terminal CLK2 is It is electrically connected to the wiring CLKLD, the terminal CLK3 is electrically connected to the wiring CLKLA, and the terminal PWC is electrically connected to the wiring PWCLC.
  • the terminal CLK1 is electrically connected to the wiring CLKLD, and the terminal CLK2 is electrically connected to the wiring CLKLA.
  • the terminal CLK3 is electrically connected to the wiring CLKLB, and the terminal PWC is electrically connected to the wiring PWCLD.
  • the terminal SRT of the circuit 200[j] (here, j is an integer from 1 to n) is electrically connected to the terminal IT of the circuit 200[j+1]. Further, the terminal RT of the circuit 200[j] is electrically connected to the terminal SRT of the circuit 200[j+2].
  • Each terminal OT of the circuit 200[1] to circuit 200[n] is electrically connected to each input terminal of the circuit LAT. Further, each output terminal of the circuit LAT is electrically connected to each input terminal of the circuit DAC. Further, the circuit LAT is electrically connected to the wiring VDL. Further, the circuit LAT is electrically connected to the wiring SPR. Further, each output terminal of the circuit DAC is electrically connected to the wiring SL[1] to the wiring SL[n]. Further, in FIG. 20, wiring SL[1] to wiring SL[6] are extracted and shown.
  • Each of the circuits 200[1] to 200[n] has, for example, a function of holding information input to the terminal IT and a function of outputting the held information to one or both of the terminal OT and the terminal SRT.
  • the circuit 200[j] has a function of outputting the information held in the circuit 200[j] to the terminal SRT when a high-level potential is input to the terminal CLK1. Further, for example, the circuit 200[j] has a function of outputting information held in the circuit 200[j] to the terminal OT when a high-level potential is input to the terminal PWC. Further, for example, the circuit 200[j] has a function of resetting the information held in the circuit 200[j] when a high-level potential is input to one or both of the terminals CLK2 and CLK3, or the terminal RT. has. Furthermore, after the information held in the circuit 200[j] is reset, new information is input to the terminal IT of the circuit 200[j], so that the circuit 200[j] It is preferable to have a configuration in which new information is held in the .
  • circuit SR shown in FIG. 20 functions as a shift register like the drive circuit GD shown in FIGS. 13A and 13B.
  • the wiring VDL functions, for example, as a wiring that transmits a video signal to be displayed on the pixel circuit PX included in the pixel array PA. Note that in FIG. 20, the wiring VDL is described as a wiring that transmits digital data.
  • the circuit LAT has holding circuits for n columns. Further, the circuit LAT has a function of holding the video signal input to the wiring VDL in a holding circuit according to the signal from each terminal OT of the circuits 200[1] to 200[n]. Specifically, for example, when the potential of the terminal OT of the circuit 200[j] is at a high level potential, the circuit LAT holds the video signal input to the wiring VDL in the j-th column holding circuit. Further, for example, when a high-level potential is input to the wiring SPR, the circuit LAT has a function of outputting the respective video signals held in the holding circuits for n columns at once to each output terminal of the circuit LAT. .
  • the circuit DAC has a function of converting a video signal, which is digital data output from each output terminal of the circuit LAT, into analog data (analog potential). Note that the analog data (analog potential) is transmitted to the wiring SL of that column.
  • wirings other than the wirings CLKLA to CLKLD and the wirings PWCLA to PWCLD may be extended in the drive circuit SD shown in FIG. 20.
  • the configuration of the drive circuit SD shown in FIG. 20 is an example, and the number of wiring lines, electrical connection configuration, etc. may be changed as appropriate.
  • FIG. 21 is a timing chart showing an example of the operation of the drive circuit SD.
  • FIG. 21 shows the wiring CLKLA to CLKLD, the wiring PWCLA to PWCLD, the terminal IT, the terminal OT [1], the terminal OT [2], the terminal OT [3], the terminal Each potential change of OT[n] and wiring SPR is shown.
  • the terminal OT[j] is a terminal OT provided in the circuit 200[j].
  • FIG. 21 shows an example in which video signals V DT [1] to V DT [n] are sequentially input to the wiring VDL.
  • a high level potential V High is applied to the wiring CLKLA and the wiring PWCLA. Further, from time T22 to time T23, a high level potential V High is applied to the wiring CLKLB and the wiring PWCLB. Further, from time T23 to time T24, the high level potential V High is applied to the wiring CLKLC and the wiring PWCLC. Further, from time T24 to time T25, the high level potential V High is applied to the wiring CLKLD and the wiring PWCLD. After time T25, it is assumed that the high-level potential V High is applied to the wirings CLKLA to CLKLD and the wirings PWCLA to PWCLD at the same timing as from time T21 to time T25.
  • the high level potential V High is sequentially output from each of the terminals OT[1] to terminal OT[n] at the timing. For example, from time T21 to time T22, high level potential V High is output from terminal OT[1], and from time T22 to time T23, high level potential V High is output from terminal OT[2]. From time T23 to time T24, the high level potential V High is output from the terminal OT[3].
  • the high level potential V High is output from the terminal OT[n-2], and from time T32 to time T33, the high level potential V High is output from the terminal OT[n-1].
  • the level potential V High is output, and from time T33 to time T34, the high level potential V High is output from the terminal OT[n].
  • the timing chart in FIG. 21 shows a case where n is a multiple of 4.
  • the potentials applied to the wirings CLKLA to CLKLD and the wirings PWCLA to PWCLD between time T30 and time T34 may be read as appropriate.
  • the circuit LAT holds the video signal V DT [1] input to the wiring VDL in the first column holding circuit at the timing when the high-level potential V High is output from the terminal OT [1]. Furthermore, at the timing when the high level potential V High is being output from the terminal OT [2], the video signal V DT [2] input to the wiring VDL is held in the second column holding circuit, and the terminal OT At the timing when the high level potential V High is being output from [3], the video signal V DT [3] input to the wiring VDL is held in the third column holding circuit. The same operation is continued one after another, and at the timing when the high level potential V High is being output from the terminal OT[n], the video signal V DT [n] input to the wiring VDL is transferred to the nth column holding circuit. Hold.
  • the held video signal V is transferred from the holding circuits for n columns provided in the circuit LAT.
  • the video signals DT [1] to V DT [n] are output to the circuit DAC via each output terminal of the circuit LAT.
  • the drive circuit SD can transmit a video signal to each pixel circuit of the pixel array PA by performing the operation example shown in the timing chart of FIG. 21 described above.
  • the circuit 200A in FIG. 22 has a circuit configuration that can be applied to each of the circuits 200[1] to 200[n] included in the drive circuit SD.
  • the circuit 200A includes, for example, a circuit BSPRi, a circuit FBi1, a transistor MN21, a transistor MN24, a transistor MN25, a transistor MN28, a transistor MN31, a transistor MN34, a transistor MN40, a transistor MN41, and a capacitive element C26. Further, the circuit 200A includes, for example, a terminal IT, a terminal PWC, a terminal CLK1, a terminal CLK2, a terminal CLK3, a terminal RT, a terminal SRT, and a terminal OT.
  • the circuit BSPRi has a circuit configuration that is a modification of the circuit BSPR shown in FIG. 2A. Specifically, the circuit BSPRi has a circuit configuration in which one transistor is added to the circuit BSPR shown in FIG. 2A.
  • the circuit BSPRi includes a circuit BBi corresponding to the circuit BB of the circuit BSPR of FIG. 2A, a transistor MN37 corresponding to the transistor MNb of the circuit BSPR of FIG. 2A, and a capacitive element C25 corresponding to the capacitive element Ca of the circuit BSPR of FIG. 2A. , and a transistor MN36.
  • the first gate of the transistor MN21 is electrically connected to the first gate of the transistor MN34 and the terminal IT, and the first terminal of the transistor MN21 is electrically connected to the wiring VDE21. Further, the second terminal of the transistor MN21 is electrically connected to the first terminal of the transistor MN24, the terminal Bi of the circuit BBi, and the terminal Fo of the circuit FBi1.
  • the first gate of the transistor MN25 is electrically connected to the terminal CLK3, and the first terminal of the transistor MN25 is electrically connected to the wiring VDE22. Further, the second terminal of the transistor MN25 is electrically connected to the first terminal of the transistor MN28. Further, the first gate of the transistor MN28 is electrically connected to the terminal CLK2.
  • the first gate of the transistor MN31 is electrically connected to the terminal RT, and the first terminal of the transistor MN31 is electrically connected to the wiring VDE23. Further, the second terminal of the transistor MN31 is connected to the second terminal of the transistor MN28, the first gate of the transistor MN24, the first terminal of the capacitive element C26, the first terminal of the transistor MN34, and the first gate of the transistor MN40. , and the first gate of transistor MN41.
  • the first gate of the transistor MN36 is electrically connected to the terminal Bo of the circuit BBi, the first terminal of the capacitive element C25, and the first gate of the transistor MN37, and the first terminal of the transistor MN36 is connected to the terminal CLK1. electrically connected.
  • the second terminal of the transistor MN36 is electrically connected to the terminal Fi of the circuit FBi1, the first terminal of the transistor MN40, and the terminal SRT. Further, the first terminal of the transistor MN37 is electrically connected to the terminal PWC. Further, the second terminal of the transistor MN37 is electrically connected to the second terminal of the capacitive element C25, the first terminal of the transistor MN41, and the terminal OT.
  • the second terminal of the transistor MN24 is electrically connected to the wiring VSE11. Further, the second terminal of the capacitive element C26 is electrically connected to the wiring VSE12. Further, the second terminal of the transistor MN34 is electrically connected to the wiring VSE13. Further, the second terminal of the transistor MN40 is electrically connected to the wiring VSE14. Further, the second terminal of the transistor MN41 is electrically connected to the wiring VSE15.
  • the description of the wirings VSE1 to VSE5 can be referred to.
  • the electrical connection point between the second terminal of the transistor MN21, the first terminal of the transistor MN24, and the terminal Bi of the circuit BBi is fixed. It may become electrically connected to a wiring that applies a potential (for example, the wiring VAL41 in FIGS. 3A to 3C). As a result, even if the charge accumulated at the electrical connection point changes unintentionally, the electrical connection between the wiring and the electrical connection point becomes conductive, and the potential of the electrical connection point changes. can be kept constant.
  • the potential of the output terminal of the circuit BSPRi (the second terminal of the transistor MN36) can be adjusted. It can be stabilized. That is, in the circuit 200A, the potential of the terminal SRT can be stabilized.
  • circuit 200A1 shown in FIG. 23 may be applied to each of the circuits 200[1] to 200[n] of the drive circuit SD.
  • the circuit 200A1 is a modification of the circuit 200A in FIG. 22, and has a configuration in which a circuit FBi2 is provided in the circuit 200A in FIG. Note that the circuit configuration of the circuit FBi2 can be a circuit configuration that can be applied to the circuit FBi1.
  • the terminal Fo of the circuit FBi2 is electrically connected to the terminal Fo of the circuit FBi1, the terminal Bi of the circuit BBi, the second terminal of the transistor MN21, and the first terminal of the transistor MN24.
  • the terminal Fi of the circuit FBi2 is electrically connected to the second terminal of the transistor MN37, the first terminal of the transistor MN41, the second terminal of the capacitive element C25, and the terminal OT.
  • the second terminal of the transistor MN21, the first terminal of the transistor MN24, and the terminal Bi of the circuit BBi are connected to each other.
  • the electrical connection point may be electrically connected to a wiring that provides a fixed potential (for example, the wiring VAL41 in FIGS. 3A to 3C).
  • circuit 200A2 shown in FIG. 24 may be applied to each of the circuits 200[1] to 200[n] of the drive circuit SD.
  • the circuit 200A2 in FIG. 24 has a configuration in which the circuit BB of the circuit BSPR in FIG. 9A is applied to the circuit BBi in the circuit 200A in FIG. 22, and the circuit FB in FIG. 3A is applied to the circuit FBi1. Therefore, the circuit BBi includes the transistor MN35, and the circuit FBi1 includes the transistor MN31.
  • the first terminal of the transistor MN35 is electrically connected to the terminal Bi of the circuit BBi
  • the second terminal of the transistor MN35 is electrically connected to the terminal Bo of the circuit BBi
  • the gate of the transistor MN35 is electrically connected to the wiring VDE35. connected.
  • the first terminal of the transistor MN31 is electrically connected to the wiring VDE36
  • the second terminal of the transistor MN31 is electrically connected to the terminal Fo of the circuit FBi1
  • the gate of the transistor MN31 is connected to the terminal Fi of the circuit FBi1. electrically connected to.
  • the description of the wiring VDE21 to the wiring VDE23 can be referred to.
  • FIG. 25A is a schematic perspective view showing a display device of one embodiment of the present invention.
  • the display device DSP1 includes, for example, a display area DIS, a drive circuit area DRV, and a terminal area TMR. Further, the display device DSP1 has a substrate BS, and each of the display area DIS, the drive circuit area DRV, and the terminal area TMR is located on the substrate BS.
  • the drive circuit region DRV includes, as an example, a drive circuit GDR1, a drive circuit GDR2, and a drive circuit SDR.
  • a semiconductor substrate for example, a single crystal substrate made of silicon or germanium
  • the substrate BS includes materials other than semiconductor substrates, such as SOI (Silicon On Insulator) substrates, glass substrates, quartz substrates, plastic substrates, sapphire glass substrates, metal substrates, stainless steel substrates, and stainless steel foil.
  • SOI Silicon On Insulator
  • a tungsten substrate, a tungsten foil substrate, a flexible substrate, a laminated film, a paper or base film containing fibrous materials can be used.
  • the glass substrate include, for example, barium borosilicate glass, aluminoborosilicate glass, or soda lime glass.
  • Examples of flexible substrates, laminated films, and base films include polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • plastic polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • plastic plastic.
  • Another example is synthetic resin such as acrylic resin.
  • another example is polypropylene, polyester, polyvinyl fluoride, or polyvinyl chloride.
  • other examples include polyamide, polyimide, aramid, epoxy resin, inorganic vapor-deposited film, or paper. Note that when heat treatment is included in the manufacturing process of the display device DSP1, it is preferable to use a material with high
  • the transistors included in the display area DIS and the drive circuit area DRV can be formed on the substrate BS as Si transistors.
  • the transistors included in the display area DIS and the drive circuit area DRV can be formed on the substrate BS as OS transistors.
  • one or more selected from the drive circuit GDR1, drive circuit GDR2, and drive circuit SDR included in the drive circuit area DRV is mounted on a substrate using COG (Chip On Glass) technology as an IC (Integrated Circuit). It may be implemented on the BS.
  • COG Chip On Glass
  • IC Integrated Circuit
  • Each of the drive circuit GDR1 and the drive circuit GDR2 functions as a drive circuit for displaying an image in the display area DIS, for example.
  • each of the drive circuit GDR1 and the drive circuit GDR2 functions as a gate driver circuit for the display area DIS.
  • the drive circuit SDR functions as a source driver circuit for the display area DIS.
  • the drive circuit GD of FIG. 13A or 13B described in the above embodiment can be applied to each of the drive circuit GDR1 and the drive circuit GDR2.
  • the drive circuit SD of FIG. 20 described in the above embodiment can be applied to the drive circuit SDR, for example.
  • the terminal region TMR includes a terminal for supplying an image signal and a power supply voltage from the outside of the display device DSP1 to the inside of the display device DSP1.
  • an FPC Flexible Printed Circuit
  • a chip may be mounted as an IC on the FPC using COF (Chip On Film) technology.
  • the IC may include, for example, a drive circuit for displaying an image in the display area DIS.
  • the display area DIS has a plurality of pixels, for example. Further, the plurality of pixels may be arranged in a matrix in the display area DIS.
  • each of the plurality of pixels can express one or more colors.
  • the plurality of colors can be, for example, three colors: red, green, and blue.
  • the plurality of colors may be, for example, two or more colors selected from red, green, and blue, as well as cyan, magenta, yellow, and white.
  • each pixel that expresses a different color is called a subpixel, and when white is expressed by a plurality of subpixels of different colors, the plurality of subpixels may be collectively called a pixel. In this specification and the like, for convenience, the subpixel will be referred to as a pixel.
  • the display device of one embodiment of the present invention is not limited to the structure of the display device DSP1 illustrated in FIG. 25A.
  • the display device of one embodiment of the present invention may have a structure of display device DSP2 illustrated in FIG. 25B.
  • the display device DSP2 shown in FIG. 25B includes, as an example, a display area DIS, a circuit area SIC, and a terminal area TMR. Further, the display device DSP2 has a substrate BS similarly to the display device DSP1. Note that the display device DSP2 differs from the display area DSP1 in that a circuit area SIC and a terminal area TMR are provided on the substrate BS, and a display area DIS is provided on the circuit area SIC.
  • the circuit area SIC has the above-mentioned drive circuit area DRV. Further, the circuit area SIC may include various functional circuits other than the drive circuit area DRV. Further, in this embodiment, it is assumed that the functional circuit is included in the functional circuit area MFNC.
  • the functional circuit area MFNC may include a GPU (Graphics Processing Unit). Further, when the display device DSP2 includes a touch panel, the functional circuit area MFNC may include a sensor controller that controls a touch sensor included in the touch panel.
  • a GPU Graphics Processing Unit
  • a correction circuit may be included in the functional circuit area MFNC.
  • the correction circuit has a function of, for example, appropriately adjusting the amount of current input to a light emitting device containing an organic EL material. Since the luminance of a light emitting device containing an organic EL material when emitting light is proportional to the current, if the characteristics of the drive transistor electrically connected to the light emitting device are not good, the light emitting device will not emit light. The brightness of the light produced may be lower than the desired brightness.
  • the correction circuit monitors the amount of current flowing through the light emitting device, and when the amount of current is smaller than a desired amount of current, increases the amount of current flowing through the light emitting device to cause the light emitting device to emit light.
  • the brightness can be increased.
  • the amount of current is larger than the desired amount of current, the amount of current flowing through the light emitting device may be adjusted to be smaller.
  • a gamma correction circuit may be included in the functional circuit area MFNC.
  • FIG. 26 is a block diagram showing a configuration example of the display device DSP2 shown in FIG. 25B.
  • the display device DSP2 shown in FIG. 26 includes, as an example, a display area DIS and a circuit area SIC.
  • the sensor PDA is illustrated in FIG. 26, the sensor PDA may be placed inside the display device DSP2, or may be placed outside the display device DSP2.
  • the display device DSP1 in FIG. 25A may be electrically connected to the functional circuit area MFNC located outside the display device DSP1 via the terminal region TMR.
  • the configuration of the display device DSP1 at this time can be considered to be the same configuration as the display device DSP2 shown in FIG.
  • thick solid lines indicate multiple wiring lines or bus wiring lines.
  • a plurality of pixel circuits PX are arranged in a matrix in the display area DIS, as an example.
  • the pixel circuit PX for example, a pixel circuit to which one or more selected from a liquid crystal display device, a light emitting device containing an organic EL material, a light emitting device containing an inorganic EL material, a light emitting device including a light emitting diode such as a micro LED is applied. It can be done. Note that this embodiment will be described on the assumption that a light emitting device containing an organic EL material is applied to the pixel circuit PX of the display area DIS.
  • the circuit area SIC includes the drive circuit area DRV and the functional circuit area MFNC, as described above.
  • the drive circuit area DRV functions as a peripheral circuit for driving the display area DIS, for example.
  • the drive circuit region DRV includes, for example, a drive circuit SDR, a digital-to-analog conversion circuit DAD, a drive circuit GDR, and a level shifter LVS.
  • the drive circuit SDR corresponds to, for example, the drive circuit SD in FIG. 12
  • the drive circuit GDR corresponds to, for example, the drive circuit GD in FIG.
  • the functional circuit area MFNC includes, for example, a storage device storing image data to be displayed in the display area DIS, a decoder for restoring encoded image data, a GPU for processing the image data, Circuits such as a power supply circuit, a correction circuit, or a CPU may be provided.
  • the functional circuit area MFNC includes, as an example, a storage device MEM, a GPU 22, a correction circuit ECR, a timing controller TMC, a CPU (NoffCPU (registered trademark)) 21, a sensor controller SCC, and a power supply circuit EPS.
  • the display device DSP2 in FIG. 26 has a configuration in which, as an example, a bus wiring BSL is electrically connected to each of the circuits included in the drive circuit area DRV and the circuits included in the functional circuit area MFNC. ing.
  • the drive circuit SDR has a function of transmitting image data to the pixel circuit PX included in the display area DIS. Therefore, the drive circuit SDR is electrically connected to the pixel circuit PX via the wiring SL.
  • the digital-to-analog conversion circuit DAD has a function of converting image data digitally processed by a GPU or a correction circuit, which will be described later, into analog data.
  • the image data converted to analog data is transmitted to the display area DIS via the drive circuit SDR.
  • the digital-to-analog conversion circuit DAD may be included in the drive circuit SDR, or the image data may be transmitted in this order to the drive circuit SDR, the digital-to-analog conversion circuit DAD, and the display area DIS.
  • the drive circuit GDR has a function of selecting a pixel circuit PX to which image data is to be transmitted in the display area DIS. Therefore, the drive circuit GDR is electrically connected to the pixel circuit PX via the wiring GL.
  • the level shifter LVS has a function of converting a signal input to the drive circuit SDR, digital-to-analog conversion circuit DAD, drive circuit GDR, etc. to an appropriate level.
  • the storage device MEM has, for example, a function of storing image data to be displayed in the display area DIS. Note that the storage device MEM can be configured to store image data as digital data or analog data.
  • the storage device MEM is a nonvolatile memory.
  • a NAND type memory or the like can be applied as the storage device MEM.
  • the storage device MEM is a volatile memory.
  • SRAM Static Random Access Memory
  • DRAM Dynamic Random Access Memory
  • the GPU 22 has a function of performing processing for drawing image data read from the storage device MEM on the display area DIS.
  • the GPU 22 since the GPU 22 is configured to perform pipeline processing in parallel, it can process image data displayed in the display area DIS at high speed.
  • the GPU 22 can also have a function as a decoder for restoring encoded images.
  • the functional circuit area MFNC may include a plurality of circuits that can improve the display quality of the display area DIS.
  • a correction circuit (a circuit that performs color adjustment or dimming) that detects color unevenness in the image displayed in the display area DIS and corrects the color unevenness to create an optimal image is provided. Good too.
  • a correction circuit may be provided in the functional circuit area MFNC.
  • the pixel circuit PX in the display area DIS is described as having a light emitting device containing an organic EL material, so the functional circuit area MFNC includes, as an example, a correction circuit. Includes ECR.
  • artificial intelligence may be used for the image correction described above.
  • the current (or voltage applied to the display device) flowing through the display device provided in the pixel is monitored and acquired, the image displayed in the display area DIS is acquired with an image sensor, and the current (or voltage ) and the image may be treated as input data for an artificial intelligence calculation (for example, an artificial neural network), and the output result may be used to determine whether or not the image should be corrected.
  • an artificial intelligence calculation for example, an artificial neural network
  • artificial intelligence calculations can be applied not only to image correction but also to upconversion processing of image data. Thereby, by up-converting image data with a small screen resolution to match the screen resolution of the display area DIS, it is possible to display an image with high display quality in the display area DIS. Artificial intelligence calculations can also be applied to down-conversion processing of image data.
  • the above-mentioned artificial intelligence calculation can be performed using the GPU 22 included in the functional circuit area MFNC. That is, the GPU 22 can be used to perform various correction calculations (color unevenness correction, up-conversion processing, etc.). Further, the GPU 22 may include a circuit 22a that corrects color unevenness and a circuit 22b that performs up-conversion processing.
  • a GPU that performs artificial intelligence calculations is referred to as an AI accelerator. That is, in this specification and the like, the GPU provided in the functional circuit area MFNC is sometimes described as being replaced with an AI accelerator.
  • the timing controller TMC has a function of varying the frame rate at which images are displayed in the display area DIS.
  • the display device DSP2 can be driven by lowering the frame rate by the timing controller TMC, and for example, when displaying a moving image in the display area DIS, the display device DSP2 can be driven at an increased frame rate by the timing controller TMC. That is, by providing the timing controller TMC in the display device DSP2, it is possible to change the frame rate depending on still images or moving images. In particular, when displaying a still image in the display area DIS, the frame rate can be lowered and the power consumption of the display device DSP2 can be reduced.
  • the CPU 21 has a function of performing general-purpose processing such as, for example, executing an operating system, controlling data, various calculations, and executing programs.
  • the CPU 21 has a role of instructing, for example, an image data write operation or a read operation in the storage device MEM, an image data correction operation, or an operation to a sensor to be described later.
  • the CPU 21 may have a function of transmitting a control signal to one or more selected circuits included in the functional circuit area MFNC, such as a storage device, a GPU, a correction circuit, a timing controller, and a high frequency circuit.
  • the CPU 21 may include a circuit for temporarily backing up data (hereinafter referred to as a backup circuit). It is preferable that the backup circuit can hold the data even if the supply of power supply voltage is stopped, for example. For example, when a still image is displayed in the display area DIS, the CPU 21 can stop its function until an image different from the current still image is displayed. Therefore, dynamic power consumption in the CPU 21 can be reduced by temporarily saving data being processed by the CPU 21 to a backup circuit, and then stopping the supply of power supply voltage to the CPU 21 to stop the CPU 21. Can be done. Further, in this specification and the like, a CPU having a backup circuit is referred to as a NoffCPU.
  • the sensor controller SCC has a function of controlling a sensor PDA.
  • a wiring SNCL is illustrated as a wiring for electrically connecting the sensor PDA and the sensor controller SCC.
  • the sensor PDA may be, for example, a touch sensor that can be provided above, below, or inside the display area DIS.
  • the sensor PDA may be, for example, an illuminance sensor.
  • the brightness (luminance) of the image displayed on the display area DIS can be changed in accordance with the external light. For example, when the outside light is bright, the visibility of the image can be improved by increasing the brightness of the image displayed in the display area DIS. Conversely, when the outside light is dark, power consumption can be reduced by lowering the brightness of the image displayed in the display area DIS.
  • the sensor PDA may be, for example, an image sensor.
  • the image can be displayed in the display area DIS.
  • the power supply circuit EPS has a function of generating a voltage to be supplied to, for example, a circuit included in the drive circuit area DRV, a circuit included in the functional circuit area MFNC, a pixel included in the display area DIS, etc. has.
  • the power supply circuit EPS may have a function of selecting a circuit that supplies voltage. For example, during a period in which a still image is displayed in the display area DIS, the power supply circuit EPS is connected to each circuit included in the drive circuit area DRV (for example, the drive circuit SDR, the digital-to-analog conversion circuit DAD, etc.) and the functional circuit.
  • the power consumption of the entire display device DSP can be reduced.
  • the display device DSP1A shown in FIG. 27 is a configuration example of the display device DSP1 shown in FIG. 25A in a cross-sectional view.
  • the display device DSP1A has a configuration in which a pixel circuit, a drive circuit, and the like are provided on a substrate 310.
  • the drive circuit area DRV and display area DIS shown in FIG. 25A are illustrated.
  • the substrate 310 in FIG. 27 corresponds to the substrate BS shown in FIG. 25A.
  • the diagonal size of the display device DSP1A can be determined depending on the type and size of the substrate 310, for example. For example, when manufacturing a display device with a diagonal size of 30 inches or more, 50 inches or more, 70 inches or more, or 100 inches or more for a television device or an electronic device for digital signage, the substrate 310 is A glass substrate may be used.
  • a semiconductor substrate may be used as the substrate 310.
  • the substrate 310 is assumed to be a semiconductor substrate.
  • the display device DSP1A can support various screen ratios such as 1:1 (square), 4:3, 16:9, 16:10, 21:9, or 32:9.
  • a transistor 300p and a transistor 300d are formed on a substrate 310.
  • the transistor 300p or the transistor 300d is collectively referred to as a transistor 300.
  • a light emitting device 130 in FIG. 27, a light emitting device 130R, a light emitting device 130G, and a light emitting device 130B is provided.
  • the transistor 300p is included in the display area DIS, and functions, for example, as a transistor included in the pixel circuit PX. Further, the transistor 300d functions as a transistor included in the drive circuit region DRV. Therefore, the transistor 300d can be, for example, a transistor included in the circuits 100[1] to 100[m] or the circuits 200[1] to 200[n+2] described in Embodiment 1. Further, the light emitting device 130 can be a light emitting device included in the pixel circuit PX.
  • the transistor 300 is provided on a substrate 310, and includes an element isolation layer 312, a conductor 316, an insulator 315, an insulator 317, a semiconductor region 313 made of a part of the substrate 310, and a source region or a drain region. It has a functional low resistance region 314a and a low resistance region 314b. Therefore, the transistor 300 is a Si transistor. Note that in FIG. 27, one of the source and drain of the transistor 300 is electrically connected to a conductor 596 and a conductor 112 (conductors 112a to 112c), which will be described later, via a conductor 328, which will be described later. However, the electrical connection structure of the display device of one embodiment of the present invention is not limited to this. The display device of one embodiment of the present invention may have a structure in which the gate of the transistor 300 is electrically connected to the conductor 596 via the conductor 328, for example.
  • the transistor 300 can be made into a Fin type by, for example, having a configuration in which the upper surface of the semiconductor region 313 and the side surfaces in the channel width direction are covered with a conductor 316 via an insulator 315 that functions as a gate insulator.
  • the transistor 300 By making the transistor 300 a Fin type transistor, the effective channel width can be increased, and the on-characteristics of the transistor 300 can be improved. Further, since the contribution of the electric field of the gate electrode can be increased, the off-state characteristics of the transistor 300 can be improved. Further, the transistor 300 may be a planar type instead of a fin type.
  • the transistor 300 may be either a p-channel type or an n-channel type. Alternatively, a plurality of transistors 300 may be provided, and both p-channel type and n-channel type transistors may be used.
  • the region of the semiconductor region 313 where the channel is formed, the region in the vicinity thereof, and the low resistance region 314a and the low resistance region 314b, which become the source region or the drain region contain a silicon-based semiconductor. preferably contains single crystal silicon.
  • each of the above regions may be formed using, for example, germanium, silicon germanium, gallium arsenide, aluminum gallium arsenide, or gallium nitride.
  • a structure using silicon may be used in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 300 may be, for example, a HEMT (High Electron Mobility Transistor) using gallium arsenide and aluminum gallium arsenide.
  • HEMT High Electron Mobility Transistor
  • a semiconductor material such as silicon containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron or aluminum can be used.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used for the conductor 316, for example.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use one or both of titanium nitride and tantalum nitride for the conductor. Further, in order to achieve both electrical conductivity and embeddability, it is preferable to use one or both of tungsten and aluminum metal materials as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the element isolation layer 312 is provided to isolate the plurality of transistors formed on the substrate 310 from each other.
  • the element isolation layer can be formed using, for example, a LOCOS (Local Oxidation of Silicon) method, an STI (Shallow Trench Isolation) method, or a mesa isolation method.
  • LOCOS Local Oxidation of Silicon
  • STI Shallow Trench Isolation
  • an insulator 320 and an insulator 322 are stacked in order from the substrate 310 side.
  • the insulator 320 and the insulator 322 for example, one or more selected from silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, and aluminum nitride may be used.
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • nitrided oxide refers to a material whose composition contains more nitrogen than oxygen.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • the insulator 322 may have a function as a flattening film that flattens the step difference caused by the transistor 300 covered with the insulator 320 and the insulator 322.
  • the upper surface of the insulator 322 may be planarized by a planarization process using chemical mechanical polishing (CMP) to improve flatness.
  • CMP chemical mechanical polishing
  • An insulator 592 and an insulator 594 are sequentially stacked on the insulator 322.
  • the insulator 592 is filled with water or hydrogen from the substrate 310 or the transistor 300 to a region above the insulator 592 (for example, a region where the light emitting device 130R, the light emitting device 130G, the light emitting device 130B, etc. are provided). It is preferable to use an insulating film having barrier properties that prevent impurities from diffusing (referred to as a barrier insulating film). Therefore, for the insulator 592, it is preferable to use an insulating material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, and water molecules (the impurities are difficult to pass through).
  • the insulator 592 has a function of suppressing the diffusion of impurities such as nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (for example, N 2 O, NO, and NO 2 ), and copper atoms (the above-mentioned oxygen It is preferable to use an insulating material (hard to transmit). Alternatively, it is preferable to have a function of suppressing the diffusion of oxygen (for example, one or both of oxygen atoms and oxygen molecules).
  • silicon nitride formed by a CVD method can be used as an example of a film having barrier properties against hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, thermal desorption spectrometry (TDS).
  • TDS thermal desorption spectrometry
  • the amount of hydrogen desorbed from the insulator 324 is determined by the amount desorbed in terms of hydrogen atoms per area of the insulator 324 when the surface temperature of the film is in the range of 50°C to 500°C. , 10 ⁇ 10 15 atoms/cm 2 or less, preferably 5 ⁇ 10 15 atoms/cm 2 or less.
  • the insulator 594 preferably has a lower dielectric constant than the insulator 592.
  • the dielectric constant of the insulator 594 is preferably less than 4, more preferably less than 3.
  • the dielectric constant of the insulator 594 is preferably 0.7 times or less, more preferably 0.6 times or less, the dielectric constant of the insulator 592.
  • a conductor 328 and a conductor 596 are embedded in the insulator 320, the insulator 322, the insulator 592, and the insulator 594 to connect to a light emitting device or the like provided above the insulator 594.
  • the conductor 328 and the conductor 596 have a function as a plug or wiring.
  • a conductor having a function as a plug or a wiring a plurality of structures may be collectively given the same reference numeral.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring is a single layer or one or more conductive materials selected from metal materials, alloy materials, metal nitride materials, and metal oxide materials. It can be used in a stacked manner. It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • An insulator 598 and an insulator 599 are formed in this order on the insulator 594 and the conductor 328.
  • the insulator 598 for example, like the insulator 592, it is preferable to use an insulator that has barrier properties against one or more selected from hydrogen, oxygen, and water.
  • the insulator 599 similarly to the insulator 594, in order to reduce parasitic capacitance occurring between wirings, it is preferable to use an insulator with a relatively low dielectric constant. Further, the insulator 599 functions as an interlayer insulating film and a planarizing film.
  • a light emitting device 130 and a connecting portion 140 are formed on the insulator 599.
  • the connecting portion 140 is sometimes called a cathode contact portion, and is electrically connected to the cathode electrodes of the light emitting device 130R, the light emitting device 130G, and the light emitting device 130B.
  • the connecting portion 140 includes one or more conductors selected from conductors 112a to 112c described later, at least one conductor selected from conductors 126a to 126c described later, and a conductor selected from conductors 112a to 112c described later. It has one or more conductors selected from conductors 129a to 129c, a common layer 114 to be described later, and a common electrode 115 to be described later.
  • connection section 140 may be provided so as to surround the four sides of the display section in plan view, or may be provided within the display section (for example, between adjacent light emitting devices 130).
  • the light emitting device 130R includes a conductor 112a, a conductor 126a on the conductor 112a, and a conductor 129a on the conductor 126a. All of the conductor 112a, the conductor 126a, and the conductor 129a can be called a pixel electrode, or some of them can also be called a pixel electrode. Further, the light emitting device 130G includes a conductor 112b, a conductor 126b on the conductor 112b, and a conductor 129b on the conductor 126b.
  • the conductor 112b, the conductor 126b, and the conductor 129b can be called a pixel electrode, or some of them can also be called a pixel electrode.
  • the light emitting device 130B includes a conductor 112c, a conductor 126c on the conductor 112c, and a conductor 129c on the conductor 126c.
  • all of the conductor 112c, the conductor 126c, and the conductor 129c can be called a pixel electrode, or some of them can also be called a pixel electrode.
  • a conductive layer that functions as a reflective electrode can be used for the conductors 112a to 112c and the conductors 126a to 126c.
  • the conductive layer that functions as a reflective electrode includes a conductor having a high reflectance for visible light, such as silver, aluminum, an alloy film of silver (Ag), palladium (Pd), and copper (Cu) (Ag-Pd). -Cu (APC) film) can be applied.
  • the conductors 112a to 112c and the conductors 126a to 126c are formed of a laminated film of aluminum sandwiched between a pair of titanium films (a laminated film of Ti, Al, and Ti in this order), or a pair of indium tin films sandwiched between a pair of titanium films.
  • a laminated film of silver sandwiched between oxides (a laminated film of ITO, Ag, and ITO in this order) can be used.
  • a conductive layer functioning as a reflective electrode may be used for the conductors 112a to 112c, and a highly transparent conductor may be used for the conductors 126a to 126c.
  • the highly transparent conductor include an alloy of silver and magnesium, or indium tin oxide (sometimes referred to as ITO).
  • a conductive layer that functions as a transparent electrode can be used for the conductors 129a to 129c.
  • the conductive layer functioning as a transparent electrode may be, for example, the above-mentioned conductor having high translucency.
  • the light emitting device 130 may be provided with a microcavity structure (microresonator structure).
  • the microcavity structure refers to a structure in which the distance between the lower surface of the light emitting layer and the upper surface of the lower electrode is set to a thickness corresponding to the wavelength of the color of light emitted by the light emitting layer.
  • the conductors 129a to 129c which are the upper electrodes (common electrodes) are made of a conductive material that is transparent and reflective
  • the conductors 112a to 112c which are the lower electrodes (pixel electrodes)
  • the microcavity structure refers to a structure in which the optical distance between the lower electrode and the light emitting layer is adjusted to (2n-1) ⁇ /4 (where n is a natural number of 1 or more, and ⁇ is the wavelength of the light emission to be amplified).
  • n is a natural number of 1 or more
  • ⁇ is the wavelength of the light emission to be amplified.
  • the conductor 112a is connected to a conductor 596 embedded in an insulator 594 through an opening provided in an insulator 599. Further, the end of the conductor 126a is located outside the end of the conductor 112a. The ends of the conductor 126a and the ends of the conductor 129a are aligned or approximately aligned.
  • the conductor 112b in the light-emitting device 130G and the conductor 112c in the light-emitting device 130B are the same as the conductor 112a in the light-emitting device 130R, so a detailed explanation will be omitted. Furthermore, since the conductor 126b in the light emitting device 130G and the conductor 126c in the light emitting device 130B are the same as the conductor 126a in the light emitting device 130R, detailed description thereof will be omitted. Furthermore, since the conductor 129b in the light emitting device 130G and the conductor 129c in the light emitting device 130B are the same as the conductor 129a in the light emitting device 130R, detailed description thereof will be omitted.
  • a recess is formed in the conductor 112a, the conductor 112b, and the conductor 112c so as to cover the opening provided in the insulator 599. Furthermore, a layer 128 is embedded in the recess.
  • the layer 128 has a function of flattening the recessed portions of the conductors 112a to 112c.
  • Conductors 126a to 126c that are electrically connected to the conductors 112a to 112c are provided on the conductors 112a to 112c and on the layer 128. Therefore, the regions overlapping with the recesses of the conductors 112a to 112c can also be used as light emitting regions, and the aperture ratio of the pixel can be increased.
  • the layer 128 may be an insulating layer or a conductive layer.
  • various inorganic insulating materials, organic insulating materials, and conductive materials can be used as appropriate.
  • layer 128 is preferably formed using an insulating material.
  • an insulating layer containing an organic material can be suitably used.
  • acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimide amide resin, siloxane resin, benzocyclobutene resin, phenolic resin, or precursors of these resins can be applied to layer 128.
  • a photosensitive resin can be used as the layer 128, as the layer 128, a photosensitive resin can be used. Examples of the photosensitive resin include positive type materials and negative type materials.
  • the layer 128 can be produced only through the steps of exposure and development, reducing the influence of dry etching or wet etching on the surfaces of the conductors 112a, 112b, and 112c. can do. Furthermore, by forming the layer 128 using a negative photosensitive resin, the layer 128 may be formed using the same photomask (exposure mask) used to form the opening in the insulator 599. be.
  • FIG. 27 shows an example in which the upper surface of the layer 128 has a flat portion
  • the shape of the layer 128 is not particularly limited.
  • the upper surface of the layer 128 may have a concave curved surface at the center and in the vicinity thereof in a cross-sectional view.
  • the layer 128 may have a shape having a convex curved surface at the center and in the vicinity thereof in a cross-sectional view.
  • the layer 128 may have a shape having a concave curved surface and a convex curved surface at and near the center.
  • the light emitting device 130R includes a first layer 113a, a common layer 114 on the first layer 113a, and a common electrode 115 on the common layer 114.
  • the light emitting device 130G includes a second layer 113b, a common layer 114 on the second layer 113b, and a common electrode 115 on the common layer 114.
  • the light emitting device 130B includes a third layer 113c, a common layer 114 on the third layer 113c, and a common electrode 115 on the common layer 114.
  • the first layer 113a is formed to cover the top and side surfaces of the conductor 126a and the top and side surfaces of the conductor 129a.
  • the second layer 113b is formed to cover the top and side surfaces of the conductor 126b and the top and side surfaces of the conductor 129b.
  • the third layer 113c is formed to cover the top and side surfaces of the conductor 126c and the top and side surfaces of the conductor 129c.
  • the entire region in which the conductors 126a, 126b, and 126c are provided can be used as the light-emitting region of the light-emitting device 130R, the light-emitting device 130G, and the light-emitting device 130B, so that the aperture ratio of the pixel can be increased. Can be done.
  • the first layer 113a and the common layer 114 can be collectively called an EL layer.
  • the second layer 113b and the common layer 114 can be collectively referred to as an EL layer.
  • the third layer 113c and the common layer 114 can be collectively called an EL layer.
  • the structure of the light emitting device of this embodiment is not particularly limited, and may have a single structure or a tandem structure.
  • the first layer 113a, second layer 113b, and third layer 113c are processed into island shapes by photolithography. Therefore, the first layer 113a, the second layer 113b, and the third layer 113c each have a shape in which the angle between the top surface and the side surface is close to 90 degrees at the end portions thereof.
  • an organic film formed using FMM Fine Metal Mask
  • the top surface has a slope shape over a range of 1 ⁇ m or more and 10 ⁇ m or less. The shape is such that it is difficult to distinguish between the top and side surfaces.
  • first layer 113a, second layer 113b, and third layer 113c can be clearly distinguished.
  • one side surface of the first layer 113a and one side surface of the second layer 113b are arranged to face each other. This is the same for any combination of the first layer 113a, second layer 113b, and third layer 113c.
  • the first layer 113a, the second layer 113b, and the third layer 113c have at least a light emitting layer.
  • the first layer 113a has a light emitting layer that emits red light
  • the second layer 113b has a light emitting layer that emits green light
  • the third layer 113c has a light emitting layer that emits blue light.
  • the structure has layers.
  • cyan, magenta, yellow, or white can be applied to each light emitting layer as a color other than the above.
  • the first layer 113a, the second layer 113b, and the third layer 113c have a light emitting layer and a carrier transport layer (electron transport layer or hole transport layer) on the light emitting layer.
  • the surfaces of the first layer 113a, second layer 113b, and third layer 113c may be exposed during the manufacturing process of the display device, so by providing the carrier transport layer on the light emitting layer, the light emitting layer becomes Exposure to the outermost surface can be suppressed, and damage to the light emitting layer can be reduced. Thereby, the reliability of the light emitting device can be improved.
  • the common layer 114 includes, for example, an electron injection layer or a hole injection layer. Moreover, the common layer 114 may have an electron transport layer and an electron injection layer stacked together, or may have a hole transport layer and a hole injection layer stacked together. The common layer 114 is shared by the light emitting device 130R, the light emitting device 130G, and the light emitting device 130B.
  • the common electrode 115 is shared by the light emitting device 130R, the light emitting device 130G, and the light emitting device 130B. Further, as shown in FIG. 27, a common electrode 115 that is commonly shared by a plurality of light emitting devices is electrically connected to a conductor included in a connecting portion 140.
  • the insulator 125 has a function as a barrier insulating layer against one or both of water and oxygen. Further, it is preferable that the insulator 125 has a function of suppressing the diffusion of one or both of water and oxygen. Further, the insulator 125 preferably has a function of capturing or fixing (also referred to as gettering) one or both of water and oxygen. The insulator 125 has a function as a barrier insulating layer or a gettering function, thereby suppressing the intrusion of impurities (typically, one or both of water and oxygen) that can diffuse into each light emitting device from the outside. This is a configuration that allows this. With this configuration, a highly reliable light emitting device and furthermore a highly reliable display panel can be provided.
  • the insulator 125 has a low impurity concentration. This can prevent impurities from entering the EL layer from the insulator 125 and deteriorating the EL layer. Further, by lowering the impurity concentration in the insulator 125, barrier properties against one or both of water and oxygen can be improved. For example, it is desirable that the insulator 125 has sufficiently low hydrogen concentration and carbon concentration, preferably both.
  • an insulating layer containing an organic material can be suitably used.
  • the organic material it is preferable to use a photosensitive organic resin, and for example, a photosensitive resin composition containing an acrylic resin may be used.
  • the viscosity of the material of the insulator 127 may be 1 cP or more and 1500 cP or less, and preferably 1 cP or more and 12 cP or less. By setting the viscosity of the material of the insulator 127 within the above range, the insulator 127 having a tapered shape, which will be described later, can be formed relatively easily.
  • acrylic resin does not refer only to polymethacrylic acid ester or methacrylic resin, but may refer to the entire acrylic polymer in a broad sense.
  • tapeered shape refers to a shape in which at least a portion of the side surface of the structure is inclined with respect to the substrate surface. For example, it is preferable to have a region where the angle between the inclined side surface and the substrate surface (also referred to as a taper angle) is less than 90°.
  • the insulator 127 only needs to have a tapered shape on the side surface as described later, and the organic material that can be used for the insulator 127 is not limited to the above.
  • the insulator 127 is made of acrylic resin, polyimide resin, epoxy resin, imide resin, polyamide resin, polyimide amide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenol resin, or precursors of these resins. It may be possible to do so.
  • an organic material such as polyvinyl alcohol (PVA), polyvinyl butyral (PVB), polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin can be applied.
  • PVA polyvinyl alcohol
  • PVB polyvinyl butyral
  • polyvinylpyrrolidone polyethylene glycol
  • polyglycerin polyglycerin
  • pullulan polyethylene glycol
  • pullulan polyglycerin
  • water-soluble cellulose water-soluble cellulose
  • alcohol-soluble polyamide resin water-soluble polyamide resin
  • a photoresist may be used as a photosensitive resin.
  • the photosensitive resin may be a positive type material or a negative type material.
  • a material that absorbs visible light may be used for the insulator 127. Since the insulator 127 absorbs light emitted from the light emitting device, it is possible to suppress light from leaking from the light emitting device to an adjacent light emitting device via the insulator 127 (stray light). Thereby, the display quality of the display panel can be improved. Furthermore, since display quality can be improved without using a polarizing plate in the display panel, the display panel can be made lighter and thinner.
  • Materials that absorb visible light include materials that contain pigments such as black, materials that contain dyes, resin materials that have light-absorbing properties (for example, polyimide), and resin materials that can be used for color filters (color filter materials). Can be mentioned.
  • resin material in which color filter materials of two or more colors are laminated or mixed, since the visible light shielding effect can be enhanced.
  • by mixing color filter materials of three or more colors it is possible to form a black or nearly black resin layer.
  • the insulator 127 is formed using a wet film forming method such as spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife method, slit coating, roll coating, curtain coating, or knife coating. can do.
  • a wet film forming method such as spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife method, slit coating, roll coating, curtain coating, or knife coating. can do.
  • the insulator 127 is formed at a temperature lower than the allowable temperature limit of the EL layer.
  • the substrate temperature when forming the insulator 127 is typically 200°C or lower, preferably 180°C or lower, more preferably 160°C or lower, more preferably 150°C or lower, and even more preferably 140°C or lower. .
  • the structure of the insulator 127 and the like will be described using as an example the structure of the insulator 127 between the light emitting device 130R and the light emitting device 130G. Note that the same can be said of the insulator 127 between the light emitting device 130G and the light emitting device 130B, and the insulator 127 between the light emitting device 130B and the light emitting device 130R.
  • the end portion of the insulator 127 on the second layer 113b may be described as an example below, the end portion of the insulator 127 on the first layer 113a and the third layer 113c The same can be said of the ends of the upper insulator 127.
  • the insulator 127 preferably has a tapered shape with a taper angle ⁇ 1 on the side surface in a cross-sectional view of the display device.
  • the taper angle ⁇ 1 is the angle formed between the side surface of the insulator 127 and the substrate surface.
  • the angle is not limited to the substrate surface, and may be an angle formed by the top surface of the flat portion of the insulator 125 or the top surface of the flat portion of the second layer 113b and the side surface of the insulator 127.
  • the side surface of the insulator 125 and the side surface of the mask layer 118a may also have a tapered shape.
  • the taper angle ⁇ 1 of the insulator 127 is less than 90°, preferably 60° or less, and more preferably 45° or less.
  • the upper surface of the insulator 127 preferably has a convex curved shape.
  • the convex curved shape of the upper surface of the insulator 127 is preferably a shape that swells gently toward the center. Further, it is preferable that the convex curved surface portion at the center of the upper surface of the insulator 127 has a shape that is smoothly connected to the tapered portion at the side end portion.
  • the insulator 127 is formed in a region between two EL layers (for example, a region between the first layer 113a and the second layer 113b). At this time, a part of the insulator 127 is sandwiched between the side edge of one EL layer (for example, the first layer 113a) and the side edge of the other EL layer (for example, the second layer 113b). It will be placed in a position where
  • one end of the insulator 127 overlaps the conductor 126a that functions as a pixel electrode, and the other end of the insulator 127 overlaps the conductor 126b that functions as the pixel electrode.
  • the end portion of the insulator 127 can be formed on a substantially flat region of the first layer 113a (second layer 113b). Therefore, it is relatively easy to process the tapered shape of the insulator 127 as described above.
  • a step break point is created in the common layer 114 and the common electrode 115 from the generally flat area of the first layer 113a to the approximately flat area of the second layer 113b. It is possible to prevent the formation of locally thin areas. Therefore, between the respective light emitting devices, it is possible to suppress the occurrence of connection failures due to step break points and increases in electrical resistance due to locally thin film thickness points in the common layer 114 and the common electrode 115. Can be done.
  • the distance between the light emitting devices can be narrowed.
  • the distance between light emitting devices, the distance between EL layers, or the distance between pixel electrodes is less than 10 ⁇ m, 8 ⁇ m or less, 5 ⁇ m or less, 3 ⁇ m or less, 2 ⁇ m or less, 1 ⁇ m or less, 500 nm or less, 200 nm or less, or 100 nm or less. , 90 nm or less, 70 nm or less, 50 nm or less, 30 nm or less, 20 nm or less, 15 nm or less, or 10 nm or less.
  • the display device of this embodiment has a region where the interval between two adjacent island-shaped EL layers is 1 ⁇ m or less, preferably 0.5 ⁇ m (500 nm) or less, and more preferably 0.5 ⁇ m (500 nm) or less. has a region of 100 nm or less. In this way, by narrowing the distance between each light emitting device, it is possible to provide a display device with high definition and a large aperture ratio.
  • a protective layer 131 is provided on the light emitting device 130.
  • the protective layer 131 is a film that functions as a passivation film that protects the light emitting device 130.
  • impurities such as water or oxygen from entering the light emitting device, and improve the reliability of the light emitting device 130.
  • aluminum oxide, silicon nitride, or silicon nitride oxide can be used for the protective layer 131.
  • the protective layer 131 and the substrate 110 are bonded together via the adhesive layer 107.
  • a solid sealing structure or a hollow sealing structure can be applied to seal the light emitting device.
  • the space between substrate 310 and substrate 110 is filled with adhesive layer 107, and a solid sealing structure is applied.
  • the space may be filled with an inert gas (such as nitrogen or argon) and a hollow sealing structure may be applied.
  • the adhesive layer 107 may be provided so as not to overlap the light emitting device.
  • the space may be filled with a resin different from that of the adhesive layer 107 provided in a frame shape.
  • various curable adhesives can be used, such as an ultraviolet curable photocurable adhesive, a reaction curable adhesive, a thermosetting adhesive, and an anaerobic adhesive.
  • these adhesives include epoxy resin, acrylic resin, silicone resin, phenol resin, polyimide resin, imide resin, PVC (polyvinyl chloride) resin, PVB (polyvinyl butyral) resin, and EVA (ethylene vinyl acetate) resin.
  • epoxy resin materials with low moisture permeability are preferred.
  • a two-liquid mixed type resin may be used.
  • an adhesive sheet may be used.
  • the display device DSP1A is a top emission type. Light emitted by the light emitting device is emitted toward the substrate 110 side. Therefore, it is preferable to use a material with high transparency to visible light for the substrate 110.
  • the substrate 110 may be selected from among the substrates applicable to the substrate 310 and the substrate BS, which have high transparency to visible light.
  • the pixel electrode includes a material that reflects visible light
  • the counter electrode includes a material that transmits visible light.
  • the display device of one embodiment of the present invention may be a bottom emission type display device in which light emitted by a light-emitting device is emitted toward the substrate 310 side instead of a top emission type display device.
  • a substrate having high transparency to visible light may be selected as the substrate 310.
  • Example 2 of cross-sectional configuration of display device a configuration example in a cross-sectional view of the display device DSP1 shown in FIG. 25A, which is different from the display device DSP1A shown in FIG. 27, will be described.
  • the display device DSP1B shown in FIG. 29 is a modification of the display device DSP1A, and is different from the display device DSP1A in the configuration of the transistor provided on the substrate 310.
  • the substrate 310 is assumed to be a glass substrate.
  • a transistor 500p and a transistor 500d are formed on a substrate 310.
  • the transistor 500p or the transistor 500d are collectively referred to as a transistor 500.
  • the transistor 500p in the display device DSP1B corresponds to the transistor 300p in the display device DSP1A
  • the transistor 500d in the display device DSP1B corresponds to the transistor 300d in the display device DSP1A.
  • the description of the light emitting device 130 in FIG. 27 can be referred to. .
  • An insulator 574 is formed on the transistor 500, and an insulator 581 is formed on the insulator 574. Furthermore, openings are provided in the insulator 574 and the insulator 581, and a conductor 596 is embedded in the opening. Note that the insulator 574 and the insulator 581 will be described later. Further, regarding the conductor 596, the description of the conductor 596 in FIG. 27 can be referred to.
  • An insulator 592, an insulator 594, and a conductor 596 are formed on the insulator 581 and the conductor 540. Note that for the insulator 592, the insulator 594, and the conductor 596, the description of the insulator 592 and the insulator 594 in FIG. 27 can be referred to.
  • FIGS. 30A and 30B show a structure in which the transistor 500 is provided over an insulator 512 instead of over the substrate 310.
  • the transistor 500 includes, for example, a metal oxide 531a, a metal oxide 531b, a conductor 505, a conductor 542a, a conductor 542b, an insulator 580, body 560, insulator 514, insulator 516, insulator 520, insulator 522, insulator 524, insulator 550, insulator 554, insulator 574, insulator 580, insulator It has a body 581. Note that the transistor 500 does not necessarily have to include each of the above-described components. For example, the transistor 500 may have a structure without the insulator 520.
  • the conductor 505 (conductor 505a and conductor 505b) and the insulator 516 are arranged above a substrate (not shown).
  • the conductor 505 be embedded in the insulator 516.
  • the conductor 505a is preferably provided in contact with the bottom and sidewalls of the opening provided in the insulator 516.
  • the conductor 505b is provided so as to be embedded in a recess formed in the conductor 505a. Note that in the transistor 500 illustrated in FIGS. 30A and 30B, the height of the top surface of the conductor 505b substantially matches the height of the top surface of the conductor 505a and the height of the top surface of the insulator 516.
  • the metal oxide 531 and the conductor 560 are arranged in a region overlapping the conductor 505.
  • the metal oxide 531b is arranged on the metal oxide 531a.
  • the conductor 542a and the conductor 542b are arranged on the metal oxide 531b so as to be spaced apart from each other.
  • the insulator 580 is arranged on the conductor 542a and the conductor 542b. In particular, an opening is formed in the insulator 580 in a region between the conductor 542a and the conductor 542b. Furthermore, the conductor 560 is placed within the opening.
  • the insulator 550 is arranged between the metal oxide 531b, the conductor 542a, the conductor 542b, and the insulator 580 and the conductor 560.
  • the top surface of the conductor 560 preferably substantially coincides with the top surfaces of the insulators 550 and 580.
  • the conductor 505a and the conductor 505b may be collectively referred to as the conductor 505.
  • the metal oxide 531a and the metal oxide 531b may be collectively referred to as the metal oxide 531.
  • the conductor 542a and the conductor 542b may be collectively referred to as the conductor 542.
  • a region 543a may be formed as a low resistance region at and near the interface between the metal oxide 531b and the conductor 542a.
  • a region 543b may be formed as a low-resistance region at and near the interface between the metal oxide 531b and the conductor 542b.
  • the region 543a functions as either a source region or a drain region
  • the region 543b functions as the other source region or drain region.
  • a channel formation region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced. Further, a metal compound layer containing a metal included in the conductor 542a (conductor 542b) and a component of the metal oxide 531 may be formed in the region 543a (region 543b). In such a case, the carrier concentration of the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the side surfaces of the conductor 542a and the conductor 542b on the conductor 560 side have a substantially vertical shape.
  • the transistor 500 shown in FIGS. 30A and 30B is not limited to this, and the angle formed by the side surface and the bottom surface of the conductor 542a and the conductor 542b is 10° or more and 80° or less, preferably 30° or more. It may be 60° or less.
  • opposing side surfaces of the conductor 542a and the conductor 542b may have a plurality of surfaces.
  • a structure is shown in which two layers, a metal oxide 531a and a metal oxide 531b, are stacked in a region where a channel is formed (hereinafter also referred to as a channel formation region) and in the vicinity thereof;
  • the present invention is not limited to this.
  • a single layer structure of the metal oxide 531b or a stacked structure of three or more layers may be used.
  • each of the metal oxide 531a and the metal oxide 531b may have a laminated structure of two or more layers.
  • the conductor 560 functions as a first gate electrode (sometimes referred to as a top gate electrode or front gate electrode) of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively. Function.
  • the conductor 560 is formed to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the arrangement of the conductor 560, the conductor 542a, and the conductor 542b is selected in a self-aligned manner with respect to the opening of the insulator 580. That is, in the transistor 500, the first gate electrode can be disposed between the source electrode and the drain electrode in a self-aligned manner. Therefore, since the conductor 560 can be formed without providing a margin for alignment, the area occupied by the transistor 500 can be reduced. This allows the display device to have high definition. Further, the display device can have a narrow frame.
  • the conductor 505 may function as a second gate electrode (sometimes referred to as a bottom gate electrode or a back gate electrode).
  • the threshold voltage V th of the transistor 500 can be controlled by changing the potential applied to the conductor 505 independently of the potential applied to the conductor 560 without interlocking with the potential applied to the conductor 560.
  • the V th of the transistor 500 can be increased and the off-state current can be decreased. Therefore, when a negative potential is applied to the conductor 505, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when no negative potential is applied.
  • the conductor 505 is preferably provided larger than the channel formation region in the metal oxide 531.
  • the conductor 505 preferably extends as a wiring also in a region outside the end of the metal oxide 531 that intersects with the channel width direction. That is, on the outside of the side surface of the metal oxide 531 in the channel width direction, the conductor 505 and the conductor 560 preferably overlap with each other with an insulator interposed therebetween.
  • the conductor 560 preferably includes a conductor 560a provided inside the insulator 550, and a conductor 560b provided so as to be embedded inside the conductor 560a.
  • the conductor 560 is shown as a two-layer stacked structure in FIGS. 30A and 30B, the present invention is not limited to this.
  • the conductor 560 may have a single layer structure or a laminated structure of three or more layers.
  • the transistor 500 includes an insulator 512 disposed on a substrate (not shown), an insulator 514 disposed on the insulator 512, and an insulator 514 disposed on the insulator 514.
  • an insulator 516 disposed, a conductor 505 disposed so as to be embedded in the insulator 516, an insulator 520 disposed on the insulator 516 and the conductor 505, and an insulator 520 disposed on the insulator 520.
  • a metal oxide 531a is disposed on the insulator 524.
  • an insulator 554 is disposed between the conductor 542b and the insulator 580 and between the conductor 542b and the insulator 580.
  • the insulator 554 includes the side surfaces of the insulator 550, the top and side surfaces of the conductor 542a, the top and side surfaces of the conductor 542b, the metal oxide 531a, the metal oxide 531b, It is also preferable to contact the side and top surfaces of the insulator 524.
  • an insulator 574 and an insulator 581 that function as interlayer films are arranged over the transistor 500.
  • the insulator 574 is preferably disposed in contact with the upper surfaces of each of the conductor 560, the insulator 550, and the insulator 580. Further, at this time, the upper surface of the insulator 580 is preferably flattened.
  • a conductor 540 (a conductor 540a and a conductor 540b) that is electrically connected to the transistor 500 and functions as a plug is preferably provided. Therefore, the conductor 540 is provided in contact with the inner walls of the openings of the insulator 554, the insulator 580, the insulator 574, and the insulator 581.
  • a configuration may be adopted in which a first conductor of the conductor 540 is provided in contact with the inner wall, and a second conductor of the conductor 540 is further provided on a side surface of the first conductor.
  • the height of the top surface of the conductor 540 and the height of the top surface of the insulator 581 can be made to be approximately the same.
  • the first conductor of the conductor 540a is provided in contact with the inner wall of one of the two openings of the insulator 581, the insulator 574, the insulator 580, and the insulator 554, and the first conductor of the conductor 540a is provided on the side surface thereof.
  • a second conductor of the conductor 540a is formed in contact with the conductor 540a.
  • a conductor 542a is located at a part of the bottom of the opening, and the conductor 540a is in contact with the conductor 542a.
  • the first conductor of the conductor 540b is provided in contact with the other inner wall of the two openings of the insulator 581, the insulator 574, the insulator 580, and the insulator 554, and the first conductor of the conductor 540b is provided in contact with the side surface thereof.
  • a second conductor of conductor 540b is formed. Note that a conductor 542b is located at a part of the bottom of the opening, and the conductor 540b is in contact with the conductor 542b.
  • the transistor 500 shows a structure in which the first conductor of the conductor 540 and the second conductor of the conductor 540 are stacked, the present invention is not limited to this.
  • the conductor 540 may be provided as a single layer or a laminated structure of three or more layers. When the structure has a laminated structure, an ordinal number may be assigned to the order of formation to distinguish them.
  • the side surface of the metal oxide 531 is arranged so as to be covered with the conductor 560. There is. This makes it easier for the electric field of the conductor 560, which functions as the first gate electrode, to act on the side surface of the metal oxide 531, and as a result, the electric field of the conductor 560 electrically affects the channel formation region of the metal oxide 531. can be surrounded. Therefore, the on-state current of the transistor 500 can be increased and the frequency characteristics can be improved.
  • Metal oxide (oxide semiconductor) In the transistor 500, a metal oxide that functions as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used for the metal oxide 531 (metal oxide 531a and metal oxide 531b) including a channel formation region.
  • the metal oxide that becomes the channel forming region of the metal oxide 531 preferably has a band gap of 2 eV or more, more preferably 2.5 eV or more.
  • the metal oxide preferably contains at least indium or zinc. In particular, it is preferable to include indium and zinc. Moreover, in addition to these, it is preferable that element M is included. Element M is selected from aluminum, gallium, yttrium, tin, copper, vanadium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and antimony. One or more can be used. In particular, the element M is preferably one or more of aluminum, gallium, yttrium, and tin. Moreover, it is more preferable that the element M has one or both of gallium and tin.
  • the metal oxide 531 includes the metal oxide 531a and the metal oxide 531b on the metal oxide 531a.
  • the metal oxide 531a below the metal oxide 531b, diffusion of impurities from a structure formed below the metal oxide 531a to the metal oxide 531b can be suppressed.
  • the metal oxide 531 has a laminated structure of a plurality of oxide layers in which the atomic ratio of each metal atom is different.
  • the number of atoms of the element M contained in the metal oxide 531a is greater than the number of atoms of all the elements constituting the metal oxide 531a.
  • the ratio is preferably higher than the ratio of the number of atoms of the element M contained in the metal oxide 531b to the number of atoms of all elements constituting the metal oxide 531b.
  • the atomic ratio of the element M contained in the metal oxide 531a to In is larger than the atomic ratio of the element M contained in the metal oxide 531b to In.
  • the energy at the bottom of the conduction band of the metal oxide 531a is higher than the energy at the bottom of the conduction band of the metal oxide 531b.
  • the electron affinity of the metal oxide 531a is smaller than the electron affinity of the metal oxide 531b.
  • the energy level at the lower end of the conduction band changes smoothly.
  • the energy level at the lower end of the conduction band at the junction between the metal oxide 531a and the metal oxide 531b can be said to change continuously or to form a continuous junction.
  • the metal oxide 531a and the metal oxide 531b have a common element other than oxygen (main component), a mixed layer with a low defect level density can be formed.
  • the metal oxide 531b is In-Ga-Zn oxide (indium-gallium-zinc oxide)
  • the metal oxide 531a is In-Ga-Zn oxide, Ga-Zn oxide, or gallium oxide. Can be used.
  • the main path of carriers is the metal oxide 531b.
  • the density of defect levels at the interface between the metal oxide 531a and the metal oxide 531b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 500 can obtain high on-current and high frequency characteristics.
  • the oxygen concentration may be reduced in the vicinity of the conductor 542 of the metal oxide 531. Further, in the vicinity of the conductor 542 of the metal oxide 531, a metal compound layer containing the metal contained in the conductor 542 and components of the metal oxide 531 may be formed. In such a case, the carrier concentration increases in the region of the metal oxide 531 near the conductor 542, and the region becomes a low resistance region.
  • the thickness of the metal oxide 531b in a region that does not overlap with the conductor 542 may be thinner than in the region that overlaps with the conductor 542. This is formed by removing part of the upper surface of the metal oxide 531b when forming the conductor 542a and the conductor 542b.
  • a conductive film serving as the conductor 542 is formed on the upper surface of the metal oxide 531b, a region with low resistance may be formed near the interface with the conductive film. In this way, by removing the low resistance region located between the conductor 542a and the conductor 542b on the upper surface of the metal oxide 531b, formation of a channel in the region can be prevented.
  • conductors examples include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, and strontium. It is preferable to use a metal element selected from lanthanum and lanthanum. Further, it is preferable to use, for example, an alloy containing two or more selected from the above-mentioned metal elements, or an alloy containing a combination of two or more selected from the above-mentioned metal elements as the conductor.
  • the conductor may be, for example, tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, or lanthanum. It is preferable to use an oxide containing nickel.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, or oxides containing lanthanum and nickel cannot be oxidized.
  • the conductor may be a semiconductor with high electrical conductivity, such as polycrystalline silicon containing an impurity element (for example, phosphorus), or a silicide (for example, nickel silicide).
  • a plurality of conductors made of the above materials may be stacked and used.
  • a layered structure may be used in which a material containing the metal element described above and a conductive material containing oxygen are combined.
  • a laminated structure may be used in which a material containing the aforementioned metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be used in which a material containing the aforementioned metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • the conductor 505a which functions as a second gate electrode, contains impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (for example, N2O , NO, NO2, etc.), and copper atoms. It is preferable to use a conductive material that has the function of suppressing the diffusion of. Alternatively, it is preferable to use a conductive material that has a function of suppressing the diffusion of oxygen (for example, one or both of oxygen atoms and oxygen molecules).
  • the conductor 505a By using a conductive material that has a function of reducing hydrogen diffusion for the conductor 505a, impurities such as hydrogen contained in the conductor 505b are suppressed from diffusing into the metal oxide 531 via the insulator 524. can. Further, by using a conductive material that has a function of suppressing oxygen diffusion for the conductor 505a, it is possible to prevent the conductor 505b from being oxidized and the conductivity from decreasing. Examples of the conductive material having the function of suppressing oxygen diffusion include titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, and ruthenium oxide. Therefore, the conductor 505a may be made of a single layer or a laminated layer of the above-mentioned conductive material. For example, titanium nitride may be used for the conductor 505a.
  • a conductive material containing tungsten, copper, or aluminum as a main component for the conductor 505b.
  • tungsten may be used as the conductor 505b.
  • the conductors 542 (conductors 542a and 542b) functioning as source electrodes or drain electrodes include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, and niobium. It is preferable to use a metal element selected from , manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. Further, it is preferable to use an alloy containing two or more selected from the above-mentioned metal elements, or an alloy containing a combination of two or more selected from the above-mentioned metal elements for the conductor 542.
  • the conductor 542 may include tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, or lanthanum. It is preferable to use an oxide containing nickel and nickel.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, or oxides containing lanthanum and nickel cannot be oxidized. This is preferable because it is a material that is difficult to conduct, or a material that maintains conductivity even after absorbing oxygen.
  • the conductor 560a which functions as the first gate electrode, includes the above-mentioned hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (for example, N 2 O, NO, NO 2 , etc.) and copper atoms. It is preferable to use a conductor having a function of suppressing the diffusion of impurities. Alternatively, it is preferable to use a conductive material that has a function of suppressing the diffusion of oxygen (for example, one or both of oxygen atoms and oxygen molecules).
  • the conductor 560a Since the conductor 560a has the function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 550 and reducing its conductivity.
  • the conductive material having the function of suppressing oxygen diffusion include tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, and ruthenium oxide. Further, by providing a conductive material containing oxygen as the conductor 560a, oxygen released from the conductive material is easily supplied to the channel formation region.
  • the conductor 560b it is preferable to use a conductive material whose main component is tungsten, copper, or aluminum. Further, since the conductor 560 also functions as a wiring, it is preferable to use a conductor with high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the above conductive material.
  • the conductor 560 may include, for example, indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium Zinc oxide or indium tin oxide added with silicon may also be used. Further, for example, indium gallium zinc oxide containing nitrogen may be used for the conductor. By using such a material, it may be possible to capture hydrogen contained in the metal oxide in which the channel is formed. Alternatively, it may be possible to capture hydrogen mixed in from an external insulator or the like.
  • the conductor 560 is shown as having a two-layer structure in FIGS. 30A and 30B, it may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 540a and the conductor 540b may have a stacked structure.
  • the conductor in contact with the conductor 542, the insulator 554, the insulator 580, the insulator 574, and the insulator 581 has the above-mentioned function of suppressing the diffusion of impurities such as water or hydrogen.
  • a conductor having it is preferable to use tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, or ruthenium oxide as the conductor.
  • the conductive material having the function of suppressing the diffusion of impurities such as water or hydrogen may be used in a single layer structure or a laminated structure.
  • oxygen added to the insulator 580 can be suppressed from being absorbed by the conductors 540a and 540b. Furthermore, it is possible to suppress impurities such as water or hydrogen from entering the metal oxide 531 from a layer above the insulator 581 through the conductor 540a and the conductor 540b.
  • Insulator examples include oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides having insulating properties.
  • the insulator 514 preferably functions as a barrier insulating film that suppresses impurities such as water or hydrogen from entering the transistor 500 from the substrate side. Therefore, the insulator 514 has the function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (for example, N2O , NO, NO2, etc.), and copper atoms. It is preferable to use an insulating material that has (the impurities mentioned above are difficult to pass through). Alternatively, it is preferable to use an insulating material that has a function of suppressing the diffusion of oxygen (for example, one or both of oxygen atoms and oxygen molecules) (the above-mentioned oxygen is difficult to permeate).
  • oxygen for example, one or both of oxygen atoms and oxygen molecules
  • Examples of insulators that have the function of suppressing the permeation of oxygen and impurities such as water or hydrogen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, and germanium.
  • An insulator containing one or more selected from , yttrium, zirconium, lanthanum, neodymium, hafnium, and tantalum may be used in a single layer or in a laminated manner.
  • examples of insulators that have the function of suppressing the permeation of oxygen and impurities such as water or hydrogen include aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, and lanthanum oxide.
  • examples of the insulator that has the function of suppressing the permeation of impurities such as water or hydrogen and oxygen include oxides containing aluminum and hafnium (hafnium aluminate).
  • examples of insulators that have the function of suppressing the permeation of impurities such as water or hydrogen and oxygen include metal nitrides such as aluminum nitride, titanium aluminum nitride, titanium nitride, silicon nitride oxide, and silicon nitride.
  • the insulator 514 it is preferable to use aluminum oxide or silicon nitride for the insulator 514.
  • impurities such as water or hydrogen can be suppressed from diffusing from the substrate side to the transistor 500 side with respect to the insulator 514.
  • oxygen contained in the insulator 524 and the like can be suppressed from diffusing closer to the substrate than the insulator 514.
  • the insulator 520, the insulator 522, and the insulator 524 function as a second gate insulator.
  • oxygen is removed from the second gate insulator in contact with the metal oxide 531 by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • silicon oxide or silicon oxynitride may be used as appropriate for the insulator 524 that functions as the second gate insulator.
  • an oxide material from which some oxygen is released by heating is an oxide in which the amount of oxygen desorbed in terms of oxygen atoms by TDS is 1.0 ⁇ 10 18 atoms/cm 3 or more, preferably 1.0 ⁇ 10 19 atoms/cm 3
  • the oxide film is more preferably 2.0 ⁇ 10 19 atoms/cm 3 or more, and even more preferably 3.0 ⁇ 10 20 atoms/cm 3 or more.
  • the surface temperature of the film during analysis by TDS is preferably in the range of 100° C. or more and 700° C. or less, or 100° C. or more and 400° C. or less.
  • the insulator 522 preferably functions as a barrier insulating film that suppresses impurities such as water or hydrogen from entering the transistor 500 from the substrate side.
  • insulator 522 preferably has lower hydrogen permeability than insulator 524.
  • the insulator 522 has a function of suppressing the diffusion of oxygen (for example, one or both of oxygen atoms and oxygen molecules) (the oxygen is difficult to permeate).
  • insulator 522 preferably has a lower oxygen permeability than insulator 524. It is preferable for the insulator 522 to have a function of suppressing the diffusion of oxygen and impurities such as water or hydrogen, because this can reduce diffusion of oxygen included in the metal oxide 531 toward the substrate side. Further, the conductor 505 can be prevented from reacting with oxygen contained in the insulator 524 and the metal oxide 531.
  • the insulator 522 is preferably an insulator containing an oxide of one or both of aluminum and hafnium, which are insulating materials.
  • insulators containing oxides of one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, and oxides containing aluminum and hafnium (hafnium aluminate).
  • the insulator 522 suppresses the release of oxygen from the metal oxide 531 and the incorporation of impurities such as hydrogen into the metal oxide 531 from the peripheral area of the transistor 500. functions as a layer to
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided.
  • silicon oxide, silicon oxynitride, or silicon nitride may be stacked on the above insulator.
  • the insulator 522 may be made of a so-called material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba,Sr)TiO 3 (BST).
  • An insulator containing a high-k material may be used in a single layer or in a stack.
  • the insulator 522 may include an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, an oxide containing silicon and hafnium, or an oxide containing silicon and hafnium as an insulator with a high dielectric constant.
  • An oxynitride containing silicon or a nitride containing silicon and hafnium may be used.
  • problems such as leakage current due to thinning of gate insulators may occur.
  • the insulator 520 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are suitable because they are thermally stable.
  • the insulator 520 by combining an insulator made of a high-k material with silicon oxide or silicon oxynitride, the insulator 520 with a stacked layered structure that is thermally stable and has a high dielectric constant can be obtained.
  • the insulator 520 may be made of a material that can be used for the insulator 524.
  • one or more selected from the insulator 520, the insulator 522, and the insulator 524 may have a laminated structure of two or more layers.
  • the structure is not limited to a laminated structure made of the same material, but may be a laminated structure made of different materials.
  • the insulators 512, 516, 580, and 581 that function as interlayer films preferably have a lower dielectric constant than the insulator 514.
  • a material with a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced. Further, it is preferable that the concentration of impurities such as water or hydrogen in the films of the insulator 516, the insulator 580, and the insulator 581 is reduced.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride can be used, for example.
  • the insulator 512, the insulator 516, the insulator 580, and the insulator 581 are, for example, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or silicon oxide with holes. Silicon oxide can be used. In particular, silicon oxide and silicon oxynitride are preferable because they are thermally stable. In particular, materials such as silicon oxide, silicon oxynitride, and silicon oxide having pores are preferable because they can easily form a region containing oxygen that is desorbed by heating.
  • resin can be used for the insulator 512, the insulator 516, the insulator 580, and the insulator 581.
  • the materials that can be used for the insulator 512, the insulator 516, the insulator 580, and the insulator 581 may be a combination of the above-mentioned materials as appropriate.
  • the insulators 554 and 574 preferably have a function of suppressing the diffusion of impurities such as water or hydrogen (for example, one or both of hydrogen atoms and hydrogen molecules).
  • the insulator 554 and the insulator 574 preferably function as a barrier insulating film that suppresses the impurity from entering the transistor 500.
  • the insulator 554 and the insulator 574 preferably have a function of suppressing diffusion of oxygen (for example, one or both of oxygen atoms and oxygen molecules).
  • insulator 554 and insulator 574 preferably have lower oxygen permeability than insulator 524, insulator 550, and insulator 580.
  • the insulator 554 and the insulator 574 preferably have a function of suppressing oxygen from being desorbed from the metal oxide 531 and diffusing outside the insulator 554 or above the insulator 580. Therefore, for the insulator 554 and the insulator 574, a material that can be used for the insulator 514 or the insulator 524 can be used.
  • the insulator 550 functions as a first gate insulator.
  • the insulator 550 is preferably placed in contact with the upper surface of the metal oxide 531b.
  • the insulator 550 may include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or silicon oxide with holes. can be used. In particular, silicon oxide or silicon oxynitride is preferable because it is stable against heat.
  • the insulator 550 preferably has a reduced concentration of impurities such as water or hydrogen.
  • the thickness of the insulator 550 is preferably 1 nm or more and 20 nm or less.
  • a body may be provided.
  • a metal oxide may be provided between the insulator 550 and the conductor 560.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560. Thereby, oxidation of the conductor 560 due to oxygen in the insulator 550 can be suppressed.
  • the metal oxide may function as part of the gate insulator. Therefore, when silicon oxide or silicon oxynitride is used for the insulator 550, it is preferable to use a metal oxide that is a high-k material with a high dielectric constant.
  • the gate insulator has a stacked structure of the insulator 550 and the metal oxide, it can have a stacked structure that is stable against heat and has a high dielectric constant. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical thickness of the gate insulator. Further, it is possible to reduce the equivalent oxide thickness (EOT) of an insulator that functions as a gate insulator.
  • EOT equivalent oxide thickness
  • the oxide includes, for example, a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium. can be used.
  • a barrier insulating film against impurities such as water, hydrogen, or oxygen is provided between the conductor 540 and the insulator 580, between the conductor 540 and the insulator 574, and between the conductor 540 and the insulator 581. It may be provided. This can suppress impurities such as water or hydrogen from entering the metal oxide 531 from the insulator 580 through the conductors 540a and 540b. Furthermore, absorption of oxygen contained in the insulator 580 into the conductors 540a and 540b can be suppressed.
  • a conductor functioning as a wiring may be placed in contact with the upper surface of the conductor 540a and the upper surface of the conductor 540b. It is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component for the conductor functioning as the wiring. Further, the conductor may have a laminated structure, for example, a laminated layer of titanium or titanium nitride and the above-mentioned conductive material. The conductor may be formed to be embedded in an opening provided in the insulator.
  • the structure of the transistor according to the semiconductor device of one embodiment of the present invention is not limited to the transistor 500 illustrated in FIGS. 30A and 30B.
  • a transistor 500 illustrated in FIG. 31 may be used as a transistor included in a semiconductor device of one embodiment of the present invention.
  • the transistor 500 illustrated in FIG. 32 is a modification of the transistor 500 illustrated in FIGS. 30A and 30B, and includes an insulator 551, a conductor 542a (conductor 542a1 and a conductor 542a2), and a conductor 542b (conductor 542b).
  • the transistor 500 is different from the transistor 500 shown in FIGS. 30A and 30B in that the conductor 542b1 and the conductor 542b2) have a stacked structure.
  • the conductor 542a has a laminated structure of a conductor 542a1 and a conductor 542a2 on the conductor 542a
  • the conductor 542b has a laminated structure of a conductor 542b1 and a conductor 542b2 on the conductor 542b1.
  • the conductor 542a1 and the conductor 542b1 in contact with the metal oxide 531b are preferably conductors that are difficult to oxidize, such as metal nitride. This can prevent the conductor 542a and the conductor 542b from being excessively oxidized by oxygen contained in the metal oxide 531b.
  • the conductor 542a2 and the conductor 542b2 are preferably conductors such as metal layers that have higher conductivity than the conductor 542a1 and the conductor 542b1.
  • the conductor 542a and the conductor 542b can function as highly conductive wiring or electrodes.
  • a semiconductor device can be provided in which the conductor 542a and the conductor 542b, which function as wiring or electrodes, are provided in contact with the upper surface of the metal oxide 531, which functions as an active layer.
  • a metal nitride for the conductor 542a1 and the conductor 542b1 for example, a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum, and aluminum. It is preferable to use a nitride, a nitride containing titanium and aluminum, or the like. In one aspect of the invention, nitrides containing tantalum are particularly preferred.
  • ruthenium, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, or an oxide containing lanthanum and nickel may be used. These materials are preferable because they are conductive materials that are difficult to oxidize, or materials that maintain conductivity even after absorbing oxygen.
  • the conductor 542a2 and the conductor 542b2 have higher conductivity than the conductor 542a1 and the conductor 542b1.
  • the thickness of the conductor 542a2 and the conductor 542b2 be larger than the thickness of the conductor 542a1 and the conductor 542b1.
  • a conductor that can be used for the conductor 560b may be used. With the above structure, the resistance of the conductor 542a2 and the conductor 542b2 can be reduced.
  • tantalum nitride or titanium nitride can be used for the conductor 542a1 and the conductor 542b1, and tungsten can be used for the conductor 542a2 and the conductor 542b2.
  • the distance between the conductor 542a1 and the conductor 542b1 is smaller than the distance between the conductor 542a2 and the conductor 542b2.
  • the insulator 551 is preferably an insulator that is difficult to oxidize, such as nitride.
  • the insulator 551 is formed in contact with the side surface of the conductor 542a2 and the side surface of the conductor 542b2, and has a function of protecting the conductor 542a2 and the conductor 542b2. Since the insulator 551 is exposed to an oxidizing atmosphere, it is preferably an inorganic insulator that is not easily oxidized. Furthermore, since the insulator 551 is in contact with the conductor 542a2 and the conductor 542b2, it is preferably an inorganic insulator that does not easily oxidize the conductor 542a2 and the conductor 542b2. Therefore, it is preferable that the insulator 551 be made of an insulating material that has barrier properties against oxygen. For example, silicon nitride can be used as the insulator 551.
  • openings are formed in an insulator 554, an insulator 580, an insulator 574, and an insulator 581 using a first mask in order to form a conductor 542a2 and a conductor 542b2. Ru. Further, an insulator 551 is formed in contact with the side wall of the opening. After that, the transistor 500 is formed by further forming a conductor 542a1 and a conductor 542b1 using a second mask. Here, the opening overlaps with a region between the conductor 542a2 and the conductor 542b2. Further, a portion of the conductor 542a1 and the conductor 542b1 are formed to protrude into the opening.
  • the insulator 551 contacts the upper surface of the conductor 542a1, the upper surface of the conductor 542b1, the side surface of the conductor 542a2, and the side surface of the conductor 542b2 within the opening. Further, the insulator 550 is in contact with the upper surface of the metal oxide 531 in a region between the conductor 542a1 and the conductor 542b1.
  • heat treatment is preferably performed in an atmosphere containing oxygen.
  • oxygen can be supplied to the metal oxide 531a and the metal oxide 531b, and oxygen vacancies can be reduced.
  • the insulator 551 is formed in contact with the side surface of the conductor 542a2 and the side surface of the conductor 542b2, it is possible to prevent the conductor 542a2 and the conductor 542b2 from being excessively oxidized. .
  • the electrical characteristics and reliability of the transistor can be improved. Further, variations in electrical characteristics of a plurality of transistors formed over the same substrate can be suppressed.
  • the insulator 524 may be formed in an island shape.
  • the insulator 524 may be formed so that its side end portions approximately coincide with the metal oxide 531.
  • the insulator 522 may be in contact with the insulator 516 and the conductor 505.
  • a configuration may be adopted in which the insulator 520 shown in FIGS. 30A and 30B is not provided.
  • Example 3 of cross-sectional configuration of display device a configuration example in a cross-sectional view of the display device DSP1 shown in FIG. 25A, which is different from the display device DSP1A in FIG. 27 and the display device DSP1B in FIG. 29, will be described.
  • the display device DSP1C shown in FIG. 32 is a modification of the display device DSP1A, and is different from the display devices DSP1A and DSP1B in the configuration of the transistor provided on the substrate 310.
  • the substrate 310 is assumed to be a glass substrate.
  • a transistor 500Ap and a transistor 500Ad are formed on a substrate 310.
  • the transistor 500Ap or the transistor 500Ad are collectively referred to as a transistor 500A. That is, the transistor 500Ap in the display device DSP1C corresponds to the transistor 500p in the display device DSP1B, and the transistor 500Ad in the display device DSP1C corresponds to the transistor 500d in the display device DSP1B.
  • the description of the light emitting device 130 in FIG. 27 can be referred to. .
  • An insulator 584, an insulator 592, an insulator 594, and a conductor 596 are formed on the transistor 500A. Note that for the insulator 584 in FIG. 32, the description of the insulator 594 in FIG. 27 can be referred to, and for the insulator 592, insulator 594, and conductor 596 in FIG. Reference may be made to the description of 592 and insulator 594.
  • an opening is provided in the insulator 584 that partially overlaps the conductor 545, and a conductor 590 is embedded in the opening.
  • the conductor 590 functions as a wiring or a plug, and for example, a material that can be used for the conductor 596 can be used for the conductor 590.
  • the transistor 500A has a structure in which the direction of the channel length is not substantially parallel to the substrate 310, but is along the side surface of the opening provided in the insulator.
  • FIG. 33A is a schematic plan view showing a configuration example of a transistor 500A and its surroundings that can be included in the display device DSP1C described above.
  • FIG. 33D is a schematic cross-sectional view taken along the dashed line A1-A2 shown in FIG. 33A. Note that in FIG. 33A, some components of the transistor 500A, such as an insulator, are omitted. Also, in the subsequent schematic plan views of the transistor, some of the constituent elements such as insulators are omitted.
  • the transistor 500A is provided on the insulator 501, for example.
  • the transistor 500A includes a conductor 544, a conductor 545, a metal oxide 533, an insulator 555, and a conductor 565.
  • FIG. 33A shows an example in which the conductor 545 extends in a direction parallel to the conductor 544 and extends in a direction perpendicular to the conductor 565.
  • the insulator 501 is applied to, for example, the insulator 514, the insulator 516, the insulator 522, the insulator 524, the insulator 550, the insulator 554, the insulator 574, the insulator 580, and the insulator 581 included in the transistor 500.
  • Materials that can be used can be used.
  • a material that can be used for the insulator 550 included in the transistor 500 can be used, for example.
  • a material that can be used for the conductor 542 included in the transistor 500 can be used.
  • a material that can be used for the conductor 565 included in the transistor 500 can be used.
  • metal oxide 533 for example, a material applicable to the metal oxide 531 included in the transistor 500 can be used.
  • the direction in which the conductor 545 extends is the X direction.
  • a direction perpendicular to the X direction and parallel to, for example, the upper surface of the insulator 501 is defined as the Y direction
  • a direction perpendicular to the upper surface of the insulator 501 is defined as the Z direction.
  • the definitions of the X direction, Y direction, and Z direction may be the same or different in subsequent drawings.
  • the X direction, Y direction, and Z direction can be mutually perpendicular directions.
  • the X direction is sometimes referred to as the right side or the left side
  • the Y direction is sometimes referred to as the upper side or the lower side
  • the right side may be referred to as the X direction
  • the left side as the -X direction
  • the upper side as the Y direction
  • the lower side as the -Y direction.
  • the conductor 544 functions as either a source electrode or a drain electrode of the transistor 500A.
  • the conductor 545 functions as the other of the source electrode and the drain electrode of the transistor 500A.
  • the insulator 555 functions as a gate insulating layer of the transistor 500A.
  • the conductor 565 functions as a gate electrode of the transistor 500A.
  • the entire region between the source electrode and the drain electrode that overlaps with the gate electrode via the gate insulating layer functions as a channel formation region. Further, in the metal oxide 533, a region in contact with the source electrode functions as a source region, and a region in contact with the drain electrode functions as a drain region.
  • a conductor 544 is provided on the insulator 501, an insulator 583 is provided on the insulator 501 and the conductor 544, and a conductor 545 is provided on the insulator 583.
  • the insulator 583 can function as an interlayer insulating layer.
  • the interlayer insulating layer here can be an interlayer film for separating the source electrode and drain electrode of the transistor 500A.
  • the insulator 584 functions as an interlayer film for providing a circuit element or wiring above the transistor 500A.
  • the insulator 583 is applied to, for example, the insulator 514, the insulator 516, the insulator 522, the insulator 524, the insulator 550, the insulator 554, the insulator 574, the insulator 580, or the insulator 581 included in the transistor 500. Materials that can be used can be used.
  • an oxide or an oxynitride for the insulator 583a.
  • a film that releases oxygen when heated as the insulator 583a for the insulator 583a.
  • silicon oxide or silicon oxynitride can be preferably used, for example. Since the insulator 583a releases oxygen, oxygen can be supplied from the insulator 583a to the metal oxide 533. By supplying oxygen from the insulator 583a to the metal oxide 533, particularly the channel formation region of the metal oxide 533, oxygen vacancies in the metal oxide 533 and hydrogen that has entered the oxygen vacancies can be reduced. Therefore, the transistor 500A can exhibit good electrical characteristics and be highly reliable.
  • the insulator 583b preferably has a region containing more nitrogen than the insulator 583a.
  • a material containing more nitrogen than the insulator 583a can be used for the insulator 583b.
  • nitride or nitride oxide for the insulator 583b.
  • silicon nitride or silicon nitride oxide can be suitably used for the insulator 583b.
  • the insulator 583b can serve as a blocking layer that suppresses desorption of oxygen from the insulator 583a. Further, by using silicon nitride or silicon nitride oxide for the insulator 583b, the insulator 583b can serve as a blocking layer that suppresses hydrogen from diffusing into the metal oxide 533 through the insulator 583.
  • the insulator 583 has an opening 601 that reaches the conductor 544.
  • the conductor 545 has an opening 603 that reaches the opening 601. That is, the opening 603 has a region that overlaps with the opening 601.
  • FIG. 33A shows a conductor 544, a conductor 545, a metal oxide 533, a conductor 565, an opening 601, and an opening 603 as components of the transistor 500A.
  • FIG. 33B shows a conductor 544, a conductor 545, a metal oxide 533, an opening 601, and an opening 603.
  • FIG. 33C shows a configuration example in which the metal oxide 533 is further omitted from the elements shown in FIG. 33B. That is, FIG. 33C shows a conductor 544, a conductor 545, an opening 601, and an opening 603.
  • the conductor 545 has an opening 603 in a region overlapping with the conductor 544.
  • the conductor 545 can be configured to cover the entire outer periphery of the opening 601 in plan view.
  • the conductor 545 is not provided inside the opening 601. In other words, it is preferable that the conductor 545 not be in contact with the side surface of the insulator 583 on the opening 601 side.
  • FIGS. 33A to 33C show examples in which the openings 601 and 603 are each circular in plan view.
  • the planar shape of the opening 601 and the opening 603 circular, it is possible to improve the processing accuracy when forming the opening 601 and the opening 603, and it is possible to form the opening 601 and the opening 603 of minute size.
  • circular is not limited to a perfect circle.
  • the planar shape of the opening 601 and the opening 603 may be an ellipse or a shape including a curve. Alternatively, it may have a polygonal shape.
  • FIG. 33D shows an example in which the end of the conductor 545 on the opening 603 side matches or approximately matches the end of the insulator 583 on the opening 601 side. It can also be said that the planar shape of the opening 603 matches or approximately matches the planar shape of the opening 601. Note that in this specification and the like, the end of the conductor 545 on the opening 603 side refers to the lower end of the conductor 545 on the opening 603 side. The lower surface of the conductor 545 refers to the surface on the insulator 583 side. The end of the insulator 583 on the opening 601 side refers to the upper end of the insulator 583 on the opening 601 side.
  • the upper surface of the insulator 583 refers to the surface on the conductor 545 side.
  • the planar shape of the opening 603 refers to the planar shape of the lower end of the conductor 545 on the opening 603 side.
  • the planar shape of the opening 601 refers to the planar shape of the upper end of the insulator 583 on the opening 601 side.
  • the ends match or roughly match, it can also be said that the ends are aligned or roughly aligned.
  • the edges are aligned or approximately aligned, and when the planar shapes are aligned or approximately aligned, at least a portion of the outlines of the laminated layers overlap in plan view. It can be said. For example, this includes a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern. However, strictly speaking, the outlines do not overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer, and in this case, the edges are roughly aligned, or the planar shape It is said that they roughly match.
  • the opening 601 can be formed using, for example, the resist mask used to form the opening 603. Specifically, first, the conductor 544 is formed on the insulator 501, and then the insulator 583 is formed on the insulator 501 and the conductor 544, and the conductive film that becomes the conductor 545 on the insulator 583 is formed. A resist mask is formed on the conductive film. Then, by forming an opening 603 in the conductive film using the resist mask, and then forming an opening 601 in the insulator 583 using the resist mask, the end of the opening 601 and the end of the opening 603 are aligned. , or approximately match. With such a configuration, the process can be simplified.
  • the metal oxide 533 is provided so as to cover the openings 601 and 603 and have a region located inside the openings 601 and 603.
  • the metal oxide 533 has a shape that follows the top and side surfaces of the conductor 545, the side surfaces of the insulator 583, and the top surface of the conductor 544.
  • the metal oxide 533 has a region in contact with, for example, the top and side surfaces of the conductor 545, the side surfaces of the insulator 583, and the top surface of the conductor 544.
  • the metal oxide 533 covers the end of the conductor 545 on the opening 603 side.
  • FIG. 33D shows a configuration in which the ends of metal oxide 533 are located on conductor 545. It can also be said that the end of the metal oxide 533 is in contact with the upper surface of the conductor 545.
  • metal oxide 533 is shown in a single layer structure in FIG. 33D, one embodiment of the present invention is not limited to this.
  • the metal oxide 533 may have a laminated structure of two or more layers.
  • An insulator 555 functioning as a gate insulating layer of the transistor 500A is provided so as to cover the openings 601 and 603 and have a region located inside the openings 601 and 603.
  • the insulator 555 is provided on the metal oxide 533, the conductor 545, and the insulator 583.
  • the insulator 555 can have a region in contact with the top and side surfaces of the metal oxide 533, the top and side surfaces of the conductor 545, and the top surface of the insulator 583.
  • the insulator 555 has a shape that follows the respective shapes of the top surface of the insulator 583, the top surface and side surfaces of the conductor 545, and the top surface and side surfaces of the metal oxide 533.
  • a conductor 565 functioning as a gate electrode of the transistor 500A is provided over the insulator 555 and can have a region in contact with the top surface of the insulator 555.
  • the conductor 565 has a region that overlaps with the metal oxide 533 with the insulator 555 in between.
  • the conductor 565 has a shape that follows the shape of the upper surface of the insulator 555.
  • the conductor 565 in the openings 601 and 603, the conductor 565 has a region that overlaps with the metal oxide 533 with the insulator 555 in between. Further, in the example shown in FIG. 33D, the conductor 565 has a region overlapping with the conductor 544 and the conductor 545 with the insulator 555 and the metal oxide 533 interposed therebetween. Furthermore, in the example shown in FIG. 33D, the conductor 565 has a region that overlaps with the conductors 544 and 545, not through the metal oxide 533 but through the insulator 555. Further, the conductor 565 covers the entire metal oxide 533. With this structure, a gate electric field can be applied to the entire metal oxide 533, so that the electrical characteristics of the transistor 500A can be improved, and for example, the on-state current of the transistor can be increased.
  • the transistor 500A is a so-called top-gate transistor that has a gate electrode above the metal oxide 533. Furthermore, since the lower surface of the metal oxide 533 has a region in contact with the source electrode and the drain electrode, it can be called a TGBC (Top Gate Bottom Contact) transistor.
  • TGBC Top Gate Bottom Contact
  • the transistor 500A can be applied to, for example, one or both of a transistor included in the pixel circuit PX and a transistor included in the drive circuit region DRV.
  • the transistor 500A may be applied to a transistor included in the drive circuit region DRV or the functional circuit region MFNC, such as a transistor included in the drive circuit SDR, a transistor included in the drive circuit GDR, and a transistor included in the power supply circuit EPS.
  • FIG. 34A is an enlarged view of a schematic plan view showing a configuration example of the transistor 500A shown in FIG. 33A and its surroundings.
  • FIG. 34B is an enlarged view of a schematic cross-sectional view showing a configuration example of the transistor 500A shown in FIG. 33D and its surroundings.
  • the region in contact with the conductor 544 functions as one of the source region or the drain region
  • the region in contact with the conductor 545 functions as the other source region or the drain region
  • the region between the source region and the drain region functions as a channel forming region.
  • the channel length of the transistor 500A is the distance between the source region and the drain region.
  • the channel length L500 of the transistor 500A is indicated by a dashed double-headed arrow.
  • the channel length L500 is the distance between the end of the region where the metal oxide 533 and the conductor 544 are in contact and the end of the region where the metal oxide 533 and the conductor 545 are in contact in a cross-sectional view.
  • the channel length L500 of the transistor 500A corresponds to the length of the side surface of the insulator 583 on the opening 601 side when viewed from the XZ plane.
  • the channel length L500 is determined by the thickness T583 of the insulator 583 and the angle ⁇ 583 between the side surface of the insulator 583 on the opening 601 side and the surface on which the insulator 583 is formed (here, the upper surface of the conductor 544). , which is not affected by the performance of the exposure equipment used to fabricate the transistor. Therefore, the channel length L500 can be made smaller than the limit resolution of the exposure apparatus, and a fine-sized transistor can be realized.
  • the channel length L500 is preferably 0.010 ⁇ m or more and less than 3.0 ⁇ m, more preferably 0.050 ⁇ m or more and less than 3.0 ⁇ m, further preferably 0.10 ⁇ m or more and less than 3.0 ⁇ m, and even more preferably 0.15 ⁇ m or more. It is preferably less than 3.0 ⁇ m, more preferably 0.20 ⁇ m or more and less than 3.0 ⁇ m, further preferably 0.20 ⁇ m or more and less than 2.5 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m, and even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m.
  • the thickness is preferably 0.40 ⁇ m or more and 1.0 ⁇ m or less, more preferably 0.50 ⁇ m or more and 1.0 ⁇ m or less.
  • the film thickness T583 of the insulator 583 is indicated by a double-dot chain arrow.
  • the transistor 500A By applying the transistor 500A to the transistor included in the pixel circuit PX in the display area DIS, the transistor included in the pixel circuit PX can be miniaturized, so the pixel circuit PX can be miniaturized. Thereby, the display device DSP1C can be made into a high-definition display device. Further, by reducing the channel length L500, the on-current of the transistor 500A can be increased. Therefore, by applying the transistor 500A to a transistor included in the display device DSP1C, for example, a transistor included in the pixel circuit PX, the display device DSP1C can be driven at high speed.
  • the channel length L500 can be controlled.
  • the film thickness T583 of the insulator 583 is preferably 0.010 ⁇ m or more and less than 3.0 ⁇ m, more preferably 0.050 ⁇ m or more and less than 3.0 ⁇ m, further preferably 0.10 ⁇ m or more and less than 3.0 ⁇ m, and even more preferably 0.050 ⁇ m or more and less than 3.0 ⁇ m. It is preferably 15 ⁇ m or more and less than 3.0 ⁇ m, more preferably 0.20 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.5 ⁇ m, and even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m.
  • It is preferably 0.20 ⁇ m or more and less than 1.5 ⁇ m, more preferably 0.30 ⁇ m or more and less than 1.5 ⁇ m, even more preferably 0.30 ⁇ m or more and less than 1.2 ⁇ m, and even more preferably 0.40 ⁇ m or more and less than 1.2 ⁇ m. More preferably, it is 0.40 ⁇ m or more and 1.0 ⁇ m or less, and even more preferably 0.50 ⁇ m or more and 1.0 ⁇ m or less.
  • the side surface of the insulator 583 on the opening 601 side is preferably tapered.
  • the angle ⁇ 583 formed between the side surface of the insulator 583 on the opening 601 side and the surface on which the insulator 583 is formed is preferably less than 90 degrees.
  • the coverage of a layer (for example, metal oxide 533) provided on the insulator 583 can be improved.
  • the angle ⁇ 583 is made small, the contact area between the metal oxide 533 and the conductor 544 becomes small, and the contact resistance between the metal oxide 533 and the conductor 544 may increase.
  • the angle ⁇ 583 is preferably 45 degrees or more and less than 90 degrees, more preferably 50 degrees or more and less than 90 degrees, further preferably 55 degrees or more and less than 90 degrees, even more preferably 60 degrees or more and less than 90 degrees, and even more preferably 60 degrees or more.
  • the angle is preferably 85 degrees or less, more preferably 65 degrees or more and 85 degrees or less, further preferably 65 degrees or more and 80 degrees or less, and even more preferably 70 degrees or more and 80 degrees or less.
  • step breakage refers to a phenomenon in which a layer, film, or electrode is separated due to the shape of the surface on which it is formed (for example, a step difference, etc.).
  • FIG. 34B shows a configuration in which the shape of the side surface of the insulator 583 on the opening 601 side is a straight line in cross-sectional view
  • one embodiment of the present invention is not limited to this.
  • the shape of the side surface of the insulator 583 on the opening 601 side may be a curved line, or the side surface may have both a straight region and a curved region.
  • the channel width of the transistor 500A is the width of the source region or the width of the drain region in the direction perpendicular to the channel length direction.
  • the channel width is the width of the region where the metal oxide 533 and the conductor 544 are in contact, or the width of the region where the metal oxide 533 and the conductor 545 are in contact in the direction perpendicular to the channel length direction.
  • the channel width of the transistor 500A is described as the width of a region where the metal oxide 533 and the conductor 545 are in contact with each other in a direction perpendicular to the channel length direction.
  • the channel width W500 of the transistor 500A is indicated by a solid double-headed arrow.
  • the channel width W500 is the length of the lower end of the conductor 545 on the opening 603 side in plan view.
  • the channel width W500 is determined by the planar shape of the opening 603.
  • the width D500 of the opening 603 is indicated by a two-dot chain double-headed arrow.
  • the width D500 indicates the short side of the smallest rectangle circumscribing the opening 603 in plan view.
  • the width D500 of the opening 603 is equal to or larger than the limit resolution of the exposure apparatus.
  • the width D500 is, for example, preferably 0.20 ⁇ m or more and less than 5.0 ⁇ m, more preferably 0.20 ⁇ m or more and less than 4.5 ⁇ m, further preferably 0.20 ⁇ m or more and less than 4.0 ⁇ m, and even more preferably 0.20 ⁇ m or more and less than 4.0 ⁇ m. It is preferably less than .5 ⁇ m, more preferably 0.20 ⁇ m or more and less than 3.0 ⁇ m, further preferably 0.20 ⁇ m or more and less than 2.5 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m, and even more preferably 0.20 ⁇ m.
  • 1.5 ⁇ m or more is preferred, more preferably 0.30 ⁇ m or more and less than 1.5 ⁇ m, further preferably 0.30 ⁇ m or more and 1.2 ⁇ m or less, even more preferably 0.40 ⁇ m or more and 1.2 ⁇ m or less, and even more preferably 0.30 ⁇ m or more and less than 1.2 ⁇ m.
  • the thickness is preferably .40 ⁇ m or more and 1.0 ⁇ m or less, more preferably 0.50 ⁇ m or more and 1.0 ⁇ m or less.
  • the width D500 corresponds to the diameter of the opening 603
  • the channel width W500 can be equal to the length of the outer circumference of the opening 603 in plan view, and can be calculated as "D500 ⁇ ".
  • the size of the transistor 500A is small, by applying the transistor 500A to a display device, a display device with high definition can be provided. Further, since the on-state current of the transistor 500A is large, by applying the transistor 500A to a display device, a display device with high brightness can be provided. Further, since the transistor 500A operates quickly, by applying the transistor 500A to a display device, a display device with a high driving speed can be provided. Further, since the electrical characteristics of the transistor 500A are stable, by applying the transistor 500A to a display device, a highly reliable display device can be provided. Further, since the amount of off-state current of the transistor 500A is small, by applying the transistor 500A to a display device, a display device with low power consumption can be provided.
  • the display device DSP2A shown in FIG. 35 is a configuration example in a cross-sectional view of the display device DSP2 shown in FIG. 25B.
  • the display device DSP2A has a configuration in which a pixel circuit, a drive circuit, and the like are provided on a substrate 310. Note that in the display device DSP2A of FIG. 35, in addition to the circuit area SIC and display area DIS shown in FIG. 25B, a wiring area LIN is also illustrated.
  • the circuit area SIC includes, for example, a substrate 310, and a transistor 300d is formed on the substrate 310. Further, a wiring region LIN is provided above the transistor 300d, and wiring for electrically connecting the transistor 300d, the transistor 500p, the light emitting device 130R, the light emitting device 130G, and the light emitting device 130B is provided in the wiring region LIN. It is being Further, a display area DIS is provided above the wiring area LIN, and the display area DIS includes, for example, a transistor 500p, a light-emitting device 130 (in FIG. 35, a light-emitting device 130R, a light-emitting device 130G, and a light-emitting device 130B). ) etc.
  • the transistor 300d can be a transistor included in the circuit area SIC.
  • the transistor 500p can be a transistor included in the pixel circuit PX.
  • the light emitting device 130 can be a light emitting device included in the pixel circuit PX.
  • the description of the light-emitting device 130 in FIG. 27 can be referred to.
  • the substrate 310 for example, a substrate applicable to the substrate BS can be used.
  • the substrate 310 will be described as a semiconductor substrate made of silicon. Therefore, the transistors included in the circuit area SIC can be Si transistors.
  • the explanation of the screen ratio of the display device DSP1 can be referred to.
  • the diagonal size of the display device DSP2A the description of the diagonal size of the display device DSP1 can also be referred to.
  • the description of the transistor 300 of the display device DSP1A in FIG. 27 can be referred to.
  • a wiring region LIN is provided above the transistor 300d.
  • the wiring region LIN includes, for example, an insulator 324, an insulator 326, a conductor 330, an insulator 350, an insulator 352, an insulator 354, and a conductor 356.
  • An insulator 324 and an insulator 326 are sequentially stacked on the insulator 322 and the conductor 328. Further, in the region overlapping the conductor 328, an opening is formed in the insulator 324 and the insulator 326. Further, a conductor 330 is embedded in the opening.
  • an insulator 350, an insulator 352, and an insulator 354 are stacked in this order. Furthermore, openings are formed in the insulator 350, the insulator 352, and the insulator 354 in a region overlapping the conductor 330. Furthermore, a conductor 356 is embedded in the opening.
  • the conductor 330 and the conductor 356 function as a plug or wiring that connects to the transistor 300d. Note that the conductor 330 and the conductor 356 can be provided using the same material as the conductor 328 or the conductor 596 described above.
  • the insulator 324 and the insulator 350 are preferably insulators having barrier properties against one or more selected from hydrogen, oxygen, and water.
  • the insulators 326, 352, and 354 similarly to the insulator 594, insulators with relatively low dielectric constants may be used in order to reduce the parasitic capacitance that occurs between wirings. preferable.
  • each of the insulator 326, the insulator 352, and the insulator 354 functions as an interlayer insulating film and a planarization film.
  • each of the insulators 326, 352, and 354 preferably includes a conductor having barrier properties against one or more selected from hydrogen, oxygen, and water.
  • tantalum nitride may be used as the conductor having barrier properties against hydrogen. Furthermore, by stacking tantalum nitride and highly conductive tungsten, diffusion of hydrogen from the transistor 300 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having hydrogen barrier properties be in contact with the insulator 350 having hydrogen barrier properties.
  • an insulator 512 is provided above the insulator 354 and the conductor 356. Further, an insulator 514 is provided on the insulator 512, and a transistor 500p is provided on the insulator 514. Further, an insulator 574 is formed over the transistor 500p, and an insulator 581 is formed over the insulator 574.
  • the description of the transistor 500 of the display device DSP1B in FIG. 29 can be referred to.
  • the display region DIS of the display device DSP2A in FIG. 35 has a structure in which the transistor 500p is included in one layer
  • the display device of one embodiment of the present invention has a structure in which the display device DSP2AA shown in FIG.
  • the display area DIS may be provided with a plurality of layers, and each of the plurality of layers may include the transistor 500p.
  • the display device DSP2AA in FIG. 36 shows an excerpt of the display area DIS, it is assumed that a wiring area LIN and a circuit area SIC are provided below the display area DIS.
  • the display region DIS of the display device DSP2A in FIG. 35 has a structure in which the transistor 300d is included in one layer in the circuit region SIC
  • the display device of one embodiment of the present invention is shown in FIG.
  • one or more layers including a transistor 300OS as a transistor having the same configuration as the transistor 500p may be provided above the transistor 300d in the circuit region SIC.
  • the circuit included in the circuit area SIC can be a CMOS circuit.
  • the transistor 300OS is an OS transistor and the transistor 300d is a Si transistor, a circuit included in the circuit area SIC may be called an LTPO.
  • the display device DSP2AB in FIG. 37 shows a part of the display area DIS, a wiring area LIN, and a circuit area SIC, but above the transistor 500p of the display area DIS, there is a light emitting device. 130 is provided.
  • the configuration of the transistor 300d of the display device DSP2A in FIG. 35 may be the same configuration as the transistor 500p included in the display area DIS.
  • the display device DSP2AC shown in FIG. 38 is a modification of the display device DSP2A shown in FIG. 35, and the structure of the transistor 300d is the same as that of the transistor 500p included in the display area DIS.
  • the configuration of the transistor 500p of the display device DSP2A in FIG. 35 may be the configuration of the transistor 500A shown in the display device DSP1C in FIG. 32.
  • the display device DSP2B shown in FIG. 39 is a modification of the display device DSP2A shown in FIG. 35, and the configuration of the transistor 500p is the same as that of the transistor 500A of the display device DSP1C in FIG. 32.
  • the transistor 300d of the display device DSP2A in FIG. 35 may be, for example, a transistor including low-temperature polysilicon in a channel formation region (hereinafter referred to as an LTPS transistor).
  • the display device DSP2C shown in FIG. 40 is a modification of the display device DSP2A shown in FIG. 35, and the transistor 300d has a structure of a transistor 300LT which is an LTPS transistor.
  • the transistor 300LT is provided on the substrate 310.
  • the transistor 300LT includes an insulator 361, an insulator 362, an insulator 363, an insulator 364, a conductor 366, a conductor 367, a low resistance region 368p, a semiconductor region 368i, a conductor 369, has.
  • a plurality of layers obtained by processing the same conductive film are given the same hatching pattern.
  • the low resistance region 368p and the semiconductor region 368i are collectively referred to as a semiconductor layer 368.
  • the transistor 300LT can be an LTPS transistor.
  • LTPS transistors have high field effect mobility and good frequency characteristics.
  • the conductor 367 functions as a first gate (sometimes referred to as either a gate or a back gate) in the transistor 300LT.
  • the conductor 366 functions as a second gate (sometimes referred to as the other gate or back gate) in the transistor 300LT.
  • one of the pair of low resistance regions 368p of the semiconductor layer 368 functions as one of the source and drain of the transistor 300LT, and the other of the pair of low resistance regions 368p of the semiconductor layer 368 functions as the other of the source and drain of the transistor 300LT.
  • the insulator 363 functions as a first gate insulating film in the transistor 300LT, and the insulator 362 functions as a second gate insulating film in the transistor 300LT.
  • an insulator 361 is formed on a substrate 310. Further, a conductor 366 is formed in a part of the area on the insulator 361. Further, an insulator 362 is formed to cover the insulator 361 and the conductor 366. Further, a semiconductor layer 368 is formed overlapping the conductor 366 and the insulator 362 and in a part of the region on the insulator 362. Further, an insulator 363 is formed to cover the insulator 362 and the semiconductor layer 368. Further, a conductor 367 is formed overlapping the conductor 366, the insulator 362, the semiconductor layer 368, and the insulator 363, and in a part of the region on the insulator 363.
  • an insulator 364 is formed in order to cover the insulator 363 and the conductor 367. Further, an opening is provided in the region of the insulator 363 and the insulator 364 that overlap the low resistance region 368p, and a conductor 369 is formed on the insulator 364 so as to fill the opening.
  • the insulator 361, the insulator 362, the insulator 363, and the insulator 364 each include, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, and aluminum nitride. One or more selected ones may be used.
  • the insulator 361 may contain diffusion of impurities (e.g., metal ions, metal atoms, oxygen atoms, oxygen molecules, hydrogen atoms, hydrogen molecules, and water molecules) from the region below the insulator 361 (e.g., the substrate 310). It is preferable to use a barrier insulating film that does not
  • the low resistance region 368p is a region containing an impurity element.
  • an impurity element for example, when the transistor 300LT is an n-channel type, phosphorus or arsenic may be added to the low resistance region 368p.
  • boron or aluminum may be added to the low resistance region 368p.
  • the above-described impurity may be added to the semiconductor region 368i.
  • the transistor 300LT may be either a p-channel type or an n-channel type.
  • a plurality of transistors 300LT may be provided in the circuit region SIC, and both p-channel type and n-channel type transistors may be used.
  • metals such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten can be used.
  • an alloy containing two or more selected from the above-mentioned metals as main components can be used.
  • the conductor 366 and the conductor 367 include indium oxide, indium tin oxide (ITO), indium oxide containing tungsten, indium zinc oxide containing tungsten, indium oxide containing titanium, ITO containing titanium, A light-transmitting conductive material such as indium zinc oxide, zinc oxide (ZnO), ZnO containing gallium, or indium tin oxide containing silicon can be used.
  • a semiconductor for example, polycrystalline silicon or an oxide semiconductor
  • a silicide for example, nickel silicide
  • a film containing graphene can also be used for the conductor 366 and the conductor 367.
  • a film containing graphene can be formed, for example, by reducing a film containing graphene oxide.
  • it may be formed using a conductive paste (for example, a conductive paste containing silver, carbon, or copper) or a conductive polymer (for example, polythiophene).
  • Conductive pastes are preferred because they are inexpensive.
  • Conductive polymers are preferred because they are easy to apply.
  • one or both of the conductor 366 and the conductor 367 can be used as a single layer structure containing the above-mentioned materials, or a structure (laminated structure) in which two or more selected from the above-mentioned materials are overlapped.
  • the conductor 369 functions as a wiring electrically connected to the low resistance region 368p of the transistor 300LT.
  • the conductor 369 functions as the source or drain of the transistor 300LT.
  • a material that can be used for the conductor 366 and the conductor 367 can be used.
  • the display device of one embodiment of the present invention is the display device DSP2A in FIG. 35, the display device DSP2AA in FIG. 36, the display device DSP2AB in FIG. 37, the display device DSP2AC in FIG. 38, the display device DSP2B in FIG. 39, or the display device DSP2B in FIG.
  • the present invention is not limited to the configuration of the display device DSP2C.
  • the display device of one embodiment of the present invention may have a structure of the above-described display device with appropriate changes.
  • a display device may have a structure in which a plurality of substrates are bonded together. Specifically, for example, a first substrate provided with the display area DIS and a second substrate provided with the circuit area SIC are bonded using a Cu-Cu (copper-copper) direct bonding technique or the like. A structure in which the first substrate is bonded onto the second substrate may also be used (not shown).
  • the display device DSP2A shown in FIG. 35 may be provided with a panel (sometimes referred to as a touch panel) having a touch sensor function.
  • a resin layer 147, an insulator 103, a conductor 104, an insulator 105, and a conductor 106 are formed in this order on a protective layer 131.
  • the resin layer 147 contains an organic insulating material.
  • the organic insulating material include acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimide amide resin, siloxane resin, benzocyclobutene resin, phenol resin, and precursors of these resins.
  • the insulator 103 includes an inorganic insulating material.
  • the inorganic insulating material include oxides or nitrides such as silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, or hafnium oxide.
  • the conductor 104 and the conductor 106 function as electrodes of the touch sensor.
  • a pulse potential is applied to one of the conductors 104 and 106, and an analog-to-digital (A-D) conversion circuit or a sense amplifier is applied to the other.
  • a configuration may also be adopted in which the detection circuit is electrically connected.
  • capacitance is formed between the conductor 104 and the conductor 106.
  • the capacitance changes (specifically, the capacitance becomes smaller). This change in capacitance appears as a change in the amplitude of a signal generated on one of the conductors 104 and 106 when a pulse potential is applied to the other. Thereby, contact and proximity of a finger or the like can be detected.
  • an inorganic insulating film or an organic insulating film can be used as the insulator 105.
  • the insulator 105 can be made of resin such as acrylic resin or epoxy resin.
  • an inorganic insulating material such as silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, or aluminum oxide can be used.
  • the insulator 105 may have a single layer structure or a laminated structure.
  • FIG. 41 shows a configuration in which a touch sensor electrode is provided above the light emitting device 130
  • the touch sensor may be provided in the same layer as the light emitting device 130 (not shown).
  • the touch sensor can be provided in the same layer as the light emitting device 130 by being formed at the same time as the light emitting device 130.
  • the display device DSP2A shown in FIG. 35 may include a color layer (color filter).
  • the display device DSP2E shown in FIG. 42 has a configuration in which a colored layer 166R, a colored layer 166G, and a colored layer 166B are included between the adhesive layer 107 and the substrate 110. Note that the colored layer 166R, the colored layer 166G, and the colored layer 166B can be formed on the substrate 110, for example.
  • the light emitting device 130R has a light emitting layer that emits red (R) light
  • the light emitting device 130G has a light emitting layer that emits green (G) light
  • the light emitting device 130B emits blue (B) light.
  • the colored layer 166R is red
  • the colored layer 166G is green
  • the colored layer 166B is blue.
  • a black matrix may be provided between the colored layer 166R and the colored layer 166G, between the colored layer 166G and the colored layer 166B, and between the colored layer 166G and the colored layer 166B (not shown).
  • the display device DSP2A in FIG. 35 may have a configuration of a light emitting device including an LED (including a micro LED) instead of a light emitting device including an organic EL element.
  • a packaged LED chip is mounted on the display device.
  • the display device DSP2F shown in FIG. 43 has a configuration in which an LED package 170R, an LED package 170G, and an LED package 170B are provided as light-emitting devices in the display area DIS.
  • conductors 111a to 111c and conductors 112a to 112c are provided on an insulator 599. Further, a protective layer 116 is provided on the conductor 111a to 111c, on the conductor 112a to 112c, and on the insulator 599. Further, the protective layer 116 is formed to fill an opening in the insulator 599 with the conductor 596 as the bottom. In particular, it is preferable that the protective layer 116 be provided so as to cover the respective ends of the conductors 111a to 111c and the conductors 112a to 112c.
  • the protective layer 116 is preferably made of resin such as acrylic resin, polyimide resin, epoxy resin, or silicone resin. By providing the protective layer 116, it is possible to prevent a conductor 117a and a conductor 117b, which will be described later, from coming into contact with each other and causing a short circuit. Note that the protective layer 116 may not be provided on the insulator 599, on the conductors 111a to 111c, and on the conductors 112a to 112c, depending on the situation.
  • Openings are provided in the protective layer 116 in regions that overlap with parts of each of the conductors 111a to 111c and in regions that overlap with parts of each of the conductors 112a to 112c. Further, on the protective layer 116, a conductor 117a and a conductor 117b are provided. In particular, the conductor 117a is provided so as to fill the opening provided in a region of the protective layer 116 that overlaps with a portion of each of the conductors 112a to 112c, and the conductor 117b is provided to fill the openings of the protective layer 116, which overlap with a portion of each of the conductors 112a to 112c. It is provided so as to fill an opening provided in a region overlapping with a portion of each of the conductors 111a to 111c.
  • a conductive paste containing a material such as silver, carbon, or copper, or a bump containing a material such as gold or solder can be suitably used.
  • each of the conductors 112a to 112c (conductors 111a to 111c) electrically connected to the conductor 117a (conductor 117b) and the electrode 172 (electrode 173) to be described later is connected to the conductor 117a. It is preferable to use a conductive material that has low contact resistance with (the conductor 117b).
  • a conductive material that can be applied to each of the conductors 112a to 112c (conductors 111a to 111c) and the electrode 172 (electrode 173) described later
  • the contact resistance with the conductor 117a (conductor 117b) can be lowered.
  • an alloy of silver, palladium, and copper Ag-Pd-Cu (APC) may be used to lower the contact resistance with the conductor 117a (conductor 117b). Can be done.
  • An LED package 170R, an LED package 170G, and an LED package 170B are mounted on the conductor 117a and the conductor 117b. Note that a specific configuration example of the LED package 170R, LED package 170G, and LED package 170B included in the display device DSP2F in FIG. 43 is shown in FIG. 44A.
  • the LED package 170 in FIG. 44A includes a substrate 171, an electrode 172, an electrode 173, a heat sink 174, an adhesive layer 175, a case 176, a wire 177, a wire 179, a sealing layer 178, a ball 189, and an LED chip 180.
  • an LED chip is a light-emitting device in which an electrode that functions as a cathode, an electrode that functions as an anode, a p-type semiconductor, an n-type semiconductor, and a light-emitting layer are provided on a substrate. It is a diode. Note that in this specification and the like, the term “LED chip” may be replaced with the term "light emitting diode” for explanation.
  • a light emitting diode whose LED chip area is 10000 ⁇ m 2 or less is referred to as a micro light emitting diode
  • a light emitting diode whose LED chip area is greater than 10000 ⁇ m 2 and 1 mm 2 or less is referred to as a mini light emitting diode
  • an LED chip whose area is 1 mm 2 or less is referred to as a macro light emitting diode
  • a light emitting diode larger than 2 may be referred to as a macro light emitting diode.
  • the area of the LED chip here can be, for example, the area of the upper surface or lower surface of the substrate 181 in FIG. 44A and FIGS. 44C and 44D described later.
  • the area of the LED chip can be, for example, the area of the upper surface or lower surface of the electrode 183A in FIG. 44B, which will be described later.
  • a light emitting diode whose LED chip has an area of 100 ⁇ m 2 or less can be called a micro light emitting diode (micro LED chip).
  • a micro LED chip or a mini LED chip may be used as a light emitting diode applicable to an LED package having an area of 1 mm 2 .
  • any one of a micro light emitting diode, a mini light emitting diode, and a macro light emitting diode may be used for the LED package.
  • the display device of one embodiment of the present invention preferably includes a micro-light-emitting diode or a mini-light-emitting diode, and more preferably includes a micro-light-emitting diode.
  • the area of the LED chip of the light emitting diode is preferably 1 mm 2 or less, more preferably 10000 ⁇ m 2 or less, more preferably 3000 ⁇ m 2 or less, and even more preferably 700 ⁇ m 2 or less.
  • the area of the light emitting region of the light emitting diode is preferably 1 mm 2 or less, more preferably 10000 ⁇ m 2 or less, more preferably 3000 ⁇ m 2 or less, and even more preferably 700 ⁇ m 2 or less.
  • the area of the light emitting region of the light emitting diode here can be, for example, the area of the upper surface or lower surface of the light emitting layer 184 in FIG. 44A and FIGS. 44B to 44D described later.
  • a micro light emitting diode is used as the light emitting diode.
  • a micro light emitting diode having a double heterojunction will be described.
  • the light emitting diode is not particularly limited, and for example, a micro light emitting diode having a quantum well junction, a light emitting diode using nano columns, etc. may be used.
  • the LED chip 180 includes a substrate 181, a semiconductor layer 182, an electrode 183, a light emitting layer 184, a semiconductor layer 185, an electrode 186, and an electrode 187.
  • a glass epoxy resin substrate for example, a polyimide substrate, a ceramic substrate, an alumina substrate, or an aluminum nitride substrate can be used.
  • the electrodes 172 and 173 are formed on the top, side, and bottom surfaces of the substrate 171.
  • the electrodes 172 formed on the top, side, and bottom surfaces of the substrate 171 function as one wiring
  • the electrodes 173 formed on the top, side, and bottom surfaces of the substrate 171 function as separate wires. It functions as one wiring. Note that there is no conduction between the electrode 172 and the electrode 173.
  • the substrate 171 is provided with a heat sink 174.
  • the heat sink 174 has a function of radiating heat generated by the LED chip 180.
  • the electrode 172, the electrode 173, and the heat sink 174 can be made of the same material.
  • the electrode 172, the electrode 173, and the heat sink 174 can be made of one element selected from nickel, copper, silver, platinum, or gold, or an alloy material containing 50% or more of the element.
  • the electrode 172, the electrode 173, and the heat sink 174 can be formed in the same process.
  • the LED chip 180 is bonded onto the substrate 171 with an adhesive layer 175.
  • the substrate 181 of the LED chip 180 is provided so as to overlap the heat sink 174 provided on the substrate 171 via the adhesive layer 175.
  • the material of the adhesive layer 175 is not particularly limited. For example, by using a conductive adhesive as the material for the adhesive layer 175, the heat dissipation of the LED chip 180 can be improved.
  • a single crystal substrate such as a sapphire substrate, a silicon carbide substrate, a silicon substrate, or a gallium nitride substrate can be used, for example.
  • a semiconductor layer 182 is formed on a substrate 181. Further, an electrode 183 is formed on a portion of the semiconductor layer 182, and a light emitting layer 184 is formed on another portion of the semiconductor layer 182. Further, a semiconductor layer 185 is formed on the light emitting layer 184, an electrode 186 is formed on the semiconductor layer 185, and an electrode 187 is formed on a part of the electrode 186.
  • a light emitting layer 184 is sandwiched between a semiconductor layer 182 and a semiconductor layer 185.
  • the light emitting layer 184 electrons and holes combine to emit light.
  • one of the semiconductor layer 182 and the semiconductor layer 185 is an n-type semiconductor layer, and the other of the semiconductor layer 182 and the semiconductor layer 185 is a p-type semiconductor layer.
  • the light-emitting layer 184 can be an n-type, i-type, or p-type semiconductor layer. That is, semiconductor layers can be used for all of the semiconductor layer 182, the light emitting layer 184, and the semiconductor layer 185.
  • the semiconductor layer 182, the light emitting layer 184, and the semiconductor layer 185 may be collectively referred to as an LED layer or a light emitting diode.
  • the LED layer is formed to emit light such as red light, yellow light, green light, blue light, or ultraviolet light.
  • the structure of the LED layer is not particularly limited, and may be a homostructure, a heterostructure, or a double heterostructure having a pn junction or a pin junction, or may be an MIS (Metal Insulator Semiconductor) junction.
  • the LED layer may have a superlattice structure, a single quantum well structure, or a multi-quantum well (MQW) structure. Moreover, nano columns may be used for the LED layer.
  • a compound containing a Group 13 element and a Group 15 element can be used.
  • Group 13 elements include aluminum, gallium, and indium.
  • Group 15 elements include nitrogen, phosphorus, arsenic, and antimony.
  • the LED layer is made of, for example, a gallium phosphorous compound, a gallium arsenide compound, a gallium aluminum arsenide compound, an aluminum gallium indium phosphorus compound, a gallium nitride (GaN), an indium gallium nitride compound, or a selenium zinc compound. Can be used.
  • gallium nitride can be used for the LED layer that emits light in the ultraviolet to blue wavelength range.
  • An indium-gallium nitride compound can be used for the LED layer that emits light in the ultraviolet to green wavelength range.
  • An aluminum-gallium-indium-phosphide compound or a gallium-arsenide compound can be used for the LED layer that emits light in a wavelength range from green to red.
  • a gallium arsenide compound can be used for the LED layer that emits light in the infrared wavelength band.
  • the laminated structure including the light-emitting layer between the two is formed to emit red, green, or blue light. Therefore, the color of the light emitted by the light emitting diode can be freely determined for each LED chip of the LED package 170R, the LED package 170G, and the LED package 170B.
  • the color emitted by the light emitting diode included in the LED chip 180 of the LED package 170 can be cyan, magenta, yellow, or white, other than red, green, and blue.
  • the electrode 183 is electrically connected to the electrode 172 via a wire 177. In other words, the electrode 183 functions as a pixel electrode of a light emitting diode. Further, the electrode 187 is electrically connected to the electrode 173 via a wire 179. In other words, the electrode 187 functions as a common electrode for the light emitting diodes.
  • Examples of the method for bonding the electrode 183 and the wire 177, the method for bonding the electrode 172 and the wire 177, the method for bonding the electrode 187 and the wire 179, and the method for bonding the electrode 173 and the wire 179 include a wire bonding method. It will be done. Further, examples of the wire bonding method include a thermocompression bonding method and an ultrasonic bonding method. Further, by the bonding process of the wire 177 and the wire 179 using the wire bonding method, a ball 189 made of the same material as the wire 179 is formed on the electrode 172, the electrode 173, the electrode 183, and the electrode 187. Ru.
  • the electrodes 183, 186, and 187 it is preferable to use, for example, a material that can be applied to the conductors 111a to 111c and the conductors 112a to 112c.
  • the electrode 186 since the light emitting layer 184 of the LED chip 180 emits light above the LED package 170, the electrode 186 is made of materials that can be used for each of the conductors 111a to 111c and the conductors 112a to 112c. , a conductor having translucency is preferable.
  • the electrode 187 is also preferably made of a light-transmitting conductor among materials applicable to each of the conductors 111a to 111c and the conductors 112a to 112c.
  • wires 177 and 179 for example, thin metal wires such as gold, an alloy containing gold, copper, or an alloy containing copper can be used.
  • the material of the case 176 can be resin. Further, the case 176 only needs to cover the side surface of the sealing layer 178 and does not need to cover the top surface of the LED chip 180. That is, for example, the sealing layer 178 may be exposed on the upper surface side of the LED chip 180. Further, on the inner side surface of the case 176, specifically, around the LED chip 180 (around each of the substrate 181, semiconductor layer 182, electrode 183, light emitting layer 184, semiconductor layer 185, electrode 186, and electrode 187), It is preferable to provide a reflector made of ceramics or the like. A portion of the light emitted from the light emitting layer 184 of the LED chip 180 is reflected by the reflector, so that more light can be extracted from the LED package 170.
  • the inside of the case 176 is filled with a sealing layer 178.
  • the sealing layer 178 is preferably made of, for example, a resin that is transparent to visible light.
  • an ultraviolet curable resin such as an epoxy resin or a silicone resin, or a visible light curable resin can be used.
  • various optical members can be arranged on each surface of the resin layer 148 of the display device DSP2F, the LED package 170R, the LED package 170G, and the LED package 170B.
  • the optical member include a polarizing plate, a retardation plate, a light diffusion layer (such as a diffusion film), an antireflection layer, and a light collecting film.
  • an antistatic film for suppressing the adhesion of dust and dirt are attached to each surface of the resin layer 148 of the display device DSP2F, the LED package 170R, the LED package 170G, and the LED package 170B.
  • a surface protection layer such as a water-repellent film to prevent scratches, a hard coat film to prevent scratches caused by use, or a shock absorbing layer may be provided.
  • a glass layer or a silica layer (SiO x layer) as the surface protective layer, since surface contamination and scratches can be suppressed.
  • DLC diamond-like carbon
  • AlO x aluminum oxide
  • polyester material polycarbonate material, or the like may be used. Note that it is preferable to use a material with high transmittance to visible light for the surface protective layer. Moreover, it is preferable to use a material with high hardness for the surface protective layer.
  • the LED package 170A1 shown in FIG. 44B differs from the LED package 170 in FIG. 44A in that an LED chip 180A is provided on the substrate 171. Note that the pixel electrode of the LED chip 180A is bonded not by the wire 177 but by the adhesive layer 175.
  • the LED package 170A1 in FIG. 44B includes a substrate 171, an electrode 172, an electrode 173, an adhesive layer 175, a case 176, a wire 177, a wire 179, a sealing layer 178, a ball 189, and an LED chip 180A.
  • the LED chip 180A has a configuration including an electrode 183A and a light emitting diode provided on the electrode 183A.
  • the light emitting diode includes a semiconductor layer 182, a light emitting layer 184, a semiconductor layer 185, an electrode 186, and an electrode 187.
  • a conductive substrate can be used for the electrode 183A.
  • Examples of the type of conductive substrate include metal substrates.
  • a semiconductor layer 182 a light emitting layer 184, a semiconductor layer 185, an electrode 186, and an electrode 187 are formed in this order on the electrode 183A.
  • the description of the LED package 170 in FIG. 44A can be referred to for each of the semiconductor layer 182, the light emitting layer 184, the semiconductor layer 185, the electrode 186, and the electrode 187.
  • the electrodes 172 and 173 are formed on the top, side, and bottom surfaces of the substrate 171.
  • the electrode 172 is also formed in the region of the substrate 171 where the LED chip 180A is provided.
  • the electrodes 172 formed on the top, side, and bottom surfaces of the substrate 171 function as one wiring, and similarly, the electrodes 173 formed on the top, side, and bottom surfaces of the substrate 171 function as separate wires. It functions as one wiring. Note that there is no conduction between the electrode 172 and the electrode 173.
  • the LED chip 180A is bonded onto the substrate 171 with an adhesive layer 175.
  • the electrode 183A of the LED chip 180A is provided so as to overlap a part of the electrode 172 provided on the substrate 171 via the adhesive layer 175.
  • the adhesive layer 175 is an adhesive having conductivity.
  • the pixel electrode of the LED chip 180A and the electrode 172 of the substrate 171 are bonded using the adhesive layer 175 instead of the wire 177.
  • the LED package 170A2 can be configured.
  • the LED package 170A2 shown in FIG. 44C differs from the LED package in FIG. 44A in that a color conversion layer 190 is provided inside the case 176.
  • FIG. 44C shows a configuration in which the color conversion layer 190 is provided above the sealing layer 178
  • the arrangement of the color conversion layer 190 is not limited to this.
  • color conversion layer 190 may be dispersed within encapsulation layer 178.
  • the color conversion layer 190 it is preferable to use a phosphor or a quantum dot (QD).
  • QD quantum dot
  • quantum dots have a narrow peak width in the emission spectrum and can emit light with good color purity.
  • the display quality of the display device DSP2F can be improved.
  • the color conversion layer 190 has a function of converting the light emitted from the light emitting layer 184 included in the LED chip 180 of the LED package 170A2 into light of another color.
  • a color conversion layer that converts blue light to green light or a conversion layer that converts blue light to red light can be used.
  • a blue light emitting diode is provided in a red subpixel
  • the blue light emitted from the blue light emitting diode is converted to red light through the color conversion layer 190, and then 176, that is, to the outside of the display device DSP2F.
  • a blue light emitting diode is provided in a green subpixel
  • the blue light emitted from the blue light emitting diode is converted to green light through the color conversion layer 190.
  • the color conversion layer 190 can be formed using a droplet discharge method (for example, an inkjet method), a coating method, an imprint method, various printing methods (screen printing, offset printing), etc. Moreover, a color conversion film such as a quantum dot film can be used for the color conversion layer 190.
  • a droplet discharge method for example, an inkjet method
  • a coating method for example, an imprint method
  • various printing methods screen printing, offset printing
  • a color conversion film such as a quantum dot film can be used for the color conversion layer 190.
  • an organic resin layer with a phosphor printed or painted on the surface, or an organic resin layer mixed with a phosphor can be used.
  • Examples include Group 14 elements, Group 15 elements, Group 16 elements, compounds consisting of multiple Group 14 elements, and materials belonging to Groups 4 to 14.
  • gallium phosphide indium nitride, gallium nitride, indium antimonide, gallium antimonide, aluminum phosphide, aluminum arsenide, aluminum antimonide, lead selenide, lead telluride, lead sulfide, indium selenide, indium telluride, sulfide Indium, gallium selenide, arsenic sulfide, arsenic selenide, arsenic telluride, antimony sulfide, antimony selenide, antimony telluride, bismuth sulfide, bismuth selenide, bismuth telluride, silicon, silicon carbide, germanium, tin, selenium, Tellurium, boron, carbon, phosphorus, boron nitride, boron phosphide, boron arsenide, aluminum nitride, aluminum sulfide, barium sulfide, barium selenide, barium
  • quantum dots examples include core type, core-shell type, core-multishell type, etc. Furthermore, since quantum dots have a high proportion of surface atoms, they have high reactivity and tend to aggregate. Therefore, it is preferable that a protective agent is attached to the surface of the quantum dot or a protective group is provided on the surface of the quantum dot. By attaching the protective agent or providing a protective group, aggregation can be prevented and solubility in a solvent can be increased. It is also possible to reduce reactivity and improve electrical stability.
  • the band gap of quantum dots increases as the size (diameter) decreases, so the size is adjusted appropriately so that light of the desired wavelength can be obtained.
  • the emission of quantum dots shifts to the blue side, that is, to the higher energy side. Therefore, by changing the size of the quantum dots, the wavelength of the spectrum in the ultraviolet, visible, and infrared regions can be changed. Over the region, its emission wavelength can be tuned.
  • the size (diameter) of the quantum dot is, for example, 0.5 nm or more and 20 nm or less, preferably 1 nm or more and 10 nm or less.
  • the narrower the size distribution of the quantum dots the narrower the emission spectrum becomes, and it is possible to obtain light emission with good color purity.
  • the shape of the quantum dots is not particularly limited, and may be spherical, rod-shaped, disc-shaped, or other shapes. Quantum rods, which are rod-shaped quantum dots, have the function of emitting directional light.
  • the LED package 170A2 may have a laminated structure of the color conversion layer 190 and a colored layer inside or above it. Thereby, the light converted by the color conversion layer 190 passes through the colored layer, thereby increasing the purity of the light. Further, a colored layer having the same color as the light emitted by the light emitting layer 184 is provided at a position overlapping with the LED chip 180 (substrate 181, semiconductor layer 182, electrode 183, light emitting layer 184, semiconductor layer 185, electrode 186, and electrode 187). It's okay. Providing colored layers of the same color can increase the purity of light emitted by the light emitting layer 184. Further, when the LED package 170A2 is not provided with a colored layer, the manufacturing process can be simplified.
  • the colored layer is a colored layer that transmits light in a specific wavelength range.
  • a color filter that transmits light in a red, green, blue, or yellow wavelength range can be used.
  • materials that can be used for the colored layer include metal materials, resin materials, and resin materials containing pigments or dyes.
  • an LED package configuration different from the LED package 170 in FIG. 44A, the LED package 170A1 in FIG. 44B, and the LED package 170A2 in FIG. 44C which can be applied to the LED package 170R, LED package 170G, and LED package 170B of the display device DSP2F.
  • an LED package configuration different from the LED package 170 in FIG. 44A, the LED package 170A1 in FIG. 44B, and the LED package 170A2 in FIG. 44C which can be applied to the LED package 170R, LED package 170G, and LED package 170B of the display device DSP2F.
  • LED package configuration different from the LED package 170 in FIG. 44A, the LED package 170A1 in FIG. 44B, and the LED package 170A2 in FIG. 44C which can be applied to the LED package 170R, LED package 170G, and LED package 170B of the display device DSP2F.
  • the LED package 170A3 shown in FIG. 44D is different from the LED package 170A3 in FIG. It is different from
  • the substrate 181 preferably has light-transmitting properties in order to emit light from the light emitting layer 184 above the LED package 170A3.
  • the bonding between the electrodes 183 and 172 and the bonding between the electrodes 187 and 173 are as follows. It is done not by wires, but by conductors that act as bumps. Specifically, the electrode 183 and the electrode 172 are connected by a conductor 191, and the electrode 187 and the electrode 173 are connected by a conductor 192.
  • FIG. 45A is an example of a schematic plan view of the LED package 170 of FIG. 44A. Note that FIG. 45A shows a substrate 181 that is a component of the LED chip 180. Although the above example describes the structure in which the LED package 170 includes one LED chip 180 on the substrate 171 as shown in FIG. 45A, one embodiment of the present invention is not limited to this.
  • the LED package 170 may have a configuration in which not one but a plurality of LED chips are provided on the substrate 171.
  • FIG. 45B shows, as an example, the configuration of an LED package 170S in which three LED chips 180R, 180G, and 180B are provided on a substrate 171.
  • FIG. 45B shows a substrate 181R that is a component of the LED chip 180R, a substrate 181G that is a component of the LED chip 180G, and a substrate 181B that is a component of the LED chip 180B.
  • the respective light emitting diodes included in the LED chip 180R, the LED chip 180G, and the LED chip 180B provided in the LED package 170S may have light emitting layers that emit light of different colors.
  • the LED package 170S can be configured to be red, It can emit light in three colors: green and blue.
  • the light emitting diodes may be driven by transistors with the same configuration. Alternatively, they may be driven by transistors with different configurations.
  • a transistor that drives an LED chip 180R included in an LED package 170R a transistor that drives an LED chip 180G included in an LED package 170G
  • a transistor that drives an LED chip 180G included in an LED package 170B a transistor that drives an LED chip 180G included in an LED package 170B.
  • the transistors that drive the LED chip 180B may differ from each other in one or more selected from transistor size, channel length, channel width, structure, and the like. Specifically, one or both of the channel length and channel width of the transistor may be changed for each color depending on the amount of current required to emit light with a desired brightness.
  • the upper surface of the protective layer 116, the upper surface and side surfaces of the conductor 117a, the upper surface and side surfaces of the conductor 117b, and the side surfaces of each of the LED packages 170R, 170G, and 170B are made of resin.
  • Layer 148 may be covered. If black resin is used for the resin layer 148, the display contrast of the display device DSP2F can be increased. Further, one or more of a surface protection layer and a shock absorption layer may be provided on one or more selected from the upper surface of the resin layer 148, the upper surface of each of the LED package 170R, the LED package 170G, and the LED package 170B. .
  • each of the LED package 170R, LED package 170G, and LED package 170B is configured to emit light upward, the layer provided on the upper surface of the LED package 170R, LED package 170G, and LED package 170B is transparent to visible light. It is preferable that the
  • the conductors 112a to 112c, the conductor 117a, and the electrode 172 may all be called pixel electrodes. Further, a portion of the conductors 112a to 112c, the conductor 117a, and the electrode 172 may be called a pixel electrode.
  • the display device of one embodiment of the present invention is not limited to the structure of the display device DSP2F illustrated in FIG. 43.
  • the display device of one embodiment of the present invention may have a structure of the display device DSP2F shown in FIG. 43, which is modified as appropriate.
  • the display device of one embodiment of the present invention does not have a structure in which a plurality of LED packages 170 are mounted above a substrate 310, but a structure in which a substrate on which a plurality of light emitting diodes are formed is bonded above a substrate 310. (not shown).
  • the display device DSP2F shown in FIG. 43 has a configuration in which LED packages exhibiting a plurality of colors are provided, but the entire display section may be configured with LED packages of a single color.
  • HD number of pixels 1280 x 720
  • FHD number of pixels 1920 x 1080
  • WQHD number of pixels 2560 x 1440
  • WQXGA number of pixels 2560 x 1600
  • 4K number of pixels 3840 x 2160
  • a display device with a definition of 100 ppi or more, 300 ppi or more, 500 ppi or more, 1000 ppi or more, 2000 ppi or more, 3000 ppi or more, 5000 ppi or more, or 6000 ppi or more.
  • the light emitting device has an EL layer 763 between a pair of electrodes (a lower electrode 761 and an upper electrode 762).
  • the EL layer 763 can be a layer including a layer 780, a light emitting layer 771, and a layer 790.
  • the light-emitting layer 771 has at least a light-emitting substance (also referred to as a light-emitting material).
  • the layer 780 includes a layer containing a substance with high hole injection property (hole injection layer), a layer containing a substance with high hole transport property (hole injection layer), and a layer containing a substance with high hole transport property (hole injection layer). It has one or more of a hole transport layer) and a layer containing a substance with high electron blocking properties (electron blocking layer).
  • the layer 790 also includes a layer containing a substance with high electron injection properties (electron injection layer), a layer containing a substance with high electron transport properties (electron transport layer), and a layer containing a substance with high hole blocking properties (hole blocking layer).
  • the layers 780 and 790 have the opposite configuration to each other.
  • a structure having layer 780, light-emitting layer 771, and layer 790 provided between a pair of electrodes can function as a single light-emitting unit, and in this specification, the structure of FIG. 46A is referred to as a single structure.
  • FIG. 46B is a modification example of the EL layer 763 included in the light emitting device shown in FIG. 46A.
  • the light emitting device shown in FIG. 46B includes a layer 781 on the lower electrode 761, a layer 782 on the layer 781, a light emitting layer 771 on the layer 782, a layer 791 on the light emitting layer 771, and a layer 791 on the layer 781. an upper layer 792 and an upper electrode 762 on layer 792.
  • the layer 781 is a hole injection layer
  • the layer 782 is a hole transport layer
  • the layer 791 is an electron transport layer
  • the layer 792 is an electron injection layer.
  • the layer 781 is an electron injection layer
  • the layer 782 is an electron transport layer
  • the layer 791 is a hole transport layer
  • the layer 792 is a hole injection layer.
  • FIGS. 46C and 46D a structure in which a plurality of light emitting layers (a light emitting layer 771, a light emitting layer 772, and a light emitting layer 773) are provided between the layer 780 and the layer 790 is also a variation of the single structure.
  • a structure in which a plurality of light emitting layers (a light emitting layer 771, a light emitting layer 772, and a light emitting layer 773) are provided between the layer 780 and the layer 790 is also a variation of the single structure.
  • FIGS. 46C and 46D show an example having three light emitting layers, the light emitting layer in a single structure light emitting device may have two layers, or four or more layers. Further, the single structure light emitting device may have a buffer layer between two light emitting layers.
  • tandem structure a configuration in which a plurality of light emitting units (a light emitting unit 763a and a light emitting unit 763b) are connected in series via a charge generation layer 785 (also referred to as an intermediate layer) is herein described. It is called tandem structure. Note that the tandem structure may also be referred to as a stack structure. By forming a tandem structure, a light emitting device capable of emitting high-intensity light can be obtained. Further, compared to a single structure, the tandem structure can reduce the current required to obtain the same brightness, so reliability can be improved.
  • FIGS. 46D and 46F are examples in which the display device has a layer 764 that overlaps with the light-emitting device.
  • FIG. 46D is an example in which layer 764 overlaps the light emitting device shown in FIG. 46C
  • FIG. 46F is an example in which layer 764 overlaps the light emitting device shown in FIG. 46E.
  • the layer 764 one or both of a color conversion layer and a color filter (colored layer) can be used.
  • the light-emitting layer 771, the light-emitting layer 772, and the light-emitting layer 773 may use a light-emitting substance that emits light of the same color, or even the same light-emitting substance.
  • a light-emitting substance that emits blue light may be used for the light-emitting layer 771, the light-emitting layer 772, and the light-emitting layer 773.
  • a subpixel that emits blue light can extract blue light emitted by a light emitting device.
  • a color conversion layer is provided as a layer 764 shown in FIG. 46D to convert the blue light emitted by the light emitting device into light with a longer wavelength. It can extract red or green light.
  • the light-emitting layer 771, the light-emitting layer 772, and the light-emitting layer 773 may each use light-emitting substances that emit light of different colors.
  • the light-emitting device preferably has a structure in which white light emission is obtained by combining the lights emitted by the light-emitting layer 771, the light-emitting layer 772, and the light-emitting layer 773, respectively.
  • a single structure light emitting device preferably has a light emitting layer containing a light emitting substance that emits blue light and a light emitting layer containing a light emitting substance that emits visible light with a longer wavelength than blue light.
  • a light-emitting device with a single structure has three light-emitting layers, a light-emitting layer containing a light-emitting substance that emits red (R) light, a light-emitting layer containing a light-emitting substance that emits green (G) light, and a light-emitting layer containing a light-emitting substance that emits green (G) light; It is preferable to have a light-emitting layer containing a light-emitting substance that emits light (B).
  • the stacking order of the light-emitting layers is, for example, red (R), green (G), and blue (B) from the anode side, or red (R), blue (B), and green (G) from the anode side. be able to.
  • a buffer layer may be provided between red (R) and green (G) or blue (B).
  • a single-structure light emitting device has two light emitting layers, a light emitting layer containing a light emitting substance that emits blue (B) light, and a light emitting layer containing a light emitting substance that emits yellow (Y) light.
  • B blue
  • Y yellow
  • a configuration having the following is preferable. This configuration may be referred to as a BY single structure.
  • a color filter may be provided as the layer 764 shown in FIG. 46D. By transmitting white light through a color filter, light of a desired color can be obtained.
  • a light emitting device that emits white light preferably contains two or more types of light emitting substances.
  • two light emitting substances may be selected such that the light emission of each of the two light emitting substances has a complementary color relationship. For example, by making the light emitting color of the first light emitting layer and the light emitting color of the second light emitting layer complementary, a light emitting device that emits white light as a whole can be obtained.
  • the structure may be such that the light emitting device as a whole can emit white light by combining the respective emitted light colors of the three or more light emitting layers.
  • the light-emitting layer 771 and the light-emitting layer 772 may use a light-emitting substance that emits light of the same color, or even the same light-emitting substance.
  • a light emitting substance that emits blue light may be used for the light emitting layer 771 and the light emitting layer 772, respectively.
  • a subpixel that emits blue light can extract blue light emitted by a light emitting device.
  • a color conversion layer is provided as the layer 764 shown in FIG. 46F to convert the blue light emitted by the light emitting device into light with a longer wavelength. It can extract red or green light.
  • a light emitting device having the configuration shown in FIG. 46E or FIG. 46F is used for subpixels that emit light of each color
  • different light emitting substances may be used depending on the subpixel.
  • a light emitting substance that emits red light may be used for the light emitting layer 771 and the light emitting layer 772, respectively.
  • a light emitting substance that emits green light may be used for the light emitting layer 771 and the light emitting layer 772, respectively.
  • a light-emitting substance that emits blue light may be used for the light-emitting layer 771 and the light-emitting layer 772, respectively.
  • a display device having such a configuration uses a tandem structure light emitting device and can be said to have an SBS structure. Therefore, it is possible to have both the advantages of the tandem structure and the advantages of the SBS structure. Thereby, it is possible to realize a highly reliable light emitting device that can emit light with high brightness.
  • the light-emitting layer 771 and the light-emitting layer 772 may use light-emitting substances that emit light of different colors.
  • white light emission is obtained.
  • a color filter may be provided as the layer 764 shown in FIG. 46F. By transmitting white light through a color filter, light of a desired color can be obtained.
  • FIGS. 46E and 46F show an example in which the light emitting unit 763a has one layer of light emitting layer 771 and the light emitting unit 763b has one layer of light emitting layer 772, the present invention is not limited to this.
  • the light emitting unit 763a and the light emitting unit 763b may each have two or more light emitting layers.
  • FIGS. 46E and 46F Although a light emitting device having two light emitting units is illustrated in FIGS. 46E and 46F, the present invention is not limited to this.
  • the light emitting device may have three or more light emitting units.
  • FIGS. 47A to 47C the configurations of the light emitting devices shown in FIGS. 47A to 47C can be mentioned.
  • FIG. 47A shows a configuration having three light emitting units. Note that a configuration having two light emitting units may be referred to as a two-stage tandem structure, and a configuration having three light emitting units may be referred to as a three-stage tandem structure.
  • a plurality of light emitting units (a light emitting unit 763a, a light emitting unit 763b, and a light emitting unit 763c) are connected to each other via a charge generation layer (a charge generation layer 785a-b and a charge generation layer 785b-c).
  • a charge generation layer (a charge generation layer 785a-b and a charge generation layer 785b-c).
  • the light emitting device shown in FIG. 46A has a structure in which a light emitting unit 763a, charge generation layers 785a-b, light emitting unit 763b, charge generation layers 785b-c, and light emitting unit 763c are stacked in this order. .
  • the light emitting unit 763a includes a layer 780a, a light emitting layer 771, and a layer 790a
  • the light emitting unit 763b includes a layer 780b, a light emitting layer 772, and a layer 790b
  • the light emitting unit 763c includes a layer 780b, a light emitting layer 772, and a layer 790b.
  • a layer 780c, a light emitting layer 773, and a layer 790c includes a layer 780c, a light emitting layer 773, and a layer 790c.
  • charge generation layer 785a-b and 785b-c the above description of the charge generation layer 785 can be referred to.
  • the light-emitting layer 771, the light-emitting layer 772, and the light-emitting layer 773 each contain a light-emitting substance that emits light of the same color.
  • the light-emitting layer 771, the light-emitting layer 772, and the light-emitting layer 773 each have a red (R) light-emitting substance (so-called R ⁇ R ⁇ R three-stage tandem structure), the light-emitting layer 771, the light-emitting layer 772 and the light-emitting layer 773 each contains a green (G) light-emitting substance (so-called G ⁇ G ⁇ G three-stage tandem structure), or the light-emitting layer 771, the light-emitting layer 772, and the light-emitting layer 773 each have a blue (B) light-emitting substance. (a so-called three-stage tandem structure of B ⁇ B ⁇ B) having a light-emitting substance.
  • FIG. 47B shows a configuration in which a plurality of light emitting units (a light emitting unit 763a and a light emitting unit 763b) are connected in series via a charge generation layer 785.
  • the light emitting unit 763a includes a layer 780a, a light emitting layer 771a, a light emitting layer 771b, a light emitting layer 771c, and a layer 790a
  • the light emitting unit 763b includes a layer 780b, a light emitting layer 772a, and a light emitting layer. 772b, a light emitting layer 772c, and a layer 790b.
  • each of the light-emitting layer 771a, the light-emitting layer 771b, and the light-emitting layer 771c is configured to be able to emit white light (W) by combining their respective light emissions. Furthermore, the light-emitting layer 772a, the light-emitting layer 772b, and the light-emitting layer 772c are configured to be capable of emitting white light (W) by combining their respective light emissions. That is, the configuration shown in FIG. 47C has a two-stage tandem structure of W ⁇ W.
  • the stacking order of the light-emitting substances of the light-emitting layer 771a, the light-emitting layer 771b, and the light-emitting layer 771c there is no particular limitation on the stacking order of the light-emitting substances of the light-emitting layer 771a, the light-emitting layer 771b, and the light-emitting layer 771c.
  • the operator can select the optimal stacking order as appropriate.
  • a three-stage tandem structure of W ⁇ W ⁇ W or a tandem structure of four or more stages may also be used.
  • a two-stage tandem structure of B ⁇ Y having a light emitting unit that emits yellow (Y) light and a light emitting unit that emits blue (B) light
  • RG ⁇ B two-stage tandem structure with a light emitting unit that emits green (G) light and a light emitting unit that emits blue (B) light, a light emitting unit that emits blue (B) light, and a light emitting unit that emits yellow (Y) light.
  • a three-stage tandem structure of B ⁇ Y ⁇ B which has a light emitting unit that emits light of blue (B) and a light emitting unit that emits blue (B) light, in this order, a light emitting unit that emits blue (B) light, and a light emitting unit that emits yellow
  • a three-stage tandem structure of B ⁇ YG ⁇ B which has a light emitting unit that emits blue (YG) light and a light emitting unit that emits blue (B) light in this order, a light emitting unit that emits blue (B) light, and a light emitting unit that emits blue (B) light, and a light emitting unit that emits blue (B) light, and a light emitting unit that emits blue (B) light, and a light emitting unit that emits blue (B) light.
  • Examples include a B ⁇ G ⁇ B three-stage tandem structure having a light emitting unit that emits (G) light and a light emitting unit that emits blue (B) light in this order.
  • a light-emitting unit having one light-emitting substance and a light-emitting unit having a plurality of light-emitting substances may be combined.
  • a plurality of light emitting units (light emitting unit 763a, light emitting unit 763b, and light emitting unit 763c) generate charge generation layers (charge generation layers 785a-b and charge generation layers 785b-c).
  • the configuration is such that they are connected in series through each other.
  • the light emitting unit 763a includes a layer 780a, a light emitting layer 771, and a layer 790a
  • the light emitting unit 763b includes a layer 780b, a light emitting layer 772a, a light emitting layer 772b, a light emitting layer 772c, and a layer 790b.
  • the light emitting unit 763c includes a layer 780c, a light emitting layer 773, and a layer 790c.
  • the light emitting unit 763a is a light emitting unit that emits blue (B) light
  • the light emitting unit 763b is a light emitting unit that emits red (R), green (G), and yellow-green (YG) light
  • a three-stage tandem structure of B ⁇ R, G, YG ⁇ B, in which the light emitting unit 763c is a light emitting unit that emits blue (B) light, can be applied.
  • the number of stacked layers and the order of colors of the light-emitting units are: a two-tier structure of B and Y, a two-tier structure of B and light-emitting unit X, a three-tier structure of B, Y, and B, and a three-tier structure of B, Y, and B.
  • the number of laminated light emitting layers and the order of colors in the light emitting unit a two-layer structure of G and R, a three-layer structure of G, R, and G, or a three-layer structure of R, G, and R.
  • another layer may be provided between the two light emitting layers.
  • the layer 780 and the layer 790 may each independently have a laminated structure consisting of two or more layers, as shown in FIG. 46B.
  • the light emitting unit 763a has a layer 780a, a light emitting layer 771, and a layer 790a
  • the light emitting unit 763b has a layer 780b, a light emitting layer 772, and a layer 790b.
  • the layer 780a and the layer 780b each include one or more of a hole injection layer, a hole transport layer, and an electron blocking layer.
  • each of the layers 790a and 790b includes one or more of an electron injection layer, an electron transport layer, and a hole blocking layer.
  • the layer 780a has a hole injection layer and a hole transport layer on the hole injection layer, and further has a hole transport layer. It may have an electronic blocking layer on top of the layer.
  • the layer 790a includes an electron transport layer, and may further include a hole blocking layer between the light emitting layer 771 and the electron transport layer.
  • the layer 780b includes a hole transport layer, and may further include an electron blocking layer on the hole transport layer.
  • the layer 790b includes an electron transport layer, an electron injection layer over the electron transport layer, and may further include a hole blocking layer between the light emitting layer 772 and the electron transport layer.
  • the layer 780a has an electron injection layer, an electron transport layer on the electron injection layer, and a positive electrode on the electron transport layer. It may also have a pore blocking layer.
  • the layer 790a includes a hole transport layer, and may further include an electron blocking layer between the light emitting layer 771 and the hole transport layer.
  • the layer 780b includes an electron transport layer and may further include a hole blocking layer on the electron transport layer.
  • the layer 790b includes a hole transport layer, a hole injection layer on the hole transport layer, and further includes an electron blocking layer between the light emitting layer 772 and the hole transport layer. Good too.
  • charge generation layer 785 has at least a charge generation region.
  • the charge generation layer 785 has a function of injecting electrons into one of the two light emitting units and injecting holes into the other when a voltage is applied between the pair of electrodes.
  • a conductive film that transmits visible light is used for the electrode on the side from which light is taken out. Further, it is preferable to use a conductive film that reflects visible light for the electrode on the side from which light is not extracted.
  • the display device has a light emitting device that emits infrared light
  • a conductive film that transmits visible light and infrared light is used for the electrode on the side from which light is extracted
  • a conductive film that transmits visible light and infrared light is used for the electrode on the side from which light is not extracted. It is preferable to use a conductive film that reflects visible light and infrared light.
  • a conductive film that transmits visible light may also be used for the electrode on the side from which light is not extracted.
  • the electrode is preferably disposed between the reflective layer and the EL layer 763. That is, the light emitted from the EL layer 763 may be reflected by the reflective layer and extracted from the display device.
  • the material forming the pair of electrodes of the light emitting device metals, alloys, electrically conductive compounds, mixtures thereof, and the like can be used as appropriate.
  • the materials include aluminum, titanium, chromium, manganese, iron, cobalt, nickel, copper, gallium, zinc, indium, tin, molybdenum, tantalum, tungsten, palladium, gold, platinum, silver, yttrium, or Examples include metals such as neodymium, and alloys containing appropriate combinations of these metals.
  • examples of such materials include indium tin oxide (In-Sn oxide, also referred to as ITO), In-Si-Sn oxide (also referred to as ITSO), indium zinc oxide (In-Zn oxide), and In-W-Zn oxide.
  • examples of the material include alloys containing aluminum (aluminum alloys).
  • alloys containing aluminum include alloys of aluminum (Al), nickel (Ni), and lanthanum (La) (Al-Ni-La).
  • examples of the material include an alloy of silver, palladium, and copper (also referred to as Ag-Pd-Cu or APC).
  • such materials include elements belonging to Group 1 or Group 2 of the periodic table of elements (for example, lithium, cesium, calcium, strontium), rare earth metals such as europium and ytterbium, and appropriate combinations of these.
  • elements belonging to Group 1 or Group 2 of the periodic table of elements for example, lithium, cesium, calcium, strontium
  • rare earth metals such as europium and ytterbium
  • Examples include alloys containing graphene.
  • a micro optical resonator (microcavity) structure is applied to the light emitting device. Therefore, one of the pair of electrodes included in the light emitting device preferably has an electrode that is transparent and reflective to visible light (semi-transparent/semi-reflective electrode), and the other is an electrode that is reflective to visible light ( It is preferable to have a reflective electrode). Since the light emitting device has a microcavity structure, the light emitted from the light emitting layer can resonate between both electrodes, and the light emitted from the light emitting device can be intensified.
  • a semi-transparent/semi-reflective electrode it is preferable to use, for example, a conductor that is transparent and reflective to visible light.
  • a semi-transparent/semi-reflective electrode has a laminated structure of a conductive layer that can be used as a reflective electrode and a conductive layer that can be used as an electrode that is transparent to visible light (also referred to as a transparent electrode). Good too.
  • the light transmittance of the transparent electrode is 40% or more.
  • an electrode that has a transmittance of visible light (light with a wavelength of 400 nm or more and less than 750 nm) of 40% or more as a transparent electrode of a light-emitting device.
  • the visible light reflectance of the semi-transparent/semi-reflective electrode is 10% or more and 95% or less, preferably 30% or more and 80% or less.
  • the visible light reflectance of the reflective electrode is 40% or more and 100% or less, preferably 70% or more and 100% or less.
  • the resistivity of these electrodes is preferably 1 ⁇ 10 ⁇ 2 ⁇ cm or less.
  • a light emitting device has at least a light emitting layer.
  • the light emitting device may contain a material with high hole injection property, a substance with high hole transport property, a hole blocking material, a substance with high electron transport property, an electron block material, a material with high electron injection property, as a layer other than the light emitting layer. It may further include a layer containing a substance or a bipolar substance (a substance with high electron-transporting properties and high hole-transporting properties).
  • a light-emitting device has a structure including, in addition to the light-emitting layer, one or more of a hole injection layer, a hole transport layer, a hole blocking layer, a charge generation layer, an electron block layer, an electron transport layer, and an electron injection layer. It can be done.
  • the light-emitting device can use either a low-molecular compound or a high-molecular compound, and may also contain an inorganic compound.
  • the layers constituting the light emitting device can be formed by a method such as a vapor deposition method (including a vacuum vapor deposition method), a transfer method, a printing method, an inkjet method, or a coating method.
  • the light-emitting layer contains one or more types of light-emitting substances.
  • the luminescent substance for example, a substance exhibiting a luminescent color such as blue, violet, blue-violet, green, yellow-green, yellow, orange, or red is appropriately used.
  • a substance that emits near-infrared light can also be used as the light-emitting substance.
  • luminescent materials include fluorescent materials, phosphorescent materials, TADF materials, and quantum dot materials.
  • fluorescent materials include pyrene derivatives, anthracene derivatives, triphenylene derivatives, fluorene derivatives, carbazole derivatives, dibenzothiophene derivatives, dibenzofuran derivatives, dibenzoquinoxaline derivatives, quinoxaline derivatives, pyridine derivatives, pyrimidine derivatives, phenanthrene derivatives, and naphthalene derivatives. .
  • Examples of phosphorescent materials include organometallic complexes (especially iridium complexes) having a 4H-triazole skeleton, 1H-triazole skeleton, imidazole skeleton, pyrimidine skeleton, pyrazine skeleton, or pyridine skeleton, and phenylpyridine derivatives having an electron-withdrawing group.
  • organometallic complexes especially iridium complexes
  • platinum complexes and rare earth metal complexes.
  • the light-emitting layer may contain one or more organic compounds (for example, a host material and an assist material).
  • the one or more organic compounds one or both of a substance with high hole-transporting properties (hole-transporting material) and a substance with high electron-transporting property (electron-transporting material) can be used.
  • a substance with high hole-transporting properties hole-transporting material
  • a substance with high electron-transporting property electron-transporting material
  • the electron-transporting material a material with high electron-transporting properties that can be used for an electron-transporting layer, which will be described later, can be used.
  • a bipolar material or a TADF material may be used as one or more kinds of organic compounds.
  • the light-emitting layer preferably includes, for example, a phosphorescent material and a hole-transporting material and an electron-transporting material that are a combination that tends to form an exciplex.
  • ExTET Exciplex-Triplet Energy Transfer
  • a combination that forms an exciplex that emits light that overlaps with the wavelength of the lowest energy absorption band of the light-emitting substance energy transfer becomes smoother and luminescence can be efficiently obtained.
  • high efficiency, low voltage drive, and long life of the light emitting device can be simultaneously achieved.
  • the hole injection layer is a layer that injects holes from the anode to the hole transport layer, and is a layer containing a material with high hole injection properties.
  • materials with high hole-injecting properties include aromatic amine compounds, composite materials containing a hole-transporting material, and an acceptor material (electron-accepting material).
  • hole-transporting material materials with high hole-transporting properties that can be used for the hole-transporting layer, which will be described later, can be used.
  • the acceptor material for example, oxides of metals belonging to Groups 4 to 8 in the periodic table of elements can be used.
  • the metal oxides include molybdenum oxide, vanadium oxide, niobium oxide, tantalum oxide, chromium oxide, tungsten oxide, manganese oxide, and rhenium oxide.
  • molybdenum oxide is particularly preferred because it is stable in the atmosphere, has low hygroscopicity, and is easy to handle.
  • an organic acceptor material containing fluorine can also be used.
  • organic acceptor materials such as quinodimethane derivatives, chloranil derivatives, and hexaazatriphenylene derivatives can also be used.
  • a material with high hole injection property a material containing a hole transporting material and an oxide of a metal belonging to Group 4 to Group 8 in the periodic table of elements (typically molybdenum oxide) is used. May be used.
  • the hole transport layer is a layer that transports holes injected from the anode to the light emitting layer by the hole injection layer.
  • the hole transport layer is a layer containing a hole transporting material.
  • a hole transporting material a substance having a hole mobility of 1 ⁇ 10 ⁇ 6 cm 2 /Vs or more is preferable. Note that materials other than these can also be used as long as they have a higher transportability for holes than for electrons.
  • materials with high hole-transporting properties such as ⁇ -electron-rich heteroaromatic compounds (for example, carbazole derivatives, thiophene derivatives, and furan derivatives) and aromatic amines (compounds having an aromatic amine skeleton) are preferable. .
  • the electron block layer is provided in contact with the light emitting layer.
  • the electron blocking layer is a layer containing a material that has hole transport properties and is capable of blocking electrons.
  • a material having electron blocking properties among the above-mentioned hole transporting materials can be used.
  • the electron block layer has hole transport properties, it can also be called a hole transport layer. Further, among the hole transport layers, a layer having electron blocking properties can also be referred to as an electron blocking layer.
  • the electron transport layer is a layer that transports electrons injected from the cathode to the light emitting layer by the electron injection layer.
  • the electron transport layer is a layer containing an electron transport material.
  • As the electron transporting material a substance having an electron mobility of 1 ⁇ 10 ⁇ 6 cm 2 /Vs or more is preferable. Note that materials other than these can also be used as long as they have a higher transportability for electrons than for holes.
  • Electron transporting materials include metal complexes having a quinoline skeleton, metal complexes having a benzoquinoline skeleton, metal complexes having an oxazole skeleton, metal complexes having a thiazole skeleton, as well as oxadiazole derivatives, triazole derivatives, imidazole derivatives, ⁇ -electron deficient types including oxazole derivatives, thiazole derivatives, phenanthroline derivatives, quinoline derivatives with quinoline ligands, benzoquinoline derivatives, quinoxaline derivatives, dibenzoquinoxaline derivatives, pyridine derivatives, bipyridine derivatives, pyrimidine derivatives, and nitrogen-containing heteroaromatic compounds Materials with high electron transport properties such as heteroaromatic compounds can be used.
  • the hole blocking layer is provided in contact with the light emitting layer.
  • the hole blocking layer is a layer containing a material that has electron transport properties and is capable of blocking holes.
  • a material having hole blocking properties among the above electron transporting materials can be used.
  • the hole blocking layer has electron transporting properties, it can also be called an electron transporting layer. Further, among the electron transport layers, a layer having hole blocking properties can also be referred to as a hole blocking layer.
  • the electron injection layer is a layer that injects electrons from the cathode to the electron transport layer, and is a layer containing a material with high electron injection properties.
  • a material with high electron injection properties alkali metals, alkaline earth metals, or compounds thereof can be used.
  • a composite material containing an electron transporting material and a donor material (electron donating material) can also be used.
  • the lowest unoccupied molecular orbital (LUMO) level of a material with high electron injection properties has a small difference from the work function value of the material used for the cathode (specifically, 0.5 eV or less). It is preferable.
  • the electron injection layer examples include lithium, cesium, ytterbium, lithium fluoride (LiF), cesium fluoride (CsF), calcium fluoride (CaF x , where X is an arbitrary number), and 8-(quinolinolato) lithium (abbreviation: Liq), 2-(2-pyridyl)phenolatlithium (abbreviation: LiPP), 2-(2-pyridyl)-3-pyridinolatlithium (abbreviation: LiPPy), 4-phenyl-2-(2-pyridyl)pheno Alkali metals, alkaline earth metals, or compounds thereof such as latium (abbreviation: LiPPP), lithium oxide (LiO x ), and cesium carbonate can be used.
  • the electron injection layer may have a laminated structure of two or more layers.
  • the laminated structure includes, for example, a structure in which lithium fluoride is used in the first layer and ytterbium is provided in the second layer
  • the electron injection layer may contain an electron transporting material.
  • an electron transporting material for example, a compound having a lone pair of electrons and an electron-deficient heteroaromatic ring can be used as the electron-transporting material.
  • a compound having one or more selected from a pyridine ring, a diazine ring (pyrimidine ring, pyrazine ring, pyridazine ring), and a triazine ring can be used.
  • the LUMO level of the organic compound having a lone pair of electrons is preferably ⁇ 3.6 eV or more and ⁇ 2.3 eV or less.
  • the highest occupied molecular orbital (HOMO) level and LUMO level of organic compounds can be determined by CV (cyclic voltammetry), photoelectron spectroscopy, optical absorption spectroscopy, inverse photoelectron spectroscopy, etc. can be estimated.
  • BPhen 4,7-diphenyl-1,10-phenanthroline
  • NBPhen 2,9-di(naphthalen-2-yl)-4,7-diphenyl-1,10-phenanthroline
  • HATNA diquinoxalino [2,3-a:2',3'-c]phenazine
  • TmPPPyTz 2,4,6-tris[3'-(pyridin-3-yl)biphenyl-3-yl]-1, 3,5-triazine
  • TmPPPyTz 2,4,6-tris[3'-(pyridin-3-yl)biphenyl-3-yl]-1, 3,5-triazine
  • TmPPPyTz 2,4,6-tris[3'-(pyridin-3-yl)biphenyl-3-yl]-1, 3,5-triazine
  • TmPPPyTz 2,4,6-tris[3'-(pyridin-3-yl)biphenyl
  • the charge generation layer has at least a charge generation region.
  • the charge generation region preferably contains an acceptor material, for example, preferably contains a hole transport material and an acceptor material that can be applied to the hole injection layer described above.
  • the charge generation layer preferably has a layer containing a material with high electron injection properties.
  • This layer can also be called an electron injection buffer layer.
  • the electron injection buffer layer is preferably provided between the charge generation region and the electron transport layer. By providing the electron injection buffer layer, the injection barrier between the charge generation region and the electron transport layer can be relaxed, so that electrons generated in the charge generation region can be easily injected into the electron transport layer.
  • the electron injection buffer layer preferably contains an alkali metal or an alkaline earth metal, and can be configured to contain, for example, an alkali metal compound or an alkaline earth metal compound.
  • the electron injection buffer layer preferably has an inorganic compound containing an alkali metal and oxygen, or an inorganic compound containing an alkaline earth metal and oxygen, and an inorganic compound containing lithium and oxygen (e.g. , lithium oxide (Li 2 O)).
  • materials applicable to the above-mentioned electron injection layer can be suitably used for the electron injection buffer layer.
  • the charge generation layer preferably has a layer containing a material with high electron transport properties. This layer can also be called an electronic relay layer.
  • the electron relay layer is provided between the charge generation region and the electron injection buffer layer.
  • an electron relay layer is preferably provided between the charge generation region and the electron transport layer.
  • the electron relay layer has the function of preventing interaction between the charge generation region and the electron injection buffer layer (or electron transport layer) and smoothly transferring electrons.
  • a phthalocyanine-based material such as copper (II) phthalocyanine (abbreviation: CuPc) or a metal complex having a metal-oxygen bond and an aromatic ligand.
  • charge generation region electron injection buffer layer, and electron relay layer described above may not be clearly distinguishable depending on their cross-sectional shape or characteristics.
  • the charge generation layer may have a donor material instead of an acceptor material.
  • the charge generation layer may include a layer containing an electron transporting material and a donor material that can be applied to the above-mentioned electron injection layer.
  • FIGS. 48A and 48B show a configuration example of a pixel circuit that can be provided in the display area DIS, and a light emitting device 130 connected to the pixel circuit.
  • FIG. 48A is a diagram showing the connection of each circuit element included in the pixel circuit 400 provided in the display area DIS
  • FIG. 48B is a diagram showing the connection of each circuit element included in the pixel circuit 400 provided in the display area DIS.
  • FIG. 3 is a diagram schematically showing the vertical relationship between the layer OSL provided with the light emitting device 130 and the layer EML provided with the light emitting device 130.
  • the display area DIS of the display device DSP2 shown in FIG. 48B includes a layer OSL and a layer EML, as an example.
  • the transistor 500p1, the transistor 500p2, and the transistor 500p3 included in the layer OSL shown in FIG. 48B correspond to, for example, the transistor 500p in FIGS. 35 to 37 and FIG. 40, and the transistor 500Ap in FIG. 39.
  • the light emitting device 130 included in the layer EML shown in FIG. 48B corresponds to, for example, the light emitting device 130R, the light emitting device 130G, or the light emitting device 130B in FIGS. 35, 36, 39, and 40.
  • the pixel circuit 400 shown as an example in FIGS. 48A and 48B includes a transistor 500p1, a transistor 500p2, a transistor 500p3, and a capacitor 600.
  • the transistor 500p1, the transistor 500p2, and the transistor 500p3 can be transistors that can be applied to the transistor 500 or the transistor 500A described above, as an example.
  • the transistor 500p1, the transistor 500p2, and the transistor 500p3 can be OS transistors.
  • the transistor 500p1, the transistor 500p2, and the transistor 500p3 can be Si transistors, for example.
  • each of the transistor 500p1, the transistor 500p2, and the transistor 500p3 preferably includes a back gate electrode.
  • back gate electrodes are illustrated in the transistors 500p1, 500p2, and 500p3 in FIGS. 48A and 48B, the transistors 500p1, 500p2, and 500p3 may not have backgate electrodes.
  • one or more selected from the transistors 500p1 to 500p3 may be OS transistors, and the rest may be Si transistors.
  • a circuit including an OS transistor and a Si transistor may be referred to as an LTPO.
  • the transistor 500p2 includes a gate electrode electrically connected to the transistor 500p1, a first electrode electrically connected to the light emitting device 130, and a second electrode electrically connected to the wiring ANO.
  • the wiring ANO is a wiring for applying a potential for supplying current to the light emitting device 130.
  • the transistor 500p1 has a first terminal electrically connected to the gate electrode of the transistor 500p2, a second terminal electrically connected to the wiring SL functioning as a source line, and a wiring G1 functioning as a gate line.
  • a gate electrode has a function of controlling switching between an on state and an off state based on a potential.
  • the transistor 500p3 is turned on based on the potentials of the first terminal electrically connected to the wiring V0, the second terminal electrically connected to the light emitting device 130, and the wiring G2 functioning as a gate line. or a gate electrode having a function of controlling switching to and from an off state.
  • the wiring V0 is a wiring for providing a reference potential and a wiring for outputting a current flowing through the pixel circuit 400 to the drive circuit 30.
  • the capacitor 600 includes a conductive film electrically connected to the gate electrode of the transistor 500p2 and a conductive film electrically connected to the second electrode of the transistor 500p3.
  • the light emitting device 130 includes a first electrode electrically connected to the first electrode of the transistor 500p2, and a second electrode electrically connected to the wiring VCOM.
  • the wiring VCOM is a wiring for applying a potential for supplying current to the light emitting device 130.
  • the intensity of light emitted by the light emitting device 130 can be controlled according to the image signal applied to the gate electrode of the transistor 500p2. Furthermore, variation in the gate-source voltage of the transistor 500p2 can be suppressed by the reference potential of the wiring V0 applied via the transistor 500p3.
  • a current value that can be used for setting pixel parameters can be output from the wiring V0.
  • the wiring V0 can function as a monitor line for outputting the current flowing through the transistor 500p2 or the current flowing through the light emitting device 130 to the outside.
  • the current output to the wiring V0 is converted into a voltage by, for example, a source follower circuit, and output to the outside.
  • it can be converted into a digital signal by, for example, an A-D converter, and output to the AI accelerator included in the functional circuit area MFNC described in the above embodiment.
  • the wiring that electrically connects the pixel circuit 400 and the drive circuit 30 can be shortened, so the wiring resistance of the wiring can be reduced. Therefore, since data can be written at high speed, the display device DSP2 can be driven at high speed. Thereby, a sufficient frame period can be ensured even if the number of pixel circuits 400 included in the display device DSP2 is increased, so that the pixel density of the display device DSP2 can be increased. Further, by increasing the pixel density of the display device DSP2, the definition of the image displayed by the display device DSP2 can be increased.
  • the pixel density of the display device DSP2 can be set to 500 ppi or more, preferably 1000 ppi or more, more preferably 3000 ppi or more, still more preferably 5000 ppi or more, still more preferably 6000 ppi or more. Therefore, the display device DSP2 can be, for example, a display device for AR or a display device for VR, and can be suitably applied to an electronic device such as a head-mounted display in which the display unit is close to the user.
  • ⁇ Pixel layout> Here, the pixel layout will be explained. There are no particular limitations on the arrangement of subpixels, and various methods can be applied. Examples of the subpixel arrangement include a stripe arrangement, an S-stripe arrangement, a matrix arrangement, a delta arrangement, a Bayer arrangement, and a pentile arrangement.
  • examples of the top surface shape of the subpixel include polygons such as triangles, quadrilaterals (including rectangles and squares), and pentagons, shapes with rounded corners of these polygons, ellipses, and circles.
  • the top surface shape of the subpixel corresponds to the top surface shape of the light emitting region of the light emitting device.
  • a stripe arrangement is applied to the pixels 80 shown in FIG. 49A.
  • the pixel 80 shown in FIG. 49A is composed of three subpixels: a subpixel 80a, a subpixel 80b, and a subpixel 80c.
  • the subpixel 80a may be a red subpixel R
  • the subpixel 80b may be a green subpixel G
  • the subpixel 80c may be a blue subpixel B.
  • the S stripe arrangement is applied to the pixel 80 shown in FIG. 49B.
  • the pixel 80 shown in FIG. 49B is composed of three sub-pixels: a sub-pixel 80a, a sub-pixel 80b, and a sub-pixel 80c.
  • the subpixel 80a may be a blue subpixel B
  • the subpixel 80b may be a red subpixel R
  • the subpixel 80c may be a green subpixel G.
  • FIG. 49C is an example in which sub-pixels of each color are arranged in a zigzag pattern. Specifically, in plan view, the positions of the upper sides of two subpixels (for example, subpixel 80a and subpixel 80b, or subpixel 80b and subpixel 80c) aligned in the column direction are shifted.
  • the subpixel 80a may be a red subpixel R
  • the subpixel 80b may be a green subpixel G
  • the subpixel 80c may be a blue subpixel B.
  • the pixel 80 shown in FIG. 49D includes a sub-pixel 80a having a substantially trapezoidal top surface shape with rounded corners, a subpixel 80b having a substantially triangular top surface shape with rounded corners, and a substantially quadrangular or substantially hexagonal top surface shape with rounded corners. and a sub-pixel 80c. Furthermore, the subpixel 80a has a larger light emitting area than the subpixel 80b. In this way, the shape and size of each subpixel can be determined independently. For example, a subpixel having a more reliable light emitting device can be made smaller in size. For example, as shown in FIG. 50D, the subpixel 80a may be a green subpixel G, the subpixel 80b may be a red subpixel R, and the subpixel 80c may be a blue subpixel B.
  • FIG. 49E shows an example in which a pixel 70A having a subpixel 80a and a subpixel 80b and a pixel 70B having a subpixel 80b and a subpixel 80c are arranged alternately.
  • the subpixel 80a may be a red subpixel R
  • the subpixel 80b may be a green subpixel G
  • the subpixel 80c may be a blue subpixel B.
  • a delta arrangement is applied to the pixels 70A and 70B shown in FIGS. 49F and 49G.
  • the pixel 70A has two subpixels (subpixel 80a and subpixel 80b) in the top row (first row), and one subpixel (subpixel 80c) in the bottom row (second row).
  • the pixel 70B has one subpixel (subpixel 80c) in the top row (first row), and two subpixels (subpixel 80a and subpixel 80b) in the bottom row (second row).
  • the subpixel 80a may be a red subpixel R
  • the subpixel 80b may be a green subpixel G
  • the subpixel 80c may be a blue subpixel B.
  • FIG. 49F is an example in which each subpixel has a substantially rectangular top surface shape with rounded corners
  • FIG. 49G is an example in which each subpixel has a circular top surface shape.
  • the top surface shape of a subpixel may be a polygon with rounded corners, an ellipse, or a circle.
  • the EL layer is processed into an island shape using a resist mask.
  • the resist film formed on the EL layer needs to be cured at a temperature lower than the allowable temperature limit of the EL layer. Therefore, depending on the heat resistance temperature of the material of the EL layer and the curing temperature of the resist material, curing of the resist film may become insufficient.
  • a resist film that is insufficiently cured may take a shape that deviates from the desired shape during processing.
  • the top surface shape of the EL layer may be a polygon with rounded corners, an ellipse, or a circle. For example, when attempting to form a resist mask with a square top surface shape, a resist mask with a circular top surface shape is formed, and the top surface shape of the EL layer may become circular.
  • a technique (Optical Proximity Correction) technique is used to correct the mask pattern in advance so that the design pattern and the transferred pattern match. ) may be used. Specifically, in the OPC technique, a correction pattern is added to a corner of a figure on a mask pattern.
  • a stripe arrangement is applied to the pixels 80 shown in FIGS. 51A to 51C.
  • FIG. 51A is an example in which each subpixel has a rectangular top surface shape
  • FIG. 51B is an example in which each subpixel has a top surface shape in which two semicircles and a rectangle are connected
  • FIG. 51C is an example in which each subpixel has a top surface shape in which two semicircles and a rectangle are connected. This is an example in which the subpixel has an elliptical top surface shape.
  • a matrix arrangement is applied to the pixels 80 shown in FIGS. 51D to 51F.
  • FIG. 51D shows an example in which each subpixel has a square top shape
  • FIG. 51E shows an example in which each subpixel has a substantially square top shape with rounded corners
  • FIG. 51F shows an example in which each subpixel has a square top shape.
  • the pixel 80 shown in FIGS. 51A to 51F is composed of four subpixels: a subpixel 80a, a subpixel 80b, a subpixel 80c, and a subpixel 80d.
  • the subpixel 80a, subpixel 80b, subpixel 80c, and subpixel 80d each emit light of a different color.
  • the subpixel 80a, the subpixel 80b, the subpixel 80c, and the subpixel 80d can be red, green, blue, and white subpixels, respectively.
  • subpixel 80a, subpixel 80b, subpixel 80c, and subpixel 80d can be red, green, blue, and white subpixels, respectively.
  • the subpixel 80a, the subpixel 80b, the subpixel 80c, and the subpixel 80d can be red, green, blue, and infrared emitting subpixels, respectively.
  • the subpixel 80d has a light emitting device.
  • the light emitting device includes, for example, a pixel electrode, an EL layer, and a common electrode.
  • the pixel electrode may be made of the same material as the conductors 112a to 112c or the conductors 126a to 126c.
  • the EL layer may be made of the same material as the first layer 113a, the second layer 113b, or the third layer 113c, for example.
  • FIG. 51G shows an example in which one pixel 80 is arranged in two rows and three columns.
  • the pixel 80 has three subpixels (subpixel 80a, subpixel 80b, and subpixel 80c) in the top row (first row), and three subpixels 80d in the bottom row (second row). has.
  • the pixel 80 has a subpixel 80a and a subpixel 80d in the left column (first column), a subpixel 80b and a subpixel 80d in the center column (second column), and a subpixel 80b and 80d in the center column (second column).
  • the column (third column) has a sub-pixel 80c and a sub-pixel 80d.
  • FIG. 51G by arranging the sub-pixels in the upper and lower rows in the same manner, it is possible to efficiently remove dust that may occur during the manufacturing process. Therefore, a display device with high display quality can be provided.
  • FIG. 51H shows an example in which one pixel 80 is arranged in two rows and three columns.
  • the pixel 80 has three subpixels (subpixel 80a, subpixel 80b, and subpixel 80c) in the top row (first row), and one subpixel (subpixel 80c) in the bottom row (second row). sub-pixel 80d).
  • the pixel 80 has a subpixel 80a in the left column (first column), a subpixel 80b in the center column (second column), and a subpixel 80b in the right column (third column). It has a pixel 80c, and further has sub-pixels 80d across these three columns.
  • the subpixel 80a is a red subpixel R
  • the subpixel 80b is a green subpixel G
  • the subpixel 80c is can be set as a blue sub-pixel B
  • the sub-pixel 80d can be set as a white sub-pixel W.
  • the pixel layout of the display device DSP2F can be considered as a plan view of the LED chip 180 of the display device DSP2F shown in FIG. 43.
  • each subpixel has a rectangular top surface shape and is arranged such that the long sides of each subpixel are adjacent to each other.
  • the sub-pixels may be arranged so as to be in contact with each other, or may be arranged so as not to be in contact with each other.
  • the pixel 80 shown in FIG. 53A is composed of three subpixels: a subpixel 80a, a subpixel 80b, and a subpixel 80c.
  • subpixel 80a, subpixel 80b, and subpixel 80c each emit a different color.
  • the different colors here may be red (R), green (G), and blue (B). Therefore, as shown in FIG. 53B, the subpixel 80a, the subpixel 80b, and the subpixel 80c can be red (R), green (G), and blue (B) subpixels, respectively.
  • the colors of light emitted by each of the subpixel 80a, subpixel 80b, and subpixel 80c are cyan (C), magenta, and other colors other than red (R), green (G), and blue (B). (M), yellow (Y) and white (W).
  • the number of subpixels of the pixel 80 shown in FIG. 53A is three, the number of subpixels of the pixel 80 shown in FIG. 53A may be one, two, or four or more. You can also use it as For example, as shown in FIG. 53C, the pixel 80 is composed of four subpixels: a subpixel 80a, a subpixel 80b, a subpixel 80c, and a subpixel 80d. Similar to the pixel 80 in FIG. 53A, the pixel 80 in FIG. 53C can have a configuration in which subpixel 80a, subpixel 80b, and subpixel 80c each emit a different color. For example, the different colors here can be red (R), green (G), blue (B), and white (W). Therefore, as shown in FIG. 53D, subpixel 80a, subpixel 80b, subpixel 80c, and subpixel 80d are red (R), green (G), blue (B), and white (W) subpixels, respectively. It can be done.
  • the colors of light emitted by each of the subpixel 80a, subpixel 80b, subpixel 80c, and subpixel 80d are colors other than red (R), green (G), blue (B), and white (W).
  • the colors can be cyan (C), magenta (M), and yellow (Y).
  • the pixel 80 in FIGS. 53A and 53C shows an example in which the long sides of each subpixel are arranged next to each other, but the pixel 80 is arranged so that the short sides of each subpixel are next to each other. may have been done.
  • FIG. 53E shows an example in which each pixel has a square upper surface shape and electrodes are formed.
  • the pixel 80 shown in FIG. 53E is composed of three subpixels, a subpixel 80a, a subpixel 80b, and a subpixel 80c, and a conductor 81 that functions as an electrode.
  • each of the subpixel 80a, subpixel 80b, and subpixel 80c emits a different color.
  • the different colors here may be red (R), green (G), and blue (B). Therefore, as shown in FIG. 53F, the subpixel 80a, the subpixel 80b, and the subpixel 80c can be red (R), green (G), and blue (B) subpixels, respectively.
  • the colors of light emitted by each of the subpixel 80a, subpixel 80b, and subpixel 80c are cyan (C), magenta (other than red (R), green (G), and blue (B)). M), yellow (Y) and white (W).

Abstract

動作が安定した半導体装置を提供する。 第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量素子と、を有する、半導体装置である。第３トランジスタのソース及びドレインの一方は、第２トランジスタのソース及びドレインの一方に電気的に接続されている。また、第３トランジスタのソース及びドレインの他方は、第１トランジスタのゲートと、第１容量素子の第１端子と、に電気的に接続されている。また、第１トランジスタのソース及びドレインの一方は、第２トランジスタのゲートと、第１容量素子の第２端子と、に電気的に接続されている。なお、表示デバイスに対して画像を表示させるための信号を送信する機能を有する駆動回路に、当該半導体装置を設けることができる。

Description

半導体装置、表示装置、及び電子機器
　本発明の一態様は、半導体装置、表示装置、及び電子機器に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ又は組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法又はそれらの検査方法を一例として挙げることができる。
　近年、例えば、ＶＲ（仮想現実）、ＡＲ（拡張現実）などのＸＲ（Ｅｘｔｅｎｄｅｄ　Ｒｅａｌｉｔｙ又はＣｒｏｓｓ　Ｒｅａｌｉｔｙ）向けの電子機器、携帯電話（例えば、スマートフォン）、タブレット型情報端末、ノート型ＰＣ（パーソナルコンピュータ）が有する表示装置において、様々な面で改良が進められている。例えば、画面解像度を大きくする、色再現性（ＮＴＳＣ比）を高くする、駆動回路を小さくする、消費電力を低減する、等の表示装置の開発が行われている。
　例えば、表示装置の表示品位を高くするため、画素に含まれる駆動トランジスタの特性のばらつきを低減する回路などの開発も進められている。特に、駆動トランジスタのしきい値電圧を補正する回路を有する画素回路の発明が、特許文献１に記載されている。
　また、表示装置が有する画素回路に含まれるスイッチング素子として、酸化物半導体を半導体薄膜としたトランジスタを適用する技術などが挙げられる。
　トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られている。また、シリコン系半導体材料以外の材料としては、酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ）に関する研究が盛んに行われている。
　ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献１参照）、その特性を利用したＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）および表示装置が報告されている（非特許文献２及び非特許文献３参照）。また、特許文献２には、ＩＧＺＯを活性層に含むトランジスタを、表示装置の画素回路に用いる発明が開示されている。
特開２０１７−１００００号公報 特開２０１０−１５６９６３号公報
Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ　５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ　ｅｔ　ａｌ．，"２０１５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ　４１，ｉｓｓｕｅ　１，ｐ．６２６−６２９
　一般的には、表示装置に備わるソースドライバ回路又はゲートドライバ回路といった駆動回路を駆動させることによって、当該表示装置の表示部に画像を表示させることができる。当該駆動回路は、各行又は各列に所定の信号を送信するため、シフトレジスタが設けられている。
　シフトレジスタは、連続で接続された保持回路において、保持回路に入力された信号を隣の保持回路に逐次的に送信する構成となっている。複数の保持回路のうちの一の保持回路に動作不良が起きた時、その保持回路からの出力信号の波形に欠け、なまりなどの不良が現れる場合がある。保持回路から出力された信号の波形に不良が現れたとき、当該信号が次段以降の保持回路に入力されるため、シフトレジスタ全体にその影響が波及する。このため、シフトレジスタから出力される信号においても、その波形に欠け、なまりなどの不良が現れる場合がある。
　特に、シフトレジスタに含まれる保持回路において、信号の情報を電位として保持する保持ノードにノイズが入力されることによって、当該保持回路から出力される信号の波形に不良が現れる場合がある。これにより、シフトレジスタ内の後段の保持回路に、欠け、なまりなどの不良を含む信号が伝達してしまう傾向がある。
　本発明の一態様は、安定して動作が行われる半導体装置を提供することを課題の一とする。本発明の一態様は、駆動速度が速い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、上述した半導体装置を含む表示装置を提供することを課題の一とする。又は、本発明の一態様は、上述した表示装置を含む電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置、新規な表示装置又は新規な電子機器を提供することを課題の一とする。
　なお、本発明の一態様の課題は、上記課題に限定されない。上記課題は、他の課題の存在を妨げるものではない。なお、他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記課題及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記課題及び他の課題の全てを解決する必要はない。
　上述した、シフトレジスタの保持回路から出力される信号に不良が現れる原因としては、シフトレジスタの動作中において、保持回路内の、信号の情報を保持する保持ノードの電位が、意図せずに変動してしまうことが考えられる。そこで、本発明の一態様では、シフトレジスタの動作中に、当該保持ノードの電位が、意図せずに変動しないように、保持回路を構成する。
　以下に、上記課題を解決するための半導体装置（保持回路）、表示装置及び電子機器の一例を記載する。
（１）
　本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第１容量素子と、第２容量素子と、を有する半導体装置である。第３トランジスタのソース及びドレインの一方は、第２トランジスタのソース及びドレインの一方と、第７トランジスタのソース及びドレインの一方と、第８トランジスタのソース及びドレインの一方と、に電気的に接続されている。また、第３トランジスタのソース及びドレインの他方は、第１トランジスタのゲートと、第１容量素子の第１端子と、に電気的に接続されている。また、第１トランジスタのソース及びドレインの一方は、第２トランジスタのゲートと、第４トランジスタのソース及びドレインの一方と、第１容量素子の第２端子と、に電気的に接続されている。また、第４トランジスタのゲートは、第５トランジスタのソース及びドレインの一方と、６トランジスタのソース及びドレインの一方と、第８トランジスタのゲートと、第２容量素子の第１端子と、に電気的に接続されている。また、第７トランジスタのゲートは、第６トランジスタのゲートに電気的に接続されている。
（２）
　又は、本発明の一態様は、上記（１）とは異なる、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第１容量素子と、第２容量素子と、を有する半導体装置である。第３トランジスタのソース及びドレインの一方は、第２トランジスタのソース及びドレインの一方と、第７トランジスタのソース及びドレインの一方と、第８トランジスタのソース及びドレインの一方と、に電気的に接続されている。また、第３トランジスタのソース及びドレインの他方は、第１トランジスタのゲートと、第１容量素子の第１端子と、に電気的に接続されている。また、第１トランジスタのソース及びドレインの一方は、第２トランジスタのゲートと、第２トランジスタのゲートと、第４トランジスタのソース及びドレインの一方と、第１容量素子の第２端子と、に電気的に接続されている。また、第４トランジスタのゲートは、第５トランジスタのソース及びドレインの一方と、６トランジスタのソース及びドレインの一方と、第８トランジスタのゲートと、第２容量素子の第１端子と、に電気的に接続されている。また、第７トランジスタのゲートは、第６トランジスタのゲートに電気的に接続されている。
（３）
　又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１容量素子と、第２容量素子と、第３容量素子と、を有する半導体装置である。第３トランジスタのソース及びドレインの一方は、第２トランジスタのソース及びドレインの一方と、第４トランジスタのソース及びドレインの一方と、第８トランジスタのソース及びドレインの一方と、第９トランジスタのソース及びドレインの一方と、に電気的に接続されている。また、第３トランジスタのソース及びドレインの他方は、第１トランジスタのゲートと、第１容量素子の第１端子と、に電気的に接続されている。また、第１トランジスタのソース及びドレインの一方は、第５トランジスタのソース及びドレインの一方と、第１容量素子の第２端子と、第２容量素子の第１端子と、に電気的に接続されている。また、第２トランジスタのゲートは、第４トランジスタのソース及びドレインの他方と、第２容量素子の第２端子と、に電気的に接続されている。また、第５トランジスタのゲートは、第６トランジスタのソース及びドレインの一方と、７トランジスタのソース及びドレインの一方と、第９トランジスタのゲートと、第３容量素子の第１端子と、に電気的に接続されている。また、第９トランジスタのゲートは、第７トランジスタのゲートに電気的に接続されている。
（４）
　又は、本発明の一態様は、上記（１）及び（２）とは異なる、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第１容量素子と、第２容量素子と、を有する半導体装置である。第３トランジスタのソース及びドレインの一方は、第７トランジスタのソース及びドレインの一方と、第８トランジスタのソース及びドレインの一方と、に電気的に接続されている。また、第３トランジスタのソース及びドレインの他方は、第１トランジスタのゲートと、第２トランジスタのソース及びドレインの一方と、第１容量素子の第１端子と、に電気的に接続されている。また、第１トランジスタのソース及びドレインの一方は、第２トランジスタのゲートと、第４トランジスタのソース及びドレインの一方と、第１容量素子の第２端子と、に電気的に接続されている。また、第４トランジスタのゲートは、第５トランジスタのソース及びドレインの一方と、６トランジスタのソース及びドレインの一方と、第８トランジスタのゲートと、第２容量素子の第１端子と、に電気的に接続されている。また、第７トランジスタのゲートは、第６トランジスタのゲートに電気的に接続されている。
（５）
　又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量素子と、を有する半導体装置である。第３トランジスタのソース及びドレインの一方は、第２トランジスタのソース及びドレインの一方に電気的に接続され、第３トランジスタのソース及びドレインの他方は、第１トランジスタのゲートと、第１容量素子の第１端子と、に電気的に接続されている。また、第１トランジスタのソース及びドレインの一方は、第２トランジスタのゲートと、第１容量素子の第２端子と、に電気的に接続されている。
（６）
　又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量素子と、を有し、上記（５）とは異なる、半導体装置である。第３トランジスタのソース及びドレインの一方は、第２トランジスタのソース及びドレインの一方に電気的に接続され、第３トランジスタのソース及びドレインの他方は、第１トランジスタのゲートと、第１容量素子の第１端子と、に電気的に接続されている。また、第１トランジスタのソース及びドレインの一方は、第２トランジスタのゲートと、第２トランジスタのソース及びドレインの他方と、第１容量素子の第２端子と、に電気的に接続されている。
（７）
　又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、バッファ回路と、第１容量素子と、を有する半導体装置である。バッファ回路は、入力端子と、出力端子と、を有する。第３トランジスタのソース及びドレインの一方は、第２トランジスタのソース及びドレインの一方に電気的に接続され、第３トランジスタのソース及びドレインの他方は、第１トランジスタのゲートと、第１容量素子の第１端子と、に電気的に接続されている。また、バッファ回路の入力端子は、第１トランジスタのソース及びドレインの一方と、第１容量素子の第２端子と、に電気的に接続され、バッファ回路の出力端子は、第２トランジスタのゲートに電気的に接続されている。
（８）
　又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第１容量素子と、第２容量素子と、を有する半導体装置である。第３トランジスタのソース及びドレインの一方は、第２トランジスタのソース及びドレインの一方と、第４トランジスタのソース及びドレインの一方と、に電気的に接続され、第３トランジスタのソース及びドレインの他方は、第１トランジスタのゲートと、第１容量素子の第１端子と、に電気的に接続されている。また、第１トランジスタのソース及びドレインの一方は、第２トランジスタのゲートと、第１容量素子の第２端子と、第２容量素子の第１端子と、に電気的に接続され、第２トランジスタのゲートは、第４トランジスタのソース及びドレインの他方と、第２容量素子の第２端子と、に電気的に接続されている。
（９）
　又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量素子と、を有し、上記（５）及び（６）とは異なる、半導体装置である。第３トランジスタのソース及びドレインの一方は、第２トランジスタのソース及びドレインの一方に電気的に接続されている。また、第３トランジスタのソース及びドレインの他方は、第１トランジスタのゲートと、第２トランジスタのゲートと、第１容量素子の第１端子と、に電気的に接続されている。また、第１トランジスタのソース及びドレインの一方は、第１容量素子の第２端子に電気的に接続されている。
（１０）
　又は、本発明の一態様は、駆動回路と、表示デバイスと、を有する表示装置である。特に、駆動回路は、上記（１）乃至（９）のいずれか一の半導体装置を有する。また、駆動回路は、表示デバイスに対して、画像を表示させるための信号を送信する機能を有する。
（１１）
　又は、本発明の一態様は、上記（１０）において、表示デバイスが、発光デバイス、又は液晶表示デバイスを有する構成としてもよい。
（１２）
　又は、本発明の一態様は、上記（１１）に記載の表示装置と、筐体と、を有する電子機器である。
　シフトレジスタに含まれる保持回路に、上記の半導体装置の構成を適用することによって、保持回路の出力信号を、保持ノード側にフィードバックすることができる。保持ノード側は、当該出力信号のフィードバックを受けることによって、保持ノードには、例えば、電源線などからの固定電位が与えられて、保持ノードがフローティング状態にならなくなる。これにより、保持ノードの電位の変動を抑えることができるため、保持回路の出力信号を安定させることができる。なお、当該固定電位は、保持回路が保持している情報に応じた電位と等しいことが好ましい。
　本発明の一態様によって、安定して動作が行われる半導体装置を提供することができる。本発明の一態様によって、駆動速度が速い半導体装置を提供することができる。又は、本発明の一態様によって、信頼性の高い半導体装置を提供することができる。又は、本発明の一態様によって、上述した半導体装置を含む表示装置を提供することができる。又は、本発明の一態様によっては、上述した表示装置を含む電子機器を提供することができる。又は、本発明の一態様によって、新規な半導体装置、新規な表示装置、又は新規な電子機器を提供することができる。
　なお、本発明の一態様の効果は、上記効果に限定されない。上記効果は、他の効果の存在を妨げるものではない。なお、他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記効果を有さない場合もある。
図１Ａ乃至図１Ｃは、増幅回路の一例を示す回路図である。
図２Ａ乃至図２Ｃは、増幅回路の一例を示す回路図である。
図３Ａ乃至図３Ｃは、増幅回路の一例を示す回路図である。
図４Ａ乃至図４Ｄは、増幅回路の一例を示す回路図である。
図５は、増幅回路の一例を示す回路図である。
図６Ａ及び図６Ｂは、増幅回路の一例を示す回路図である。
図７Ａ及び図７Ｂは、増幅回路の一例を示す回路図である。
図８Ａ乃至図８Ｃは、増幅回路の一例を示す回路図である。
図９Ａ乃至図９Ｆは、増幅回路の一例を示す回路図である。
図１０Ａ乃至図１０Ｃは、増幅回路の一例を示す回路図である。
図１１は、増幅回路の一例を示すレイアウト図である。
図１２は、表示装置の一例を示すブロック図である。
図１３Ａ及び図１３Ｂは、駆動回路の一例を示すブロック図である。
図１４は、駆動回路に含まれている回路の一例を示す回路図である。
図１５は、駆動回路に含まれている回路の動作例を示すタイミングチャートである。
図１６は、駆動回路に含まれている回路の一例を示す回路図である。
図１７は、駆動回路に含まれている回路の一例を示す回路図である。
図１８は、駆動回路に含まれている回路の一例を示す回路図である。
図１９は、駆動回路に含まれている回路の一例を示す回路図である。
図２０は、駆動回路の一例を示すブロック図である。
図２１は、駆動回路の動作例を示すタイミングチャートである。
図２２は、駆動回路に含まれている回路の一例を示す回路図である。
図２３は、駆動回路に含まれている回路の一例を示す回路図である。
図２４は、駆動回路に含まれている回路の一例を示す回路図である。
図２５Ａ、及び図２５Ｂは、表示装置の構成例を示す斜視模式図である。
図２６は、表示装置の構成例を示すブロック図である。
図２７は、表示装置の構成例を示す断面模式図である。
図２８Ａ乃至図２８Ｃは、表示装置の構成例を示す断面模式図である。
図２９は、表示装置の構成例を示す断面模式図である。
図３０Ａ及び図３０Ｂは、半導体装置に含まれるトランジスタの構成例を示す断面模式図である。
図３１は、半導体装置に含まれるトランジスタの構成例を示す断面模式図である。
図３２は、表示装置の構成例を示す断面模式図である。
図３３Ａ乃至図３３Ｃは、半導体装置に含まれるトランジスタの構成例を示す平面模式図であり、図３３Ｄは、半導体装置に含まれるトランジスタの構成例を示す断面模式図である。
図３４Ａは、半導体装置に含まれるトランジスタの構成例を示す平面模式図であり、図３４Ｂは、半導体装置に含まれるトランジスタの構成例を示す断面模式図である。
図３５は、表示装置の構成例を示す断面模式図である。
図３６は、表示装置の構成例を示す断面模式図である。
図３７は、表示装置の構成例を示す断面模式図である。
図３８は、表示装置の構成例を示す断面模式図である。
図３９は、表示装置の構成例を示す断面模式図である。
図４０は、表示装置の構成例を示す断面模式図である。
図４１は、表示装置の構成例を示す断面模式図である。
図４２は、表示装置の構成例を示す断面模式図である。
図４３は、表示装置の構成例を示す断面模式図である。
図４４Ａ乃至図４４Ｄは、ＬＥＤパッケージの構成例を示した断面模式図である。
図４５Ａ及び図４５Ｂは、ＬＥＤパッケージの構成例を示した平面模式図である。
図４６Ａ乃至図４６Ｆは、発光デバイスの構成例を示す図である。
図４７Ａ乃至図４７Ｃは、発光デバイスの構成例を示す図である。
図４８Ａは、表示装置に含まれる画素回路の構成例を示す回路図であり、図４８Ｂは、表示装置に含まれる画素回路の構成例を示す斜視模式図である。
図４９Ａ乃至図４９Ｇは、画素の一例を示す平面模式図である。
図５０Ａ乃至図５０Ｆは、画素の一例を示す平面模式図である。
図５１Ａ乃至図５１Ｈは、画素の一例を示す平面模式図である。
図５２Ａ乃至図５２Ｄは、画素の一例を示す平面模式図である。
図５３Ａ乃至図５３Ｇは、画素の一例を示す平面模式図である。
図５４Ａ乃至図５４Ｉは、電子機器の一例を示す斜視図である。
　本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（例えば、トランジスタ、ダイオード及びフォトダイオード）を含む回路、同回路を有する装置をいう。また、半導体装置とは、半導体特性を利用することで機能しうる装置全般をいう。半導体装置の一例としては、集積回路が挙げられる。また、半導体装置の一例としては、集積回路を備えたチップも挙げられる。また、半導体装置の一例としては、パッケージにチップを収納した電子部品も挙げられる。また、例えば、記憶装置、表示装置、発光装置、照明装置及び電子機器は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜又は層）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス及び負荷）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　なお、ＸとＹとの間に、素子と電源線（例えば、ＶＤＤ（高電源電位）、ＶＳＳ（低電源電位）、ＧＮＤ（接地電位）又は所望の電位を与える配線）との両方が配置されている場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。なお、ＸとＹとの間に電源線のみが配置されている場合には、ＸとＹとの間に別の素子がないため、ＸとＹとは、直接接続されている、ということになる。よって、ＸとＹとの間に、電源線のみが配置されている場合には、「ＸとＹとは、電気的に接続されている」ともいえる。しかし、ＸとＹとの間に、素子と電源線の両方が配置されている場合には、Ｘと電源線とが（素子を介して）電気的に接続されており、Ｙと電源線とが電気的に接続されている、ということになるが、ＸとＹとは、電気的に接続されている、とは規定されない。なお、ＸとＹとの間に、トランジスタのゲートとソースとを介している場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。なお、ＸとＹとの間に、トランジスタのゲートとドレインとを介している場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。つまり、トランジスタの場合には、ＸとＹとの間に、トランジスタのドレインとソースとを介している場合には、ＸとＹとが電気的に接続されている、と規定するものとする。なお、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、と規定する場合と規定しない場合がある。例えば、デジタル回路又はロジック回路の構成において、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、とは規定しない場合がある。一方、例えば、アナログ回路の構成において、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、と規定する場合がある。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（例えば、インバータ、ＮＡＮＤ回路及びＮＯＲ回路）、信号変換回路（例えば、デジタルアナログ変換回路、アナログデジタル変換回路及びガンマ補正回路）、電位レベル変換回路（例えば、昇圧回路又は降圧回路といった電源回路、及び信号の電位レベルを変えるレベルシフタ回路）、電圧源、電流源、切り替え回路、増幅回路（例えば、信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路及びバッファ回路）、信号生成回路、記憶回路及び制御回路）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　また、例えば、「ＸとＹとトランジスタのソース（第１端子及び第２端子の一方に言い換える場合がある）とドレイン（第１端子及び第２端子の他方に言い換える場合がある）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソースは、Ｘと電気的に接続され、トランジスタのドレインはＹと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソースとドレインとを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソースと、ドレインとを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜又は層）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能及び電極の機能の両方を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、又は０Ωよりも高い抵抗値を有する配線とすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード又はコイルを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」又は「抵抗値を有する領域」という用語に言い換えることができる場合がある。逆に「抵抗」、「負荷」又は「抵抗値を有する領域」という用語は、「抵抗素子」という用語に言い換えることができる場合がある。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量又はトランジスタのゲート容量とすることができる。また、「容量素子」、「寄生容量」又は「ゲート容量」という用語は、「容量」という用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」又は「ゲート容量」という用語に言い換えることができる場合がある。また、「容量素子」（３端子以上の「容量素子」を含む）は、絶縁体と、当該絶縁体を挟んだ一対の導電体と、を含む構成となっている。そのため、「容量素子」の「一対の導電体」という用語は、「一対の電極」、「一対の導電領域」、「一対の領域」又は「一対の端子」に言い換えることができる。また、「一対の端子の一方」及び「一対の端子の他方」という用語は、それぞれ第１端子及び第２端子と呼称する場合がある。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース又はドレインという用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース及びドレインの一方」（又は第１電極若しくは第１端子）、「ソース及びドレインの他方」（又は第２電極若しくは第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
　また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量素子が記載されている場合は、２個以上の容量素子が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列又は並列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
　また、本明細書等において、ノードは、回路構成及びデバイス構造に応じて、端子、配線、電極、導電層、導電体又は不純物領域と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」及び「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
　また、「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとしては、例えば、電子、正孔、アニオン、カチオン、及び錯イオンが挙げられ、電流の流れる系（例えば、半導体、金属、電解液、及び真空中）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」の記載は「素子Ｂから素子Ａに電流が流れる」に言い換えることができるものとする。また、「素子Ａに電流が入力される」の記載は「素子Ａから電流が出力される」に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」及び「下に」といった配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」又は「下」といった用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの上方の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの下方の電極Ｂ」の表現であれば、絶縁層Ａの下に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、マトリクス状に配置された構成要素、及びその位置関係を説明するために、「行」及び「列」といった語句を使用する場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「行方向」という表現は、示している図面の向きを９０度回転することによって、「列方向」と言い換えることができる場合がある。
　また、本明細書等において、「膜」及び「層」といった語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、及び「層」といった語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。また、例えば、「絶縁層」又は「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」及び「端子」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」又は「配線」といった用語は、複数の「電極」又は「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、「電極」、「配線」及び「端子」から選ばれた一以上が一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」又は「端子」という用語は、場合によって、「領域」という用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」及び「電源線」といった用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」又は「電源線」といった用語を、「配線」という用語に変更することが可能な場合がある。「電源線」といった用語は、「信号線」という用語に変更することが可能な場合がある。また、その逆も同様で「信号線」といった用語は、「電源線」という用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」という用語に変更することが可能な場合がある。また、その逆も同様で、「信号」という用語は、「電位」という用語に変更することが可能な場合がある。
　また、本明細書等では、半導体装置の動作方法を説明するため、タイミングチャートを用いる場合がある。また、本明細書等に用いるタイミングチャートは、理想的な動作例を示したものであり、当該タイミングチャートに記載されている、期間、信号（例えば、電位又は電流）の大きさ、及びタイミングは、特に断りがない場合は限定されない。本明細書等に記載されているタイミングチャートは、状況に応じて、当該タイミングチャートにおける各配線（ノードを含む）に入力される信号（例えば、電位、又は電流）の大きさ、及びタイミングの変更を行うことができる。例えば、タイミングチャートに２つの期間が等間隔に記載されていたとしても、２つの期間の長さは互いに異なる場合がある。また、例えば、２つの期間において、一方の期間が長く、かつ他方の期間が短く記載されていたとしても、両者の期間の長さは等しくてもよい場合があり、又は、一方の期間が短くかつ他方の期間が長くしてもよい場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が、増幅作用、整流作用及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、及び結晶性が低下すること、から選ばれた一以上が起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素と、第２族元素と、第１３族元素と、第１４族元素と、第１５族元素と、主成分以外の遷移金属とがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素及び窒素がある。
　本明細書等において、スイッチとは、導通状態（オン状態）又は非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。そのため、スイッチは、制御端子とは別に、電流を流す端子を２つ又は３つ以上有する場合がある。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、又はソース電極とドレイン電極との間に電流を流すことができる状態、をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　また、本明細書等において、メタルマスク、またはＦＭＭ（ファインメタルマスク、高精細なメタルマスク）を用いて作製されるデバイスをＭＭ（メタルマスク）構造のデバイスと呼称する場合がある。また、本明細書等において、メタルマスク、またはＦＭＭを用いることなく作製されるデバイスをＭＭＬ（メタルマスクレス）構造のデバイスと呼称する場合がある。
　なお、本明細書等において、各色の発光デバイス（ここでは青（Ｂ）、緑（Ｇ）及び赤（Ｒ））で、発光層を作り分ける、または発光層を塗り分ける構造をＳＢＳ（Ｓｉｄｅ　Ｂｙ　Ｓｉｄｅ）構造と呼ぶ場合がある。また、本明細書等において、白色光を発することのできる発光デバイスを白色発光デバイスと呼ぶ場合がある。なお、白色発光デバイスは、着色層（例えば、カラーフィルタ）と組み合わせることで、フルカラー表示の表示装置とすることができる。
　また、発光デバイスは、シングル構造と、タンデム構造と、に大別することができる。シングル構造のデバイスは、一対の電極間に１つの発光ユニットを有し、当該発光ユニットは、１以上の発光層を含む構成とすることが好ましい。２つの発光層を用いて白色発光を得る場合、２つの発光層の各々の発光色が補色の関係となるような発光層を選択すればよい。例えば、第１の発光層の発光色と第２の発光層の発光色を補色の関係になるようにすることで、発光デバイス全体として白色発光する構成を得ることができる。また、３つ以上の発光層を用いて白色発光を得る場合、３つ以上の発光層のそれぞれの発光色があわさることで発光デバイス全体として白色発光することができる構成とすればよい。
　タンデム構造のデバイスは、一対の電極間に２つ以上の複数の発光ユニットを有し、各発光ユニットは、１つ以上の発光層を含む構成とすることが好ましい。白色発光を得るには、複数の発光ユニットの発光層からの光を合わせて白色発光が得られる構成とすればよい。なお、白色発光が得られる構成については、シングル構造の構成と同様である。なお、タンデム構造のデバイスにおいて、複数の発光ユニットの間には、電荷発生層などの中間層を設けると好適である。
　また、上述の白色発光デバイス（シングル構造又はタンデム構造）と、ＳＢＳ構造の発光デバイスと、を比較した場合、ＳＢＳ構造の発光デバイスは、白色発光デバイスよりも消費電力を低くすることができる。消費電力を低く抑えたい場合は、ＳＢＳ構造の発光デバイスを用いると好適である。一方で、白色発光デバイスは、製造プロセスがＳＢＳ構造の発光デバイスよりも簡単であるため、製造コストを低くすることができる、又は製造歩留まりを高くすることができるため、好適である。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
　また、本明細書の図面において、大きさ、層の厚さ又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズ又はタイミングのズレによる信号、電圧若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置である、増幅回路について説明する。
＜増幅回路の構成例１＞
　図２Ａに示す回路ＢＳＰＲは、増幅回路の一例であって、回路ＢＢと、トランジスタＭＮｂと、容量素子Ｃａと、を有する。また、回路ＢＳＰＲは、例えば、入力端子として機能する端子Ｔｉと、出力端子として機能する端子Ｔｏを有する。また、回路ＢＢは、例えば、入力端子として機能する端子Ｂｉと、出力端子として機能する端子Ｂｏを有する。
　トランジスタＭＮｂとしては、例えば、ＯＳトランジスタを適用することが好ましい。特に、ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物としては、例えば、インジウム、元素Ｍ及び亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム又はアンチモンから選ばれた一種又は複数種）等とすることが好ましい。また、当該トランジスタＭＮｂとしては、チャネル形成領域にシリコンを有するトランジスタ（以後、Ｓｉトランジスタと呼称する。）を適用してもよい。また、シリコンとしては、例えば、単結晶シリコン、非晶質シリコン（水素化アモルファスシリコンという場合がある）、微結晶シリコン又は多結晶シリコンを用いることができる。また、ＯＳトランジスタ及びＳｉトランジスタ以外のトランジスタとしては、例えば、ゲルマニウム（Ｇｅ）などがチャネル形成領域に含まれているトランジスタ、セレン化亜鉛（ＺｎＳｅ）、硫化カドミウム（ＣｄＳ）、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、窒化ガリウム（ＧａＮ）若しくはシリコンゲルマニウム（ＳｉＧｅ）といった化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、又は有機半導体がチャネル形成領域に含まれるトランジスタを用いることができる。
　図２Ａに図示しているトランジスタＭＮｂは、一例としては、チャネルの上下にゲートを有するマルチゲート構造のｎチャネル型トランジスタとしており、トランジスタＭＮｂは第１ゲートと第２ゲートとを有する。但し、本明細書等において、便宜上、一例として、第１ゲートをゲート（フロントゲートと記載する場合がある）、第２ゲートをバックゲートとして区別するように記載する場合がある。また、本明細書等において、第１ゲートと第２ゲートは互いに入れ替えることができ、そのため、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。
　また、図２Ａにおいて、トランジスタＭＮｂにはバックゲートが図示されているが、当該バックゲートの接続構成については図示されていない。なお、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＭＮｂのゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、そのトランジスタのバックゲートと外部回路とを電気的に接続するための配線を設けて、当該外部回路によってそのトランジスタのバックゲートに電位を与える構成としてもよい。
　また、トランジスタＭＮｂは、理想的にはノーマリーオフであって、トランジスタＭＮｂのしきい値電圧をＶｔｈ＿ＭＮｂとする。また、しきい値電圧Ｖｔｈ＿ＭＮｂは、ＶＨｉｇｈ−ＶＬｏｗ＞Ｖｔｈ＿ＭＮｂを満たす電圧とする。なお、ＶＨｉｇｈは高レベル電位であって、ＶＬｏｗは低レベル電位とする。
　なお、本明細書等において、ノーマリーオフとは、ゲート−ソース間電圧が０Ｖのときにおいて、トランジスタに電流が流れない状態のことを言う。また、ＯＳトランジスタにおけるノーマリーオフとは、ゲート−ソース間電圧が０Ｖのときにおいて、トランジスタに流れるチャネル幅１μｍあたりの電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。一方で、ノーマリーオンとは、ゲート−ソース間電圧が０Ｖのときにおいてもチャネルが存在し、トランジスタに電流が流れてしまう状態のことをいう。
　また、本発明の一態様の半導体装置は、当該半導体装置に含まれるトランジスタの構造に依らない。例えば、図２Ａに図示しているトランジスタＭＮｂは、バックゲートを有さない構成、つまり、シングルゲート構造のトランジスタとしてもよい（図２Ｂ参照）。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。
　また、図２Ａにおいて、トランジスタＭＮｂはｎチャネル型トランジスタとしているが、状況に応じて、トランジスタＭＮｂはｐチャネル型トランジスタとしてもよい。
　なお、上記のトランジスタの記載については、図２Ａだけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
　回路ＢＢの端子Ｂｉは、端子Ｔｉに電気的に接続され、回路ＢＢの端子Ｂｏは、トランジスタＭＮｂのゲートと、容量素子Ｃａの第１端子と、に電気的に接続されている。また、トランジスタＭＮｂの第１端子は、配線ＶＡＬ１に電気的に接続され、トランジスタＭＮｂの第２端子は、容量素子Ｃａの第２端子と、端子Ｔｏと、に電気的に接続されている。
　なお、本実施の形態では、回路ＢＢの端子Ｂｏと、トランジスタＭＮｂのゲートと、容量素子Ｃａの第１端子と、の電気的な接続部分をノードＮと呼称する。
　回路ＢＢは、例えば、ノードＮをフローティング状態にする機能を有する。そのため、回路ＢＢは、例えば、スイッチング素子を有する構成とすることができる。また、回路ＢＢは、端子Ｂｉに入力された電位に応じた電位を端子Ｂｏに出力する機能を有する。例えば、回路ＢＢは、端子Ｂｉに高レベル電位ＶＨｉｇｈが与えられたとき、端子Ｂｏに電位ＶＭｉｄを出力する構成とすることができる。なお、ＶＭｉｄは、高レベル電位ＶＨｉｇｈよりも低く、低レベル電位ＶＬｏｗよりも高い電位とする。また、ＶＭｉｄは、ＶＭｉｄ−ＶＬｏｗ＞Ｖｔｈ＿ＭＮｂを満たす電圧とする。
　また、図２Ａの配線ＶＡＬ１は、例えば、固定電位又は可変電位を与える配線として機能する。また、固定電位としては、例えば、高レベル電位、低レベル電位、接地電位又は負電位が挙げられる。また、可変電位としては、パルス信号（パルス電圧と呼ばれる場合がある）が挙げられる。また、パルス信号の一例として、クロック信号が挙げられる。
　また、図２Ａでは、端子Ｔｉの電位をＶｉｎと記載し、また、端子Ｔｏの電位をＶｏｕｔと記載している。
　ここで、図２Ａの回路ＢＳＰＲのノードＮの電位は、高レベル電位ＶＨｉｇｈよりも低い電位ＶＭｉｄになっているものとする。また、このとき、ノードＮはフローティング状態になっていないものとする。また、配線ＶＡＬ１からトランジスタＭＮｂの第１端子に低レベル電位ＶＬｏｗが与えられているものとする。
　このとき、トランジスタＭＮｂのゲート−ソース間電圧（このタイミングでは、ゲート−第１端子間電圧）はＶＭｉｄ−ＶＬｏｗとなる。また、ＶＭｉｄ−ＶＬｏｗ＞Ｖｔｈ＿ＭＮｂであるため、トランジスタＭＮｂはオン状態となる。このため、配線ＶＡＬ１は、トランジスタＭＮｂを介して、回路ＢＳＰＲの端子Ｔｏに低レベル電位ＶＬｏｗを出力する。つまり、Ｖｏｕｔ＝ＶＬｏｗとなる。
　次に、配線ＶＡＬ１からトランジスタＭＮｂの第１端子に与える電位を、低レベル電位ＶＬｏｗから高レベル電位ＶＨｉｇｈに変化したとする。また、回路ＢＢによって、ノードＮがフローティング状態になったものとする。このとき、トランジスタＭＮｂのゲート−ソース間電圧（このタイミングでは、ゲート−第２端子間電圧）はＶＭｉｄ−ＶＬｏｗであるため、トランジスタＭＮｂはオン状態となる。このため、配線ＶＡＬ１から、トランジスタＭＮｂを介して、回路ＢＳＰＲの端子Ｔｏに電流が流れて、端子Ｔｏの電位がＶＬｏｗから高くなる。なお、ノードＮはフローティング状態なので、容量素子Ｃａの容量結合により、端子Ｔｏの電位の上昇に伴って、ノードＮの電位もＶＭｉｄから上昇する。これにより、トランジスタＭＮｂのゲート−ソース間電圧は、容量素子Ｃａによって保持されるため、端子Ｔｏの電位はＶＨｉｇｈまで高くなる。また、理想的には、ノードＮの電位は、ＶＭｉｄ＋ＶＨｉｇｈ−ＶＬｏｗとなる。
　このように、回路ＢＳＰＲにおいて、ノードＮに高レベル電位よりも低いＶＭｉｄが入力され、かつ配線ＶＡＬ１によってトランジスタＭＮｂの第１端子に高レベル電位ＶＨｉｇｈが与えられているとき、端子Ｔｏからは、電位としてＶＨｉｇｈが出力される。本明細書等では、容量結合を利用してトランジスタの第１端子又は第２端子の電位の上昇に伴って、ゲート電位を高くすることをブートストラップと呼称する。
　図２Ａの回路ＢＳＰＲでは、配線ＶＡＬ１によってトランジスタＭＮｂの第１端子に高レベル電位ＶＨｉｇｈが与えられ、ノードＮに高レベル電位ＶＨｉｇｈが与えられたとき、ブートストラップによって、ノードＮの電位がＶＭｉｄ＋ＶＨｉｇｈ−ＶＬｏｗにまで上昇し、回路ＢＳＰＲの端子Ｔｏに出力される電位が、ＶＨｉｇｈとなる。
　なお、トランジスタＭＮｂのゲートとチャネル形成領域（状況によっては第１端子及び第２端子の一方又は双方を含む場合がある）との間におけるゲート容量が大きい場合、回路ＢＳＰＲは、図２Ｃに示すとおり、容量素子Ｃａを設けない構成とすることができる。この場合、回路ＢＳＰＲの回路面積を低減することができる。
　ところで、回路ＢＳＰＲの端子Ｔｉの電位がＶＨｉｇｈであり、かつ端子Ｔｉがフローティング状態（電位を与える配線と非導通になっている）であるとき、端子Ｔｉの電位は様々な要因によって変化することがある。例えば、端子Ｔｉの電位を保持するためのトランジスタにおいて、ソース−ドレイン間に流れるオフ電流、又はゲート−ソース間若しくはゲート−ドレイン間に流れるリーク電流が大きくなった場合、端子Ｔｉの電位は変動する。また、端子Ｔｉにノイズ信号が入力されたときも、端子Ｔｉの電位は変動する。つまり、回路ＢＢの端子Ｂｉに与えられる電位が変動するため、ノードＮの電位にも影響し、結果として、回路ＢＳＰＲの端子Ｔｏから出力される電位が不安定となることがある。
　そこで、上記課題を解決した本発明の一態様の半導体装置である、増幅回路を図１Ａに示す。図１Ａに示す回路ＢＳＦＢは、図２Ａの回路ＢＳＰＲと、回路ＦＢと、を有する回路である。
　回路ＦＢは、端子Ｆｉと、端子Ｆｏと、を有する。
　回路ＢＳＰＲの端子Ｔｉと、回路ＦＢの端子Ｆｏと、は互いに電気的に接続されている。また、回路ＢＳＰＲの端子Ｔｏと、回路ＦＢの端子Ｆｉと、は互いに電気的に接続されている。なお、図１Ａでは、回路ＢＳＰＲの端子Ｔｉと、回路ＦＢの端子Ｆｏと、をまとめて１つの端子ＴＭｉとして図示し、回路ＢＳＰＲの端子Ｔｏと、回路ＦＢの端子Ｆｉと、をまとめて１つの端子ＴＭｏとして図示している。
　回路ＦＢは、一例として、回路ＢＳＰＲの端子Ｔｏから出力された電位を取得して、回路ＢＳＰＲの端子Ｔｉに固定電位を与える機能を有する。つまり、回路ＦＢは、回路ＢＳＰＲの端子Ｔｏから出力された電位に基づいて、回路ＢＳＰＲにフィードバックを与える回路といえる。具体的には、例えば、回路ＦＢは、端子Ｆｉに高レベル電位ＶＨｉｇｈが入力されたとき、端子Ｆｏに固定電位（例えば、高レベル電位ＶＨｉｇｈ）を出力する構成としてもよい。
　回路ＦＢを上記の構成にすることによって、例えば、回路ＢＳＰＲの端子Ｔｏから高レベル電位ＶＨｉｇｈを出力しているとき、回路ＢＳＰＲの端子Ｔｉには、回路ＦＢの端子Ｆｏから出力される固定電位が与えられる。このため、例えば、端子Ｔｉ（端子ＴＭｉ）の電位を保持するためのトランジスタにおいて、ソース−ドレイン間に流れるオフ電流、又はゲート−ソース間若しくはゲート−ドレイン間に流れるリーク電流が大きくなったとしても、端子Ｔｉ（端子ＴＭｉ）の電位は、回路ＦＢが与える固定電位のままとなる。また、端子Ｔｉ（端子ＴＭｉ）にノイズ信号が入力されたときも、端子Ｔｉ（端子ＴＭｉ）の電位は回路ＦＢが与える固定電位のままとなる。したがって、回路ＢＳＰＲの端子Ｔｏの電位が、上述したような要因によって変化しないため、ノードＮの電位にも影響が波及しにくい。そのため、回路ＢＳＰＲの端子Ｔｏから出力される電位が安定となる。
　なお、本発明の一態様の半導体装置は、図１Ａに示す回路ＢＳＦＢに限定されない。本発明の一態様の半導体装置は、例えば、図１Ｂに示す回路ＢＳＦＢＡのとおり、図１Ａの回路ＢＳＦＢにトランジスタＭＮｇを設けた構成としてもよい。
　トランジスタＭＮｇは、例えば、トランジスタＭＮｂに適用できるトランジスタを用いることができる。
　また、図１Ｂの回路ＢＳＦＢＡは、入力端子として機能する端子ＴＭｉ１及び端子ＴＭｉ２と、出力端子として機能する端子ＴＭｏと、を有する。なお、端子ＴＭｉ１は、図１Ａに示す端子ＴＭｉに相当する。また、図１Ｂでは、端子ＴＭｉ１の電位をＶｉｎ１と記載し、端子ＴＭｉ２の電位をＶｉｎ２と記載している。
　トランジスタＭＮｇの第１端子は、トランジスタＭＮｂの第２端子と、容量素子Ｃａの第２端子と、端子ＴＭｏと、に電気的に接続されている。また、トランジスタＭＮｇの第２端子は、配線ＶＡＬ４に電気的に接続されている。また、トランジスタＭＮｇのゲートは、端子ＴＭｉ２に電気的に接続されている。
　配線ＶＡＬ４は、例えば、固定電位を与える配線として機能する。また、固定電位としては、例えば、低レベル電位が挙げられる。また、他の固定電位としては、接地電位又は負電位が挙げられる。また、状況によっては、配線ＶＡＬ４は、可変電位を与える配線として機能してもよい。
　回路ＢＳＦＢＡは、例えば、配線ＶＡＬ４が低レベル電位ＶＬｏｗを出力する配線としたとき、端子ＴＭｏから低レベル電位ＶＬｏｗを出力することができる。
　ここで、図１Ｂの回路ＢＳＦＢＡの動作例について説明する。例えば、配線ＶＡＬ１からトランジスタＭＮｂの第１端子に高レベル電位ＶＨｉｇｈが与えられているものとする。また、配線ＶＡＬ４からトランジスタＭＮｇの第２端子に低レベル電位ＶＬｏｗが与えられているものとする。
　回路ＢＳＦＢＡの端子ＴＭｏから、高レベル電位ＶＨｉｇｈを出力させる場合、初めに、端子ＴＭｉ２に低レベル電位ＶＬｏｗを入力してトランジスタＭＮｇをオフ状態にする。その後、端子ＴＭｉ１に高レベル電位ＶＨｉｇｈを入力することによって、端子ＴＭｏから高レベル電位ＶＨｉｇｈが出力される。なお、端子ＴＭｏから高レベル電位ＶＨｉｇｈが出力される動作については、図１Ａの回路ＢＳＦＢの動作例を参照することができる。
　その後、回路ＢＳＦＢＡの端子ＴＭｏから、低レベル電位ＶＬｏｗを出力させる場合、端子ＴＭｉ２に高レベル電位ＶＨｉｇｈを入力してトランジスタＭＮｇをオン状態にすればよい。これにより、端子ＴＭｏと配線ＶＡＬ４との間が導通状態となるため、端子ＴＭｏに蓄積された電荷が配線ＶＡＬ４に流れて、結果として端子ＴＭｏの電位が低レベル電位ＶＬｏｗとなる。また、このとき、端子ＴＭｉ１に低レベル電位ＶＬｏｗを与えて、トランジスタＭＮｂのゲートの電位を低レベル電位ＶＬｏｗとすることによって、トランジスタＭＮｂがオフ状態となって、配線ＶＡＬ１と端子ＴＭｏとの間が非導通状態となるため、端子ＴＭｏにおける低レベル電位ＶＬｏｗへの電位の降下を速くすることができる。
　また、本発明の一態様の半導体装置は、例えば、図１Ｃに示す回路ＢＳＦＢＢのとおり、回路ＢＳＰＲに容量素子Ｃａが設けられていない構成としてもよい。具体的には、図１Ｃの回路ＢＳＦＢＢは、図１Ａの回路ＢＳＰＲを、図２Ｃの回路ＢＳＰＲに置き換えた構成である。図２Ｃの説明のとおり、トランジスタＭＮｂのゲート容量が大きい場合には、図１Ａの回路ＢＳＰＲに容量素子Ｃａを設けなくてもよく、また、これにより、図１Ａの回路ＢＳＦＢの回路面積を低減することができる。
＜＜回路ＦＢの構成例１＞＞
　次に、図１Ａの回路ＢＳＦＢ又は図１Ｂの回路ＢＳＦＢＡの構成例について説明する。
　図３Ａに示す回路ＢＳＦＢ１は、回路ＦＢにトランジスタＭＮＦａが含まれている構成となっている。トランジスタＭＮＦａは、例えば、トランジスタＭＮｂに適用できるトランジスタを用いることができる。なお、図３Ａでは、一例として、トランジスタＭＮＦａを、チャネルの上下にゲートを有するマルチゲート構造のｎチャネル型トランジスタとして図示している。
　トランジスタＭＮＦａの第１端子は、端子Ｆｏに電気的に接続され、トランジスタＭＮＦａの第２端子は、配線ＶＡＬ４１に電気的に接続されている。また、トランジスタＭＮＦａのゲートは、端子Ｆｉに電気的に接続されている。
　配線ＶＡＬ４１は、例えば、配線ＶＡＬ１と同様に、固定電位又は可変電位を与える配線として機能する。また、固定電位としては、例えば、高レベル電位、低レベル電位、接地電位又は負電位が挙げられる。また、可変電位としては、パルス信号（パルス電圧と呼ばれる場合がある）が挙げられる。
　また、配線ＶＡＬ４１は、配線ＶＡＬ１に電気的に接続されていてもよい。換言すると、配線ＶＡＬ４１は、配線ＶＡＬ１と同一の配線としてもよい。
　ここで、図３Ａの回路ＢＳＦＢ１の動作例について説明する。
　回路ＢＳＰＲに係る動作については、図２Ａの回路ＢＳＰＲの動作例を参照することができる。例えば、回路ＢＳＦＢ１の端子ＴＭｉに高レベル電位ＶＨｉｇｈが入力されたとき（つまり、Ｖｉｎ＝ＶＨｉｇｈのとき）、回路ＢＢは端子Ｂｏに電位ＶＭｉｄを出力する。これにより、トランジスタＭＮｂのゲート（容量素子Ｃａの第１端子）にＶＭｉｄが与えられる。また、配線ＶＡＬ１からトランジスタＭＮｂの第１端子に低レベル電位ＶＬｏｗが与えられているものとする。また、配線ＶＡＬ４１からトランジスタＭＮＦａの第２端子に高レベル電位ＶＨｉｇｈが与えられているものとする。
　このとき、トランジスタＭＮｂのゲート−ソース間電圧（このタイミングでは、ゲート−第１端子間電圧）は、ＶＭｉｄ−ＶＬｏｗとなるため、トランジスタＭＮｂは、オン状態となる。このため、配線ＶＡＬ１は、トランジスタＭＮｂを介して、回路ＢＳＰＲの端子Ｔｏに低レベル電位ＶＬｏｗを出力する。つまり、Ｖｏｕｔ＝ＶＬｏｗとなる。
　そのため、回路ＦＢの端子Ｆｉには、端子Ｔｏの電位と同じＶＬｏｗが入力される。これにより、トランジスタＭＮＦａのゲートに低レベル電位ＶＬｏｗが与えられている。
　また、トランジスタＭＮＦａはノーマリーオフであって、トランジスタＭＮＦａのしきい値電圧をＶｔｈ＿ＭＮＦａとする。また、しきい値電圧をＶｔｈ＿ＭＮＦａは、ＶＨｉｇｈ−ＶＬｏｗ＞Ｖｔｈ＿ＭＮＦａを満たす電圧とする。
　ここでのトランジスタＭＮＦａのゲート−ソース間電圧（ここでは、ゲート−第１端子間電圧とする）は、ＶＬｏｗ−ＶＨｉｇｈ＜Ｖｔｈ＿ＭＮＦａであるため、トランジスタＭＮＦａはオフ状態となる。
　次に、配線ＶＡＬ１からトランジスタＭＮｂの第１端子に与える電位を、低レベル電位ＶＬｏｗから高レベル電位ＶＨｉｇｈに変化したとする。また、回路ＢＢによって、ノードＮがフローティング状態になったものとする。このとき、トランジスタＭＮｂのゲート−ソース間電圧（このタイミングでは、ゲート−第２端子間電圧）は、ＶＭｉｄ−ＶＬｏｗとなるため、トランジスタＭＮｂは、オン状態となる。このため、配線ＶＡＬ１から、トランジスタＭＮｂを介して、回路ＢＳＰＲの端子Ｔｏに電流が流れて、端子Ｔｏの電位がＶＬｏｗから高くなる。なお、ノードＮはフローティング状態なので、容量素子Ｃａの容量結合により、端子Ｔｏの電位の上昇に伴って、ノードＮの電位もＶＭｉｄから上昇する。これにより、トランジスタＭＮｂのゲート−ソース間電圧は、容量素子Ｃａによって保持されるため、端子Ｔｏの電位はＶＨｉｇｈまで高くなる。また、理想的には、ノードＮの電位は、ＶＭｉｄ＋ＶＨｉｇｈ−ＶＬｏｗとなる。
　このとき、回路ＦＢの端子Ｆｉには、端子Ｔｏの電位と同じＶＨｉｇｈが入力される。これにより、トランジスタＭＮＦａのゲートに高レベル電位ＶＨｉｇｈが与えられている。
　ここでのトランジスタＭＮＦａのゲート−ソース間電圧（ここでは、ゲート−第１端子間電圧とする）は、一例として、ＶＨｉｇｈ−ＶＨｉｇｈ＝０となる。トランジスタＭＮＦａはノーマリーオフであるため、トランジスタＭＮＦａはオフ状態である。
　ところで、この状態において、回路ＢＳＰＲの端子Ｔｉ（トランジスタＭＮＦａの第１端子）の電位が高レベル電位ＶＨｉｇｈから低下して、トランジスタＭＮＦａのゲート−第１端子間電圧がしきい値電圧よりも高くなったとき、トランジスタＭＮＦａがオン状態となる。このとき、回路ＢＳＰＲの端子Ｔｉには、配線ＶＡＬ４１からの電荷が蓄積されて、回路ＢＳＰＲの端子Ｔｉの電位が上昇する。具体的には、トランジスタＭＮＦａは、トランジスタＭＮＦａのゲート−ソース間電圧がＶｔｈ＿ＭＮＦａになったときにオフ状態となるため、このときの回路ＢＳＰＲの端子Ｔｉ（トランジスタＭＮＦａの第１端子）の電位はＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａとなる。
　上記のとおり、回路ＢＳＦＢ１は、端子ＴＭｏから高レベル電位ＶＨｉｇｈが出力されたとき、回路ＢＳＰＲの端子Ｔｉの電位が下がった際に、回路ＦＢが、端子Ｔｉに対して電位ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａを与えることができる。これにより、端子Ｔｉの電位はほぼＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａのまま維持されるため、回路ＢＳＰＲの端子Ｔｏから出力される電位が安定となる。
　なお、本発明の一態様の半導体装置は、図３Ａに示す回路ＢＳＦＢ１に限定されない。本発明の一態様の半導体装置は、例えば、図３Ｂに示す回路ＢＳＦＢ１Ａのとおり、トランジスタＭＮＦａがシングルゲート構造のトランジスタとした構成としてもよい。つまり、トランジスタＭＮＦａは、バックゲートを有さないトランジスタとしてもよい。
　また、本発明の一態様の半導体装置は、例えば、図３Ｃに示す回路ＢＳＦＢ１Ｂのとおり、図３Ａの回路ＢＳＦＢ１にトランジスタＭＮｇを設けた構成としてもよい。具体的には、図３Ｃの回路ＢＳＦＢ１Ｂは、図１Ｂの回路ＢＳＦＢＡにおける回路ＦＢに、図３Ａに示す回路ＦＢを適用した構成となっている。回路ＢＳＦＢ１Ｂは、図１Ｂの回路ＢＳＦＢＡと同様に、端子ＴＭｏから高レベル電位ＶＨｉｇｈ又は低レベル電位ＶＬｏｗを出力することができる増幅回路となっている。
＜＜回路ＦＢの構成例２＞＞
　図４Ａに示す回路ＢＳＦＢ２は、図３Ａの回路ＢＳＦＢ１の変更例であって、トランジスタＭＮＦａのバックゲートが、トランジスタＭＮＦａのゲートに電気的に接続されている点で、回路ＢＳＦＢ１と異なっている。
　上述したとおり、トランジスタのゲートとバックゲートとを電気的に接続することによって、当該トランジスタのオン電流を大きくすることができる。つまり、回路ＢＳＦＢ２のトランジスタＭＮＦａにおいて、ゲートとバックゲートとを電気的に接続することによって、トランジスタＭＮＦａがオン状態のときに流れるオン電流を大きくすることができる。これにより、端子ＴＭｉの電位が回路ＦＢの端子Ｆｏから出力される固定電位（例えば、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａ）に遷移する速度を速くすることができる。
　また、図４Ｂに示す回路ＢＳＦＢ３は、図３Ａの回路ＢＳＦＢ１の変更例であって、トランジスタＭＮＦａのバックゲートが、配線ＶＡＬ５１に電気的に接続されている点で、回路ＢＳＦＢ１と異なっている。
　配線ＶＡＬ５１は、例えば、配線ＶＡＬ４と同様に、固定電位を与える配線として機能する。また、固定電位としては、例えば、低レベル電位が挙げられる。また、他の固定電位としては、接地電位又は負電位が挙げられる。また、状況によっては、配線ＶＡＬ５１は、可変電位を与える配線として機能してもよい。
　上述したとおり、トランジスタＭＮＦａのバックゲートに、例えば、配線ＶＡＬ４から出力される低レベル電位が入力されたとき、トランジスタＭＮＦａのしきい値電圧は高くなる。これにより、トランジスタＭＮＦａをノーマリーオフにすることができるため、トランジスタＭＮＦａのソース−ドレイン間に流れるオフ電流を低減することができる。
　また、図４Ｃに示す回路ＢＳＦＢ４は、図３Ａの回路ＢＳＦＢ１の変更例であって、トランジスタＭＮＦａのバックゲートが、端子ＴＭｉと、端子Ｆｏと、端子Ｔｉと、に電気的に接続されている点で、回路ＢＳＦＢ１と異なっている。
　回路ＢＳＦＢ４におけるトランジスタＭＮＦａは、端子ＴＭｉに低レベル電位ＶＬｏｗが入力されているとき、トランジスタＭＮＦａのバックゲートに低レベル電位ＶＬｏｗが入力されるため、トランジスタＭＮＦａのしきい値電圧が高くなる。また、このとき、端子ＴＭｏから低レベル電位ＶＬｏｗが出力されている場合、トランジスタＭＮＦａのゲートには低レベル電位ＶＬｏｗが入力されているため、トランジスタＭＮＦａはオフ状態となり、このときのトランジスタＭＮＦａのソース−ドレイン間に流れるオフ電流の量を小さくすることができる。
　また、回路ＢＳＦＢ４におけるトランジスタＭＮＦａは、端子ＴＭｉに高レベル電位ＶＨｉｇｈが入力されているとき、トランジスタＭＮＦａのバックゲートに高レベル電位ＶＨｉｇｈが入力されるため、トランジスタＭＮＦａのしきい値電圧が低くなる。また、このとき、回路ＢＳＰＲの動作によって、端子ＴＭｏに高レベル電位ＶＨｉｇｈが出力された場合、トランジスタＭＮＦａのゲートには高レベル電位ＶＨｉｇｈが入力されているため、トランジスタＭＮＦａはオン状態となる。このときのトランジスタＭＮＦａのソース−ドレイン間に流れるオン電流は、トランジスタＭＮＦａのバックゲートに高レベル電位ＶＨｉｇｈが入力されているため、オン電流の量が大きくなる。これにより、端子ＴＭｉの電位が回路ＦＢの端子Ｆｏから出力される固定電位（例えば、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａ）に遷移する速度を速くすることができる。
＜＜回路ＦＢの構成例３＞＞
　図４Ｄに示す回路ＢＳＦＢ５は、図３Ａの回路ＢＳＦＢ１の変更例であって、トランジスタＭＮＦａの第２端子が、配線ＶＡＬ４１でなく、トランジスタＭＮＦａのゲートに電気的に接続されている点で、回路ＢＳＦＢ１と異なっている。つまり、回路ＢＳＦＢ５におけるトランジスタＭＮＦａは、ダイオード接続された構成となっている。
　トランジスタＭＮＦａのゲートに高レベル電位ＶＨｉｇｈが入力されている場合（回路ＢＳＰＲの端子Ｔｏから高レベル電位ＶＨｉｇｈが出力されている場合）、トランジスタＭＮＦａの第１端子の電位がＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａよりも低いとき、トランジスタＭＮＦａはオン状態となる。このとき、端子Ｔｏから出力される電流は、回路ＦＢを介して、トランジスタＭＮＦａのソース−ドレイン間を介して端子ＴＭｉに流れる。また、端子ＴＭｉに電流が流れて、トランジスタＭＮＦａの第１端子の電位がＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａになったとき、トランジスタＭＮＦａがオフ状態となる。
　回路ＢＳＦＢ５を用いても、回路ＢＳＦＢと同様に、回路ＢＳＰＲの端子Ｔｏから出力される電位をフィードバックして、回路ＢＳＰＲの端子Ｔｉに固定電位を与えることができる。
＜＜回路ＦＢの構成例４＞＞
　図５に示す回路ＢＳＦＢ６は、図３Ａの回路ＢＳＦＢ１の変更例であって、回路ＦＢに回路ＢＵＦを設けている点で、回路ＢＳＦＢ１と異なっている。また、回路ＢＳＦＢ６の端子Ｆｉと、トランジスタＭＮＦａのゲートと、が互いに直接電気的に接続されず、回路ＢＳＦＢ６の端子Ｆｉが後述する端子ＢＦｉに直接電気的に接続され、トランジスタＭＮＦａのゲートが後述する端子ＢＦｏに直接電気的に接続されている点でも、回路ＢＳＦＢ１と異なっている。
　回路ＢＵＦは、端子ＢＦｉと、端子ＢＦｏと、を有する。
　回路ＢＵＦは、一例として、端子ＢＦｉに入力した電位を増幅して、端子ＢＦｏに増幅した電位を出力する機能を有する。特に、ここでは、回路ＢＵＦは、バッファ回路として機能するものとする。
　回路ＢＳＦＢ６において、回路ＢＵＦをバッファ回路とすることによって、例えば、端子ＴＭｏから出力される電位がノイズ信号などによってわずかに変動したとしても、トランジスタＭＮＦａのゲートには安定した固定電位を与えることができる。
　図５に示した回路ＢＳＦＢ６の回路ＢＵＦの構成例を、図６Ａに示す。なお、図６Ａには、電気的な接続構成を説明するため、回路ＢＳＰＲと、端子ＴＭｉと、端子ＴＭｏと、も図示している。
　図６Ａに示す回路ＢＳＦＢ６Ａにおいて、回路ＢＵＦは、論理回路ＩＮＶ１と、論理回路ＩＮＶ２と、を有する。
　論理回路ＩＮＶ１の入力端子は、端子ＢＦｉに電気的に接続され、論理回路ＩＮＶ１の出力端子は、論理回路ＩＮＶ２の入力端子に電気的に接続され、論理回路ＩＮＶ２の出力端子は、端子ＢＦｏに電気的に接続されている。
　論理回路ＩＮＶ１及び論理回路ＩＮＶ２のそれぞれは、入力端子に入力された信号に対する反転信号を生成して、当該反転信号を出力する機能を有する。論理回路ＩＮＶ１及び論理回路ＩＮＶ２としては、例えば、インバータ回路を適用することができる。また、インバータ回路以外では、例えば、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路又はこれらを組み合わせた論理回路とすることができる。
　図６Ａに示した回路ＢＳＦＢ６Ａの回路ＢＵＦに含まれる論理回路ＩＮＶ１及び論理回路ＩＮＶ２の構成例を、図６Ｂに示す。
　図６Ｂに示す回路ＢＳＦＢ６Ｂにおいて、論理回路ＩＮＶ１及び論理回路ＩＮＶ２のそれぞれは、トランジスタＭ１と、トランジスタＭ２と、トランジスタＭ３と、トランジスタＭ４と、を有する。
　トランジスタＭ１乃至トランジスタＭ４のそれぞれは、例えば、トランジスタＭＮｂに適用できるトランジスタを用いることができる。
　論理回路ＩＮＶ１において、トランジスタＭ１のゲートと、トランジスタＭ３のゲートと、のそれぞれは、論理回路ＩＮＶ１の入力端子（回路ＢＵＦの端子ＢＦｉ）に電気的に接続されている。また、トランジスタＭ１の第１端子は、トランジスタＭ２の第１端子と、トランジスタＭ４のゲートと、に電気的に接続されている。また、トランジスタＭ１の第２端子は、配線ＶＡＬ５２に電気的に接続されている。また、トランジスタＭ２の第２端子は、トランジスタＭ２のゲートと、配線ＶＡＬ４２と、に電気的に接続されている。また、トランジスタＭ３の第１端子は、トランジスタＭ４の第１端子と、論理回路ＩＮＶ１の出力端子に電気的に接続されている。また、トランジスタＭ３の第２端子は、配線ＶＡＬ５２に電気的に接続されている。また、トランジスタＭ４の第２端子は、配線ＶＡＬ４２に電気的に接続されている。
　論理回路ＩＮＶ２において、トランジスタＭ１のゲートと、トランジスタＭ３のゲートと、のそれぞれは、論理回路ＩＮＶ２の入力端子（論理回路ＩＮＶ１の出力端子）に電気的に接続されている。また、トランジスタＭ１の第１端子は、トランジスタＭ２の第１端子と、トランジスタＭ４のゲートと、に電気的に接続されている。また、トランジスタＭ１の第２端子は、配線ＶＡＬ５２に電気的に接続されている。また、トランジスタＭ２の第２端子は、トランジスタＭ２のゲートと、配線ＶＡＬ４２と、に電気的に接続されている。また、トランジスタＭ３の第１端子は、トランジスタＭ４の第１端子と、論理回路ＩＮＶ２の出力端子（回路ＢＵＦの端子ＢＦｏ）に電気的に接続されている。また、トランジスタＭ３の第２端子は、配線ＶＡＬ５２に電気的に接続されている。また、トランジスタＭ４の第２端子は、配線ＶＡＬ４２に電気的に接続されている。
　配線ＶＡＬ４２は、一例として、論理回路ＩＮＶ１及び論理回路ＩＮＶ２のそれぞれに高レベル電位を与えるための電源線として機能する。なお、配線ＶＡＬ４２は、高レベル電位でなく、低レベル電位、接地電位又は負電位を与える配線としてもよい。又は、配線ＶＡＬ４２は、固定電位ではなく、可変電位を与える配線としてもよい。
　配線ＶＡＬ５２は、一例として、論理回路ＩＮＶ１及び論理回路ＩＮＶ２のそれぞれに低レベル電位を与えるための電源線として機能する。なお、配線ＶＡＬ５２は、低レベル電位でなく、高レベル電位、接地電位又は負電位を与える配線としてもよい。又は、配線ＶＡＬ５２は、固定電位ではなく、可変電位を与える配線としてもよい。
　なお、論理回路ＩＮＶ１及び論理回路ＩＮＶ２のそれぞれに含まれている、トランジスタＭ２の第２端子とトランジスタＭ４の第２端子とには、１本の配線ＶＡＬ４２が電気的に接続されているが、論理回路ＩＮＶ１及び論理回路ＩＮＶ２のそれぞれに含まれている、トランジスタＭ２の第２端子とトランジスタＭ４の第２端子のそれぞれには、異なる配線が電気的に接続されていてもよい。同様に、論理回路ＩＮＶ１及び論理回路ＩＮＶ２のそれぞれに含まれている、トランジスタＭ１の第２端子とトランジスタＭ３の第２端子とには、１本の配線ＶＡＬ５２が電気的に接続されているが、論理回路ＩＮＶ１及び論理回路ＩＮＶ２のそれぞれに含まれている、トランジスタＭ１の第２端子とトランジスタＭ３の第２端子のそれぞれには、異なる配線が電気的に接続されていてもよい。
　また、図５に示した回路ＢＳＦＢ６の回路ＢＵＦの構成例を図７Ａに示す。図７Ａに示す回路ＢＳＦＢ６Ｃは、図６Ｂの回路ＢＳＦＢ６Ｂの変更例でもあって、回路ＢＵＦに含まれているトランジスタの数、及び接続構成が回路ＢＳＦＢ６Ｂと異なっている。
　回路ＢＳＦＢ６Ｃの回路ＢＵＦは、トランジスタＭ１と、トランジスタＭ２と、トランジスタＭ３と、トランジスタＭ４と、トランジスタＭ５と、トランジスタＭ６と、トランジスタＭ７と、を有する。
　トランジスタＭ１乃至トランジスタＭ７のそれぞれは、例えば、トランジスタＭＮｂに適用できるトランジスタを用いることができる。
　図７Ａの回路ＢＳＦＢ６Ｃの回路ＢＵＦにおいて、トランジスタＭ１のゲートと、トランジスタＭ３のゲートと、トランジスタＭ５の第１端子と、のそれぞれは、回路ＢＵＦの端子ＢＦｉ（回路ＦＢの端子Ｆｉ）に電気的に接続されている。また、トランジスタＭ１の第１端子は、トランジスタＭ２の第１端子と、トランジスタＭ４のゲートと、に電気的に接続されている。また、トランジスタＭ１の第２端子は、配線ＶＡＬ５２に電気的に接続されている。また、トランジスタＭ２の第２端子は、トランジスタＭ２のゲートと、配線ＶＡＬ４２と、に電気的に接続されている。また、トランジスタＭ３の第１端子は、トランジスタＭ４の第１端子と、トランジスタＭ６のゲートと、に電気的に接続されている。また、トランジスタＭ３の第２端子は、配線ＶＡＬ５２に電気的に接続されている。また、トランジスタＭ４の第２端子は、配線ＶＡＬ４２に電気的に接続されている。また、トランジスタＭ５の第２端子は、トランジスタＭ７のゲートに電気的に接続され、トランジスタＭ５のゲートは、配線ＶＡＬ４２に電気的に接続されている。また、トランジスタＭ６の第１端子は、トランジスタＭ２の第１端子と、回路ＢＵＦの端子ＢＦｏと、に電気的に接続されている。また、トランジスタＭ６の第２端子は、配線ＶＡＬ５２に電気的に接続されている。また、トランジスタＭ７の第２端子は、配線ＶＡＬ４２に電気的に接続されている。
　なお、トランジスタＭ２の第２端子とトランジスタＭ４の第２端子とトランジスタＭ５のゲートとトランジスタＭ７の第２端子とには、１本の配線ＶＡＬ４２が電気的に接続されているが、トランジスタＭ２の第２端子とトランジスタＭ４の第２端子とトランジスタＭ５のゲートとトランジスタＭ７の第２端子とのそれぞれには、異なる配線が電気的に接続されていてもよい。同様に、トランジスタＭ１の第２端子とトランジスタＭ３の第２端子とトランジスタＭ６の第２端子とには、１本の配線ＶＡＬ５２が電気的に接続されているが、トランジスタＭ１の第２端子とトランジスタＭ３の第２端子とトランジスタＭ６の第２端子とのそれぞれには、異なる配線が電気的に接続されていてもよい。
　また、図７Ａの回路ＢＳＦＢ６Ｃとは異なる、図５に示した回路ＢＳＦＢ６の回路ＢＵＦの構成例を図７Ｂに示す。図７Ｂに示す回路ＢＳＦＢ６Ｄは、図７Ａの回路ＢＳＦＢ６Ｃの変更例でもあって、回路ＢＵＦに含まれているトランジスタの数、及び接続構成が回路ＢＳＦＢ６Ｃと異なっている。
　回路ＢＳＦＢ６Ｄの回路ＢＵＦは、一例として、トランジスタＭ１と、トランジスタＭ２と、トランジスタＭ５と、トランジスタＭ６と、トランジスタＭ７と、を有する。
　図７Ｂの回路ＢＳＦＢ６Ｄの回路ＢＵＦにおいて、トランジスタＭ１のゲートと、トランジスタＭ５の第１端子と、のそれぞれは、回路ＢＵＦの端子ＢＦｉ（回路ＦＢの端子Ｆｉ）に電気的に接続されている。また、トランジスタＭ１の第１端子は、トランジスタＭ２の第１端子と、トランジスタＭ６のゲートと、に電気的に接続されている。また、トランジスタＭ１の第２端子は、配線ＶＡＬ５２に電気的に接続されている。また、トランジスタＭ２の第２端子は、トランジスタＭ２のゲートと、配線ＶＡＬ４２と、に電気的に接続されている。また、トランジスタＭ５の第２端子は、トランジスタＭ７のゲートに電気的に接続され、トランジスタＭ５のゲートは、配線ＶＡＬ４２に電気的に接続されている。また、トランジスタＭ６の第１端子は、トランジスタＭ７の第１端子と、回路ＢＵＦの端子ＢＦｏと、に電気的に接続されている。また、トランジスタＭ６の第２端子は、配線ＶＡＬ５２に電気的に接続されている。また、トランジスタＭ７の第２端子は、配線ＶＡＬ４２に電気的に接続されている。
　図５に示す回路ＢＳＦＢ６の回路ＢＵＦを、図６Ａの回路ＢＳＦＢ６Ａ（図６Ｂの回路ＢＳＦＢ６Ｂ）と、図７Ａの回路ＢＳＦＢ６Ｃと、図７Ｂの回路ＢＳＦＢ６Ｄと、のいずれかの回路ＢＵＦの構成にすることによって、トランジスタＭＮＦａのゲートに安定した固定電位を与えることができる。
　なお、回路ＢＳＦＢ６は、特に、図６Ｂの回路ＢＳＦＢ６Ｂ、図７Ａの回路ＢＳＦＢ６Ｃ、及び図７Ｂの回路ＢＳＦＢ６Ｄのとおり、ｎチャネル型トランジスタを用いた単極性回路として構成してもよいし、ｐチャネル型トランジスタも含めたＣＭＯＳ回路として構成してもよい。
＜＜回路ＦＢの構成例５＞＞
　図８Ａに示す回路ＢＳＦＢ７は、図１Ａの回路ＢＳＦＢと同様に、回路ＢＳＰＲの端子Ｔｏから出力した電位に応じて、端子Ｔｉ（端子ＴＭｉ）へのフィードバックを行う増幅回路である。なお、図８Ａの回路ＢＳＦＢ７の回路ＦＢは、入力端子として機能する端子Ｆｉ１及び端子Ｆｉ２と、を有する点で、図１Ａの回路ＢＳＦＢと異なっている。
　図８Ａの回路ＢＳＦＢ７において、回路ＦＢは、トランジスタＭＮＦａと、容量素子Ｃａｆと、回路ＢＢＦと、を有する。また、上述したとおり、図８Ａの回路ＢＳＦＢ７に含まれる回路ＦＢは、入力端子として機能する端子Ｆｉ１及び端子Ｆｉ２と、出力端子として機能する端子Ｆｏと、を有する。なお、端子Ｆｉ２は、図１Ａに示す端子Ｆｉに相当する。
　トランジスタＭＮＦａには、トランジスタＭＮｂに適用できるトランジスタを用いることができる。
　回路ＢＢＦには、図２Ａに示した回路ＢＳＰＲに含まれている回路ＢＢに適用できる回路とすることができる。そのため、図８Ａには、回路ＢＢＦの端子として、回路ＢＢと同様に端子Ｂｉと端子Ｂｏとを図示している。
　端子Ｆｉ１は、回路ＢＢＦの端子Ｂｉに電気的に接続されている。また、端子Ｆｉ１は、回路ＢＳＰＲの端子Ｔｉと、回路ＢＳＦＢ７の端子ＴＭｉと、回路ＦＢの端子Ｆｏと、に電気的に接続されている。端子Ｆｉ２は、容量素子Ｃａｆの第１端子に電気的に接続されている。また、端子Ｆｉ２は、回路ＢＳＰＲの端子Ｔｏと、回路ＢＳＦＢ７の端子ＴＭｏと、に電気的に接続されている。また、容量素子Ｃａｆの第２端子は、回路ＢＢＦの端子Ｂｏと、トランジスタＭＮＦａのゲートと、に電気的に接続されている。また、端子Ｆｏは、トランジスタＭＮＦａの第１端子に電気的に接続され、トランジスタＭＮＦａの第２端子は、配線ＶＡＬ４１に電気的に接続されている。
　なお、本実施の形態では、回路ＢＢＦの端子Ｂｏと、トランジスタＭＮＦａのゲートと、容量素子Ｃａｆの第２端子と、の電気的な接続部分をノードＮｆと呼称する。
　回路ＢＢＦは、例えば、ノードＮｆをフローティング状態にする機能を有する。そのため、回路ＢＢＦは、例えば、スイッチング素子を有する構成とすることができる。また、回路ＢＢＦは、端子Ｂｉに入力された電位に応じた電位を端子Ｂｏに出力する機能を有する。例えば、回路ＢＢＦは、端子Ｂｉに高レベル電位ＶＨｉｇｈが与えられたとき、端子Ｂｏに電位ＶＭｉｄ＿ｆを出力する構成とすることができる。なお、ＶＭｉｄ＿ｆは、高レベル電位ＶＨｉｇｈよりも低く、低レベル電位ＶＬｏｗよりも高い電位とする。
　配線ＶＡＬ４１は、図３Ａの回路ＢＳＦＢ１で説明した配線ＶＡＬ４１の説明を参照することができる。
　ここで、図８Ａの回路ＢＳＦＢ７の動作例について説明する。
　回路ＢＳＰＲに係る動作については、図２Ａの回路ＢＳＰＲの動作例を参照することができる。例えば、回路ＢＳＦＢ７の端子ＴＭｉに高レベル電位ＶＨｉｇｈが入力されたとき（つまり、Ｖｉｎ＝ＶＨｉｇｈのとき）、回路ＢＢは端子Ｂｏに電位ＶＭｉｄを出力する。これにより、トランジスタＭＮｂのゲート（容量素子Ｃａの第１端子）にＶＭｉｄが与えられる。また、このとき、回路ＢＢによって、ノードＮがフローティング状態になったものとする。
　また、配線ＶＡＬ１からトランジスタＭＮｂの第１端子に低レベル電位ＶＬｏｗが与えられているものとする。このとき、トランジスタＭＮｂのゲート−ソース間電圧（このタイミングでは、ゲート−第１端子間電圧）は、ＶＭｉｄ−ＶＬｏｗとなるため、トランジスタＭＮｂは、オン状態となる。このため、配線ＶＡＬ１は、トランジスタＭＮｂを介して、回路ＢＳＰＲの端子Ｔｏに低レベル電位ＶＬｏｗを出力する。つまり、Ｖｏｕｔ＝ＶＬｏｗとなる。
　そのため、回路ＦＢの端子Ｆｉ２には、端子Ｔｏの電位と同じＶＬｏｗが入力される。これにより、容量素子Ｃａｆの第１端子に低レベル電位ＶＬｏｗが与えられている。
　また、回路ＦＢにおいて、回路ＢＳＦＢ７の端子ＴＭｉに高レベル電位ＶＨｉｇｈが入力されたとき（つまり、Ｖｉｎ＝ＶＨｉｇｈのとき）、回路ＢＢＦは端子Ｂｏに電位ＶＭｉｄ＿ｆを出力する。これにより、トランジスタＭＮＦａのゲート（容量素子Ｃａｆの第２端子、及びノードＮｆ）にＶＭｉｄ＿ｆが与えられる。これにより、容量素子Ｃａｆに保持されている電圧は、ノードＮｆを基準としたとき、ＶＭｉｄ＿ｆ−ＶＬｏｗとなる。
　また、トランジスタＭＮＦａはノーマリーオフであって、トランジスタＭＮＦａのしきい値電圧をＶｔｈ＿ＭＮＦａとする。また、しきい値電圧Ｖｔｈ＿ＭＮＦａは、ＶＨｉｇｈ−ＶＬｏｗ＞Ｖｔｈ＿ＭＮＦａを満たす電圧とする。
　また、配線ＶＡＬ４１からトランジスタＭＮＦａの第２端子に高レベル電位ＶＨｉｇｈが与えられているものとする。このとき、トランジスタＭＮＦａの第１端子及び第２端子のそれぞれの電位がＶＨｉｇｈであり、トランジスタＭＮＦａのゲートがＶＭｉｄ＿ｆとなる。このとき、トランジスタＭＮＦａのゲート−ソース間電圧（このタイミングでは、例えば、ゲート−第１端子間電圧）は、ＶＭｉｄ＿ｆ−ＶＨｉｇｈとなる。ＶＭｉｄ＿ｆ−ＶＨｉｇｈ＜Ｖｔｈ＿ＭＮＦａとなるため、トランジスタＭＮＦａは、オフ状態となる。また、このとき、回路ＢＢＦによって、ノードＮｆがフローティング状態になったものとする。
　次に、配線ＶＡＬ１からトランジスタＭＮｂの第１端子に与える電位を、低レベル電位ＶＬｏｗから高レベル電位ＶＨｉｇｈに変化したとする。このとき、トランジスタＭＮｂのゲート−ソース間電圧（このタイミングでは、ゲート−第２端子間電圧）は、ＶＭｉｄ−ＶＬｏｗとなるため、トランジスタＭＮｂは、オン状態となる。このため、配線ＶＡＬ１から、トランジスタＭＮｂを介して、回路ＢＳＰＲの端子Ｔｏに電流が流れて、端子Ｔｏの電位がＶＬｏｗから高くなる。なお、ノードＮはフローティング状態なので、容量素子Ｃａの容量結合により、端子Ｔｏの電位の上昇に伴って、ノードＮの電位もＶＭｉｄから上昇する。これにより、トランジスタＭＮｂのゲート−ソース間電圧は、容量素子Ｃａによって保持されるため、端子Ｔｏの電位はＶＨｉｇｈまで高くなる。また、理想的には、ノードＮの電位は、ＶＭｉｄ＋ＶＨｉｇｈ−ＶＬｏｗとなる。
　このとき、回路ＦＢの端子Ｆｉ２には、端子Ｔｏの電位と同じＶＨｉｇｈが入力される。これにより、容量素子Ｃａｆの第１端子の電位が、低レベル電位ＶＬｏｗから高レベル電位ＶＨｉｇｈに変化したことになる。また、ノードＮｆはフローティング状態なので、容量素子Ｃａｆの容量結合により、端子Ｆｉ２の電位の上昇に伴って、ノードＮｆの電位もＶＭｉｄから上昇する。なお、ここでは、ノードＮｆの電位は、ＶＭｉｄ＿ｆ＋ＶＨｉｇｈ−ＶＬｏｗとなるものとする。
　上記より、トランジスタＭＮＦａのゲートの電位は、ＶＭｉｄ＿ｆ＋ＶＨｉｇｈ−ＶＬｏｗとなる。また、トランジスタＭＮＦａの第１端子及び第２端子のそれぞれの電位はＶＨｉｇｈであるため、このときのトランジスタＭＮＦａのゲート−ソース間電圧は、ＶＭｉｄ＿ｆ−ＶＬｏｗとなる。ＶＭｉｄ＿ｆ−ＶＬｏｗ＞Ｖｔｈ＿ＭＮＦａを満たすことによって、トランジスタＭＮＦａは、オン状態となる。つまり、回路ＢＳＦＢ７の端子ＴＭｉと、配線ＶＡＬ４１と、の間が導通状態となる。
　また、上述したとおり、トランジスタＭＮＦａのゲートの電位は、ＶＭｉｄ＿ｆ＋ＶＨｉｇｈ−ＶＬｏｗである。ここで、トランジスタＭＮＦａのゲートの電位ＶＭｉｄ＿ｆ＋ＶＨｉｇｈ−ＶＬｏｗが、ＶＨｉｇｈ＋Ｖｔｈ＿ＭＮＦａよりも大きいとき（つまり、ＶＭｉｄ＿ｆ−ＶＬｏｗがＶｔｈ＿ＭＮＦａよりも高いとき）、配線ＶＡＬ４１から、トランジスタＭＮＦａを介して回路ＢＳＦＢ７の端子ＴＭｉ（回路ＢＳＰＲの端子Ｔｉ）に与えられる電位には、トランジスタＭＮＦａのしきい値電圧Ｖｔｈ＿ＭＮＦａの低下が起きない。つまり、トランジスタＭＮＦａでの電圧降下の影響をほぼ無くすことができるため、回路ＢＳＦＢ７の端子ＴＭｉ（回路ＢＳＰＲの端子Ｔｉ）の電位を、配線ＶＡＬ４１から与えられる高レベル電位ＶＨｉｇｈにすることができる。
　これにより、例えば、端子Ｔｉ（端子ＴＭｉ）の電位を保持するためのトランジスタにおいて、ソース−ドレイン間に流れるオフ電流、又はゲート−ソース間若しくはゲート−ドレイン間に流れるリーク電流が大きくなったとしても、端子Ｔｉ（端子ＴＭｉ）の電位は、回路ＦＢが与える固定電位（高レベル電位ＶＨｉｇｈ）のままとなる。また、端子Ｔｉ（端子ＴＭｉ）にノイズ信号が入力されたときも、端子Ｔｉ（端子ＴＭｉ）の電位は回路ＦＢが与える固定電位（高レベル電位ＶＨｉｇｈ）のままとなる。したがって、回路ＢＳＰＲの端子Ｔｏの電位が、上述したような要因によって変化しないため、ノードＮの電位にも影響が波及しにくい。そのため、回路ＢＳＰＲの端子Ｔｏから出力される電位が安定となる。
　図８Ａの回路ＢＳＦＢ７において、回路ＢＢＦに、後述する図９Ａの回路ＢＢを適用した構成例を、図８Ｂに示す。図８Ｂの回路ＢＳＦＢ７Ａは、回路ＢＢＦにトランジスタＭＮＦｂが含まれている構成となっている。
　トランジスタＭＮＦｂの第１端子は、回路ＢＢＦの端子Ｂｉに電気的に接続され、トランジスタＭＮＦｂの第２端子は、回路ＢＢＦの端子Ｂｏに電気的に接続され、トランジスタＭＮＦｂのゲートは、配線ＶＡＬ４２に電気的に接続されている。
　配線ＶＡＬ４２は、上記で説明した配線ＶＡＬ４１の説明を参照することができる。
　また、トランジスタＭＮＦｂはノーマリーオフであって、トランジスタＭＮＦｂのしきい値電圧をＶｔｈ＿ＭＮＦｂとする。また、しきい値電圧Ｖｔｈ＿ＭＮＦｂは、ＶＨｉｇｈ−ＶＬｏｗ＞Ｖｔｈ＿ＭＮＦｂを満たす電圧とする。
　ここで、図８Ｂの回路ＢＳＦＢ７Ａにおける回路ＦＢの回路の動作例について説明する。初めに、回路ＦＢにおいて、ノードＮｆの電位が低レベル電位ＶＬｏｗであるものとする。また、配線ＶＡＬ４２からトランジスタＭＮＦｂのゲートに高レベル電位ＶＨｉｇｈが与えられているものとする。このとき、トランジスタＭＮＦｂのゲート−ソース間電圧（このタイミングでは、ゲート−第２端子間電圧）はＶＨｉｇｈ−ＶＬｏｗとなるので、トランジスタＭＮＦｂがオン状態となる。また、ここで、回路ＢＳＦＢ７Ａの端子ＴＭｉに高レベル電位ＶＨｉｇｈが入力されたとき（つまり、Ｖｉｎ＝ＶＨｉｇｈのとき）、トランジスタＭＮＦｂの第２端子の電位は、トランジスタＭＮＦｂがオフ状態となるゲート−ソース間電圧になるまで上昇する。具体的には、トランジスタＭＮＦｂの第２端子の電位（ノードＮｆの電位）が、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦｂに達したとき、トランジスタＭＮＦｂがオフ状態となる。なお、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦｂは、上述したＶＭｉｄ＿ｆに相当する。
　その後、回路ＢＳＰＲによって、端子Ｔｏから高レベル電位ＶＨｉｇｈが出力されたものとする。これにより、ノードＮｆの電位は、容量素子Ｃａｆによる容量結合によって、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦｂから２ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦｂ−ＶＬｏｗに変化する。つまり、トランジスタＭＮＦａのゲートの電位は２ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦｂ−ＶＬｏｗとなり、また、トランジスタＭＮＦａの第１端子及び第２端子のそれぞれはＶＨｉｇｈであるため、トランジスタＭＮＦａのゲート−ソース間電圧は、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦｂ−ＶＬｏｗとなる。ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦｂ−ＶＬｏｗ＞Ｖｔｈ＿ＭＮＦａを満たすことにより、トランジスタＭＮＦａはオン状態となって、配線ＶＡＬ４１と端子Ｔｉ（端子ＴＭｉ）との間が導通状態となる。
　また、トランジスタＭＮＦａのゲートの電位２ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦｂ−ＶＬｏｗが、ＶＨｉｇｈ＋Ｖｔｈ＿ＭＮＦａよりも大きいとき（つまり、ＶＨｉｇｈ−ＶＬｏｗ−Ｖｔｈ＿ＭＮＦｂが、Ｖｔｈ＿ＭＮＦａよりも高いとき）、配線ＶＡＬ４１から、トランジスタＭＮＦａを介して回路ＢＳＦＢ７の端子ＴＭｉ（回路ＢＳＰＲの端子Ｔｉ）に与えられる電位には、トランジスタＭＮＦａのしきい値電圧Ｖｔｈ＿ＭＮＦａの低下が起きない。つまり、トランジスタＭＮＦａでの電圧降下の影響をほぼ無くすことができるため、回路ＢＳＦＢ７の端子ＴＭｉ（回路ＢＳＰＲの端子Ｔｉ）の電位を、配線ＶＡＬ４１から与えられる高レベル電位ＶＨｉｇｈにすることができる。これにより、端子Ｔｉ（端子ＴＭｉ）がフローティング状態でなくなるため、端子Ｔｉ（端子ＴＭｉ）の電位は、リーク電流又はノイズ信号といった要因によって、変化しなくなる。
　なお、本発明の一態様の半導体装置は、図８Ａに示す回路ＢＳＦＢ７及び図８Ｂに示す回路ＢＳＦＢ７Ａに限定されない。本発明の一態様の半導体装置は、例えば、図８Ａの回路ＢＳＦＢ７を、図８Ｃに示す回路ＢＳＦＢ７Ｂに変更した回路構成としてもよい。
　図８Ｃの回路ＢＳＦＢ７Ｂは、図８Ａの回路ＢＳＦＢ７において、回路ＦＢに含まれている容量素子Ｃａｆを回路ＢＳＰＲに含まれている容量素子Ｃａにまとめ、回路ＦＢに含まれている回路ＢＢＦを回路ＢＳＰＲに含まれている回路ＢＢにまとめた構成となっている。そのため、回路ＦＢのノードＮｆは、回路ＢＳＰＲのノードＮにまとめられる。
　図８Ｃの回路ＢＳＦＢ７Ｂでは、回路ＦＢの入力端子は、端子Ｆｉ１及び端子Ｆｉ２ではなく、端子Ｆｉとしている。また、図８Ｃの回路ＢＳＦＢ７Ｂにおいて、回路ＦＢの端子Ｆｉは、回路ＢＢの端子Ｂｏと、トランジスタＭＮｂのゲートと、容量素子Ｃａの第１端子と、に電気的に接続されている。
　なお、図８Ｃの回路ＢＳＦＢ７Ｂは、図３Ａの回路ＢＳＦＢ１において、回路ＦＢの端子Ｆｉを、端子Ｔｏ及び端子ＴＭｏではなく、回路ＦＢの端子Ｆｉは、回路ＢＢの端子Ｂｏと、トランジスタＭＮｂのゲートと、容量素子Ｃａの第１端子と、に電気的に接続した構成でもある。つまり、図８Ｃの回路ＢＳＦＢ７Ｂは、図３Ａの回路ＢＳＦＢ１の変更例ともいえる。
　図８Ｃの回路ＢＳＦＢ７Ｂにおいて、回路ＢＳＰＲの動作は、図２Ａの回路ＢＳＰＲの動作例を参照することができる。このため、ノードＮの電位をＶＭｉｄとし、かつノードＮをフローティング状態にした後に、配線ＶＡＬ１からトランジスタＭＮｂの第１端子に与える電位を低レベル電位ＶＬｏｗから高レベル電位ＶＨｉｇｈに変化させることによって、ブートストラップによって、ノードＮの電位をＶＭｉｄ＋ＶＨｉｇｈ−ＶＬｏｗにすることができる。また、これにより、トランジスタＭＮＦａのゲートには、ＶＭｉｄ＋ＶＨｉｇｈ−ＶＬｏｗが与えられる。ここで、トランジスタＭＮＦａのゲートの電位ＶＭｉｄ＋ＶＨｉｇｈ−ＶＬｏｗが、ＶＨｉｇｈ＋Ｖｔｈ＿ＭＮＦａよりも大きいとき、配線ＶＡＬ４１から、トランジスタＭＮＦａを介して回路ＢＳＦＢ７の端子ＴＭｉ（回路ＢＳＰＲの端子Ｔｉ）に与えられる電位には、トランジスタＭＮＦａのしきい値電圧Ｖｔｈ＿ＭＮＦａの低下が起きない。つまり、図８Ａの回路ＢＳＦＢ７と同様に、トランジスタＭＮＦａでの電圧降下の影響をほぼ無くすことができるため、回路ＢＳＦＢ７Ｂの端子ＴＭｉ（回路ＢＳＰＲの端子Ｔｉ）の電位を、配線ＶＡＬ４１から与えられる高レベル電位ＶＨｉｇｈにすることができる。
＜＜回路ＢＢの構成例１＞＞
　次に、図１Ａ及び図１Ｂのそれぞれの回路ＢＳＰＲに含まれている回路ＢＢの構成例について説明する。なお、下記に説明する回路ＢＢは、図８Ａの回路ＦＢに含まれる回路ＢＢＦにも適用することができる。
　図９Ａに示す回路ＢＳＰＲは、回路ＢＢにトランジスタＭＮａが含まれている構成となっている。トランジスタＭＮａは、例えば、トランジスタＭＮｂに適用できるトランジスタを用いることができる。
　トランジスタＭＮａの第１端子は端子Ｂｉに電気的に接続され、トランジスタＭＮａの第２端子は端子Ｂｏに電気的に接続されている。また、トランジスタＭＮａのゲートは、配線ＶＡＬ２に電気的に接続されている。
　配線ＶＡＬ２は、例えば、配線ＶＡＬ１と同様に、固定電位、又は可変電位を与える配線として機能する。また、固定電位としては、例えば、高レベル電位、低レベル電位、接地電位又は負電位が挙げられる。また、可変電位としては、パルス信号が挙げられる。
　また、配線ＶＡＬ２は、配線ＶＡＬ１に電気的に接続されていてもよい。換言すると、配線ＶＡＬ２は、配線ＶＡＬ１と同一の配線としてもよい。
　ここで、図９Ａの回路ＢＳＰＲの動作例について説明する。例えば、回路ＢＳＰＲの端子Ｔｉに高レベル電位ＶＨｉｇｈが入力されているものとする。つまり、Ｖｉｎ＝ＶＨｉｇｈとなる。また、配線ＶＡＬ２からトランジスタＭＮａのゲートに高レベル電位ＶＨｉｇｈが与えられているものとする。また、ノードＮの電位（トランジスタＭＮｂのゲートの電位、又は容量素子Ｃａの第１端子の電位）を低レベル電位ＶＬｏｗとする。
　また、トランジスタＭＮａはノーマリーオフであって、トランジスタＭＮａのしきい値電圧をＶｔｈ＿ＭＮａとする。また、しきい値電圧Ｖｔｈ＿ＭＮａは、ＶＨｉｇｈ−ＶＬｏｗ＞Ｖｔｈ＿ＭＮａを満たす電圧とする。
　トランジスタＭＮａのゲート−ソース間電圧（このタイミングでは、ゲート−第２端子間電圧）は、ＶＨｉｇｈ−ＶＬｏｗとなるため、トランジスタＭＮａは、オン状態となる。このため、ノードＮには、端子ＴｉからトランジスタＭＮａを介して電流が流れて、電荷が蓄積されて、トランジスタＭＮａがオフ状態になるまでノードＮの電位が上昇する。具体的には、トランジスタＭＮａは、トランジスタＭＮａのゲート−ソース間電圧がＶｔｈ＿ＭＮａまで低くなったときにオフ状態となるため、このときのノードＮの電位（トランジスタＭＮａの第２端子の電位）はＶＨｉｇｈ−Ｖｔｈ＿ＭＮａとなる。なお、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮａは、図２Ａで説明したＶＭｉｄに相当する。
＜＜回路ＢＢの構成例２＞＞
　図９Ｂに示す回路ＢＳＰＲの回路ＢＢは、図９Ａの回路ＢＳＰＲの回路ＢＢの変更例であって、トランジスタＭＮａのゲートが配線ＶＡＬ２でなく、トランジスタＭＮａの第１端子に電気的に接続されている点で、図９Ａの回路ＢＳＰＲの回路ＢＢと異なっている。
　図９Ｂにおいて、トランジスタＭＮａの第１端子と、トランジスタＭＮａのゲートと、が電気的に接続されているため、トランジスタＭＮａは、ダイオード接続されている構成といえる。このため、例えば、回路ＢＳＰＲの端子Ｔｉに高レベル電位ＶＨｉｇｈが入力されたとき、トランジスタＭＮａの第１端子とゲートのそれぞれの電位は、高レベル電位ＶＨｉｇｈとなるため、ノードＮの電位（トランジスタＭＮａの第２端子の電位）はＶＨｉｇｈ−Ｖｔｈ＿ＭＮａとなる。
　なお、ノードＮの電位（トランジスタＭＮａの第２端子の電位）であるＶＨｉｇｈ−Ｖｔｈ＿ＭＮａを低下させたい場合、換言するとノードＮに蓄積された電荷を放出したい場合には、図９Ｂの回路ＢＳＰＲの回路ＢＢに対して更なる変更が求められる。
　図９Ｃに示す回路ＢＳＰＲの回路ＢＢは、図９Ｂの回路ＢＳＰＲの回路ＢＢの変更例であって、ノードＮに蓄積された電荷の放出が可能な構成となっている点で、図９Ｂの回路ＢＳＰＲの回路ＢＢと異なっている。
　図９Ｃの回路ＢＳＰＲにおいて、回路ＢＢは、トランジスタＭＮａに加えて更にトランジスタＭＮｄを有する。
　トランジスタＭＮｄは、例えば、トランジスタＭＮａ又はトランジスタＭＮｂに適用できるトランジスタを用いることができる。
　トランジスタＭＮｄの第１端子は、トランジスタＭＮａの第２端子と、端子Ｂｏと、に電気的に接続され、トランジスタＭＮｄの第２端子は、配線ＶＡＬ３に電気的に接続され、トランジスタＭＮｄのゲートは、配線ＲＳＴに電気的に接続されている。
　配線ＶＡＬ３は、例えば、配線ＶＡＬ２又は配線ＶＡＬ５２と同様に、固定電位を与える配線として機能する。また、固定電位としては、例えば、低レベル電位が挙げられる。また、他の固定電位としては、接地電位又は負電位が挙げられる。また、状況によっては、配線ＶＡＬ３は、可変電位を与える配線として機能してもよい。
　配線ＲＳＴは、例えば、ノードＮに蓄積された電荷を放出するか否かを選択するための信号を送信する配線として機能する。具体的には、例えば、ノードＮの電荷を放出しない場合は、配線ＲＳＴには、信号として低レベル電位ＶＬｏｗを与えてトランジスタＭＮｄをオフ状態とすればよい。また、例えば、ノードＮの電荷を放出する場合は、配線ＲＳＴには、信号として高レベル電位ＶＨｉｇｈを与えてトランジスタＭＮｄをオン状態とすればよい。
　ノードＮの電位を高くしたい場合（ノードＮの電位をＶＨｉｇｈ−Ｖｔｈ＿ＭＮａにしたい場合）、例えば、配線ＲＳＴに低レベル電位ＶＬｏｗを与えてトランジスタＭＮｄをオフ状態にした後に、端子Ｔｉに高レベル電位ＶＨｉｇｈを与えればよい。また、ノードＮの電位を低くしたい場合（ノードＮの電位をＶＬｏｗにしたい場合）、例えば、端子Ｔｉに低レベル電位ＶＬｏｗを与えてトランジスタＭＮａをオフ状態にした後に、配線ＲＳＴに高レベル電位ＶＨｉｇｈを与えてトランジスタＭＮｄをオン状態とすればよい。ここで、配線ＶＡＬ３が与える電位を低レベル電位ＶＬｏｗとしたとき、ノードＮの電荷は配線ＶＡＬ３に流れていき、結果として、ノードＮの電位はＶＬｏｗとなる。
＜＜回路ＢＢの構成例３＞＞
　図９Ｄに示す回路ＢＳＰＲの回路ＢＢは、図９Ａの回路ＢＳＰＲの回路ＢＢの変更例であって、トランジスタＭＮａのゲートが配線ＶＡＬ２でなく端子Ｂｉに電気的に接続され、トランジスタＭＮａの第１端子が端子Ｂｉでなく配線ＶＡＬ２に電気的に接続されている点で、図９Ａの回路ＢＳＰＲの回路ＢＢと異なっている。
　図９Ｄの回路ＢＳＰＲの動作例について説明する。例えば、回路ＢＳＰＲの端子Ｔｉに高レベル電位ＶＨｉｇｈが入力されているものとする。また、配線ＶＡＬ２からトランジスタＭＮａの第１端子に高レベル電位ＶＨｉｇｈが与えられているものとする。また、ノードＮの電位を低レベル電位ＶＬｏｗとする。
　トランジスタＭＮａのゲート−ソース間電圧（このタイミングでは、ゲート−第２端子間電圧）は、ＶＨｉｇｈ−ＶＬｏｗとなるため、トランジスタＭＮａは、オン状態となる。このため、ノードＮには、配線ＶＡＬ２からトランジスタＭＮａを介して電流が流れて、電荷が蓄積されて、トランジスタＭＮａがオフ状態になるまでノードＮの電位が上昇する。具体的には、トランジスタＭＮａは、トランジスタＭＮａのゲート−ソース間電圧がＶｔｈ＿ＭＮａまで低くなったときにオフ状態となるため、このときのノードＮの電位（トランジスタＭＮａの第２端子の電位）はＶＨｉｇｈ−Ｖｔｈ＿ＭＮａとなる。なお、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮａは、図２Ａで説明したＶＭｉｄに相当する。
　なお、ノードＮの電位（トランジスタＭＮａの第２端子の電位）であるＶＨｉｇｈ−Ｖｔｈ＿ＭＮａを低下させたい場合、換言するとノードＮに蓄積された電荷を放出したい場合には、図９Ｄの回路ＢＳＰＲの回路ＢＢに対して更なる変更が求められる。
　図９Ｅに示す回路ＢＳＰＲの回路ＢＢは、図９Ｄの回路ＢＳＰＲの回路ＢＢの変更例であって、ノードＮに蓄積された電荷の放出が可能な構成となっている点で、図９Ｄの回路ＢＳＰＲの回路ＢＢと異なっている。
　図９Ｅの回路ＢＳＰＲにおいて、回路ＢＢは、トランジスタＭＮａに加えて更にトランジスタＭＮｄを有する。
　トランジスタＭＮｄの第１端子は、トランジスタＭＮａの第２端子と、端子Ｂｏと、に電気的に接続され、トランジスタＭＮｄの第２端子は、配線ＶＡＬ３に電気的に接続され、トランジスタＭＮｄのゲートは、配線ＲＳＴに電気的に接続されている。
　トランジスタＭＮｄ、配線ＶＡＬ３、及び配線ＲＳＴのそれぞれについては、図９Ｃの回路ＢＳＰＲのトランジスタＭＮｄ、配線ＶＡＬ３及び配線ＲＳＴのそれぞれの説明を参照することができる。
　ノードＮの電位を高くしたい場合（ノードＮの電位をＶＨｉｇｈ−Ｖｔｈ＿ＭＮａにしたい場合）、例えば、配線ＲＳＴに低レベル電位ＶＬｏｗを与えてトランジスタＭＮｄをオフ状態にした後に、端子Ｔｉに高レベル電位ＶＨｉｇｈを与えればよい。また、ノードＮの電位を低くしたい場合（ノードＮの電位をＶＬｏｗにしたい場合）、例えば、端子Ｔｉに低レベル電位ＶＬｏｗを与えてトランジスタＭＮａをオフ状態にした後に、配線ＲＳＴに高レベル電位ＶＨｉｇｈを与えてトランジスタＭＮｄをオン状態とすればよい。ここで、配線ＶＡＬ３が与える電位を低レベル電位ＶＬｏｗとしたとき、ノードＮの電荷は配線ＶＡＬ３に流れていき、結果として、ノードＮの電位はＶＬｏｗとなる。
＜＜回路ＢＢの構成例４＞＞
　図９Ｆに示す回路ＢＳＰＲは、回路ＢＢにインバータ回路が含まれている構成となっている。具体的には、回路ＢＢは、トランジスタＭＮｅと、トランジスタＭＮｆと、を有し、トランジスタＭＮｅと、トランジスタＭＮｆと、によって当該インバータ回路が構成されている。
　トランジスタＭＮｅ及びトランジスタＭＮｆのそれぞれは、例えば、トランジスタＭＮｂに適用できるトランジスタを用いることができる。
　トランジスタＭＮｅの第１端子は、トランジスタＭＮｅのゲートと、配線ＶＡＬ２と、に電気的に接続され、トランジスタＭＮｅの第２端子は、端子Ｂｏと、トランジスタＭＮｆの第１端子と、に電気的に接続されている。トランジスタＭＮｆの第２端子は、配線ＶＡＬ３に電気的に接続され、トランジスタＭＮｆのゲートは、端子Ｂｉに電気的に接続されている。
　配線ＶＡＬ２については、図９Ａの回路ＢＳＰＲにおける配線ＶＡＬ２の説明を参照することができる。また、配線ＶＡＬ３については、図９Ｃの回路ＢＳＰＲにおける配線ＶＡＬ３の説明を参照することができる。
　なお、図９Ｆでは、端子Ｔｏから出力される電位をＶｏｕｔではなく、Ｖｏｕｔｂと図示している。
　ここで、図９Ｆの回路ＢＳＰＲの動作例について説明する。例えば、配線ＶＡＬ２からトランジスタＭＮｅの第１端子及びゲートに高レベル電位ＶＨｉｇｈが与えられているものとする。また、配線ＶＡＬ３からトランジスタＭＮｆの第２端子に低レベル電位ＶＬｏｗが与えられているものとする。また、ノードＮの電位（トランジスタＭＮｂのゲートの電位、若しくは容量素子Ｃａの第１端子の電位）を低レベル電位ＶＬｏｗとする。
　また、トランジスタＭＮｅ及びトランジスタＭＮｆはノーマリーオフであって、特に、トランジスタＭＮｅのしきい値電圧をＶｔｈ＿ＭＮｅとし、また、Ｖｔｈ＿ＭＮｅは、ＶＨｉｇｈ−ＶＬｏｗ＞Ｖｔｈ＿ＭＮｅを満たす電圧とする。
　初めに、端子Ｔｉに低レベル電位ＶＬｏｗが入力された場合を考える。このとき、トランジスタＭＮｆのゲートにはＶＬｏｗが入力されるため、トランジスタＭＮｆはオフ状態となる。また、トランジスタＭＮｅのゲート−ソース間電圧（このタイミングでは、ゲート−第２端子間電圧）はＶＨｉｇｈ−ＶＬｏｗとなるので、トランジスタＭＮｅがオン状態となる。このため、ノードＮには、配線ＶＡＬ２からトランジスタＭＮｅを介して電流が流れて、電荷が蓄積されて、トランジスタＭＮｅがオフ状態になるまでノードＮの電位が上昇する。具体的には、トランジスタＭＮｅは、トランジスタＭＮｅのゲート−ソース間電圧がＶｔｈ＿ＭＮｅまで低くなったとき、オフ状態となるため、このときのノードＮの電位（トランジスタＭＮｅの第２端子の電位）はＶＨｉｇｈ−Ｖｔｈ＿ＭＮｅとなる。なお、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮｅは、図２Ａで説明したＶＭｉｄに相当する。
　次に、端子Ｔｉに高レベル電位ＶＨｉｇｈが入力された場合を考える。このとき、トランジスタＭＮｆのゲートにはＶＨｉｇｈが入力されるため、トランジスタＭＮｆはオン状態となる。また、トランジスタＭＮｆがオン状態になるため、ノードＮから、トランジスタＭＮｆを介して配線ＶＡＬ３に電流が流れて、電荷が放出されて、理想的にはノードＮの電位は、配線ＶＡＬ３が与える低レベル電位ＶＬｏｗとなる。なお、実際には、トランジスタＭＮｅの第２端子の電位（ノードＮの電位）が低下すると、トランジスタＭＮｅはオン状態となるため、ノードＮの電位は、低レベル電位ＶＬｏｗ以上高レベル電位ＶＨｉｇｈ以下となる。
＜増幅回路の構成例２＞
　次に、図１Ａの回路ＢＳＦＢと異なる、増幅回路の構成例について説明する。
　図１０Ａに示す回路ＢＳＦＣは、図１Ａの回路ＢＳＦＢの変更例であって、回路ＦＢの端子Ｆｏが、端子ＴＭｉ（回路ＢＢの端子Ｂｉ）でなく、回路ＢＢの端子Ｂｏと、トランジスタＭＮｂのゲートと、容量素子Ｃａの第１端子と、に電気的に接続されている点で、図１Ａの回路ＢＳＦＢと異なっている。
　また、図１０Ａに示す回路ＢＳＦＣの回路ＦＢには、例えば、上記で説明した図３Ａ、図３Ｂ及び図４Ａ乃至図７Ｂに示した回路ＦＢを用いることができる。
　一例として、図１０Ａの回路ＢＳＦＣの回路ＦＢに、図３Ａの回路ＢＳＦＢ１の回路ＦＢを用いた場合の構成例を図１０Ｂに示す。
　図１０Ｂの回路ＢＳＦＣ１は、図３Ａに示した構成の回路ＦＢを有している。そのため、図１０Ｂの回路ＢＳＦＣ１において、トランジスタＭＮＦａの第１端子は、回路ＢＢの端子Ｂｏと、トランジスタＭＮｂのゲートと、容量素子Ｃａの第１端子と、に電気的に接続されている。
　次に、図１０Ｂの回路ＢＳＦＣ１の動作例について説明する。
　回路ＢＳＰＲに係る動作については、図２Ａの回路ＢＳＰＲの動作例を参照することができる。例えば、回路ＢＳＦＣ１の端子ＴＭｉに高レベル電位ＶＨｉｇｈが入力されたとき（つまり、Ｖｉｎ＝ＶＨｉｇｈのとき）、回路ＢＢは端子Ｂｏに電位ＶＭｉｄを出力する。これにより、トランジスタＭＮｂのゲート（容量素子Ｃａの第１端子）にＶＭｉｄが与えられる。また、配線ＶＡＬ１からトランジスタＭＮｂの第１端子に低レベル電位ＶＬｏｗが与えられているものとする。また、配線ＶＡＬ４１からトランジスタＭＮＦａの第２端子に高レベル電位ＶＨｉｇｈが与えられているものとする。
　このとき、トランジスタＭＮｂのゲート−ソース間電圧（このタイミングでは、ゲート−第１端子間電圧）は、ＶＭｉｄ−ＶＬｏｗとなるため、トランジスタＭＮｂは、オン状態となる。このため、配線ＶＡＬ１は、トランジスタＭＮｂを介して、回路ＢＳＰＲの端子Ｔｏに低レベル電位ＶＬｏｗを出力する。つまり、Ｖｏｕｔ＝ＶＬｏｗとなる。
　このとき、回路ＦＢの端子Ｆｉには、端子Ｔｏの電位と同じＶＬｏｗが入力される。これにより、トランジスタＭＮＦａのゲートに低レベル電位ＶＬｏｗが与えられている。
　また、トランジスタＭＮＦａはノーマリーオフであって、トランジスタＭＮＦａのしきい値電圧をＶｔｈ＿ＭＮＦａとする。また、しきい値電圧Ｖｔｈ＿ＭＮＦａは、ＶＨｉｇｈ−ＶＬｏｗ＞Ｖｔｈ＿ＭＮＦａを満たす電圧とする。
　ここでのトランジスタＭＮＦａのゲート−ソース間電圧（ここでは、ゲート−第１端子間電圧とする）は、ＶＬｏｗ−ＶＭｉｄ＜Ｖｔｈ＿ＭＮＦａであるため、トランジスタＭＮＦａはオフ状態となる。
　次に、配線ＶＡＬ１からトランジスタＭＮｂの第１端子に与える電位を、低レベル電位ＶＬｏｗから高レベル電位ＶＨｉｇｈに変化したとする。また、回路ＢＢによって、ノードＮをフローティング状態にしたとする。このとき、トランジスタＭＮｂのゲート−ソース間電圧（このタイミングでは、ゲート−第２端子間電圧）は、ＶＭｉｄ−ＶＬｏｗとなるため、トランジスタＭＮｂは、オン状態となる。このため、配線ＶＡＬ１から、トランジスタＭＮｂを介して、回路ＢＳＰＲの端子Ｔｏに電流が流れて、端子Ｔｏの電位がＶＬｏｗから高くなる。なお、ノードＮはフローティング状態なので、容量素子Ｃａの容量結合により、端子Ｔｏの電位の上昇に伴って、ノードＮの電位もＶＭｉｄから上昇する。これにより、トランジスタＭＮｂのゲート−ソース間電圧は、容量素子Ｃａによって保持されるため、端子Ｔｏの電位はＶＨｉｇｈまで高くなる。また、理想的には、ノードＮの電位は、ＶＭｉｄ＋ＶＨｉｇｈ−ＶＬｏｗとなる。
　このとき、回路ＦＢの端子Ｆｉには、端子Ｔｏの電位と同じＶＨｉｇｈが入力される。これにより、トランジスタＭＮＦａのゲートに高レベル電位ＶＨｉｇｈが与えられている。
　ここでのトランジスタＭＮＦａのゲート−ソース間電圧（ここでは、ゲート−第２端子間電圧とする）は、一例として、ＶＨｉｇｈ−ＶＨｉｇｈ＝０となる。トランジスタＭＮＦａはノーマリーオフであるため、トランジスタＭＮＦａはオフ状態である。
　ところで、この状態において、回路ＢＢの端子Ｂｏ（トランジスタＭＮＦａの第１端子）の電位がＶＭｉｄ＋ＶＨｉｇｈ−ＶＬｏｗから低下して、トランジスタＭＮＦａのゲート−第１端子間電圧がしきい値電圧よりも高くなったとき、トランジスタＭＮＦａがオン状態となる。このとき、ノードＮには、配線ＶＡＬ４１からの電荷が蓄積されて、回路ＢＳＰＲの端子Ｔｉの電位が上昇する。具体的には、トランジスタＭＮＦａは、トランジスタＭＮＦａのゲート−ソース間電圧がＶｔｈ＿ＭＮＦａになったときにオフ状態となるため、このときのノードＮの電位（トランジスタＭＮＦａの第１端子の電位）はＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａとなる。
　上記の通り、回路ＢＳＦＣ１は、端子ＴＭｏから高レベル電位ＶＨｉｇｈが出力されたとき、回路ＢＢの端子Ｂｏの電位が下がった際に、回路ＦＢが、端子Ｂｏ（ノードＮ）に対して、電位ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａを与えることができる。また、その後、回路ＢＳＰＲにおいて、ブートストラップが再度行われ、回路ＢＳＰＲの端子Ｔｏから高レベル電位ＶＨｉｇｈが出力される。上記の動作によって、回路ＢＳＰＲの端子Ｔｏから出力される電位が安定となる。
　また、別の一例として、図１０Ａの回路ＢＳＦＣの回路ＦＢに、図４Ｄの回路ＢＳＦＢ５の回路ＦＢを用いた場合の構成例を図１０Ｃに示す。
　図１０Ｃの回路ＢＳＦＣ２は、図４Ｄに示した構成の回路ＦＢを有している。そのため、図１０Ｃの回路ＢＳＦＣ２において、トランジスタＭＮＦａの第１端子は、回路ＢＢの端子Ｂｏと、トランジスタＭＮｂのゲートと、容量素子Ｃａの第１端子と、に電気的に接続されている。また、トランジスタＭＮＦａの第２端子及びゲートは、回路ＢＳＰＲの端子Ｔｏと、回路ＢＳＦＣ２の端子ＴＭｏと、に電気的に接続されている。
　図１０Ｃの回路ＢＳＦＣ２において、トランジスタＭＮＦａのゲートに高レベル電位ＶＨｉｇｈが入力されている場合（回路ＢＳＰＲの端子Ｔｏから高レベル電位ＶＨｉｇｈが出力されている場合）、トランジスタＭＮＦａの第１端子の電位がＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａ以下になっているとき、トランジスタＭＮＦａはオン状態となる。このとき、端子Ｔｏから出力される電流は、トランジスタＭＮＦａのソース−ドレイン間を介して端子Ｂｏ（ノードＮ）に流れる。また、トランジスタＭＮＦａの第１端子の電位は、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａになるまで上昇する。また、トランジスタＭＮＦａの第１端子の電位がＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａに達したとき、トランジスタＭＮＦａは、オフ状態となる。その後、回路ＢＳＰＲにおいて、ブートストラップが再度行われ、回路ＢＳＰＲの端子Ｔｏから高レベル電位ＶＨｉｇｈが出力される。上記の動作によって、回路ＢＳＰＲの端子Ｔｏから出力される電位が安定となる。
　上記の通り、図１０Ａの回路ＢＳＦＣ、図１０Ｂの回路ＢＳＦＣ１又は図１０Ｃの回路ＢＳＦＣ２を用いることで、回路ＢＳＰＲの端子Ｔｏから出力される電位をフィードバックして、回路ＢＢの端子Ｂｏ（ノードＮ）に固定電位を与えることができる。その結果、回路ＢＳＰＲの端子Ｔｏから出力される電位を安定させることができる。
＜増幅回路のレイアウト例＞
　次に、上述した増幅回路のレイアウト図（平面模式図）の一例について説明する。
　図１１は、図３Ｃに示す回路ＢＳＦＢ１Ｂのレイアウト図である。特に、図３Ｃの回路ＢＳＦＢ１Ｂに含まれる回路ＢＢには、図９Ａに示す回路ＢＢを適用している。なお、図１１のレイアウト図では、トランジスタＭＮＦａ、トランジスタＭＮａ、トランジスタＭＮｂ及びトランジスタＭＮｇのそれぞれのバックゲートを図示していないが、図１１のレイアウト図には、バックゲートが設けられていてもよい。
　また、図１１において、回路ＢＳＦＢ１Ｂは、導電体ＧＥＭと、導電体ＳＤＭと、半導体ＳＭＣと、導電体ＰＬＧと、を有する。なお、図１１には、回路ＢＳＦＢ１Ｂに含まれている絶縁体を図示していない。
　半導体ＳＭＣは、一例として、導電体ＧＥＭの下方に位置している。また、導電体ＧＥＭは、一例として、導電体ＳＤＭの下方に位置している。つまり、図１１において、回路ＢＳＦＢ１Ｂは、下方から、半導体ＳＭＣ、導電体ＧＥＭ及び導電体ＳＤＭの順に形成されている。
　導電体ＧＥＭの一部は、一例として、トランジスタＭＮＦａ、トランジスタＭＮａ、トランジスタＭＮｂ及びトランジスタＭＮｇのそれぞれのゲート（第１ゲートと呼称する場合がある）として機能する。
　半導体ＳＭＣ、導電体ＧＥＭ及び導電体ＳＤＭのそれぞれは、例えば、フォトリソグラフィ法を用いて形成することができる。具体的には、例えば、導電体ＧＥＭを形成する場合には、導電体ＧＥＭとなる導電材料をスパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法及びＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法から選ばれた一以上の方法を用いて形成し、その後に、フォトリソグラフィ法によって所望のパターンを形成すればよい。また、半導体ＳＭＣ及び導電体ＳＤＭについても、上記と同様の方法により形成を行うことができる。
　また、半導体ＳＭＣと導電体ＧＥＭとの間には、絶縁体が設けられていてもよい。特に、半導体ＳＭＣと導電体ＧＥＭとの間に設けられる絶縁体は、ゲート絶縁膜（第１のゲート絶縁膜、フロントゲート絶縁膜と呼称する場合がある）として機能する場合がある。また、導電体ＧＥＭと導電体ＳＤＭの間にも絶縁体が設けられていてもよい。
　また、半導体ＳＭＣと導電体ＳＤＭとの間には、配線又はプラグとして機能する導電体ＰＬＧが設けられている。また、同様に、及び導電体ＧＥＭと導電体ＳＤＭとの間にも、配線又はプラグとして機能する導電体ＰＬＧが設けられている。導電体ＰＬＧは、例えば、上記の絶縁体に開口部を形成し、当該開口部に導電体ＰＬＧとなる導電材料を埋めることにより、形成される。なお、導電体ＰＬＧの形成後には、導電体ＰＬＧ及び周辺の絶縁体のそれぞれの膜面の高さを揃えるために、化学機械研磨法などを用いた平坦化処理によって平坦化がなされていてもよい。
　図１１に図示している、トランジスタＭＮＦａ、トランジスタＭＮａ、トランジスタＭＮｂ及びトランジスタＭＮｇのそれぞれは、一例として、半導体ＳＭＣと、導電体ＧＥＭと、絶縁体と、導電体ＰＬＧと、のそれぞれの一部を有する。
　また、図１１のそれぞれに図示している、容量素子Ｃａは、導電体ＳＤＭと、導電体ＧＥＭと、のそれぞれの一部を有する。また、具体的には、容量素子Ｃａは、導電体ＳＤＭと、導電体ＧＥＭと、のそれぞれの一部が互いに重なる領域を有する。つまり、容量素子Ｃａにおいて、導電体ＳＤＭの一部は、一対の電極の一方として機能し、導電体ＧＥＭの一部は、一対の電極の他方として機能する。なお、容量素子Ｃａに含まれる導電体ＳＤＭと導電体ＧＥＭとの間には、誘電率が高い絶縁体が設けられていることが好ましい。
　なお、本発明の一態様の表示装置に係るレイアウト図は、図１１に限定されない。本発明の一態様の表示装置に係るレイアウト図は、適宜変更がなされた図１１としてもよい。
＜表示装置への適用例＞
　次に、上述した増幅回路を有する駆動回路と、当該駆動回路を有する表示装置と、について説明する。
　初めに、表示装置について説明する。図１２は、上述した増幅回路を含む駆動回路を有する、表示装置の構成例を示している。図１２に示す表示装置ＤＳＰは、一例として、駆動回路ＧＤと、駆動回路ＳＤと、画素アレイＰＡと、を有する。
　なお、図１２では、駆動回路ＧＤ、駆動回路ＳＤ、画素アレイＰＡ、配線ＧＬ［１］、配線ＧＬ［ｍ］、配線ＳＬ［１］、配線ＳＬ［ｎ］、画素回路ＰＸ［１，１］、画素回路ＰＸ［ｍ，１］、画素回路ＰＸ［１，ｎ］及び画素回路ＰＸ［ｍ，ｎ］（ｍは１以上の整数であって、ｎは１以上の整数である。）を抜粋して示している。
　画素アレイＰＡは、一例として、複数の画素回路ＰＸを有する。また、画素回路ＰＸは、画素アレイＰＡにおいて、ｍ行ｎ列のマトリクス状に配置されている。
　なお、図１２に示す画素回路ＰＸの符号は、その画素回路のアドレスを示している。例えば、画素回路ＰＸ［１，１］の符号は、画素アレイＰＡにおいて１行１列の位置に配置されている画素回路ＰＸを示している。また、例えば、画素回路ＰＸ［ｍ，１］の符号は、画素アレイＰＡにおいてｍ行１列の位置に配置されている画素回路ＰＸを示している。また、例えば、画素回路ＰＸ［１，ｎ］の符号は、画素アレイＰＡにおいて１行ｎ列の位置に配置されている画素回路ＰＸを示している。また、例えば、画素回路ＰＸ［ｍ，ｎ］の符号は、画素アレイＰＡにおいてｍ行ｎ列の位置に配置されている画素回路ＰＸを示している。
　また、画素アレイＰＡのｉ行ｊ列（ｉは１以上ｍ以下の整数とし、ｊは１以上ｎ以下の整数とする）に配置されている画素回路ＰＸを、画素回路ＰＸ［ｉ，ｊ］（図示しない）とする。画素回路ＰＸ［ｉ，ｊ］は、一例として、配線ＧＬ［ｉ］（図示しない）に電気的に接続されている。また、画素回路ＰＸ［ｉ，ｊ］は、一例として、配線ＳＬ［ｊ］（図示しない）に電気的に接続されている。
　駆動回路ＧＤは、一例として、配線ＧＬ［１］乃至配線ＧＬ［ｍ］に電気的に接続されている。また、駆動回路ＳＤは、一例として、配線ＳＬ［１］乃至配線ＳＬ［ｎ］に電気的に接続されている。
　配線ＧＬ［１］乃至配線ＧＬ［ｍ］のそれぞれは、一例として、画素アレイＰＡにおいて、行方向に延設されている配線とすることができる。また、配線ＧＬに付している［ｘ］は、その配線が延設されている行番号を示している。例えば、配線ＧＬ［１］の符号は、画素アレイＰＡにおいて１行目に延設されている配線を意味している。また、例えば、配線ＧＬ［ｍ］の符号は、画素アレイＰＡにおいてｍ行目に延設されている配線を意味している。
　配線ＳＬ［１］乃至配線ＳＬ［ｎ］のそれぞれは、一例として、画素アレイＰＡにおいて、列方向に延設されている配線とすることができる。また、配線ＳＬに付している［ｙ］は、その配線が延設されている列番号を示している。例えば、配線ＳＬ［１］の符号は、画素アレイＰＡにおいて１列目に延設されている配線を意味している。また、例えば、配線ＳＬ［ｎ］の符号は、画素アレイＰＡにおいてｎ列目に延設されている配線を意味している。
　画素回路ＰＸは、例えば、液晶表示デバイス、有機ＥＬ材料を含む発光デバイス、無機ＥＬ材料を含む発光デバイス、及び発光ダイオード（例えば、マイクロＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ））を含む発光デバイスから選ばれた１つ以上が適用された画素回路とすることができる。なお、本実施の形態では、画素アレイＰＡの画素回路ＰＸには、有機ＥＬ材料が含まれる発光デバイスが適用されたものとして説明する。特に高輝度発光が可能な発光デバイスから発光される光の輝度としては、例えば、５００ｃｄ／ｍ２以上、好ましくは１０００ｃｄ／ｍ２以上１００００ｃｄ／ｍ２以下、さらに好ましくは２０００ｃｄ／ｍ２以上５０００ｃｄ／ｍ２以下とすることができる。
　駆動回路ＧＤは、一例として、表示装置ＤＳＰの画素アレイＰＡにおいて、画像データの送信先となる画素回路ＰＸを選択する機能を有する。このため、駆動回路ＧＤは、ゲートドライバ回路などと呼称することができる。
　また、上記より、駆動回路ＧＤと画素回路ＰＸとの間を電気的に接続する配線ＧＬは、一例として、選択信号を送信する配線として機能する。なお、配線ＧＬは、選択信号を送信する配線としてではなく、例えば、固定電位を供給する配線として機能してもよい。
　駆動回路ＳＤは、一例として、表示装置ＤＳＰの画素アレイＰＡにおける画素回路ＰＸに対して、画像データを送信する機能を有する。このため、駆動回路ＳＤは、ソースドライバ回路などと呼称することができる。
　また、上記より、駆動回路ＳＤと画素回路ＰＸとの間を電気的に接続する配線ＳＬは、一例として、画像データを信号として送信する配線として機能する。なお、配線ＳＬは、画像データを送信する配線としてではなく、例えば、固定電位を供給する配線として機能してもよい。
　なお、図１２に示す表示装置ＤＳＰには、配線ＧＬ［１］乃至配線ＧＬ［ｍ］及び配線ＳＬ［１］乃至配線ＳＬ［ｎ］以外の配線が延設されていてもよい。例えば、表示装置ＤＳＰには、画素回路ＰＸに供給するための固定電位を与える配線が延設されていてもよい。
＜＜駆動回路ＧＤの構成例＞＞
　図１３Ａは、図１２の表示装置ＤＳＰに適用できる、本発明の一態様に係る、駆動回路ＧＤの構成例を示している。図１３Ａに図示している駆動回路ＧＤは、一例として、回路１００［１］乃至回路１００［ｍ］を有する。
　回路１００［１］乃至回路１００［ｍ］のそれぞれは、例えば、端子ＩＴと、端子ＯＴと、端子ＣＬＫ１と、端子ＣＬＫ２と、端子ＰＷＣと、端子ＧＴと、を有する。
　回路１００［１］乃至回路１００［ｍ］のそれぞれにおいて、例えば、端子ＣＬＫ１は配線ＣＬ１に電気的に接続され、端子ＣＬＫ２は配線ＣＬ２に電気的に接続され、端子ＰＷＣは配線ＰＬに電気的に接続されている。
　配線ＣＬ１、配線ＣＬ２及び配線ＰＬのそれぞれは、例えば、クロック信号などの可変電位（本明細書において、パルス電圧と呼ばれる場合がある）を与える配線として機能する。なお、配線ＣＬ１、配線ＣＬ２及び配線ＰＬから選ばれた一以上は、可変電位ではなく、固定電位を与える配線としてもよい。
　回路１００［ｋ］（ｋは１以上ｍ−１以下の整数とする）の端子ＯＴは、例えば、回路１００［ｋ＋１］の端子ＩＴに電気的に接続されている。
　回路１００［ｉ］の端子ＧＴは、例えば、配線ＧＬ［ｉ］に電気的に接続されている。
　回路１００［１］乃至回路１００［ｍ］のそれぞれは、一例として、端子ＩＴに入力された情報を保持する機能と、保持された情報を端子ＯＴ及び端子ＧＴの一方又は双方に出力する機能を有する。
　また、例えば、回路１００［ｉ］は、端子ＣＬＫ１に高レベル電位が入力されたときに、回路１００［ｉ］に保持されている情報を端子ＯＴに出力する機能を有する。また、例えば、回路１００［ｉ］は、端子ＰＷＣに高レベル電位が入力されたときに、回路１００［ｉ］に保持されている情報を端子ＧＴに出力する機能を有する。また、例えば、回路１００［ｉ］は、端子ＣＬＫ２に高レベル電位が入力されたときに、回路１００［ｉ］に保持されている情報をリセットする機能を有する。また、回路１００［ｉ］は、回路１００［ｉ］に保持されている情報をリセットされた後に、回路１００［ｉ］の端子ＩＴに新たな情報が入力されることで、回路１００［ｉ］に新たな情報を保持する構成とすることが好ましい。
　上記のとおり、回路１００［１］乃至回路１００［ｍ］において、回路１００［１］の端子ＩＴに情報が入力された後に、適切なタイミングで端子ＣＬＫ１及び端子ＣＬＫ２に可変電位が入力されることによって、当該情報を回路１００［２］以降に順次送信することができる。また、回路１００［１］の端子ＩＴに情報が入力された後に、適切なタイミングで端子ＰＷＣに可変電位が入力されることによって、回路１００［１］乃至回路１００［ｍ］のそれぞれに保持されている情報を、回路１００［１］乃至回路１００［ｍ］のそれぞれの端子ＧＴから出力することができる。このため、本明細書等では、回路１００［１］乃至回路１００［ｍ］の構成をシフトレジスタと呼称することができる。
　また、上述した情報とは、例えば、画素アレイＰＡにおいて、画像データを書き込む画素回路ＰＸを選択するための選択信号とすることができる。なお、図１３Ａでは、当該選択信号を信号ＳＳとして図示している。
　なお、図１３Ａに示す駆動回路ＧＤにおいて、回路１００［ｍ］には端子ＯＴを図示しているが、回路１００［１］乃至回路１００［ｍ］は、シフトレジスタの構成としているため、回路１００［ｍ］は端子ＯＴを設けない構成としてもよい。
　また、図１２の表示装置ＤＳＰに適用できる駆動回路ＧＤの構成は、図１３Ａに限定されない。例えば、図１２の表示装置ＤＳＰに適用できる駆動回路ＧＤの構成としては、図１３Ｂに示す駆動回路ＧＤとしてもよい。図１３Ｂの駆動回路ＧＤは、回路ＢＦ［１］乃至回路ＢＦ［ｍ］を有している点で、図１３Ａの駆動回路ＧＤと異なっている。
　図１３Ｂの駆動回路ＧＤでは、回路ＢＦ［１］乃至回路ＢＦ［ｍ］のそれぞれの入力端子は、回路１００［１］乃至回路１００［ｍ］のそれぞれの端子ＧＴに一対一で電気的に接続され、回路ＢＦ［１］乃至回路ＢＦ［ｍ］のそれぞれの出力端子は、配線ＧＬ［１］乃至配線ＧＬ［ｍ］のそれぞれに一対一で電気的に接続されている。
　回路ＢＦ［１］乃至回路ＢＦ［ｍ］のそれぞれは、例えば、バッファ回路、インバータ回路又はラッチ回路といった増幅回路が含まれている構成とすることができる。具体的には、回路ＢＦ［１］乃至回路ＢＦ［ｍ］のそれぞれは、端子ＧＴの電位を参照して、配線ＧＬに当該電位を増幅した電位を出力する機能を有することができる。
　なお、図１３Ａ及び図１３Ｂに示す駆動回路ＧＤには、配線ＣＬ１、配線ＣＬ２及び配線ＰＬ以外の配線が延設されていてもよい。例えば、回路１００［１］乃至回路１００［ｍ］のそれぞれを駆動するための固定電位を与える配線が延設されていてもよい。
　図１４の回路１００Ａは、図１３Ａ又は図１３Ｂのそれぞれに示している駆動回路ＧＤに含まれている回路１００［１］乃至回路１００［ｍ］のそれぞれに適用できる回路構成である。
　回路１００Ａは、一例として、回路ＢＳＰＲｃと、回路ＢＳＰＲｄと、回路ＦＢｃと、トランジスタＭＮ１と、トランジスタＭＮ４と、トランジスタＭＮ５と、トランジスタＭＮ８と、トランジスタＭＮ１２と、トランジスタＭＮ１６と、容量素子Ｃ５と、を有する。また、回路１００Ａは、一例として、端子ＩＴと、端子ＰＷＣと、端子ＣＬＫ１と、端子ＣＬＫ２と、端子ＧＴと、端子ＯＴと、を有する。
　また、図１４の回路１００Ａにおいて、回路ＢＳＰＲｃと、回路ＢＳＰＲｄと、のそれぞれは、図２Ａに示した回路ＢＳＰＲを適用している。回路ＢＳＰＲｃは、トランジスタＭＮ１１と、容量素子Ｃ３と、回路ＢＢｃと、を有し、回路ＢＳＰＲｄは、トランジスタＭＮ１５と、容量素子Ｃ４と、回路ＢＢｄと、を有する。
　なお、トランジスタＭＮ１１及びトランジスタＭＮ１５は、図２Ａの回路ＢＳＰＲに含まれるトランジスタＭＮｂの説明を参照することができる。また、容量素子Ｃ３及び容量素子Ｃ４は、図２Ａの回路ＢＳＰＲに含まれる容量素子Ｃａの説明を参照することができる。また、回路ＢＢｃ及び回路ＢＢｄは、図２Ａの回路ＢＳＰＲに含まれる回路ＢＢの説明を参照することができる。
　トランジスタＭＮ１の第１ゲートは、トランジスタＭＮ８の第１ゲートと、端子ＩＴと、に電気的に接続され、トランジスタＭＮ１の第１端子は、配線ＶＤＥ１に電気的に接続されている。また、トランジスタＭＮ１の第２端子は、トランジスタＭＮ４の第１端子と、回路ＢＢｃの端子Ｂｉと、回路ＦＢｃの端子Ｆｏと、回路ＢＢｄの端子Ｂｉと、に電気的に接続されている。
　トランジスタＭＮ５の第１ゲートは、端子ＣＬＫ２に電気的に接続され、トランジスタＭＮ５の第１端子は、配線ＶＤＥ２に電気的に接続されている。また、トランジスタＭＮ５の第２端子は、トランジスタＭＮ４の第１ゲートと、容量素子Ｃ５の第１端子と、トランジスタＭＮ８の第１端子と、トランジスタＭＮ１２の第１ゲートと、トランジスタＭＮ１６の第１ゲートと、に電気的に接続されている。
　トランジスタＭＮ１１の第１ゲートは、回路ＢＢｃの端子Ｂｏと、容量素子Ｃ３の第１端子と、に電気的に接続され、トランジスタＭＮ１１の第１端子は、端子ＣＬＫ１に電気的に接続されている。また、トランジスタＭＮ１１の第２端子は、容量素子Ｃ３の第２端子と、トランジスタＭＮ１２の第１端子と、端子ＯＴと、回路ＦＢｃの端子Ｆｉと、に電気的に接続されている。
　トランジスタＭＮ１５の第１ゲートは、回路ＢＢｄの端子Ｂｏと、容量素子Ｃ４の第１端子と、に電気的に接続され、トランジスタＭＮ１５の第１端子は、端子ＰＷＣに電気的に接続されている。また、トランジスタＭＮ１５の第２端子は、容量素子Ｃ４の第２端子と、トランジスタＭＮ１６の第１端子と、端子ＧＴと、に電気的に接続されている。
　トランジスタＭＮ４の第２端子は、配線ＶＳＥ１に電気的に接続されている。また、容量素子Ｃ５の第２端子は、配線ＶＳＥ２に電気的に接続されている。また、トランジスタＭＮ８の第２端子は、配線ＶＳＥ３に電気的に接続されている。また、トランジスタＭＮ１２の第２端子は、配線ＶＳＥ４に電気的に接続されている。また、トランジスタＭＮ１６の第２端子は、配線ＶＳＥ５に電気的に接続されている。
　なお、図１４では、トランジスタＭＮ１の第２端子と、トランジスタＭＮ４の第１端子と、回路ＢＢｃの端子Ｂｉと、回路ＢＢｄの端子Ｂｉと、回路ＦＢｃの端子Ｆｏと、の電気的な接続点を、ノードＮ１として図示している。また、図１４では、トランジスタＭＮ５の第２端子と、トランジスタＭＮ４の第１ゲートと、トランジスタＭＮ８の第１端子と、トランジスタＭＮ１２の第１ゲートと、トランジスタＭＮ１６の第１ゲートと、容量素子Ｃ５の第１端子と、の電気的な接続点を、ノードＮ２として図示している。
　上述したとおり、回路ＢＳＰＲｃと、回路ＢＳＰＲｄと、のそれぞれは、図２Ａに示した回路ＢＳＰＲに相当する。また、図１４の回路ＢＳＰＲｃと回路ＦＢｃとの組は、図１Ａに示す回路ＢＳＦＢに相当する。
　配線ＶＤＥ１及び配線ＶＤＥ２のそれぞれは、一例として、固定電位を与える配線として機能する。当該固定電位としては、例えば、高レベル電位とすることができる。なお、配線ＶＤＥ１及び配線ＶＤＥ２のそれぞれは、互いに等しい固定電位を与えてもよいし、互いに異なる固定電位を与えてもよい。なお、例えば、配線ＶＤＥ１と配線ＶＤＥ２とのそれぞれが互いに等しい固定電位を与える場合、配線ＶＤＥ１と配線ＶＤＥ２とは、同一の配線としてもよい。
　また、配線ＶＤＥ１及び配線ＶＤＥ２の一方又は双方は、固定電位ではなく、可変電位を与える配線としてもよい。
　配線ＶＳＥ１乃至配線ＶＳＥ５のそれぞれは、一例として、固定電位を与える配線として機能する。当該固定電位としては、例えば、低レベル電位、接地電位又は負電位とすることができる。なお、配線ＶＳＥ１乃至配線ＶＳＥ５のそれぞれは、互いに等しい固定電位を与えてもよいし、互いに異なる固定電位を与えてもよい。また、配線ＶＳＥ１乃至配線ＶＳＥ５のそれぞれから選ばれた二以上の配線は、互いに等しい固定電位を与え、且つ残りの配線は、当該固定電位とは異なる電位を与えてもよい。また、配線ＶＳＥ１乃至配線ＶＳＥ５のそれぞれのうち、互いに等しい固定電位を与える二以上の配線は、同一の配線としてもよい。例えば、配線ＶＳＥ１と配線ＶＳＥ２とのそれぞれが互いに等しい固定電位を与える場合、配線ＶＳＥ１と配線ＶＳＥ２とは、同一の配線としてもよい。
　また、配線ＶＳＥ１乃至配線ＶＳＥ５から選ばれた一以上は、固定電位ではなく、可変電位を与える配線としてもよい。
　上記の図１４に示す回路１００Ａのとおり、回路ＢＳＰＲｃと回路ＦＢｃとを並列した回路を用いることによって、回路ＢＳＰＲｃの出力端子の電位（トランジスタＭＮ１１の第２端子の電位、又は容量素子Ｃ３の第２端子の電位に相当）を安定させることができる。つまり、回路１００Ａにおいて、端子ＯＴの電位を安定させることができる。
＜＜回路１００Ａの動作例＞＞
　図１５は、回路１００Ａの動作例を示したタイミングチャートである。図１５に示すタイミングチャートは、一例として、端子ＩＴ、端子ＰＷＣ、端子ＣＬＫ１、端子ＣＬＫ２、ノードＮ１、ノードＮ２、端子ＧＴ及び端子ＯＴのそれぞれの電位の変動を示している。なお、図１５では、高レベル電位をＶＨｉｇｈと表記し、低レベル電位をＶＬｏｗと表記している。
　なお、図１５のタイミングチャートでは、回路１００Ａの動作を簡便に説明するため、図１５のタイミングチャートに図示されている信号の入力期間の長さ、出力期間の長さなどは、実際の回路動作と異なる場合がある。
　また、本動作例において、配線ＶＤＥ１及び配線ＶＤＥ２のそれぞれが与える固定電位は、互いに等しい高レベル電位ＶＨｉｇｈとする。また、配線ＶＳＥ１乃至配線ＶＳＥ５のそれぞれが与える固定電位は、互いに等しい低レベル電位ＶＬｏｗとする。
　なお、高レベル電位ＶＨｉｇｈと低レベル電位ＶＬｏｗのそれぞれは、高レベル電位ＶＨｉｇｈと低レベル電位ＶＬｏｗとの差が図１４に記載されているトランジスタのそれぞれのしきい値電圧よりも高くなるような電位とすることが好ましい。
［時刻Ｔ１から時刻Ｔ２まで］
　時刻Ｔ１から時刻Ｔ２までの間において、端子ＩＴには低レベル電位ＶＬｏｗが与えられ、端子ＰＷＣには低レベル電位ＶＬｏｗが与えられ、端子ＣＬＫ１にはＶＬｏｗが与えられ、端子ＣＬＫ２には低レベル電位ＶＬｏｗが与えられているものとする。また、ノードＮ２には、一例として、低レベル電位ＶＬｏｗが保持されているものとする。
　端子ＣＬＫ２に低レベル電位ＶＬｏｗが与えられているとき、トランジスタＭＮ５の第１ゲートの電位は、低レベル電位ＶＬｏｗになる。また、トランジスタＭＮ５ののしきい値電圧は、適切な範囲内であるものとする。このため、トランジスタＭＮ５はオフ状態となる。
　トランジスタＭＮ４の第１ゲートの電位（ノードＮ２の電位）が高レベル電位ＶＨｉｇｈであり、トランジスタＭＮ４の第２端子には配線ＶＳＥ１からの低レベル電位ＶＬｏｗが与えられているため、トランジスタＭＮ４はオン状態となる。これにより、ノードＮ１と配線ＶＳＥ１との間が導通状態となるため、ノードＮ１の電位は低レベル電位ＶＬｏｗとなる。
　また、端子ＩＴに低レベル電位ＶＬｏｗが与えられているとき、トランジスタＭＮ１の第１ゲートの電位は、低レベル電位ＶＬｏｗになっているものとする。また、トランジスタＭＮ１のしきい値電圧は、適切な範囲内であるものとする。このため、トランジスタＭＮ１はオフ状態となる。
　トランジスタＭＮ１２の第１ゲートの電位（ノードＮ２の電位）が低レベル電位ＶＬｏｗであり、トランジスタＭＮ１２の第２端子には配線ＶＳＥ４からの低レベル電位ＶＬｏｗが与えられているため、トランジスタＭＮ１２はオフ状態となる。
　トランジスタＭＮ１６の第１ゲートの電位（ノードＮ２の電位）が低レベル電位ＶＬｏｗであり、トランジスタＭＮ１６の第２端子には配線ＶＳＥ５からの低レベル電位ＶＬｏｗが与えられているため、トランジスタＭＮ１６はオフ状態となる。
　トランジスタＭＮ８の第１ゲートの電位（端子ＩＴの電位）が低レベル電位ＶＬｏｗであり、トランジスタＭＮ８の第２端子には配線ＶＳＥ３からの低レベル電位ＶＬｏｗが与えられているため、トランジスタＭＮ８はオフ状態となる。
　なお、図１５のタイミングチャートの時刻Ｔ１から時刻Ｔ２までの間において、端子ＯＴと端子ＧＴとのそれぞれの電位は、一例として、低レベル電位ＶＬｏｗとなっている。時刻Ｔ１から時刻Ｔ２までの間において、端子ＯＴと端子ＧＴとのそれぞれの電位は高レベル電位ＶＨｉｇｈであってもよい。
［時刻Ｔ２から時刻Ｔ３まで］
　時刻Ｔ２から時刻Ｔ３までの間において、端子ＣＬＫ２には高レベル電位ＶＨｉｇｈが与えられる。
　また、端子ＣＬＫ２に高レベル電位ＶＨｉｇｈが与えられることにより、トランジスタＭＮ５のゲートの電位は、高レベル電位ＶＨｉｇｈになる。
　ここで、トランジスタＭＮ５はノーマリーオフであり、トランジスタＭＮ５のしきい値電圧をＶｔｈ＿ＭＮ５とする。また、しきい値電圧Ｖｔｈ＿ＭＮ５は、ＶＨｉｇｈ−ＶＬｏｗ＞Ｖｔｈ＿ＭＮ５を満たす電圧とする。
　トランジスタＭＮ５の第２端子の電位（ノードＮ２の電位）が低レベル電位ＶＬｏｗであるとき、トランジスタＭＮ５はオン状態となり、トランジスタＭＮ５の第２端子（ノードＮ２）には、配線ＶＤＥ２からの電荷が蓄積される。また、トランジスタＭＮ５のゲート−ソース間電圧（このタイミングでは、ゲート−第２端子間電圧）がＶＨｉｇｈ−Ｖｔｈ＿ＭＮ５となるまで、ノードＮ２に電荷が蓄積されたとき、トランジスタＭＮ５はオフ状態となる。これにより、ノードＮ２には、電位ＶＨｉｇｈ−Ｖｔｈ＿ＭＮ５が保持される。
　なお、トランジスタＭＮ５の第２端子の電位（ノードＮ２の電位）が高レベル電位ＶＨｉｇｈよりも高いとき、トランジスタＭＮ５の第１端子がソースとなって、ノードＮ２から配線ＶＤＥ１に電荷が放出される。また、トランジスタＭＮ５の第２端子の電位（ノードＮ２の電位）がＶＨｉｇｈ−Ｖｔｈ＿ＭＮ５となったとき、トランジスタＭＮ５はオフ状態となる。これにより、ノードＮ２には、上記と同様に、電位ＶＨｉｇｈ−Ｖｔｈ＿ＭＮ５が保持される。
　また、時刻Ｔ２から時刻Ｔ３までの間において、端子ＣＬＫ２に高レベル電位ＶＨｉｇｈが与えられた後には、端子ＣＬＫ２に低レベル電位ＶＬｏｗが与えられる。これにより、トランジスタＭＮ５の第１ゲートの電位は低レベル電位ＶＬｏｗになっているものとする。
　上記の動作によって、回路１００Ａは、端子ＣＬＫ２に高レベル電位ＶＨｉｇｈが与えられることによって、ノードＮ２の電位を高レベル電位ＶＨｉｇｈにリフレッシュすることができる。
　また、ノードＮ２の電位がＶＨｉｇｈ−Ｖｔｈ＿ＭＮ５なので、トランジスタＭＮ１２の第１ゲートの電位（ノードＮ２の電位）はＶＨｉｇｈ−Ｖｔｈ＿ＭＮ５となり、また、トランジスタＭＮ１２の第２端子には配線ＶＳＥ４からの低レベル電位ＶＬｏｗが与えられているため、トランジスタＭＮ１２はオン状態となる。このため、端子ＯＴと配線ＶＳＥ４との間が導通状態となるため、端子ＯＴの電位は低レベル電位ＶＬｏｗとなる。
　また、ノードＮ２の電位がＶＨｉｇｈ−Ｖｔｈ＿ＭＮ５なので、トランジスタＭＮ１６の第１ゲートの電位（ノードＮ２の電位）はＶＨｉｇｈ−Ｖｔｈ＿ＭＮ５となり、また、トランジスタＭＮ１６の第２端子には配線ＶＳＥ５からの低レベル電位ＶＬｏｗが与えられているため、トランジスタＭＮ１６はオン状態となる。これにより、端子ＧＴと配線ＶＳＥ５との間が導通状態となるため、端子ＧＴの電位は低レベル電位ＶＬｏｗとなる。
［時刻Ｔ３から時刻Ｔ４まで］
　時刻Ｔ３から時刻Ｔ４までの間において、端子ＩＴには低レベル電位ＶＬｏｗが与えられ、端子ＰＷＣには低レベル電位ＶＬｏｗが与えられ、端子ＣＬＫ１にはＶＬｏｗが与えられ、端子ＣＬＫ２には低レベル電位ＶＬｏｗが与えられているものとする。時刻Ｔ３から時刻Ｔ４までの間における、端子ＩＴ、端子ＰＷＣ、端子ＣＬＫ１及び端子ＣＬＫ２のそれぞれに入力される電位は、時刻Ｔ１から時刻Ｔ２までの間における端子ＩＴ、端子ＰＷＣ、端子ＣＬＫ１及び端子ＣＬＫ２のそれぞれに入力される電位と等しいため、時刻Ｔ３から時刻Ｔ４までの間における回路１００Ａの動作例については、時刻Ｔ１から時刻Ｔ２までの間における動作例の説明を参酌する。
［時刻Ｔ４から時刻Ｔ５まで］
　時刻Ｔ４から時刻Ｔ５までの間において、端子ＩＴには高レベル電位ＶＨｉｇｈが与えられる。
　トランジスタＭＮ８の第１ゲートには端子ＩＴからの高レベル電位ＶＨｉｇｈが与えられ、トランジスタＭＮ８の第２端子には配線ＶＳＥ３からＶＬｏｗが与えられているため、トランジスタＭＮ８はオン状態となる。これにより、ノードＮ２と配線ＶＳＥ３との間が導通状態となるため、ノードＮ２の電位は、高レベル電位ＶＨｉｇｈから低レベル電位ＶＬｏｗに変化する。
　また、上記より、トランジスタＭＮ４の第１ゲートの電位（ノードＮ２の電位）が低レベル電位ＶＬｏｗとなり、かつトランジスタＭＮ４の第２端子には配線ＶＳＥ１からの低レベル電位ＶＬｏｗが与えられているため、トランジスタＭＮ４はオフ状態となる。
　また、上記より、トランジスタＭＮ１２の第１ゲートの電位（ノードＮ２の電位）が低レベル電位ＶＬｏｗとなり、トランジスタＭＮ１２の第２端子には配線ＶＳＥ４からの低レベル電位ＶＬｏｗが与えられているため、トランジスタＭＮ１２はオフ状態となる。
　また、上記より、トランジスタＭＮ１６の第１ゲートの電位（ノードＮ２の電位）が低レベル電位ＶＬｏｗであり、トランジスタＭＮ１６の第２端子には配線ＶＳＥ５からの低レベル電位ＶＬｏｗが与えられているため、トランジスタＭＮ１６はオフ状態となる。
　また、端子ＩＴに高レベル電位ＶＨｉｇｈが与えられることにより、トランジスタＭＮ１のゲートの電位は、高レベル電位ＶＨｉｇｈになる。また、トランジスタＭＮ１の第２端子の電位（ノードＮ１の電位）が低レベル電位ＶＬｏｗであるため、トランジスタＭＮ１はオン状態となる。このため、トランジスタＭＮ１の第２端子（ノードＮ１）には、配線ＶＤＥ１から流れる電荷が蓄積される。
　ここで、トランジスタＭＮ１はノーマリーオフであり、トランジスタＭＮ１のしきい値電圧をＶｔｈ＿ＭＮ１とする。また、しきい値電圧Ｖｔｈ＿ＭＮ１は、ＶＨｉｇｈ−ＶＬｏｗ＞Ｖｔｈ＿ＭＮ１を満たす電圧とする。
　上記より、トランジスタＭＮ１のゲート−ソース間電圧（このタイミングでは、ゲート−第２端子間電圧）がＶＨｉｇｈ−Ｖｔｈ＿ＭＮ１となるまで、ノードＮ１に電荷が蓄積されたとき、トランジスタＭＮ１はオフ状態となる。これにより、ノードＮ１には、電位ＶＨｉｇｈ−Ｖｔｈ＿ＭＮ１が保持される。
　また、時刻Ｔ４から時刻Ｔ５までの間において、端子ＩＴに高レベル電位ＶＨｉｇｈが与えられた後には、端子ＩＴに低レベル電位ＶＬｏｗが与えられる。これにより、トランジスタＭＮ１の第１ゲートの電位は低レベル電位ＶＬｏｗになっているものとする。
　トランジスタＭＮ８の第１ゲートには端子ＩＴからの低レベル電位ＶＬｏｗが与えられ、トランジスタＭＮ８の第２端子には配線ＶＳＥ３からの低レベル電位ＶＬｏｗが与えられているため、トランジスタＭＮ８はオフ状態となる。これにより、ノードＮ２には低レベル電位ＶＬｏｗが保持される。
［時刻Ｔ５から時刻Ｔ６まで］
　時刻Ｔ５から時刻Ｔ６までの間において、端子ＣＬＫ１には高レベル電位ＶＨｉｇｈが与えられる。
　時刻Ｔ４から時刻Ｔ５までの間では、ノードＮ１の電位が高レベル電位ＶＨｉｇｈ−Ｖｔｈ＿ＭＮ１になっている。このとき、端子ＣＬＫ１に高レベル電位ＶＨｉｇｈが与えられることで、図２Ａの回路ＢＳＰＲの説明より、トランジスタＭＮ１１の第２端子（端子ＯＴ）の電位は、高レベル電位ＶＨｉｇｈになる。
　また、回路ＦＢｃの端子Ｆｉには、トランジスタＭＮ１１の第２端子（端子ＯＴ）の電位である高レベル電位ＶＨｉｇｈが与えられる。回路ＦＢｃを図３Ａの回路ＢＳＦＢ１の回路ＦＢとしたとき、回路ＦＢｃは、端子Ｆｏに対してＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａを出力する。つまり、ノードＮ１の電位がＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａとなる。
　なお、図１５のタイミングチャートでは、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａは、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮ１よりも高い電位として図示しているが、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａは、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮ１と等しい電位としてもよく、又は、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮ１よりも低い電位としてもよい。
［時刻Ｔ６から時刻Ｔ７まで］
　時刻Ｔ６から時刻Ｔ７までの間において、端子ＰＷＣには高レベル電位ＶＨｉｇｈが与えられる。
　また、時刻Ｔ５から時刻Ｔ６までの間において、ノードＮ１の電位がＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａになっている。このとき、端子ＰＷＣに高レベル電位ＶＨｉｇｈが与えられることで、図２Ａの回路ＢＳＰＲの説明より、同様にトランジスタＭＮ１５の第２端子（端子ＧＴ）の電位は、高レベル電位ＶＨｉｇｈになる。
　また、時刻Ｔ６から時刻Ｔ７までの間において、端子ＰＷＣに高レベル電位ＶＨｉｇｈが与えられた後には、端子ＰＷＣに低レベル電位ＶＬｏｗが与えられる。これにより、トランジスタＭＮ１５の第２端子（端子ＧＴ）の電位は、時刻Ｔ５から時刻Ｔ６までの間の動作例と同様に、低レベル電位ＶＬｏｗとなる。
［時刻Ｔ８から時刻Ｔ９まで］
　時刻Ｔ８から時刻Ｔ９までの間において、端子ＣＬＫ１には低レベル電位ＶＬｏｗが与えられる。
　これにより、トランジスタＭＮ１１の第２端子（端子ＯＴ）の電位は、時刻Ｔ４から時刻Ｔ５までの間の動作例と同様に、低レベル電位ＶＬｏｗとなる。
　また、回路ＦＢｃの端子Ｆｉには、トランジスタＭＮ１１の第２端子（端子ＯＴ）の電位である低レベル電位ＶＬｏｗが与えられる。回路ＦＢｃを図３Ａの回路ＢＳＦＢ１の回路ＦＢとしたとき、回路ＦＢｃのトランジスタＭＮＦａはオフ状態となる。また、トランジスタＭＮＦａがオフ状態となったとき、ノードＮ１はフローティング状態となる。また、ノードＮ１における電流リークが起こらない場合、ノードＮ１の電位は、ＶＨｉｇｈ−Ｖｔｈ＿ＭＮＦａのままとなる。
［時刻Ｔ９から時刻Ｔ１０まで］
　時刻Ｔ９から時刻Ｔ１０までの間において、端子ＣＬＫ２には高レベル電位ＶＨｉｇｈが与えられる。このとき、回路１００Ａの時刻Ｔ９から時刻Ｔ１０までの間の動作は、時刻Ｔ２から時刻Ｔ３までの間と同様の動作となる。
　例えば、端子ＣＬＫ２に高レベル電位ＶＨｉｇｈが与えられることにより、トランジスタＭＮ５の第２端子の電位（ノードＮ２の電位）は、高レベル電位ＶＨｉｇｈ−Ｖｔｈ＿ＭＮ５になる。これにより、トランジスタＭＮ４、トランジスタＭＮ１２及びトランジスタＭＮ１６がオン状態となり、ノードＮ１、端子ＯＴ及び端子ＧＴのそれぞれの電位がＶＬｏｗとなる。
［時刻Ｔ１０以降］
　時刻Ｔ１０以降では、一例として、端子ＣＬＫ２に低レベル電位ＶＬｏｗの可変電位を入力して、ノードＮ１の電位をＶＬｏｗとし、かつノードＮ２の電位をＶＨｉｇｈ−Ｖｔｈ＿ＭＮ５とした後で、端子ＩＴにＶＨｉｇｈを入力せずに、端子ＣＬＫ１又は端子ＰＷＣにＶＨｉｇｈを与えている。具体的な動作例を以下に説明する。
［時刻Ｔ１１から時刻Ｔ１２まで］
　時刻Ｔ１１から時刻Ｔ１２までの間において、端子ＣＬＫ１にはＶＨｉｇｈが与えられる。
　トランジスタＭＮ１１の第１ゲートの電位をＶＬｏｗとする。トランジスタＭＮ１１の第１端子には端子ＣＬＫ１からのＶＨｉｇｈが与えられており、トランジスタＭＮ１１の第２端子の電位はＶＬｏｗとなっている。このとき、トランジスタＭＮ１１の第１端子の電位よりも第２端子の電位が低くなるため、トランジスタＭＮ１１の第２端子がソースとなり、トランジスタＭＮ１１はオフ状態となる。これにより、端子ＣＬＫ１と端子ＯＴとの間が非導通状態となる。
　また、トランジスタＭＮ１２の第１ゲートの電位はＶＨｉｇｈ−Ｖｔｈ＿ＭＮ５であり、トランジスタＭＮ１２の第２端子には配線ＶＳＥ４からのＶＬｏｗが与えられているため、トランジスタＭＮ１２はオン状態となる。これにより、端子ＯＴと配線ＶＳＥ４との間が導通状態となり、端子ＯＴの電位はＶＬｏｗとなる。
　また、時刻Ｔ１１から時刻Ｔ１２までの間において、端子ＣＬＫ１にＶＨｉｇｈが与えられた後には、端子ＣＬＫ１にＶＬｏｗが与えられる。トランジスタＭＮ１１の第１ゲートの電位はＶＬｏｗであり、トランジスタＭＮ１１の第１端子には端子ＣＬＫ１からのＶＬｏｗが与えられており、トランジスタＭＮ１１の第２端子の電位はＶＬｏｗとなっているため、トランジスタＭＮ１１のしきい値電圧が適切な範囲であれば、トランジスタＭＮ１１はオフ状態となる。
　また、回路ＦＢｃの端子Ｆｉには、トランジスタＭＮ１１の第２端子（端子ＯＴ）の電位である低レベル電位ＶＬｏｗが与えられる。回路ＦＢｃを図３Ａの回路ＢＳＦＢ１の回路ＦＢとしたとき、回路ＦＢｃのトランジスタＭＮＦａはオフ状態となる。このため、ノードＮ１の電位に変化は起こらない。
　上記のとおり、端子ＣＬＫ２にＶＬｏｗの可変電位を入力して、ノードＮ１の電位をＶＬｏｗとし、かつノードＮ２の電位をＶＨｉｇｈ−Ｖｔｈ＿ＭＮ５とした後で、端子ＩＴにＶＨｉｇｈを入力せずに、端子ＣＬＫ１にＶＨｉｇｈを与えても、トランジスタＭＮ１１はオフ状態のままとなる。また、その後、端子ＣＬＫ１にＶＬｏｗを与えても、トランジスタＭＮ１１はオフ状態を維持する。
［時刻Ｔ１２から時刻Ｔ１３まで］
　時刻Ｔ１２から時刻Ｔ１３までの間において、端子ＰＷＣにはＶＨｉｇｈが与えられる。
　トランジスタＭＮ１５の第１ゲートの電位をＶＬｏｗとする。トランジスタＭＮ１５の第１端子には端子ＰＷＣからのＶＨｉｇｈが与えられており、トランジスタＭＮ１５の第２端子の電位はＶＬｏｗとなっている。このとき、トランジスタＭＮ１５の第１端子の電位よりも第２端子の電位が低くなるため、トランジスタＭＮ１５の第２端子がソースとなり、トランジスタＭＮ１５はオフ状態となる。これにより、端子ＰＷＣと端子ＧＴとの間が非導通状態となる。
　また、トランジスタＭＮ１６の第１ゲートの電位はＶＨｉｇｈ−Ｖｔｈ＿ＭＮ５であり、トランジスタＭＮ１６の第２端子には配線ＶＳＥ５からのＶＬｏｗが与えられているため、トランジスタＭＮ１６はオン状態となる。これにより、端子ＧＴと配線ＶＳＥ５との間が導通状態となり、端子ＧＴの電位はＶＬｏｗとなる。
　また、時刻Ｔ１２から時刻Ｔ１３までの間において、端子ＰＷＣにＶＨｉｇｈが与えられた後には、端子ＰＷＣにＶＬｏｗが与えられる。トランジスタＭＮ１５の第１ゲートの電位はＶＬｏｗであり、トランジスタＭＮ１５の第１端子には端子ＰＷＣからのＶＬｏｗが与えられており、トランジスタＭＮ１５の第２端子の電位はＶＬｏｗとなっているため、トランジスタＭＮ１５はオフ状態となる。
　上記のとおり、端子ＣＬＫ２にＶＬｏｗの可変電位を入力して、ノードＮ１の電位をＶＬｏｗとし、かつノードＮ２の電位をＶＨｉｇｈ−Ｖｔｈ＿ＭＮ５とした後で、端子ＩＴにＶＨｉｇｈを入力せずに、端子ＰＷＣにＶＨｉｇｈを与えても、トランジスタＭＮ１５はオフ状態のままとなる。また、その後、端子ＰＷＣにＶＬｏｗを与えても、トランジスタＭＮ１５はオフ状態を維持する。
＜＜回路１００Ａの変更例＞＞
　駆動回路ＧＤの回路１００［１］乃至回路１００［ｍ］のそれぞれには、例えば、図１６に示した回路１００Ａ１を適用してもよい。
　回路１００Ａ１は、図１４の回路１００Ａの変更例であって、回路ＢＳＰＲｄに対して回路ＦＢｄを並列に電気的に接続した構成となっている。なお、回路ＦＢｄについては、回路ＦＢｃに適用できる回路とする。
　具体的には、回路ＦＢｄの端子Ｆｏは、回路ＢＢｄの端子Ｂｉと、回路ＦＢｃの端子Ｆｏと、回路ＢＢｃの端子Ｂｉと、トランジスタＭＮ１の第２端子と、トランジスタＭＮ４の第１端子と、に電気的に接続されている。また、回路ＦＢｄの端子Ｆｉは、トランジスタＭＮ１５の第２端子と、トランジスタＭＮ１６の第１端子と、容量素子Ｃ４の第２端子と、端子ＧＴと、に電気的に接続されている。
　また、駆動回路ＧＤの回路１００［１］乃至回路１００［ｍ］のそれぞれには、例えば、図１７に示した回路１００Ａ２を適用してもよい。
　回路１００Ａ２は、回路ＢＳＰＲｃ及び回路ＢＳＰＲｄに図９Ａの回路ＢＳＰＲを適用し、回路ＦＢｃに図３Ａの回路ＦＢを適用した構成例である。そのため、回路ＦＢｃにはトランジスタＭＮ９が含まれ、回路ＢＢｃにはトランジスタＭＮ１０が含まれ、回路ＢＢｄにはトランジスタＭＮ１４が含まれている。
　トランジスタＭＮ９のゲートは回路ＦＢｃの端子Ｆｉに電気的に接続され、トランジスタＭＮ９の第１端子は配線ＶＤＥ１１に電気的に接続され、トランジスタＭＮ９の第２端子は回路ＦＢｃの端子Ｆｏに電気的に接続されている。トランジスタＭＮ１０のゲートは、配線ＶＤＥ３に電気的に接続され、トランジスタＭＮ１０の第１端子は回路ＢＢｃの端子Ｂｉに電気的に接続され、トランジスタＭＮ１０の第２端子は回路ＢＢｃの端子Ｂｏに電気的に接続されている。トランジスタＭＮ１４のゲートは、配線ＶＤＥ４に電気的に接続され、トランジスタＭＮ１４の第１端子は回路ＢＢｄの端子Ｂｉに電気的に接続され、トランジスタＭＮ１４の第２端子は回路ＢＢｄの端子Ｂｏに電気的に接続されている。
　配線ＶＤＥ１１、配線ＶＤＥ３及び配線ＶＤＥ４のそれぞれについては、配線ＶＤＥ１及び配線ＶＤＥ２の説明を参照することができる。なお、配線ＶＤＥ１乃至配線ＶＤＥ４及び配線ＶＤＥ１１のそれぞれは、互いに等しい固定電位を与えてもよいし、互いに異なる固定電位を与えてもよい。また、配線ＶＤＥ１乃至配線ＶＤＥ４及び配線ＶＤＥ１１のそれぞれから選ばれた二以上の配線は、互いに等しい固定電位を与え、且つ残りの配線は、当該固定電位とは異なる電位を与えてもよい。また、配線ＶＤＥ１乃至配線ＶＤＥ４及び配線ＶＤＥ１１のそれぞれのうち、互いに等しい固定電位を与える二以上の配線は、同一の配線としてもよい。
　また、駆動回路ＧＤの回路１００［１］乃至回路１００［ｍ］のそれぞれには、例えば、図１８に示した回路１００Ａ３を適用してもよい。
　回路１００Ａ３は、図１７の回路１００Ａ２の変更例であって、トランジスタＭＮ１、トランジスタＭＮ４、トランジスタＭＮ５、トランジスタＭＮ８乃至トランジスタＭＮ１２及びトランジスタＭＮ１４乃至トランジスタＭＮ１６のそれぞれの第２ゲートの接続先を明確に規定したものである。
　トランジスタＭＮ１、トランジスタＭＮ５、トランジスタＭＮ９乃至トランジスタＭＮ１１、トランジスタＭＮ１４及びトランジスタＭＮ１５のそれぞれにおいて、第１ゲートは、第２ゲートに電気的に接続されている。また、トランジスタＭＮ４の第２ゲートは、配線ＢＧ１に電気的に接続されている。また、トランジスタＭＮ８の第２ゲートは、配線ＢＧ２に電気的に接続されている。また、トランジスタＭＮ１２と、トランジスタＭＮ１６と、のそれぞれの第２ゲートは、配線ＢＧ３に電気的に接続されている。
　配線ＢＧ１乃至配線ＢＧ３のそれぞれは、一例として、固定電位を与える配線として機能する。当該固定電位としては、例えば、低レベル電位、接地電位又は負電位とすることができる。なお、配線ＢＧ１乃至配線ＢＧ３のそれぞれは、互いに等しい固定電位を与えてもよいし、互いに異なる固定電位を与えてもよい。また、配線ＢＧ１乃至配線ＢＧ３から選ばれた２本以上のそれぞれが互いに等しい固定電位を与える配線である場合、選ばれた２本以上の配線は同一の配線としてもよい。また、配線ＢＧ１乃至配線ＢＧ３から選ばれた一本以上は、固定電位ではなく、可変電位を与える配線としてもよい。
　配線ＢＧ１乃至配線ＢＧ３がそれぞれ異なる配線であるとき、トランジスタＭＮ４と、トランジスタＭＮ８と、トランジスタＭＮ１２及びトランジスタＭＮ１６と、のそれぞれの第２ゲートには、異なる固定電位を与えることができる。つまり、トランジスタＭＮ４のしきい値電圧と、トランジスタＭＮ８のしきい値電圧と、トランジスタＭＮ１２及びトランジスタＭＮ１６のそれぞれのしきい値電圧と、を独立に制御することができる。
　これにより、例えば、トランジスタＭＮ４の第２ゲートに負電位を与えて、かつトランジスタＭＮ１２及びトランジスタＭＮ１６のそれぞれの第２ゲートに接地電位、又は低レベル電位（当該負電位よりも高い電位）を与えることで、トランジスタＭＮ１２及びトランジスタＭＮ１６のオフ電流の量をトランジスタＭＮ４のオフ電流の量よりも大きくすることができる。したがって、図１３Ａ又は図１３Ｂの駆動回路ＧＤの回路１００［１］乃至回路１００［ｍ］のそれぞれに、図１８の回路１００Ａ３を適用することによって、駆動回路ＧＤの駆動速度を更に速めることができる。
　また、駆動回路ＧＤの回路１００［１］乃至回路１００［ｍ］のそれぞれには、例えば、図１９に示した回路１００Ａ４を適用してもよい。
　回路１００Ａ４は、図１６の回路１００Ａ１の変更例であって、回路ＢＳＰＲｃの容量素子Ｃ３の第１端子に回路ＦＢｃの端子Ｆｏを電気的に接続し、回路ＢＳＰＲｄの容量素子Ｃ４の第１端子に回路ＦＢｄの端子Ｆｏを電気的に接続した構成となっている。なお、回路ＢＳＰＲｃと回路ＦＢｃの組み合わせと、回路ＢＳＰＲｄと回路ＦＢｄの組み合わせについては、図１０（Ａ）に示した回路ＢＳＦＣに相当する回路とする。
＜＜駆動回路ＳＤの構成例＞＞
　次に、駆動回路ＳＤの構成例について説明する。
　図２０は、図１２の表示装置ＤＳＰに適用できる、本発明の一態様に係る、駆動回路ＳＤの構成例を示している。図２０に図示している駆動回路ＳＤは、一例として、回路ＳＲと、回路ＬＡＴと、回路ＤＡＣと、を有する。特に、回路ＳＲは、例えば、回路２００［１］乃至回路２００［ｎ＋２］と、を有する。なお、回路２００［ｎ＋１］は、回路２００［ｎ＋１］の端子ＳＲＴから回路２００［ｎ−１］の端子ＲＴにデータを送信するための回路であり、回路２００［ｎ＋２］は、回路２００［ｎ＋２］の端子ＳＲＴから回路２００［ｎ］の端子ＲＴにデータを送信するための回路である。また、図２０では、回路２００［１］乃至回路２００［６］を抜粋して示している。
　回路２００［１］乃至回路２００［ｎ］のそれぞれは、例えば、端子ＩＴと、端子ＯＴと、端子ＣＬＫ１と、端子ＣＬＫ２と、端子ＣＬＫ３と、端子ＳＲＴと、端子ＰＷＣと、端子ＲＴと、を有する。
　また、回路ＳＲには、配線ＣＬＫＬＡ乃至配線ＣＬＫＬＤと、配線ＰＷＣＬＡ乃至配線ＰＷＣＬＤと、が延在している。
　回路２００［４ｋ−３］（ここでのｋは、１≦４ｋ−３≦ｎを満たす、１以上の整数とする）において、端子ＣＬＫ１は配線ＣＬＫＬＡに電気的に接続され、端子ＣＬＫ２は配線ＣＬＫＬＢに電気的に接続され、端子ＣＬＫ３は配線ＣＬＫＬＣに電気的に接続され、端子ＰＷＣは配線ＰＷＣＬＡに電気的に接続されている。また、回路２００［４ｋ−２］（ここでのｋは、２≦４ｋ−２≦ｎを満たす、１以上の整数とする）において、端子ＣＬＫ１は配線ＣＬＫＬＢに電気的に接続され、端子ＣＬＫ２は配線ＣＬＫＬＣに電気的に接続され、端子ＣＬＫ３は配線ＣＬＫＬＤに電気的に接続され、端子ＰＷＣは配線ＰＷＣＬＢに電気的に接続されている。また、回路２００［４ｋ−１］（ここでのｋは、３≦４ｋ−１≦ｎを満たす、１以上の整数とする）において、端子ＣＬＫ１は配線ＣＬＫＬＣに電気的に接続され、端子ＣＬＫ２は配線ＣＬＫＬＤに電気的に接続され、端子ＣＬＫ３は配線ＣＬＫＬＡに電気的に接続され、端子ＰＷＣは配線ＰＷＣＬＣに電気的に接続されている。また、回路２００［４ｋ］（ここでのｋは、４≦４ｋ≦ｎを満たす、１以上の整数とする）において、端子ＣＬＫ１は配線ＣＬＫＬＤに電気的に接続され、端子ＣＬＫ２は配線ＣＬＫＬＡに電気的に接続され、端子ＣＬＫ３は配線ＣＬＫＬＢに電気的に接続され、端子ＰＷＣは配線ＰＷＣＬＤに電気的に接続されている。
　回路２００［ｊ］（ここでのｊは、１以上ｎ以下の整数とする）の端子ＳＲＴは、回路２００［ｊ＋１］の端子ＩＴに電気的に接続されている。また、回路２００［ｊ］の端子ＲＴは、回路２００［ｊ＋２］の端子ＳＲＴに電気的に接続されている。
　回路２００［１］乃至回路２００［ｎ］のそれぞれの端子ＯＴは、回路ＬＡＴの各入力端子に電気的に接続されている。また、回路ＬＡＴの各出力端子は、回路ＤＡＣの各入力端子に電気的に接続されている。また、回路ＬＡＴは、配線ＶＤＬに電気的に接続されている。また、回路ＬＡＴは、配線ＳＰＲに電気的に接続されている。また、回路ＤＡＣの各出力端子は、配線ＳＬ［１］乃至配線ＳＬ［ｎ］に電気的に接続されている。また、図２０では、配線ＳＬ［１］乃至配線ＳＬ［６］を抜粋して示している。
　回路２００［１］乃至回路２００［ｎ］のそれぞれは、一例として、端子ＩＴに入力された情報を保持する機能と、保持された情報を端子ＯＴ及び端子ＳＲＴの一方又は双方に出力する機能を有する。
　また、例えば、回路２００［ｊ］は、端子ＣＬＫ１に高レベル電位が入力されたときに、回路２００［ｊ］に保持されている情報を端子ＳＲＴに出力する機能を有する。また、例えば、回路２００［ｊ］は、端子ＰＷＣに高レベル電位が入力されたときに、回路２００［ｊ］に保持されている情報を端子ＯＴに出力する機能を有する。また、例えば、回路２００［ｊ］は、端子ＣＬＫ２と端子ＣＬＫ３、又は端子ＲＴの一方又は双方に高レベル電位が入力されたときに、回路２００［ｊ］に保持されている情報をリセットする機能を有する。また、回路２００［ｊ］は、回路２００［ｊ］に保持されている情報をリセットされた後に、回路２００［ｊ］の端子ＩＴに新たな情報が入力されることで、回路２００［ｊ］に新たな情報を保持する構成とすることが好ましい。
　つまり、図２０に示す回路ＳＲは、図１３Ａ及び図１３Ｂの駆動回路ＧＤと同様に、シフトレジスタとして機能する。
　配線ＶＤＬは、例えば、画素アレイＰＡに含まれる画素回路ＰＸに表示するためのビデオ信号を送信する配線として機能する。なお、図２０では、配線ＶＤＬは、デジタルデータを送信する配線として記載している。
　回路ＬＡＴは、一例として、ｎ列分の保持回路を有する。また、回路ＬＡＴは、回路２００［１］乃至回路２００［ｎ］のそれぞれの端子ＯＴからの信号に応じて、配線ＶＤＬに入力されたビデオ信号を保持回路に保持する機能を有する。具体的には、例えば、回路２００［ｊ］の端子ＯＴの電位が高レベル電位であるとき、回路ＬＡＴは、配線ＶＤＬに入力されたビデオ信号をｊ列目の保持回路に保持する。また、例えば、配線ＳＰＲに高レベル電位が入力されたとき、回路ＬＡＴは、ｎ列分の保持回路に保持されているそれぞれのビデオ信号を一括に回路ＬＡＴの各出力端子に出力する機能を有する。
　回路ＤＡＣは、一例として、回路ＬＡＴの各出力端子から出力されたデジタルデータであるビデオ信号をアナログデータ（アナログ電位）に変換する機能を有する。なお、当該アナログデータ（アナログ電位）は、その列の配線ＳＬに送信される。
　なお、図２０に示す駆動回路ＳＤには、配線ＣＬＫＬＡ乃至配線ＣＬＫＬＤ、及び配線ＰＷＣＬＡ乃至配線ＰＷＣＬＤ以外の配線が延設されていてもよい。また、図２０に示す駆動回路ＳＤの構成は一例であって、配線数、電気的な接続構成などは適宜変更がなされていてもよい。
　図２１は、駆動回路ＳＤの動作例を示したタイミングチャートである。図２１には、時刻Ｔ２１乃至時刻Ｔ３６、及びその近傍における、配線ＣＬＫＬＡ乃至配線ＣＬＫＬＤ、配線ＰＷＣＬＡ乃至配線ＰＷＣＬＤ、端子ＩＴ、端子ＯＴ［１］、端子ＯＴ［２］、端子ＯＴ［３］、端子ＯＴ［ｎ］、及び配線ＳＰＲのそれぞれの電位変化について示している。なお、端子ＯＴ［ｊ］は、回路２００［ｊ］に備わる端子ＯＴとする。また、図２１には、配線ＶＤＬにビデオ信号ＶＤＴ［１］乃至ＶＤＴ［ｎ］が順次入力されている例について示している。
　時刻Ｔ２１から時刻Ｔ２２までの間では、配線ＣＬＫＬＡと配線ＰＷＣＬＡとに高レベル電位ＶＨｉｇｈが与えられる。また、時刻Ｔ２２から時刻Ｔ２３までの間では、配線ＣＬＫＬＢと配線ＰＷＣＬＢとに高レベル電位ＶＨｉｇｈが与えられる。また、時刻Ｔ２３から時刻Ｔ２４までの間では、配線ＣＬＫＬＣと配線ＰＷＣＬＣとに高レベル電位ＶＨｉｇｈが与えられる。また、時刻Ｔ２４から時刻Ｔ２５までの間では、配線ＣＬＫＬＤと配線ＰＷＣＬＤとに高レベル電位ＶＨｉｇｈが与えられる。時刻Ｔ２５以降において、配線ＣＬＫＬＡ乃至配線ＣＬＫＬＤ、及び配線ＰＷＣＬＡ乃至配線ＰＷＣＬＤには、時刻Ｔ２１から時刻Ｔ２５までの間と同じタイミングで高レベル電位ＶＨｉｇｈが与えられるものとする。
　上述したタイミングで、配線ＣＬＫＬＡ乃至配線ＣＬＫＬＤ、及び配線ＰＷＣＬＡ乃至配線ＰＷＣＬＤのそれぞれに高レベル電位ＶＨｉｇｈが与えられることで、時刻Ｔ２１以前に端子ＩＴに高レベル電位ＶＨｉｇｈが与えられたとき、所定のタイミングで端子ＯＴ［１］乃至端子ＯＴ［ｎ］のそれぞれから順次高レベル電位ＶＨｉｇｈが出力される。例えば、時刻Ｔ２１から時刻Ｔ２２までの間では、端子ＯＴ［１］から高レベル電位ＶＨｉｇｈが出力され、時刻Ｔ２２から時刻Ｔ２３までの間では、端子ＯＴ［２］から高レベル電位ＶＨｉｇｈが出力され、時刻Ｔ２３から時刻Ｔ２４までの間では、端子ＯＴ［３］から高レベル電位ＶＨｉｇｈが出力される。また、例えば、時刻Ｔ３１から時刻Ｔ３２までの間では、端子ＯＴ［ｎ−２］から高レベル電位ＶＨｉｇｈが出力され、時刻Ｔ３２から時刻Ｔ３３までの間では、端子ＯＴ［ｎ−１］から高レベル電位ＶＨｉｇｈが出力され、時刻Ｔ３３から時刻Ｔ３４までの間では、端子ＯＴ［ｎ］から高レベル電位ＶＨｉｇｈが出力される。
　なお、図２１のタイミングチャートでは、ｎが４の倍数である場合を示している。駆動回路ＳＤにおいて、ｎが４の倍数でない場合は、時刻Ｔ３０から時刻Ｔ３４までの間に配線ＣＬＫＬＡ乃至配線ＣＬＫＬＤ、及び配線ＰＷＣＬＡ乃至配線ＰＷＣＬＤに与えられる電位は適宜読み替えればよい。
　また、回路ＬＡＴは、端子ＯＴ［１］から高レベル電位ＶＨｉｇｈが出力されているタイミングで、配線ＶＤＬに入力されているビデオ信号ＶＤＴ［１］を１列目の保持回路に保持する。また、端子ＯＴ［２］から高レベル電位ＶＨｉｇｈが出力されているタイミングで、配線ＶＤＬに入力されているビデオ信号ＶＤＴ［２］を２列目の保持回路に保持し、また、端子ＯＴ［３］から高レベル電位ＶＨｉｇｈが出力されているタイミングで、配線ＶＤＬに入力されているビデオ信号ＶＤＴ［３］を３列目の保持回路に保持する。同様の動作を順次続けていき、端子ＯＴ［ｎ］から高レベル電位ＶＨｉｇｈが出力されているタイミングで、配線ＶＤＬに入力されているビデオ信号ＶＤＴ［ｎ］をｎ列目の保持回路に保持する。
　また、回路ＬＡＴは、時刻Ｔ３４から時刻Ｔ３５までの間において配線ＳＰＲの電位が高レベル電位ＶＨｉｇｈに変化することによって、回路ＬＡＴが備えるｎ列分の保持回路から、保持されているビデオ信号ＶＤＴ［１］乃至ビデオ信号ＶＤＴ［ｎ］を、回路ＬＡＴの各出力端子を介して回路ＤＡＣに出力する。
　駆動回路ＳＤは、上述した図２１のタイミングチャートの動作例を行うことで、画素アレイＰＡのそれぞれの画素回路にビデオ信号を送信することができる。
　図２２の回路２００Ａは、駆動回路ＳＤに含まれている回路２００［１］乃至回路２００［ｎ］のそれぞれに適用できる回路構成である。
　回路２００Ａは、一例として、回路ＢＳＰＲｉ、回路ＦＢｉ１、トランジスタＭＮ２１、トランジスタＭＮ２４、トランジスタＭＮ２５、トランジスタＭＮ２８、トランジスタＭＮ３１、トランジスタＭＮ３４、トランジスタＭＮ４０、トランジスタＭＮ４１及び容量素子Ｃ２６を有する。また、回路２００Ａは、一例として、端子ＩＴ、端子ＰＷＣ、端子ＣＬＫ１、端子ＣＬＫ２、端子ＣＬＫ３、端子ＲＴ、端子ＳＲＴ及び端子ＯＴを有する。
　また、図２２の回路２００Ａにおいて、回路ＢＳＰＲｉは、図２Ａに示した回路ＢＳＰＲを変更した回路構成を適用している。具体的には、回路ＢＳＰＲｉには、図２Ａに示した回路ＢＳＰＲに対して更に１つのトランジスタが追加された回路構成が適用されている。
　回路ＢＳＰＲｉは、図２Ａの回路ＢＳＰＲの回路ＢＢに相当する回路ＢＢｉと、図２Ａの回路ＢＳＰＲのトランジスタＭＮｂに相当するトランジスタＭＮ３７と、図２Ａの回路ＢＳＰＲの容量素子Ｃａに相当する容量素子Ｃ２５と、トランジスタＭＮ３６と、を有する。
　トランジスタＭＮ２１の第１ゲートは、トランジスタＭＮ３４の第１ゲートと、端子ＩＴと、に電気的に接続され、トランジスタＭＮ２１の第１端子は、配線ＶＤＥ２１に電気的に接続されている。また、トランジスタＭＮ２１の第２端子は、トランジスタＭＮ２４の第１端子と、回路ＢＢｉの端子Ｂｉと、回路ＦＢｉ１の端子Ｆｏと、に電気的に接続されている。
　トランジスタＭＮ２５の第１ゲートは、端子ＣＬＫ３に電気的に接続され、トランジスタＭＮ２５の第１端子は、配線ＶＤＥ２２に電気的に接続されている。また、トランジスタＭＮ２５の第２端子は、トランジスタＭＮ２８の第１端子に電気的に接続されている。また、トランジスタＭＮ２８の第１ゲートは、端子ＣＬＫ２に電気的に接続されている。
　トランジスタＭＮ３１の第１ゲートは、端子ＲＴに電気的に接続され、トランジスタＭＮ３１の第１端子は、配線ＶＤＥ２３に電気的に接続されている。また、トランジスタＭＮ３１の第２端子は、トランジスタＭＮ２８の第２端子と、トランジスタＭＮ２４の第１ゲートと、容量素子Ｃ２６の第１端子と、トランジスタＭＮ３４の第１端子と、トランジスタＭＮ４０の第１ゲートと、トランジスタＭＮ４１の第１ゲートと、に電気的に接続されている。
　トランジスタＭＮ３６の第１ゲートは、回路ＢＢｉの端子Ｂｏと、容量素子Ｃ２５の第１端子と、トランジスタＭＮ３７の第１ゲートと、に電気的に接続され、トランジスタＭＮ３６の第１端子は、端子ＣＬＫ１に電気的に接続されている。トランジスタＭＮ３６の第２端子は、回路ＦＢｉ１の端子Ｆｉと、トランジスタＭＮ４０の第１端子と、端子ＳＲＴと、に電気的に接続されている。また、トランジスタＭＮ３７の第１端子は、端子ＰＷＣに電気的に接続されている。また、トランジスタＭＮ３７の第２端子は、容量素子Ｃ２５の第２端子と、トランジスタＭＮ４１の第１端子と、端子ＯＴと、に電気的に接続されている。
　トランジスタＭＮ２４の第２端子は、配線ＶＳＥ１１に電気的に接続されている。また、容量素子Ｃ２６の第２端子は、配線ＶＳＥ１２に電気的に接続されている。また、トランジスタＭＮ３４の第２端子は、配線ＶＳＥ１３に電気的に接続されている。また、トランジスタＭＮ４０の第２端子は、配線ＶＳＥ１４に電気的に接続されている。また、トランジスタＭＮ４１の第２端子は、配線ＶＳＥ１５に電気的に接続されている。
　配線ＶＤＥ２１乃至配線ＶＤＥ２３のそれぞれについては、例えば、配線ＶＤＥ１１、配線ＶＤＥ３及び配線ＶＤＥ４の説明を参照することができる。
　配線ＶＳＥ１１乃至配線ＶＳＥ１５のそれぞれについては、例えば、配線ＶＳＥ１乃至配線ＶＳＥ５の説明を参照することができる。
　回路２００Ａは、端子ＳＲＴの電位が高レベル電位ＶＨｉｇｈとなったとき、トランジスタＭＮ２１の第２端子と、トランジスタＭＮ２４の第１端子と、回路ＢＢｉの端子Ｂｉと、の電気的接続点は、固定電位を与える配線（例えば、図３Ａ乃至図３Ｃにおける配線ＶＡＬ４１）と導通状態になることがある。これにより、当該電気的接続点に蓄積されている電荷が意図せずに変化したとしても、当該配線と当該電気的接続点との間が導通状態になることで、当該電気的接続点の電位を一定に保つことができる。
　上記の図２２に示す回路２００Ａのとおり、回路ＢＳＰＲｉの回路ＢＢｉ及びトランジスタＭＮ３６と、回路ＦＢｉ１と、を並列した回路を用いることによって、回路ＢＳＰＲｉの出力端子（トランジスタＭＮ３６の第２端子）の電位を安定させることができる。つまり、回路２００Ａにおいて、端子ＳＲＴの電位を安定させることができる。
＜＜回路２００Ａの変更例＞＞
　駆動回路ＳＤの回路２００［１］乃至回路２００［ｎ］のそれぞれには、例えば、図２３に示した回路２００Ａ１を適用してもよい。
　回路２００Ａ１は、図２２の回路２００Ａの変更例であって、図２２の回路２００Ａに回路ＦＢｉ２を設けた構成となっている。なお、回路ＦＢｉ２の回路構成は、回路ＦＢｉ１に適用できる回路構成とすることができる。
　具体的には、回路ＦＢｉ２の端子Ｆｏは、回路ＦＢｉ１の端子Ｆｏと、回路ＢＢｉの端子Ｂｉと、トランジスタＭＮ２１の第２端子と、トランジスタＭＮ２４の第１端子と、に電気的に接続されている。また、回路ＦＢｉ２の端子Ｆｉは、トランジスタＭＮ３７の第２端子と、トランジスタＭＮ４１の第１端子と、容量素子Ｃ２５の第２端子と、端子ＯＴと、に電気的に接続されている。
　回路２００Ａ１は、端子ＳＲＴ及び端子ＯＴの一方又は双方の電位が高レベル電位ＶＨｉｇｈとなったとき、トランジスタＭＮ２１の第２端子と、トランジスタＭＮ２４の第１端子と、回路ＢＢｉの端子Ｂｉと、の電気的接続点は、固定電位を与える配線（例えば、図３Ａ乃至図３Ｃにおける配線ＶＡＬ４１）と導通状態になることがある。これにより、当該電気的接続点に蓄積されている電荷が意図せずに変化したとしても、当該配線と当該電気的接続点との間が導通状態になることで、当該電気的接続点の電位を一定に保つことができる。
　また、駆動回路ＳＤの回路２００［１］乃至回路２００［ｎ］のそれぞれには、例えば、図２４に示した回路２００Ａ２を適用してもよい。
　図２４の回路２００Ａ２は、図２２の回路２００Ａにおいて、回路ＢＢｉに図９Ａの回路ＢＳＰＲの回路ＢＢを適用し、かつ回路ＦＢｉ１に図３Ａの回路ＦＢを適用した構成となっている。そのため、回路ＢＢｉにはトランジスタＭＮ３５が含まれ、回路ＦＢｉ１にはトランジスタＭＮ３１が含まれている。
　トランジスタＭＮ３５の第１端子は、回路ＢＢｉの端子Ｂｉに電気的に接続され、トランジスタＭＮ３５の第２端子は、回路ＢＢｉの端子Ｂｏに電気的に接続され、トランジスタＭＮ３５のゲートは、配線ＶＤＥ３５に電気的に接続されている。また、トランジスタＭＮ３１の第１端子は、配線ＶＤＥ３６に電気的に接続され、トランジスタＭＮ３１の第２端子は、回路ＦＢｉ１の端子Ｆｏに電気的に接続され、トランジスタＭＮ３１のゲートは、回路ＦＢｉ１の端子Ｆｉに電気的に接続されている。
　配線ＶＤＥ３５及び配線ＶＤＥ３６のそれぞれについては、例えば、配線ＶＤＥ２１乃至配線ＶＤＥ２３の説明を参照することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、本発明の一態様の表示装置の構成例について説明する。
＜表示装置の構成例＞
　図２５Ａは、本発明の一態様の表示装置を示す斜視模式図である。表示装置ＤＳＰ１は、一例として、表示領域ＤＩＳと、駆動回路領域ＤＲＶと、端子領域ＴＭＲと、を有する。また、表示装置ＤＳＰ１は、基板ＢＳを有しており、表示領域ＤＩＳと、駆動回路領域ＤＲＶと、端子領域ＴＭＲと、のそれぞれは、基板ＢＳ上に位置している。
　また、駆動回路領域ＤＲＶは、一例として、駆動回路ＧＤＲ１と、駆動回路ＧＤＲ２と、駆動回路ＳＤＲと、を有する。
　基板ＢＳには、例えば、半導体基板（例えば、シリコン又はゲルマニウムを材料とした単結晶基板）を用いることができる。また、基板ＢＳには、半導体基板以外としては、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙又は基材フィルムを用いることができる。ガラス基板の一例としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス又はソーダライムガラスが挙げられる。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックが挙げられる。または、別の一例としては、アクリル樹脂等の合成樹脂が挙げられる。または、別の一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルが挙げられる。または、別の一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類が挙げられる。なお、表示装置ＤＳＰ１の作製工程において熱処理が含まれている場合、基板ＢＳには、熱に対して耐性の高い材料を用いることが好ましい。
　例えば、基板ＢＳを、シリコンを材料として有する半導体基板とした場合、表示領域ＤＩＳ、及び駆動回路領域ＤＲＶに含まれるトランジスタをＳｉトランジスタとして、基板ＢＳ上に形成することができる。
　また、例えば、基板ＢＳをガラス基板とした場合、表示領域ＤＩＳ、及び駆動回路領域ＤＲＶに含まれるトランジスタをＯＳトランジスタとして、基板ＢＳ上に形成することができる。
　なお、駆動回路領域ＤＲＶに含まれている、駆動回路ＧＤＲ１、駆動回路ＧＤＲ２、及び駆動回路ＳＤＲから選ばれた一以上は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）として、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）技術を用いて基板ＢＳ上に実装してもよい。
　駆動回路ＧＤＲ１及び駆動回路ＧＤＲ２のそれぞれは、例えば、表示領域ＤＩＳに画像を表示させるための駆動回路として機能する。具体的には、例えば、駆動回路ＧＤＲ１、及び駆動回路ＧＤＲ２のそれぞれは、表示領域ＤＩＳに対するゲートドライバ回路として機能する。また、例えば、駆動回路ＳＤＲは、表示領域ＤＩＳに対するソースドライバ回路として機能する。
　このため、駆動回路ＧＤＲ１及び駆動回路ＧＤＲ２のそれぞれには、例えば、上記実施の形態で説明した図１３Ａ又は図１３Ｂの駆動回路ＧＤを適用することができる。また、駆動回路ＳＤＲには、例えば、上記実施の形態で説明した図２０の駆動回路ＳＤを適用することができる。
　端子領域ＴＭＲには、表示装置ＤＳＰ１の外部から、表示装置ＤＳＰ１の内部に画像信号、及び電源電圧を供給するための端子が含まれている。また、端子領域ＴＭＲには、ＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）が電気的に接続されていてもよい。また、当該ＦＰＣ上には、ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）技術を用いて、ＩＣとしてチップを実装してもよい。当該ＩＣは、例えば、表示領域ＤＩＳに画像を表示させるための駆動回路が含まれていてもよい。
　表示領域ＤＩＳは、一例として、複数の画素を有する。また、複数の画素は、表示領域ＤＩＳにおいて、マトリクス状に配置されていてもよい。
　また、複数の画素のそれぞれは、一又は複数の色を表現することができる。特に、複数の色としては、例えば、赤、緑及び青の三色とすることができる。又は、複数の色としては、例えば、赤、緑及び青に、更に、シアン、マゼンタ、黄及び白から選ばれた二以上の色としてもよい。なお、異なる色を表現する画素のそれぞれを副画素と呼び、複数の異なる色の副画素によって白色を表現する場合、その複数の副画素をまとめて画素と呼ぶ場合がある。本明細書等では、便宜上、副画素を画素と呼称して、説明する。
　なお、本発明の一態様の表示装置は、図２５Ａに図示した表示装置ＤＳＰ１の構成に限定されない。例えば、本発明の一態様の表示装置は、図２５Ｂに示す表示装置ＤＳＰ２の構成としてもよい。
　図２５Ｂに示す表示装置ＤＳＰ２は、一例として、表示領域ＤＩＳと、回路領域ＳＩＣと、端子領域ＴＭＲと、を有する。また、表示装置ＤＳＰ２は、表示装置ＤＳＰ１と同様に基板ＢＳを有している。なお、表示装置ＤＳＰ２は、基板ＢＳ上に回路領域ＳＩＣ及び端子領域ＴＭＲが設けられ、かつ回路領域ＳＩＣ上に表示領域ＤＩＳが設けられている点で、表示領域ＤＳＰ１と異なっている。
　回路領域ＳＩＣは、一例として、上述した駆動回路領域ＤＲＶを有する。また、回路領域ＳＩＣには、駆動回路領域ＤＲＶ以外の、様々な機能回路が含まれていてもよい。また、本実施の形態では、当該機能回路は、機能回路領域ＭＦＮＣに含まれているものとする。
　例えば、機能回路領域ＭＦＮＣには、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）が含まれていてもよい。また、表示装置ＤＳＰ２にタッチパネルが含まれている場合には、機能回路領域ＭＦＮＣには、当該タッチパネルに含まれるタッチセンサを制御するセンサコントローラが含まれていてもよい。
　また、表示装置ＤＳＰ２の表示素子として有機ＥＬ材料が用いられた発光デバイスが適用されている場合、機能回路領域ＭＦＮＣには、補正回路が含まれていてもよい。なお、補正回路は、例えば、有機ＥＬ材料が含まれている発光デバイスに入力される電流量を適切に調整する機能を有する。有機ＥＬ材料が含まれている発光デバイスの発光時における輝度は電流に比例するため、当該発光デバイスに電気的に接続されている駆動トランジスタの特性が良くない場合には、当該発光デバイスにて発光する光の輝度は所望の輝度よりも低くなることがある。補正回路は、例えば、当該発光デバイスに流れる電流量をモニタリングして、当該電流量が所望の電流量よりも小さいときに、当該発光デバイスに流れる電流量を大きくして、当該発光デバイスにて発光する輝度を高くすることができる。また、逆に、当該電流量が所望の電流量よりも大きいときに、当該発光デバイスに流れる電流量を小さく調整してもよい。
　また、表示装置ＤＳＰ２の表示素子として液晶表示デバイスが適用されている場合、機能回路領域ＭＦＮＣには、ガンマ補正回路が含まれていてもよい。
　図２６は、図２５Ｂに示した表示装置ＤＳＰ２の構成例を示したブロック図である。図２６に示す表示装置ＤＳＰ２は、一例として、表示領域ＤＩＳと、回路領域ＳＩＣと、を有する。また、図２６には、センサＰＤＡを図示しているが、センサＰＤＡは、表示装置ＤＳＰ２の内部に配置されていてもよいし、外部に配置されていてもよい。
　また、図２５Ａの表示装置ＤＳＰ１は、端子領域ＴＭＲを介して、表示装置ＤＳＰ１の外部に位置する機能回路領域ＭＦＮＣに電気的に接続されていてもよい。このときの表示装置ＤＳＰ１の構成は、図２６に示す表示装置ＤＳＰ２と同様の構成とみなすことができる。
　図２６において、太い実線は、複数の配線又はバス配線として記載している。
　また、図２６において、表示領域ＤＩＳには、一例として複数の画素回路ＰＸがマトリクス状に配置されている。画素回路ＰＸとしては、例えば、液晶表示デバイス、有機ＥＬ材料を含む発光デバイス、無機ＥＬ材料を含む発光デバイス、マイクロＬＥＤなどの発光ダイオードを含む発光デバイスから選ばれた一以上が適用された画素回路とすることができる。なお、本実施の形態では、表示領域ＤＩＳの画素回路ＰＸには、有機ＥＬ材料が含まれる発光デバイスが適用されたものとして説明する。
　また、図２６において、回路領域ＳＩＣは、上述したとおり、駆動回路領域ＤＲＶと、機能回路領域ＭＦＮＣと、を有する。
　駆動回路領域ＤＲＶは、一例として、表示領域ＤＩＳを駆動させるための周辺回路として機能する。具体的には、駆動回路領域ＤＲＶは、例えば、駆動回路ＳＤＲ、デジタルアナログ変換回路ＤＡＤ、駆動回路ＧＤＲ及びレベルシフタＬＶＳを有する。なお、駆動回路ＳＤＲは、例えば、図１２における駆動回路ＳＤに相当し、また、駆動回路ＧＤＲは、例えば、図１２における駆動回路ＧＤに相当する。
　また、機能回路領域ＭＦＮＣは、例えば、表示領域ＤＩＳに表示させるための画像データが保存されている記憶装置、エンコードされている画像データを復元するためのデコーダ、画像データを処理するためのＧＰＵ、電源回路、補正回路又はＣＰＵといった回路を設けることができる。図２６において、機能回路領域ＭＦＮＣは、一例として、記憶装置ＭＥＭ、ＧＰＵ２２、補正回路ＥＣＲ、タイミングコントローラＴＭＣ、ＣＰＵ（ＮｏｆｆＣＰＵ（登録商標））２１、センサコントローラＳＣＣ、及び電源回路ＥＰＳを有する。
　また、図２６の表示装置ＤＳＰ２は、駆動回路領域ＤＲＶに含まれる回路、及び機能回路領域ＭＦＮＣに含まれる回路のそれぞれには、一例として、バス配線ＢＳＬが電気的に接続されている構成となっている。
　駆動回路ＳＤＲは、一例として、表示領域ＤＩＳに含まれる画素回路ＰＸに対して、画像データを送信する機能を有する。そのため、駆動回路ＳＤＲは、配線ＳＬを介して、画素回路ＰＸに電気的に接続されている。
　デジタルアナログ変換回路ＤＡＤは、一例として、後述するＧＰＵ又は補正回路によってデジタル処理された画像データをアナログデータに変換する機能を有する。アナログデータに変換された画像データは、駆動回路ＳＤＲを介して、表示領域ＤＩＳに送信される。なお、デジタルアナログ変換回路ＤＡＤは、駆動回路ＳＤＲに含まれていてもよいし、駆動回路ＳＤＲ、デジタルアナログ変換回路ＤＡＤ及び表示領域ＤＩＳの順に画像データが送信される構成としてもよい。
　駆動回路ＧＤＲは、一例として、表示領域ＤＩＳにおいて、画像データの送信先となる画素回路ＰＸを選択する機能を有する。そのため、駆動回路ＧＤＲは、配線ＧＬを介して、画素回路ＰＸに電気的に接続されている。
　レベルシフタＬＶＳは、一例として、駆動回路ＳＤＲ、デジタルアナログ変換回路ＤＡＤ、駆動回路ＧＤＲなどに対して入力される信号を適切なレベルに変換する機能を有する。
　記憶装置ＭＥＭは、一例として、表示領域ＤＩＳに表示させる画像データを保存する機能を有する。なお、記憶装置ＭＥＭは、画像データをデジタルデータ又はアナログデータとして保存する構成とすることができる。
　また、記憶装置ＭＥＭに画像データを保存する場合、記憶装置ＭＥＭとしては不揮発性メモリとすることが好ましい。この場合、記憶装置ＭＥＭとしては、例えば、ＮＡＮＤ型メモリなどを適用することができる。
　また、記憶装置ＭＥＭにＧＰＵ２２、補正回路ＥＣＲ、ＣＰＵ２１などで生じる一時データを保存する場合、記憶装置ＭＥＭとしては揮発性メモリとすることが好ましい。この場合、記憶装置ＭＥＭとしては、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などを適用することができる。
　ＧＰＵ２２は、一例として、記憶装置ＭＥＭから読み出された画像データを、表示領域ＤＩＳに描画するための処理を行う機能を有する。特に、ＧＰＵ２２は、並列にパイプライン処理を行う構成となっているため、表示領域ＤＩＳに表示させる画像データを高速に処理することができる。また、ＧＰＵ２２は、エンコードされた画像を復元するためのデコーダとしての機能も有することができる。
　また、機能回路領域ＭＦＮＣには、表示領域ＤＩＳの表示品位を高めることができる回路が複数含まれていてもよい。当該回路としては、例えば、表示領域ＤＩＳに表示された画像の色ムラを検知して、当該色ムラを補正して最適な画像にする補正回路（調色又は調光を行う回路）を設けてもよい。また、表示領域ＤＩＳの画素に有機ＥＬ材料が用いられた発光デバイスが適用されている場合、機能回路領域ＭＦＮＣには、補正回路を設けてもよい。なお、本実施の形態では、表示領域ＤＩＳの画素回路ＰＸには、有機ＥＬ材料が含まれる発光デバイスが適用されたものとして説明しているため、機能回路領域ＭＦＮＣには、一例として、補正回路ＥＣＲを含めている。
　また、上記で説明した画像補正には、人工知能を用いてもよい。例えば、画素に備えられている表示デバイスに流れる電流（又は表示デバイスに印加される電圧）をモニタリングして取得し、表示領域ＤＩＳに表示された画像をイメージセンサなどで取得し、電流（又は電圧）と画像を人工知能の演算（例えば、人工ニューラルネットワークなど）の入力データとして扱い、その出力結果で当該画像の補正の有無を判断させてもよい。
　また、人工知能の演算は、画像補正だけでなく、画像データのアップコンバート処理にも応用することができる。これにより、画面解像度の小さい画像データを表示領域ＤＩＳの画面解像度に合わせて、アップコンバートを行うことで、表示品位の高い画像を表示領域ＤＩＳに表示させることができる。また、人工知能の演算は、画像データのダウンコンバート処理にも応用することができる。
　なお、上述した人工知能の演算には、機能回路領域ＭＦＮＣに含まれるＧＰＵ２２を用いて行うことができる。つまり、ＧＰＵ２２を用いて、各種補正の演算（色ムラの補正、アップコンバート処理など）を行うことができる。また、ＧＰＵ２２には、色ムラを補正する回路２２ａと、アップコンバート処理を行う回路２２ｂと、が含まれていてもよい。
　なお、本明細書等において、人工知能の演算を行うＧＰＵをＡＩアクセラレータと呼称する。つまり、本明細書等では、機能回路領域ＭＦＮＣに備えられているＧＰＵをＡＩアクセラレータと置き換えて説明する場合がある。
　タイミングコントローラＴＭＣは、一例として、表示領域ＤＩＳに画像を表示させるフレームレートを可変する機能を有する。例えば、表示領域ＤＩＳに静止画を表示させる場合、表示装置ＤＳＰ２は、タイミングコントローラＴＭＣによってフレームレートを下げて駆動させることができ、また、例えば、表示領域ＤＩＳに動画を表示させる場合、表示装置ＤＳＰ２は、タイミングコントローラＴＭＣによってフレームレートを上げて駆動させることができる。つまり、表示装置ＤＳＰ２にタイミングコントローラＴＭＣを設けることによって、静止画又は動画に応じてフレームレートを変化させることができる。特に、表示領域ＤＩＳに静止画を表示させる場合には、フレームレートを下げて動作させることができるため、表示装置ＤＳＰ２の消費電力の低減を図ることができる。
　ＣＰＵ２１は、一例として、オペレーティングシステムの実行、データの制御、各種演算、及びプログラムの実行といった、汎用の処理を行う機能を有する。表示装置ＤＳＰ２では、ＣＰＵ２１は、例えば、記憶装置ＭＥＭにおける画像データの書き込み動作若しくは読み出し動作、画像データの補正動作、又は後述するセンサへの動作といった命令を行う役割を有する。また、例えば、ＣＰＵ２１は、記憶装置、ＧＰＵ、補正回路、タイミングコントローラ及び高周波回路といった、機能回路領域ＭＦＮＣに含まれる回路から選ばれた一以上に制御信号を送信する機能を有してもよい。
　また、ＣＰＵ２１は、一時的にデータをバックアップする回路（以下、バックアップ回路と呼称する）を有してもよい。バックアップ回路は、例えば、電源電圧の供給が停止したとしても、当該データを保持することができることが好ましい。例えば、表示領域ＤＩＳで静止画を表示した場合、現在の静止画と異なる画像を表示するまでは、ＣＰＵ２１は機能を停止することができる。そのため、ＣＰＵ２１で処理中のデータをバックアップ回路に一時的に退避させて、その後ＣＰＵ２１への電源電圧の供給を停止して、ＣＰＵ２１を停止させることによって、ＣＰＵ２１における動的な消費電力を低くすることができる。また、本明細書等では、バックアップ回路を有するＣＰＵをＮｏｆｆＣＰＵと呼称する。
　センサコントローラＳＣＣは、一例として、センサＰＤＡを制御する機能を有する。また、図２６では、センサＰＤＡとセンサコントローラＳＣＣとを電気的に接続するための配線として、配線ＳＮＣＬを図示している。
　センサＰＤＡとしては、例えば、表示領域ＤＩＳの上方、下方、又は表示領域ＤＩＳの内部に備えることができるタッチセンサとすることができる。
　又は、センサＰＤＡとしては、例えば、照度センサとすることができる。特に、表示領域ＤＩＳを照らす外光の強さを照度センサによって取得することで、外光に合わせて、表示領域ＤＩＳに表示する画像の明るさ（輝度）を変化させることができる。例えば、外光が明るい場合、表示領域ＤＩＳに表示する画像の輝度を高くして、当該画像の視認性を高めることができる。逆に、外光が暗い場合、表示領域ＤＩＳに表示する画像の輝度を低くして、消費電力を低くすることができる。
　又は、センサＰＤＡとしては、例えば、イメージセンサとすることができる。例えば、当該イメージセンサによって、画像などを取得することで、表示領域ＤＩＳに当該画像を表示することができる。
　電源回路ＥＰＳは、一例として、駆動回路領域ＤＲＶに含まれている回路、機能回路領域ＭＦＮＣに含まれている回路、表示領域ＤＩＳに含まれている画素などに対して供給する電圧を生成する機能を有する。なお、電源回路ＥＰＳは、電圧を供給する回路を選択する機能を有してもよい。例えば、電源回路ＥＰＳは、表示領域ＤＩＳに静止画を表示させている期間では、駆動回路領域ＤＲＶに含まれている各回路（例えば、駆動回路ＳＤＲ、デジタルアナログ変換回路ＤＡＤなど）、及び機能回路領域ＭＦＮＣに含まれている各回路（例えば、ＣＰＵ２１、ＧＰＵ２２など）に対しての電圧供給を停止することによって、表示装置ＤＳＰ全体の消費電力を低減することができる。
＜表示装置の断面構成例１＞
　次に、図２５Ａに示す表示装置ＤＳＰ１の断面視における構成例について説明する。
　図２７に示す表示装置ＤＳＰ１Ａは、図２５Ａに示す表示装置ＤＳＰ１の断面視における構成例である。表示装置ＤＳＰ１Ａは、基板３１０上に画素回路、駆動回路などが設けられた構成となっている。図２７の表示装置ＤＳＰ１Ａでは、図２５Ａに示している駆動回路領域ＤＲＶと表示領域ＤＩＳを図示している。
　図２７における基板３１０は、図２５Ａに示す基板ＢＳに相当する。また、表示装置ＤＳＰ１Ａの対角サイズは、例えば、基板３１０の種類と大きさによって定めることができる。例えば、テレビジョン装置向けに、又はデジタルサイネージ用途の電子機器向けに、３０インチ以上、５０インチ以上、７０インチ以上又は１００インチ以上の対角サイズの表示装置を作製する場合、基板３１０としては、ガラス基板を用いればよい。また、例えば、ＸＲ向け機器向けに、又はウェアラブル型情報端末向けに、１０インチ以下、５インチ以下、１．５インチ以下、１インチ以下又は０．５インチ以下の対角サイズの表示装置を作製する場合、基板３１０としては、半導体基板を用いればよい。
　なお、図２７の表示装置ＤＳＰ１Ａの説明では、基板３１０は半導体基板とする。
　また、表示装置ＤＳＰ１Ａの画面比率（アスペクト比）については、特に限定はない。例えば、表示装置ＤＳＰ１Ａは、１：１（正方形）、４：３、１６：９、１６：１０、２１：９又は３２：９といった様々な画面比率に対応することができる。
　図２７の表示装置ＤＳＰ１Ａにおいて、基板３１０上には、トランジスタ３００ｐ、及びトランジスタ３００ｄが形成されている。なお、本明細書等では、トランジスタ３００ｐ、又はトランジスタ３００ｄをまとめて、トランジスタ３００と記載する。また、トランジスタ３００ｐ、及びトランジスタ３００ｄの上方には、発光デバイス１３０（図２７では、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂ）が設けられている。
　トランジスタ３００ｐは、表示領域ＤＩＳに含まれており、例えば、画素回路ＰＸが有するトランジスタとして機能する。また、トランジスタ３００ｄは、駆動回路領域ＤＲＶに含まれているトランジスタとして機能する。このため、トランジスタ３００ｄは、例えば、実施の形態１で説明した回路１００［１］乃至回路１００［ｍ］又は回路２００［１］乃至回路２００［ｎ＋２］に含まれるトランジスタとすることができる。また、発光デバイス１３０は、画素回路ＰＸに含まれる発光デバイスとすることができる。
　トランジスタ３００は、基板３１０上に設けられ、素子分離層３１２と、導電体３１６と、絶縁体３１５と、絶縁体３１７と、基板３１０の一部からなる半導体領域３１３と、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、を有する。このため、トランジスタ３００は、Ｓｉトランジスタとなっている。なお、図２７では、トランジスタ３００のソース及びドレインの一方が、後述する導電体３２８を介して、後述する導電体５９６及び導電体１１２（導電体１１２ａ乃至導電体１１２ｃ）に電気的に接続されている構成を示しているが、本発明の一態様の表示装置の電気的な接続構成は、これに限定されない。本発明の一態様の表示装置は、例えば、トランジスタ３００のゲートが、導電体３２８を介して、導電体５９６に電気的に接続されている構成としてもよい。
　トランジスタ３００は、例えば、半導体領域３１３の上面及びチャネル幅方向の側面が、ゲート絶縁体として機能する絶縁体３１５を介して導電体３１６に覆う構成にすることによって、Ｆｉｎ型にすることができる。トランジスタ３００をＦｉｎ型にすることにより、実効上のチャネル幅が増大することができ、トランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。また、トランジスタ３００は、Ｆｉｎ型でなくプレーナー型としてもよい。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。またはトランジスタ３００を複数設け、ｐチャネル型及びｎチャネル型の双方を用いてもよい。
　半導体領域３１３のチャネルが形成される領域と、その近傍の領域と、ソース領域又はドレイン領域となる低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、には、シリコン系半導体を含むことが好ましく、具体的には、単結晶シリコンを含むことが好ましい。又は、上述した各領域は、例えば、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウム、ヒ化アルミニウムガリウム、又は窒化ガリウムを用いて形成されてもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又は、トランジスタ３００は、例えば、ヒ化ガリウムとヒ化アルミニウムガリウムを用いたＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　ゲート電極として機能する導電体３１６には、ヒ素又はリンといったｎ型の導電性を付与する元素、もしくはホウ又はアルミニウムといったｐ型の導電性を付与する元素を含むシリコンなどの半導体材料を用いることができる。又は、導電体３１６には、例えば、金属材料、合金材料、又は金属酸化物材料といった導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、及び窒化タンタルの一方又は双方の材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン及びアルミニウムの一方又は双方の金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　素子分離層３１２は、基板３１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法又はメサ分離法を用いて形成することができる。
　図２７に示すトランジスタ３００上には、絶縁体３２０及び絶縁体３２２が、基板３１０側から順に積層して設けられている。
　絶縁体３２０及び絶縁体３２２として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム及び窒化アルミニウムから選ばれた一以上を用いればよい。
　なお、本明細書などにおいて、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、絶縁体３２０及び絶縁体３２２に覆われているトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２２上には、絶縁体５９２及び絶縁体５９４が順に積層して設けられている。
　また、絶縁体５９２には、基板３１０又はトランジスタ３００から、絶縁体５９２より上方の領域（例えば、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂなどが設けられている領域）に、水又は水素といった不純物が拡散しないようなバリア性を有する絶縁膜（バリア性絶縁膜と呼称する）を用いることが好ましい。したがって、絶縁体５９２は、水素原子、水素分子、及び水分子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。また、状況によっては、絶縁体５９２は、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ及びＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子の一方又は双方）の拡散を抑制する機能を有することが好ましい。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳにおいて、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体５９４は、絶縁体５９２よりも誘電率が低いことが好ましい。例えば、絶縁体５９４の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体５９４の比誘電率は、絶縁体５９２の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。絶縁体５９４を誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体５９２及び絶縁体５９４には、絶縁体５９４より上方に設けられている発光デバイスなどと接続する導電体３２８、及び導電体５９６が埋め込まれている。なお、導電体３２８及び導電体５９６は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ及び配線（例えば、導電体３２８及び導電体５９６）の材料としては、金属材料、合金材料、金属窒化物材料及び金属酸化物材料から選ばれた一以上の導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン又はモリブデンといった高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム若しくは銅といった低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体５９４上及び導電体３２８上には、絶縁体５９８及び絶縁体５９９がこの順に形成されている。
　絶縁体５９８は、一例として、絶縁体５９２と同様に、水素、酸素及び水から選ばれた一以上に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体５９９としては、絶縁体５９４と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、絶縁体５９９は、層間絶縁膜及び平坦化膜としての機能を有する。
　絶縁体５９９上には、発光デバイス１３０及び接続部１４０が形成されている。
　接続部１４０は、カソードコンタクト部と呼ばれる場合があり、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂのそれぞれのカソード電極に電気的に接続されている。図２７では、接続部１４０は、後述する導電体１１２ａ乃至導電体１１２ｃから選ばれた一以上の導電体と、後述する導電体１２６ａ乃至導電体１２６ｃの少なくとも一の導電体と、後述する導電体１２９ａ乃至導電体１２９ｃから選ばれた一以上の導電体と、後述する共通層１１４と、後述する共通電極１１５と、を有する。
　なお、接続部１４０は、平面視において表示部の四辺を囲むように設けられてもよく、又は、表示部内（例えば、隣り合う発光デバイス１３０同士の間）に設けられてもよい。
　発光デバイス１３０Ｒは、導電体１１２ａと、導電体１１２ａ上の導電体１２６ａと、導電体１２６ａ上の導電体１２９ａと、を有する。導電体１１２ａ、導電体１２６ａ及び導電体１２９ａの全てを画素電極と呼ぶこともでき、一部を画素電極と呼ぶこともできる。また、発光デバイス１３０Ｇは、導電体１１２ｂと、導電体１１２ｂ上の導電体１２６ｂと、導電体１２６ｂ上の導電体１２９ｂと、を有する。発光デバイス１３０Ｒと同様に、導電体１１２ｂ、導電体１２６ｂ及び導電体１２９ｂの全てを画素電極と呼ぶこともでき、一部を画素電極と呼ぶこともできる。また、発光デバイス１３０Ｂは、導電体１１２ｃと、導電体１１２ｃ上の導電体１２６ｃと、導電体１２６ｃ上の導電体１２９ｃと、を有する。発光デバイス１３０Ｒ、及び発光デバイス１３０Ｇと同様に、導電体１１２ｃ、導電体１２６ｃ及び導電体１２９ｃの全てを画素電極と呼ぶこともでき、一部を画素電極と呼ぶこともできる。
　導電体１１２ａ乃至導電体１１２ｃ、及び導電体１２６ａ乃至導電体１２６ｃには、例えば、反射電極として機能する導電層を用いることができる。反射電極として機能する導電層には、可視光に対して反射率の高い導電体として、例えば、銀、アルミニウム、銀（Ａｇ）とパラジウム（Ｐｄ）と銅（Ｃｕ）の合金膜（Ａｇ−Ｐｄ−Ｃｕ（ＡＰＣ）膜）を適用することができる。また、導電体１１２ａ乃至導電体１１２ｃ、及び導電体１２６ａ乃至導電体１２６ｃには、一対のチタンで挟まれたアルミニウムの積層膜（Ｔｉ、Ａｌ、Ｔｉの順の積層膜）、又は一対のインジウム錫酸化物で挟まれた銀の積層膜（ＩＴＯ、Ａｇ、ＩＴＯの順の積層膜）を用いることができる。
　また、例えば、導電体１１２ａ乃至導電体１１２ｃに反射電極として機能する導電層を用いて、導電体１２６ａ乃至導電体１２６ｃに、透光性が高い導電体を用いてもよい。透光性が高い導電体としては、例えば、銀とマグネシウムの合金、又はインジウム錫酸化物（ＩＴＯと呼ばれる場合がある）、が挙げられる。
　導電体１２９ａ乃至導電体１２９ｃには、例えば、透明電極として機能する導電層を用いることができる。透明電極として機能する導電層としては、例えば、上述した透光性が高い導電体とすることができる。
　また、後に詳述する発光デバイス１３０に、マイクロキャビティ構造（微小共振器構造）を設けてもよい。マイクロキャビティ構造とは、発光層の下面と下部電極の上面との距離を、当該発光層が発光する光の色の波長に応じた厚さにする構造を指す。この場合、上部電極（共通電極）である導電体１２９ａ乃至導電体１２９ｃに透光性及び光反射性を有する導電材料を用い、下部電極（画素電極）である導電体１１２ａ乃至導電体１１２ｃ、及び導電体１２６ａ乃至導電体１２６ｃとして光反射性を有する導電材料を用いること好ましい。
　マイクロキャビティ構造とは、下部電極と発光層の光学的距離を（２ｎ−１）λ／４（ただし、ｎは１以上の自然数、λは増幅したい発光の波長）に調節した構造を指す。これにより、下部電極によって反射されて戻ってきた光（反射光）は、発光層から上部電極に直接入射する光（入射光）と大きな干渉を起こす。そのため、波長λのそれぞれの反射光と入射光との位相を合わせ発光層からの発光をより増幅させることができる。一方で、反射光と入射光とが波長λ以外である場合、位相が合わなくなるため、共振せずに減衰する。
　導電体１１２ａは、絶縁体５９９に設けられた開口を介して、絶縁体５９４に埋め込まれている導電体５９６と接続されている。また、導電体１１２ａの端部よりも外側に導電体１２６ａの端部が位置している。導電体１２６ａの端部と導電体１２９ａの端部は、揃っている、または概略揃っている。
　発光デバイス１３０Ｇにおける導電体１１２ｂと発光デバイス１３０Ｂにおける導電体１１２ｃとについては、発光デバイス１３０Ｒにおける導電体１１２ａと同様であるため詳細な説明を省略する。また、発光デバイス１３０Ｇにおける導電体１２６ｂと発光デバイス１３０Ｂにおける導電体１２６ｃとについては、発光デバイス１３０Ｒにおける導電体１２６ａと同様であるため詳細な説明を省略する。また、発光デバイス１３０Ｇにおける導電体１２９ｂと発光デバイス１３０Ｂにおける導電体１２９ｃとについては、発光デバイス１３０Ｒにおける導電体１２９ａと同様であるため詳細な説明を省略する。
　導電体１１２ａ、導電体１１２ｂ及び導電体１１２ｃには、絶縁体５９９に設けられた開口を覆うように凹部が形成される。また、当該凹部には、層１２８が埋め込まれている。
　層１２８は、導電体１１２ａ乃至導電体１１２ｃの凹部を平坦化する機能を有する。導電体１１２ａ上乃至導電体１１２ｃ上、及び層１２８上には、導電体１１２ａ乃至導電体１１２ｃと電気的に接続される導電体１２６ａ乃至導電体１２６ｃが設けられている。したがって、導電体１１２ａ乃至導電体１１２ｃの凹部と重なる領域も発光領域として使用でき、画素の開口率を高めることができる。
　層１２８は、絶縁層であってもよく、導電層であってもよい。層１２８には、各種無機絶縁材料、有機絶縁材料及び導電材料を適宜用いることができる。特に、層１２８は、絶縁材料を用いて形成されることが好ましい。
　層１２８には、有機材料を有する絶縁層を好適に用いることができる。例えば、層１２８には、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、又はこれら樹脂の前駆体を適用することができる。また、層１２８として、感光性の樹脂を用いることができる。感光性の樹脂としては、ポジ型の材料、またはネガ型の材料が挙げられる。
　感光性の樹脂を用いることにより、露光及び現像の工程のみで層１２８を作製することができ、ドライエッチング、あるいはウェットエッチングによる導電体１１２ａ、導電体１１２ｂ、導電体１１２ｃの表面への影響を低減することができる。また、ネガ型の感光性樹脂を用いて層１２８を形成することにより、絶縁体５９９の開口の形成に用いるフォトマスク（露光マスク）と同一のフォトマスクを用いて、層１２８を形成できる場合がある。
　なお、図２７では、層１２８の上面が平坦部を有する例を示すが、層１２８の形状は、特に限定されない。図２８Ａに示すとおり、層１２８の上面は、断面視において、中央及びその近傍において凹曲面を有する形状としてもよい。又は、図２８Ｂに示すとおり、層１２８は、断面視において、中央及びその近傍において凸曲面を有する形状としてもよい。また、図２８Ｃに示すとおり、層１２８は、中央及びその近傍において凹曲面及び凸曲面を有する形状としてもよい。
　発光デバイス１３０Ｒは、第１の層１１３ａと、第１の層１１３ａ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。また、発光デバイス１３０Ｇは、第２の層１１３ｂと、第２の層１１３ｂ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。また、発光デバイス１３０Ｂは、第３の層１１３ｃと、第３の層１１３ｃ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。
　なお、第１の層１１３ａは、導電体１２６ａの上面及び側面と導電体１２９ａの上面及び側面を覆うように形成されている。同様に、第２の層１１３ｂは、導電体１２６ｂの上面及び側面と導電体１２９ｂの上面及び側面を覆うように形成されている。また、同様に、第３の層１１３ｃは、導電体１２６ｃの上面及び側面と導電体１２９ｃの上面及び側面を覆うように形成されている。したがって、導電体１２６ａ、導電体１２６ｂ及び導電体１２６ｃが設けられている領域全体を、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂの発光領域として用いることができるため、画素の開口率を高めることができる。
　発光デバイス１３０Ｒにおいて、第１の層１１３ａと共通層１１４をまとめてＥＬ層と呼ぶことができる。また、同様に、発光デバイス１３０Ｇにおいて、第２の層１１３ｂと共通層１１４をまとめてＥＬ層と呼ぶこともできる。また、同様に、発光デバイス１３０Ｂにおいて、第３の層１１３ｃと共通層１１４をまとめてＥＬ層と呼ぶことができる。
　本実施の形態の発光デバイスの構成に、特に限定はなく、シングル構造であってもタンデム構造であってもよい。
　第１の層１１３ａ、第２の層１１３ｂ及び第３の層１１３ｃは、フォトリソグラフィ法により島状に加工されている。そのため、第１の層１１３ａ、第２の層１１３ｂ、及び第３の層１１３ｃは、それぞれその端部において、上面と側面との成す角が９０度に近い形状となる。一方、例えば、ＦＭＭ（Ｆｉｎｅ　Ｍｅｔａｌ　Ｍａｓｋ）を用いて形成された有機膜は、その厚さが端部に近いほど徐々に薄くなる傾向があり、例えば１μｍ以上１０μｍ以下の範囲にわたって、上面がスロープ状に形成されるため、上面と側面の区別が困難な形状となる。
　第１の層１１３ａ、第２の層１１３ｂ及び第３の層１１３ｃは、上面と側面の区別が明瞭となる。これにより、隣接する第１の層１１３ａと第２の層１１３ｂにおいて、第１の層１１３ａの側面の一と、第２の層１１３ｂの側面の一は、互いに対向して配置される。これは、第１の層１１３ａ、第２の層１１３ｂ及び第３の層１１３ｃのうちいずれの組み合わせにおいても同様である。
　第１の層１１３ａ、第２の層１１３ｂ及び第３の層１１３ｃは、少なくとも発光層を有する。例えば、第１の層１１３ａが、赤色の光を発する発光層を有し、第２の層１１３ｂが緑色の光を発する発光層を有し、第３の層１１３ｃが、青色の光を発する発光層を有する構成であると好ましい。また、それぞれの発光層は、上記以外の色としては、シアン、マゼンタ、黄又は白を適用することができる。
　第１の層１１３ａ、第２の層１１３ｂ及び第３の層１１３ｃは、発光層と、発光層上のキャリア輸送層（電子輸送層または正孔輸送層）と、を有することが好ましい。第１の層１１３ａ、第２の層１１３ｂ及び第３の層１１３ｃの表面は、表示装置の作製工程中に露出する場合があるため、キャリア輸送層を発光層上に設けることで、発光層が最表面に露出することを抑制し、発光層が受けるダメージを低減することができる。これにより、発光デバイスの信頼性を高めることができる。
　共通層１１４は、例えば電子注入層又は正孔注入層を有する。また、共通層１１４は、電子輸送層と電子注入層とを積層して有していてもよく、正孔輸送層と正孔注入層とを積層して有していてもよい。共通層１１４は、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂで共有されている。
　また、共通電極１１５は、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂで共有されている。また、図２７に示すように、複数の発光デバイスが共通して有する共通電極１１５は、接続部１４０に含まれている導電体に電気的に接続される。
　絶縁体１２５は、水及び酸素の一方又は双方に対するバリア絶縁層としての機能を有することが好ましい。また、絶縁体１２５は、水及び酸素の一方又は双方の拡散を抑制する機能を有することが好ましい。また、絶縁体１２５は、水及び酸素の一方又は双方を捕獲、または固着する（ゲッタリングともいう）機能を有することが好ましい。絶縁体１２５が、バリア絶縁層としての機能、又はゲッタリング機能を有することで、外部から各発光デバイスに拡散しうる不純物（代表的には、水及び酸素の一方又は双方）の侵入を抑制することが可能な構成となる。当該構成とすることで、信頼性の高い発光デバイス、さらには、信頼性の高い表示パネルを提供することができる。
　また、絶縁体１２５は、不純物濃度が低いことが好ましい。これにより、絶縁体１２５からＥＬ層に不純物が混入し、ＥＬ層が劣化することを抑制することができる。また、絶縁体１２５において、不純物濃度を低くすることで、水及び酸素の一方又は双方に対するバリア性を高めることができる。例えば、絶縁体１２５は、水素濃度及び炭素濃度の一方、好ましくは双方が十分に低いことが望ましい。
　絶縁体１２７としては、有機材料を有する絶縁層を好適に用いることができる。有機材料としては、感光性の有機樹脂を用いることが好ましく、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いればよい。また、絶縁体１２７の材料の粘度は、１ｃＰ以上１５００ｃＰ以下とすればよく、１ｃＰ以上１２ｃＰ以下とすることが好ましい。絶縁体１２７の材料の粘度を上記の範囲にすることで、後述するテーパ形状を有する絶縁体１２７を、比較的容易に形成することができる。なお、本明細書などにおいて、アクリル樹脂とは、ポリメタクリル酸エステル、またはメタクリル樹脂だけを指すものではなく、広義のアクリル系ポリマー全体を指す場合がある。
　なお、本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面とがなす角（テーパ角ともいう）が９０°未満である領域を有すると好ましい。
　なお、絶縁体１２７は、後述するように側面にテーパ形状を有していればよく、絶縁体１２７に用いることができる有機材料は上記に限られるものではない。例えば、絶縁体１２７には、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、イミド樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、又はこれら樹脂の前駆体を適用することができる場合がある。また、絶縁体１２７として、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール（ＰＶＢ）、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、またはアルコール可溶性のポリアミド樹脂といった有機材料を適用することができる場合がある。また、絶縁体１２７には、例えば、感光性の樹脂として、フォトレジストを用いることができる場合がある。なお、感光性の樹脂としては、ポジ型の材料、またはネガ型の材料が挙げられる。
　絶縁体１２７には可視光を吸収する材料を用いてもよい。絶縁体１２７が発光デバイスからの発光を吸収することで、発光デバイスから絶縁体１２７を介して隣接する発光デバイスに光が漏れること（迷光）を抑制することができる。これにより、表示パネルの表示品位を高めることができる。また、表示パネルに偏光板を用いなくても、表示品位を高めることができるため、表示パネルの軽量化及び薄型化を図ることができる。
　可視光を吸収する材料としては、黒色などの顔料を含む材料、染料を含む材料、光吸収性を有する樹脂材料（例えば、ポリイミド）及びカラーフィルタに用いることのできる樹脂材料（カラーフィルタ材料）が挙げられる。特に、２色又は３色以上のカラーフィルタ材料を積層または混合した樹脂材料を用いると、可視光の遮蔽効果を高めることができるため好ましい。特に３色以上のカラーフィルタ材料を混合させることで、黒色又は黒色近傍の樹脂層とすることが可能となる。
　絶縁体１２７は、例えば、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ法、スリットコート、ロールコート、カーテンコート又はナイフコートといった湿式の成膜方法を用いて形成することができる。特に、スピンコートにより、絶縁体１２７となる有機絶縁膜を形成することが好ましい。
　絶縁体１２７は、ＥＬ層の耐熱温度よりも低い温度で形成する。絶縁体１２７を形成する際の基板温度としては、代表的には、２００℃以下、好ましくは１８０℃以下、より好ましくは１６０℃以下、より好ましくは１５０℃以下、より好ましくは１４０℃以下である。
　以下では、発光デバイス１３０Ｒと発光デバイス１３０Ｇの間の絶縁体１２７の構造を例に挙げて、絶縁体１２７などの構造について説明を行う。なお、発光デバイス１３０Ｇと発光デバイス１３０Ｂの間の絶縁体１２７、並びに発光デバイス１３０Ｂと発光デバイス１３０Ｒの間の絶縁体１２７についても同様のことが言える。また、以下では、第２の層１１３ｂ上の絶縁体１２７の端部を例に挙げて説明する場合があるが、第１の層１１３ａ上の絶縁体１２７の端部、並びに第３の層１１３ｃ上の絶縁体１２７の端部についても同様のことが言える。
　絶縁体１２７は、表示装置の断面視において、側面にテーパ角θ１のテーパ形状を有することが好ましい。テーパ角θ１は、絶縁体１２７の側面と基板面のなす角である。ただし、基板面に限らず、絶縁体１２５の平坦部の上面、又は第２の層１１３ｂの平坦部の上面と、絶縁体１２７の側面がなす角としてもよい。また、絶縁体１２７の側面をテーパ形状にすることにより、絶縁体１２５の側面、及びマスク層１１８ａの側面もテーパ形状となる場合がある。
　絶縁体１２７のテーパ角θ１は、９０°未満であり、６０°以下が好ましく、４５°以下がより好ましい。絶縁体１２７の側面端部をこのような順テーパ形状にすることで、絶縁体１２７の側面端部上に設けられる、共通層１１４及び共通電極１１５に、段切れ、または局所的な薄膜化などを生じさせることなく、被覆性良く成膜することができる。これにより、共通層１１４及び共通電極１１５の面内均一性を向上させることができるので、表示装置の表示品位を向上させることができる。
　また、表示装置の断面視において、絶縁体１２７の上面は凸曲面形状を有することが好ましい。絶縁体１２７の上面の凸曲面形状は、中心に向かってなだらかに膨らんだ形状であることが好ましい。また、絶縁体１２７上面の中心部の突曲面部が、側面端部のテーパ部に滑らかに接続される形状であることが好ましい。絶縁体１２７をこのような形状にすることで、絶縁体１２７上全体で、共通層１１４及び共通電極１１５を被覆性良く成膜することができる。
　また、絶縁体１２７は、二つのＥＬ層の間の領域（例えば、第１の層１１３ａと第２の層１１３ｂとの間の領域）に形成される。このとき、絶縁体１２７の一部が、一方のＥＬ層（例えば、第１の層１１３ａ）の側面端部と、もう一方のＥＬ層（例えば、第２の層１１３ｂ）の側面端部に挟まれる位置に配置されることになる。
　また、絶縁体１２７の一方の端部が画素電極として機能する導電体１２６ａと重なり、絶縁体１２７の他方の端部が画素電極として機能する導電体１２６ｂと重なることが好ましい。このような構造にすることで、絶縁体１２７の端部を第１の層１１３ａ（第２の層１１３ｂ）の概略平坦な領域の上に形成することができる。よって、絶縁体１２７のテーパ形状を、上記の通り加工することが比較的容易になる。
　以上のように、絶縁体１２７などを設けることにより、第１の層１１３ａの概略平坦な領域から第２の層１１３ｂの概略平坦な領域まで、共通層１１４及び共通電極１１５に段切れ箇所、及び局所的に膜厚が薄い箇所が形成されるのを防ぐことができる。よって、各発光デバイス間において、共通層１１４及び共通電極１１５に、段切れ箇所に起因する接続不良、及び局所的に膜厚が薄い箇所に起因する電気抵抗の上昇が発生するのを抑制することができる。
　本実施の形態の表示装置は、発光デバイス間の距離を狭くすることができる。具体的には、発光デバイス間の距離、ＥＬ層間の距離、または画素電極間の距離を、１０μｍ未満、８μｍ以下、５μｍ以下、３μｍ以下、２μｍ以下、１μｍ以下、５００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、９０ｎｍ以下、７０ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下又は１０ｎｍ以下とすることができる。別言すると、本実施の形態の表示装置は、隣接する２つの島状のＥＬ層の間隔が１μｍ以下の領域を有し、好ましくは０．５μｍ（５００ｎｍ）以下の領域を有し、さらに好ましくは１００ｎｍ以下の領域を有する。このように、各発光デバイス間の距離を狭めることで、高い精細度と、大きな開口率を有する表示装置を提供することができる。
　発光デバイス１３０上には、保護層１３１が設けられている。保護層１３１は、発光デバイス１３０を保護するパッシベーション膜として機能する膜である。発光デバイスを覆う保護層１３１を設けることで、発光デバイスに水又は酸素といった不純物が入り込むことを抑制し、発光デバイス１３０の信頼性を高めることができる。保護層１３１には、例えば、酸化アルミニウム、窒化シリコン、又は窒化酸化シリコンを用いることができる。
　保護層１３１と、基板１１０と、は接着層１０７を介して接着されている。発光デバイスの封止としては、例えば、固体封止構造又は中空封止構造を適用することができる。図２７では、基板３１０と基板１１０との間の空間が、接着層１０７で充填されており、固体封止構造が適用されている。または、当該空間を不活性ガス（窒素またはアルゴンなど）で充填し、中空封止構造を適用してもよい。このとき、接着層１０７は、発光デバイスと重ならないように設けられていてもよい。また、当該空間を、枠状に設けられた接着層１０７とは異なる樹脂で充填してもよい。
　接着層１０７には、紫外線硬化型の光硬化型接着剤、反応硬化型接着剤又は熱硬化型接着剤、嫌気型接着剤といった各種硬化型接着剤を用いることができる。これら接着剤としては、例えば、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラール）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂が挙げられる。特に、エポキシ樹脂の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シートを用いてもよい。
　表示装置ＤＳＰ１Ａは、トップエミッション型である。発光デバイスが発する光は、基板１１０側に射出される。そのため、基板１１０には、可視光に対する透過性が高い材料を用いることが好ましい。例えば、基板１１０には、基板３１０及び基板ＢＳに適用できる基板のうち、可視光に対する透過性が高い基板を選択すればよい。画素電極は可視光を反射する材料を含み、対向電極（共通電極１１５）は可視光を透過する材料を含む。
　なお、本発明の一態様の表示装置は、トップエミッション型ではなく、発光デバイスが発する光が基板３１０側に射出されるボトムエミッション型としてもよい。なお、この場合、基板３１０には、可視光に対する透過性が高い基板を選択すればよい。
＜表示装置の断面構成例２＞
　次に、図２７の表示装置ＤＳＰ１Ａとは異なる、図２５Ａに示す表示装置ＤＳＰ１の断面視における構成例について説明する。図２９に示す表示装置ＤＳＰ１Ｂは、表示装置ＤＳＰ１Ａの変更例であって、基板３１０上に設けられているトランジスタの構成が表示装置ＤＳＰ１Ａと異なっている。
　また、図２９の表示装置ＤＳＰ１Ｂにおいて、基板３１０には、基板ＢＳに適用できる基板を用いることが好ましい。なお、表示装置ＤＳＰ１Ｂの説明では基板３１０はガラス基板とする。
　図２９の表示装置ＤＳＰ１Ｂにおいて、基板３１０上には、トランジスタ５００ｐ及びトランジスタ５００ｄが形成されている。なお、本明細書等では、トランジスタ５００ｐ又はトランジスタ５００ｄをまとめて、トランジスタ５００と記載する。また、表示装置ＤＳＰ１Ｂにおけるトランジスタ５００ｐは、表示装置ＤＳＰ１Ａのトランジスタ３００ｐに相当し、表示装置ＤＳＰ１Ｂにおけるトランジスタ５００ｄは、表示装置ＤＳＰ１Ａのトランジスタ３００ｄに相当する。
　また、トランジスタ５００ｐ及びトランジスタ５００ｄの上方に位置する、発光デバイス１３０（図２９では、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂ）については、図２７の発光デバイス１３０の説明を参照することができる。
　トランジスタ５００上には、絶縁体５７４が形成されており、また、絶縁体５７４上には、絶縁体５８１が形成されている。また、絶縁体５７４及び絶縁体５８１には開口が設けられており、当該開口には導電体５９６が埋め込まれている。なお、絶縁体５７４及び絶縁体５８１については、後述する。また、導電体５９６については、図２７の導電体５９６の説明を参照することができる。
　絶縁体５８１上及び導電体５４０上には、絶縁体５９２と、絶縁体５９４と、導電体５９６と、が形成されている。なお、絶縁体５９２、絶縁体５９４及び導電体５９６については、図２７の絶縁体５９２及び絶縁体５９４の説明を参照することができる。
＜＜トランジスタ５００の構成例＞＞
　図３０Ａは、表示装置ＤＳＰ１Ｂに備えることができるトランジスタ５００のチャネル長方向の断面模式図であり、図３０Ｂは、トランジスタ５００のチャネル幅方向の断面模式図である。なお、図３０Ａ及び図３０Ｂでは、基板３１０上ではなく、絶縁体５１２上にトランジスタ５００が設けられている構成を示している。
　図３０Ａ及び図３０Ｂに示すように、トランジスタ５００は、一例として、金属酸化物５３１ａと、金属酸化物５３１ｂと、導電体５０５と、導電体５４２ａと、導電体５４２ｂと、絶縁体５８０と、導電体５６０と、絶縁体５１４と、絶縁体５１６と、絶縁体５２０と、絶縁体５２２と、絶縁体５２４と、絶縁体５５０と、絶縁体５５４と、絶縁体５７４と、絶縁体５８０と、絶縁体５８１と、を有する。なお、トランジスタ５００は、上述した構成要素のそれぞれを必ずしも有していなくてもよい。例えば、トランジスタ５００は、絶縁体５２０を有していない構成としてもよい。
　導電体５０５（導電体５０５ａ及び導電体５０５ｂ）と、絶縁体５１６と、は、基板（図示しない）の上方に配置されている。特には、導電体５０５は、絶縁体５１６に埋め込まれて設けることが好ましい。具体的には、導電体５０５ａは、絶縁体５１６に設けられた開口の底面及び側壁に接して設けられることが好ましい。また、導電体５０５ｂは、導電体５０５ａに形成された凹部に埋め込まれるように設けられることが好ましい。なお、図３０Ａ及び図３０Ｂに示すトランジスタ５００では、導電体５０５ｂの上面の高さは、導電体５０５ａの上面の高さおよび絶縁体５１６の上面の高さと略一致する。
　また、金属酸化物５３１及び導電体５６０は、導電体５０５に重なる領域に配置されている。また、金属酸化物５３１ｂは、金属酸化物５３１ａの上に配置されている。また、導電体５４２ａ及び導電体５４２ｂは、金属酸化物５３１ｂの上に、互いに離隔して配置されている。また、絶縁体５８０は、導電体５４２ａ及び導電体５４２ｂ上に配置されている。特に、絶縁体５８０には、導電体５４２ａと導電体５４２ｂの間の領域に開口部が形成されている。また、導電体５６０は、当該開口部の中に配置されている。また、絶縁体５５０は、金属酸化物５３１ｂ、導電体５４２ａ、導電体５４２ｂ及び絶縁体５８０と導電体５６０との間に配置されている。ここで、図３０Ａ及び図３０Ｂに示すように、導電体５６０の上面は、絶縁体５５０及び絶縁体５８０の上面と略一致することが好ましい。なお、以下において、導電体５０５ａ及び導電体５０５ｂをまとめて導電体５０５という場合がある。また、金属酸化物５３１ａ及び金属酸化物５３１ｂをまとめて金属酸化物５３１という場合がある。また、導電体５４２ａ及び導電体５４２ｂをまとめて導電体５４２という場合がある。
　また、図３０Ａに示すように、金属酸化物５３１ｂの、導電体５４２ａとの界面とその近傍には、低抵抗領域として、領域５４３ａが形成される場合がある。同様に、金属酸化物５３１ｂの、導電体５４２ｂとの界面とその近傍には、低抵抗領域として、領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　金属酸化物５３１と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、金属酸化物５３１の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　図３０Ａ及び図３０Ｂに示すトランジスタ５００では、導電体５４２ａおよび導電体５４２ｂの導電体５６０側の側面が、概略垂直な形状を有している。なお、図３０Ａ及び図３０Ｂに示すトランジスタ５００は、これに限られるものではなく、導電体５４２ａおよび導電体５４２ｂの側面と底面がなす角が、１０°以上８０°以下、好ましくは、３０°以上６０°以下としてもよい。また、導電体５４２ａ及び導電体５４２ｂの対向する側面が、複数の面を有していてもよい。
　なお、トランジスタ５００では、チャネルが形成される領域（以下、チャネル形成領域ともいう。）と、その近傍において、金属酸化物５３１ａ及び金属酸化物５３１ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物５３１ｂの単層構造、若しくは３層以上の積層構造を設ける構成にしてもよい。また、金属酸化物５３１ａ及び金属酸化物５３１ｂのそれぞれが２層以上の積層構造を有していてもよい。
　ここで、導電体５６０は、トランジスタの第１のゲート電極（トップゲート電極又はフロントゲート電極と呼称する場合がある）として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口と、導電体５４２ａと導電体５４２ｂに挟まれた領域と、に埋め込まれるように形成される。ここで、導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、第１のゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるため、トランジスタ５００の占有面積の縮小を図ることができる。これにより、表示装置を高精細にすることができる。また、表示装置を狭額縁にすることができる。
　また、導電体５０５は、第２のゲート電極（ボトムゲート電極又はバックゲート電極と呼称する場合がある）として機能する場合がある。この場合、導電体５０５に印加する電位を、導電体５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧Ｖｔｈを制御することができる。特に、導電体５０５に負電位を印加することにより、トランジスタ５００のＶｔｈをより大きくし、オフ電流を小さくすることが可能となる。したがって、導電体５０５に負電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０５は、金属酸化物５３１におけるチャネル形成領域よりも、大きく設けるとよい。特に、図３０Ｂに示すように、導電体５０５は、金属酸化物５３１のチャネル幅方向と交わる端部よりも外側の領域においても、配線として延在していることが好ましい。つまり、金属酸化物５３１のチャネル幅方向における側面の外側において、導電体５０５と導電体５６０とは、絶縁体を介して重畳していることが好ましい。
　図３０Ａに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。なお、図３０Ａ及び図３０Ｂでは、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。
　図３０Ａ及び図３０Ｂに示すように、トランジスタ５００は、基板（図示しない）の上に配置された絶縁体５１２と、絶縁体５１２の上に配置された絶縁体５１４と、絶縁体５１４の上に配置された絶縁体５１６と、絶縁体５１６に埋め込まれるように配置された導電体５０５と、絶縁体５１６と導電体５０５の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、を有することが好ましい。絶縁体５２４の上に金属酸化物５３１ａが配置されることが好ましい。
　また、図３０Ａ及び図３０Ｂに示すように、絶縁体５２４と絶縁体５８０との間、金属酸化物５３１ａと絶縁体５８０との間、金属酸化物５３１ｂと絶縁体５８０との間、導電体５４２ａと絶縁体５８０との間並びに導電体５４２ｂと絶縁体５８０との間に絶縁体５５４が配置されることが好ましい。ここで、絶縁体５５４は、図３０Ａ及び図３０Ｂに示すように、絶縁体５５０の側面、導電体５４２ａの上面と側面、導電体５４２ｂの上面と側面、金属酸化物５３１ａ、金属酸化物５３１ｂ、並びに絶縁体５２４の側面及び上面に接することが好ましい。
　トランジスタ５００上には、層間膜として機能する絶縁体５７４及び絶縁体５８１が配置されることが好ましい。ここで、絶縁体５７４は、導電体５６０、絶縁体５５０及び絶縁体５８０のそれぞれの上面に接して配置されることが好ましい。また、このとき、絶縁体５８０の上面は、平坦化されていることが好ましい。
　トランジスタ５００と電気的に接続し、プラグとして機能する導電体５４０（導電体５４０ａ及び導電体５４０ｂ）が設けられることが好ましい。このため、絶縁体５５４、絶縁体５８０、絶縁体５７４及び絶縁体５８１の開口の内壁に接して導電体５４０が設けられる。特に、当該内壁に接して導電体５４０の第１の導電体が設けられ、さらに第１の導電体の側面に導電体５４０の第２の導電体が設けられる構成にしてもよい。ここで、導電体５４０の上面の高さと、絶縁体５８１の上面の高さは同程度にできる。
　具体的には、例えば、絶縁体５８１、絶縁体５７４、絶縁体５８０及び絶縁体５５４の２つの開口の一方の内壁に接して、導電体５４０ａの第１の導電体が設けられ、その側面に接して導電体５４０ａの第２の導電体が形成されている。なお、当該開口の底部の一部には導電体５４２ａが位置しており、導電体５４０ａが導電体５４２ａと接する。同様に、例えば、絶縁体５８１、絶縁体５７４、絶縁体５８０及び絶縁体５５４の２つの開口の他方の内壁に接して、導電体５４０ｂの第１の導電体が設けられ、その側面に接して導電体５４０ｂの第２の導電体が形成されている。なお、当該開口の底部の一部には導電体５４２ｂが位置しており、導電体５４０ｂが導電体５４２ｂと接する。
　なお、トランジスタ５００では、導電体５４０の第１の導電体および導電体５４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５４０を単層、若しくは３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
　図３０Ｂに示すように、金属酸化物５３１ｂの導電体５４２と重ならない領域、言い換えると、金属酸化物５３１のチャネル形成領域において、金属酸化物５３１の側面が導電体５６０で覆うように配置されている。これにより、第１のゲート電極として機能する導電体５６０の電界を金属酸化物５３１の側面に作用させやすくなり、結果として、導電体５６０の電界によって金属酸化物５３１のチャネル形成領域を電気的に取り囲むことができる。よって、トランジスタ５００のオン電流を増大させ、周波数特性を向上させることができる。
＜＜トランジスタの構成材料＞＞
　次に、トランジスタ５００に用いることができる構成材料について説明する。
［金属酸化物（酸化物半導体）］
　トランジスタ５００は、チャネル形成領域を含む金属酸化物５３１（金属酸化物５３１ａ及び金属酸化物５３１ｂ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。例えば、金属酸化物５３１のチャネル形成領域となる金属酸化物としては、バンドギャップが２ｅＶ以上であるものが好ましく、２．５ｅＶ以上のものがより好ましい。
　上記金属酸化物として、少なくともインジウム又は亜鉛を含むことが好ましい。特に、インジウム及び亜鉛を含むことが好ましい。また、これらに加えて、元素Ｍが含まれていることが好ましい。元素Ｍとして、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルト及びアンチモンから選ばれた一以上を用いることができる。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズの一以上とすることが好ましい。また、元素Ｍは、ガリウム及び錫の一方又は双方を有することがさらに好ましい。
　上述したとおり、金属酸化物５３１は、金属酸化物５３１ａと、金属酸化物５３１ａ上の金属酸化物５３１ｂと、を有する。金属酸化物５３１ｂ下に金属酸化物５３１ａを有することで、金属酸化物５３１ａよりも下方に形成された構造物から、金属酸化物５３１ｂへの不純物の拡散を抑制することができる。
　また、金属酸化物５３１は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、金属酸化物５３１が、少なくともインジウム（Ｉｎ）と、元素Ｍと、を含む場合、金属酸化物５３１ａを構成する全元素の原子数に対する、金属酸化物５３１ａに含まれる元素Ｍの原子数の割合が、金属酸化物５３１ｂを構成する全元素の原子数に対する、金属酸化物５３１ｂに含まれる元素Ｍの原子数の割合より高いことが好ましい。また、金属酸化物５３１ａに含まれる元素Ｍの、Ｉｎに対する原子数比が、金属酸化物５３１ｂに含まれる元素Ｍの、Ｉｎに対する原子数比より大きいことが好ましい。
　金属酸化物５３１ａの伝導帯下端のエネルギーが、金属酸化物５３１ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、金属酸化物５３１ａの電子親和力が、金属酸化物５３１ｂの電子親和力より小さいことが好ましい。
　ここで、金属酸化物５３１ａと金属酸化物５３１ｂとの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、金属酸化物５３１ａと金属酸化物５３１ｂとの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、金属酸化物５３１ａと金属酸化物５３１ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、金属酸化物５３１ａと金属酸化物５３１ｂが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物５３１ｂがＩｎ−Ｇａ−Ｚｎ酸化物（インジウム−ガリウム−亜鉛酸化物）の場合、金属酸化物５３１ａには、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物又は酸化ガリウムを用いることができる。
　具体的には、金属酸化物５３１ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、１：３：２［原子数比］、又は１：１：０．５［原子数比］の金属酸化物を用いればよい。また、金属酸化物５３１ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、４：２：３［原子数比］又は３：１：２［原子数比］の金属酸化物を用いればよい。
　このとき、キャリアの主たる経路は金属酸化物５３１ｂとなる。金属酸化物５３１ａを上述した構成とすることで、金属酸化物５３１ａと金属酸化物５３１ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流及び高い周波数特性を得ることができる。
　また、金属酸化物５３１と接するように上記導電体５４２を設けることで、金属酸化物５３１の導電体５４２近傍において、酸素濃度が低減する場合がある。また、金属酸化物５３１の導電体５４２近傍において、導電体５４２に含まれる金属と、金属酸化物５３１の成分とを含む金属化合物層が形成される場合がある。このような場合、金属酸化物５３１の導電体５４２近傍の領域において、キャリア濃度が増加し、当該領域は、低抵抗領域となる。
　ところで、金属酸化物５３１ｂは、導電体５４２と重ならない領域の膜厚が、導電体５４２と重なる領域の膜厚より薄くなる場合がある。これは、導電体５４２ａ及び導電体５４２ｂを形成する際に、金属酸化物５３１ｂの上面の一部を除去することにより形成される。金属酸化物５３１ｂの上面には、導電体５４２となる導電膜を成膜した際に、当該導電膜との界面近傍に抵抗の低い領域が形成される場合がある。このように、金属酸化物５３１ｂの上面の導電体５４２ａと導電体５４２ｂの間に位置する、抵抗の低い領域を除去することにより、当該領域にチャネルが形成されることを防ぐことができる。
［導電体］
　導電体には、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム及びランタンから選ばれた金属元素を用いることが好ましい。また、導電体には、例えば、上述した金属元素から選ばれた二以上を成分とする合金、又は上述した金属元素から選ばれた二以上を組み合わせた合金を用いることが好ましい。また、導電体には、例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、若しくはランタンとニッケルを含む酸化物を用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、若しくはランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、導電体には、例えば、不純物元素（例えば、リン）を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体又はシリサイド（例えば、ニッケルシリサイド）を用いてもよい。
　上記の材料で形成される導電体を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　第２のゲート電極として機能する、導電体５０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、ＮＯ２など）及び銅原子といった不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５０５ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体５０５ｂに含まれる水素といった不純物が、絶縁体５２４を介して、金属酸化物５３１に拡散することを抑制できる。また、導電体５０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体５０５ｂが酸化されて導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム及び酸化ルテニウムが挙げられる。したがって、導電体５０５ａには、上記導電性材料を単層または積層とすればよい。例えば、導電体５０５ａには、窒化チタンを用いればよい。
　また、導電体５０５ｂは、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体５０５ｂは、タングステンを用いればよい。
　ソース電極又はドレイン電極として機能する導電体５４２（導電体５４２ａ及び導電体５４２ｂ）には、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素を用いることが好ましい。また、導電体５４２には、上述した金属元素から選ばれた二以上を成分とする合金、又は上述した金属元素から選ばれた二以上を組み合わせた合金を用いることが好ましい。また、例えば、導電体５４２には、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、若しくはランタンとニッケルを含む酸化物が用いられることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、若しくはランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　第１のゲート電極として機能する、導電体５６０ａは、上述した水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、ＮＯ２など）及び銅原子といった不純物の拡散を抑制する機能を有する導電体を用いることが好ましい。または、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム又は酸化ルテニウムが挙げられる。また、導電体５６０ａとして、酸素を含む導電性材料を設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　導電体５６０ｂは、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
　また、導電体５６０には、例えば、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、若しくはシリコンを添加したインジウム錫酸化物を用いてもよい。また、例えば、当該導電体には、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体等から混入する水素を捕獲することができる場合がある。
　なお、導電体５６０は、図３０Ａ及び図３０Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　プラグとして機能する、導電体５４０ａ及び導電体５４０ｂには、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いられることが好ましい。また、導電体５４０ａ及び導電体５４０ｂは積層構造としてもよい。
　導電体５４０を積層構造とする場合、導電体５４２、絶縁体５５４、絶縁体５８０、絶縁体５７４及び絶縁体５８１と接する導電体には、上述した、水又は水素といった不純物の拡散を抑制する機能を有する導電体を用いることが好ましい。例えば、当該導電体には、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム又は酸化ルテニウムを用いることが好ましい。また、水又は水素といった不純物の拡散を抑制する機能を有する導電性材料は、単層構造又は積層構造として用いてもよい。当該導電性材料を用いることで、絶縁体５８０に添加された酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制できる。また、絶縁体５８１より上層から水又は水素といった不純物が、導電体５４０ａ及び導電体５４０ｂを通じて金属酸化物５３１に混入することを抑制できる。
［絶縁体］
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物及び金属窒化酸化物が挙げられる。
　絶縁体５１４は、水又は水素といった不純物が、基板側からトランジスタ５００に混入することを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、ＮＯ２など）及び銅原子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　水又は水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム及びタンタルから選ばれた一以上を含む絶縁体を、単層で、または積層で用いればよい。具体的には、水又は水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルといった金属酸化物が挙げられる。また、水又は水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）が挙げられる。また、水又は水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコン及び窒化シリコンといった金属窒化物が挙げられる。
　特に、絶縁体５１４には、酸化アルミニウム又は窒化シリコンを用いることが好ましい。これにより、水又は水素といった不純物が絶縁体５１４よりも基板側からトランジスタ５００側に拡散することを抑制できる。または、絶縁体５２４等に含まれる酸素が、絶縁体５１４よりも基板側に、拡散することを抑制できる。
　絶縁体５２０、絶縁体５２２及び絶縁体５２４は、第２のゲート絶縁体としての機能を有する。
　ここで、金属酸化物５３１と接する第２のゲート絶縁体は、加熱により酸素が脱離されていることが好ましい。本明細書等では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、第２のゲート絶縁体として機能する絶縁体５２４には、酸化シリコン又は酸化窒化シリコンを適宜用いればよい。酸素を含む絶縁体を金属酸化物５３１に接して設けることにより、金属酸化物５３１中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
　絶縁体５２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳにて酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、更に好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、更に好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳによる分析時における膜の表面温度は、１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
　絶縁体５２２は、絶縁体５１４と同様に、水又は水素といった不純物が、基板側からトランジスタ５００に混入することを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体５２２は、絶縁体５２４より水素透過性が低いことが好ましい。
　さらに、絶縁体５２２は、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁体５２２は、絶縁体５２４より酸素透過性が低いことが好ましい。絶縁体５２２が、酸素と、水又は水素といった不純物と、の拡散を抑制する機能を有することで、金属酸化物５３１が有する酸素が、基板側へ拡散することを低減でき、好ましい。また、導電体５０５が、絶縁体５２４及び金属酸化物５３１が有する酸素と反応することを抑制することができる。
　絶縁体５２２は、絶縁性材料であるアルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体としては、例えば、酸化アルミニウム、酸化ハフニウム、並びにアルミニウムとハフニウムとを含む酸化物（ハフニウムアルミネート）が挙げられる。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、金属酸化物５３１からの酸素の放出、並びにトランジスタ５００の周辺部から金属酸化物５３１への水素といった不純物の混入を抑制する層として機能する。
　又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム又は酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。また、上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
　絶縁体５２２には、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）といったいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いてもよい。又は、絶縁体５２２には、比誘電率の高い絶縁体として、アルミニウムとハフニウムとを有する酸化物、アルミニウムとハフニウムとを有する酸化窒化物、シリコンとハフニウムとを有する酸化物、シリコンとハフニウムとを有する酸化窒化物、又はシリコンとハフニウムとを有する窒化物を用いてもよい。トランジスタの微細化、又は高集積化が進むと、ゲート絶縁体の薄膜化を起因とするリーク電流といった問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン又は酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０を得ることができる。また、絶縁体５２０には、絶縁体５２４に適用できる材料を用いてもよい。
　なお、絶縁体５２０、絶縁体５２２及び絶縁体５２４から選ばれた一以上が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　層間膜として機能する絶縁体５１２、絶縁体５１６、絶縁体５８０及び絶縁体５８１は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。また、絶縁体５１６、絶縁体５８０及び絶縁体５８１は、膜中の水又は水素といった不純物の濃度が低減されていることが好ましい。
　絶縁体５１２、絶縁体５１６、絶縁体５８０及び絶縁体５８１には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン又は窒化シリコンを用いることができる。また、絶縁体５１２、絶縁体５１６、絶縁体５８０及び絶縁体５８１には、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素と窒素を添加した酸化シリコン、若しくは空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、及び空孔を有する酸化シリコンといった材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。また、絶縁体５１２、絶縁体５１６、絶縁体５８０、及び絶縁体５８１には、樹脂を用いることができる。また、絶縁体５１２、絶縁体５１６、絶縁体５８０及び絶縁体５８１に適用できる材料は、上述した材料を適宜組み合わせたものとしてもよい。
　絶縁体５５４及び絶縁体５７４は、絶縁体５１４及び絶縁体５２２と同様に、水又は水素（例えば、水素原子及び水素分子の一方又は双方）といった不純物の拡散を抑制する機能を有することが好ましい。つまり、絶縁体５５４及び絶縁体５７４は、当該不純物がトランジスタ５００に混入することを抑制するバリア絶縁膜として機能することが好ましい。また、絶縁体５５４及び絶縁体５７４は、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５５４及び絶縁体５７４は、絶縁体５２４、絶縁体５５０及び絶縁体５８０より酸素透過性が低いことが好ましい。つまり、絶縁体５５４及び絶縁体５７４は、酸素が金属酸化物５３１から脱離して、絶縁体５５４の外側又は絶縁体５８０よりも上方に拡散することを抑制する機能を有することが好ましい。そのため、絶縁体５５４及び絶縁体５７４は、絶縁体５１４又は絶縁体５２４に適用できる材料を用いることができる。
　このように、絶縁体５２２、絶縁体５５４及び絶縁体５７４によって、絶縁体５２４、金属酸化物５３１及び絶縁体５５０等を囲むことにより、外方から水又は水素といった不純物がトランジスタ５００に侵入することを抑制することができる。また、トランジスタ５００の内部から外方に酸素が拡散することを抑制することができる。
　絶縁体５５０は、第１のゲート絶縁体として機能する。絶縁体５５０は、金属酸化物５３１ｂの上面に接して配置することが好ましい。絶縁体５５０には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素と窒素を添加した酸化シリコン、又は空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン又は酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体５５０は、絶縁体５２４と同様に、絶縁体５５０中の水又は水素といった不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　なお、絶縁体５８０と絶縁体５５０との間、絶縁体５５４と絶縁体５５０との間、導電体５４２と絶縁体５５０との間、並びに金属酸化物５３１ｂと絶縁体５５０との間に、絶縁体を設けてもよい。当該絶縁体には、例えば、酸化アルミニウム又は酸化ハフニウムを用いることが好ましい。当該絶縁体を設けることで、金属酸化物５３１ｂからの酸素の脱離、金属酸化物５３１ｂへの酸素の過剰供給、導電体５４２の酸化を抑制できる。
　また、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。これにより、絶縁体５５０の酸素による導電体５６０の酸化を抑制することができる。
　当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体５５０に酸化シリコン又は酸化窒化シリコンを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体５５０と当該金属酸化物との積層構造とすることで、熱に対して安定、且つ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　具体的には、当該酸化物には、例えば、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム又はマグネシウムから選ばれた一種又は二種以上が含まれた金属酸化物を用いることができる。特に、当該酸化物には、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、若しくはアルミニウムとハフニウムとを含む酸化物（ハフニウムアルミネート）を用いることが好ましい。
　なお、導電体５４０と絶縁体５８０との間、導電体５４０と絶縁体５７４との間、並びに導電体５４０と絶縁体５８１との間には、水、水素又は酸素といった不純物に対するバリア絶縁膜を設けてもよい。これにより、絶縁体５８０から、導電体５４０ａ及び導電体５４０ｂを通じて金属酸化物５３１に、水又は水素といった不純物が混入することを抑制できる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制できる。
　図示しないが、導電体５４０ａの上面、及び導電体５４０ｂの上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。当該導電体は、絶縁体に設けられた開口に埋め込むように形成されていてもよい。
＜＜トランジスタ５００の変更例＞＞
　なお、本発明の一態様の半導体装置に係るトランジスタの構成は、図３０Ａ及び図３０Ｂに示したトランジスタ５００に限定されない。例えば、本発明の一態様の半導体装置に係るトランジスタには、図３１に示すトランジスタ５００を用いてもよい。図３２に示すトランジスタ５００は、図３０Ａ及び図３０Ｂに示したトランジスタ５００の変更例であって、絶縁体５５１を有する点、並びに導電体５４２ａ（導電体５４２ａ１と導電体５４２ａ２）及び導電体５４２ｂ（導電体５４２ｂ１と導電体５４２ｂ２）が、積層構造である点で、図３０Ａ及び図３０Ｂに示したトランジスタ５００と異なっている。
　導電体５４２ａは、導電体５４２ａ１と、導電体５４２ａ１上の導電体５４２ａ２と、の積層構造であり、導電体５４２ｂは、導電体５４２ｂ１と、導電体５４２ｂ１上の導電体５４２ｂ２と、の積層構造である。金属酸化物５３１ｂに接する導電体５４２ａ１及び導電体５４２ｂ１は、金属窒化物などの酸化しにくい導電体であることが好ましい。これにより、金属酸化物５３１ｂに含まれる酸素によって、導電体５４２ａ及び導電体５４２ｂが過剰に酸化されるのを防ぐことができる。また、導電体５４２ａ２及び導電体５４２ｂ２は、導電体５４２ａ１及び導電体５４２ｂ１より導電性が高い、金属層などの導電体であることが好ましい。これにより、導電体５４２ａ及び導電体５４２ｂを、導電性が高い配線または電極として機能させることができる。このようにして、活性層として機能する金属酸化物５３１の上面に接して、配線または電極として機能する導電体５４２ａ及び導電体５４２ｂが設けられた、半導体装置を提供することができる。
　導電体５４２ａ１及び導電体５４２ｂ１には、金属窒化物を用いることが好ましく、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物を用いてもよい。これらの材料は、酸化しにくい導電性材料、又は酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、導電体５４２ａ２及び導電体５４２ｂ２は、導電体５４２ａ１及び導電体５４２ｂ１よりも、導電性が高いことが好ましい。例えば、導電体５４２ａ２及び導電体５４２ｂ２の膜厚を、導電体５４２ａ１及び導電体５４２ｂ１の膜厚より大きくすることが好ましい。導電体５４２ａ２及び導電体５４２ｂ２としては、上記導電体５６０ｂに用いることが可能な導電体を用いればよい。上記のような構造にすることで、導電体５４２ａ２及び導電体５４２ｂ２の抵抗を低減することができる。
　上記より、例えば、導電体５４２ａ１及び導電体５４２ｂ１には、窒化タンタル又は窒化チタンを用い、導電体５４２ａ２及び導電体５４２ｂ２には、タングステンを用いることができる。
　図３１に示すように、トランジスタ５００のチャネル長方向の断面視において、導電体５４２ａ１と導電体５４２ｂ１の間の距離は、導電体５４２ａ２と導電体５４２ｂ２の間の距離より小さい。このような構成にすることで、ソースとドレインの間の距離をより短くし、それに応じてチャネル長を短くすることが可能になる。よって、トランジスタ５００の周波数特性を向上させることができる。このように、半導体装置の微細化を図ることで、動作速度の向上した半導体装置を提供することができる。
　絶縁体５５１は、窒化物などの酸化しにくい絶縁体であることが好ましい。絶縁体５５１は、導電体５４２ａ２の側面と、導電体５４２ｂ２の側面と、に接して形成されており、導電体５４２ａ２及び導電体５４２ｂ２を保護する機能を有する。絶縁体５５１は、酸化雰囲気に曝されるため、酸化されにくい無機絶縁体が好ましい。また、絶縁体５５１は、導電体５４２ａ２及び導電体５４２ｂ２に接するため、導電体５４２ａ２及び導電体５４２ｂ２を酸化させにくい、無機絶縁体であることが好ましい。よって、絶縁体５５１は、酸素に対するバリア性を有する絶縁性材料を用いることが好ましい。例えば、絶縁体５５１として、窒化シリコンを用いることができる。
　図３１に示すトランジスタ５００には、導電体５４２ａ２と導電体５４２ｂ２を形成するために、第１のマスクを用いて、絶縁体５５４、絶縁体５８０、絶縁体５７４及び絶縁体５８１に開口が形成される。また、当該開口の側壁に接して絶縁体５５１が形成される。その後、さらに第２のマスクを用いて、導電体５４２ａ１と導電体５４２ｂ１を形成することによって、トランジスタ５００が形成される。ここで、上記開口は、導電体５４２ａ２と導電体５４２ｂ２の間の領域と重畳する。また、導電体５４２ａ１及び導電体５４２ｂ１の一部は、上記開口内に突出するように形成されている。よって、絶縁体５５１は、上記開口内で、導電体５４２ａ１の上面と、導電体５４２ｂ１の上面と、導電体５４２ａ２の側面と、導電体５４２ｂ２の側面と、に接する。また、絶縁体５５０は、導電体５４２ａ１と導電体５４２ｂ１との間の領域において、金属酸化物５３１の上面と接する。
　導電体５４２ａ１と導電体５４２ｂ１を形成した後で、絶縁体５５０を成膜する前に、酸素を含む雰囲気で熱処理を行うことが好ましい。これにより、金属酸化物５３１ａ及び金属酸化物５３１ｂに酸素を供給して、酸素欠損の低減を図ることができる。さらに、絶縁体５５１が、導電体５４２ａ２の側面と、導電体５４２ｂ２の側面と、に接して形成されていることで、導電体５４２ａ２及び導電体５４２ｂ２が過剰に酸化されるのを防ぐことができる。以上により、トランジスタの電気特性及び信頼性を向上させることができる。また、同一基板上に複数形成されるトランジスタの電気特性のばらつきを抑制することができる。
　また、トランジスタ５００において、図３１に示すように、絶縁体５２４を島状に形成してもよい。ここで、絶縁体５２４は、金属酸化物５３１と側端部が概略一致するように形成してもよい。
　また、トランジスタ５００において、図３１に示すように、絶縁体５２２が絶縁体５１６及び導電体５０５と接する構成にしてもよい。言い換えると、図３０Ａ及び図３０Ｂに示す絶縁体５２０を設けない構成にしてもよい。
＜表示装置の断面構成例３＞
　次に、図２７の表示装置ＤＳＰ１Ａと、図２９の表示装置ＤＳＰ１Ｂと、とは異なる、図２５Ａに示す表示装置ＤＳＰ１の断面視における構成例について説明する。図３２に示す表示装置ＤＳＰ１Ｃは、表示装置ＤＳＰ１Ａの変更例であって、基板３１０上に設けられているトランジスタの構成が表示装置ＤＳＰ１Ａ及び表示装置ＤＳＰ１Ｂと異なっている。
　また、図３２の表示装置ＤＳＰ１Ｃにおいて、基板３１０には、基板ＢＳに適用できる基板を用いることが好ましい。なお、表示装置ＤＳＰ１Ｃの説明では基板３１０はガラス基板とする。
　図３２の表示装置ＤＳＰ１Ｃにおいて、基板３１０上には、トランジスタ５００Ａｐ及びトランジスタ５００Ａｄが形成されている。なお、本明細書等では、トランジスタ５００Ａｐ又はトランジスタ５００Ａｄをまとめて、トランジスタ５００Ａと記載する。つまり、表示装置ＤＳＰ１Ｃにおけるトランジスタ５００Ａｐは、表示装置ＤＳＰ１Ｂのトランジスタ５００ｐに相当し、表示装置ＤＳＰ１Ｃにおけるトランジスタ５００Ａｄは、表示装置ＤＳＰ１Ｂのトランジスタ５００ｄに相当する。
　また、トランジスタ５００Ａｐ及びトランジスタ５００Ａｄの上方に位置する、発光デバイス１３０（図３２では、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂ）については、図２７の発光デバイス１３０の説明を参照することができる。
　トランジスタ５００Ａ上には、絶縁体５８４と、絶縁体５９２と、絶縁体５９４と、導電体５９６と、が形成されている。なお、図３２の絶縁体５８４については、図２７の絶縁体５９４の説明を参照することができ、また、図３２の絶縁体５９２、絶縁体５９４及び導電体５９６については、図２７の絶縁体５９２及び絶縁体５９４の説明を参照することができる。
　また、導電体５４５の一部に重なる、絶縁体５８４には開口が設けられており、当該開口には、導電体５９０が埋め込まれている。導電体５９０は、配線又はプラグとして機能し、導電体５９０には、例えば、導電体５９６に適用できる材料を用いることができる。
＜＜トランジスタ５００Ａの構成例＞＞
　トランジスタ５００Ａは、チャネル長の方向が、基板３１０に対して略平行でなく、絶縁体に設けられている開口の側面に沿っている構成となっている。
　図３３Ａは、上記で説明した表示装置ＤＳＰ１Ｃに備えることができるトランジスタ５００Ａとその周辺の構成例を示す平面模式図である。図３３Ｄは、図３３Ａに示す一点鎖線Ａ１−Ａ２の断面模式図である。なお、図３３Ａにおいて、例えば絶縁体等の、トランジスタ５００Ａの構成要素の一部を省略する。また、以降のトランジスタの平面模式図においても、絶縁体等の構成要素の一部を省略する。
　トランジスタ５００Ａは、一例として、絶縁体５０１上に設けられる。トランジスタ５００Ａは、導電体５４４と、導電体５４５と、金属酸化物５３３と、絶縁体５５５と、導電体５６５と、を有する。図３３Ａでは、導電体５４５が導電体５４４と平行な方向に延伸し、導電体５６５と垂直な方向に延伸する例を示している。
　絶縁体５０１には、例えば、トランジスタ５００に含まれる絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５５０、絶縁体５５４、絶縁体５７４、絶縁体５８０及び絶縁体５８１に適用できる材料を用いることができる。また、絶縁体５５５には、例えば、トランジスタ５００に含まれる絶縁体５５０に適用できる材料を用いることができる。
　導電体５４４及び導電体５４５には、例えば、トランジスタ５００に含まれる導電体５４２に適用できる材料を用いることができる。また、導電体５６５には、例えば、トランジスタ５００に含まれる導電体５６０に適用できる材料を用いることができる。
　金属酸化物５３３には、例えば、トランジスタ５００に含まれる金属酸化物５３１に適用できる材料を用いることができる。
　図３３Ａ及び図３３Ｄにおいて、導電体５４５が延伸する方向をＸ方向とする。また、Ｘ方向と垂直、且つ例えば絶縁体５０１の上面に対して平行な方向をＹ方向とし、絶縁体５０１の上面に対して垂直な方向をＺ方向とする。Ｘ方向、Ｙ方向及びＺ方向の定義は、以降の図面においても同様の場合があり、また異なる場合がある。Ｘ方向、Ｙ方向及びＺ方向は、互いに垂直な方向とすることができる。また、本明細書等における平面模式図の説明において、Ｘ方向を右側、又は左側といい、Ｙ方向を上側又は下側という場合がある。また、右側をＸ方向、左側を−Ｘ方向、上側をＹ方向、下側を−Ｙ方向と言い換えることができる場合がある。
　導電体５４４は、トランジスタ５００Ａのソース電極又はドレイン電極の一方として機能する。導電体５４５は、トランジスタ５００Ａのソース電極又はドレイン電極の他方として機能する。絶縁体５５５は、トランジスタ５００Ａのゲート絶縁層として機能する。導電体５６５は、トランジスタ５００Ａのゲート電極として機能する。
　金属酸化物５３３のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体がチャネル形成領域として機能する。また、金属酸化物５３３のうち、ソース電極と接する領域はソース領域として機能し、ドレイン電極と接する領域はドレイン領域として機能する。
　絶縁体５０１上に導電体５４４が設けられ、絶縁体５０１上と、導電体５４４上と、に絶縁体５８３が設けられ、絶縁体５８３上に導電体５４５が設けられる。絶縁体５８３は、層間絶縁層としての機能を有することができる。ここでの層間絶縁層とは、トランジスタ５００Ａにおけるソース電極とドレイン電極を離隔するための層間膜とすることができる。また、絶縁体５８４は、トランジスタ５００Ａの上方に回路素子又は配線を設けるための層間膜として機能する。
　絶縁体５８３には、例えば、トランジスタ５００に含まれる絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５５０、絶縁体５５４、絶縁体５７４、絶縁体５８０又は絶縁体５８１に適用できる材料を用いることができる。
　具体的には、絶縁体５８３ａには、例えば、酸化物又は酸化窒化物を用いることが好ましい。また、絶縁体５８３ａには、加熱により酸素を放出する膜を用いることが好ましい。また、絶縁体５８３ａは、例えば、酸化シリコン又は酸化窒化シリコンを好適に用いることができる。絶縁体５８３ａが酸素を放出することで、絶縁体５８３ａから金属酸化物５３３に酸素を供給できる。絶縁体５８３ａから金属酸化物５３３、特に金属酸化物５３３のチャネル形成領域に酸素を供給することで、金属酸化物５３３中の酸素欠損と、酸素欠損内に入り込んだ水素と、を低減できる。よって、トランジスタ５００Ａを、良好な電気特性を示し、且つ信頼性の高いトランジスタとすることができる。
　また、具体的には、絶縁体５８３ｂには、例えば、窒化シリコン、窒化酸化シリコン又は酸化アルミニウムを用いることが好適である。絶縁体５８３ｂは、例えば、絶縁体５８３ａより窒素の含有量が多い領域を有することが好ましい。絶縁体５８３ｂは、例えば、絶縁体５８３ａより窒素の含有量が多い材料を用いることができる。絶縁体５８３ｂは、窒化物又は窒化酸化物を用いることが好ましい。絶縁体５８３ｂは、例えば、窒化シリコン又は窒化酸化シリコンを好適に用いることができる。絶縁体５８３ｂに窒化シリコン又は窒化酸化シリコンを用いることによって、絶縁体５８３ｂは、絶縁体５８３ａから酸素が脱離することを抑制するブロッキング層とすることができる。また、絶縁体５８３ｂに窒化シリコン又は窒化酸化シリコンを用いることによって、絶縁体５８３ｂは、絶縁体５８３を介して金属酸化物５３３へ水素が拡散することを抑制するブロッキング層とすることができる。
　絶縁体５８３は、導電体５４４に達する開口６０１を有する。導電体５４５は、開口６０１に達する開口６０３を有する。つまり、開口６０３は、開口６０１と重なる領域を有する。
　図３３Ａでは、トランジスタ５００Ａの構成要素として、導電体５４４、導電体５４５、金属酸化物５３３、導電体５６５、開口６０１及び開口６０３を示している。ここで、図３３Ａに示す要素から導電体５６５を省略した構成例を図３３Ｂに示す。つまり、図３３Ｂでは、導電体５４４、導電体５４５、金属酸化物５３３、開口６０１及び開口６０３を示している。また、図３３Ｂに示す要素からさらに金属酸化物５３３を省略した構成例を図３３Ｃに示す。つまり、図３３Ｃでは、導電体５４４、導電体５４５、開口６０１及び開口６０３を示している。
　図３３Ｃ及び図３３Ｄに示すように、導電体５４５は、導電体５４４と重なる領域に開口６０３を有する。図３３Ｃに示すように、導電体５４５は、平面視において開口６０１の外周全体を覆う構成とすることができる。ここで、導電体５４５は、開口６０１の内部に設けないことが好ましい。つまり、導電体５４５は、絶縁体５８３の開口６０１側の側面と接しないことが好ましい。
　図３３Ａ乃至図３３Ｃでは、開口６０１及び開口６０３の形状がそれぞれ、平面視において円形である例を示している。開口６０１及び開口６０３の平面形状を円形とすることにより、開口６０１及び開口６０３を形成する際の加工精度を高めることができ、微細なサイズの開口６０１及び開口６０３を形成できる。なお、本明細書等において、円形とは真円に限定されない。例えば、開口６０１及び開口６０３の平面形状は、楕円形としてもよく、又は、曲線を含む形状としてもよい。又は、多角形の形状としてもよい。
　図３３Ｄでは、導電体５４５の開口６０３側の端部が、絶縁体５８３の開口６０１側の端部と一致又は概略一致する例を示している。開口６０３の平面形状は、開口６０１の平面形状と一致又は概略一致するともいえる。なお、本明細書等において、導電体５４５の開口６０３側の端部とは、導電体５４５の開口６０３側の下面端部を示す。導電体５４５の下面とは、絶縁体５８３側の面を示す。絶縁体５８３の開口６０１側の端部とは、絶縁体５８３の開口６０１側の上面端部を示す。絶縁体５８３の上面とは、導電体５４５側の面を示す。また、開口６０３の平面形状とは、導電体５４５の開口６０３側の下面端部の平面形状を示す。開口６０１の平面形状とは、絶縁体５８３の開口６０１側の上面端部の平面形状を示す。
　なお、端部が一致又は概略一致するとは、端部が揃っている、又は概略揃っているともいえる。端部が揃っている、又は概略揃っている場合、及び、平面形状が一致又は概略一致している場合、平面視において、積層した層と層との間で少なくとも輪郭の一部が重なっているといえる。例えば、上層と下層が、同一のマスクパターン、又は一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、又は、上層が下層の外側に位置することもあり、この場合も端部が概略揃っている、又は、平面形状が概略一致している、という。
　開口６０１は、例えば、開口６０３の形成に用いたレジストマスクを用いて形成できる。具体的には、まず、絶縁体５０１上に導電体５４４を形成した後、絶縁体５０１上及び導電体５４４上に絶縁体５８３と、絶縁体５８３上の導電体５４５となる導電膜と、当該導電膜上のレジストマスクと、を形成する。そして、当該レジストマスクを用いて当該導電膜に開口６０３を形成した後に、当該レジストマスクを用いて絶縁体５８３に開口６０１を形成することにより、開口６０１の端部と開口６０３の端部を一致、又は概略一致させることができる。このような構成とすることにより、工程を簡略にできる。
　金属酸化物５３３は、開口６０１及び開口６０３を覆うように、開口６０１及び開口６０３の内部に位置する領域を有するように設けられる。金属酸化物５３３は、導電体５４５の上面及び側面、絶縁体５８３の側面、並びに導電体５４４の上面の形状に沿った形状を有する。金属酸化物５３３は、例えば導電体５４５の上面及び側面、絶縁体５８３の側面、並びに導電体５４４の上面と接する領域を有する。
　金属酸化物５３３は、導電体５４５の開口６０３側の端部を覆っていることが好ましい。例えば図３３Ｄでは、金属酸化物５３３の端部が導電体５４５上に位置する構成を示している。金属酸化物５３３の端部は、導電体５４５の上面に接するともいえる。
　例えば図３３Ｄでは金属酸化物５３３を単層構造で示しているが、本発明の一態様はこれに限られない。金属酸化物５３３を２層以上の積層構造としてもよい。
　トランジスタ５００Ａのゲート絶縁層として機能する絶縁体５５５は、開口６０１及び開口６０３を覆うように、開口６０１及び開口６０３の内部に位置する領域を有するように設けられる。絶縁体５５５は、金属酸化物５３３上と、導電体５４５上と、絶縁体５８３上と、に設けられる。絶縁体５５５は、金属酸化物５３３の上面及び側面と、導電体５４５の上面及び側面と、絶縁体５８３の上面と、に接する領域を有することができる。絶縁体５５５は、絶縁体５８３の上面と、導電体５４５の上面及び側面と、金属酸化物５３３の上面及び側面と、のそれぞれの形状に沿った形状を有する。
　トランジスタ５００Ａのゲート電極として機能する導電体５６５は、絶縁体５５５上に設けられ、絶縁体５５５の上面と接する領域を有することができる。導電体５６５は、絶縁体５５５を介して、金属酸化物５３３と重なる領域を有する。導電体５６５は、絶縁体５５５の上面の形状に沿った形状を有する。
　例えば、図３３Ｄに示すように、開口６０１及び開口６０３において、導電体５６５は、絶縁体５５５を介して金属酸化物５３３と重なる領域を有する。また、図３３Ｄに示す例において、導電体５６５は、絶縁体５５５及び金属酸化物５３３を介して、導電体５４４及び導電体５４５と重なる領域を有する。また、図３３Ｄに示す例において、導電体５６５は、金属酸化物５３３を介さず、絶縁体５５５を介して、導電体５４４及び導電体５４５と重なる領域を有する。また、導電体５６５は、金属酸化物５３３の全体を覆っている。このような構成とすることで、金属酸化物５３３全体にゲート電界をかけることができるため、トランジスタ５００Ａの電気特性を高めることができ、例えばトランジスタのオン電流を高めることができる。
　トランジスタ５００Ａは、金属酸化物５３３よりも上方にゲート電極を有する、いわゆるトップゲート型のトランジスタである。さらに、金属酸化物５３３の下面がソース電極及びドレイン電極と接する領域を有することから、ＴＧＢＣ（Ｔｏｐ　Ｇａｔｅ　Ｂｏｔｔｏｍ　Ｃｏｎｔａｃｔ）型のトランジスタということができる。
　トランジスタ５００Ａは、例えば、画素回路ＰＸが有するトランジスタと、駆動回路領域ＤＲＶが有するトランジスタと、の一方又は双方に適用できる。例えば、駆動回路ＳＤＲが有するトランジスタ、駆動回路ＧＤＲが有するトランジスタ、電源回路ＥＰＳが有するトランジスタなど、駆動回路領域ＤＲＶ又は機能回路領域ＭＦＮＣに含まれるトランジスタに、トランジスタ５００Ａを適用してもよい。
　ここで、トランジスタ５００Ａのチャネル長及びチャネル幅について、図３４Ａ及び図３４Ｂを用いて説明する。図３４Ａは、図３３Ａに示すトランジスタ５００Ａ、及びその周辺の構成例を示す平面模式図の拡大図である。図３４Ｂは、図３３Ｄに示すトランジスタ５００Ａ、及びその周辺の構成例を示す断面模式図の拡大図である。
　金属酸化物５３３において、導電体５４４と接する領域はソース領域又はドレイン領域の一方として機能し、導電体５４５と接する領域はソース領域又はドレイン領域の他方として機能し、ソース領域とドレイン領域の間の領域はチャネル形成領域として機能する。
　トランジスタ５００Ａのチャネル長は、ソース領域とドレイン領域の間の距離となる。図３４Ｂでは、トランジスタ５００Ａのチャネル長Ｌ５００を破線の両矢印で示している。チャネル長Ｌ５００は、断面視において、金属酸化物５３３と導電体５４４が接する領域の端部と、金属酸化物５３３と導電体５４５が接する領域の端部との距離となる。
　ここで、トランジスタ５００Ａのチャネル長Ｌ５００は、ＸＺ面から見た場合における絶縁体５８３の開口６０１側の側面の長さに相当する。つまり、チャネル長Ｌ５００は、絶縁体５８３の膜厚Ｔ５８３、及び絶縁体５８３の開口６０１側の側面と絶縁体５８３の被形成面（ここでは、導電体５４４の上面）とのなす角θ５８３で決まり、トランジスタの作製に用いる露光装置の性能に影響されない。したがって、チャネル長Ｌ５００を露光装置の限界解像度よりも小さくでき、微細なサイズのトランジスタを実現できる。例えば、チャネル長Ｌ５００は、０．０１０μｍ以上３．０μｍ未満が好ましく、さらには０．０５０μｍ以上３．０μｍ未満が好ましく、さらには０．１０μｍ以上３．０μｍ未満が好ましく、さらには０．１５μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上２．５μｍ未満が好ましく、さらには０．２０μｍ以上２．０μｍ未満が好ましく、さらには０．２０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．０μｍ以下が好ましく、さらには０．５０μｍ以上１．０μｍ以下が好ましい。図３４Ｂでは、絶縁体５８３の膜厚Ｔ５８３を一点鎖線の両矢印で示している。
　トランジスタ５００Ａを、表示領域ＤＩＳの画素回路ＰＸが有するトランジスタに適用することにより、画素回路ＰＸが有するトランジスタを微細化できるため、画素回路ＰＸを微細化できる。これにより、表示装置ＤＳＰ１Ｃを、高精細な表示装置とすることができる。また、チャネル長Ｌ５００を小さくすることにより、トランジスタ５００Ａのオン電流を高くできる。よって、表示装置ＤＳＰ１Ｃが有するトランジスタ、例えば画素回路ＰＸが有するトランジスタにトランジスタ５００Ａを適用することにより、表示装置ＤＳＰ１Ｃを高速に駆動させることができる。
　絶縁体５８３の膜厚Ｔ５８３及び角θ５８３を調整することにより、チャネル長Ｌ５００を制御できる。
　絶縁体５８３の膜厚Ｔ５８３は、０．０１０μｍ以上３．０μｍ未満が好ましく、更には０．０５０μｍ以上３．０μｍ未満が好ましく、更には０．１０μｍ以上３．０μｍ未満が好ましく、更には０．１５μｍ以上３．０μｍ未満が好ましく、更には０．２０μｍ以上３．０μｍ未満が好ましく、更には０．２０μｍ以上２．５μｍ未満が好ましく、更には０．２０μｍ以上２．０μｍ未満が好ましく、更には０．２０μｍ以上１．５μｍ未満が好ましく、更には０．３０μｍ以上１．５μｍ未満が好ましく、更には０．３０μｍ以上１．２μｍ以下が好ましく、更には０．４０μｍ以上１．２μｍ以下が好ましく、更には０．４０μｍ以上１．０μｍ以下が好ましく、更には０．５０μｍ以上１．０μｍ以下が好ましい。
　絶縁体５８３の開口６０１側の側面は、テーパ形状であることが好ましい。絶縁体５８３の開口６０１側の側面と絶縁体５８３の被形成面（ここでは、導電体５４４の上面）とのなす角θ５８３は、９０度未満であることが好ましい。角θ５８３を小さくすることにより、絶縁体５８３上に設けられる層（例えば、金属酸化物５３３）の被覆性を高めることができる。しかしながら、角θ５８３を小さくすると、金属酸化物５３３と導電体５４４との接触面積が小さくなり、金属酸化物５３３と導電体５４４の接触抵抗が高くなってしまう場合がある。角θ５８３は４５度以上９０度未満が好ましく、更には５０度以上９０度未満が好ましく、更には５５度以上９０度未満が好ましく、更には６０度以上９０度未満が好ましく、更には６０度以上８５度以下が好ましく、更には６５度以上８５度以下が好ましく、更には６５度以上８０度以下が好ましく、更には７０度以上８０度以下が好ましい。角θ５８３を前述した範囲とすることで、導電体５４４及び絶縁体５８３上に形成される層（例えば、金属酸化物５３３）の被覆性を高めることができ、当該層に段切れ又は鬆等の不具合が発生することを抑制できる。また、金属酸化物５３３と導電体５４４の接触抵抗を低くできる。
　本明細書等において、段切れとは、層、膜、又は電極が、被形成面の形状（例えば段差等）に起因して分断されてしまう現象を示す。
　なお、例えば図３４Ｂでは、断面視において、絶縁体５８３の開口６０１側の側面の形状が直線である構成を示しているが、本発明の一態様はこれに限られない。断面視において、絶縁体５８３の開口６０１側の側面の形状は曲線であってもよく、また側面の形状が直線である領域と曲線である領域の双方を有してもよい。
　トランジスタ５００Ａのチャネル幅は、チャネル長方向と直交する方向における、ソース領域の幅、又はドレイン領域の幅となる。つまり、チャネル幅は、チャネル長方向と直交する方向における、金属酸化物５３３と導電体５４４が接する領域の幅、又は金属酸化物５３３と導電体５４５が接する領域の幅となる。ここでは、トランジスタ５００Ａのチャネル幅は、チャネル長方向と直交する方向における、金属酸化物５３３と導電体５４５が接する領域の幅として説明する。図３４Ａ及び図３４Ｂでは、トランジスタ５００Ａのチャネル幅Ｗ５００を実線の両矢印で示している。チャネル幅Ｗ５００は、平面視において、開口６０３側の導電体５４５の下面端部の長さとなる。
　チャネル幅Ｗ５００は、開口６０３の平面形状で決まる。図３４Ａ及び図３４Ｂでは、開口６０３の幅Ｄ５００を二点鎖線の両矢印で示している。幅Ｄ５００は、平面視において、開口６０３に外接する最小の矩形の短辺を示す。フォトリソグラフィ法を用いて開口６０３を形成する場合、開口６０３の幅Ｄ５００は露光装置の限界解像度以上となる。幅Ｄ５００は、例えば、０．２０μｍ以上５．０μｍ未満が好ましく、更には０．２０μｍ以上４．５μｍ未満が好ましく、更には０．２０μｍ以上４．０μｍ未満が好ましく、更には０．２０μｍ以上３．５μｍ未満が好ましく、更には０．２０μｍ以上３．０μｍ未満が好ましく、更には０．２０μｍ以上２．５μｍ未満が好ましく、更には０．２０μｍ以上２．０μｍ未満が好ましく、更には０．２０μｍ以上１．５μｍ未満が好ましく、更には０．３０μｍ以上１．５μｍ未満が好ましく、更には０．３０μｍ以上１．２μｍ以下が好ましく、更には０．４０μｍ以上１．２μｍ以下が好ましく、更には０．４０μｍ以上１．０μｍ以下が好ましく、更には０．５０μｍ以上１．０μｍ以下が好ましい。なお、開口６０３の平面形状が円形の場合、幅Ｄ５００は開口６０３の直径に相当し、チャネル幅Ｗ５００は平面視における開口６０３の外周の長さと等しくでき、“Ｄ５００×π”と算出できる。
　トランジスタ５００Ａのサイズは小さいため、トランジスタ５００Ａを表示装置に適用することによって、精細度が高い表示装置を提供することができる。また、トランジスタ５００Ａのオン電流は大きいため、トランジスタ５００Ａを表示装置に適用することによって、輝度が高い表示装置を提供することができる。また、トランジスタ５００Ａの動作が速いため、トランジスタ５００Ａを表示装置に適用することによって、駆動速度が速い表示装置を提供することができる。また、トランジスタ５００Ａの電気特性が安定しているため、トランジスタ５００Ａを表示装置に適用することによって、信頼性が高い表示装置を提供することができる。また、トランジスタ５００Ａのオフ電流の量が小さいため、トランジスタ５００Ａを表示装置に適用することによって、消費電力が低い表示装置を提供することができる。
＜表示装置の断面構成例４＞
　図３５に示す表示装置ＤＳＰ２Ａは、図２５Ｂに示す表示装置ＤＳＰ２の断面視における構成例である。表示装置ＤＳＰ２Ａは、基板３１０上に画素回路、駆動回路などが設けられた構成となっている。なお、図３５の表示装置ＤＳＰ２Ａでは、図２５Ｂに示している回路領域ＳＩＣと表示領域ＤＩＳに加えて、配線領域ＬＩＮについても図示している。
　回路領域ＳＩＣは、一例として、基板３１０を有し、基板３１０上には、トランジスタ３００ｄが形成されている。また、トランジスタ３００ｄの上方には、配線領域ＬＩＮが設けられており、配線領域ＬＩＮには、トランジスタ３００ｄ、トランジスタ５００ｐ、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂを電気的に接続する配線が設けられている。また、配線領域ＬＩＮの上方には、表示領域ＤＩＳが設けられており、表示領域ＤＩＳは、一例として、トランジスタ５００ｐと、発光デバイス１３０（図３５では、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂ）などを有する。
　つまり、トランジスタ３００ｄは、回路領域ＳＩＣに含まれているトランジスタとすることができる。また、トランジスタ５００ｐは、画素回路ＰＸに含まれるトランジスタとすることができる。また、発光デバイス１３０は、画素回路ＰＸに含まれる発光デバイスとすることができる。
　また、トランジスタ５００ｐの上方に位置する、発光デバイス１３０（図３５では、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ及び発光デバイス１３０Ｂ）については、図２７の発光デバイス１３０の説明を参照することができる。
　基板３１０には、例えば、基板ＢＳに適用できる基板を用いることができる。なお、本実施の形態では、基板３１０は、シリコンを材料として有する半導体基板として説明する。そのため、回路領域ＳＩＣに含まれるトランジスタは、Ｓｉトランジスタとすることができる。
　表示装置ＤＳＰ２Ａの画面比率（アスペクト比）については、表示装置ＤＳＰ１の画面比率の説明を参照することができる。また、表示装置ＤＳＰ２Ａの対角サイズについても、表示装置ＤＳＰ１の対角サイズの説明を参照することができる。
　トランジスタ３００ｄについては、図２７の表示装置ＤＳＰ１Ａのトランジスタ３００の説明を参照することができる。
　表示装置ＤＳＰ２Ａでは、トランジスタ３００ｄ上に配線領域ＬＩＮが設けられている。配線領域ＬＩＮは、例えば、絶縁体３２４と、絶縁体３２６と、導電体３３０と、絶縁体３５０と、絶縁体３５２と、絶縁体３５４と、導電体３５６と、を有する。
　絶縁体３２２上及び導電体３２８上には、絶縁体３２４と絶縁体３２６とが順に積層して設けられている。また、導電体３２８に重なる領域において、絶縁体３２４と絶縁体３２６とには、開口が形成されている。また、当該開口には導電体３３０が埋め込まれている。
　また、絶縁体３２６上及び導電体３３０上には、絶縁体３５０と絶縁体３５２と絶縁体３５４とが順に積層して設けられている。また、導電体３３０に重なる領域において、絶縁体３５０と絶縁体３５２と絶縁体３５４とには、開口が形成されている。また、当該開口には導電体３５６が埋め込まれている。
　導電体３３０及び導電体３５６は、トランジスタ３００ｄと接続するプラグ又は配線としての機能を有する。なお、導電体３３０及び導電体３５６は、前述した導電体３２８又は導電体５９６と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３２４及び絶縁体３５０は、絶縁体５９２と同様に、水素、酸素、及び水から選ばれた一以上に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体３２６、絶縁体３５２及び絶縁体３５４のそれぞれとしては、絶縁体５９４と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、絶縁体３２６、絶縁体３５２及び絶縁体３５４のそれぞれは、層間絶縁膜及び平坦化膜としての機能を有する。また、絶縁体３２６、絶縁体３５２及び絶縁体３５４のそれぞれは、水素、酸素及び水から選ばれた一以上に対するバリア性を有する導電体を含むことが好ましい。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタルを用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　また、絶縁体３５４及び導電体３５６の上方には、絶縁体５１２が設けられている。また、絶縁体５１２上には、絶縁体５１４が設けられ、絶縁体５１４上には、トランジスタ５００ｐが設けられている。また、トランジスタ５００ｐ上には、絶縁体５７４が形成されており、また、絶縁体５７４上には、絶縁体５８１が形成されている。
　トランジスタ５００ｐ及びトランジスタ５００ｐの周辺の絶縁体などについては、図２９の表示装置ＤＳＰ１Ｂのトランジスタ５００の説明を参照することができる。
　また、図３５の表示装置ＤＳＰ２Ａの表示領域ＤＩＳは、トランジスタ５００ｐが１つの層に含まれている構成となっているが、本発明の一態様の表示装置は、図３６に示す表示装置ＤＳＰ２ＡＡのとおり、表示領域ＤＩＳには複数の層が設けられ、当該複数の層のそれぞれにトランジスタ５００ｐが含まれている構成としてもよい。
　なお、図３６の表示装置ＤＳＰ２ＡＡは、表示領域ＤＩＳを抜粋して示しているが、表示領域ＤＩＳの下方には配線領域ＬＩＮ及び回路領域ＳＩＣが設けられているものとする。
　また、図３５の表示装置ＤＳＰ２Ａの表示領域ＤＩＳは、回路領域ＳＩＣにおいてトランジスタ３００ｄが１つの層に含まれている構成となっているが、本発明の一態様の表示装置は、図３７に示す表示装置ＤＳＰ２ＡＢのとおり、回路領域ＳＩＣにはトランジスタ３００ｄの上方にトランジスタ５００ｐと同様の構成のトランジスタとして、トランジスタ３００ＯＳが含まれている層が１つ又は複数設けられていてもよい。
　特に、トランジスタ３００ＯＳをｎチャネル型トランジスタとし、トランジスタ３００ｄをｐチャネル型トランジスタとすることで、回路領域ＳＩＣに含まれている回路をＣＭＯＳ回路とすることができる。また、トランジスタ３００ＯＳをＯＳトランジスタとし、トランジスタ３００ｄをＳｉトランジスタとしたとき、回路領域ＳＩＣに含まれている回路をＬＴＰＯと呼ばれる場合がある。
　なお、図３７の表示装置ＤＳＰ２ＡＢは、表示領域ＤＩＳの一部と、配線領域ＬＩＮと、回路領域ＳＩＣと、を抜粋して示しているが、表示領域ＤＩＳのトランジスタ５００ｐの上方には、発光デバイス１３０が設けられているものとする。
　また、図３５の表示装置ＤＳＰ２Ａのトランジスタ３００ｄの構成は、表示領域ＤＩＳに含まれているトランジスタ５００ｐと同様の構成としてもよい。図３８に示す表示装置ＤＳＰ２ＡＣは、図３５の表示装置ＤＳＰ２Ａの変更例であって、トランジスタ３００ｄの構成が、表示領域ＤＩＳに含まれているトランジスタ５００ｐと同様の構成になっている。
　また、図３５の表示装置ＤＳＰ２Ａのトランジスタ５００ｐの構成は、図３２の表示装置ＤＳＰ１Ｃに示したトランジスタ５００Ａの構成としてもよい。図３９に示す表示装置ＤＳＰ２Ｂは、図３５の表示装置ＤＳＰ２Ａの変更例であって、トランジスタ５００ｐの構成が、図３２の表示装置ＤＳＰ１Ｃのトランジスタ５００Ａの構成になっている。
　また、図３５の表示装置ＤＳＰ２Ａのトランジスタ３００ｄは、例えば、低温ポリシリコンをチャネル形成領域に含むトランジスタ（以後、ＬＴＰＳトランジスタと呼称する）としてもよい。図４０に示す表示装置ＤＳＰ２Ｃは、図３５の表示装置ＤＳＰ２Ａの変更例であって、トランジスタ３００ｄの構成が、ＬＴＰＳトランジスタであるトランジスタ３００ＬＴの構成になっている。
　トランジスタ３００ＬＴは、基板３１０上に設けられている。トランジスタ３００ＬＴは、絶縁体３６１と、絶縁体３６２と、絶縁体３６３と、絶縁体３６４と、導電体３６６と、導電体３６７と、低抵抗領域３６８ｐと、半導体領域３６８ｉと、導電体３６９と、を有する。ここでは、同一の導電膜を加工して得られる複数の層に、同じハッチングパターンを付している。また、本明細書等において、低抵抗領域３６８ｐと、半導体領域３６８ｉと、をまとめて、半導体層３６８と呼称する。特に、半導体層３６８に含まれる半導体材料に、例えば、低温ポリシリコンを適用することで、トランジスタ３００ＬＴをＬＴＰＳトランジスタとすることができる。ＬＴＰＳトランジスタは、電界効果移動度が高く、周波数特性が良好である。
　また、図４０において、導電体３６７は、トランジスタ３００ＬＴにおける第１のゲート（ゲート又はバックゲートの一方と呼称する場合がある）として機能する。また、導電体３６６は、トランジスタ３００ＬＴにおける第２のゲート（ゲート又はバックゲートの他方と呼称する場合がある）として機能する。また、半導体層３６８の一対の低抵抗領域３６８ｐの一方は、トランジスタ３００ＬＴにおけるソース及びドレインの一方として機能し、半導体層３６８の一対の低抵抗領域３６８ｐの他方は、トランジスタ３００ＬＴにおけるソース及びドレインの他方として機能する。また、絶縁体３６３は、トランジスタ３００ＬＴにおける第１のゲート絶縁膜として機能し、絶縁体３６２は、トランジスタ３００ＬＴにおける第２のゲート絶縁膜として機能する。
　図４０において、基板３１０上には絶縁体３６１が形成されている。また、絶縁体３６１上の一部の領域には導電体３６６が形成されている。また、絶縁体３６１と導電体３６６と、を覆うように絶縁体３６２が形成されている。また、導電体３６６及び絶縁体３６２に重畳し、かつ絶縁体３６２上の一部の領域に半導体層３６８が形成されている。また、絶縁体３６２と半導体層３６８と、を覆うように絶縁体３６３が形成されている。また、導電体３６６、絶縁体３６２、半導体層３６８及び絶縁体３６３に重畳し、かつ絶縁体３６３上の一部の領域に導電体３６７が形成されている。また、絶縁体３６３と導電体３６７と、を覆うように、絶縁体３６４が順に形成されている。また、低抵抗領域３６８ｐに重畳している絶縁体３６３及び絶縁体３６４の領域に開口部が設けられ、当該開口部を埋めるように、絶縁体３６４上に導電体３６９が形成されている。
　絶縁体３６１、絶縁体３６２、絶縁体３６３及び絶縁体３６４のそれぞれには、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム及び窒化アルミニウムから選ばれた一以上を用いればよい。
　特に、絶縁体３６１には、絶縁体３６１の下方の領域（例えば、基板３１０）からの不純物（例えば、金属イオン、金属原子、酸素原子、酸素分子、水素原子、水素分子及び水分子）の拡散しないようなバリア絶縁膜を用いることが好ましい。
　低抵抗領域３６８ｐは、不純物元素を含む領域である。例えば、トランジスタ３００ＬＴをｎチャネル型とする場合には、低抵抗領域３６８ｐにはリン又はヒ素を添加すればよい。一方、トランジスタ３００ＬＴをｐチャネル型とする場合には、低抵抗領域３６８ｐにはホウ素又はアルミニウムを添加すればよい。また、トランジスタ３００のしきい値電圧を制御するために、半導体領域３６８ｉに、上述した不純物が添加されていてもよい。
　なお、トランジスタ３００ＬＴは、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。または、回路領域ＳＩＣにトランジスタ３００ＬＴを複数設けて、ｐチャネル型、及びｎチャネル型の双方を用いてもよい。
　導電体３６６及び導電体３６７には、例えば、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル又はタングステンといった金属を用いることができる。又は、導電体３６６及び導電体３６７のそれぞれには、上述した金属から選ばれた二以上を主成分とする合金を用いることができる。又は、導電体３６６及び導電体３６７には、酸化インジウム、インジウム錫酸化物（ＩＴＯ）、タングステンを含むインジウム酸化物、タングステンを含むインジウム亜鉛酸化物、チタンを含むインジウム酸化物、チタンを含むＩＴＯ、インジウム亜鉛酸化物、酸化亜鉛（ＺｎＯ）、ガリウムを含むＺｎＯ、又はシリコンを含むインジウム錫酸化物の透光性を有する導電性材料を用いることができる。また、導電体３６６及び導電体３６７には、不純物元素を含有させる等して低抵抗化させた半導体（例えば、多結晶シリコン又は酸化物半導体）又はシリサイド（例えば、ニッケルシリサイド）を用いてもよい。又は、導電体３６６及び導電体３６７には、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば酸化グラフェンを含む膜を還元して形成することができる。または、導電性ペースト（例えば、銀、カーボン又は銅を含む導電性ペースト）又は導電性ポリマー（例えば、ポリチオフェン）を用いて形成してもよい。導電性ペーストは、安価であり、好ましい。導電性ポリマーは、塗布しやすく、好ましい。また、導電体３６６及び導電体３６７の一方又は双方は、上記の材料を含む単層構造、又は上記の材料から選ばれた二以上が重なった構造（積層構造）として用いることができる。
　導電体３６９は、トランジスタ３００ＬＴの低抵抗領域３６８ｐに電気的に接続される配線として機能する。つまり、導電体３６９は、トランジスタ３００ＬＴにおけるソース又はドレインとして機能する。なお、導電体３６９には、導電体３６６及び導電体３６７に適用できる材料を用いることができる。
　なお、本発明の一態様の表示装置は、図３５の表示装置ＤＳＰ２Ａ、図３６の表示装置ＤＳＰ２ＡＡ、図３７の表示装置ＤＳＰ２ＡＢ、図３８の表示装置ＤＳＰ２ＡＣ、図３９の表示装置ＤＳＰ２Ｂ、若しくは図４０の表示装置ＤＳＰ２Ｃの構成に限定されない。本発明の一態様の表示装置は、適宜変更がなされた上述した表示装置の構成としてもよい。
　例えば、本発明の一態様の表示装置は、基板が複数枚貼り合わされた構成としてもよい。具体的には、例えば、表示領域ＤＩＳが設けられた第１の基板と、回路領域ＳＩＣが設けられた第２の基板と、をＣｕ−Ｃｕ（カッパー−カッパー）直接接合技術などを用いて、第２の基板上に第１の基板を貼り合わせた構成としてもよい（図示しない）。
＜表示装置の断面構成例５＞
　例えば、図３５に示す表示装置ＤＳＰ２Ａには、タッチセンサ機能を有するパネル（タッチパネルと呼ばれる場合がある）を設けてもよい。図４１に示す表示装置ＤＳＰ２Ｄは、一例として、保護層１３１上に、樹脂層１４７、絶縁体１０３、導電体１０４、絶縁体１０５及び導電体１０６がこの順に形成されている。
　樹脂層１４７は、有機絶縁材料を含むことが好ましい。有機絶縁材料としては、例えば、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂及びこれら樹脂の前駆体が挙げられる。
　絶縁体１０３は、無機絶縁材料を含むことが好ましい。無機絶縁材料としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、若しくは酸化ハフニウムといった酸化物又は窒化物が挙げられる。
　導電体１０４と導電体１０６は、タッチセンサの電極として機能する。タッチセンサの方式として、相互容量方式を用いる場合では、例えば、導電体１０４及び導電体１０６の一方に、パルス電位が与えられ、他方にアナログ−デジタル（Ａ−Ｄ）変換回路、またはセンスアンプといった検知回路が電気的に接続される構成にしてもよい。この場合、導電体１０４と導電体１０６の間に静電容量が形成される。指などが近づくと、静電容量の大きさが変化する（具体的には、静電容量が小さくなる）。この静電容量の変化は、導電体１０４及び導電体１０６の一方にパルス電位を与えたときに、他方に生じる信号の振幅の大きさの変化として表れる。これにより、指などの接触及び近接を検知することができる。
　絶縁体１０５には、例えば、無機絶縁膜又は有機絶縁膜を用いることができる。具体的には、絶縁体１０５には、例えば、アクリル樹脂又はエポキシ樹脂といった樹脂を用いることができる。又は、絶縁体１０５には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン又は酸化アルミニウムといった無機絶縁材料を用いることができる。なお、絶縁体１０５は、単層構造としてもよいし、積層構造としてもよい。
　なお、図４１では、発光デバイス１３０の上方にタッチセンサの電極を設けた構成を示したが、タッチセンサは、発光デバイス１３０と同じ層内に設けてもよい（図示しない）。例えば、タッチセンサは、発光デバイス１３０と同時に形成することによって、発光デバイス１３０と同じ層内に設けることができる。
＜表示装置の断面構成例６＞
　また、例えば、図３５に示す表示装置ＤＳＰ２Ａには、色層（カラーフィルタ）が含まれていてもよい。図４２に示す表示装置ＤＳＰ２Ｅは、一例として、接着層１０７と基板１１０との間に着色層１６６Ｒ、着色層１６６Ｇ及び着色層１６６Ｂが含まれている構成となっている。なお、着色層１６６Ｒ、着色層１６６Ｇ及び着色層１６６Ｂは、例えば、基板１１０に形成することができる。また、発光デバイス１３０Ｒが赤色（Ｒ）の発光を呈する発光層を有し、発光デバイス１３０Ｇが緑色（Ｇ）の発光を呈する発光層を有し、発光デバイス１３０Ｂが青色（Ｂ）の発光を呈する発光層を有する場合、着色層１６６Ｒを赤色とし、着色層１６６Ｇを緑色とし、着色層１６６Ｂを青色としている。
　なお、着色層１６６Ｒと着色層１６６Ｇとの間、着色層１６６Ｇと着色層１６６Ｂとの間、並びに着色層１６６Ｇと着色層１６６Ｂとの間には、ブラックマトリクスを設けてもよい（図示しない）。表示装置ＤＳＰ２Ｅにブラックマトリクスを設けることによって、発光デバイスで発せられた光が隣の画素が有する色層に入射することを防ぐことができる。これにより、表示のコントラストを高めることができるため、表示装置ＤＳＰ２Ｅの表示品位を高めることができる。
＜表示装置の断面構成例７＞
　また、例えば、図３５の表示装置ＤＳＰ２Ａは、有機ＥＬ素子を含む発光デバイスではなく、ＬＥＤ（マイクロＬＥＤを含む）が含まれている発光デバイスの構成としてもよい。図４３に示す表示装置ＤＳＰ２Ｆは、パッケージされているＬＥＤチップが表示装置に実装されている。具体的には、図４３に示す表示装置ＤＳＰ２Ｆは、表示領域ＤＩＳに、発光デバイスとしてＬＥＤパッケージ１７０Ｒ、ＬＥＤパッケージ１７０Ｇ及びＬＥＤパッケージ１７０Ｂが設けられている構成となっている。
　図４３の表示装置ＤＳＰ２Ｆにおいて、一例として、絶縁体５９９上に、導電体１１１ａ乃至導電体１１１ｃと導電体１１２ａ乃至導電体１１２ｃが設けられている。また、導電体１１１ａ上乃至導電体１１１ｃ上と、導電体１１２ａ上乃至導電体１１２ｃ上と、絶縁体５９９上と、に保護層１１６が設けられている。また、保護層１１６は、絶縁体５９９の、導電体５９６を底部とする開口部を埋めるように形成されている。特に、保護層１１６は、導電体１１１ａ乃至導電体１１１ｃと、導電体１１２ａ乃至導電体１１２ｃと、のそれぞれの端部を覆うように設けられていることが好ましい。
　保護層１１６は、例えば、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、又はシリコーン樹脂といった樹脂が好適である。保護層１１６を設けることで、後述する導電体１１７ａ、及び導電体１１７ｂが互いに接して短絡することを抑制することができる。なお、保護層１１６は、状況によっては、絶縁体５９９上と、導電体１１１ａ上乃至導電体１１１ｃ上と、導電体１１２ａ上乃至導電体１１２ｃ上と、に設けなくてもよい。
　保護層１１６の、導電体１１１ａ乃至導電体１１１ｃのそれぞれの一部と重なる領域と、導電体１１２ａ乃至導電体１１２ｃのそれぞれの一部と重なる領域と、には、開口部が設けられている。また、保護層１１６上には、導電体１１７ａ及び導電体１１７ｂが設けられている。特に、導電体１１７ａは、保護層１１６の、導電体１１２ａ乃至導電体１１２ｃのそれぞれの一部と重なる領域に設けられる開口部を埋めるように設けられ、導電体１１７ｂは、保護層１１６の、導電体１１１ａ乃至導電体１１１ｃのそれぞれの一部と重なる領域に設けられる開口部を埋めるように設けられる。
　導電体１１７ａ及び導電体１１７ｂには、例えば、銀、カーボン又は銅といった材料を有する導電性ペースト、金又ははんだといった材料を有するバンプを好適に用いることができる。また、導電体１１７ａ（導電体１１７ｂ）に電気的に接続される導電体１１２ａ乃至導電体１１２ｃ（導電体１１１ａ乃至導電体１１１ｃ）、及び後述する電極１７２（電極１７３）のそれぞれは、導電体１１７ａ（導電体１１７ｂ）とのコンタクト抵抗の低い導電材料を用いることが好ましい。例えば、導電体１１７ａ（導電体１１７ｂ）に銀ペーストを用いる場合、導電体１１２ａ乃至導電体１１２ｃ（導電体１１１ａ乃至導電体１１１ｃ）、及び後述する電極１７２（電極１７３）のそれぞれに適用できる導電材料をアルミニウム、チタン又は銅とすることによって、導電体１１７ａ（導電体１１７ｂ）とのコンタクト抵抗を低くすることができる。また、別の導電材料としては、例えば、銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ（ＡＰＣ））とすることによっても、導電体１１７ａ（導電体１１７ｂ）とのコンタクト抵抗を低くすることができる。
　導電体１１７ａ及び導電体１１７ｂ上には、ＬＥＤパッケージ１７０Ｒ、ＬＥＤパッケージ１７０Ｇ及びＬＥＤパッケージ１７０Ｂが実装されている。なお、図４３の表示装置ＤＳＰ２Ｆに含まれるＬＥＤパッケージ１７０Ｒ、ＬＥＤパッケージ１７０Ｇ及びＬＥＤパッケージ１７０Ｂの具体的な構成例を、図４４Ａに示す。
　図４４ＡのＬＥＤパッケージ１７０は、基板１７１、電極１７２、電極１７３、ヒートシンク１７４、接着層１７５、ケース１７６、ワイヤ１７７、ワイヤ１７９、封止層１７８、ボール１８９及びＬＥＤチップ１８０を有する。
　本明細書等において、ＬＥＤチップとは、基板上に、カソードとして機能する電極と、アノードとして機能する電極と、ｐ型の半導体と、ｎ型の半導体と、発光層と、が設けられた発光ダイオードである。なお、本明細書等において、ＬＥＤチップという用語は、発光ダイオードという用語に置き換えて説明することができる場合がある。
　特に、本明細書等において、ＬＥＤチップの面積が１００００μｍ２以下の発光ダイオードをマイクロ発光ダイオード、ＬＥＤチップの面積が１００００μｍ２より大きく１ｍｍ２以下の発光ダイオードをミニ発光ダイオード、ＬＥＤチップの面積が１ｍｍ２より大きい発光ダイオードをマクロ発光ダイオードと記す場合がある。なお、ここでのＬＥＤチップの面積とは、例えば、図４４Ａ、後述する図４４Ｃ及び図４４Ｄにおける、基板１８１の上面又は下面の面積とすることができる。又は、ＬＥＤチップの面積とは、例えば、後述する図４４Ｂにおける電極１８３Ａの上面又は下面の面積とすることができる。
　例えば、ＬＥＤチップの面積が１００μｍ２以下の発光ダイオードは、マイクロ発光ダイオード（マイクロＬＥＤチップ）といえる。また、例えば、面積が１ｍｍ２のＬＥＤパッケージに適用可能な発光ダイオードとして、マイクロＬＥＤチップ又はミニＬＥＤチップを用いることができる場合がある。
　本発明の一態様の表示装置において、ＬＥＤパッケージには、マイクロ発光ダイオード、ミニ発光ダイオード及びマクロ発光ダイオードのいずれかを用いてもよい。特に、本発明の一態様の表示装置は、マイクロ発光ダイオード又はミニ発光ダイオードを有することが好ましく、マイクロ発光ダイオードを有することがより好ましい。
　特に、発光ダイオードのＬＥＤチップの面積は、１ｍｍ２以下が好ましく、１００００μｍ２以下がより好ましく、３０００μｍ２以下がより好ましく、７００μｍ２以下がさらに好ましい。
　また、発光ダイオードの光を射出する領域の面積は、１ｍｍ２以下が好ましく、１００００μｍ２以下がより好ましく、３０００μｍ２以下がより好ましく、７００μｍ２以下がさらに好ましい。なお、ここでの発光ダイオードの光を射出する領域の面積とは、例えば、図４４Ａ、後述する図４４Ｂ乃至図４４Ｄにおける、発光層１８４の上面又は下面の面積とすることができる。
　本実施の形態では、特に、発光ダイオードとして、マイクロ発光ダイオードを用いる場合の例について説明する。なお、本実施の形態では、ダブルヘテロ接合を有するマイクロ発光ダイオードについて説明する。ただし、発光ダイオードに特に限定はなく、例えば、量子井戸接合を有するマイクロ発光ダイオード、ナノコラムを用いた発光ダイオードなどを用いてもよい。
　ＬＥＤチップ１８０は、基板１８１と、半導体層１８２と、電極１８３と、発光層１８４と、半導体層１８５と、電極１８６と、電極１８７と、を有する。
　基板１７１は、例えば、ガラスエポキシ樹脂基板、ポリイミド基板、セラミック基板、アルミナ基板又は窒化アルミニウム基板を用いることができる。
　電極１７２及び電極１７３は、基板１７１の上面、側面及び下面に形成されている。特に、基板１７１の上面、側面及び下面のそれぞれで形成された電極１７２は、１本の配線として機能し、同様に、基板１７１の上面、側面及び下面のそれぞれで形成された電極１７３は、別の１本の配線として機能する。なお、電極１７２と電極１７３との間は、非導通状態となっている。
　また、基板１７１には、ヒートシンク１７４が設けられている。ヒートシンク１７４は、一例として、ＬＥＤチップ１８０で発生した熱を放熱する機能を有する。
　なお、電極１７２、電極１７３及びヒートシンク１７４は、互いに同一の材料とすることができる。例えば、電極１７２、電極１７３及びヒートシンク１７４には、例えば、ニッケル、銅、銀、白金又は金から選ばれた一元素、又は当該元素を５０％以上含む合金材料を用いることができる。
　また、及び電極１７２、電極１７３及びヒートシンク１７４は、互いに同一の工程で形成することができる。
　ＬＥＤチップ１８０は、接着層１７５によって、基板１７１上に貼り合わされている。具体的には、ＬＥＤチップ１８０の基板１８１は、接着層１７５を介して、基板１７１に設けられているヒートシンク１７４と重なるように設けられている。接着層１７５の材料は特に限定されない。例えば、接着層１７５の材料として、導電性を有する接着剤を用いることで、ＬＥＤチップ１８０の放熱性を高めることができる。
　基板１８１には、例えば、サファイア基板、炭化シリコン基板、シリコン基板又は窒化ガリウム基板といった単結晶基板を用いることができる。
　ＬＥＤチップ１８０において、基板１８１上には、半導体層１８２が形成されている。また、半導体層１８２上の一部には、電極１８３が形成され、また、半導体層１８２上の別の一部には、発光層１８４が形成されている。また、発光層１８４上には、半導体層１８５が形成され、半導体層１８５上には、電極１８６が形成され、電極１８６上の一部には、電極１８７が形成されている。
　ＬＥＤチップ１８０において、発光層１８４は、半導体層１８２と半導体層１８５とによって挟持されている。発光層１８４では、電子と正孔が結合して光を発する。また、半導体層１８２と半導体層１８５の一方はｎ型の半導体層であり、半導体層１８２と半導体層１８５の他方はｐ型の半導体層である。また、発光層１８４は、ｎ型、ｉ型又はｐ型の半導体層を用いることができる。つまり、半導体層１８２、発光層１８４及び半導体層１８５はいずれも半導体層を用いることができる。なお、半導体層１８２、発光層１８４及び半導体層１８５をまとめて、ＬＥＤ層又は発光ダイオードと呼ばれる場合がある。
　ＬＥＤ層は、赤色光、黄色光、緑色光、青色光又は紫外光といった光を呈するように形成される。ＬＥＤ層の構成は特に限定されず、ｐｎ接合又はｐｉｎ接合を有するホモ構造、ヘテロ構造又はダブルヘテロ構造であってもよく、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）接合であってもよい。ＬＥＤ層は、超格子構造、単一量子井戸構造、又は多重量子井戸（ＭＱＷ：Ｍｕｌｔｉ　Ｑｕａｎｔｕｍ　Ｗｅｌｌ）構造であってもよい。また、ＬＥＤ層は、ナノコラムを用いてもよい。
　ＬＥＤ層は、例えば、第１３族元素及び第１５族元素を含む化合物を用いることができる。第１３族元素として、アルミニウム、ガリウム、及びインジウムが挙げられる。第１５族元素として、窒素、リン、ヒ素、及びアンチモンが挙げられる。ＬＥＤ層は、例えば、ガリウム・リン化合物、ガリウム・ヒ素化合物、ガリウム・アルミニウム・ヒ素化合物、アルミニウム・ガリウム・インジウム・リン化合物、窒化ガリウム（ＧａＮ）、インジウム・窒化ガリウム化合物、又はセレン・亜鉛化合物を用いることができる。
　例えば、紫外から青の波長帯の光を発するＬＥＤ層には、窒化ガリウムを用いることができる。紫外から緑の波長帯の光を発するＬＥＤ層には、インジウム・窒化ガリウム化合物を用いることができる。緑から赤の波長帯の光を発するＬＥＤ層には、アルミニウム・ガリウム・インジウム・リン化合物、又はガリウム・ヒ素化合物を用いることができる。赤外の波長帯の光を発するＬＥＤ層には、ガリウム・ヒ素化合物を用いることができる。
　図４３の表示装置ＤＳＰ２Ｆに実装されている、ＬＥＤパッケージ１７０Ｒ、ＬＥＤパッケージ１７０Ｇ、及びＬＥＤパッケージ１７０ＢのそれぞれのＬＥＤチップに含まれている発光ダイオードにおいて、一対の半導体層と、当該一対の半導体層の間の発光層と、を有する積層構造は、赤色、緑色又は青色といった光を呈するように形成されている。このため、ＬＥＤパッケージ１７０Ｒ、ＬＥＤパッケージ１７０Ｇ及びＬＥＤパッケージ１７０ＢのそれぞれのＬＥＤチップ毎に、発光ダイオードが発する光の色を自由に決めることができる。
　また、ＬＥＤパッケージ１７０のＬＥＤチップ１８０に含まれている発光ダイオードが発する色は、赤色、緑色及び青色以外では、シアン、マゼンタ、黄色又は白色とすることができる。
　電極１８３は、ワイヤ１７７を介して、電極１７２に電気的に接続されている。つまり、電極１８３は、発光ダイオードの画素電極として機能する。また、電極１８７は、ワイヤ１７９を介して、電極１７３に電気的に接続されている。つまり、電極１８７は、発光ダイオードの共通電極として機能する。
　電極１８３とワイヤ１７７との接合方法、電極１７２とワイヤ１７７との接合方法、電極１８７とワイヤ１７９との接合方法、及び電極１７３とワイヤ１７９との接合方法としては、例えば、ワイヤーボンディング法が挙げられる。また、ワイヤーボンディング法の種類として、熱圧着法及び超音波ボンディング法が挙げられる。また、ワイヤーボンディング法によるワイヤ１７７及びワイヤ１７９の接合工程によって、電極１７２上と、電極１７３上と、電極１８３上と、電極１８７上と、には、ワイヤ１７９と同じ材料のボール１８９が形成される。
　電極１８３、電極１８６、電極１８７には、例えば、導電体１１１ａ乃至導電体１１１ｃ及び導電体１１２ａ乃至導電体１１２ｃに適用できる材料を用いることが好ましい。特に、ＬＥＤチップ１８０の発光層１８４は、ＬＥＤパッケージ１７０の上方に光を射出するため、電極１８６は、導電体１１１ａ乃至導電体１１１ｃ及び導電体１１２ａ乃至導電体１１２ｃのそれぞれに適用できる材料のうち、透光性を有する導電体であることが好ましい。同様の理由により、電極１８７も、導電体１１１ａ乃至導電体１１１ｃ及び導電体１１２ａ乃至導電体１１２ｃのそれぞれに適用できる材料のうち、透光性を有する導電体であることが好ましい。
　ワイヤ１７７及びワイヤ１７９には、例えば、金、金を含む合金、銅、若しくは銅を含む合金といった金属の細線を用いることができる。
　ケース１７６の材料には、樹脂を用いることができる。また、ケース１７６は、封止層１７８の側面を覆っていればよく、ＬＥＤチップ１８０の上面を覆っていなくてもよい。つまり、例えば、ＬＥＤチップ１８０の上面側では、封止層１７８が露出してもよい。また、ケース１７６の内側の側面、具体的には、ＬＥＤチップ１８０の周囲（基板１８１、半導体層１８２、電極１８３、発光層１８４、半導体層１８５、電極１８６及び電極１８７のそれぞれの周囲）に、セラミックス等からなるリフレクタを設けることが好ましい。ＬＥＤチップ１８０の発光層１８４から発した光の一部がリフレクタによって反射することで、より多くの光をＬＥＤパッケージ１７０から取り出すことができる。
　ケース１７６の内部は、封止層１７８で充填されている。封止層１７８には、例えば、可視光に対する透過性を有する樹脂を適用することが好ましい。具体的には、封止層１７８には、例えば、エポキシ樹脂、シリコーン樹脂といった紫外線硬化性樹脂、又は可視光硬化性樹脂を用いることができる。
　また、例えば、表示装置ＤＳＰ２Ｆの樹脂層１４８上と、ＬＥＤパッケージ１７０Ｒ上と、ＬＥＤパッケージ１７０Ｇ上と、ＬＥＤパッケージ１７０Ｂ上と、のそれぞれの面には各種光学部材を配置することができる。光学部材としては、偏光板、位相差板、光拡散層（拡散フィルムなど）、反射防止層、集光フィルム等が挙げられる。また、表示装置ＤＳＰ２Ｆの樹脂層１４８上と、ＬＥＤパッケージ１７０Ｒ上と、ＬＥＤパッケージ１７０Ｇ上と、ＬＥＤパッケージ１７０Ｂ上と、のそれぞれの面には、ゴミの付着を抑制する帯電防止膜、汚れを付着しにくくする撥水性の膜、使用に伴う傷の発生を抑制するハードコート膜、衝撃吸収層等の表面保護層を配置してもよい。例えば、表面保護層として、ガラス層またはシリカ層（ＳｉＯｘ層）を設けることで、表面汚染及び傷の発生を抑制することができ、好ましい。また、表面保護層としては、ＤＬＣ（ダイヤモンドライクカーボン）、酸化アルミニウム（ＡｌＯｘ）、ポリエステル系材料、又はポリカーボネート系材料などを用いてもよい。なお、表面保護層には、可視光に対する透過率が高い材料を用いることが好ましい。また、表面保護層には、硬度が高い材料を用いることが好ましい。
　次に、表示装置ＤＳＰ２ＦのＬＥＤパッケージ１７０Ｒ、ＬＥＤパッケージ１７０Ｇ、及びＬＥＤパッケージ１７０Ｂに適用できる、図４４ＡのＬＥＤパッケージ１７０とは異なるＬＥＤパッケージの構成例を説明する。
　図４４Ｂに示すＬＥＤパッケージ１７０Ａ１は、基板１７１上にはＬＥＤチップ１８０Ａが設けられている点で、図４４ＡのＬＥＤパッケージ１７０と異なっている。なお、ＬＥＤチップ１８０Ａの画素電極は、ワイヤ１７７でなく接着層１７５によって接着されている。
　図４４ＢのＬＥＤパッケージ１７０Ａ１は、基板１７１、電極１７２、電極１７３、接着層１７５、ケース１７６、ワイヤ１７７、ワイヤ１７９、封止層１７８、ボール１８９及びＬＥＤチップ１８０Ａを有する。
　また、図４４ＢのＬＥＤパッケージ１７０Ａ１において、ＬＥＤチップ１８０Ａは、電極１８３Ａと、電極１８３Ａ上に設けられた発光ダイオードを有する構成となっている。当該発光ダイオードは、半導体層１８２と、発光層１８４と、半導体層１８５と、電極１８６と、電極１８７と、を有する。
　電極１８３Ａには、例えば、導電性基板を用いることができる。導電性基板の種類としては、例えば、金属基板が挙げられる。
　また、電極１８３Ａ上には、半導体層１８２、発光層１８４、半導体層１８５、電極１８６及び電極１８７が順に形成されている。
　なお、半導体層１８２、発光層１８４、半導体層１８５、電極１８６及び電極１８７のそれぞれについては、図４４ＡのＬＥＤパッケージ１７０の説明を参照することができる。
　図４４ＢのＬＥＤパッケージ１７０Ａ１において、電極１７２及び電極１７３は、基板１７１の上面、側面及び下面に形成されている。特に、電極１７２は、基板１７１の、ＬＥＤチップ１８０Ａが設けられる領域にも形成されている。また、基板１７１の上面、側面及び下面のそれぞれで形成された電極１７２は、１本の配線として機能し、同様に、基板１７１の上面、側面及び下面のそれぞれで形成された電極１７３は、別の１本の配線として機能する。なお、電極１７２と電極１７３との間は、非導通状態となっている。
　また、ＬＥＤチップ１８０Ａは、接着層１７５によって、基板１７１上に貼り合わされている。具体的には、ＬＥＤチップ１８０Ａの電極１８３Ａは、接着層１７５を介して、基板１７１に設けられている電極１７２の一部の領域と重なるように設けられている。なお、接着層１７５は、導電性を有する接着剤とする。
　上記のとおり、発光ダイオードを導電性基板上に形成したＬＥＤチップ１８０Ａを用いる場合、ＬＥＤチップ１８０Ａの画素電極と、基板１７１の電極１７２と、を、ワイヤ１７７でなく、接着層１７５を用いて接合することによって、ＬＥＤパッケージ１７０Ａ２を構成することができる。
　次に、表示装置ＤＳＰ２ＦのＬＥＤパッケージ１７０Ｒ、ＬＥＤパッケージ１７０Ｇ及びＬＥＤパッケージ１７０Ｂに適用できる、図４４ＡのＬＥＤパッケージ１７０及び図４４ＢのＬＥＤパッケージ１７０Ａ１とは異なるＬＥＤパッケージの構成例を説明する。
　図４４Ｃに示すＬＥＤパッケージ１７０Ａ２は、ケース１７６の内側に色変換層１９０が設けられている点で、図４４ＡのＬＥＤパッケージと異なっている。
　なお、図４４Ｃでは、色変換層１９０が封止層１７８の上方に設けられている構成を示すが、色変換層１９０の配置はこれに限定されない。例えば、色変換層１９０は、封止層１７８の内部に分散されていてもよい。
　色変換層１９０としては、蛍光体又は量子ドット（ＱＤ：Ｑｕａｎｔｕｍ　ｄｏｔ）を用いることが好ましい。特に量子ドットは、発光スペクトルのピーク幅が狭く、色純度のよい発光を得ることができる。色変換層１９０に量子ドットを用いることで、表示装置ＤＳＰ２Ｆの表示品位を高めることができる。
　色変換層１９０は、ＬＥＤパッケージ１７０Ａ２のＬＥＤチップ１８０に含まれている発光層１８４から発した光は、別の色の光に変換する機能を有する。
　色変換層１９０には、例えば、青色の光を緑色の光に変換する色変換層、又は青色の光を赤色の光に変換する変換層を用いることができる。例えば、赤色の副画素において、青色の発光ダイオードが設けられているとき、青色の発光ダイオードから発せられた青色の光は、色変換層１９０を介することによって、赤色の光に変換されて、ケース１７６の上方、すなわち表示装置ＤＳＰ２Ｆの外部に射出される。また、例えば、緑色の副画素において、青色の発光ダイオードが設けられているとき、青色の発光ダイオードから発せられた青色の光は、色変換層１９０を介することによって、緑色の光に変換されて、ケース１７６の上方、すなわち表示装置ＤＳＰ２Ｆの外部に射出される。
　色変換層１９０は、液滴吐出法（例えば、インクジェット法）、塗布法、インプリント法、各種印刷法（スクリーン印刷、オフセット印刷）などを用いて形成することができる。また、色変換層１９０には、量子ドットフィルムなどの色変換フィルムを用いることができる。
　蛍光体としては、蛍光体が表面に印刷又は塗装された有機樹脂層、又は蛍光体が混合された有機樹脂層を用いることができる。
　量子ドットを構成する材料としては、特に限定は無く、例えば、第１４族元素、第１５族元素、第１６族元素、複数の第１４族元素からなる化合物、第４族から第１４族に属する元素と第１６族元素との化合物、第２族元素と第１６族元素との化合物、第１３族元素と第１５族元素との化合物、第１３族元素と第１７族元素との化合物、第１４族元素と第１５族元素との化合物、第１１族元素と第１７族元素との化合物、酸化鉄類、酸化チタン類、カルコゲナイドスピネル類、半導体クラスターなどが挙げられる。
　具体的には、セレン化カドミウム、硫化カドミウム、テルル化カドミウム、セレン化亜鉛、酸化亜鉛、硫化亜鉛、テルル化亜鉛、硫化水銀、セレン化水銀、テルル化水銀、砒化インジウム、リン化インジウム、砒化ガリウム、リン化ガリウム、窒化インジウム、窒化ガリウム、アンチモン化インジウム、アンチモン化ガリウム、リン化アルミニウム、砒化アルミニウム、アンチモン化アルミニウム、セレン化鉛、テルル化鉛、硫化鉛、セレン化インジウム、テルル化インジウム、硫化インジウム、セレン化ガリウム、硫化砒素、セレン化砒素、テルル化砒素、硫化アンチモン、セレン化アンチモン、テルル化アンチモン、硫化ビスマス、セレン化ビスマス、テルル化ビスマス、ケイ素、炭化ケイ素、ゲルマニウム、錫、セレン、テルル、ホウ素、炭素、リン、窒化ホウ素、リン化ホウ素、砒化ホウ素、窒化アルミニウム、硫化アルミニウム、硫化バリウム、セレン化バリウム、テルル化バリウム、硫化カルシウム、セレン化カルシウム、テルル化カルシウム、硫化ベリリウム、セレン化ベリリウム、テルル化ベリリウム、硫化マグネシウム、セレン化マグネシウム、硫化ゲルマニウム、セレン化ゲルマニウム、テルル化ゲルマニウム、硫化錫、セレン化錫、テルル化錫、酸化鉛、フッ化銅、塩化銅、臭化銅、ヨウ化銅、酸化銅、セレン化銅、酸化ニッケル、酸化コバルト、硫化コバルト、酸化鉄、硫化鉄、酸化マンガン、硫化モリブデン、酸化バナジウム、酸化タングステン、酸化タンタル、酸化チタン、酸化ジルコニウム、窒化ケイ素、窒化ゲルマニウム、酸化アルミニウム、チタン酸バリウム、セレンと亜鉛とカドミウムの化合物、インジウムと砒素とリンの化合物、カドミウムとセレンと硫黄の化合物、カドミウムとセレンとテルルの化合物、インジウムとガリウムと砒素の化合物、インジウムとガリウムとセレンの化合物、インジウムとセレンと硫黄の化合物、銅とインジウムと硫黄の化合物、及びこれらの組み合わせなどが挙げられる。また、組成が任意の比率で表される、いわゆる合金型量子ドットを用いてもよい。
　量子ドットの構造としては、コア型、コア−シェル型、コア−マルチシェル型などが挙げられる。また、量子ドットは、表面原子の割合が高いことから、反応性が高く、凝集が起こりやすい。そのため、量子ドットの表面には保護剤が付着している又は保護基が設けられていることが好ましい。当該保護剤が付着している又は保護基が設けられていることによって、凝集を防ぎ、溶媒への溶解性を高めることができる。また、反応性を低減させ、電気的安定性を向上させることも可能である。
　量子ドットは、サイズ（直径）が小さくなるに従いバンドギャップが大きくなるため、所望の波長の光が得られるように、そのサイズを適宜調整する。結晶のサイズが小さくなるにつれて、量子ドットの発光は青色側へ、つまり、高エネルギー側へシフトするため、量子ドットのサイズを変更させることにより、紫外領域、可視領域、赤外領域のスペクトルの波長領域にわたって、その発光波長を調整することができる。量子ドットのサイズ（直径）は、例えば、０．５ｎｍ以上２０ｎｍ以下、好ましくは１ｎｍ以上１０ｎｍ以下である。量子ドットはそのサイズ分布が狭いほど、発光スペクトルがより狭線化し、色純度の良好な発光を得ることができる。また、量子ドットの形状は特に限定されず、球状、棒状、円盤状、その他の形状であってもよい。棒状の量子ドットである量子ロッドは、指向性を有する光を呈する機能を有する。
　または、ＬＥＤパッケージ１７０Ａ２は、その内部または上方に、色変換層１９０と着色層の積層構造を有していてもよい。これにより、色変換層１９０によって変換された光が、着色層を通過することで、光の純度を高められる。また、ＬＥＤチップ１８０（基板１８１、半導体層１８２、電極１８３、発光層１８４、半導体層１８５、電極１８６及び電極１８７）と重なる位置に、発光層１８４が発する光の色と同色の着色層を設けてもよい。同色の着色層を設けると、発光層１８４が発する光の純度を高めることができる。また、ＬＥＤパッケージ１７０Ａ２に着色層を設けない場合は、作製工程を簡略化できる。
　なお、着色層は、特定の波長域の光を透過する有色層である。例えば、赤色、緑色、青色又は黄色の波長域の光を透過するカラーフィルタなどを用いることができる。着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料又は染料が含まれた樹脂材料などが挙げられる。
　上記のとおり、ＬＥＤチップ１８０の上方に、色変換層を設けることによって、色純度の良い光をＬＥＤパッケージ１７０Ａ２から射出することができる。
　次に、表示装置ＤＳＰ２ＦのＬＥＤパッケージ１７０Ｒ、ＬＥＤパッケージ１７０Ｇ、及びＬＥＤパッケージ１７０Ｂに適用できる、図４４ＡのＬＥＤパッケージ１７０、図４４ＢのＬＥＤパッケージ１７０Ａ１、図４４ＣのＬＥＤパッケージ１７０Ａ２とは異なるＬＥＤパッケージの構成例を説明する。
　図４４Ｄに示すＬＥＤパッケージ１７０Ａ３は、基板１７１上に設けられているＬＥＤチップ１８０の基板１８１が上方に位置し、電極１８３及び電極１８７が下方に位置している点で、図４４ＡのＬＥＤパッケージ１７０と異なっている。
　この構成の場合、発光層１８４からの光をＬＥＤパッケージ１７０Ａ３の上方に射出するため、基板１８１は透光性を有することが好ましい。
　また、図４４ＤのＬＥＤパッケージ１７０Ａ３において、ＬＥＤチップ１８０の電極１８３及び電極１８７は、基板１７１側に向いているため、電極１８３と電極１７２との接合、及び電極１８７と電極１７３との接合は、ワイヤではなく、バンプとして機能する導電体によって行われる。具体的には、電極１８３と電極１７２とは、導電体１９１によって接合され、また、電極１８７と電極１７３とは、導電体１９２によって接合されている。
　なお、導電体１９１、及び導電体１９２には、導電体１１７ａ、又は導電体１１７ｂに適用できる材料を用いることができる。
　次に、ＬＥＤパッケージ１７０に設けることができるＬＥＤチップ１８０の個数について説明する。図４５Ａは、図４４ＡのＬＥＤパッケージ１７０の平面模式図の一例である。なお、図４５Ａでは、ＬＥＤチップ１８０の構成要素である基板１８１を示している。上記では、図４５Ａに示すとおり、ＬＥＤパッケージ１７０が基板１７１上に１個のＬＥＤチップ１８０を有する構成を例として説明したが、本発明の一態様はこれに限定されない。例えば、ＬＥＤパッケージ１７０は、基板１７１上に、１個ではなく複数のＬＥＤチップが設けられた構成としてもよい。
　図４５Ｂには、一例として、基板１７１上に、ＬＥＤチップ１８０Ｒ、ＬＥＤチップ１８０Ｇ及びＬＥＤチップ１８０Ｂの３個を設けたＬＥＤパッケージ１７０Ｓの構成を示している。なお、図４５Ｂでは、ＬＥＤチップ１８０Ｒの構成要素である基板１８１Ｒ、ＬＥＤチップ１８０Ｇの構成要素である基板１８１Ｇ及びＬＥＤチップ１８０Ｂの構成要素である基板１８１Ｂを示している。ＬＥＤパッケージ１７０Ｓに設けられるＬＥＤチップ１８０Ｒ、ＬＥＤチップ１８０Ｇ及びＬＥＤチップ１８０Ｂに含まれるそれぞれの発光ダイオードは、互いに異なる色を発光する発光層を有してもよい。例えば、基板１８１Ｒに赤色の光を発する発光ダイオードを設け、基板１８１Ｇに緑色の光を発する発光ダイオードを設け、基板１８１Ｂに青色の光を発する発光ダイオードを設けることによって、ＬＥＤパッケージ１７０Ｓは、赤色、緑色及び青色の三色の光を射出することができる。
　上記で説明した、ＬＥＤパッケージ１７０、ＬＥＤパッケージ１７０Ａ１、ＬＥＤパッケージ１７０Ａ２及びＬＥＤパッケージ１７０Ｓのそれぞれにおいて、発光ダイオード（ＬＥＤチップ１８０Ｒ、ＬＥＤチップ１８０Ｇ及びＬＥＤチップ１８０Ｂ）は、同じ構成のトランジスタによって駆動されてもよく、それぞれ異なる構成のトランジスタによって駆動されてもよい。例えば、図４３の表示装置ＤＳＰ２Ｆにおいて、ＬＥＤパッケージ１７０Ｒに含まれているＬＥＤチップ１８０Ｒを駆動するトランジスタと、ＬＥＤパッケージ１７０Ｇに含まれているＬＥＤチップ１８０Ｇを駆動するトランジスタと、ＬＥＤパッケージ１７０Ｂに含まれているＬＥＤチップ１８０Ｂを駆動するトランジスタと、は、トランジスタのサイズ、チャネル長、チャネル幅及び構造などから選ばれた一つ以上が互いに異なっていてもよい。具体的には、所望の輝度で発光させるために必要な電流量に応じて、色ごとにトランジスタのチャネル長及びチャネル幅の一方又は双方を変えてもよい。
　図４３の表示装置ＤＳＰ２Ｆにおいて、保護層１１６の上面、導電体１１７ａの上面と側面、導電体１１７ｂの上面と側面、及びＬＥＤパッケージ１７０Ｒ、ＬＥＤパッケージ１７０Ｇ及びＬＥＤパッケージ１７０Ｂのそれぞれの側面には、樹脂層１４８が覆われていてもよい。樹脂層１４８に、黒色の樹脂を用いると、表示装置ＤＳＰ２Ｆの表示のコントラストを高めることができる。また、樹脂層１４８の上面、ＬＥＤパッケージ１７０Ｒ、ＬＥＤパッケージ１７０Ｇ及びＬＥＤパッケージ１７０Ｂのそれぞれの上面から選ばれた一以上には、表面保護層、及び衝撃吸収層の一方、又は他方を設けてもよい。また、ＬＥＤパッケージ１７０Ｒ、ＬＥＤパッケージ１７０Ｇ及びＬＥＤパッケージ１７０Ｂのそれぞれは上方に光を射出する構成であるため、ＬＥＤパッケージ１７０Ｒ、ＬＥＤパッケージ１７０Ｇ及びＬＥＤパッケージ１７０Ｂの上面に設けられる層は、可視光に対する透過性を有することが好ましい。
　ＬＥＤパッケージ１７０Ｒ、ＬＥＤパッケージ１７０Ｇ及びＬＥＤパッケージ１７０Ｂにおいて、導電体１１２ａ乃至導電体１１２ｃ、導電体１１７ａ、電極１７２の全ては、画素電極と呼ばれる場合がある。また、導電体１１２ａ乃至導電体１１２ｃ、導電体１１７ａ、電極１７２の一部が画素電極と呼ばれる場合がある。
　なお、本発明の一態様の表示装置は、図４３に示す表示装置ＤＳＰ２Ｆの構成に限定されない。本発明の一態様の表示装置は、適宜変更がなされた図４３に示す表示装置ＤＳＰ２Ｆの構成としてもよい。
　例えば、本発明の一態様の表示装置は、基板３１０の上方に複数のＬＥＤパッケージ１７０が実装された構成ではなく、基板３１０の上方に、複数の発光ダイオードが形成された基板が貼り合わされた構成としてもよい（図示しない）。
　また、例えば、図４３に示す表示装置ＤＳＰ２Ｆは、複数の色を呈するＬＥＤパッケージが設けられた構成となっているが、単一の色のＬＥＤパッケージによって表示部全体を構成してもよい。
　上記で説明した各々の構成例の一を表示装置に適用することによって、高い画面解像度、かつ高い精細度を有する表示装置を実現することができる場合がある。具体的には、例えば、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、８Ｋ（画素数７６８０×４３２０）の画面解像度の表示装置を実現できる場合がある。また、具体的には、例えば、１００ｐｐｉ以上、３００ｐｐｉ以上、５００ｐｐｉ以上、１０００ｐｐｉ以上、２０００ｐｐｉ以上、３０００ｐｐｉ以上、５０００ｐｐｉ以上、又は６０００ｐｐｉ以上の精細度の表示装置を実現することができる場合がある。
＜発光デバイスの構成例＞
　次に、上述した表示装置の発光デバイス１３０に適用できる、発光デバイスの構成例について説明する。
　図４６Ａに示すように、発光デバイスは、一対の電極（下部電極７６１及び上部電極７６２）の間に、ＥＬ層７６３を有する。ＥＬ層７６３は、層７８０、発光層７７１及び層７９０を含む層とすることができる。
　発光層７７１は、少なくとも発光物質（発光材料ともいう）を有する。
　下部電極７６１が陽極であり、上部電極７６２が陰極である場合、層７８０は、正孔注入性の高い物質を含む層（正孔注入層）、正孔輸送性の高い物質を含む層（正孔輸送層）及び電子ブロック性の高い物質を含む層（電子ブロック層）のうち一つまたは複数を有する。また、層７９０は、電子注入性の高い物質を含む層（電子注入層）、電子輸送性の高い物質を含む層（電子輸送層）及び正孔ブロック性の高い物質を含む層（正孔ブロック層）のうち一つまたは複数を有する。下部電極７６１が陰極であり、上部電極７６２が陽極である場合、層７８０と層７９０は互いに上記と逆の構成になる。
　一対の電極間に設けられた層７８０、発光層７７１及び層７９０を有する構成は単一の発光ユニットとして機能することができ、本明細書では図４６Ａの構成をシングル構造と呼ぶ。
　また、図４６Ｂは、図４６Ａに示す発光デバイスが有するＥＬ層７６３の変更例である。具体的には、図４６Ｂに示す発光デバイスは、下部電極７６１上の層７８１と、層７８１上の層７８２と、層７８２上の発光層７７１と、発光層７７１上の層７９１と、層７９１上の層７９２と、層７９２上の上部電極７６２と、を有する。
　下部電極７６１が陽極であり、上部電極７６２が陰極である場合、例えば、層７８１を正孔注入層、層７８２を正孔輸送層、層７９１を電子輸送層、層７９２を電子注入層とすることができる。また、下部電極７６１が陰極であり、上部電極７６２が陽極である場合、層７８１を電子注入層、層７８２を電子輸送層、層７９１を正孔輸送層、層７９２を正孔注入層とすることができる。このような層構造とすることで、発光層７７１に効率よくキャリアを注入し、発光層７７１内におけるキャリアの再結合の効率を高めることができる。
　なお、図４６Ｃ及び図４６Ｄに示すように、層７８０と層７９０との間に複数の発光層（発光層７７１、発光層７７２及び発光層７７３）が設けられる構成もシングル構造のバリエーションである。なお、図４６Ｃ及び図４６Ｄでは、発光層を３層有する例を示すが、シングル構造の発光デバイスにおける発光層は、２層であってもよく、４層以上であってもよい。また、シングル構造の発光デバイスは、２つの発光層の間に、バッファ層を有していてもよい。
　また、図４６Ｅ及び図４６Ｆに示すように、複数の発光ユニット（発光ユニット７６３ａ及び発光ユニット７６３ｂ）が電荷発生層７８５（中間層ともいう）を介して直列に接続された構成を本明細書ではタンデム構造と呼ぶ。なお、タンデム構造をスタック構造と呼んでもよい。タンデム構造とすることで、高輝度発光が可能な発光デバイスとすることができる。また、タンデム構造は、シングル構造と比べて、同じ輝度を得るために必要な電流を低減できるため、信頼性を高めることができる。
　なお、図４６Ｄ及び図４６Ｆは、表示装置が、発光デバイスと重なる層７６４を有する例である。図４６Ｄは、層７６４が、図４６Ｃに示す発光デバイスと重なる例であり、図４６Ｆは、層７６４が、図４６Ｅに示す発光デバイスと重なる例である。
　層７６４としては、色変換層及びカラーフィルタ（着色層）の一方又は双方を用いることができる。
　図４６Ｃ及び図４６Ｄにおいて、発光層７７１、発光層７７２及び発光層７７３に、同じ色の光を発する発光物質、さらには、同じ発光物質を用いてもよい。例えば、発光層７７１、発光層７７２及び発光層７７３に、青色の光を発する発光物質を用いてもよい。青色の光を呈する副画素においては、発光デバイスが発する青色の光を取り出すことができる。また、赤色の光を呈する副画素及び緑色の光を呈する副画素においては、図４６Ｄに示す層７６４として色変換層を設けることで、発光デバイスが発する青色の光をより長波長の光に変換し、赤色または緑色の光を取り出すことができる。
　また、発光層７７１、発光層７７２及び発光層７７３に、それぞれ異なる色の光を発する発光物質を用いてもよい。特に、発光デバイスは、発光層７７１、発光層７７２及び発光層７７３がそれぞれ発する光が合わさることによって、白色発光が得られる構成とすることが好ましい。例えば、シングル構造の発光デバイスは、青色の光を発する発光物質を有する発光層、及び、青色よりも長波長の可視光を発する発光物質を有する発光層を有することが好ましい。
　例えば、シングル構造の発光デバイスが３層の発光層を有する場合、赤色（Ｒ）の光を発する発光物質を有する発光層、緑色（Ｇ）の光を発する発光物質を有する発光層、及び、青色（Ｂ）の光を発する発光物質を有する発光層を有することが好ましい。発光層の積層順としては、例えば、陽極側から、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、若しくは陽極側から、赤色（Ｒ）、青色（Ｂ）、緑色（Ｇ）とすることができる。このとき、赤色（Ｒ）と緑色（Ｇ）又は青色（Ｂ）との間にバッファ層が設けられていてもよい。
　また、例えば、シングル構造の発光デバイスが２層の発光層を有する場合、青色（Ｂ）の光を発する発光物質を有する発光層、及び、黄色（Ｙ）の光を発する発光物質を有する発光層を有する構成が好ましい。当該構成をＢＹシングル構造と呼称する場合がある。
　図４６Ｄに示す層７６４として、カラーフィルタを設けてもよい。白色光がカラーフィルタを透過することで、所望の色の光を得ることができる。
　白色の光を発する発光デバイスは、２種類以上の発光物質を含むことが好ましい。白色発光を得るには、２つの発光物質の各々の発光が補色の関係となるような発光物質を選択すればよい。例えば、第１の発光層の発光色と第２の発光層の発光色を補色の関係になるようにすることで、発光デバイス全体として白色発光する発光デバイスを得ることができる。また、３つ以上の発光層を用いて白色発光を得る場合、３つ以上の発光層のそれぞれの発光色があわさることで発光デバイス全体として白色発光することができる構成とすればよい。
　また、図４６Ｅ及び図４６Ｆにおいて、発光層７７１と、発光層７７２とに、同じ色の光を発する発光物質、さらには、同じ発光物質を用いてもよい。
　例えば、各色の光を呈する副画素が有する発光デバイスにおいて、発光層７７１と、発光層７７２に、それぞれ青色の光を発する発光物質を用いてもよい。青色の光を呈する副画素においては、発光デバイスが発する青色の光を取り出すことができる。また、赤色の光を呈する副画素及び緑色の光を呈する副画素においては、図４６Ｆに示す層７６４として色変換層を設けることで、発光デバイスが発する青色の光をより長波長の光に変換し、赤色または緑色の光を取り出すことができる。
　また、各色の光を呈する副画素に、図４６Ｅ又は図４６Ｆに示す構成の発光デバイスを用いる場合、副画素によって、異なる発光物質を用いてもよい。具体的には、赤色の光を呈する副画素が有する発光デバイスにおいて、発光層７７１と、発光層７７２に、それぞれ赤色の光を発する発光物質を用いてもよい。同様に、緑色の光を呈する副画素が有する発光デバイスにおいて、発光層７７１と、発光層７７２に、それぞれ緑色の光を発する発光物質を用いてもよい。青色の光を呈する副画素が有する発光デバイスにおいて、発光層７７１と、発光層７７２に、それぞれ青色の光を発する発光物質を用いてもよい。このような構成の表示装置は、タンデム構造の発光デバイスが適用されており、かつ、ＳＢＳ構造であるといえる。そのため、タンデム構造のメリットと、ＳＢＳ構造のメリットの両方を併せ持つことができる。これにより、高輝度発光が可能であり、信頼性の高い発光デバイスを実現することができる。
　また、図４６Ｅ及び図４６Ｆにおいて、発光層７７１と、発光層７７２とに、異なる色の光を発する発光物質を用いてもよい。発光層７７１が発する光と、発光層７７２が発する光が補色の関係である場合、白色発光が得られる。図４６Ｆに示す層７６４として、カラーフィルタを設けてもよい。白色光がカラーフィルタを透過することで、所望の色の光を得ることができる。
　なお、図４６Ｅ及び図４６Ｆにおいて、発光ユニット７６３ａが１層の発光層７７１を有し、発光ユニット７６３ｂが１層の発光層７７２を有する例を示すが、これに限られない。発光ユニット７６３ａ及び発光ユニット７６３ｂは、それぞれ、２層以上の発光層を有していてもよい。
　また、図４６Ｅ及び図４６Ｆでは、発光ユニットを２つ有する発光デバイスを例示したが、これに限られない。発光デバイスは、発光ユニットを３つ以上有していてもよい。
　具体的には、図４７Ａ乃至図４７Ｃに示す発光デバイスの構成が挙げられる。
　図４７Ａは、発光ユニットを３つ有する構成である。なお、発光ユニットを２つ有する構成を２段タンデム構造と、発光ユニットを３つ有する構成を３段タンデム構造と、それぞれ呼称してもよい。
　また、図４７Ａに示すように、複数の発光ユニット（発光ユニット７６３ａ、発光ユニット７６３ｂ及び発光ユニット７６３ｃ）が電荷発生層（電荷発生層７８５ａ−ｂ及び電荷発生層７８５ｂ−ｃ）を介して、それぞれ直列に接続された構成である。具体的には、図４６Ａに示す発光デバイスは、発光ユニット７６３ａ、電荷発生層７８５ａ−ｂ、発光ユニット７６３ｂ、電荷発生層７８５ｂ−ｃ及び発光ユニット７６３ｃがこの順に積層されている構成となっている。また、発光ユニット７６３ａは、層７８０ａと、発光層７７１と、層７９０ａと、を有し、発光ユニット７６３ｂは、層７８０ｂと、発光層７７２と、層７９０ｂと、を有し、発光ユニット７６３ｃは、層７８０ｃと、発光層７７３と、層７９０ｃと、を有する。
　なお、電荷発生層７８５ａ−ｂ及び電荷発生層７８５ｂ−ｃについては、上述した電荷発生層７８５の説明を参照することができる。
　なお、図４７Ａに示す構成においては、発光層７７１、発光層７７２及び発光層７７３は、それぞれ同じ色の光を発する発光物質を有すると好ましい。具体的には、発光層７７１、発光層７７２及び発光層７７３が、それぞれ赤色（Ｒ）の発光物質を有する構成（いわゆるＲ＼Ｒ＼Ｒの３段タンデム構造）、発光層７７１、発光層７７２及び発光層７７３が、それぞれ緑色（Ｇ）の発光物質を有する構成（いわゆるＧ＼Ｇ＼Ｇの３段タンデム構造）、または発光層７７１、発光層７７２及び発光層７７３が、それぞれ青色（Ｂ）の発光物質を有する構成（いわゆるＢ＼Ｂ＼Ｂの３段タンデム構造）とすることができる。
　なお、それぞれ同じ色の光を発する発光物質としては、上記の構成に限定されない。例えば、図４７Ｂに示すように、複数の発光物質を有する発光ユニットを積層したタンデム型の発光デバイスとしてもよい。図４７Ｂは、複数の発光ユニット（発光ユニット７６３ａ及び発光ユニット７６３ｂ）が電荷発生層７８５を介して、それぞれ直列に接続された構成である。また、発光ユニット７６３ａは、層７８０ａと、発光層７７１ａと、発光層７７１ｂと、発光層７７１ｃと、層７９０ａと、を有し、発光ユニット７６３ｂは、層７８０ｂと、発光層７７２ａと、発光層７７２ｂと、発光層７７２ｃと、層７９０ｂと、を有する。
　図４７Ｂに示す構成においては、発光層７７１ａと、発光層７７１ｂと、発光層７７１ｃと、のそれぞれは、それぞれの発光が合わさることで白色発光（Ｗ）が可能な構成とする。また、発光層７７２ａと、発光層７７２ｂと、発光層７７２ｃは、それぞれの発光が合わさることで白色発光（Ｗ）が可能な構成とする。すなわち、図４７Ｃに示す構成においては、Ｗ＼Ｗの２段タンデム構造である。なお、発光層７７１ａ、発光層７７１ｂ及び発光層７７１ｃの発光物質の積層順については、特に限定はない。実施者が適宜最適な積層順を選択することができる。また、図示しないが、Ｗ＼Ｗ＼Ｗの３段タンデム構造、または４段以上のタンデム構造としてもよい。
　また、タンデム構造の発光デバイスを用いる場合、黄色（Ｙ）の光を発する発光ユニットと、青色（Ｂ）の光を発する発光ユニットとを有するＢ＼Ｙの２段タンデム構造、赤色（Ｒ）と緑色（Ｇ）の光を発する発光ユニットと、青色（Ｂ）の光を発する発光ユニットとを有するＲＧ＼Ｂの２段タンデム構造、青色（Ｂ）の光を発する発光ユニットと、黄色（Ｙ）の光を発する発光ユニットと、青色（Ｂ）の光を発する発光ユニットとをこの順で有するＢ＼Ｙ＼Ｂの３段タンデム構造、青色（Ｂ）の光を発する発光ユニットと、黄緑色（ＹＧ）の光を発する発光ユニットと、青色（Ｂ）の光を発する発光ユニットとをこの順で有するＢ＼ＹＧ＼Ｂの３段タンデム構造、青色（Ｂ）の光を発する発光ユニットと、緑色（Ｇ）の光を発する発光ユニットと、青色（Ｂ）の光を発する発光ユニットとをこの順で有するＢ＼Ｇ＼Ｂの３段タンデム構造などが挙げられる。
　また、図４７Ｃに示すように、１つの発光物質を有する発光ユニットと、複数の発光物質を有する発光ユニットと、を組み合わせてもよい。
　具体的には、図４７Ｃに示す構成においては、複数の発光ユニット（発光ユニット７６３ａ、発光ユニット７６３ｂ及び発光ユニット７６３ｃ）が電荷発生層（電荷発生層７８５ａ−ｂ及び電荷発生層７８５ｂ−ｃ）を介して、それぞれ直列に接続された構成である。また、発光ユニット７６３ａは、層７８０ａと、発光層７７１と、層７９０ａと、を有し、発光ユニット７６３ｂは、層７８０ｂと、発光層７７２ａと、発光層７７２ｂと、発光層７７２ｃと、層７９０ｂと、を有し、発光ユニット７６３ｃは、層７８０ｃと、発光層７７３と、層７９０ｃと、を有する。
　例えば、図４７Ｃに示す構成において、発光ユニット７６３ａが青色（Ｂ）の光を発する発光ユニットであり、発光ユニット７６３ｂが赤色（Ｒ）、緑色（Ｇ）及び黄緑色（ＹＧ）の光を発する発光ユニットであり、発光ユニット７６３ｃが青色（Ｂ）の光を発する発光ユニットである、Ｂ＼Ｒ・Ｇ・ＹＧ＼Ｂの３段タンデム構造などを適用することができる。
　例えば、発光ユニットの積層数と色の順番としては、陽極側から、ＢとＹとの２段構造、Ｂと発光ユニットＸとの２段構造、ＢとＹとＢとの３段構造、ＢとＸとＢとの３段構造が挙げられ、発光ユニットＸにおける発光層の積層数と色の順番としては、陽極側から、ＲとＹとの２層構造、ＲとＧとの２層構造、ＧとＲとの２層構造、ＧとＲとＧとの３層構造、または、ＲとＧとＲとの３層構造などとすることができる。また、２つの発光層の間に他の層が設けられていてもよい。
　なお、図４６Ｃ及び図４６Ｄにおいても、図４６Ｂに示すように、層７８０と、層７９０と、をそれぞれ独立に、２層以上の層からなる積層構造としてもよい。
　また、図４６Ｅ及び図４６Ｆにおいて、発光ユニット７６３ａは、層７８０ａ、発光層７７１及び層７９０ａを有し、発光ユニット７６３ｂは、層７８０ｂ、発光層７７２及び層７９０ｂを有する。
　下部電極７６１が陽極であり、上部電極７６２が陰極である場合、層７８０ａ及び層７８０ｂは、それぞれ、正孔注入層、正孔輸送層及び電子ブロック層のうち一つまたは複数を有する。また、層７９０ａ及び層７９０ｂは、それぞれ、電子注入層、電子輸送層及び正孔ブロック層のうち一つまたは複数を有する。下部電極７６１が陰極であり、上部電極７６２が陽極である場合、層７８０ａと層７９０ａは互いに上記と逆の構成になり、層７８０ｂと層７９０ｂも互いに上記と逆の構成になる。
　下部電極７６１が陽極であり、上部電極７６２が陰極である場合、例えば、層７８０ａは、正孔注入層と、正孔注入層上の正孔輸送層と、を有し、さらに、正孔輸送層上の電子ブロック層を有していてもよい。また、層７９０ａは、電子輸送層を有し、さらに、発光層７７１と電子輸送層との間の正孔ブロック層を有していてもよい。また、層７８０ｂは、正孔輸送層を有し、さらに、正孔輸送層上の電子ブロック層を有していてもよい。また、層７９０ｂは、電子輸送層と、電子輸送層上の電子注入層と、を有し、さらに、発光層７７２と電子輸送層との間の正孔ブロック層を有していてもよい。下部電極７６１が陰極であり、上部電極７６２が陽極である場合、例えば、層７８０ａは、電子注入層と、電子注入層上の電子輸送層と、を有し、さらに、電子輸送層上の正孔ブロック層を有していてもよい。また、層７９０ａは、正孔輸送層を有し、さらに、発光層７７１と正孔輸送層との間の電子ブロック層を有していてもよい。また、層７８０ｂは、電子輸送層を有し、さらに、電子輸送層上の正孔ブロック層を有していてもよい。また、層７９０ｂは、正孔輸送層と、正孔輸送層上の正孔注入層と、を有し、さらに、発光層７７２と正孔輸送層との間の電子ブロック層を有していてもよい。
　また、タンデム構造の発光デバイスを作製する場合、２つの発光ユニットは、電荷発生層７８５を介して積層される。電荷発生層７８５は、少なくとも電荷発生領域を有する。電荷発生層７８５は、一対の電極間に電圧を印加したときに、２つの発光ユニットの一方に電子を注入し、他方に正孔を注入する機能を有する。
　次に、発光デバイスに用いることができる材料について説明する。
　下部電極７６１と上部電極７６２のうち、光を取り出す側の電極には、可視光を透過する導電膜を用いる。また、光を取り出さない側の電極には、可視光を反射する導電膜を用いることが好ましい。また、表示装置が赤外光を発する発光デバイスを有する場合には、光を取り出す側の電極には、可視光及び赤外光を透過する導電膜を用い、光を取り出さない側の電極には、可視光及び赤外光を反射する導電膜を用いることが好ましい。
　また、光を取り出さない側の電極にも可視光を透過する導電膜を用いてもよい。この場合、反射層と、ＥＬ層７６３との間に当該電極を配置することが好ましい。つまり、ＥＬ層７６３の発光は、当該反射層によって反射されて、表示装置から取り出されてもよい。
　発光デバイスの一対の電極を形成する材料としては、金属、合金、電気伝導性化合物、及びこれらの混合物などを適宜用いることができる。当該材料としては、具体的には、アルミニウム、チタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ガリウム、亜鉛、インジウム、スズ、モリブデン、タンタル、タングステン、パラジウム、金、白金、銀、イットリウム又はネオジムといった金属、及びこれらを適宜組み合わせて含む合金が挙げられる。また、当該材料としては、例えば、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物、ＩＴＯともいう）、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、及びＩｎ−Ｗ−Ｚｎ酸化物が挙げられる。また、当該材料としては、アルミニウムを含む合金（アルミニウム合金）が挙げられる。アルミニウムを含む合金としては、例えば、アルミニウム（Ａｌ）とニッケル（Ｎｉ）とランタン（Ｌａ）との合金（Ａｌ−Ｎｉ−Ｌａ）が挙げられる。また、当該材料としては、銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ、ＡＰＣとも記す）が挙げられる。その他、当該材料としては、上記例示のない元素周期表の第１族または第２族に属する元素（例えば、リチウム、セシウム、カルシウム、ストロンチウム）、ユウロピウム、イッテルビウムなどの希土類金属及びこれらを適宜組み合わせて含む合金、グラフェンが挙げられる。
　発光デバイスには、微小光共振器（マイクロキャビティ）構造が適用されていることが好ましい。したがって、発光デバイスが有する一対の電極の一方は、可視光に対する透過性及び反射性を有する電極（半透過・半反射電極）を有することが好ましく、他方は、可視光に対する反射性を有する電極（反射電極）を有することが好ましい。発光デバイスがマイクロキャビティ構造を有することで、発光層から得られる発光を両電極間で共振させ、発光デバイスから射出される光を強めることができる。
　なお、半透過・半反射電極は、例えば、可視光に対する透過性及び反射性を有する導電体を用いることが好ましい。また、例えば、半透過・半反射電極は、反射電極として用いることができる導電層と、可視光に対する透過性を有する電極（透明電極ともいう）として用いることができる導電層と、の積層構造としてもよい。
　透明電極の光の透過率は、４０％以上とする。例えば、発光デバイスの透明電極には、可視光（波長４００ｎｍ以上７５０ｎｍ未満の光）の透過率が４０％以上である電極を用いることが好ましい。半透過・半反射電極の可視光の反射率は、１０％以上９５％以下、好ましくは３０％以上８０％以下とする。反射電極の可視光の反射率は、４０％以上１００％以下、好ましくは７０％以上１００％以下とする。また、これらの電極の抵抗率は、１×１０−２Ωｃｍ以下が好ましい。
　発光デバイスは少なくとも発光層を有する。また、発光デバイスは、発光層以外の層として、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子ブロック材料、電子注入性の高い物質、又はバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）を含む層をさらに有していてもよい。例えば、発光デバイスは、発光層の他に、正孔注入層、正孔輸送層、正孔ブロック層、電荷発生層、電子ブロック層、電子輸送層及び電子注入層のうち１層以上を有する構成とすることができる。
　発光デバイスには低分子化合物及び高分子化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。発光デバイスを構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法又は塗布法といった方法で形成することができる。
　発光層は、１種または複数種の発光物質を有する。発光物質としては、例えば、青色、紫色、青紫色、緑色、黄緑色、黄色、橙色又は赤色といった発光色を呈する物質を適宜用いる。また、発光物質として、近赤外光を発する物質を用いることもできる。
　発光物質としては、蛍光材料、燐光材料、ＴＡＤＦ材料及び量子ドット材料が挙げられる。
　蛍光材料としては、例えば、ピレン誘導体、アントラセン誘導体、トリフェニレン誘導体、フルオレン誘導体、カルバゾール誘導体、ジベンゾチオフェン誘導体、ジベンゾフラン誘導体、ジベンゾキノキサリン誘導体、キノキサリン誘導体、ピリジン誘導体、ピリミジン誘導体、フェナントレン誘導体及びナフタレン誘導体が挙げられる。
　燐光材料としては、例えば、４Ｈ−トリアゾール骨格、１Ｈ−トリアゾール骨格、イミダゾール骨格、ピリミジン骨格、ピラジン骨格又はピリジン骨格を有する有機金属錯体（特にイリジウム錯体）、電子吸引基を有するフェニルピリジン誘導体を配位子とする有機金属錯体（特にイリジウム錯体）、白金錯体及び希土類金属錯体が挙げられる。
　発光層は、発光物質（ゲスト材料）に加えて、１種または複数種の有機化合物（例えば、ホスト材料及びアシスト材料）を有していてもよい。１種または複数種の有機化合物としては、正孔輸送性の高い物質（正孔輸送性材料）及び電子輸送性の高い物質（電子輸送性材料）の一方又は双方を用いることができる。正孔輸送性材料としては、後述の、正孔輸送層に用いることができる正孔輸送性の高い材料を用いることができる。電子輸送性材料としては、後述の、電子輸送層に用いることができる電子輸送性の高い材料を用いることができる。また、１種または複数種の有機化合物として、バイポーラ性材料又はＴＡＤＦ材料を用いてもよい。
　発光層は、例えば、燐光材料と、励起錯体を形成しやすい組み合わせである正孔輸送性材料及び電子輸送性材料と、を有することが好ましい。このような構成とすることにより、励起錯体から発光物質（燐光材料）へのエネルギー移動であるＥｘＴＥＴ（Ｅｘｃｉｐｌｅｘ−Ｔｒｉｐｌｅｔ　Ｅｎｅｒｇｙ　Ｔｒａｎｓｆｅｒ）を用いた発光を効率よく得ることができる。発光物質の最も低エネルギー側の吸収帯の波長と重なるような発光を呈する励起錯体を形成するような組み合わせを選択することで、エネルギー移動がスムーズとなり、効率よく発光を得ることができる。この構成により、発光デバイスの高効率、低電圧駆動及び長寿命を同時に実現できる。
　正孔注入層は、陽極から正孔輸送層に正孔を注入する層であり、正孔注入性の高い材料を含む層である。正孔注入性の高い材料としては、芳香族アミン化合物及び正孔輸送性材料とアクセプター性材料（電子受容性材料）とを含む複合材料などが挙げられる。
　正孔輸送性材料としては、後述の、正孔輸送層に用いることができる正孔輸送性の高い材料を用いることができる。
　アクセプター性材料としては、例えば、元素周期表における第４族乃至第８族に属する金属の酸化物を用いることができる。具体的には、当該金属の酸化物としては、酸化モリブデン、酸化バナジウム、酸化ニオブ、酸化タンタル、酸化クロム、酸化タングステン、酸化マンガン及び酸化レニウムが挙げられる。中でも特に、酸化モリブデンは大気中でも安定であり、吸湿性が低く、扱いやすいため好ましい。また、フッ素を含む有機アクセプター性材料を用いることもできる。また、キノジメタン誘導体、クロラニル誘導体及びヘキサアザトリフェニレン誘導体といった有機アクセプター性材料を用いることもできる。
　例えば、正孔注入性の高い材料として、正孔輸送性材料と、上述の元素周期表における第４族乃至第８族に属する金属の酸化物（代表的には酸化モリブデン）とを含む材料を用いてもよい。
　正孔輸送層は、正孔注入層によって、陽極から注入された正孔を発光層に輸送する層である。正孔輸送層は、正孔輸送性材料を含む層である。正孔輸送性材料としては、１×１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有する物質が好ましい。なお、電子よりも正孔の輸送性の高い物質であれば、これら以外のものも用いることができる。正孔輸送性材料としては、π電子過剰型複素芳香族化合物（例えばカルバゾール誘導体、チオフェン誘導体及びフラン誘導体）、芳香族アミン（芳香族アミン骨格を有する化合物）といった正孔輸送性の高い材料が好ましい。
　電子ブロック層は、発光層に接して設けられる。電子ブロック層は、正孔輸送性を有し、かつ、電子をブロックすることが可能な材料を含む層である。電子ブロック層には、上記正孔輸送性材料のうち、電子ブロック性を有する材料を用いることができる。
　電子ブロック層は、正孔輸送性を有するため、正孔輸送層と呼ぶこともできる。また、正孔輸送層のうち、電子ブロック性を有する層を、電子ブロック層と呼ぶこともできる。
　電子輸送層は、電子注入層によって、陰極から注入された電子を発光層に輸送する層である。電子輸送層は、電子輸送性材料を含む層である。電子輸送性材料としては、１×１０−６ｃｍ２／Ｖｓ以上の電子移動度を有する物質が好ましい。なお、正孔よりも電子の輸送性の高い物質であれば、これら以外のものも用いることができる。電子輸送性材料には、キノリン骨格を有する金属錯体、ベンゾキノリン骨格を有する金属錯体、オキサゾール骨格を有する金属錯体、チアゾール骨格を有する金属錯体等の他、オキサジアゾール誘導体、トリアゾール誘導体、イミダゾール誘導体、オキサゾール誘導体、チアゾール誘導体、フェナントロリン誘導体、キノリン配位子を有するキノリン誘導体、ベンゾキノリン誘導体、キノキサリン誘導体、ジベンゾキノキサリン誘導体、ピリジン誘導体、ビピリジン誘導体、ピリミジン誘導体及び含窒素複素芳香族化合物を含むπ電子不足型複素芳香族化合物といった電子輸送性の高い材料を用いることができる。
　正孔ブロック層は、発光層に接して設けられる。正孔ブロック層は、電子輸送性を有し、かつ、正孔をブロックすることが可能な材料を含む層である。正孔ブロック層には、上記電子輸送性材料のうち、正孔ブロック性を有する材料を用いることができる。
　正孔ブロック層は、電子輸送性を有するため、電子輸送層と呼ぶこともできる。また、電子輸送層のうち、正孔ブロック性を有する層を、正孔ブロック層と呼ぶこともできる。
　電子注入層は、陰極から電子輸送層に電子を注入する層であり、電子注入性の高い材料を含む層である。電子注入性の高い材料としては、アルカリ金属、アルカリ土類金属又はそれらの化合物を用いることができる。電子注入性の高い材料としては、電子輸送性材料とドナー性材料（電子供与性材料）とを含む複合材料を用いることもできる。
　また、電子注入性の高い材料の最低空軌道（ＬＵＭＯ：Ｌｏｗｅｓｔ　Ｕｎｏｃｃｕｐｉｅｄ　Ｍｏｌｅｃｕｌａｒ　Ｏｒｂｉｔａｌ）準位は、陰極に用いる材料の仕事関数の値との差が小さい（具体的には０．５ｅＶ以下）であることが好ましい。
　電子注入層には、例えば、リチウム、セシウム、イッテルビウム、フッ化リチウム（ＬｉＦ）、フッ化セシウム（ＣｓＦ）、フッ化カルシウム（ＣａＦｘ、Ｘは任意数）、８−（キノリノラト）リチウム（略称：Ｌｉｑ）、２−（２−ピリジル）フェノラトリチウム（略称：ＬｉＰＰ）、２−（２−ピリジル）−３−ピリジノラトリチウム（略称：ＬｉＰＰｙ）、４−フェニル−２−（２−ピリジル）フェノラトリチウム（略称：ＬｉＰＰＰ）、リチウム酸化物（ＬｉＯｘ）、炭酸セシウムといったアルカリ金属、アルカリ土類金属又はこれらの化合物を用いることができる。また、電子注入層は、２以上の積層構造としてもよい。当該積層構造としては、例えば、１層目にフッ化リチウムを用い、２層目にイッテルビウムを設ける構成が挙げられる。
　電子注入層は、電子輸送性材料を有していてもよい。例えば、非共有電子対を備え、電子不足型複素芳香環を有する化合物を、電子輸送性材料に用いることができる。具体的には、ピリジン環、ジアジン環（ピリミジン環、ピラジン環、ピリダジン環）及びトリアジン環から選ばれた１つ以上を有する化合物を用いることができる。
　なお、非共有電子対を備える有機化合物のＬＵＭＯ準位は、−３．６ｅＶ以上−２．３ｅＶ以下であると好ましい。また、一般にＣＶ（サイクリックボルタンメトリ）、光電子分光法、光吸収分光法、逆光電子分光法等により、有機化合物の最高被占有軌道（ＨＯＭＯ：Ｈｉｇｈｅｓｔ　Ｏｃｃｕｐｉｅｄ　Ｍｏｌｅｃｕｌａｒ　Ｏｒｂｉｔａｌ）準位及びＬＵＭＯ準位を見積もることができる。
　例えば、４，７−ジフェニル−１，１０−フェナントロリン（略称：ＢＰｈｅｎ）、２，９−ジ（ナフタレン−２−イル）−４，７−ジフェニル−１，１０−フェナントロリン（略称：ＮＢＰｈｅｎ）、ジキノキサリノ［２，３−ａ：２’，３’−ｃ］フェナジン（略称：ＨＡＴＮＡ）、又は２，４，６−トリス［３’−（ピリジン−３−イル）ビフェニル−３−イル］−１，３，５−トリアジン（略称：ＴｍＰＰＰｙＴｚ）を、非共有電子対を備える有機化合物に用いることができる。なお、ＮＢＰｈｅｎはＢＰｈｅｎと比較して、高いガラス転移温度（Ｔｇ）を備え、耐熱性に優れる。
　電荷発生層は、上述の通り、少なくとも電荷発生領域を有する。電荷発生領域は、アクセプター性材料を含むことが好ましく、例えば、上述の正孔注入層に適用可能な、正孔輸送性材料とアクセプター性材料とを含むことが好ましい。
　また、電荷発生層は、電子注入性の高い材料を含む層を有することが好ましい。当該層は、電子注入バッファ層と呼ぶこともできる。電子注入バッファ層は、電荷発生領域と電子輸送層との間に設けられることが好ましい。電子注入バッファ層を設けることで、電荷発生領域と電子輸送層との間の注入障壁を緩和することができるため、電荷発生領域で生じた電子を電子輸送層に容易に注入することができる。
　電子注入バッファ層は、アルカリ金属またはアルカリ土類金属を含むことが好ましく、例えば、アルカリ金属の化合物またはアルカリ土類金属の化合物を含む構成とすることができる。具体的には、電子注入バッファ層は、アルカリ金属と酸素とを含む無機化合物、若しくは、アルカリ土類金属と酸素とを含む無機化合物を有することが好ましく、リチウムと酸素とを含む無機化合物（例えば、酸化リチウム（Ｌｉ２Ｏ））を有することがより好ましい。その他、電子注入バッファ層には、上述の電子注入層に適用可能な材料を好適に用いることができる。
　電荷発生層は、電子輸送性の高い材料を含む層を有することが好ましい。当該層は、電子リレー層と呼ぶこともできる。電子リレー層は、電荷発生領域と電子注入バッファ層との間に設けられることが好ましい。電荷発生層が電子注入バッファ層を有さない場合、電子リレー層は、電荷発生領域と電子輸送層との間に設けられることが好ましい。電子リレー層は、電荷発生領域と電子注入バッファ層（または電子輸送層）との相互作用を防いで、電子をスムーズに受け渡す機能を有する。
　電子リレー層としては、銅（ＩＩ）フタロシアニン（略称：ＣｕＰｃ）といったフタロシアニン系の材料、または、金属−酸素結合と芳香族配位子を有する金属錯体を用いることが好ましい。
　なお、上述の電荷発生領域、電子注入バッファ層及び電子リレー層は、断面形状、または特性などによって明確に区別できない場合がある。
　なお、電荷発生層は、アクセプター性材料の代わりに、ドナー性材料を有していてもよい。例えば、電荷発生層としては、上述の電子注入層に適用可能な、電子輸送性材料とドナー性材料とを含む層を有していてもよい。
　発光ユニットを積層する際、２つの発光ユニットの間に電荷発生層を設けることで、駆動電圧の上昇を抑制することができる。
＜画素回路の構成例＞
　ここで、表示領域ＤＩＳに備えることができる画素回路の構成例について、説明する。
　図４８Ａ及び図４８Ｂでは、表示領域ＤＩＳに備えることができる画素回路の構成例、及び画素回路に接続される発光デバイス１３０について示している。また、図４８Ａは、表示領域ＤＩＳに備えられる画素回路４００に含まれる各回路素子の接続を示す図であり、図４８Ｂは、駆動回路３０を備える回路領域ＳＩＣ、画素回路が有する複数のトランジスタを備える層ＯＳＬ、発光デバイス１３０を備える層ＥＭＬの上下関係を模式的に示す図である。なお、図４８Ｂに示す表示装置ＤＳＰ２の表示領域ＤＩＳは、一例として、層ＯＳＬ及び層ＥＭＬを有している。また、図４８Ｂに示す層ＯＳＬに含まれているトランジスタ５００ｐ１、トランジスタ５００ｐ２、及びトランジスタ５００ｐ３は、例えば、図３５乃至図３７及び図４０におけるトランジスタ５００ｐ、並びに図３９におけるトランジスタ５００Ａｐに相当する。また、図４８Ｂに示す層ＥＭＬに含まれている発光デバイス１３０は、例えば、図３５、図３６、図３９及び図４０における発光デバイス１３０Ｒ、発光デバイス１３０Ｇ又は発光デバイス１３０Ｂに相当する。
　図４８Ａ及び図４８Ｂに一例として示す画素回路４００は、トランジスタ５００ｐ１、トランジスタ５００ｐ２、トランジスタ５００ｐ３及び容量素子６００を備える。トランジスタ５００ｐ１、トランジスタ５００ｐ２及びトランジスタ５００ｐ３は、一例として上述したトランジスタ５００又はトランジスタ５００Ａに適用できるトランジスタとすることができる。つまり、トランジスタ５００ｐ１、トランジスタ５００ｐ２及びトランジスタ５００ｐ３は、ＯＳトランジスタとすることができる。又は、トランジスタ５００ｐ１、トランジスタ５００ｐ２及びトランジスタ５００ｐ３は、一例として、Ｓｉトランジスタとすることができる。特に、トランジスタ５００ｐ１、トランジスタ５００ｐ２及びトランジスタ５００ｐ３をＯＳトランジスタとした場合、トランジスタ５００ｐ１、トランジスタ５００ｐ２及びトランジスタ５００ｐ３のそれぞれは、バックゲート電極を備えていることが好ましく、この場合、バックゲート電極にゲート電極と同じ信号を与える構成、バックゲート電極にゲート電極と異なる信号を与える構成とすることができる。なお、図４８Ａ及び図４８Ｂでは、トランジスタ５００ｐ１、トランジスタ５００ｐ２及びトランジスタ５００ｐ３にバックゲート電極を図示しているが、トランジスタ５００ｐ１、トランジスタ５００ｐ２及びトランジスタ５００ｐ３は、バックゲート電極を有さない構成としてもよい。
　また、トランジスタ５００ｐ１乃至トランジスタ５００ｐ３から選ばれた一以上をＯＳトランジスタとし、残りをＳｉトランジスタとしてもよい。特に、本明細書等では、ＯＳトランジスタとＳｉトランジスタとを有する回路を、ＬＴＰＯを呼称する場合がある。
　トランジスタ５００ｐ２は、トランジスタ５００ｐ１と電気的に接続されるゲート電極と、発光デバイス１３０と電気的に接続される第１の電極と、配線ＡＮＯと電気的に接続される第２の電極と、を備える。配線ＡＮＯは、発光デバイス１３０に電流を供給するための電位を与えるための配線である。
　トランジスタ５００ｐ１は、トランジスタ５００ｐ２のゲート電極と電気的に接続される第１の端子と、ソース線として機能する配線ＳＬと電気的に接続される第２の端子と、ゲート線として機能する配線Ｇ１の電位に基づいて、オン状態又はオフ状態との切り替えを制御する機能を有するゲート電極と、を備える。
　トランジスタ５００ｐ３は、配線Ｖ０と電気的に接続される第１の端子と、発光デバイス１３０と電気的に接続される第２の端子と、ゲート線として機能する配線Ｇ２の電位に基づいて、オン状態又はオフ状態との切り替えを制御する機能を有するゲート電極と、を備える。配線Ｖ０は、基準電位を与えるための配線及び画素回路４００を流れる電流を駆動回路３０に出力するための配線である。
　容量素子６００は、トランジスタ５００ｐ２のゲート電極と電気的に接続される導電膜と、トランジスタ５００ｐ３の第２の電極と電気的に接続される導電膜を備える。
　発光デバイス１３０は、トランジスタ５００ｐ２の第１の電極に電気的に接続される第１の電極と、配線ＶＣＯＭに電気的に接続される第２の電極と、を備える。配線ＶＣＯＭは、発光デバイス１３０に電流を供給するための電位を与えるための配線である。
　これにより、トランジスタ５００ｐ２のゲート電極に与えられる画像信号に応じて発光デバイス１３０が射出する光の強度を制御することができる。またトランジスタ５００ｐ３を介して与えられる配線Ｖ０の基準電位によって、トランジスタ５００ｐ２のゲート−ソース間電圧のばらつきを抑制することができる。
　また配線Ｖ０から、画素パラメータの設定に用いることのできる電流値を出力することができる。より具体的には、配線Ｖ０は、トランジスタ５００ｐ２に流れる電流、又は発光デバイス１３０に流れる電流を、外部に出力するためのモニタ線として機能させることができる。配線Ｖ０に出力された電流は、例えば、ソースフォロア回路により電圧に変換され、外部に出力される。または、例えばＡ−Ｄコンバータなどによりデジタル信号に変換され、上記の実施の形態で説明した、機能回路領域ＭＦＮＣに含まれるＡＩアクセラレータに出力することができる。
　なお、図４８Ｂに一例として示す構成では、画素回路４００と、駆動回路３０と、を電気的に接続する配線を短くすることができるため、当該配線の配線抵抗を小さくすることができる。よって、データの書き込みを高速に行うことができるため、表示装置ＤＳＰ２を高速に駆動させることができる。これにより、表示装置ＤＳＰ２が有する画素回路４００を多くしても十分なフレーム期間を確保することができるため、表示装置ＤＳＰ２の画素密度を高めることができる。また、表示装置ＤＳＰ２の画素密度を高めることにより、表示装置ＤＳＰ２により表示される画像の精細度を高めることができる。例えば、表示装置ＤＳＰ２の画素密度を、５００ｐｐｉ以上、好ましくは１０００ｐｐｉ以上、より好ましくは３０００ｐｐｉ以上、更に好ましくは５０００ｐｐｉ以上、更に好ましくは６０００ｐｐｉ以上とすることができる。よって、表示装置ＤＳＰ２は、例えば、ＡＲ用の表示装置又はＶＲ用の表示装置とすることができ、ヘッドマウントディスプレイといった、表示部とユーザの距離が近い電子機器に好適に適用することができる。
＜画素のレイアウト＞
　ここでは、画素レイアウトについて説明する。副画素の配列に特に限定はなく、様々な方法を適用することができる。副画素の配列としては、例えば、ストライプ配列、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、及びペンタイル配列が挙げられる。
　また、副画素の上面形状としては、例えば、三角形、四角形（長方形、正方形を含む）、五角形などの多角形、これら多角形の角が丸い形状、楕円形又は円形が挙げられる。ここで、副画素の上面形状は、発光デバイスの発光領域の上面形状に相当する。
　図４９Ａに示す画素８０には、ストライプ配列が適用されている。図４９Ａに示す画素８０は、副画素８０ａ、副画素８０ｂ、及び副画素８０ｃの３つの副画素から構成される。例えば、図５０Ａに示すように、副画素８０ａを赤色の副画素Ｒとし、副画素８０ｂを緑色の副画素Ｇとし、副画素８０ｃを青色の副画素Ｂとしてもよい。
　図４９Ｂに示す画素８０には、Ｓストライプ配列が適用されている。図４９Ｂに示す画素８０は、副画素８０ａ、副画素８０ｂ及び副画素８０ｃの３つの副画素から構成される。例えば、図５０Ｂに示すように、副画素８０ａを青色の副画素Ｂとし、副画素８０ｂを赤色の副画素Ｒとし、副画素８０ｃを緑色の副画素Ｇとしてもよい。
　図４９Ｃは、各色の副画素がジグザグに配置されている例である。具体的には、平面視において、列方向に並ぶ２つの副画素（例えば、副画素８０ａと副画素８０ｂ、若しくは副画素８０ｂと副画素８０ｃ）の上辺の位置がずれている。例えば、図５０Ｃに示すように、副画素８０ａを赤色の副画素Ｒとし、副画素８０ｂを緑色の副画素Ｇとし、副画素８０ｃを青色の副画素Ｂとしてもよい。
　図４９Ｄに示す画素８０は、角が丸い略台形の上面形状を有する副画素８０ａと、角が丸い略三角形の上面形状を有する副画素８０ｂと、角が丸い略四角形または略六角形の上面形状を有する副画素８０ｃと、を有する。また、副画素８０ａは、副画素８０ｂよりも発光面積が広い。このように、各副画素の形状及びサイズはそれぞれ独立に決定することができる。例えば、信頼性の高い発光デバイスを有する副画素ほど、サイズを小さくすることができる。例えば、図５０Ｄに示すように、副画素８０ａを緑色の副画素Ｇとし、副画素８０ｂを赤色の副画素Ｒとし、副画素８０ｃを青色の副画素Ｂとしてもよい。
　図４９Ｅに示す画素７０Ａ及び画素７０Ｂには、ペンタイル配列が適用されている。図４９Ｅでは、副画素８０ａ及び副画素８０ｂを有する画素７０Ａと、副画素８０ｂ及び副画素８０ｃを有する画素７０Ｂと、が交互に配置されている例を示す。例えば、図５０Ｅに示すように、副画素８０ａを赤色の副画素Ｒとし、副画素８０ｂを緑色の副画素Ｇとし、副画素８０ｃを青色の副画素Ｂとしてもよい。
　図４９Ｆ及び図４９Ｇに示す画素７０Ａ及び画素７０Ｂは、デルタ配列が適用されている。画素７０Ａは上の行（１行目）に、２つの副画素（副画素８０ａ及び副画素８０ｂ）を有し、下の行（２行目）に、１つの副画素（副画素８０ｃ）を有する。画素７０Ｂは上の行（１行目）に、１つの副画素（副画素８０ｃ）を有し、下の行（２行目）に、２つの副画素（副画素８０ａ及び副画素８０ｂ）を有する。例えば、図５０Ｆに示すように、副画素８０ａを赤色の副画素Ｒとし、副画素８０ｂを緑色の副画素Ｇとし、副画素８０ｃを青色の副画素Ｂとしてもよい。
　図４９Ｆは、各副画素が、角が丸い略四角形の上面形状を有する例であり、図４９Ｇは、各副画素が、円形の上面形状を有する例である。
　フォトリソグラフィ法では、加工するパターンが微細になるほど、光の回折の影響を無視できなくなるため、露光によりフォトマスクのパターンを転写する際に忠実性が損なわれ、レジストマスクを所望の形状に加工することが困難になる。そのため、フォトマスクのパターンが矩形であっても、角が丸まったパターンが形成されやすい。したがって、副画素の上面形状が、多角形の角が丸い形状、楕円形、又は円形になることがある。
　さらに、本発明の一態様の表示装置の作製方法では、レジストマスクを用いてＥＬ層を島状に加工する。ＥＬ層上に形成したレジスト膜は、ＥＬ層の耐熱温度よりも低い温度で硬化する必要がある。そのため、ＥＬ層の材料の耐熱温度及びレジスト材料の硬化温度によっては、レジスト膜の硬化が不十分になる場合がある。硬化が不十分なレジスト膜は、加工時に所望の形状から離れた形状をとることがある。その結果、ＥＬ層の上面形状が、多角形の角が丸い形状、楕円形又は円形などになることがある。例えば、上面形状が正方形のレジストマスクを形成しようとした場合に、円形の上面形状のレジストマスクが形成され、ＥＬ層の上面形状が円形になることがある。
　なお、ＥＬ層の上面形状を所望の形状とするために、設計パターンと、転写パターンとが、一致するように、あらかじめマスクパターンを補正する技術（ＯＰＣ（Ｏｐｔｉｃａｌ　Ｐｒｏｘｉｍｉｔｙ　Ｃｏｒｒｅｃｔｉｏｎ：光近接効果補正）技術）を用いてもよい。具体的には、ＯＰＣ技術では、マスクパターン上の図形コーナー部などに補正用のパターンを追加する。
　図５１Ａ乃至図５１Ｃに示す画素８０は、ストライプ配列が適用されている。
　図５１Ａは、各副画素が、長方形の上面形状を有する例であり、図５１Ｂは、各副画素が、２つの半円と長方形をつなげた上面形状を有する例であり、図５１Ｃは、各副画素が、楕円形の上面形状を有する例である。
　図５１Ｄ乃至図５１Ｆに示す画素８０は、マトリクス配列が適用されている。
　図５１Ｄは、各副画素が、正方形の上面形状を有する例であり、図５１Ｅは、各副画素が、角が丸い略正方形の上面形状を有する例であり、図５１Ｆは、各副画素が、円形の上面形状を有する例である。
　図５１Ａ乃至図５１Ｆに示す画素８０は、副画素８０ａ、副画素８０ｂ、副画素８０ｃ及び副画素８０ｄの、４つの副画素から構成される。副画素８０ａ、副画素８０ｂ、副画素８０ｃ及び副画素８０ｄは、それぞれ異なる色の光を発する。例えば、副画素８０ａ、副画素８０ｂ、副画素８０ｃ及び副画素８０ｄは、それぞれ、赤色、緑色、青色及び白色の副画素とすることができる。例えば、図５２Ａ及び図５２Ｂに示すように、副画素８０ａ、副画素８０ｂ、副画素８０ｃ及び副画素８０ｄは、それぞれ、赤色、緑色、青色及び白色の副画素とすることができる。または、副画素８０ａ、副画素８０ｂ、副画素８０ｃ及び副画素８０ｄは、それぞれ、赤色、緑色、青色及び赤外発光の副画素とすることができる。
　副画素８０ｄは、発光デバイスを有する。当該発光デバイスは、一例として、画素電極と、ＥＬ層と、共通電極と、を有する。なお、上記画素電極は、導電体１１２ａ乃至導電体１１２ｃ、又は導電体１２６ａ乃至導電体１２６ｃと同様の材料を用いればよい。また、上記ＥＬ層は、例えば、第１の層１１３ａ、第２の層１１３ｂ又は第３の層１１３ｃと同様の材料を用いればよい。
　図５１Ｇでは、１つの画素８０が２行３列で構成されている例を示す。画素８０は、上の行（１行目）に、３つの副画素（副画素８０ａ、副画素８０ｂ及び副画素８０ｃ）を有し、下の行（２行目）に、３つの副画素８０ｄを有する。言い換えると、画素８０は、左の列（１列目）に、副画素８０ａ及び副画素８０ｄを有し、中央の列（２列目）に副画素８０ｂ及び副画素８０ｄを有し、右の列（３列目）に副画素８０ｃ及び副画素８０ｄを有する。図５１Ｇに示すように、上の行と下の行との副画素の配置を揃える構成とすることで、製造プロセスで生じうるゴミなどを効率よく除去することが可能となる。したがって、表示品位の高い表示装置を提供することができる。
　図５１Ｈでは、１つの画素８０が、２行３列で構成されている例を示す。画素８０は、上の行（１行目）に、３つの副画素（副画素８０ａ、副画素８０ｂ及び副画素８０ｃ）を有し、下の行（２行目）に、１つの副画素（副画素８０ｄ）を有する。言い換えると、画素８０は、左の列（１列目）に、副画素８０ａを有し、中央の列（２列目）に副画素８０ｂを有し、右の列（３列目）に副画素８０ｃを有し、さらに、この３列にわたって、副画素８０ｄを有する。
　なお、図５１Ｇ及び図５１Ｈに示す画素８０において、例えば、図５２Ｃ及び図５２Ｄに示すように、副画素８０ａを赤色の副画素Ｒとし、副画素８０ｂを緑色の副画素Ｇとし、副画素８０ｃを青色の副画素Ｂとし、副画素８０ｄを白色の副画素Ｗとすることができる。
　次に、図４３の表示装置ＤＳＰ２Ｆに適用できる画素レイアウトの一例について説明する。つまり、表示装置ＤＳＰ２Ｆの画素レイアウトは、図４３に示す表示装置ＤＳＰ２ＦのＬＥＤチップ１８０の平面視とみなすことができる。
　図５３Ａに示す画素８０は、各副画素が長方形の上面形状を有し、かつ各副画素の長辺が隣り合うように配置されている例を示している。なお、各副画素は、互いに接するように配置されていてもよいし、互いに接しないように配置されていてもよい。
　図５３Ａに示す画素８０は、副画素８０ａ、副画素８０ｂ及び副画素８０ｃの３つの副画素から構成される。一例として、副画素８０ａ、副画素８０ｂ及び副画素８０ｃのそれぞれは、異なる色を発する。例えば、ここでの異なる色としては、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）とすることができる。このため、図５３Ｂに示すように、副画素８０ａ、副画素８０ｂ、及び副画素８０ｃは、それぞれ赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）の副画素とすることができる。
　なお、図５３Ｂにおいて、副画素８０ａ、副画素８０ｂ及び副画素８０ｃのそれぞれが発する光の色は、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）以外では、シアン（Ｃ）、マゼンタ（Ｍ）、黄色（Ｙ）及び白色（Ｗ）とすることができる。
　また、図５３Ａに示す画素８０の副画素の数は３つとしているが、図５３Ａに示す画素８０の副画素の数は、１つとしてもよいし、２つとしてもよいし、４つ以上としてもよい。例えば、図５３Ｃに示すように、画素８０は、副画素８０ａ、副画素８０ｂ、副画素８０ｃ及び副画素８０ｄの４つの副画素から構成される。図５３Ｃの画素８０は、図５３Ａの画素８０と同様に、副画素８０ａ、副画素８０ｂ及び副画素８０ｃのそれぞれが、異なる色を発する構成とすることができる。例えば、ここでの異なる色としては、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）及び白色（Ｗ）とすることができる。このため、図５３Ｄに示すように、副画素８０ａ、副画素８０ｂ、副画素８０ｃ及び副画素８０ｄは、それぞれ赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）及び白色（Ｗ）の副画素とすることができる。
　なお、図５３Ｄにおいて、副画素８０ａ、副画素８０ｂ、副画素８０ｃ及び副画素８０ｄのそれぞれが発する光の色は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）及び白色（Ｗ）以外では、シアン（Ｃ）、マゼンタ（Ｍ）及び黄色（Ｙ）とすることができる。
　なお、図５３Ａ及び図５３Ｃの画素８０では、各副画素の長辺が隣り合うように配置されている例を示しているが、画素８０は、各副画素の短辺が隣り合うように配置されていてもよい。
　図５３Ｅは、各画素が正方形の上面形状を有し、かつ電極が形成されている例を示している。
　図５３Ｅに示す画素８０は、副画素８０ａ、副画素８０ｂ及び副画素８０ｃの３つの副画素と、電極として機能する導電体８１と、から構成される。
　一例として、副画素８０ａ、副画素８０ｂ及び副画素８０ｃのそれぞれは、異なる色を発する。例えば、ここでの異なる色としては、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）とすることができる。このため、図５３Ｆに示すように、副画素８０ａ、副画素８０ｂ及び副画素８０ｃは、それぞれ赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）の副画素とすることができる。
　なお、図５３Ｆにおいて、副画素８０ａ、副画素８０ｂ及び副画素８０ｃのそれぞれが発する光の色は、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）以外では、シアン（Ｃ）、マゼンタ（Ｍ）、黄色（Ｙ）及び白色（Ｗ）とすることができる。
　また、導電体８１は、例えば、副画素８０ａ、副画素８０ｂ及び副画素８０ｃに備わる発光ダイオードの共通電極としての機能を有する。特に、当該共通電極としては、副画素８０ａ、副画素８０ｂ及び副画素８０ｃのそれぞれに含まれている発光ダイオードのカソード電極として機能することが好ましい。
　導電体８１は、例えば、図４４ＡのＬＥＤパッケージ１７０における、電極１７２又は電極１７３に相当する。そのため、導電体８１に適用できる材料は、例えば、電極１７２又は電極１７３に適用できる材料を用いることができる。
　なお、導電体８１は、図５３Ｇに示すとおり、副画素８０ａ、副画素８０ｂ及び副画素８０ｃのそれぞれが、導電体８１の上方に位置するように設けられていてもよい。つまり、導電体８１上に、副画素８０ａ、副画素８０ｂ及び副画素８０ｃが設けられている。図５３Ｇの画素８０の導電体８１は、図４４ＢのＬＥＤパッケージ１７０Ａ１における、電極１７２に相当する。
　また、図５３Ｇの画素８０には、図４４ＢのＬＥＤパッケージ１７０Ａ１における電極１７３に相当する導電体を図示していないが、図５３Ｇの画素８０には、電極１７３に相当する導電体を有していてもよい。
　また、図５３Ｅに示す画素８０の電極は１つとしているが、図５３Ｅに示す画素８０の電極の数は、２つ以上としてもよい。例えば、画素８０には、副画素の数に応じて、電極の数を決めてもよい。一例として、図５３Ｅの画素８０において、３つの副画素のそれぞれに、アノード電極及びカソード電極を設ける場合、画素８０に設けられる電極の数は６つとすることができる。また、一例として、図５３Ｅの画素８０において、３つの副画素のそれぞれに、アノード電極と、カソード電極となる共通電極と、を設ける場合、画素８０に設けられる電極の数は４つとすることができる。
　また、図５３Ｅの画素８０は、導電体８１が正方形の上面形状となっているが、導電体８１の上面形状は、角が丸い略台形、角が丸い略正方形、角が丸い略六角形、半円と長方形を繋げた形状、円形又は楕円形といった様々な形状としてもよい。
　また、図４９Ａ乃至図４９Ｇ、図５１Ａ乃至図５１Ｈ、図５３Ａ及び図５３Ｃのそれぞれに示している画素８０に含まれている複数の副画素の一は、導電体８１に置き換えた構成としてもよい。
　なお、本明細書等で開示された、絶縁体、導電体及び半導体は、ＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、又はＣＶＤ法により形成することができる。ＰＶＤ法としては、例えば、スパッタリング法、抵抗加熱蒸着法、電子ビーム蒸着法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔｘｙ）法又はＰＬＤ法が挙げられる。また、ＣＶＤ法としては、プラズマＣＶＤ法及び熱ＣＶＤ法が挙げられる。特に、熱ＣＶＤ法としては、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法及びＡＬＤ法が挙げられる。
　熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
　熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
　また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（例えば、アルゴン、或いは窒素）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の薄い層を成膜し、後から導入される第２の原料ガスと反応して、第２の薄い層が第１の薄い層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
　ＭＯＣＶＤ法及びＡＬＤ法といった熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、及び無機絶縁膜といった様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、及びジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
　例えば、ＡＬＤ法を利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（例えば、ハフニウムアルコキシド、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）といったハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。また、他の材料としては、テトラキス（エチルメチルアミド）ハフニウムが挙げられる。
　例えば、ＡＬＤ法を利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（例えば、トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３））を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。また、他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）が挙げられる。
　例えば、ＡＬＤ法を利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（例えば、Ｏ２、一酸化二窒素など）のラジカルを供給して吸着物と反応させる。
　例えば、ＡＬＤ法を利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
　例えば、ＡＬＤ法を利用する成膜装置により酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、プリカーサ（一般的には、例えば、前駆体又は金属プリカーサと呼ばれる場合がある）と酸化剤（一般的には、例えば、反応剤、リアクタント又は非金属プリカーサと呼ばれる場合がある）を順次繰り返し導入して形成する。具体的には、例えば、プリカーサであるＩｎ（ＣＨ３）３ガスと酸化剤であるＯ３ガスを導入してＩｎ−Ｏ層を形成し、その後、プリカーサであるＧａ（ＣＨ３）３ガスと酸化剤であるＯ３ガスを導入してＧａＯ層を形成し、更にその後プリカーサであるＺｎ（ＣＨ３）２ガスと酸化剤であるＯ３ガスを導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層、Ｉｎ−Ｚｎ−Ｏ層又はＧａ−Ｚｎ−Ｏ層といった混合酸化物層を形成しても良い。なお、Ｏ３ガスに替えて不活性ガス（例えば、アルゴン）で水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスにかえて、Ｚｎ（Ｃ２Ｈ５）２ガスを用いても良い。
　また、本発明の一態様の電子機器に備わる表示部の画面率（アスペクト比）については、特に限定はない。例えば、表示部としては、１：１（正方形）、４：３、１６：９、１６：１０、２１：９又は３２：９といった様々な画面比率に対応することができる。
　また、本発明の一態様の電子機器に備わる表示部の形状は、特に限定はない。例えば、表示部としては、矩形型、多角形（例えば、八角形など）、円型又は楕円型といった様々な形状に対応することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、本発明の一態様を用いて作製された表示装置を備える電子機器について説明する。なお、本実施の形態で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い精細度が実現された電子機器である。
　本発明の一態様は、表示装置と、アンテナ、バッテリ、筐体、カメラ、スピーカ、マイク、タッチセンサ及び操作ボタンから選ばれた一以上と、を有する。
　また、本発明の一態様の電子機器は、二次電池を有していてもよく、非接触電力伝送を用いて、二次電池を充電することができると好ましい。
　二次電池としては、例えば、リチウムイオン二次電池（例えば、ゲル状電解質を用いるリチウムポリマー電池（リチウムイオンポリマー電池））、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池又は銀亜鉛電池が挙げられる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像、情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ又はそれ以上の画面解像度を有する映像を表示させることができる。
　電子機器としては、例えば、テレビジョン装置、ノート型のパーソナルコンピュータ、モニタ装置、デジタルサイネージ、パチンコ機及びゲーム機といった比較的大きな画面を備える電子機器が挙げられる。また、電子機器としては、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末又は音響再生装置が挙げられる。
　本発明の一態様が適用された電子機器は、家屋又はビルといった建物の内壁又は外壁が有する平面又は曲面に沿って組み込むことができる。また当該電子機器は、自動車等の内装または外装等が有する平面又は曲面に沿って組み込むことができる。
［携帯電話］
　図５４Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
［ウェアラブル端末］
　図５４Ｂは、ウェアラブル端末の一例である情報端末５９００の外観を示す図である。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、竜頭５９０４及びバンド５９０５を有する。
［情報端末］
　また、図５４Ｃには、ノート型情報端末５３００が図示されている。図５４Ｃに示すノート型情報端末５３００には、一例として、筐体５３３０ａに表示部５３３１が備えられ、筐体５３３０ｂにキーボード部５３５０が備えられている。
　なお、上記では、電子機器としてスマートフォン、ウェアラブル端末、及びノート型情報端末を例として、それぞれ図５４Ａ乃至図５４Ｃに図示したが、スマートフォン、ウェアラブル端末、ノート型情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、ノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ用情報端末及びワークステーションが挙げられる。
［カメラ］
　図５４Ｄは、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３及びシャッターボタン８００４を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。ファインダー８１００は、筐体８１０１、表示部８１０２及びボタン８１０３を有する。
　なお、カメラ８０００は、レンズ８００６と筐体とが一体となっていてもよい。
　カメラ８０００は、シャッターボタン８００４を押すことにより、又はタッチパネルとして機能する表示部８００２をタッチすることにより、撮像することができる。
　筐体８００１は、電極を有するマウントを有し、ファインダー８１００の他、例えば、ストロボ装置を接続することができる。
　筐体８１０１は、カメラ８０００のマウントと係合するマウントにより、カメラ８０００に取り付けられている。ファインダー８１００はカメラ８０００から受信した映像を表示部８１０２に表示させることができる。
　ボタン８１０３は、電源ボタンとしての機能を有する。
　カメラ８０００の表示部８００２及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。なお、ファインダーが内蔵されたカメラ８０００であってもよい。
［ゲーム機］
　図５４Ｅは、ゲーム機の一例である携帯ゲーム機５２００の外観を示す図である。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２及びボタン５２０３を有する。
　また、携帯ゲーム機５２００の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ及びヘッドマウントディスプレイに備えられる表示装置によって、出力することができる。
　携帯ゲーム機５２００に上記実施の形態で説明した表示装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路及びモジュールへの影響を少なくすることができる。
　図５４Ｅでは、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、据え置き型ゲーム機、娯楽施設（例えば、ゲームセンター及び遊園地）などに設置されるアーケードゲーム機及びスポーツ施設に設置されるバッティング練習用の投球マシンが挙げられる。
［テレビジョン装置］
　図５４Ｆは、テレビジョン装置を示す斜視図である。テレビジョン装置９０００は、筐体９００２、表示部９００１、スピーカ９００３、操作キー９００５（例えば、電源スイッチ又は操作スイッチを含む）、接続端子９００６及びセンサ９００７（例えば、力、変位、位置、速度、加速度、角速度、回転数、距離、光（赤外線を含む）、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動又はにおいを測定する機能を含むもの。又は、例えば、におい又は光（赤外線を含む）を検知又は検出する機能を含むもの。）を有する。本発明の一態様の記憶装置は、テレビジョン装置に備えることができる。テレビジョン装置は、例えば、５０インチ以上、又は１００インチ以上の表示部９００１を組み込むことが可能である。
　テレビジョン装置９０００に上記実施の形態で説明した表示装置を適用することによって、低消費電力のテレビジョン装置９０００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路及びモジュールへの影響を少なくすることができる。
［移動体］
　本発明の一態様の表示装置は、移動体である自動車の運転席周辺に適用することもできる。
　図５４Ｇは、自動車の室内におけるフロントガラス周辺を表す図である。図５４Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、空調の設定を表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目及びレイアウトは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様の表示装置は、例えば、表示パネル５７０１乃至表示パネル５７０４に適用できる。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船又は飛行体（例えば、ヘリコプター、無人航空機（ドローン）、飛行機若しくはロケット）も挙げることができ、これらの移動体に本発明の一態様の表示装置を適用することができる。
［電子看板］
　図５４Ｈは、壁に取り付けが可能な電子看板（デジタルサイネージ）の例を示している。図５４Ｈは、電子看板６２００が壁６２０１に取り付けられている様子を示している。本発明の一態様の表示装置は、例えば、電子看板６２００の表示部に適用することができる。また、電子看板６２００には、タッチパネルなどのインターフェースなどが設けられていてもよい。
　なお、上述では、電子看板の一例として、壁に取り付けが可能な電子機器の例を示しているが、電子看板の種類はこれに限定されない。例えば、電子看板としては、柱に取り付けるタイプ、地面に置くスタンドタイプ又は建築物の屋上若しくは側壁に設置するタイプが挙げられる。
［ヘッドマウントディスプレイ］
　図５４Ｉは、例えばＶＲ向けのヘッドマウントディスプレイである電子機器８３００の外観を示す図である。電子機器８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、頭部に装着する固定具８３０４ａと、一対のレンズ８３０５と、を有する。
　また、図５４Ｉには図示していないが、電子機器８３００は、操作ボタン又は電源ボタンといったインターフェースが備えられていてもよい。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示を行うこともできる。なお、表示部８３０２を１つ設ける構成に限らず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
　なお、表示部８３０２には、例えば、極めて精細度が高い表示装置を用いることが好ましい。表示部８３０２に精細度が高い表示装置を用いることによって、レンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
　また、本発明の一態様の電子機器である、ヘッドマウントディスプレイは、図５４Ｉのようなゴーグル型のヘッドマウントディスプレイである電子機器８３００ではなく、グラス型のヘッドマウントディスプレイである電子機器の構成であってもよい。特に、グラス型のヘッドマウントディスプレイは、ＡＲ向けの電子機器として好適である。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
ＢＳＦＢ：回路、ＢＳＦＢＡ：回路、ＢＳＦＢＢ：回路、ＢＳＦＢ１：回路、ＢＳＦＢ１Ａ：回路、ＢＳＦＢ１Ｂ：回路、ＢＳＦＢ２：回路、ＢＳＦＢ３：回路、ＢＳＦＢ４：回路、ＢＳＦＢ５：回路、ＢＳＦＢ６：回路、ＢＳＦＢ６Ａ：回路、ＢＳＦＢ６Ｂ：回路、ＢＳＦＢ６Ｃ：回路、ＢＳＦＢ６Ｄ：回路、ＢＳＦＢ７：回路、ＢＳＦＢ７Ａ：回路、ＢＳＦＣ：回路、ＢＳＦＣ１：回路、ＢＳＦＣ２：回路、ＢＳＰＲ：回路、ＢＳＰＲｃ：回路、ＢＳＰＲｄ：回路、ＢＳＰＲｉ：回路、ＢＢ：回路、ＢＢｄ：回路、ＢＢｃ：回路、ＢＢｉ：回路、ＢＢＦ：回路、ＦＢ：回路、ＦＢｃ：回路、ＦＢｄ：回路、ＦＢｉ１：回路、ＦＢｉ２：回路、ＢＵＦ：回路、ＢＦ［１］：回路、ＢＦ［ｍ］：回路、ＧＤ：駆動回路、ＳＤ：駆動回路、ＳＲ：回路、ＬＡＴ：回路、ＤＡＣ：回路、ＭＮａ：トランジスタ、ＭＮｂ：トランジスタ、ＭＮｄ：トランジスタ、ＭＮｅ：トランジスタ、ＭＮｆ：トランジスタ、ＭＮｇ：トランジスタ、ＭＮＦａ：トランジスタ、ＭＮＦｂ：トランジスタ、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｍ４：トランジスタ、Ｍ５：トランジスタ、Ｍ６：トランジスタ、Ｍ７：トランジスタ、ＭＮ１：トランジスタ、ＭＮ４：トランジスタ、ＭＮ５：トランジスタ、ＭＮ８：トランジスタ、ＭＮ９：トランジスタ、ＭＮ１０：トランジスタ、ＭＮ１１：トランジスタ、ＭＮ１２：トランジスタ、ＭＮ１４：トランジスタ、ＭＮ１５：トランジスタ、ＭＮ１６：トランジスタ、ＭＮ２１：トランジスタ、ＭＮ２４：トランジスタ、ＭＮ２５：トランジスタ、ＭＮ２８：トランジスタ、ＭＮ３１：トランジスタ、ＭＮ３４：トランジスタ、ＭＮ３５：トランジスタ、ＭＮ３６：トランジスタ、ＭＮ３７：トランジスタ、ＭＮ４０：トランジスタ、ＭＮ４１：トランジスタ、Ｃａ：容量素子、Ｃａｆ：容量素子、Ｃ３：容量素子、Ｃ４：容量素子、Ｃ５：容量素子、Ｃ２５：容量素子、Ｃ２６：容量素子、ＩＮＶ１：論理回路、ＩＮＶ２：論理回路、ＴＭｉ：端子、ＴＭｉ１：端子、ＴＭｉ２：端子、ＴＭｏ：端子、Ｔｉ：端子、Ｔｏ：端子、Ｂｉ：端子、Ｂｏ：端子、Ｆｉ：端子、Ｆｉ１：端子、Ｆｉ２：端子、Ｆｏ：端子、ＢＦｉ：端子、ＢＦｏ：端子、ＩＴ：端子、ＣＬＫ１：端子、ＣＬＫ２：端子、ＣＬＫ３：端子、ＰＷＣ：端子、ＲＴ：端子、ＧＴ：端子、ＯＴ：端子、ＳＲＴ：端子、Ｎ：ノード、Ｎｆ：ノード、Ｎ１：ノード、Ｎ２：ノード、ＶＡＬ１：配線、ＶＡＬ２：配線、ＶＡＬ３：配線、ＶＡＬ４：配線、ＶＡＬ４１：配線、ＶＡＬ４２：配線、ＶＡＬ５１：配線、ＶＡＬ５２：配線、ＶＤＥ１：配線、ＶＤＥ２：配線、ＶＤＥ１１：配線、ＶＤＥ２１：配線、ＶＤＥ２２：配線、ＶＤＥ２３：配線、ＶＤＥ３５：配線、ＶＤＥ３６：配線、ＶＳＥ１：配線、ＶＳＥ２：配線、ＶＳＥ３：配線、ＶＳＥ４：配線、ＶＳＥ５：配線、ＶＳＥ１１：配線、ＶＳＥ１２：配線、ＶＳＥ１３：配線、ＶＳＥ１４：配線、ＶＳＥ１５：配線、ＢＧ１：配線、ＢＧ２：配線、ＢＧ３：配線、ＲＳＴ：配線、ＣＬ１：配線、ＣＬ２：配線、ＰＬ：配線、ＣＬＫＬＡ：配線、ＣＬＫＬＢ：配線、ＣＬＫＬＣ：配線、ＣＬＫＬＤ：配線、ＰＷＣＬＡ：配線、ＰＷＣＬＢ：配線、ＰＷＣＬＣ：配線、ＰＷＣＬＤ：配線、ＶＤＬ：配線、ＳＰＲ：配線、ＧＬ：配線、ＧＬ［１］：配線、ＧＬ［２］：配線、ＧＬ［ｍ］：配線、ＳＬ：配線、ＳＬ［１］：配線、ＳＬ［２］：配線、ＳＬ［３］：配線、ＳＬ［４］：配線、ＳＬ［５］：配線、ＳＬ［６］：配線、Ｇ１：配線、Ｇ２：配線、ＡＮＯ：配線、Ｖ０：配線、ＶＣＯＭ：配線、ＳＳ：信号、ＳＭＣ：半導体、ＳＤＭ：導電体、ＧＥＭ：導電体、ＰＬＧ：導電体、ＤＳＰ：表示装置、ＤＳＰ１：表示装置、ＤＳＰ１Ａ：表示装置、ＤＳＰ１Ｂ：表示装置、ＤＳＰ１Ｃ：表示装置、ＤＳＰ２：表示装置、ＤＳＰ２Ａ：表示装置、ＤＳＰ２ＡＡ：表示装置、ＤＳＰ２ＡＢ：表示装置、ＤＳＰ２ＡＣ：表示装置、ＤＳＰ２Ｂ：表示装置、ＤＳＰ２Ｃ：表示装置、ＤＳＰ２Ｄ：表示装置、ＤＳＰ２Ｅ：表示装置、ＤＳＰ２Ｆ：表示装置、ＤＩＳ：表示領域、ＥＭＬ：層、ＯＳＬ：層、ＳＩＣ：回路領域、ＤＲＶ：駆動回路領域、ＭＦＮＣ：機能回路領域、ＧＤＲ：駆動回路、ＧＤＲ１：駆動回路、ＧＤＲ２：駆動回路、ＳＤＲ：駆動回路、ＰＤＡ：センサ、ＤＡＤ：デジタルアナログ変換回路、ＬＶＳ：レベルシフタ、ＴＭＲ：端子領域、ＢＳ：基板、ＳＣＣ：センサコントローラ、ＥＰＳ：電源回路、ＭＥＭ：記憶装置、ＴＭＣ：タイミングコントローラ、ＥＣＲ：補正回路、ＳＮＣＬ：配線、ＢＳＬ：バス配線、２１：ＣＰＵ、２２：ＧＰＵ、２２ａ：回路、２２ｂ：回路、３０：駆動回路、７０Ａ：画素、７０Ｂ：画素、８０：画素、８０ａ：副画素、８０ｂ：副画素、８０ｃ：副画素、８０ｄ：副画素、８１：導電体、１００：回路、１００［１］：回路、１００［２］：回路、１００［ｍ］：回路、１００Ａ１：回路、１００Ａ２：回路、１００Ａ３：回路、１００Ａ４：回路、１０３：絶縁体、１０４：導電体、１０５：絶縁体、１０６：導電体、１０７：接着層、１１０：基板、１１１ａ：導電体、１１１ｂ：導電体、１１１ｃ：導電体、１１２ａ：導電体、１１２ｂ：導電体、１１２ｃ：導電体、１１３ａ：第１の層、１１３ｂ：第２の層、１１３ｃ：第３の層、１１４：共通層、１１５：共通電極、１１６：保護層、１１７ａ：導電体、１１７ｂ：導電体、１１８ａ：マスク層、１２５：絶縁体、１２６ａ：導電体、１２６ｂ：導電体、１２６ｃ：導電体、１２７：絶縁体、１２８：層、１２９ａ：導電体、１２９ｂ：導電体、１２９ｃ：導電体、１３０Ｒ：発光デバイス、１３０Ｇ：発光デバイス、１３０Ｂ：発光デバイス、１３１：保護層、１４０：接続部、１４７：樹脂層、１４８：樹脂層、１６６Ｒ：着色層、１６６Ｇ：着色層、１６６Ｂ：着色層、１７０：ＬＥＤパッケージ、１７０Ｒ：ＬＥＤパッケージ、１７０Ｇ：ＬＥＤパッケージ、１７０Ｂ：ＬＥＤパッケージ、１７０Ａ１：ＬＥＤパッケージ、１７０Ａ２：ＬＥＤパッケージ、１７０Ａ３：ＬＥＤパッケージ、１７０Ｓ：ＬＥＤパッケージ、１７１：基板、１７２：電極、１７３：電極、１７４：ヒートシンク、１７５：接着層、１７６：ケース、１７７：ワイヤ、１７８：封止層、１７９：ワイヤ、１８０：ＬＥＤチップ、１８０Ｒ：ＬＥＤチップ、１８０Ｇ：ＬＥＤチップ、１８０Ｂ：ＬＥＤチップ、１８０Ａ：ＬＥＤチップ、１８１：基板、１８１Ｒ：基板、１８１Ｇ：基板、１８１Ｂ：基板、１８２：半導体層、１８３：電極、１８３Ａ：電極、１８４：発光層、１８５：半導体層、１８６：電極、１８７：電極、１８９：ボール、１９１：導電体、１９２：導電体、２００：回路、２００［１］：回路、２００［２］：回路、２００［３］：回路、２００［４］：回路、２００［５］：回路、２００［６］：回路、２００Ａ：回路、２００Ａ１：回路、２００Ａ２：回路、３００：トランジスタ、３００ｐ：トランジスタ、３００ｄ：トランジスタ、３００ＯＳ：トランジスタ、３００ＬＴ：トランジスタ、３１０：基板、３１２：素子分離層、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３１７：絶縁体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６１：絶縁体、３６２：絶縁体、３６３：絶縁体、３６４：絶縁体、３６６：導電体、３６７：導電体、３６８：半導体層、３６８ｐ：低抵抗領域、３６８ｉ：半導体領域、３６９：導電体、４００：画素回路、５００：トランジスタ、５００ｄ：トランジスタ、５００ｐ：トランジスタ、５００ｐ１：トランジスタ、５００ｐ２：トランジスタ、５００ｐ３：トランジスタ、５００Ａ：トランジスタ、５００Ａｐ：トランジスタ、５００Ａｄ：トランジスタ、５０１：絶縁体、５０５：導電体、５０５ａ：導電体、５０５ｂ：導電体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３１：金属酸化物、５３１ａ：金属酸化物、５３１ｂ：金属酸化物、５３３：金属酸化物、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ａ１：導電体、５４２ａ２：導電体、５４２ｂ：導電体、５４２ｂ１：導電体、５４２ｂ２：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：導電体、５４５：導電体、５５０：絶縁体、５５１：絶縁体、５５４：絶縁体、５５５：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５６５：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８３：絶縁体、５８３ａ：絶縁体、５８３ｂ：絶縁体、５８４：絶縁体、５９０：導電体、５９２：絶縁体、５９４：絶縁体、５９６：導電体、５９８：絶縁体、５９９：絶縁体、６００：容量素子、６０１：開口、６０３：開口、７６１：下部電極、７６２：上部電極、７６３：ＥＬ層、７６４：層、７７１：発光層、７７１ａ：発光層、７７１ｂ：発光層、７７１ｃ：発光層、７７２：発光層、７７２ａ：発光層、７７２ｂ：発光層、７７２ｃ：発光層、７７３：発光層、７８０：層、７８０ａ：層、７８０ｂ：層、７８０ｃ：層、７８１：層、７８２：層、７８５：電荷発生層、７８５ａ−ｂ：電荷発生層、７８５ｂ−ｃ：電荷発生層、７９０：層、７９０ａ：層、７９０ｂ：層、７９０ｃ：層、７９１：層、７９２：層、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：ノート型情報端末、５３３０ａ：筐体、５３３０ｂ：筐体、５３３１：表示部、５３５０：キーボード部、５５００：情報端末、５５１０：筐体、５５１１：表示部、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：竜頭、５９０５：バンド、６２００：電子看板、６２０１：壁、８０００：カメラ、８００１：筐体、８００２：表示部、８００３：操作ボタン、８００４：シャッターボタン、８００６：レンズ、８１００：ファインダー、８１０１：筐体、８１０２：表示部、８１０３：ボタン、８３００：電子機器、８３０１：筐体、８３０２：表示部、８３０４：固定具、８３０４ａ：固定具、８３０５：レンズ、９０００：テレビジョン装置、９００１：表示部、９００２：筐体、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ

Claims (12)

  1. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第１容量素子と、第２容量素子と、を有し、
    　前記第３トランジスタのソース及びドレインの一方は、前記第２トランジスタのソース及びドレインの一方と、前記第７トランジスタのソース及びドレインの一方と、前記第８トランジスタのソース及びドレインの一方と、に電気的に接続され、
    　前記第３トランジスタのソース及びドレインの他方は、前記第１トランジスタのゲートと、前記第１容量素子の第１端子と、に電気的に接続され、
    　前記第１トランジスタのソース及びドレインの一方は、前記第２トランジスタのゲートと、前記第４トランジスタのソース及びドレインの一方と、前記第１容量素子の第２端子と、に電気的に接続され、
    　前記第４トランジスタのゲートは、前記第５トランジスタのソース及びドレインの一方と、前記第６トランジスタのソース及びドレインの一方と、前記第８トランジスタのゲートと、前記第２容量素子の第１端子と、に電気的に接続され、
    　前記第７トランジスタのゲートは、前記第６トランジスタのゲートに電気的に接続されている、
    　半導体装置。
  2. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第１容量素子と、第２容量素子と、を有し、
    　前記第３トランジスタのソース及びドレインの一方は、前記第２トランジスタのソース及びドレインの一方と、前記第７トランジスタのソース及びドレインの一方と、前記第８トランジスタのソース及びドレインの一方と、に電気的に接続され、
    　前記第３トランジスタのソース及びドレインの他方は、前記第１トランジスタのゲートと、前記第１容量素子の第１端子と、に電気的に接続され、
    　前記第１トランジスタのソース及びドレインの一方は、前記第２トランジスタのゲートと、前記第２トランジスタのゲートと、前記第４トランジスタのソース及びドレインの一方と、前記第１容量素子の第２端子と、に電気的に接続され、
    　前記第４トランジスタのゲートは、前記第５トランジスタのソース及びドレインの一方と、前記第６トランジスタのソース及びドレインの一方と、前記第８トランジスタのゲートと、前記第２容量素子の第１端子と、に電気的に接続され、
    　前記第７トランジスタのゲートは、前記第６トランジスタのゲートに電気的に接続されている、
    　半導体装置。
  3. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１容量素子と、第２容量素子と、第３容量素子と、を有し、
    　前記第３トランジスタのソース及びドレインの一方は、前記第２トランジスタのソース及びドレインの一方と、前記第４トランジスタのソース及びドレインの一方と、前記第８トランジスタのソース及びドレインの一方と、前記第９トランジスタのソース及びドレインの一方と、に電気的に接続され、
    　前記第３トランジスタのソース及びドレインの他方は、前記第１トランジスタのゲートと、前記第１容量素子の第１端子と、に電気的に接続され、
    　前記第１トランジスタのソース及びドレインの一方は、前記第５トランジスタのソース及びドレインの一方と、前記第１容量素子の第２端子と、前記第２容量素子の第１端子と、に電気的に接続され、
    　前記第２トランジスタのゲートは、前記第４トランジスタのソース及びドレインの他方と、前記第２容量素子の第２端子と、に電気的に接続され、
    　前記第５トランジスタのゲートは、前記第６トランジスタのソース及びドレインの一方と、前記第７トランジスタのソース及びドレインの一方と、前記第９トランジスタのゲートと、前記第３容量素子の第１端子と、に電気的に接続され、
    　前記第９トランジスタのゲートは、前記第７トランジスタのゲートに電気的に接続されている、
    　半導体装置。
  4. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第１容量素子と、第２容量素子と、を有し、
    　前記第３トランジスタのソース及びドレインの一方は、前記第７トランジスタのソース及びドレインの一方と、前記第８トランジスタのソース及びドレインの一方と、に電気的に接続され、
    　前記第３トランジスタのソース及びドレインの他方は、前記第１トランジスタのゲートと、前記第２トランジスタのソース及びドレインの一方と、前記第１容量素子の第１端子と、に電気的に接続され、
    　前記第１トランジスタのソース及びドレインの一方は、前記第２トランジスタのゲートと、前記第４トランジスタのソース及びドレインの一方と、前記第１容量素子の第２端子と、に電気的に接続され、
    　前記第４トランジスタのゲートは、前記第５トランジスタのソース及びドレインの一方と、前記第６トランジスタのソース及びドレインの一方と、前記第８トランジスタのゲートと、前記第２容量素子の第１端子と、に電気的に接続され、
    　前記第７トランジスタのゲートは、前記第６トランジスタのゲートに電気的に接続されている、
    　半導体装置。
  5. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量素子と、を有し、
    　前記第３トランジスタのソース及びドレインの一方は、前記第２トランジスタのソース及びドレインの一方に電気的に接続され、
    　前記第３トランジスタのソース及びドレインの他方は、前記第１トランジスタのゲートと、前記第１容量素子の第１端子と、に電気的に接続され、
    　前記第１トランジスタのソース及びドレインの一方は、前記第２トランジスタのゲートと、前記第１容量素子の第２端子と、に電気的に接続されている、
    　半導体装置。
  6. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量素子と、を有し、
    　前記第３トランジスタのソース及びドレインの一方は、前記第２トランジスタのソース及びドレインの一方に電気的に接続され、
    　前記第３トランジスタのソース及びドレインの他方は、前記第１トランジスタのゲートと、前記第１容量素子の第１端子と、に電気的に接続され、
    　前記第１トランジスタのソース及びドレインの一方は、前記第２トランジスタのゲートと、前記第２トランジスタのソース及びドレインの他方と、前記第１容量素子の第２端子と、に電気的に接続されている、
    　半導体装置。
  7. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、バッファ回路と、第１容量素子と、を有し、
    　前記バッファ回路は、入力端子と、出力端子と、を有し、
    　前記第３トランジスタのソース及びドレインの一方は、前記第２トランジスタのソース及びドレインの一方に電気的に接続され、
    　前記第３トランジスタのソース及びドレインの他方は、前記第１トランジスタのゲートと、前記第１容量素子の第１端子と、に電気的に接続され、
    　前記バッファ回路の前記入力端子は、前記第１トランジスタのソース及びドレインの一方と、前記第１容量素子の第２端子と、に電気的に接続され、
    　前記バッファ回路の前記出力端子は、前記第２トランジスタのゲートに電気的に接続されている、
    　半導体装置。
  8. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第１容量素子と、第２容量素子と、を有し、
    　前記第３トランジスタのソース及びドレインの一方は、前記第２トランジスタのソース及びドレインの一方と、前記第４トランジスタのソース及びドレインの一方と、に電気的に接続され、
    　前記第３トランジスタのソース及びドレインの他方は、前記第１トランジスタのゲートと、前記第１容量素子の第１端子と、に電気的に接続され、
    　前記第１トランジスタのソース及びドレインの一方は、前記第４トランジスタのゲートと、前記第１容量素子の第２端子と、前記第２容量素子の第１端子と、に電気的に接続され、
    　前記第２トランジスタのゲートは、前記第４トランジスタのソース及びドレインの他方と、前記第２容量素子の第２端子と、に電気的に接続されている、
    　半導体装置。
  9. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量素子と、を有し、
    　前記第３トランジスタのソース及びドレインの一方は、前記第２トランジスタのソース及びドレインの一方に電気的に接続され、
    　前記第３トランジスタのソース及びドレインの他方は、前記第１トランジスタのゲートと、前記第２トランジスタのゲートと、前記第１容量素子の第１端子と、に電気的に接続され、
    　前記第１トランジスタのソース及びドレインの一方は、前記第１容量素子の第２端子に電気的に接続されている、
    　半導体装置。
  10. 　駆動回路と、表示デバイスと、を有し、
    　前記駆動回路は、請求項１乃至請求項９のいずれか一の半導体装置を有し、
    　前記駆動回路は、前記表示デバイスに対して、画像を表示させるための信号を送信する機能を有する、
    　表示装置。
  11. 　請求項１０において、
    　前記表示デバイスは、発光デバイス又は液晶表示デバイスを有する、
    　表示装置。
  12. 　請求項１１に記載の表示装置と、筐体と、を有する、
    　電子機器。
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