JP2013214729A - 半導体記憶装置 - Google Patents

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Abstract

【課題】集積度の高い半導体記憶装置を提供すること。または、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供すること。または、書き込み可能な回数が多い半導体記憶装置を提供すること。
【解決手段】メモリセルを二つのトランジスタと一つのキャパシタで構成し、これらのトランジスタとキャパシタを立体的に配置することでメモリセルアレイの集積度を高める。メモリセルに設けられるキャパシタの電荷量を制御するトランジスタをシリコンよりもバンドギャップの広いワイドギャップ半導体で形成しオフ電流を低減することによりキャパシタに蓄積された電荷が漏出しないようにする。それにより電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供する。
【選択図】図１

Description

本発明は、半導体記憶装置に関する。
半導体記憶装置の集積化に伴い、半導体素子の占有面積の縮小が求められている。例えば、半導体素子の一つであるトランジスタの集積度を上げるため、チャネルを基板に垂直に形成するいわゆる縦型トランジスタが知られている。この構造を採用すると、ソース電極またはドレイン電極と、チャネルが形成される活性層が重なり、そのトランジスタの占有面積を縮小することができる（例えば、特許文献１参照）。その結果、そのトランジスタを複数用いた半導体記憶装置を集積化することができる。
ところで、半導体記憶装置には、電力の供給が停止すると記憶内容が失われる揮発性の半導体記憶装置と、電力の供給が停止しても記憶内容が保持される不揮発性の半導体記憶装置がある。
揮発性の半導体記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などが挙げられる。これら揮発性の半導体記憶装置は電力の供給が停止すると記憶内容が失われるが、不揮発性メモリのように大きな電圧を必要としないため消費電力は比較的小さい。
不揮発性の半導体記憶装置の代表例としては、フローティングゲート型メモリがある。フローティングゲート型メモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献２参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られる。しかし、これを実現するためには、複雑な周辺回路が必要になってしまう。また、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フローティングゲート型メモリは、情報の書き換え頻度が高い用途には不向きである。
そのようなフローティングゲート型メモリの問題を改善するため、二つのトランジスタと一つの容量素子を用いたメモリセルを備える半導体記憶装置が提案されている（特許文献３）。その開示発明による半導体記憶装置は、第１トランジスタのゲート電極上にキャパシタを設け、そのキャパシタにチャージを注入、除去するための第２トランジスタを備える。第２トランジスタは、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料で構成されている。第２トランジスタのオフ電流が十分に小さいため、長期間にわたってキャパシタの電荷が消失しない。そのため、当該半導体記憶装置は長期間において情報を保持することが可能である。
当該半導体記憶装置は、情報を保持する機能について問題はない。しかしながら、半導体記憶装置として、更なる集積化が望まれている。
特開２００４−３５６３１４号公報 特開昭５７−１０５８８９号公報 特開２０１１−２１６８７８号公報
上述の問題に鑑み、開示する発明の一態様では、集積度の高い半導体記憶装置を提供することを目的の一つとする。または、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供することを目的の一つとする。または、書き込み可能な回数が多い半導体記憶装置を提供することを目的の一つとする。
本発明の一態様に係る半導体記憶装置は、メモリセルを二つのトランジスタと一つのキャパシタで構成するとともに、これらのトランジスタとキャパシタを立体的に配置する。メモリセルを構成するトランジスタとキャパシタを立体的に配置することにより、メモリセルアレイの単位面積当たりのセル密度を高める。メモリセルに設けられるトランジスタの一つは、キャパシタの電荷量を制御するトランジスタである。本発明の一態様では、このトランジスタのリーク電流を低減する。当該トランジスタのリーク電流を低減するために、チャネル領域にシリコンよりもバンドギャップの広い半導体材料を用いる。これにより、電力が供給されない状況でも一定期間は記憶内容の保持が可能な半導体記憶装置を提供する。
すなわち、本発明の一態様は、第１トランジスタ、第２トランジスタ、及びキャパシタを含むメモリセルを有し、第１トランジスタは、第１半導体層と、第１半導体層の上に接する第１ゲート絶縁層と、第１ゲート絶縁層に接して、第１半導体層と重なる第１ゲート電極と、第１半導体層の第１ゲート電極と重なる領域を挟むように設けられたソース領域及びドレイン領域と、を有し、第２トランジスタは、第１ゲート電極に重なるように配置され、第１ゲート電極に電気的に接続した第２半導体層と、第２半導体層の側面に接する第２ゲート絶縁層と、第２ゲート絶縁層に接して、第２半導体層の側面の少なくとも一部を覆うように形成された第２ゲート電極と、を有し、キャパシタは、第１ゲート電極の側面に接する容量層と、容量層に接して、第１ゲート電極の側面の少なくとも一部を覆うように形成された第１容量電極とを有する半導体記憶装置である。
第１ゲート電極は、第２トランジスタのソース電極またはドレイン電極として機能し、第２半導体層は、その第１ゲート電極と重なるように形成されている。そのため、第２トランジスタのソース電極とドレイン電極は、トランジスタを形成する基板に概略垂直に、第２半導体層を挟持して配置される。よって、第２トランジスタは、例えばプレーナ型のトランジスタに比べ、占有面積を小さくすることができる。
また、第１トランジスタの第１ゲート電極を、キャパシタの一方の容量電極として使用するため、キャパシタの占有面積を小さくすることができる。
当該半導体記憶装置は、第２トランジスタをオンすると、キャパシタの一方の電極、すなわち第１トランジスタの第１ゲート電極と他方の第１容量電極との間に、電位差が生じる。その電位差にしたがって、キャパシタに電荷が保持される。その後、第１トランジスタをオフ状態とすることにより、書込まれたデータを保持することができる。
さらに、第２半導体層が、シリコンよりもバンドギャップの広い半導体材料で構成されている半導体記憶装置であることが好ましい。
第２半導体層にシリコンよりもバンドギャップの広い材料からなる半導体を適用することにより、第２トランジスタのオフ電流を低減することができる。そのため、電力が供給されない状況でも第２トランジスタがシリコンを備える構成よりも、長期間、記憶内容の保持が可能な半導体記憶装置を提供することができる。
また、当該半導体記憶装置は、フローティングゲート（ＦＧ）型の不揮発性メモリのように、データの書き込み−消去時に、キャリアがゲート絶縁層にダメージを与えないため、書き込み−消去を繰り返しても劣化しない。すなわち、当該半導体記憶装置は、ＦＧ型不揮発性メモリより、データ保持の信頼性を高めることができる。よって、書き込み可能な回数が多い（例えば、１００万回以上）半導体記憶装置を提供できる。
さらに、第２半導体層が、酸化物半導体で構成されている半導体記憶装置であることが好ましい。
第２半導体層に酸化物半導体を適用することにより、第２トランジスタのオフ電流が低減されるので、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供することができる。また、酸化物半導体膜は、シリコンウェハーを用いた半導体作製プロセスで一般的に用いる温度、例えば１０００℃より低い温度で形成ができるので、当該半導体記憶装置の作製を容易に行うことができる。また、第２半導体層に、成膜後に加熱処理等を施していない酸化物半導体を用いても、第２トランジスタは、例えば１００ｃｍ２／Ｖ・ｓｅｃを越える電界効果移動度を実現することも可能である。そのような電界効果移動度の高い第２トランジスタを用いると、書き込み速度の速い半導体記憶装置を得ることが出来る。
また、本発明の一態様は、第１トランジスタ、第２トランジスタ、及びキャパシタを含むメモリセルを有し、第１トランジスタは、第１半導体層と、第１半導体層の上に接する第１ゲート絶縁層と、第１ゲート絶縁層に接して、第１半導体層と重なる第１ゲート電極と、第１半導体層の第１ゲート電極と重なる領域を挟むように設けられたソース領域及びドレイン領域と、を有し、第２トランジスタは、第１ゲート電極に重なるように配置され、第１ゲート電極に電気的に接続した第２半導体層と、第２半導体層の側面に接する第２ゲート絶縁層と、第２ゲート絶縁層に接して、第２半導体層の側面の少なくとも一部を覆うように形成された第２ゲート電極と、を有し、キャパシタは、第１ゲート電極と第２半導体層とを電気的に接続する第２容量電極と、第２容量電極に接する容量層と、容量層に接し、第２容量電極の側面の少なくとも一部を覆うように形成された第１容量電極と、を有する半導体記憶装置である。
第１ゲート電極は、第２トランジスタのソース電極またはドレイン電極として機能し、第２半導体層は、その第１ゲート電極と重なるように形成されている。そのため、第２トランジスタのソース電極とドレイン電極は、トランジスタを形成する基板に垂直に、第２半導体層を挟持して配置される。よって、第２トランジスタは、例えばプレーナ型のトランジスタに比べ、占有面積を小さくすることができる。
また、キャパシタは、第２容量電極と第１容量電極を容量電極として用いている。またキャパシタは、第１トランジスタおよび第２トランジスタと、重なっている。そのため、第１トランジスタとキャパシタと第２トランジスタが、重ならないように形成した場合に比べ、キャパシタの占有面積を小さくすることができる。
また、第２容量電極を設けることにより、第１ゲート電極と第２半導体層の電気的接続を容易にすることができる。
当該半導体記憶装置は、第２トランジスタをオンすると、キャパシタの一方の電極、すなわち第２容量電極と第１容量電極との間に、電位差が生じる。その電位差にしたがって、キャパシタに電荷が保持される。その後、第１トランジスタをオフ状態とすることにより、書込まれたデータを保持することができる。
さらに、第２半導体層が、シリコンよりもバンドギャップの広い半導体材料で構成されている半導体記憶装置であることが好ましい。
第２半導体層にシリコンよりもバンドギャップの広い材料からなる半導体を適用することにより、第２トランジスタのオフ電流を低減することができる。そのため、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供することができる。
また、当該半導体記憶装置は、フローティングゲート（ＦＧ）型の不揮発性メモリのように、データの書き込み−消去時に、キャリアがゲート絶縁層にダメージを与えないため、書き込み−消去を繰り返しても劣化しない。すなわち、当該半導体記憶装置は、ＦＧ型不揮発性メモリより、データ保持の信頼性を高めることができる。よって、書き込み可能な回数が多い（例えば、１００万回以上）半導体記憶装置を提供できる。
さらに、第２半導体層が、酸化物半導体で構成されている半導体記憶装置であることが好ましい。
第２半導体層に酸化物半導体を適用することにより、第２トランジスタのオフ電流が低減されるので、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供することができる。また、酸化物半導体膜は、シリコンウェハーを用いた半導体作製プロセスで一般的に用いる温度、例えば１０００℃より低い温度で形成ができるので、当該半導体記憶装置の作製を容易に行うことができる。また、第２半導体層に、成膜後に加熱処理等を施していない酸化物半導体を用いても、第２トランジスタは、例えば１００ｃｍ２／Ｖ・ｓｅｃを越える電界効果移動度を実現することも可能である。そのような電界効果移動度の高い第２トランジスタを用いると、書き込み速度の速い半導体記憶装置を得ることが出来る。
本発明の一態様によれば、集積度の高い半導体記憶装置を提供することができる。また、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供することができる。また、書き込み可能な回数が多い半導体記憶装置を提供することができる。
本発明の一態様によれば、第２トランジスタの第２半導体層を、第１ゲート電極と重なるように配置していることで、メモリセルアレイの集積度を向上させることができる。また、メモリセルに設けられるキャパシタの電荷量を制御するトランジスタをシリコンよりもバンドギャップの広い半導体材料で形成することで、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供することができる。また、メモリセルに設けられるキャパシタの電荷量を制御するトランジスタにリーク電流の少ないトランジスタを用いることで、不揮発性でありながら書き込み回数に制限のない半導体記憶装置を提供することができる。
本発明の一態様の半導体記憶装置の断面図、上面図、および回路図。 本発明の一態様の半導体記憶装置の断面図、上面図、および回路図。 本発明の一態様の半導体記憶装置の断面図、上面図、および回路図。 本発明の一態様の半導体記憶装置の作製工程ごとの断面図。 本発明の一態様の半導体記憶装置の作製工程ごとの断面図。 本発明の一態様の半導体記憶装置の作製工程ごとの断面図。 本発明の一態様の半導体記憶装置の作製工程ごとの断面図。 本発明の一態様の半導体記憶装置の作製工程ごとの断面図。 本発明の一態様の半導体記憶装置の作製工程ごとの断面図。 本発明の一態様の半導体記憶装置の作製工程ごとの断面図。 本発明の一態様の半導体記憶装置の作製工程ごとの断面図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の結晶構造を説明する図。 本発明の一態様の半導体記憶装置の主要部における回路図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の電子機器を説明する図。 本発明の一態様の電子機器を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体記憶装置の構成例について、図１を用いて説明する。
図１（Ｂ）は、半導体記憶装置１の上面概略図であり、図１（Ａ）は、図１（Ｂ）中の一点鎖線Ａ１−Ｂ１に沿った断面概略図である。図１（Ｃ）は、半導体記憶装置１の回路図である。
本実施の形態で例示される半導体記憶装置１は、並行する複数のビット線５００と、ビット線５００と直交する第１ワード線１０５と第２ワード線１０６を複数本有し、ビット線５００、第１ワード線１０５および第２ワード線１０６の重なる領域に、第１トランジスタ１００、第２トランジスタ２００およびキャパシタ３００ａが形成されている。メモリセル１０とは、第１トランジスタ１００、第２トランジスタ２００およびキャパシタ３００ａを含む。なお、第１ワード線１０５は、第１容量電極３１０ａと、第２ワード線１０６は、第２ゲート電極２２０と電気的に接続している。
（（第１トランジスタ））
第１トランジスタ１００について説明する。第１トランジスタ１００は、第１半導体層１０１と、第１半導体層１０１の上に接する第１ゲート絶縁層１１０と、第１ゲート絶縁層１１０に接して、第１半導体層１０１と重なる第１ゲート電極１２０と、第１半導体層１０１の第１ゲート電極１２０と重なる領域を挟むように設けられたソース領域及びドレイン領域１３０と、第１層間膜１５０を有する。第１ゲート電極１２０は、第２トランジスタ２００の第２半導体層２０１と電気的に接続している。また、第１ゲート電極１２０は、キャパシタ３００ａの一方の電極として機能する。
ソース領域またはドレイン領域１３０の一方は、導電層６００を介してビット線５００と電気的に接続されている。ソース領域またはドレイン領域１３０の他方は、配線として用いて、隣接する第１トランジスタ１００のソース領域またはドレイン領域１３０と電気的に接続する。ソース領域及びドレイン領域１３０の電気抵抗を下げるため、ソース領域及びドレイン領域１３０には不純物が高濃度でドーピングされている。また、ソース領域またはドレイン領域１３０は、隣接する素子のソース領域またはドレイン領域と、絶縁層７００で電気的に分離されている。
（第１半導体層）
第１半導体層１０１は、例えば、単結晶シリコン、ポリシリコン、マイクロクリスタルシリコン、酸化物半導体を用いることができる。第１トランジスタ１００は、後述するように情報の読み出しを行うトランジスタであるため、スイッチング速度の速いトランジスタを適用するのが好ましい。そのため、第１半導体層１０１は、単結晶シリコンを用いることが好ましい。
（第１ゲート絶縁層）
第１ゲート絶縁層１１０の材料としては、絶縁物を用いることができる。例えば、酸化シリコン、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート、ハフニウムアルミネート、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート、酸化ランタンなどを用いることができる。第１ゲート絶縁層１１０に用いる材料は、第１トランジスタ１００に用いる第１半導体層１０１の材料により最適な材料を用いればよい。また、第１ゲート絶縁層１１０の膜厚は、第１トランジスタ１００のチャネル長に対応して、適切な膜厚を設定すればよい。
（第１ゲート電極）
第１ゲート電極１２０の材料は、電気伝導性と、第１ゲート絶縁層１１０との密着性と、があればよい。低抵抗化したポリシリコン（導電性を付与するリン等の不純物を添加したポリシリコン）、または、例えば、モリブデン、チタン、タンタル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成することができる。また、第１ゲート電極１２０は、単層構造としてもよいし、積層構造としてもよい。
（ソース領域またはドレイン領域）
ソース領域またはドレイン領域１３０は、ソース電極またはドレイン電極と良好なオーミックコンタクトが得られ、膜厚方向と垂直な方向の抵抗が低いことが好ましい。また、第１半導体層１０１のチャネルが形成される領域と、抵抗を生じないで接続できれば良い。第１半導体層１０１にシリコンを用いた場合、浅いｐｎ接合を形成して、第１ゲート電極１２０とソース領域またはドレイン領域１３０がオーバーラップしないことが好ましい。
（第１層間膜）
第１層間膜１５０は、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機物を用いることができる。また、例えば、アクリル樹脂、ポリイミド樹脂等の有機樹脂を用いることができる。
（導電層）
導電層６００は、第１半導体層１０１とビット線５００と電気的に接続できればよく、例えば、金属を埋め込みＣＭＰ法等を用いて平坦化して形成することができる。
（絶縁層）
絶縁層７００は、酸化シリコン、窒化シリコン等で形成すればよい。例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはシャロートレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いて、単結晶半導体基板に酸化膜により分離された、複数の素子形成領域を形成すればよい。
（（キャパシタ））
次に、キャパシタ３００ａについて説明する。キャパシタ３００ａは、第１容量電極３１０ａと、第１ゲート電極１２０に接する容量層４１０とを有し、前記第１ゲート電極が、キャパシタの一方の電極として機能している。第１トランジスタ１００の第１ゲート電極１２０を、キャパシタ３００ａの一方の容量電極として使用するため、キャパシタ３００ａの占有面積を小さくすることができる。その結果、半導体記憶装置の占有面積を小さくすることができる。
（第１容量電極）
第１容量電極３１０ａとしては、例えば、低抵抗化したポリシリコン、または、モリブデン、チタン、タンタル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成することができる。なお、第１容量電極３１０ａは第１ワード線１０５に電気的に接続している。
（容量層）
容量層４１０としては、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シリコン、窒化シリコン等の無機物を用いることができる。また、第１ゲート電極１２０に低抵抗化したポリシリコンを用いた場合、その表面に熱酸化等で酸化膜を形成して、容量層４１０として用いることもできる。
キャパシタ３００ａは、第１トランジスタ１００の第１ゲート電極１２０を、キャパシタの一方の電極として使用している。そのため、キャパシタ３００ａの占有面積を小さくすることができる。
（（第２トランジスタ））
次に、第２トランジスタ２００について説明する。第２トランジスタ２００は、第１ゲート電極１２０に重なるように配置され、第１ゲート電極１２０に電気的に接続した第２半導体層２０１と、第２半導体層２０１の側面に接する第２ゲート絶縁層２１０と、第２ゲート絶縁層２１０に接して、第２半導体層２０１の側面の少なくとも一部を覆うように形成された第２ゲート電極２２０と、を有する。また、ビット線５００は、第２半導体層２０１と電気的に接続している。
（第２半導体層）
第２半導体層２０１の形状について説明する。第２半導体層２０１側面は、第２ゲート絶縁層２１０を介して第２ゲート電極２２０に覆われている。したがって、第２トランジスタ２００は、第２半導体層２０１の側面を覆う第２ゲート電極２２０がゲートとして機能し、第２半導体層２０１の底面に接する第１ゲート電極１２０がソース電極、また上面に接するビット線５００がドレイン電極として機能する、縦型のトランジスタである。そのため、第２トランジスタ２００の占有面積を小さくすることができる。
また、第２トランジスタ２００はオフ電流が極めて小さいトランジスタである。そのため、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置とすることができる。また、キャパシタ３００ａに長期間に渡ってデータを保持することが可能となる。したがって半導体記憶装置において、定期的なデータの再書込み動作（以下、リフレッシュ動作とも呼ぶ。）が不要、若しくはリフレッシュ動作を行う頻度を極めて低くすることが可能となり、実質的に不揮発性の半導体記憶装置として機能させることが可能となる。
また、第２トランジスタ２００はオフ電流が極めて小さいトランジスタであるため、電荷を保持するキャパシタ３００ａのサイズを縮小することができる。また、キャパシタ３００ａのサイズの縮小に伴い、書込み、読み出しに要する時間を短縮でき、高速動作が可能な半導体記憶装置とすることができる。
第２トランジスタ２００のチャネル長は、第２ゲート絶縁層２１０の厚さにもよるが、例えば第２半導体層２０１の対角の長さまたは直径に対して１０倍以上、好ましくは２０倍以上とすると、短チャネル効果を抑制できるため好ましい。
また、図１（Ｂ）において、第２半導体層２０１を円柱形状として明示したが、角柱形状としてもよい。例えば第２半導体層２０１が角柱形状であれば、その側面近傍に形成されるチャネルの実効的な幅を大きくとれるため、第２トランジスタ２００のオン電流を高くすることができる。また、円柱形状とするとその側面に突出した部分がなく、その側面にゲート電界が均一に印加されるため、信頼性の高い第２トランジスタ２００とすることができる。例えば、さらにオン電流を高くしたい場合には、第２半導体層２０１の底面の形状を例えば星型多角形のように、少なくともひとつの内角が１８０°を超える多角形（凹多角形）としてもよい。
第２半導体層２０１として、シリコンより広いバンドギャップを有する半導体を用いることが好ましい。具体的には、非常に高いオフ抵抗を得るためには、シリコン（バンドギャップ１．１電子ボルト）では不十分で、バンドギャップが２．５電子ボルト以上４電子ボルト以下、好ましくは３電子ボルト以上３．８電子ボルト以下のワイドバンドギャップ半導体を使用することが必要となる。例えば、酸化インジウム、酸化亜鉛等の酸化物半導体、窒化ガリウム等の窒化物半導体、硫化亜鉛等の硫化物半導体等を用いればよい。このような半導体をチャネルが形成される領域に用いると、そのトランジスタのオフ電流を極めて小さくすることができる。
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、Ｚｎ−Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｇａ系酸化物半導体や、酸化インジウム、酸化錫、酸化亜鉛などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その化学量論的組成は特に問わない。
酸化物半導体膜は、例えば、非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体をＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼び、詳細は、実施の形態６を参酌することができる。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
（第２ゲート絶縁層）
第２ゲート絶縁層２１０の材料としては、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート、ハフニウムアルミネート、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート、酸化ランタンなどを用いることができる。化学量論比を満たす酸素よりも多くの酸素を含む酸化シリコンが好ましい。
第２ゲート絶縁層２１０は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。第２ゲート絶縁層２１０として、酸化シリコン膜または酸窒化シリコン膜をＣＶＤ法で形成する際、グロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行うことが好ましい。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行うこともできる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。１ＧＨｚ以上のマイクロ波を用いて形成した酸化シリコン膜または酸窒化シリコン膜は、膜中および第２半導体層２０１との界面の固定電荷が、通常のプラズマＣＶＤ法で成膜した酸化シリコン膜または酸窒化シリコン膜より少ない。そのため、第２トランジスタ２００において、閾値電圧等の電気特性の信頼性を高くすることができる。
また、第２ゲート絶縁層２１０の膜厚は、第２トランジスタ２００のチャネル長に対応して、適切な膜厚を設定すればよい。
（第２ゲート電極）
第２ゲート電極２２０の材料は、電気伝導性と、第２ゲート絶縁層２１０との密着性と、があればよい。低抵抗化したポリシリコン、または、例えば、モリブデン、チタン、タンタル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成することができる。また、第２ゲート電極２２０は、単層構造としてもよいし、積層構造としてもよい。なお、第２ゲート電極２２０は、第２ワード線１０６に電気的に接続している。
（第２層間膜）
第２層間膜２５０は、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機物を用いることができる。また、例えば、アクリル樹脂、ポリイミド樹脂等の有機樹脂を用いることができる。
（絶縁膜）
絶縁膜２５１は、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機物を用いることができる。ビット線５００と、第２ゲート電極２２０を電気的に絶縁できれば良い。
図１において、第２ゲート電極２２０は第２ゲート絶縁層２１０を介して第２半導体層２０１の側面を覆う構成としたが、少なくとも側面の一部を覆って形成されていればよい。例えば、第２半導体層２０１の第２ゲート電極２２０に沿った片側の側面にのみ、第２ゲート電極２２０を設ける構成とすれば、ビット線５００方向の集積度を高くすることができる。一方で図１のように第２半導体層２０１の側面を覆う構成とすれば、第２トランジスタ２００の実効的なチャネル幅を大きくとれるためオン電流を高くすることが出来る。
（ビット線）
ビット線５００として、電気抵抗の低い材料を用いることが好ましい。例えば、アルミニウム、チタン、タングステン、銅の単層膜、または、チタンとアルミニウムの積層膜等を用いることが好ましい。
次に、当該半導体記憶装置のデータの書き込み、読み出しについて説明する。
＜データの書き込み＞
データを書込む際には、第２トランジスタ２００をオン状態とする。オン状態にすると、キャパシタ３００ａの一方の電極、すなわち第１トランジスタ１００の第１ゲート電極１２０と他方の電極である容量層４１０との間に、電位差が生じる。その電位差にしたがって、キャパシタ３００ａに電荷が保持される。その後、第１トランジスタ１００をオフ状態とすることにより、書込まれたデータを保持することができる。
＜データの読み出し＞
第１トランジスタ１００がオン状態か、オフ状態かを判断することにより、データの読み出しを行う。キャパシタ３００ａにハイレベル電位が保持されていると、第１トランジスタ１００はオン状態となるため、ビット線５００には第１トランジスタ１００を介してソース線に与えられるハイレベル電位が出力される。そのビット線５００の電位の変化を、当該ビット線５００に接続されたセンスアンプなどの読み出し回路で検知することにより、読み出しを行うことができる。
以上のように本実施の形態で例示した半導体記憶装置１は、第１トランジスタ１００の第１ゲート電極１２０を、キャパシタ３００ａの一方の電極として使用している。そのため、キャパシタ３００ａの占有面積を小さくすることができる。また、基板の表面積に対して極めて占有面積が小さい第２トランジスタ２００を、第１トランジスタ１００の上に配置している。このことにより、半導体記憶装置の占有面積を小さくすることができる。
また、第２半導体層に酸化物半導体を用いた第２トランジスタ２００は、オフ電流の極めて小さいトランジスタである。そのため、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置とすることが可能となる。また、当該半導体記憶装置は、フローティングゲート（ＦＧ）型の不揮発性メモリのように、データの書き込み−消去時に、キャリアがゲート絶縁層にダメージを与えないため、書き込み−消去を繰り返しても劣化しない。すなわち、当該半導体記憶装置は、ＦＧ型不揮発性メモリより、データ保持の信頼性を高めることができる。よって、書き込み可能な回数が多い（例えば、１００万回以上）半導体記憶装置とすることが可能となる。
（実施の形態２）
本実施の形態では、本発明の一態様である半導体記憶装置の構成例について、図２を用いて説明する。
図２（Ｂ）は、半導体記憶装置２の上面概略図であり、図２（Ａ）は、図２（Ｂ）中の一点鎖線Ａ２−Ｂ２に沿った断面概略図である。図２（Ｃ）は、半導体記憶装置２の回路図である。
本実施の形態で例示される半導体記憶装置２は、並行する複数のビット線５００と、ビット線５００と直交する第１ワード線１０５と第２ワード線１０６を複数本有し、ビット線５００、第１ワード線１０５および第２ワード線１０６の重なる領域に、第１トランジスタ１００、第２トランジスタ２００およびキャパシタ３００ｂが形成されている。メモリセル２０とは、第１トランジスタ１００、第２トランジスタ２００およびキャパシタ３００ｂを含む。なお、第１ワード線１０５は、第１容量電極３１０ｂと、第２ワード線１０６は、第２ゲート電極２２０と電気的に接続している。
（（第１トランジスタ））
第１トランジスタ１００について説明する。第１トランジスタ１００は、第１半導体層１０１と、第１半導体層１０１の上に接する第１ゲート絶縁層１１０と、第１ゲート絶縁層１１０に接して、第１半導体層１０１と重なる第１ゲート電極１２０と、第１ゲート電極１２０に接するサイドウォール層１４０と、第１半導体層１０１の第１ゲート電極１２０と重なる領域を挟むように設けられたソース領域及びドレイン領域１３０と、第１層間膜１５０を有する。第１ゲート電極１２０は、第２トランジスタ２００の第２半導体層２０１と電気的に接続している。また、第１ゲート電極１２０は、キャパシタ３００ｂの一方の電極として機能する。
第１ゲート電極１２０は、後述するキャパシタ３００ｂの第２容量電極３２０と電気的に接続している。
ソース領域またはドレイン領域１３０の一方は、導電層６００ａと第１容量電極３１０ｂと同時に形成される緩衝層３１０ｄと導電層６００ｂを介して、ビット線５００と電気的に接続されている。また、ソース領域またはドレイン領域１３０は、隣接する素子のソース領域またはドレイン領域と、絶縁層７００によって電気的に分離されている。
第１半導体層１０１、第１ゲート絶縁層１１０、第１ゲート電極１２０、ソース領域またはドレイン領域１３０、第１層間膜１５０、絶縁層７００の詳細は、それぞれ実施の形態１を参酌できる。また、導電層６００ａ、６００ｂの詳細は、実施の形態１の導電層６００の記載を参酌できる。
（サイドウォール層）
サイドウォール層１４０は、酸化シリコン、窒化シリコン等で形成することができる。サイドウォール層１４０により、ソース領域またはドレイン領域１３０とチャネルが形成される領域を分離することができる。チャネルが形成される領域と、ドレイン領域（またはソース領域）との間にＬＤＤ領域を有する低濃度ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とすることが好ましい。
（（キャパシタ））
次に、キャパシタ３００ｂについて説明する。キャパシタ３００ｂは、第１ゲート電極１２０と第２半導体層２０１とを電気的に接続する第２容量電極３２０と、第２容量電極３２０に接する容量層４１０と、容量層４１０に接する第１容量電極３１０ｂと、を有し、第２容量電極３２０が、キャパシタの一方の電極として機能している。
第１容量電極３１０ｂの詳細は、実施の形態１の第１容量電極３１０ａの記載を参酌できる。また、容量層４１０の詳細は、実施の形態１を参酌できる。
（第２容量電極）
第２容量電極３２０としては、例えば、低抵抗化したポリシリコン、または、モリブデン、チタン、タンタル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成することができる。第２容量電極３２０を設けることにより、第１ゲート電極１２０と第２半導体層２０１の電気的接続を容易にすることができる。
第２容量電極３２０の幅（第１トランジスタ１００のチャネル形成方向の幅）と、第２容量電極３２０の膜厚の関係は、膜厚の比率が高いことが好ましい。第２容量電極３２０の膜厚を大きくすると、第２容量電極３２０をキャパシタの一方の電極として使用できるので、キャパシタの占有面積を小さくすることができるからである。
キャパシタ３００ｂは、第２容量電極３２０と第１容量電極３１０ｂを容量電極として用いている。そのため、キャパシタ３００ｂの占有面積を小さくすることができる。
（（第２トランジスタ））
次に、第２トランジスタ２００について説明する。第２トランジスタ２００は、第２半導体層２０１、第２ゲート絶縁層２１０、第２ゲート電極２２０を有する。第２トランジスタ２００は、第１ゲート電極１２０に重なるように配置されている。また、第２半導体層２０１は、第１ゲート電極１２０に電気的に接続している。また、第２ゲート絶縁層２１０は、第２半導体層２０１の側面に接している。また、第２ゲート電極２２０は、第２ゲート絶縁層２１０に接して、第２半導体層２０１の側面の少なくとも一部を覆うように形成されている。また、ビット線５００は、第２半導体層２０１と電気的に接続している。
第２トランジスタの詳細は、実施の形態１を参酌できる。また、第２半導体層２０１、第２ゲート絶縁層２１０、第２ゲート電極２２０、第２層間膜２５０、絶縁膜２５１、及びビット線５００の詳細も、それぞれ実施の形態１を参酌できる。さらに、半導体記憶装置のデータの書き込み、読み出しについても実施の形態１を参酌できる。
以上のように本実施の形態で例示した半導体記憶装置２では、第２容量電極３２０は、第２トランジスタ２００のソース電極またはドレイン電極として機能する。そのため、第２トランジスタ２００において、ソース電極とドレイン電極は、トランジスタを形成する基板に垂直に配置される。よって、第２トランジスタ２００は、例えばプレーナ型のトランジスタに比べ、占有面積を小さくすることができる。したがって、集積度の高い半導体記憶装置を提供することができる。
また、基板の表面積に対して極めて占有面積が小さい第２トランジスタ２００を、第１トランジスタ１００の上に配置している。このことにより、半導体記憶装置の占有面積を小さくすることができる。
また、第２容量電極３２０を設けることにより、第１ゲート電極１２０と第２半導体層２０１の電気的接続を容易にすることができる。
また、第２半導体層２０１に酸化物半導体を用いた第２トランジスタ２００は、オフ電流の極めて小さいトランジスタである。そのため、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置とすることが可能となる。また、当該半導体記憶装置は、ＦＧ型の不揮発性メモリのように、データの書き込み−消去時に、キャリアがゲート絶縁層にダメージを与えないため、書き込み−消去を繰り返しても劣化しない。すなわち、当該半導体記憶装置は、ＦＧ型不揮発性メモリより、データ保持の信頼性を高めることができる。よって、書き込み可能な回数が多い（例えば、１００万回以上）半導体記憶装置とすることが可能となる。
（実施の形態３）
本実施の形態では、本発明の一態様である半導体記憶装置の構成例について、図３を用いて説明する。
図３（Ｂ）は、半導体記憶装置３の上面概略図であり、図３（Ａ）は、図３（Ｂ）中の一点鎖線Ａ３−Ｂ３に沿った断面概略図である。図３（Ｃ）は、半導体記憶装置３の回路図である。
本実施の形態で例示される半導体記憶装置３は、並行する複数のビット線５００と、ビット線５００と直交する第１ワード線１０５と第２ワード線１０６を複数本有し、ビット線５００、第１ワード線１０５および第２ワード線１０６の重なる領域に、第１トランジスタ１００、第２トランジスタ２００およびキャパシタ３００ｃが形成されている。メモリセル３０とは、第１トランジスタ１００、第２トランジスタ２００およびキャパシタ３００ｃを含む。なお、第１ワード線１０５は、第１容量電極３１０ｃと、第２ワード線１０６は、第２ゲート電極２２０と電気的に接続している。
（（第１トランジスタ））
第１トランジスタ１００について説明する。第１トランジスタ１００は、第１半導体層１０１と、第１半導体層１０１の上に接する第１ゲート絶縁層１１０と、第１ゲート絶縁層１１０に接して、第１半導体層１０１と重なる第１ゲート電極１２０と、第１ゲート電極１２０に接するサイドウォール層１４０と、第１半導体層１０１の第１ゲート電極１２０と重なる領域を挟むように設けられたソース領域及びドレイン領域１３０と、第１層間膜１５０を有する。第１ゲート電極１２０は、第２トランジスタ２００の第２半導体層２０１と電気的に接続している。また、第１ゲート電極１２０は、キャパシタ３００ｃの一方の電極として機能する。
第１ゲート電極１２０は、後述するキャパシタ３００ｃの第２容量電極３２０と電気的に接続している。
ソース領域またはドレイン領域１３０の一方は、導電層６００ａと導電層６００ｂを介してビット線５００と電気的に接続されている。また、ソース領域またはドレイン領域１３０は、隣接する素子のソース領域またはドレイン領域と、絶縁層７００で電気的に分離されている。
第１半導体層１０１、第１ゲート絶縁層１１０、第１ゲート電極１２０、ソース領域またはドレイン領域１３０、サイドウォール層１４０、第１層間膜１５０、絶縁層７００の詳細は、それぞれ実施の形態１を参酌できる。また、導電層６００ａ、６００ｂの詳細は、実施の形態１の導電層６００の記載を参酌できる。
（（キャパシタ））
次に、キャパシタ３００ｃについて説明する。キャパシタ３００ｃは、第１ゲート電極１２０と第２半導体層２０１とを電気的に接続する第２容量電極３２０と、第２容量電極３２０に接する容量層４１０と、容量層４１０に接する第１容量電極３１０ｃと、を有し、第２容量電極３２０が、キャパシタの一方の電極として機能している。
第１容量電極３１０ｃの詳細は、実施の形態１の第１容量電極３１０ａの記載を参酌できる。また、容量層４１０の詳細は、実施の形態１を参酌できる。
第２容量電極３２０の詳細は、実施の形態２を参酌できる。また、第２容量電極３２０の幅（第１トランジスタ１００のチャネル形成方向の幅）は、キャパシタの容量によって決定すればよいが、第１トランジスタ１００のサイドウォール層１４０の端まで広げることができる。第２容量電極３２０の幅（第１トランジスタ１００のチャネル形成方向の幅）を広げることにより、第２容量電極３２０と第２半導体層２０１の位置あわせの裕度を広くすることができる。
キャパシタ３００ｃは、第２容量電極３２０と第１容量電極３１０ｃを容量電極として用いている。そのため、キャパシタ３００ｃの占有面積を小さくすることができる。
（（第２トランジスタ））
次に、第２トランジスタ２００について説明する。第２トランジスタ２００は、第２半導体層２０１、第２ゲート絶縁層２１０、第２ゲート電極２２０を有する。第２トランジスタ２００は、第１ゲート電極１２０に重なるように配置されている。また、第２半導体層２０１は、第１ゲート電極１２０に電気的に接続している。また、第２ゲート絶縁層２１０は、第２半導体層２０１の側面に接している。また、第２ゲート電極２２０は、第２ゲート絶縁層２１０に接して、第２半導体層２０１の側面の少なくとも一部を覆うように形成されている。また、ビット線５００は、第２半導体層２０１と電気的に接続している。
第２トランジスタの詳細は、実施の形態１を参酌できる。また、第２半導体層２０１、第２ゲート絶縁層２１０、第２ゲート電極２２０、第２層間膜２５０、絶縁膜２５１、及びビット線５００の詳細も、それぞれ実施の形態１を参酌できる。さらに、半導体記憶装置のデータの書き込み、読み出しについても実施の形態１を参酌できる。
以上のように本実施の形態で例示した半導体記憶装置３は、第２容量電極３２０は、第２トランジスタ２００のソース電極またはドレイン電極として機能する。そのため、第２トランジスタ２００において、ソース電極とドレイン電極は、トランジスタを形成する基板に垂直に配置される。よって、第２トランジスタ２００は、例えばプレーナ型のトランジスタに比べ、占有面積を小さくすることができる。したがって、集積度の高い半導体記憶装置を提供することができる。
また、基板の表面積に対して極めて占有面積が小さい第２トランジスタ２００を、第１トランジスタ１００の上に配置している。このことにより、半導体記憶装置の占有面積を小さくすることができる。
また、第２容量電極３２０を設けることにより、第１ゲート電極１２０と第２半導体層２０１の電気的接続を容易にすることができる。
また、第２半導体層２０１に酸化物半導体を用いた第２トランジスタ２００は、オフ電流の極めて小さいトランジスタである。そのため、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置とすることが可能となる。また、当該半導体記憶装置は、ＦＧ型の不揮発性メモリのように、データの書き込み−消去時に、キャリアがゲート絶縁層にダメージを与えないため、書き込み−消去を繰り返しても劣化しない。すなわち、当該半導体記憶装置は、ＦＧ型不揮発性メモリより、データ保持の信頼性を高めることができる。よって、書き込み可能な回数が多い（例えば、１００万回以上）半導体記憶装置とすることが可能となる。
（実施の形態４）
本実施の形態では、本発明の一態様である半導体記憶装置の作製方法について説明する。
以下に、図１に示す半導体記憶装置１の作製工程を図４乃至図７を用いて説明する。各工程の断面図は、半導体記憶装置１の上面図における、一点鎖線Ａ１−Ｂ１の断面に相当する場所について、各工程を実施した後の状態を示したものである。各作製工程を実施した後の状態を示す上面図は省略する。なお、本実施の形態では、基板に単結晶シリコンを用いた場合について説明する。なお、以下に示す構成要件に用いることができる材料は、実施の形態１〜３を参酌することができる。
図４に、絶縁層７００の形成工程から、容量層４１０の形成工程まで実施した、半導体記憶装置１の断面を示す。
絶縁層７００は、単結晶半導体基板に電気的に分離された領域を形成する。電気的に第１トランジスタ１００を分離できればよい（図４（Ａ））。
次に、第１ゲート絶縁層１１０を形成する。たとえば熱酸化膜で形成すればよい（図４（Ｂ））。
次に、第１ゲート電極１２０を形成する。第１ゲート電極１２０は、低抵抗化したポリシリコン、またはタングステン等の金属を用いて、形成すればよい（図４（Ｂ））。
次に、フォトリソグラフィー法により、所望のゲート長に、第１ゲート電極１２０を加工する（図４（Ｃ））。
次に、ソース及びドレインを形成する領域に、不純物をドーピングして、ソース領域及びドレイン領域１３０を形成する。ソースまたはドレインを形成する領域のシリコンに、所望の導電型のトランジスタを形成できる不純物を注入すればよい。注入法は、例えばイオン打ち込み法等で行えばよい（図４（Ｄ））。
次に、容量層４１０を形成する。容量層４１０がキャパシタの絶縁層として機能する（図４（Ｅ））。
図５に、第１層間膜１５０の形成工程から、第２ゲート絶縁層２１０の形成工程まで実施した、半導体記憶装置１の断面を示す。
次に、第１層間膜１５０を形成する。第１層間膜１５０の材料としては、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シリコン、窒化シリコン等をＣＶＤ法で形成すればよい。または酸化アルミニウム等をスパッタリング法で形成すればよい。
次に、フォトリソグラフィー工程と、エッチング工程を用いて、第１容量電極３１０ａを形成する領域の加工を行う。微細なパターンを形成するため、エッチング工程は、ドライエッチング法を用いるのが好ましい（図５（Ａ））。
第１容量電極３１０ａとしては、電気抵抗の低い半導体、金属を用いることができる。例えば、低抵抗化したポリシリコンをＣＶＤ法で形成すればよい。または、モリブデン、チタン、タンタル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を、スパッタリング法を用いて形成することもできる。
次に、第１ゲート電極１２０の表面が露出するまで、第１容量電極３１０ａを研磨する。研磨は、例えばＣＭＰ法を用いて行えばよい。この研磨により、第１ゲート電極１２０の表面が露出するので、次の工程で形成する第２半導体層２０１と第１ゲート電極１２０を電気的に接続することが可能となる（図５（Ｂ））。
次に、露出した第１ゲート電極１２０の表面に、第２半導体層２０１を形成する。第２半導体層２０１に酸化物半導体を用いることが好ましい。酸化物半導体膜は例えば、スパッタリング法で形成することができる（図５（Ｃ））。
本実施の形態では、第２半導体層２０１と第１ゲート電極１２０は、重なるように形成されているが、第２半導体層２０１は第１ゲート電極１２０と電気的接続をしていればよく、第２半導体層２０１の幅は第１ゲート電極１２０と同一である必要はない。
次に、第２半導体層２０１を覆うように、第２ゲート絶縁層２１０を形成する（図５（Ｄ））。
図６に、第２ゲート電極２２０を形成する領域の形成工程から、第２ゲート電極２２０の形成工程まで実施した、半導体記憶装置１の断面を示す。
次に、第２層間膜２５０を成膜し、第２ゲート電極２２０を形成する領域をフォトリソグラフィー工程と、エッチング工程により形成する。エッチング工程は、微細なパターンを形成するため、ドライエッチング法を用いるのが好ましい（図６（Ａ））。
上記で形成したパターンに埋め込まれるように、導電層６０１を成膜する（図６（Ｂ））。導電層６０１の材料は、電気伝導性と第２ゲート絶縁層２１０と密着性があればよい。低抵抗化したポリシリコン、または、例えば、モリブデン、チタン、タンタル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成することができる。また、導電層６０１は、単層構造としてもよいし、積層構造としてもよい。
次に、少なくとも第２ゲート絶縁層２１０の表面が露出するまで、導電層６０１を研磨することで第２ゲート電極２２０を形成する（図６（Ｃ））。研磨は、例えばＣＭＰ法を用いればよい。この研磨により、第２半導体層２０１の表面が露出するまで研磨を行うと、第２半導体層２０１にダメージが入り、第２トランジスタの電気特性を劣化させる原因となる。そのため、第２ゲート絶縁層２１０が残るように導電層６０１を研磨することが好ましい。
図７に、第２半導体層２０１を露出させる工程から、ビット線５００の形成工程まで実施した、半導体記憶装置１の断面を示す。
第２ゲート絶縁層２１０をドライエッチング法により取り除き、第２半導体層２０１を露出させる（図７（Ａ））。
次に、絶縁膜２５１を形成する。次に、第１トランジスタ１００のソース領域またはドレイン領域１３０と、ビット線５００を電気的に接続するための導通孔を形成して、その孔を導電層６００で充填する。例えば、アルミニウム、タングステン、銅、ポリシリコン等を用いて、その孔を充填すればよい。
次に、ビット線５００を形成する（図７（Ｂ））。
以上の工程により、半導体記憶装置１を作製することができる。
当該半導体記憶装置は、第１ゲート電極は、第２トランジスタのソース電極またはドレイン電極として機能し、第２半導体層は、その第１ゲート電極と重なるように形成されている。そのため、第２トランジスタのソース電極とドレイン電極は、トランジスタを形成する基板に垂直に、第２半導体層を挟持して配置される。よって、第２トランジスタは、例えばプレーナ型のトランジスタに比べ、占有面積を小さくすることができる。したがって、集積度の高い半導体記憶装置を提供することができる。
また、第１トランジスタの第１ゲート電極を、キャパシタの一方の容量電極として使用するため、キャパシタの占有面積を小さくすることができる。その結果、集積度の高い半導体記憶装置を提供することができる。
（実施の形態５）
本実施の形態では、本発明の一態様である半導体記憶装置の作製方法について説明する。
以下に、図２に示す半導体記憶装置２の作製工程を図８から図１１を用いて説明する。各工程の断面図は、半導体記憶装置２の上面図における、一点鎖線Ａ２−Ｂ２の断面に相当する場所について、各工程を実施した後の状態を示したものである。各作製工程を実施した後の状態を示す上面図は省略する。なお、本実施の形態では、基板に単結晶シリコンを用いた場合について説明する。なお、以下に示す構成要件に用いることができる材料は、実施の形態１〜４を参酌することができる。
図８に、第１ゲート電極１２０の形成工程から、ソース領域およびドレイン領域に不純物ドーピングを行い、導電層６００ｂの形成工程を実施した、工程中の半導体記憶装置２の断面を示す。
第１ゲート電極１２０の形成工程（図８（Ａ））までは、実施の形態４を参酌することができる。
第１ゲート電極１２０を形成後、サイドウォール層１４０を形成する領域に、チャネル領域より電気抵抗が低く、ソース領域およびドレイン領域より電気抵抗が高くなるように、不純物をドーピングする。ドーピングする不純物種は、第１トランジスタ１００の所望の導通型により選択すればよい（図８（Ｂ））。
次に、サイドウォール層１４０を形成する。サイドウォール層１４０を形成する方法は、例えば、酸化シリコン膜、窒化シリコン膜を、第１ゲート電極１２０を覆うように形成して、その表面を異方性エッチング、いわゆるエッチバックを行って形成すればよい（図８（Ｃ））。
次に、ソースまたはドレインを形成する領域に、不純物をドーピングして、ソース領域またはドレイン領域１３０を形成する。ソースまたはドレインを形成する領域のシリコンに、所望の導電型のトランジスタを形成できる不純物を注入すればよい。注入法は、例えばイオン打ち込み法等で行えばよい（図８（Ｄ））。
次に、第１層間膜１５０を形成する（図８（Ｅ））。
次に、第１トランジスタ１００のソース領域またはドレイン領域１３０と、後の工程で形成するビット線５００とを電気的に接続するための導通孔を形成して、その孔を導電層６００ｂで充填する。例えば、アルミニウム、タングステン、銅、ポリシリコン等を用いて、その孔を充填すればよい（図８（Ｅ））。
図９に、第２容量電極３２０の形成工程から、絶縁層１５２の形成工程を示す。
第２容量電極３２０を、第１ゲート電極１２０と電気的に接続するように形成する。また、導電層３２１を導電層６００ｂと電気的に接続するように形成する。導電層３２１は、第２容量電極３２０と同じ材料で形成することが好ましい。
次に、容量層４１０を、第２容量電極３２０と接するように形成する（図９（Ａ））。
次に、第１容量電極３１０ｂを容量層４１０に接するように形成する。キャパシタ３００ｂで必要とする容量に基づいて、第１容量電極３１０ｂの幅と膜厚を決定すればよい（図９（Ｂ））。
次に、絶縁層１５１と絶縁層１５２を形成する。絶縁層１５１と絶縁層１５２は、絶縁物であれば良い。例えば、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウムなどを用いることができる。この工程の段階において、絶縁層１５１又は絶縁層１５２の表面を平坦化することが好ましい（図９（Ｃ））。
図１０に、第２層間膜２５０の形成から、第２ゲート絶縁層２１０の形成工程を実施した後の断面図を示す。
まず、第２層間膜２５０を形成し、第２ゲート電極２２０を形成する領域の開口を形成する（図１０（Ａ））。開口の形成はドライエッチングで行うことが好ましい。
次に、第２ゲート電極２２０を形成する（図１０（Ｂ））。
次に、第２半導体層２０１を形成する領域に開口を形成する。これにより第２容量電極３２０の表面が露出する。開口の側壁は、第２トランジスタ２００のゲート絶縁層になる。そのため、開口を形成したのち、第２ゲート絶縁層２１０をその開口の側面に形成することが好ましい（図１０（Ｃ））。第２ゲート絶縁層２１０は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。
図１１に、第２半導体層２０１の形成から、ビット線５００の形成工程を実施した後の断面図を示す。
第２半導体層２０１は、第２容量電極３２０と電気的に接続するように形成する。とくに、第２半導体層２０１に酸化物半導体を用いることが好ましい。酸化物半導体膜は例えば、スパッタリング法で形成することができる（図１１（Ａ））。
次に、絶縁膜２５１を形成したのち、第２半導体層２０１と重なる領域をエッチングで取り除く。このとき、絶縁膜２５１、第２層間膜２５０、絶縁層１５１及び絶縁層１５２の、導電層３２１と重なる領域に開口を形成することが好ましい（図１１（Ｂ））。
次に、導電層３２１と電気的に接続するように導電層６００ａを形成する。また、ビット線５００を第２半導体層２０１と電気的に接続するように形成する。
以上の工程により、半導体記憶装置２を作製することができる。
当該半導体記憶装置は、第１ゲート電極は、第２トランジスタのソース電極またはドレイン電極として機能し、第２半導体層は、その第１ゲート電極と重なるように形成されている。そのため、第２トランジスタのソース電極とドレイン電極は、トランジスタを形成する基板に垂直に、第２半導体層を挟持して配置される。よって、第２トランジスタは、例えばプレーナ型のトランジスタに比べ、占有面積を小さくすることができる。したがって、集積度の高い半導体記憶装置を提供することができる。
また、キャパシタ３００ｂは、第２容量電極３２０と第１容量電極３１０ｂを容量電極として用いているため、キャパシタ３００ｂの占有面積を小さくすることができる。その結果、集積度の高い半導体記憶装置を提供することができる。
（実施の形態６）
本実施の形態では、実施の形態１から５に例示した酸化物半導体膜に用いることができる、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図１２乃至図１５を用いて詳細に説明する。なお、特に断りがない限り、図１２乃至図１５は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１２において丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１２（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１２（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１２（Ａ）に示す小グループは電荷が０である。
図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１２（Ｂ）に示す構造をとりうる。図１２（Ｂ）に示す小グループは電荷が０である。
図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１２（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１２（Ｃ）に示す小グループは電荷が０である。
図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１２（Ｄ）に示す小グループは電荷が＋１となる。
図１２（Ｅ）に、２個のＺｎを含む小グループを示す。図１２（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１２（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループと呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１３（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１３（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１３（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図１３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系の材料などを用いた場合も同様である。
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループのモデル図を示す。
図１４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図１４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、図１４（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１５（Ａ）に示す結晶構造を取りうる。なお、図１５（Ａ）に示す結晶構造において、図１２（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１５（Ｂ）に示す結晶構造を取りうる。なお、図１５（Ｂ）に示す結晶構造において、図１２（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体記憶装置の構成例について、図１６を参照して説明する。
図１６は、本発明の一態様の半導体記憶装置の主要部における回路図である。半導体記憶装置は、第１トランジスタ１１０１、第２トランジスタ１１０２及びキャパシタ１１０３を備える。
半導体記憶装置は、第１トランジスタ１１０１のゲートと、第２トランジスタ１１０２の第１の電極と、キャパシタ１１０３の一方の電極とがそれぞれ電気的に接続されるノード（保持ノードＲ）を備える。
また、第１トランジスタ１１０１の第１の電極と電気的に接続する配線を配線Ｓ２、第２の電極と電気的に接続する配線を配線Ｄとする。また、第２トランジスタ１１０２のゲートに接続する配線を配線Ｗ１、第２の電極と電気的に接続する配線を配線Ｓ１とする。また、キャパシタ１１０３の他方の電極と電気的に接続する配線を配線Ｗ２とする。
半導体記憶装置へデータを書き込む際、配線Ｗ１に第２トランジスタ１１０２をオン状態にさせる電位を入力し、配線Ｓ１から第２トランジスタ１１０２の第２の電極に所定の電位を入力することにより、保持ノードＲに所定の電位を書き込むことができる。その後、配線Ｗ１に第２トランジスタ１１０２をオフ状態とする電位を入力すると、保持ノードＲに当該電位が保持される。
また、保持ノードＲに保持されている電位に応じて、保持ノードＲにゲートが接続された第１トランジスタ１１０１はオン状態またはオフ状態となる。したがって、配線Ｓ２と配線Ｄの一方に読み出しのための電位を入力し、他方の電位を検知することにより、読み出しを行うことができる。
このように、本発明の一態様の半導体記憶装置へのデータの書き込みまたは消去を行う際、第２トランジスタ１１０２をオン状態とするだけの電圧を用いればよい。さらに、保持ノードＲに書き込むのに要する電圧として、第１トランジスタ１１０１のオン状態またはオフ状態を制御するだけの電圧を用いればよい。したがって、本発明の一態様の半導体記憶装置の駆動において、フラッシュメモリのように高電圧を必要としないため、極めて消費電力が低減された半導体記憶装置が実現できる。
ここで第２トランジスタ１１０２として、チャネルが形成される半導体にシリコンを用いたトランジスタに比べて、オフ状態におけるリーク電流（オフ電流）が低減されたトランジスタを用いることが好ましい。具体的には、チャネルが形成される半導体として、シリコンよりもバンドギャップの広い半導体を用いたトランジスタを用いる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。
特に、第２トランジスタ１１０２のチャネルを構成する半導体として、酸化物半導体を用いることが好ましい。
このように、第２トランジスタ１１０２にオフ電流が低減されたトランジスタを適用することにより、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を得ることが出来る。
（実施の形態８）
本実施の形態では、上記実施の形態に開示した半導体記憶装置を少なくとも一部に用いた半導体装置の一例であるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）について説明する。
図１７（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１７（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１７（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図１７（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、論理（値）を反転させる論理素子と上記実施の形態に開示した半導体記憶装置の両方を備える。
図１７（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、論理（値）を反転させる論理素子によるデータの保持を行うか、半導体記憶装置によるデータの保持を行うかを、選択する。論理（値）を反転させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。半導体記憶装置におけるデータの保持が選択されている場合、半導体記憶装置へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図１７（Ｂ）または図１７（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１７（Ｂ）及び図１７（Ｃ）の回路の説明を行う。
図１７（Ｂ）及び図１７（Ｃ）では、レジスタ１１９６は、メモリセルへの電源電位の供給を制御するスイッチング素子を備える。
図１７（Ｂ）に示すレジスタ１１９６は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、論理（値）を反転させる論理素子と上記半導体記憶装置の両方を備えている。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１７（Ｂ）では、スイッチング素子１１４１として、トランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１７（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図１７（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、レジスタ１１９６の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
また、このようなＣＰＵが適用された電子機器は、消費電力が低減されているため、例えば太陽電池や非接触給電（ワイヤレス給電ともいう）によって得られる比較的小さな電力でも十分に動作させることができる。例えば、電子機器に太陽電池モジュールまたは非接触給電モジュールと、このようなモジュールによって得られた電力を蓄電する２次電池（リチウムイオン電池など）を備える構成とする。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
（実施の形態９）
本明細書に開示する半導体記憶装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１８及び図１９に示す。
図１８（Ａ）は、携帯音楽プレーヤであり、本体３０２１には表示部３０２３、耳に装着するための固定部３０２２、スピーカ、操作ボタン３０２４、外部メモリスロット３０２５等が設けられている。上記実施の形態で例示した半導体記憶装置や半導体装置を、本体３０２１に内蔵されているメモリやＣＰＵなどに適用することにより、より省電力化された携帯音楽プレーヤとすることができる。
さらに、図１８（Ａ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
図１８（Ｂ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。上記実施の形態に示した半導体記憶装置やＣＰＵ等の半導体装置を利用すれば、省電力化されたコンピュータとすることが可能となる。
図１９（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。上記実施の形態で例示した半導体記憶装置または半導体装置を筐体８００１に組み込まれた表示部８００２を動作するための駆動回路に用いることが可能である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置を用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、上記実施の形態で例示した半導体記憶装置や、ＣＰＵなどの半導体装置を用いることが可能である。
図１９（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、上記実施の形態で例示したＣＰＵなどの半導体装置を用いた電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１９（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。上記実施の形態で例示したＣＰＵを用いることにより、省電力に優れたエアコンディショナーを実現できる。
図１９（Ａ）において、電気冷凍冷蔵庫８３００は、上記実施の形態で例示したＣＰＵなどの半導体装置を備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１９（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。上記実施の形態で例示したＣＰＵなどの半導体装置を電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図１９（Ｂ）、及び図１９（Ｃ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。上記実施の形態で例示した半導体記憶装置やＣＰＵなどの半導体装置を電気自動車９７００の処理装置９７０４に用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機若しくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１ 半導体記憶装置
２ 半導体記憶装置
３ 半導体記憶装置
１０ メモリセル
２０ メモリセル
３０ メモリセル
１００ 第１トランジスタ
１０１ 第１半導体層
１０５ 第１ワード線
１０６ 第２ワード線
１１０ 第１ゲート絶縁層
１２０ 第１ゲート電極
１３０ ソース領域またはドレイン領域
１５０ 第１層間膜
１５１ 絶縁層
１５２ 絶縁層
２００ 第２トランジスタ
２０１ 第２半導体層
２１０ 第２ゲート絶縁層
２２０ 第２ゲート電極
２５０ 第２層間膜
２５１ 絶縁膜
３００ａ キャパシタ
３００ｂ キャパシタ
３００ｃ キャパシタ
３１０ａ 第１容量電極
３１０ｂ 第１容量電極
３１０ｃ 第１容量電極
３２０ 第２容量電極
３２１ 導電層
４１０ 容量層
５００ ビット線
７００ 絶縁層
６００ 導電層
６００ａ 導電層
６００ｂ 導電層
６０１ 導電層
１１０１ 第１トランジスタ
１１０２ 第２トランジスタ
１１０３ キャパシタ
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０２１ 本体
３０２２ 固定部
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部メモリスロット
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (4)

  1. 第１トランジスタ、第２トランジスタ、及びキャパシタを含むメモリセルを有し、
    前記第１トランジスタは、第１半導体層と、前記第１半導体層の上に接する第１ゲート絶縁層と、前記第１ゲート絶縁層に接して、前記第１半導体層と重なる第１ゲート電極と、前記第１半導体層の前記第１ゲート電極と重なる領域を挟むように設けられたソース領域及びドレイン領域と、を有し、
    前記第２トランジスタは、前記第１ゲート電極に重なるように配置され、前記第１ゲート電極に電気的に接続した第２半導体層と、前記第２半導体層の側面に接する第２ゲート絶縁層と、前記第２ゲート絶縁層に接して、前記第２半導体層の側面の少なくとも一部を覆うように形成された第２ゲート電極と、を有し、
    前記キャパシタは、前記第１ゲート電極の側面に接する容量層と、前記容量層に接して、前記第１ゲート電極の側面の少なくとも一部を覆うように形成された第１容量電極と、を有する半導体記憶装置。
  2. 第１トランジスタ、第２トランジスタ、及びキャパシタを含むメモリセルを有し、
    前記第１トランジスタは、第１半導体層と、前記第１半導体層の上に接する第１ゲート絶縁層と、前記第１ゲート絶縁層に接して、前記第１半導体層と重なる第１ゲート電極と、前記第１半導体層の前記第１ゲート電極と重なる領域を挟むように設けられたソース領域及びドレイン領域と、を有し、
    前記第２トランジスタは、前記第１ゲート電極に重なるように配置され、前記第１ゲート電極に電気的に接続した第２半導体層と、前記第２半導体層の側面に接する第２ゲート絶縁層と、前記第２ゲート絶縁層に接して、前記第２半導体層の側面の少なくとも一部を覆うように形成された第２ゲート電極と、を有し、
    前記キャパシタは、前記第１ゲート電極と前記第２半導体層とを電気的に接続する第２容量電極と、前記第２容量電極に接する容量層と、前記容量層に接し、前記第２容量電極の側面の少なくとも一部を覆うように形成された第１容量電極と、を有する半導体記憶装置。
  3. 前記第２半導体層が、シリコンよりもバンドギャップの広い半導体材料で構成されている請求項１または２に記載の半導体記憶装置。
  4. 前記第２半導体層が、酸化物半導体で構成されている請求項１乃至３のいずれか一項に記載の半導体記憶装置。
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