JPH0325972A - 半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特に高集積化に好適な
＃型ＭＩＳトランジスタとそれを利用したダイナミック
ＲＡＭ用メモリセルに関する．（従来の技術〕 第２図は、この従来の半導体記憶装置を示す断面図であ
る．２１はｐ型Ｓｉ基板，２２はｐ型Ｓｉ基板２ｌ上に
形成された例えばｐ型エピタキシャル層からなるＳｉ島
、ｌ６はＳｉ島２２の上部に形成されたｎ十型不純物拡
散層、１２はＳｉ島２２の下部の側壁表面領域に形成さ
れたｎ十型不純物拡散層、３は容量絶縁膜、１３はプレ
ート電極、１４は絶縁膜、１７はワード線を兼ねるゲー
ト電極、７はゲート絶縁膜、ｌ８はｎ＋型不純物拡散層
１６に接続されたデータ線である．すなわち、本図では
、ｐ型Ｓｉ基板２１上に形成されたｐ型Ｓｉ島２２、ｎ
十型不純物拡散ｍｌ６，ゲート電極を兼ねるワード線１
７、ゲート絶縁膜７、ｎ十型不純物拡散層１２により構
成された縦型Ｍ工Ｓトランジスタと、ｎ十型不純物拡散
１１’Ａ　１　２　．容量絶縁［３、プレートな極１３
により構威された電ＭＷ積素子からなるダイナミックＲ
ＡＭ用メモリセルが示されている。

〔発明が解決しようとする課題〕

上記従来技術は、第２図に示すように、ダイナミックＲ
ＡＭに用いているＳｉ島部２２が直接Ｓｉ基板２１と電
気的に導通している。このため、α線がＳｉ島２２から
Ｓｉ基板２１へ貫通するように入射した場合，Ｓｉ基板
２ｌ内で該α線の飛跡に沿って発生した正または負の電
極が，メモリセルにおける容量部のｎ十型不純物拡散層
ｌ２に集まってここに蓄積された電荷情報が破壊される
，いわゆるソフトエラー現象が発生する危険性が高いと
いう問題があった． また、微小なセルを形成することに関しても特に配慮が
なされてはいなかった。

本発明の目的は、上記ソフトエラーが発生しない半導体
メモリを提供することにあり、さらに，微小なセルを形
成するために、マスク合せ工程の不要な半導体メモリの
製造方法を提供することにある． 〔課題を解決するための手段〕 上記目的を達成するために本発明は、半導体からなる島
と半導体基板との境界部に絶縁膜を形成し、半導体島を
半導体基板から電気的に絶縁し、半導体基板上に形成さ
れ、絶縁膜により上記半導体基板から絶縁された半導体
島に、スイッチング素子と電荷蓄積素子とが上下方向に
配置されているものである． 本発明の半導体記憶装置の製造方法は、半導体基板上に
第工の耐酸化性膜を被着した後，異方性エッチングを行
なうことにより上記第１の耐酸化性膜および上記半導体
基板をエッチングし、上部に上記第１の耐酸化性膜が載
置された半導体島を形成する第１の工程と、上記半導体
島が形成された上記半導体基板上に第２の耐酸化性膜を
被着し、異方性エッチングを行むうことにより，上記半
導体島の側壁に上記第２の耐酸化性膜を残し，上記半導
体島の側壁および上部に残された上部第１および上記第
２の耐酸化性膜をマスクとして異方性エッチングを行な
うことによって上記半導体基板をさらにエッチングする
第２の工程と、上記半導体島が形成された上記半導体基
板上に第３の耐酸化性膜を被着し，異方性エッチングを
行なうことにより、上記半導体島の側壁に上記第３の耐
酸化性膜を残す第３の工程と，上記第１〜第３の耐酸化
性膜をマスクとして上記半導体基板表面を酸化して絶縁
膜を形成し、上記絶縁膜により上記半導体島を上記半導
体基板から絶縁分離する第４の工程とを含むことを特徴
とする． また、微細化を推進するには、マスク合せの回数を減ら
す事が有効である。半導体島の側壁に、ＣＶＤ法により
導電膜を被着した後、異方性ドライエッチングで側壁部
だけに導電膜を残す自己整合技術や、半導体基板全面に
十分に厚い絶縁膜を被着した時、全面をエッチングする
ことによって半導体島の上部を露出させコンタクト領域
を開口する自己整合技術を特徴とする． 〔作用〕 メモリセルの電荷蓄積部である容量部を有する半導体島
を、半導体基板から絶縁膜により分離すると、たとえα
線が入射し，半導体基板内で該α線の飛跡に沿って電荷
が発生しても、電荷は該絶縁膜により遮断されて電荷が
半導体島に流入することはない．従って、ソフトエラー
によるメモリ誤動作は起きにくい。また、周辺回路部で
発生した雑音電荷も絶縁膜により遮断されて流入しない
ので，この雑音電荷の流入に起因するメモリ誤動作の問
題もない． また自己整合技術を用いることによってプロセス工程数
を短縮することができる． 〔実施例〕 （実施例１〉 以下、本発明の第１の実施例を第１図および第３図（ａ
）〜（ｊ）を用いて詳細に説明する．第１図は、本発明
の一実施例の構造を示す断面図である．１１はｐ型Ｓｉ
基板、１５はｐ型Ｓｉ基板１１上に形成された例えばｐ
型エピタキシャル層からなるＳｉ島、１００はＳｉ基板
１工とＳｉ島とを電気的に絶縁分離する絶縁膜、１６は
Ｓｉ島１５の上部に形成されたｎ十型不純物拡散層、１
２はＳｉ島１５の下部に形成されたｎ十型不純物拡散層
、３は容量絶縁膜、１３はプレート電極、１４は絶縁膜
、工７はワード線を兼ねるゲート電極、７はゲート絶縁
膜、１８はｎ十型不純物拡散層工６に接続されたデータ
線である。すなわち，本実施例では、ｐ型Ｓｉ基板工５
上に形成されたｐ型Ｓｉ島１５、ｎ十型不純物拡散層１
６，ワード線を兼ねるゲート屯極Ｊ７、ゲート絶縁膜７
、ｎ十型不純物拡散層１２により構成された縦型ＭＩＳ
トランジスタと、ｎ十型不純物拡散層１２、容量絶縁膜
３，プレート電＃！ＩＡｌ３により構或された電荷蓄積
素子からなるダイナミックＲＡＭ用メモリセルが示され
ている。本実施例では、メモリセル全体がＳｉ基板１ｌ
から絶縁膜１００により絶縁されているため、α線入射
によるソフトエラーに強いという特徴を有する．また、
周辺回路部からの雑音電荷に対しても耐性が大きい．な
お、ｎ十型不純物拡Ｍ＃１２は、Ｓｉ島１５の中心部に
達するまで形成されていなくてもよく、Ｓｉ島工５の側
棲表面領域に形成されていればよい． 第３図（ａ）〜（ｊ）は、第１図に示した半導体記憶装
置の製造方法の一実施例を示したものである． まず、Ｓｉ基板１１上に厚さが例えば３００ｎａ＋の第
１のＳｉｓＮａ膜３１を化学気相成長法（以下ＣＶＤ法
という）により被着した後、ホトリソグラフイー技術を
用いて、ＳｉｇＮａ膜３１に図示しないホトレジスト膜
を形成し、該レジスト膜をマスクとして異方性ドライエ
ッチングを行ない、ＳｉａＮａ膜３ｌおよびＳｉ基＃ｉ
１１をエッチングして、Ｓｉ島３２を形成する（第３図
（ａ））．ＳｉａＮａのエッチングには例えば（ＣＦ４
＋Ｏｚ）−Ｃ　Ｈ　ｚ　Ｆ　ｚｔ　Ｃ　Ｈ　Ｆ　ａ　ｐ
　Ｃ　Ｈ　ａ　Ｆｔ　（　Ｃ　Ｈａ　＋　Ｆ　ｚ）等フ
ッ素を含むプラズマ’ｌｌＩｉＭ気を用いた異方性ドラ
イエッチングを用いる。

Ｓｉのエッチングには．　Ｃ　Ｇ　１１　４１　Ｃ　ｍ
　ｘｔ等塩素を含むプラズマ雰囲気を用いる．Ｓｉのエ
ッチング深さは約ｌμｍである． 次に、上記Ｓｉ基板１１上に，厚さ約５０ｎｍの第２の
ＳｉａＮａ膜３３をＣＶＤ法により被着し，異方性ドラ
イエッチングを行なって，Ｓｉ島３２の側壁のみに第２
のＳｉｓＮ４膜３３を残した後、さらに異方性ドライエ
ッチングを行なうことにより，Ｓｉ基板１１をエッチン
グしてＳｉ島３２をさらに長く形戒する（第３図（ｂ）
）．ＳｉａＮａの被着方法，エツンチング方法及びＳｉ
のエッチング方法は時間を除き基本的に第３図（ａ）で
示した方法と同じで良い．Ｓｉのエッチング深さは２〜
３μｍである， 次に、上記Ｓｉ基板１１上に．厚さ約５０ｎｍの第３の
ＳｉａＮａ膜３４をＣＶＤ法により被着し、異方性ドラ
イエッチングを行ない．Ｓｉ島３２の側壁のみにＳｉａ
Ｎａ！ｉ！！３４を残した後に，Ｓｉ基板１１を等方性
エッチングによりエッチングして、Ｓｉ島３２の根もと
（底部）を細くくびれさせる（第３図（ｃ））， ｇｉｓＮｉの被着方法，エッチング方法は第３図（ａ）
の方法と時間を除き基本的に間じである．Ｓｉ基板の等
方性エッチングには、ＳＦｅを主とするプラズマを用い
たドライエッチング，あるいは、ＨＦとＨ　Ｎ　Ｏ　ａ
を１対数百のモル比で混ぜ，これに対し数％から数１０
倍の水を加えた水溶液を用いたウエットエッチングを用
いる．次に、Ｓｉ島３２の根もとを除き、Ｓｉ島３２の
全体を耐酸化性のＳｉａＮａ膜（３１，３３．３４）に
より覆った状態で酸化することにより、Ｓｉ基板１１と
Ｓｉ島３２を電気的に絶縁分離するためのＳｉＯｚ膜３
５を形成する（第３図（ｄ））．Ｓｉ（）ｚの形成には
、Ｈ　ｘ　Ｏを多量に含んだ０２・を用いた熱酸化法を
使う．例えば１０００℃，１気圧で１００分酸化するこ
とによって、厚さ約５００ｎｍのＳｉＯｚを形成するこ
とができる．これによってＳｉ島底の寸法ａ（第３図（
ｃ）か０．５μｍ程度までならば、Ｓｉ島とＳｉ基板を
ＳｉＯｚで絶縁分離することができる．Ｓｉ島とＳｉ基
板を酸化によって絶縁分離するには、酸化して形成した
ＳｉＯｚ厚さを、寸法ａと同程度以上にする必要がある
． この酸化を十分に行なうことができ、Ｓｉ島３２の根も
とに十分なＳｉＯｚ膜３５を形成できることにより、Ｓ
ｉ基板１１とＳｉ島３２とを完全に絶縁分離することが
できる場合には、第３図（Ｃ）のＳｉの等方性エッチン
グ（Ｓｉ島３２の根もとを細くする工程）を行なわなく
てもよいことは言うまでもない． 次に、ＳｉａＮａ膜３４を除去した後，気相拡散法によ
りリンをＳｉ島３２の下部側壁表面に拡散し、ｎ十型不
純物拡散層３６を形成する（第３図（ｅ））．ここで、
リンをＳｉ島３２の中心部まで拡散させてもよい。

ＳｉａＮａを除去するには、Ｓｉ○２　３５，Ｓｊ３２
等に対する選択比が高い等方性エッチングが好ましい．
そこで例えば濃度８５％以上のリン酸を用いる．温度は
１６０℃〜１８０℃．温度は沸点を用いると制御しやす
い．沸点はリン酸の濃度を高めると上昇する。なお、Ｓ
ｉａＮａのエッチングスピードは温度１６０℃で約５ｎ
ｍ／分，１８０℃で約１０ｎｍ／分である．このリン酸
を用いると、Ｓｉｆｔ，Ｓｉに対する選択比は、それぞ
れ約２５倍，約３倍であるａ　Ｓ　］に対する選択比が
低いので、ＳｉとＳｉｓＮｔの間に、薄い、例えば１０
ｎｍ程度のＳｉ０２を形成した方が良い。

次に、ｎ十型不純物拡散λ９３６の表面を酸化し、容量
絶縁膜３７を形成した後、多結晶Ｓｉ膜をＳｉ溝内に埋
め込み、表面から所望の位置まで等方性エッチングを行
なうことにより容量部のプレート電極３８を形成する（
第３図（ｆ））．容量絶縁膜には、（ａ）熱酸化法又は
ＣＶＤ法で形成したＳｉＯｚ、（ｂ）ＮＨａ雰囲気によ
る熱窒化又はＣＶＤ法で形成したＳｉｓＮ番、（ｃ）Ｃ
ＶＤ法又はスパッタリング法で形成したＴａｘｅ８、（
ｄ）（ａ）　，（ｂ），（ｃ）の複合膜，（ｅ）スパッ
タリング法で形成したＫ　Ｎ　Ｏ　ａ　＊Ｐ　ｂ　（Ｚ
　ｒ　１−Ｘ　Ｔ　・ｘ　ｘ　）等の強誘電体、（ｆ）
（ｓ）を含み．（ａ），（ｂ），（ｃ）と複合膜とした
もの等を用いることが考えられる．膜厚は比［１率３．
８程度のＳｉＯｚに換算した１　ｎ　ｍ　〜２　０ｎｍ
ＰＡ度が静電容量と絶縁耐圧の両面から勘案して好まし
い． 多結晶Ｓｉは、例えば５００ｎｍの厚さで、ＣＶＤ法を
用いて埋積する．埋積後ＳＦｓ又はＳＦａを主たる戒分
とするプラズマを用いた高選択比ドライエッチングによ
って膜Ｊ−１（プラス約１μｍエッチングする。

次に、プレート１１ｉ極用多結晶Ｓｉ膜３８の表面を酸
化し、Ｓ　ｉ　Ｏｘ膜３９を形成する（第３図（ｇ））
． Ｓｉｆ２Ｌの形成にはＨ２０　を多量に含む０２．雰囲
気の酸化を用いる． 例えば１０００”Ｃ，１気圧で５０分間酸化することに
よって多結品Ｓｉ膜３８の表面に厚さ３００ｎｍａ度の
ＳｉＯｚを形成できる。

次に、ＳｉｇＮ４膜３３を除去し、酸化することにより
ゲート絶縁膜となるＳｉＯｚ膜１３１を形成し、さらに
厚さ約１００ｎｍの多結品Ｓｉ膜をＣＶＤ法により被着
し、異方性ドライエッチングを行なうことにより、Ｓｉ
島の上部側壁に多結晶Ｓｉ膜を残し、ゲート電極を兼ね
るワード線１３２を形成する（第３図（ｈ））． ＳｉｓＮａ膜３３の除去には前述のリン酸が好ましい．
ゲート絶縁膜の形成には，例えば９５０℃、ｌ気圧，０
工＃−気を用いる．３０分の酸化で厚さ約２０ｎｍのＳ
ｉＯｚが形成できる。

多結晶Ｓｉ膜には、ＣＶＤ時にＰ　Ｏ　Ｃ　ｆｌ　ｓを
混入したり、あるいは膜形成後にＰＯＣＱｓをソースと
して用いた気相リン拡散を行うことによりリンを拡散さ
せ電気抵抗を低減しておく．多結晶Ｓｉ膜の異方性ドラ
イエッチングには、ＣＣＱｃ又はＣ　Ｃ　Ｑ　４　を主
戒分とするプラズマを用いる． 次に、Ｓｉ島３２の上部表面のＳｉａＮ４膜３１を除去
し、Ｓｉ島３２の上部表肋を酸化してＳｉＯｚｌ３３を
形成した後、イオン打込み法によりｎ十型不純物拡散Ｍ
１３４を形成丁る（第３図（ｉ）　）　． ＳｉａＮａ膜３１の除去には熱リン醋を用いる方法が好
ましい． イオン打込みではＰ十又はＡｓ＋をＩＸ１０１’■−２
程度以上打込む。

最後に、Ｃ　Ｖ　Ｄ法を用いてノ！ｊさ約４００ｎｍの
ＳｉＯｚ膜１３５を形成し、該ＳｉＯｚ膜１３５に開孔
した後、データ線１３６を形成することにより、第１図
に示したものと等価な半導体記憶装置が形成できる（第
３図（ｊ））。

等のシリサイド、　（　ｃ　）　Ｔ　ｘ　Ｎ　＋　Ｔ　
ｊ．　Ｗ等のＴｉ化合物、（ｄ）Ｗ，Ｍｏ等の高融点金
属、（ｅ）ＡＩ！等低抵抗金属材料、（ｆ）（ａ）から
（ｅ）の複合材料、を用いることができる． 以下の実施例では、第１の実施例ほど詳細に説明するこ
とを省略するが，当業者であれば第１の実施例を参照す
ることによって、容易に理鮮できるであろう． （実施例２） 第４図（ａ），（ｂ）は本発明の第２の実施例の筒状ゲ
ートを持つ半導体記憶装置のレイアウト例を示す図であ
る．第４図（ａ）は平面図、第４図（ｂ）はそのＡ−Ａ
’断面図である。

円柱状のＳｉ島の側壁表面上部に筒状のゲート電極を持
つＭＴＳトランジスタを持つことを特徴としている．こ
の構造はＳｉ島の側面に角を持たない為、ゲート電極か
らＳｉ島へ均一な電界を与えることができ，安定なトラ
ンジスタ動作を実現できる． （実施例３） 第５図は、本発明の第３の実施例のレイアウト例を示す
平面図である。

本実施例では、Ｓｉ島の間隔を、データ線１８と平行な
方向とワード線１７に平行な方向とでそれぞれ同図中の
ａ，ｂと変えている．もしワード線用多結晶Ｓｉ膜の厚
さｔを ａ／２＞ｔ＞ｂ／２　　　　　　　　　　−（１）とな
るように設定すると、第３図の製造方法によりワード線
を形成すると、上記ワード線用レジストパターンを設け
なくても、ワード線方向のみに連続したワード線が形成
可能である． （実施例４） 第６図（ａ），（ｂ）はデータ線を自己整合的に形成し
た半導体記憶装置のレイアウト例を示す図である．第６
図（ａ）は平面図、第６図（ｂ）はそのＡ−Ａ’断面で
ある， この実施例ではＳ　ｉ　ｒｂ上部に形成したｎ十型拡散
層１６上にデータ線工８を直接に接触させる構造が特徴
である．製造プロセスが簡単なことがこの構造の特徴で
ある． 製造プロセスの一実施例を第７図（ａ），（ｂ），（ｃ
）を用いて説明する． なお，第７図（ａ）に至るプロセスは第３図（ａ）〜（
ｇ）を用いることができる．第３図（ｇ）まで形成後、
第７図（ａ）に示すようにＳｉ８Ｎ４膜３３を例えばリ
ン酸を用いて除去し、例えば９００℃，３０分〜６０分
のＯｚ酸化法でＳｉＯｚ膜１３１を形成する．その後Ｃ
ＶＤ法で厚さ約１００ｎｍの多結晶Ｓｉを被着し，リン
拡散を行なった後，異方性ドライエッチングにより加工
しワード線１３２を形成する．この時ワード線の上部は
、Ｓｉ島３２の上部表面より下位置にする． 次に、第７図（ｂ）に示すようにＳｉ島表面のＳｉａＮ
ａ膜３１を例えばリン酸を用いて除去した後，イオン打
ち込みによりｎ十型拡敗層１３４を形成する．さらにＣ
ＶＤ法を用いてＳｉＯｚを例えば５００ｎｍ被着した後
，等方性のドライエッチングによりエッチングして基板
表面の凹部だけにＳｉｆｔを残す． 最後にデータ線用にＡＱ，多結晶Ｓｉ，Ｗ，Ｗ　Ｓ　ｉ
　ｘ等の導電材料を被着し、加工して第７図（Ｃ）の半
導体記憶装置が完或する． この製造プロセスを用いると、メモリーセルへのコンタ
クト穴の形成が不要となりプロセスが簡単になる． なお、上記各実施例では、ｎチャネル型メモリセルの例
について説明したが，ｐチャネル型メモリセルであって
も同様の構造を実現できることはいうまでもない． 〔発明の効果〕 以上説明したように、本発明によれば，たとえα線が半
導体基板に入射し，該半導体基板中で正または負の電荷
が発生しても、メモリセルが形成された半導体島が半導
体基板から絶縁されているため、これらの屯荷をメモリ
セルが収集して起こるソフトエラー現象を防止できる効
果がある．また、周辺回路部からの雑音電荷に対しても
同様に耐性があるのは言うまでもない． また，本発明によれば，当初のシリコン島をつくった後
、自己整合でメモリ素子を形成できるので、マスク合わ
せ余裕をとる必要がな《、最も小さい領域にメモリセル
を構或することができる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例の半導体記憶装置の断
面図、第２図は、従来の半導体記憶装置の一例の断面図
、第３図（ａ）〜（ｊ）は、第１図の半導体記憶装置の
製造方法を示す断面図，第４図（ａ），（ｂ）は、本発
明の第２の実施例の平面図及び断面図，第５図は、本発
明の第３の実施例の平面図、第６図（ａ），（ｂ）は、
本発明の第４の実施例の平面図と断面図，第７図（ａ）
〜（ｃ）は、本発明の！ｇ４の実施例の製造方法を示す
断面図である。 ３・・・絶縁膜、７・・・絶縁膜、１１・・・ｐ型Ｓｉ
基板、１２・・・ｎ十型拡敗層、工３・・・プレート電
極、ｌ４・・・絶縁膜、１５・・・Ｉ）型Ｓｉ島、１６
・・・ｎ十型拡敗層、１７・・・ワード線、１８・・・
データ線、１００・・・絶縁膜、２１・・・ｐ十型Ｓｉ
基板、２２・・・ｐ型エピタキシャル層，３１・・・Ｓ
ｉａＮａ膜、３２・・・Ｓｉ島、３　３・・・ＳｉａＮ
ａ膜、　３４・・・ＳｉａＮａ膜、　３　５・・・Ｓｉ
Ｏｉ膜，３６・・・ｎ十型拡散層，３７・・・キャパシ
タ絶縁膜，３８・・・プレート電極、３９・・・Ｓ　ｉ
　Ｏ　ｘ膜、ｌ３１・・・Ｓｉｏ２膜，１３２−’７−
ド線、１　３　３−Ｓ　ｉ　Ｏｘ膜．１３４−ｎ＋型拡
散層、１　３　５−Ｓ　ｉ　Ｏｘ　ＩＩ、１　３　６　
・・・データ線、４　０　−・・コンタクト穴。 第 ２ 圀 ｙ！４３ で久） （ｂ） 第 ３ 凹 鴇 ３ Ｅ 第 ３ 口 囁 ダ 閉 ４０ ％ ４ 口 （ｃＬ） （ｂ） ４θ コシグクト穴 ８ ６ の （ｂ） 第 ７ 口 （ｂ） 第 ７ 呂 （Ｃ）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に形成され、かつ、絶縁膜により上記
   半導体基板から絶縁された半導体島に、スイッチング素
   子と電荷蓄積素子とが上下方向に配置されており、かつ
   、上記スイッチング素子と、電荷蓄積素子はほぼ同じ幅
   で設けられていることを特徴とする半導体記憶装置。 ２、上記半導体がシリコンであることを特徴とすること
   を特徴とする特許請求の範囲第１項記載の半導体記憶素
   子。 ３、上記スイッチング素子が、上記半導体島の側壁上に
   絶縁膜を介して形成された筒状ゲート電極を有する縦型
   ＭＩＳトランジスタであることを特徴とする特許請求の
   範囲第１項記載の半導体記憶装置。 ４、半導体基板上に第１の耐酸化性膜を被着した後、異
   方性エッチングを行なうことにより上記第１の耐酸化性
   膜および上記半導体基板をエッチングし、上部に上記第
   １の耐酸化性膜が載置された半導体島を形成する第１の
   工程と、上記半導体島が形成された上記半導体基板上に
   第２の耐酸化性膜を被着し、異方性エッチングを行なう
   ことにより、上記半導体島の側壁に上記第２の耐酸化性
   膜を残し、上記半導体島の側壁および上部に残された上
   記第１および上記第２の耐酸化性膜をマスクとして異方
   性エッチングを行なうことによつて上記半導体基板をさ
   らにエッチングする第２の工程と、上記半導体島が形成
   された上記半導体基板上に第３の耐酸化性膜を被着し、
   異方性エッチングを行なうことにより、上記半導体島の
   側壁に上記第３の耐酸化性膜を残す第３の工程と、上記
   第１〜第３の耐酸化性膜をマスクとして上記半導体基板
   表面を酸化して絶縁膜を形成し、上記絶縁膜により上記
   半導体島を上記半導体基板から絶縁分離する第４の工程
   とを含むことを特徴とする半導体記憶装置の製造方法。 ５、上記第４の工程の後、上記耐酸化性膜の部を除去し
   、上記半導体島の下部側壁表面に上記半導体島に含まれ
   る不純物の第１導電型とは反対の第２導電型の不純物ド
   ープ層を形成する第５の工程と、上記不純物ドープ層の
   表面に容量絶縁膜を形成する第６の工程と、導電膜を埋
   込み、表面から所望の位置まで等方性エッチングを行な
   うことにより上記絶縁膜上で、かつ上記容量絶縁膜に接
   する容量電極を形成する第７の工程と、上記導電膜上に
   第２の絶縁膜を形成する第８の工程と、導電膜を埋込み
   、異方性ドライエッチングを行なうことにより、上記半
   導体島の上部側壁に該導電膜を残す第９の工程と上記半
   導体島の上部表面の上部耐酸化性膜を除去し、上記半導
   体島の上部表面に第３の絶縁膜を形成した後、上記半導
   体島の上部表面に上記第２の導電型の不純物ドープ層を
   形成する第１０の工程と、上記第２の絶縁膜上に第４の
   絶縁膜を埋め込む第１１の工程と、上記半導体島上の上
   記第４の絶縁膜に開口を形成した後、導電膜を形成する
   第１２の工程を含むことを特徴とする特許請求の範囲第
   ４項記載の半導体記憶装置の製造方法。 ６、上記第８の工程と第９の工程との間に、上記耐酸化
   性膜を除去し、上記半導体島の側壁表面にゲート絶縁膜
   を形成する工程を有することを特徴とする特許請求の範
   囲第８項記載の半導体記憶装置の製造方法。 ７、上記第１１の工程の後で、少なくとも半導体記憶装
   置の存在する上部全面の絶縁膜を一様にエッチングする
   ことにより、半導体島の頭部を露出させることによつて
   自己整合的に半導体島表面にコンタクト領域を形成した
   後、導電膜を形成することを特徴とする特許請求の範囲
   第４項記載の半導体記憶装置の製造方法。