JPS63237456A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63237456A JPS63237456A JP62070357A JP7035787A JPS63237456A JP S63237456 A JPS63237456 A JP S63237456A JP 62070357 A JP62070357 A JP 62070357A JP 7035787 A JP7035787 A JP 7035787A JP S63237456 A JPS63237456 A JP S63237456A
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の目的〕
（産業上の利用分野）
本発明は、酸化珪素膜を改良した半導体装置に関する。
（従来の技術）
従来より半導体装置の一つで、キャパシタとトランジス
タを組み合わせて情報の記憶動作を行う装置としてＤ
ＲＡ Ｍ （Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓパシタ電極と半導体基板滲普に形成されるキャパシ
タ絶縁膜として５ｉ０２膜が用いられ、この例が特開昭
５９−７２１６１号公報に開示されている。しかしなが
らＳｉＯ２膜にリン等が含まれると誘電率が高くなり配
線容量が増大する欠点があった。
タを組み合わせて情報の記憶動作を行う装置としてＤ
ＲＡ Ｍ （Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓパシタ電極と半導体基板滲普に形成されるキャパシ
タ絶縁膜として５ｉ０２膜が用いられ、この例が特開昭
５９−７２１６１号公報に開示されている。しかしなが
らＳｉＯ２膜にリン等が含まれると誘電率が高くなり配
線容量が増大する欠点があった。
その他に、従来例えば配線層間や素子分離用の５ｉ０２
膜においても膜の均一性や成長速度、結晶欠陥の発生の
抑制等の面で不十分であった。
膜においても膜の均一性や成長速度、結晶欠陥の発生の
抑制等の面で不十分であった。
（発明を解決しようとする問題点）
以上述べた従来の半導体装置の電極と半導体基板間ある
いは電極と電極間との間、もしくは素子分離用等の５ｉ
０２膜は、リン等の混入により誘電率が高くなってしま
ったり、均一性や成長速度、結晶欠陥の抑制等が不十分
である。
いは電極と電極間との間、もしくは素子分離用等の５ｉ
０２膜は、リン等の混入により誘電率が高くなってしま
ったり、均一性や成長速度、結晶欠陥の抑制等が不十分
である。
一本発明は上述した欠点を解消する半導体装置を提供す
ることを目的とする。
ることを目的とする。
［発明の構成］・
（問題を解決するための手段）
上述した目的を達成するために、本発明では半導体装置
を構成する酸化珪素膜に弗素を含ませたことを特徴とし
ている。
を構成する酸化珪素膜に弗素を含ませたことを特徴とし
ている。
（作 用）
このような半導体装置では、絶縁膜として弗素を含む酸
化珪素膜を用いているので、弗素を含まない酸化珪素膜
に比べ比誘電率が小さく抑えることができる。従って、
キャパシタ絶縁膜として有用である。特に５ｉ０２分子
数に対する弗素原子数の比率（弗素原子密度）が０．１
〜２０％の場合に誘電率等の特性のすぐれた絶縁膜が得
られる。
化珪素膜を用いているので、弗素を含まない酸化珪素膜
に比べ比誘電率が小さく抑えることができる。従って、
キャパシタ絶縁膜として有用である。特に５ｉ０２分子
数に対する弗素原子数の比率（弗素原子密度）が０．１
〜２０％の場合に誘電率等の特性のすぐれた絶縁膜が得
られる。
さらに、この比率が１〜５％であれば、より大きな効果
が得られる。
が得られる。
（実施例）
以下、本発明の詳細を図示の実施例を用いて説明する。
第１図は、本発明の第１の実施例に係わるＤＲＡＭセル
の製造工程を示す断面図である。
の製造工程を示す断面図である。
先ず、比抵抗１０Ω・（至）を有し、表面が（１００）
面であるＰ型のシリコン基板１上に午、素子間分離を行
うための例えば熱酸化膜２を選択的に形成する（第１図
（ａ））’。
面であるＰ型のシリコン基板１上に午、素子間分離を行
うための例えば熱酸化膜２を選択的に形成する（第１図
（ａ））’。
次に、全面にＣＶＤ酸化膜３を堆積した後、パターンニ
ングされたレジストをマスクとして、この膜をさらにパ
ターンニングし、酸化膜３のマスクを設ける。この酸化
膜３のマスク上から反応性イオンエツチングにより溝４
を形成する。ついで酸化膜３を希釈弗酸によってエツチ
ング除去する（第１図（ｂ））。
ングされたレジストをマスクとして、この膜をさらにパ
ターンニングし、酸化膜３のマスクを設ける。この酸化
膜３のマスク上から反応性イオンエツチングにより溝４
を形成する。ついで酸化膜３を希釈弗酸によってエツチ
ング除去する（第１図（ｂ））。
さらに、全面を８００°Ｃ１５０％のアルゴンガスで希
釈された乾燥酸素中で５分間酸化しその後、５０ ｐｐ
ａ＋の弗化窒素を酸化雰囲気中に添加し酸化を続け、さ
らに弗化窒素の添加を中止した後５分間酸化を追加して
ＭＯＳキャパシタ用酸化膜５を形成する。しかる後、通
常のリン添加多結晶シリコンゲート電極６を形成する。
釈された乾燥酸素中で５分間酸化しその後、５０ ｐｐ
ａ＋の弗化窒素を酸化雰囲気中に添加し酸化を続け、さ
らに弗化窒素の添加を中止した後５分間酸化を追加して
ＭＯＳキャパシタ用酸化膜５を形成する。しかる後、通
常のリン添加多結晶シリコンゲート電極６を形成する。
従来の酸化膜を用いた場合は第２図（ａ）の容量電圧（
Ｃ−Ｖ）特性に示すように、時定数の小さい界面準位が
発生している。これに対し、本実施例の弗化窒素添加の
酸化の前後に乾燥酸素中での酸化を行った場合のＣ−■
特性は第２図（ｂ）に示すように界面準位が著しく減少
していることが分かる。
Ｃ−Ｖ）特性に示すように、時定数の小さい界面準位が
発生している。これに対し、本実施例の弗化窒素添加の
酸化の前後に乾燥酸素中での酸化を行った場合のＣ−■
特性は第２図（ｂ）に示すように界面準位が著しく減少
していることが分かる。
さらに第３図に示すように溝層辺長が５０ｍｍで電極面
積が０，１平方龍のＭＯＳキャパシタの酸化膜リーク電
流を２桁減少させることができる。
積が０，１平方龍のＭＯＳキャパシタの酸化膜リーク電
流を２桁減少させることができる。
尚、本実施例では、酸化温度８００℃、弗化ガスを弗化
窒素、またその添加量を５０ ｐｐａ＋とじたが、添加
ガスの種類と量を変更できる。要はシリコンの酸化が一
定の供給律速で行われれば良い。
窒素、またその添加量を５０ ｐｐａ＋とじたが、添加
ガスの種類と量を変更できる。要はシリコンの酸化が一
定の供給律速で行われれば良い。
第４図（ａ）〜（ｄ）は本発明の第２の実施例としてＤ
ＲＡＭセルの製造工程を示す断面図である。
ＲＡＭセルの製造工程を示す断面図である。
先ず第４図（ａ）に示すように比抵抗１０Ω／ ｃｍ程
度のＰ型（１００）シリコン基板４１に熱酸化膜４２を
形成した後、ＣＶＤ窒化膜４３を埋積し、通常の写真食
刻工程を経て、素子分離領域に窓４４を形成する。次に
第４図（ｂ）に示すように窒化膜４３をマスクとして酸
化膜４２を通してＢをイオン注入しＰ−型層４５を形成
した後ＣＶＤ窒化膜４３をマスクとして、１００ ｐＩ
）Ｉｎ程度の三弗化窒素ガスを含むドライ酸素中におい
てシリコン基板４１を酸化し、酸化膜４６を形成する。
度のＰ型（１００）シリコン基板４１に熱酸化膜４２を
形成した後、ＣＶＤ窒化膜４３を埋積し、通常の写真食
刻工程を経て、素子分離領域に窓４４を形成する。次に
第４図（ｂ）に示すように窒化膜４３をマスクとして酸
化膜４２を通してＢをイオン注入しＰ−型層４５を形成
した後ＣＶＤ窒化膜４３をマスクとして、１００ ｐＩ
）Ｉｎ程度の三弗化窒素ガスを含むドライ酸素中におい
てシリコン基板４１を酸化し、酸化膜４６を形成する。
この後、第４図（ｅ）に示すようにＣＶＤ窒化膜４３お
よび熱酸化膜４２をエツチング除去し、露出したシリコ
ン基板４１表面にｎ−型層４７を形成し、熱酸化を行っ
てキャパシタ絶縁膜となる熱酸化膜４８を形成し、続い
て第１層多結晶シリコン膜を堆積、パターンニングして
キャパシタ電極４９を形成する。熱酸化膜４８は５０Å
以上５００Å以下の厚さをもって形成される。続いて第
４図（ｄ）に示すようにキャパシタ領域に隣接する位置
にゲート絶縁膜となる熱酸化膜５０ａを形成し、第２層
多結晶シリコン膜の堆積、パターンニングによりゲート
電極５０ｂを形成し、例えばＡｓイオン注入によりソー
ス、ドレインとなるｎ＋型層５０ｃ、５０ｄを形成して
スイッチングＭＯＳトランジスタを形成する。この後は
図示しないが、全面にＣＶＤ酸化膜を堆積し、コンタク
ト孔を開けてＡ２配線を形成して、ＤＲＡＭを完成する
。
よび熱酸化膜４２をエツチング除去し、露出したシリコ
ン基板４１表面にｎ−型層４７を形成し、熱酸化を行っ
てキャパシタ絶縁膜となる熱酸化膜４８を形成し、続い
て第１層多結晶シリコン膜を堆積、パターンニングして
キャパシタ電極４９を形成する。熱酸化膜４８は５０Å
以上５００Å以下の厚さをもって形成される。続いて第
４図（ｄ）に示すようにキャパシタ領域に隣接する位置
にゲート絶縁膜となる熱酸化膜５０ａを形成し、第２層
多結晶シリコン膜の堆積、パターンニングによりゲート
電極５０ｂを形成し、例えばＡｓイオン注入によりソー
ス、ドレインとなるｎ＋型層５０ｃ、５０ｄを形成して
スイッチングＭＯＳトランジスタを形成する。この後は
図示しないが、全面にＣＶＤ酸化膜を堆積し、コンタク
ト孔を開けてＡ２配線を形成して、ＤＲＡＭを完成する
。
この実施例によれば素子分離領域に選択酸化により下地
シリコン基板の結晶欠陥を少なく、かつ低誘電率の厚い
酸化膜を容易に形成することができる。これによって絶
縁特性の優れた素子分離が実現でき、また寄性ＭＯＳ容
量の低下を図ることができる。したがってこの実施例に
よれば、信頼性の高い高集積化ＤＲＡＭを得ることがで
きる。
シリコン基板の結晶欠陥を少なく、かつ低誘電率の厚い
酸化膜を容易に形成することができる。これによって絶
縁特性の優れた素子分離が実現でき、また寄性ＭＯＳ容
量の低下を図ることができる。したがってこの実施例に
よれば、信頼性の高い高集積化ＤＲＡＭを得ることがで
きる。
上記実施例では専らＬ ＯＧ ＯＳ （Ｌｏｃａｌ ０
ｘ１−ｄａｔｉｏｎ ｏｌ’ ５ｉｌｉｃｏｎ ）法に
ついて説明したが、ＬＯＧＯＳに限らず、素子分離領域
に選択酸化により酸化膜を形成する工程を必要とする素
子分離法に本発明を適用することができる。
ｘ１−ｄａｔｉｏｎ ｏｌ’ ５ｉｌｉｃｏｎ ）法に
ついて説明したが、ＬＯＧＯＳに限らず、素子分離領域
に選択酸化により酸化膜を形成する工程を必要とする素
子分離法に本発明を適用することができる。
第５図は、本発明の第３の実施例として、半導体集積回
路における二層の電極間の絶縁膜形成工程を示す断面図
である。
路における二層の電極間の絶縁膜形成工程を示す断面図
である。
まず、シリコン基板５１全面に例えば熱酸化により酸化
膜５２を形成し、さらに全面にリン、ヒ素戚いはボロン
をドーピングした０、４μｍ厚の多結晶シリコンを堆積
した後、通常の写真食刻工程を経て第１の電極５３を形
成する（第５図（ａ））。
膜５２を形成し、さらに全面にリン、ヒ素戚いはボロン
をドーピングした０、４μｍ厚の多結晶シリコンを堆積
した後、通常の写真食刻工程を経て第１の電極５３を形
成する（第５図（ａ））。
次に、全面に弗素を０．１％以上含むか、或いは比誘電
率が３．８５以下であるＣ Ｖ Ｄ （Ｃｈｅｉｌｃａ
ｌＶａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜５４を
形成する０この膜厚は０．８μｍ以上が望ましいが、弗
素の濃度に応じてさらに薄くすることも可能である（第
５図（ｂ））。
率が３．８５以下であるＣ Ｖ Ｄ （Ｃｈｅｉｌｃａ
ｌＶａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜５４を
形成する０この膜厚は０．８μｍ以上が望ましいが、弗
素の濃度に応じてさらに薄くすることも可能である（第
５図（ｂ））。
しかる後に、全面にリン、ヒ素、或いはボロンをドーピ
ングした多結晶シリコンを堆積し、さらに、通常の写真
食刻工程を経て第２の電極５５を形成する（第５図（Ｃ
））。
ングした多結晶シリコンを堆積し、さらに、通常の写真
食刻工程を経て第２の電極５５を形成する（第５図（Ｃ
））。
第１の電極と第２の電極を絶縁するＣＶＤ酸化膜は高濃
度の弗素を含むため電極間の容量を低下することができ
、さらに、可塑性か高いので、この膜の形成工程で比較
的低温の熱工程を経ることによって表面で流動が生じ、
表面形状をなだらかにできるため、上層の電極或いは配
線を特性の劣化をきたすことなく容易に形成することが
できる。
度の弗素を含むため電極間の容量を低下することができ
、さらに、可塑性か高いので、この膜の形成工程で比較
的低温の熱工程を経ることによって表面で流動が生じ、
表面形状をなだらかにできるため、上層の電極或いは配
線を特性の劣化をきたすことなく容易に形成することが
できる。
従って信頼性の高い高集積化した半導体集積回路装置を
得ることができる。
得ることができる。
次に本発明の第４の実施例を説明する。
先に述べた第３の実施例の弗素を含むＣＶＤ酸化膜のか
わりに、予めシリコン酸化膜を形成した後、弗素イオン
を注入することにより、弗素を含む酸化膜を形成する。
わりに、予めシリコン酸化膜を形成した後、弗素イオン
を注入することにより、弗素を含む酸化膜を形成する。
この時のイオン注入条件はドーズ量１ ｘ １０ ’ｃ
ｍ””程度で行う。この膜厚もやはり０．８μｍ以上で
あることが望ましいが、弗素濃度に応じてさらに薄くす
ることも可能である。
ｍ””程度で行う。この膜厚もやはり０．８μｍ以上で
あることが望ましいが、弗素濃度に応じてさらに薄くす
ることも可能である。
本実施例では、弗素を含む酸化膜の特性は、先の弗素を
含むＣＶＤ酸化膜と膜質曾同−であるため、第２の実施
例と同一の効果を得る。
含むＣＶＤ酸化膜と膜質曾同−であるため、第２の実施
例と同一の効果を得る。
本発明は上記実施例に限られるものではない。
例えば以上では専ら多結晶シリコン電極について説明し
たが、多結晶シリコンに限らず金属についても同様であ
り、更に、電極と配線間或いは配線と配線間等あらゆる
層間絶縁膜について本発明を適用することができる。
たが、多結晶シリコンに限らず金属についても同様であ
り、更に、電極と配線間或いは配線と配線間等あらゆる
層間絶縁膜について本発明を適用することができる。
［発明の効果］
本発明の構成により、特性のすぐれた絶縁膜を含む半導
体装置を提供することができる。
体装置を提供することができる。
第１図は、本発明による半導体装置の第１の実施例の製
造工程を示す断面図、第２図及び第３図は第１の実施例
の効果を示す図、第４図は本発明の第２の実施例の製造
工程を示す断面図、第５図は本発明の第３の実施例の製
造工程を示す断面図である。 １・・・シリコン基板、 ２・・・厚い素子分離用酸化膜、 ３・・・ＲＩＥマスク用酸用膜化 膜・・・シリコン溝、 ５・・・ＭＯＳキャパシタ用酸化膜、 ６・・・ゲート電極。
造工程を示す断面図、第２図及び第３図は第１の実施例
の効果を示す図、第４図は本発明の第２の実施例の製造
工程を示す断面図、第５図は本発明の第３の実施例の製
造工程を示す断面図である。 １・・・シリコン基板、 ２・・・厚い素子分離用酸化膜、 ３・・・ＲＩＥマスク用酸用膜化 膜・・・シリコン溝、 ５・・・ＭＯＳキャパシタ用酸化膜、 ６・・・ゲート電極。
Claims (8)
- （１）弗素を含む酸化珪素膜から構成されたことを特徴
とする半導体装置。 - （２）前記酸化珪素膜は、キャパシタ絶縁膜を構成する
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。 - （３）前記酸化珪素膜は、弗素を原子密度で０．１〜２
０％含むことを特徴とする特許請求の範囲第１項記載の
半導体装置。 - （４）前記酸化珪素膜は、弗素を含まない酸化珪素膜に
弗素イオンを注入して形成された膜であることを特徴と
する特許請求の範囲第１項記載の半導体装置。 - （５）前記酸化珪素膜は、弗素を含むＣＶＤ酸化珪素膜
であることを特徴とする特許請求の範囲第１項記載の半
導体装置。 - （６）前記酸化珪素膜は、弗素を含む熱酸化膜であるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。 - （７）前記酸化珪素膜は、二酸化珪素膜であることを特
徴とする特許請求の範囲第１項記載の半導体装置。 - （８）前記酸化珪素膜は弗素を原子密度で１〜５％含む
ことを特徴とする特許請求の範囲第３項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070357A JP2721157B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070357A JP2721157B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237456A true JPS63237456A (ja) | 1988-10-03 |
| JP2721157B2 JP2721157B2 (ja) | 1998-03-04 |
Family
ID=13429098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62070357A Expired - Lifetime JP2721157B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2721157B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011142467A1 (en) * | 2010-05-14 | 2011-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8114722B2 (en) | 2007-08-24 | 2012-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| US8895377B2 (en) | 2010-04-23 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8945982B2 (en) | 2010-04-23 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| US9142648B2 (en) | 2010-05-21 | 2015-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60144940A (ja) * | 1984-01-07 | 1985-07-31 | Semiconductor Energy Lab Co Ltd | 酸化珪素作製方法 |
-
1987
- 1987-03-26 JP JP62070357A patent/JP2721157B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60144940A (ja) * | 1984-01-07 | 1985-07-31 | Semiconductor Energy Lab Co Ltd | 酸化珪素作製方法 |
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| US9099499B2 (en) | 2010-04-23 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US9245983B2 (en) | 2010-04-23 | 2016-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US9390918B2 (en) | 2010-04-23 | 2016-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| US9978878B2 (en) | 2010-04-23 | 2018-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| WO2011142467A1 (en) * | 2010-05-14 | 2011-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP2011258939A (ja) * | 2010-05-14 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9142648B2 (en) | 2010-05-21 | 2015-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9601602B2 (en) | 2010-05-21 | 2017-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2721157B2 (ja) | 1998-03-04 |
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