JPH06252411A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 一度の露光工程で形成されたマスクを用いて
素子分離領域とソース・ドレイン拡散層の領域及びチャ
ネル長が設定できる半導体記憶装置の製造方法を提供す
ることを目的とするものである。 【構成】 シリコン基板２０に、順次シリコン酸化膜、
ポリシリコン層、シリコン窒化膜、及びシリコン酸化膜
が形成され、該シリコン酸化膜にセルフアライメントに
用いられるシリコン酸化膜２４₃ ，２４₄ からなる帯状
被覆膜を形成し、選択的にチャネルカット用のＰ型拡散
層２７と素子分離領域であるフィールド酸化膜２１ａを
形成し、素子分離領域に隣接する領域にドレイン拡散層
２８₁ とソース拡散層２８₂ を形成し、ドレイン拡散層
２８₁ とソース拡散層２８₂ の露呈面に、酸化工程によ
ってシリコン酸化膜２１ｂを形成し、シリコン窒化膜２
２₃，２２₄ を除去した後に、絶縁層２９を形成し、そ
の上にコントロールゲートとなる導電体層３０を形成す
るものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関するものであり、殊に、比較的厚いフィールド
酸化膜からなる素子分離領域が形成され、ソース及びド
レイン拡散層の露呈面にゲート酸化膜より厚いシリコン
酸化膜が形成されており、その素子分離領域に平行して
トランジスタのドレイン拡散層からなるビット線が形成
されてなる半導体記憶装置であって、素子分離領域とソ
ース及びドレイン拡散層並びにチャネル長が一回の露光
工程で位置決めすることができる半導体記憶装置の製造
方法に係るものである。

【０００２】

【従来の技術】図８は、従来の半導体記憶装置の製造方
法の一例を示す断面図であり、以下、従来例について図
に基づき基本的な製造工程について説明する。図８
（ａ）に示すように、前処理したＰ型シリコン基板１を
熱酸化してその表面にシリコン酸化膜２を形成し、その
上にシリコン窒化膜３を形成する。第１回目のホトリソ
グラフィ工程（以下、露光工程と称する。）によって、
素子分離領域を形成する為に部分的にシリコン窒化膜３
を除去して開口部３₁ を形成する。シリコン窒化膜３を
拡散マスクとしてその開口部３₁ にドーパントをイオン
注入してチャネルカット用のＰ型拡散層４を形成する。
続いて、図８（ｂ）に示すように、熱酸化によって開口
部３₁ に厚いシリコン酸化層２₁ を形成する。その後、
シリコン窒化膜３を除去してＣＶＤ（化学的気相成長）
法でポリシリコン層と熱酸化によるシリコン酸化膜を堆
積し、図８（ｃ）に示すように、第２回目の露光工程を
経てこれらの層をパターニングし、シリコン酸化膜２₂
とポリシリコン層５とシリコン酸化膜６を残してシリコ
ン基板１面を露呈させる。

【０００３】再び、熱酸化工程によってトランジスタの
ゲート酸化膜となるシリコン酸化膜を形成し、続いて、
ポリシリコン層をＣＶＤ法によって形成する。その後、
図８（ｄ）に示すように、第３回目の露光工程によっ
て、パターニングしてシリコン酸化膜７₁ ，７₂ とポリ
シリコン層８₁ 乃至８₃ を形成し、Ｎ型となるドーパン
トをイオン注入してソース及びドレイン拡散層９₁ 乃至
９₃ を形成する。続いて、図８（ｅ）に示すように、Ｃ
ＶＤ法によってシリコン酸化膜１０を堆積し、第４回目
の露光工程を行って、配線を施す為の開口部１０₁ を形
成してアルミニウム等の導電体膜を蒸着してその後に、
導電体膜をパターニングして配線層１１を形成し、パシ
ベーション膜１２を形成する。

【０００４】

【発明が解決しようとする課題】上述のように、従来の
半導体記憶装置では、ソース・ドレイン拡散層及と素子
分離領域を形成する為の基本的な位置決めの為の露光工
程が少なくとも３回行われている。即ち、素子分離領
域を決定する為の露光工程、ＭＯＳトランジスタを形
成する領域を位置決めする為の露光工程、ソース・ド
レイン拡散層を形成する為の露光工程である。これらの
三回の露光工程による露光装置の位置合わせの誤差を加
味して、ＭＯＳトランジスタ等によるメモリセルが形成
される素子分離領域間の寸法等を設定して、マスクの位
置合わせによる誤差を吸収できるパターンとしなければ
ならない。即ち、素子分離領域間にＭＯＳトランジスタ
を形成する際、マスクの位置合わせの誤差が±δである
とするならば、必要なチャネル長をＬとすると、少なく
ともチャネル長は（Ｌ＋４δ）の余裕をみたパターンと
しなければならない。その結果、露光装置の位置合わせ
の誤差を加味したものとすることによって、半導体記憶
装置の寸法が大きなものとなり、高密度集積化の妨げと
なる。

【０００５】因に、マスクの位置合わせの誤差±δを小
さな値に見積もって製造した場合には、必要な寸法が得
られない部分が生じてメモリセルの特性がばらつき製造
歩留りが低下する欠点がある。更に、パターンの各寸法
に誤差δを加味したものとすると、必要以上に各寸法が
大きなものとなり、その部分に寄生容量或いは寄生抵抗
が発生して、ＭＯＳトランジスタの高速動作を妨げる欠
点がある。本発明は、上述のような問題点に鑑みなされ
たものであって、一度の露光工程で形成されたマスクを
セルフアライメントマスクとして用いて素子分離領域と
ソース・ドレイン拡散層及びチャネル長が設定できる半
導体記憶装置の製造方法を提供することを目的とするも
のである。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、複数のトランジスタのドレイン拡散層
をビット線とし、該ビット線が素子分離領域に平行に形
成されてなる半導体記憶装置の製造方法であって、第１
の半導体記憶装置の製造方法は、半導体基板上に、順
次、シリコン酸化膜、第１の薄膜層、耐酸化性物質を含
む第２の薄膜層及び第３の薄膜層を形成し、前記第３の
薄膜層を部分的に除去して前記第２の薄膜層を露出さ
せ、複数の平行した帯状被覆層を形成し、前記帯状被覆
層間に露出する前記第２の薄膜層を選択的に除去し、前
記第２の薄膜層が選択的に除去された領域に素子分離領
域を形成し、前記素子分離領域に隣接する帯状被覆層を
除去して、残る前記帯状被覆層で覆われた領域を除く、
前記第２の薄膜層とその下層の前記第１の薄膜層を除去
し、前記帯状被覆層をマスクとしてソース拡散層とドレ
イン拡散層を形成する工程を含むことを特徴とするもの
である。

【０００７】第２の半導体記憶装置の製造方法は、半導
体基板上に、順次、シリコン酸化膜、第１の薄膜層、耐
酸化性物質を含む第２の薄膜層及び第３の薄膜層を形成
し、前記第３の薄膜層を部分的に除去して前記第２の薄
膜層を露出させ、複数の平行した帯状被覆層を形成し、
前記帯状被覆層間に露出する前記第２の薄膜層を選択的
に除去し、前記第２の薄膜層が選択的に除去された領域
に素子分離領域を形成し、前記素子分離領域に隣接する
帯状被覆層を除去して、残る前記帯状被覆層で覆われた
領域を除く、前記第２の薄膜層とその下層の前記第１の
薄膜層を除去し、前記帯状被覆層をマスクとしてソース
拡散層とドレイン拡散層を形成し、前記ソース拡散層と
ドレイン拡散層の露呈面を酸化し、前記シリコン酸化膜
からなるゲート酸化膜よりも厚い酸化膜を形成する工程
を含むことを特徴とするものである。

【０００８】第３の半導体記憶装置の製造方法は、半導
体基板上に、順次、シリコン酸化膜、第１の薄膜層、耐
酸化性物質を含む第２の薄膜層及び第３の薄膜層を形成
し、前記第３の薄膜層を部分的に除去して前記第２の薄
膜層を露出させ、複数の平行した帯状被覆層を形成し、
前記帯状被覆層間に露出する前記第２の薄膜層を選択的
に除去し、チャネルカット領域となる拡散層を形成し、
前記チャネルカット領域となる拡散層の上に素子分離領
域を形成し、前記素子分離領域に隣接する帯状被覆層を
除去して、残る前記帯状被覆層で覆われた領域を除く、
前記第２の薄膜層とその下層の前記第１の薄膜層を除去
し、前記帯状被覆層をマスクとしてソース拡散層とドレ
イン拡散層を形成する工程を含むことを特徴とするもの
である。第４の半導体記憶装置の製造方法は、第１の半
導体記憶装置の製造方法において前記第３の薄膜層が酸
化によって体積が増大する物質からなり、前記第３の薄
膜層からなる帯状被覆層を形成した後、高温の酸素雰囲
気中で酸化処理をする工程を含むことを特徴とするもの
である。

【０００９】第５の半導体記憶装置の製造方法は、半導
体基板上に、該半導体基板とは異なる物質組成からなる
第１の薄膜層を形成し、前記第１の薄膜層を部分的に除
去して前記半導体基板面を露出し、複数の平行した帯状
被覆層を形成し、前記帯状被覆層間に露出する領域に選
択的に素子分離領域を形成し、前記素子分離領域に隣接
する前記帯状被覆層を除去し、残る前記帯状被覆層をマ
スクとして前記半導体基板面を露出し、前記帯状被覆層
をマスクとしてソース拡散層とドレイン拡散層を形成す
る工程を含むことを特徴とするものである。

【００１０】第６の半導体記憶装置の製造方法は、半導
体基板上に、該半導体基板とは異なる物質組成からなる
第１の薄膜層を形成し、前記第１の薄膜層を部分的に除
去して前記半導体基板面を露出させ、複数の平行した帯
状被覆層を形成し、前記帯状被覆層間に露出する領域に
選択的に素子分離領域を形成し、前記素子分離領域に隣
接する前記帯状被覆層を除去し、残る前記帯状被覆層を
マスクとして前記半導体基板面を露出し、前記帯状被覆
層をマスクとしてソース拡散層とドレイン拡散層を形成
し、前記ソース拡散層とドレイン拡散層の露呈面を酸化
し、ゲート酸化膜よりも厚い酸化膜を形成する工程を含
むことを特徴とするものである。

【００１１】第７の半導体記憶装置の製造方法は、半導
体基板上に、順次、シリコン酸化膜、該半導体基板とは
異なる物質組成質からなる第１の薄膜層、該第１の薄膜
層と異なる第２の薄膜層を形成し、前記第２の薄膜層を
部分的に除去して前記第１の薄膜層を露出させ、複数の
平行した帯状被覆層を形成し、前記帯状被覆層間に露出
する前記第１の薄膜層を選択的に除去して前記素子分離
領域を形成し、前記素子分離領域に隣接する前記帯状被
覆層を除去して露出する前記第２の薄膜層と前記第１の
薄膜層を選択的に除去し、残る前記帯状被覆層を用いて
ソース拡散層とドレイン拡散層を形成する工程を含むこ
とを特徴とするものである。

【００１２】第８の半導体記憶装置の製造方法は、半導
体基板上に、順次、シリコン酸化膜、該半導体基板とは
異なる物質組成質からなる第１の薄膜層、該第１の薄膜
層と異なる第２の薄膜層を形成し、前記第２の薄膜層を
部分的に除去して前記第１の薄膜層を露出させ、複数の
平行した帯状被覆層を形成し、前記帯状被覆層間に露出
する前記第１の薄膜層を選択的に除去して前記素子分離
領域を形成し、前記素子分離領域に隣接する前記帯状被
覆層を除去して露出する前記第２の薄膜層と前記第１の
薄膜層の選択的に除去し、前記帯状被覆層をマスクとし
てソース拡散層とドレイン拡散層を形成し、前記ソース
拡散層とドレイン拡散層の露呈面を酸化し、ゲート酸化
膜よりも厚い酸化膜を形成する工程を含むことを特徴と
するものである。

【００１３】第９の半導体記憶装置の製造方法は、半導
体基板上に、順次、シリコン酸化膜、該半導体基板とは
異なる物質組成質からなる第１の薄膜層を形成し、前記
第１の薄膜層を部分的に除去して前記シリコン酸化膜を
露出させ、複数の平行した帯状被覆層を形成し、前記帯
状被覆層間に露出する前記シリコン酸化膜を選択的に除
去して素子分離領域を形成し、前記素子分離領域に隣接
する前記帯状被覆層を除去して露出する前記シリコン酸
化を除去し、残る前記帯状被覆層をマスクとしてソース
拡散層とドレイン拡散層を形成し、前記ソース拡散層と
ドレイン拡散層の露呈面に酸化工程により、ゲート酸化
膜よりも厚い酸化膜を形成し、前記帯状被覆層を除去し
て導電性の薄膜からなるゲート電極を形成する工程を含
むことを特徴とするものである。

【００１４】

【作用】本発明に係る第１乃至９の半導体記憶装置の製
造方法によれば、素子分離領域の幅、素子分離領域端か
らゲート拡散層端までの距離、トランジスタのチャネル
長、及び素子分離領域端からソース拡散層端までの距離
が、一度の露光工程によって形成されるマスクによって
決定され、セルフアライメント法による製造工程によっ
て、その後の製造工程による位置合わせのための誤差を
発生させることなく製造できるものであり、従来見込ん
でいた位置合わせによる誤差を小さく設定することがで
きる。第２の半導体記憶装置の製造方法は、ソース及び
ドレイン拡散層の露呈面にゲート酸化膜より厚いシリコ
ン酸化膜を形成することによって蓄積電荷の漏れが低減
される。第３の半導体記憶装置の製造方法によれば、チ
ャネルカット領域となる拡散層もセルフアライメントに
よって形成できるものであり、位置決めの為の誤差を小
さく設定することができる。第４の半導体記憶装置の製
造方法によれば、帯状被覆層からなるマスクが形成され
た第３の薄膜層を熱処理することによって、一層厚い膜
として強固な帯状被覆層とするものである。

【００１５】第５の半導体記憶装置の製造方法によれ
ば、帯状被覆層となる第１の薄膜層として半導体基板と
は異なる物質組成からなる材質を用いるので、ソース及
びドレイン拡散層を形成した後に、フローティングゲー
トとなる導電性膜を形成する為に、保護膜であるシリコ
ン窒化膜等の製造工程を簡略化することができる。第６
の半導体記憶装置の製造方法によれば、ソース拡散層と
ドレイン拡散層の露呈面にゲート酸化膜より厚いシリコ
ン酸化膜を形成することによって蓄積電荷の漏れが低減
される。第７の半導体記憶装置の製造方法によれば、フ
ローティングゲートとなる第１の薄膜層を半導体基板と
異なる物質組成からなる材質とし、その上に、第１の薄
膜層と異なる第２の薄膜層による帯状被覆層を形成する
ものであり、第１の薄膜層に耐酸化性の物質を形成する
ので、シリコン窒化膜等の保護膜の製造工程を簡略化す
ることができる。第８の半導体記憶装置の製造方法によ
れば、前記第１の薄膜層を半導体基板と異なる物質組成
からなる材質を用いてフローティングゲートを形成し、
その上に、第１の薄膜層と異なる第２の薄膜層によって
帯状被覆層を形成するものであり、蓄積電荷の漏れが低
減される。第９の半導体記憶装置の製造方法によれば、
半導体基板にシリコン酸化膜を形成し、その上に耐酸化
性物質を形成し、フローティングゲートとなる導電体層
を、ソース及びドレイン拡散層の露呈面にシリコン酸化
膜を形成した後に形成するものであり、ゲート絶縁膜や
ゲート電極の特性が良好なものとなる。

【００１６】

【実施例】以下、本発明に係る半導体記憶装置の製造方
法を図に基づいて説明する。尚、本発明に係る半導体記
憶装置は、フィールド酸化膜からなる素子分離領域に平
行してトランジスタのドレイン拡散層からなるビット線
が形成されたものであり、以下にその製造方法について
説明する。 実施例１ 図１及び図２は、本発明に係る半導体記憶装置の製造方
法の一実施例を示している。図１（ａ）は、ソース拡散
層とドレイン拡散層及びチャネル長並びに素子分離領域
を決定するシリコン酸化膜によるマスクを形成する工程
である。先ず、前処理がなされたＰ型シリコン基板（半
導体基板）２０を熱酸化してその表面に約１００Åの厚
さにシリコン酸化膜２１（熱酸化膜）を形成する。その
後、ＣＶＤ法により約１２００Åの厚さのポリシリコン
層２２を形成し、更に、ＣＶＤ法による約１５００Åの
シリコン窒化膜２３を形成する。続いて、ＣＶＤ法によ
る約２０００Åのシリコン酸化膜２４を形成する。その
後、シリコン酸化膜２４の全面にレジスト膜を塗布し
て、部分的にレジスト膜を除去して平行する帯状のマス
クを形成し、この帯状マスクをエッチングマスク２５と
してシリコン酸化膜２４をパターニングする。

【００１７】図１（ｂ）は、イオン注入によってチャネ
ルカット領域を形成する為の工程であり、この工程に続
いて、素子分離領域が形成される。先のパターニング工
程で平行するシリコン酸化膜２４₁ 乃至２４₄ …からな
る帯状被覆層が形成され、帯状被覆層間の溝にはシリコ
ン窒化膜２３が露出する。４つの溝に対して１つの割合
で、選択的に溝はレジスト膜２６で覆われ、所定の溝に
露出するシリコン窒化膜２３とその下層のポリシリコン
層２２を除去して開口部１３を形成する。その際、ポリ
シリコン層２２の下層のシリコン酸化膜２１は残す。チ
ャネルカット領域を形成する為に、開口部１３に、ドー
ズ量が約１０ ¹³個／ｃｍ² の硼素イオンを、加速電圧４
０ＫｅＶでイオン注入し、アニーリング工程を経てシリ
コン基板２０にＰ型拡散層２７を形成する。尚、このよ
うに不純物をドープしなくとも素子間が十分に分離され
ているならば、イオン注入を省略することができる。

【００１８】尚、シリコン酸化膜２４₁ 乃至２４₄ …か
らなる帯状被覆層は、メモリセル群が形成される周囲が
部分的に繋がる部分がある場合があり、又、帯状被覆層
のシリコン酸化膜２４₁ 乃至２４₄ は、高温の酸素雰囲
気中でその表面を酸化させた後に、選択的に露呈するシ
リコン窒化膜２３を除去して開口部１３を形成してもよ
い。このような酸化工程で帯状被覆層は強固なものとな
る。無論、イオン注入では、シリコン酸化膜２１を残し
て行っているが、シリコン基板２０の表面を露呈させた
後、薄いシリコン酸化膜（熱酸化膜）を着けてからイオ
ン注入を行ってもよい。

【００１９】図１（ｃ）は、開口部１３に素子分離領域
であるフィールド酸化膜２１ａを形成する工程であり、
約９５０°Ｃでウエット酸化を行うことによって形成さ
れる。フィールド酸化膜２１ａの厚さは、約０．７μｍ
である。その際、ポリシリコン層２２の側面も酸化さ
れ、図１（ｃ）に示すような断面図となる。無論、フィ
ールド酸化膜２１ａは、実質的にポリシリコンのみの酸
化膜で形成してもよく、シリコン基板２０のシリコン酸
化膜２１を含む酸化膜で構成してもよい。

【００２０】続いて、図１（ｄ）に示すように、Ｐ型拡
散層２７と素子分離領域に隣接する両側の帯状のシリコ
ン酸化膜２４₁ ，２４₂ は、他のシリコン酸化膜２
４₃ ，２４₄ をレジスト膜で覆いエッチングして除去さ
れる。シリコン酸化膜２４₃ ，２４₄ をエッチングマス
クとし、露出するシリコン窒化膜２３とその下層のポリ
シリコン層２２を除去する。この際、シリコン酸化膜２
１を残す。図２（ａ）に示すよに、シリコン酸化膜２４
₃ ，２４₄ の下層に、シリコン窒化膜２３₃ ，２３₄ 及
びポリシリコン層２２₃ ，２２₄ が残り、これらを拡散
マクスとして、ソース及びドレイン拡散層を形成する拡
散工程である。シリコン酸化膜２１を通して砒素をイオ
ン注入してドレイン拡散層２８₁ 及びソース拡散層２８
₂ となるＮ型の拡散層を形成する。このイオン注入の条
件は、加速電圧を約１００ＫｅＶとし、ドーズ量を約５
×１０¹⁵個／ｃｍ² で行うが、この条件に限定するもの
ではない。

【００２１】図２（ｂ）は、フッ化水素を含む処理液に
よるウエット処理により、露出したシリコン酸化膜２１
とフィールド酸化膜２１ａを覆うシリコン酸化膜が除去
され、シリコン基板２０の表面が露出させるエッチング
工程である。このエッチング工程でゲート酸化膜となる
シリコン酸化膜２１₃ ，２１₄ が形成される。このエッ
チング工程では、フィールド酸化膜２１ａのシリコン酸
化膜がエッチングされ易いことからこのエッチング工程
でフィールド酸化膜２１ａの厚さは約１００Å程度減少
する。図２（ｃ）は、ドレイン拡散層２８₁ 及びソース
拡散層２８₂ の上に約２０００Å程度のシリコン酸化膜
２１ｂを形成する酸化工程である。この酸化工程は、約
９５０°Ｃでウエット酸化によって形成され、ポリシリ
コン層２２₃ ，２２₄の下にバーズビーク（鳥の嘴状突
起）が僅かに形成される。又、この酸化工程でシリコン
窒化膜２３₃ ，２３₄ 上にも僅かにシリコン酸化膜が形
成される。その後、シリコン窒化膜２３₃ ，２３₄ は除
去され、ポリシリコン層２２₃ ，２２₄が露出する。

【００２２】図２（ｄ）は、ポリシリコン層２２₃ ，２
２₄ を覆う絶縁膜２９とワード線（コントロールゲー
ト）となる導電体層３０を示している。絶縁膜２９は、
公知の方法でシリコン酸化膜、シリコン窒化膜、及びシ
リコン酸化膜からなる三層構造とする。このような絶縁
膜構造にするのは、誘電率を高めることによって、フロ
ーティングゲートとコントロールゲート間のキャパシタ
ンスを増大させる為である。特に、増大させる必要のな
い場合は、シリコン酸化膜のみでもよい。しかし、半導
体記憶装置では、フローティングゲートの蓄積電荷を長
時間に渡り保持できる膜圧と性能を持っていなければな
らないので、上記のような三層構造の絶縁層２９とする
ことが望ましい。絶縁膜２９の上部には、導電体層３０
として、例えば白金シリサイドとポリシリコンからなる
ポリサイドを全面に形成した後、白金シリサイドをパタ
ーニングし、それに合わせて導電性のポリシリコンをパ
ターニングし、フローティングゲートを形成し、エッチ
ング面を酸化する。この後、通常の良く知られた方法に
より、層間絶縁膜、金属配線、パッシベーション等の保
護膜を形成する。

【００２３】実施例２ 図３は、本発明に係る半導体記憶装置の製造方法の他の
実施例を示しており、図３（ａ）乃至（ｃ）は、実施例
１の図２（ｂ）に続く製造工程である。図３（ａ）は、
ドレイン拡散層２８₁ 及びソース拡散層２８₂ 上に約２
０００Åのシリコン酸化膜２１ｂを形成する酸化工程で
ある。この酸化工程では、シリコン窒化膜２４₃ ，２４
₄ の上にもシリコン酸化膜が形成される。続いて、シリ
コン窒化膜２４₃ ，２４₄ を除去して、ポリシリコン層
２２₃ ，２２₄ を露出させる。図３（ｂ）は、露呈した
ポリシリコン層２２₃ ，２２₄ の少なくとも一部を覆う
ように、前面に形成された導電性のポリシリコン層（ド
ープトポリシリコン）をパターニングして、フローティ
ングゲートとなる導電性のポリシリコン２２₅，２２₆
を形成する工程である。

【００２４】図３（ｃ）は、実施例１と同様に、絶縁膜
２９とその上にワード線（コントロールゲート）となる
導電体層３０が形成する工程を示している。絶縁膜２９
は、蓄積電荷を長期間に渡って保持し得るように誘電率
の高い材質からなり、シリコン酸化膜やシリコン窒化膜
或いはシリコン酸化膜が用いる。又、導電体膜３０は、
例えばタングステンシリサイド或いは白金シリサイドと
ポリシリコンからなるポリサイドから形成され、これら
の組成物質を全面に形成した後、ポリサイドをパターニ
ングしてこれに合わせて導電膜のポリシリコン層をパタ
ーニングすることにより、コントロールゲートを形成す
る。続いて、そのポリシリコン層のエッチング面を酸化
させ、その後、公知の方法で、層間絶縁膜、金属配線、
パッシベーション等の保護膜を形成する。

【００２５】実施例３ 本発明に係る半導体記憶装置の製造方法の他の実施例に
ついて図４に基づき説明する。この実施例では、実施例
１，２がフィールド酸化膜を形成する前に、フローティ
ングゲートとなるポリシリコン層を形成したが、この実
施例では、フィールド酸化膜を形成した後に、フローテ
ィングゲートを形成する実施例である。この実施例は、
図１の実施例と略同様な製造工程によるが、図１（ａ）
では、シリコン基板２０上にシリコン酸化膜２１、ポリ
シリコン層２２、シリコン窒化膜２３及びシリコン酸化
膜２４が順次形成されているのに対し、ポリシリコン層
２２を除く層が形成される。シリコン酸化膜２４は、帯
状被覆膜が形成され、図１の実施例と同様に、素子分離
領域並びにソース拡散層とドレイン拡散層及びチャネル
長をセルフアライメントによって形成される。

【００２６】図４（ａ）に示すように、シリコン窒化膜
２３₃ とその下層のシリコン酸化膜（パッド酸化膜）２
１₁ 及びシリコン窒化膜２３₄ とその下層のシリコン酸
化膜（パッド酸化膜）２１₂ をマスクとし、上記実施例
と同様な条件によるイオン注入によって、砒素をイオン
注入してＮ型拡散層のドレイン拡散層２８₁ 及びソース
拡散層２８₂ を形成する。その後、図４（ｂ）に示すよ
うに、約９５０°Ｃで熱酸化工程で、ドレイン及びソー
ス拡散層２８₁ ，２８₂ の表面に約２０００Åのシリコ
ン酸化膜２１ｂを形成する。シリコン窒化膜２３₃ ，２
３₄ の表面にも僅かにシリコン酸化膜が形成され、その
厚さは、５０Å以下である。

【００２７】続いて、シリコン窒化膜２３₃ ，２３
₄ と、その下のパッド酸化膜２１₁ ，２１₂ を除去す
る。このように、ゲートバーズビークを減少させる為に
はパッド酸化膜を除去するのが望ましいが、このパッド
酸化膜を除去するこなく、次の工程に進んでもよい。図
４（ｃ）に示すように、このパッド酸化膜２１₁ ，２１
₂ を除去した後に、新たにゲート酸化膜を形成して、そ
の上に導電性のポリシリコン或いは更に高融点金属のシ
リサンドを形成してポリサイド構造からなる導電体層３
１を形成する。このドレイン拡散層及びソース拡散層を
結ぶ方向に導電体層３１をパターニングしてフローティ
ングゲートを形成する。或いは、図４（ｄ）に示すよう
に、新たなゲート酸化膜を形成し、その上に導電性のポ
リシリコン層からなる導電体層３１を形成し、導電体層
３１をパターニングしてドレイン拡散層及びソース拡散
層２８₁ ，２８₂ を結ぶ方向に対して直交する導電体層
３１ａ，３１ｂを形成してフローティングゲートを形成
する。

【００２８】その後、図４（ｃ）或いは図４（ｄ）の工
程に続いて、図４（ｅ）に示すように、導電体層３１或
いは導電体層３１ａ，３１ｂの上には、蓄積電荷を長期
間に渡り保持する為に、誘電率の高い材質によって絶縁
膜２９を形成する。絶縁膜２９には、上記実施例と同様
に、シリコン酸化膜やシリコン酸化膜とシリコン窒化膜
等からなる絶縁膜が形成される。更に、その上部にワー
ド線（コントロールゲート）となる導電体３２を形成す
る。導電体層３２は、例えばチタンシリサイドとポリシ
リコンからなるポリサイドを用いる。導電体層３２は、
コントロールゲートとなる導電体層であり、ホトリソグ
ラフィ技術によって、パターニングし、そのエッチング
面を酸化させる。その後、公知の方法で層間絶縁膜、金
属配線、パッシベーション等の保護膜を形成する。

【００２９】実施例４ 本発明に係る半導体記憶装置の製造方法の他の実施例に
ついて図５及び図６に基づき説明する。斯る実施例で
は、フローティングゲートとなる導電性薄膜として耐酸
化性の導電性薄膜を用いるものであり、図５（ａ）に示
すように、Ｐ型のシリコン基板２０に、順次、約２００
０Åの熱酸化によるシリコン酸化膜２１を形成し、ＣＤ
Ｖ法により約１５００Åの厚さに耐酸化性の導電性薄膜
であるシリコンカーバイト膜３３を形成し、続いて、Ｃ
ＶＤ法による約２０００Åのシリコン酸化膜２４を形成
する。更に、シリコン酸化膜２４の上にはレジスト膜２
５が被着される。レジスト膜２５は、平行な複数の帯状
のレジスト膜が形成される。このレジスト膜２５をエッ
チングマスクとしてシリコン酸化膜２４をパターニング
することによって帯状被覆層が形成される。

【００３０】次に、図５（ｂ）に示すように、レジスト
膜２６とパターニングされたシリコン酸化膜２４₁ ，２
４₂ からなる帯状被覆層をエッチグマスクにして、４本
の溝について１本の割合で選択的にシリコンカーバイト
膜３３をエッチングする。エッチングに際し、シリコン
酸化膜２１を残すようにし、このシリコン酸化膜を通じ
てチャネルカット領域を形成する為の硼素をイオン注入
してＰ型拡散層２７を形成する。このイオン注入では、
先の実施例と同様に約４０ＫｅＶの加速電圧でドーズ量
を約１０¹³個／ｃｍ² とする。無論、シリコン酸化膜２
１を除去してイオン注入を行ってもよい。

【００３１】続いて、図５（ｃ）に示すように、約９５
０°Ｃでウエット酸化を行って、０．７μｍのフィール
ド酸化膜であるシリコン酸化膜２１ａを形成する。この
際、シリコンカーバイト膜３３は、耐酸化性であるが厚
さ２００Å以下のシリコン酸化膜が形成される。次に、
図５（ｄ）に示すように、シリコン酸化膜２１ａに隣接
する両側の二つのシリコン酸化膜２４₁ ，２４₂ は、他
のシリコン酸化膜２４₃ ，２４₄ をレジスト膜で覆って
選択的に除去する。残ったシリコン酸化膜２４₃ ，２４
₄ をエッングマスクとしてシリコンカーバイト膜３３を
選択的に除去する。この際、シリコン膜２１を残すよう
にし、この酸化膜を通して砒素をイオン注入してＮ型拡
散層のドレイン拡散層２８₁ 及びソース拡散層２８₂ を
形成する。イオン注入は、加速電圧を１００ＫｅＶと
し、ドーズ量を５×１０¹⁵個／ｃｍ² とする。続いて、
図６（ａ）に示すように、フッ化水素を含む処理液によ
るウエット処理により、シリコン酸化膜２２₃ 、２２₄
をマスクとしてシリコン酸化膜２１をエッチングするこ
とにより、シリコン基板２０の一部を選択的に露出させ
る。その際、上記の実施例と同様にフィールド酸化膜２
１ａはエッチングされ、１０００Å程度減少する。

【００３２】図６（ｂ）に示すように、約９５０°Ｃで
ウエット酸化を行うことによって、ドレイン拡散層２８
₁ 及びソース拡散層２８₂ 上に、約２０００Å程度のシ
リコン酸化膜２１ｂが形成される。この酸化によるシリ
コンカーバイト膜３３₃ ，３３₄ の下には僅かにバーズ
ビークが形成される。又、この酸化工程によりシリコン
カーバイト膜３３₃ ，３３₄ の上に僅かにシリコン酸化
膜３４が形成される。この酸化膜３４は除去せずに用い
ることもできるが、図６（ｃ）では、酸化膜３４は除去
しており、シリコンカーバイト層３３₃ ，３３₄ を露出
させた後、表面にシリコン酸化膜、シリコン窒化膜、シ
リコン酸化膜等からなる絶縁膜３５を周知の方法により
形成する。その後、上記実施例のようなシリコンカーバ
イト膜等のポリサイド構造の導電体層３６からなるワー
ド線を形成し、これに合わせてシリコンカーバイト膜を
個々のセル毎に切り離し、全体を酸化させる。続いて、
周知の方法により、層間絶縁膜、金属配線、カバー膜等
を形成する。

【００３３】実施例５ 本発明に係る半導体記憶装置の製造方法の他の実施例に
ついて図７に基づき説明する。図７（ａ）は、図６
（ｂ）の工程に対応する。図７（ａ）に示すように、シ
リコンカーバイト層３３₃ ，３３₄ の上には、シリコン
酸化膜３４が形成されるが、このシリコン酸化膜をフッ
化水素を含む処理液によってウエット処理により除去
し、シリコンカーバイト膜３３₃ ，３３₄ を露出させ
る。続いて、図７（ｂ）に示すように、導電性のポリシ
リコン層２２₅，２２₆ をシリコンカーバイト膜３
３₃ ，３３₄ の一部を覆うように形成する。この後、図
７（ｃ）に示すように、表面にシリコン酸化膜、リシリ
コン窒化膜、シリコン酸化膜からなる絶縁膜３５を周知
の方法及び材質により形成し、その上部にワード線（コ
ントロールゲート）となる導電体層３６を形成する。導
電体層３６は、例えばモリブデンシリサイドとポリシリ
コンからなるポリサイドを形成し、パターニングする。
その後、全体を酸化して、通常良く知られた方法によ
り、層間絶縁膜、金属配線、カバー膜等を形成して完成
させる。

【００３４】尚、上記実施例１乃至５のイオン注入の条
件は、この実施例に限定するものではなく、任意に設定
し得る。又、上記実施例では、耐酸化性の導電性薄膜と
してシリコンカーバイトが用いられているがこの実施例
に限定するものではなく、同様な特性を有する材質であ
ればよい。更に、フィールド酸化膜を形成した後に、フ
ローティングゲートとなる導電性薄膜を形成する実施例
の場合、予めゲート酸化膜となるシリコン酸化膜を形成
することはなく、ソース拡散層及びドレイン拡散層とそ
の上にシリコン酸化膜を形成した後に、シリコン基板の
露呈面にゲート酸化膜を形成し、フローティングゲート
となる導電性薄膜を形成すればよい。

【００３５】

【発明の効果】上述のように、本発明の半導体記憶装置
の製造方法によれば、素子分離領域の幅、素子分離領域
端からゲート電極までの距離、トランジスタのチャネル
長、及び素子分離領域端からソースまでの距離等の設定
がシリコン酸化膜等の一度の露光工程によって形成され
るマスクによるセルフアライメントによって、位置決め
することができるので、それらの位置合わせによる誤差
を少なくすることができる利点がある。従って、位置合
わせ誤差によるマージンを大幅に減少させることができ
るので、集積密度を高めることができる効果を奏するも
のである。又、必要以上に拡散層を広げる必要がないの
で、拡散層の抵抗値が安定すると共に、寄生容量或いは
寄生抵抗が少なくなり、トランジスタの電気的特性が揃
い、その動作も安定し、高速動作を可能にする利点があ
る。又、各記憶セルの特性が揃うので、製造歩留りが良
好なものとなる効果を奏するものである。

【００３６】又、本発明の半導体記憶装置の製造方法に
よれば、耐酸化性の材質による導電耐層をフローティン
グゲートとして用いることによって、フローティングゲ
ートとなるポリシリコン層の保護膜であるシリコン窒化
膜等の層を形成する必要がなく、製造工数を一層低減す
ることができる。又、本発明の半導体記憶装置の製造方
法によれば、素子分離領域とドレイン拡散層及びソース
拡散層トランジスタを形成した後に、予めセルフアライ
メントで設定されたゲート領域に、フローティングゲー
トを形成する導電体層或いはゲート酸化膜を新たに形成
することによって、ゲートバズビークを小さなものとす
ることができると共に、メモリセルの電気的特性を安定
なものとすることができるので、歩留りの良好なものと
することができる効果を奏するものである。又、本発明
の半導体記憶装置の製造方法によれば、セルフアライメ
ントのマスクとして用いられるシリコン酸化膜による帯
状被覆層を形成した後に、酸化処理をすることによっ
て、より一層強固な帯状被覆層とすることができるの
で、その後の、素子分離領域やドレイン及びソース拡散
層等の形成に十分耐え得る帯状被覆層とすることができ
る。

【図面の簡単な説明】

【図１】（ａ）乃至（ｄ）は、本発明に係る半導体記憶
装置の製造方法の一実施例を示す断面図である。

【図２】（ａ）乃至（ｄ）は、図１（ａ）乃至（ｄ）に
続く半導体記憶装置の製造方法を示す断面図である。

【図３】（ａ）乃至（ｃ）は、本発明に係る半導体記憶
装置の製造方法の他の実施例を示す断面図である。

【図４】（ａ）乃至（ｅ）は、本発明に係る半導体記憶
装置の製造方法の他の実施例を示す断面図である。

【図５】（ａ）乃至（ｄ）は、本発明に係る半導体記憶
装置の製造方法の他の実施例を示す断面図である。

【図６】（ａ）乃至（ｃ）は、図５（ａ）乃至（ｄ）に
続く半導体記憶装置の製造方法を示す断面図である。

【図７】（ａ）乃至（ｃ）は、半導体記憶装置の製造方
法の他の実施例を示す断面図である。

【図８】（ａ）乃至（ｆ）は、従来の半導体記憶装置の
製造方法の一例を示す断面図である。

【符号の説明】

１３ 開口部 ２０ シリコン基板 ２１，２１₃ ，２１₄ シリコン酸化膜 ２１₁ ，２１₂ パッド酸化膜 ２１ａ フィールド酸化膜 ２１ｂ シリコン酸化膜 ２２，２２₃ 乃至２２₆ ポリシリコン層 ２３，２３₃ ，２３₄ シリコン窒化膜 ２４，２４₁ 乃至２４₄ シリコン酸化膜 ２５，２６ レジスト膜 ２７ Ｐ型拡散層 ２８₁ ドレイン拡散層 ２８₂ ソース拡散層 ２９，３５ 絶縁膜 ３０，３１，３２，３６ 導電体層 ３３，３３₃ ，３３₄ シリコンカーバイト膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/266 27/115 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｍ 8617−4Ｍ Ｓ 7210−4Ｍ 27/10 ４３４

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数のトランジスタのドレイン拡散層を
   ビット線とし、該ビット線が素子分離領域に平行に形成
   されてなる半導体記憶装置の製造方法に於いて、 半導体基板上に、順次、シリコン酸化膜、第１の薄膜
   層、耐酸化性物質を含む第２の薄膜層及び第３の薄膜層
   を形成し、 前記第３の薄膜層を部分的に除去して前記第２の薄膜層
   を露出させ、複数の平行した帯状被覆層を形成し、 前記帯状被覆層間に露出する前記第２の薄膜層を選択的
   に除去し、 前記第２の薄膜層が選択的に除去された領域に素子分離
   領域を形成し、 前記素子分離領域に隣接する帯状被覆層を除去して、残
   る前記帯状被覆層で覆われた領域を除く、前記第２の薄
   膜層とその下層の前記第１の薄膜層を除去し、 前記帯状被覆層をマスクとしてソース拡散層とドレイン
   拡散層を形成する工程を含むことを特徴とする半導体記
   憶装置の製造方法。
2. 【請求項２】 複数のトランジスタのドレイン拡散層を
   ビット線とし、該ビット線が素子分離領域に平行に形成
   されてなる半導体記憶装置の製造方法に於いて、 半導体基板上に、順次、シリコン酸化膜、第１の薄膜
   層、耐酸化性物質を含む第２の薄膜層及び第３の薄膜層
   を形成し、 前記第３の薄膜層を部分的に除去して前記第２の薄膜層
   を露出させ、複数の平行した帯状被覆層を形成し、 前記帯状被覆層間に露出する前記第２の薄膜層を選択的
   に除去し、 前記第２の薄膜層が選択的に除去された領域に素子分離
   領域を形成し、 前記素子分離領域に隣接する帯状被覆層を除去して、残
   る前記帯状被覆層で覆われた領域を除く、前記第２の薄
   膜層とその下層の前記第１の薄膜層を除去し、 前記帯状被覆層をマスクとしてソース拡散層とドレイン
   拡散層を形成し、 前記ソース拡散層とドレイン拡散層の露呈面を酸化し、
   前記シリコン酸化膜からなるゲート酸化膜よりも厚い酸
   化膜を形成する工程を含むことを特徴とする半導体記憶
   装置の製造方法。
3. 【請求項３】 複数のトランジスタのドレイン拡散層を
   ビット線とし、該ビット線が素子分離領域に平行に形成
   されてなる半導体記憶装置の製造方法に於いて、 半導体基板上に、順次、シリコン酸化膜、第１の薄膜
   層、耐酸化性物質を含む第２の薄膜層及び第３の薄膜層
   を形成し、 前記第３の薄膜層を部分的に除去して前記第２の薄膜層
   を露出させ、複数の平行した帯状被覆層を形成し、 前記帯状被覆層間に露出する前記第２の薄膜層を選択的
   に除去し、チャネルカット領域となる拡散層を形成し、 前記チャネルカット領域となる拡散層の上に素子分離領
   域を形成し、 前記素子分離領域に隣接する帯状被覆層を除去して、残
   る前記帯状被覆層で覆われた領域を除く、前記第２の薄
   膜層とその下層の前記第１の薄膜層を除去し、 前記帯状被覆層をマスクとしてソース拡散層とドレイン
   拡散層を形成する工程を含むことを特徴とする半導体記
   憶装置の製造方法。
4. 【請求項４】 前記第３の薄膜層が酸化によって体積が
   増大する物質からなり、前記第３の薄膜層からなる帯状
   被覆層を形成した後、高温の酸素雰囲気中で酸化処理を
   する工程を含むことを特徴とする請求項１記載の半導体
   記憶装置の製造方法。
5. 【請求項５】 複数のトランジスタのドレイン拡散層を
   ビット線とし、該ビット線が素子分離領域に平行に形成
   されてなる半導体記憶装置の製造方法に於いて、 半導体基板上に、該半導体基板とは異なる物質組成から
   なる第１の薄膜層を形成し、 前記第１の薄膜層を部分的に除去して前記半導体基板面
   を露出し、複数の平行した帯状被覆層を形成し、 前記帯状被覆層間に露出する領域に選択的に素子分離領
   域を形成し、 前記素子分離領域に隣接する前記帯状被覆層を除去し、
   残る前記帯状被覆層をマスクとして前記半導体基板面を
   露出し、 前記帯状被覆層をマスクとしてソース拡散層とドレイン
   拡散層を形成する工程を含むことを特徴とする半導体記
   憶装置の製造方法。
6. 【請求項６】 複数のトランジスタのドレイン拡散層を
   ビット線とし、該ビット線が素子分離領域に平行に形成
   されてなる半導体記憶装置の製造方法に於いて、 半導体基板上に、該半導体基板とは異なる物質組成から
   なる第１の薄膜層を形成し、 前記第１の薄膜層を部分的に除去して前記半導体基板面
   を露出させ、複数の平行した帯状被覆層を形成し、 前記帯状被覆層間に露出する領域に選択的に素子分離領
   域を形成し、 前記素子分離領域に隣接する前記帯状被覆層を除去し、
   残る前記帯状被覆層をマスクとして前記半導体基板面を
   露出し、 前記帯状被覆層をマスクとしてソース拡散層とドレイン
   拡散層を形成し、 前記ソース拡散層とドレイン拡散層の露呈面を酸化し、
   ゲート酸化膜よりも厚い酸化膜を形成する工程を含むこ
   とを特徴とする半導体記憶装置の製造方法。
7. 【請求項７】 複数のトランジスタのドレイン拡散層を
   ビット線とし、該ビット線が素子分離領域に平行に形成
   されてなる半導体記憶装置の製造方法に於いて、 半導体基板上に、順次、シリコン酸化膜、該半導体基板
   とは異なる物質組成からなる第１の薄膜層、該第１の薄
   膜層と異なる第２の薄膜層を形成し、 前記第２の薄膜層を部分的に除去して前記第１の薄膜層
   を露出させ、複数の平行した帯状被覆層を形成し、 前記帯状被覆層間に露出する前記第１の薄膜層を選択的
   に除去して前記素子分離領域を形成し、 前記素子分離領域に隣接する前記帯状被覆層を除去して
   露出する前記第２の薄膜層と前記第１の薄膜層を選択的
   に除去し、 残る前記帯状被覆層を用いてソース拡散層とドレイン拡
   散層を形成する工程を含むことを特徴とする半導体記憶
   装置の製造方法。
8. 【請求項８】 複数のトランジスタのドレイン拡散層を
   ビット線とし、該ビット線が素子分離領域に平行に形成
   されてなる半導体記憶装置の製造方法に於いて、 半導体基板上に、順次、シリコン酸化膜、該半導体基板
   とは異なる物質組成質からなる第１の薄膜層、該第１の
   薄膜層と異なる第２の薄膜層を形成し、 前記第２の薄膜層を部分的に除去して前記第１の薄膜層
   を露出させ、複数の平行した帯状被覆層を形成し、 前記帯状被覆層間に露出する前記第１の薄膜層を選択的
   に除去して前記素子分離領域を形成し、 前記素子分離領域に隣接する前記帯状被覆層を除去して
   露出する前記第２の薄膜層と前記第１の薄膜層を選択的
   に除去し、 前記帯状被覆層をマスクとしてソース拡散層とドレイン
   拡散層を形成し、 前記ソース拡散層とドレイン拡散層の露呈面を酸化し、
   ゲート酸化膜よりも厚い酸化膜を形成する工程を含むこ
   とを特徴とする半導体記憶装置の製造方法。
9. 【請求項９】 複数のトランジスタのドレイン拡散層を
   ビット線とし、該ビット線が素子分離領域に平行に形成
   されてなる半導体記憶装置の製造方法に於いて、 半導体基板上に、順次、シリコン酸化膜、該半導体基板
   とは異なる物質組成からなる第１の薄膜層を形成し、 前記第１の薄膜層を部分的に除去して前記シリコン酸化
   膜を露出させ、複数の平行した帯状被覆層を形成し、 前記帯状被覆層間に露出する前記シリコン酸化膜を選択
   的に除去して素子分離領域を形成し、 前記素子分離領域に隣接する前記帯状被覆層を除去して
   露出する前記シリコン酸化を除去し、残る前記帯状被覆
   層をマスクとしてソース拡散層とドレイン拡散層を形成
   し、 前記ソース拡散層とドレイン拡散層の露呈面に酸化工程
   により、ゲート酸化膜よりも厚い酸化膜を形成し、 前記帯状被覆層を除去して導電性の薄膜によるゲート電
   極を形成する工程を含むことを特徴とする半導体記憶装
   置の製造方法。