JPS6341224B2 - - Google Patents
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- JPS6341224B2 JPS6341224B2 JP54120629A JP12062979A JPS6341224B2 JP S6341224 B2 JPS6341224 B2 JP S6341224B2 JP 54120629 A JP54120629 A JP 54120629A JP 12062979 A JP12062979 A JP 12062979A JP S6341224 B2 JPS6341224 B2 JP S6341224B2
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- insulating layer
- shaped conductor
- sio
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製法、特に、半導体記憶
回路装置に適した製法に関する。
回路装置に適した製法に関する。
半導体記憶回路装置の一つとして不揮発性半導
体記憶回路装置がある。
体記憶回路装置がある。
この種の半導体記憶回路装置として現在最も一
般的に採用されているものは、２層多結晶シリコ
ン技術を用い第１層目（下層）の多結晶シリコン
層を浮遊型に形成し電荷の蓄積層として用いた
NMIS（Ｎ Channel−Metal−Insulator−
Smiconductor）型のEPROM（Electrica−lly
Programable Read Only Memory）がある。
般的に採用されているものは、２層多結晶シリコ
ン技術を用い第１層目（下層）の多結晶シリコン
層を浮遊型に形成し電荷の蓄積層として用いた
NMIS（Ｎ Channel−Metal−Insulator−
Smiconductor）型のEPROM（Electrica−lly
Programable Read Only Memory）がある。
近年、一枚の半導体基板上に集積される回路素
子の数の増加が要求されてきており、かかる
ROMを有する半導体チツプにおいてもメモリ機
能の単位を構成する各メモリセルを如何に小さく
するかが一つの大きな関心事である。
子の数の増加が要求されてきており、かかる
ROMを有する半導体チツプにおいてもメモリ機
能の単位を構成する各メモリセルを如何に小さく
するかが一つの大きな関心事である。
かかるメモリセルを小さくする一つの試みとし
て本発明者等は半導体基体内に拡散によつて形成
された配線層をはさむ多結晶シリコン配線層の間
隔を出来るだけ小さくすることを考えた。本発明
はこの結果達成されたものである。
て本発明者等は半導体基体内に拡散によつて形成
された配線層をはさむ多結晶シリコン配線層の間
隔を出来るだけ小さくすることを考えた。本発明
はこの結果達成されたものである。
本発明の目的とするところは、高密度な配線層
を有する半導体記憶回路装置の製法を提供するこ
とにある。
を有する半導体記憶回路装置の製法を提供するこ
とにある。
上記目的を達成するために、本発明によれば、
浮遊ゲートと、その上に形成された制御ゲートと
を有する不揮発生メモリセルをマトリツクス状に
配置して成る半導体記憶回路装置の製造方法にお
いて、 (a) 半導体基体の一主表面に互いに離間して並行
に延在する帯状の第１絶縁層と、それら第１絶
縁層の間に延在する、前記第１絶縁層より薄い
第２絶縁層とを形成する工程と、 (b) 前記第１および第２絶縁層と直交し互いに離
間して前記第１および第２絶縁層上に延在する
複数の制御ゲート用帯状導体層と、前記帯状導
体層と実質的に同一の幅を以つて、前記帯状導
体層の下側に配置され、かつ前記帯状導体層で
覆われた前記第２絶縁層上に選択的に配置され
た複数の浮遊ゲート用導体層とを形成する工程
と、 (c) 前記複数の帯状導体層の各帯状導体層の一端
側にその帯状導体層に沿つて露出した前記第１
絶縁層および第２絶縁層をその一端側に自己整
合してエツチングすることによつてソース領域
となるべき半導体基体表面から絶縁層を除去す
るとともに、前記各帯状導体層の他端側にその
帯状導体層に沿つて露出した前記第２絶縁層を
その他端側に自己整合してエツチングすること
によつてドレイン領域となるべき半導体基体表
面から絶縁層を除去する工程と、 (d) 前記帯状導体層の両端側において絶縁層を除
去した前記ソースおよびドレイン領域となるべ
き半導体基体表面からその基体表面部と反対導
電型の不純物を導入することによつて前記帯状
導体層に自己整合的にソースおよびドレイン領
域を形成する工程とを具備することを特徴とす
る。
浮遊ゲートと、その上に形成された制御ゲートと
を有する不揮発生メモリセルをマトリツクス状に
配置して成る半導体記憶回路装置の製造方法にお
いて、 (a) 半導体基体の一主表面に互いに離間して並行
に延在する帯状の第１絶縁層と、それら第１絶
縁層の間に延在する、前記第１絶縁層より薄い
第２絶縁層とを形成する工程と、 (b) 前記第１および第２絶縁層と直交し互いに離
間して前記第１および第２絶縁層上に延在する
複数の制御ゲート用帯状導体層と、前記帯状導
体層と実質的に同一の幅を以つて、前記帯状導
体層の下側に配置され、かつ前記帯状導体層で
覆われた前記第２絶縁層上に選択的に配置され
た複数の浮遊ゲート用導体層とを形成する工程
と、 (c) 前記複数の帯状導体層の各帯状導体層の一端
側にその帯状導体層に沿つて露出した前記第１
絶縁層および第２絶縁層をその一端側に自己整
合してエツチングすることによつてソース領域
となるべき半導体基体表面から絶縁層を除去す
るとともに、前記各帯状導体層の他端側にその
帯状導体層に沿つて露出した前記第２絶縁層を
その他端側に自己整合してエツチングすること
によつてドレイン領域となるべき半導体基体表
面から絶縁層を除去する工程と、 (d) 前記帯状導体層の両端側において絶縁層を除
去した前記ソースおよびドレイン領域となるべ
き半導体基体表面からその基体表面部と反対導
電型の不純物を導入することによつて前記帯状
導体層に自己整合的にソースおよびドレイン領
域を形成する工程とを具備することを特徴とす
る。
以下、本発明を具体的な実施例をもとに説明す
る。
る。
第１図乃至第７図は本発明による32Kビツトの
EPROMにおけるメモリマトリツクス部分の製造
工程図を示す。それぞれの図において、ａは平面
図、ｂはａのＢ−B′切断断面図、ｃはａのＣ−
Ｃ切断断面図そしてｄはａのＤ−D′切断断面図
を示している。
EPROMにおけるメモリマトリツクス部分の製造
工程図を示す。それぞれの図において、ａは平面
図、ｂはａのＢ−B′切断断面図、ｃはａのＣ−
Ｃ切断断面図そしてｄはａのＤ−D′切断断面図
を示している。
(1) まず、第１図ａ，ｂ，ｃおよびｄに示す如く
Ｐ導電型の（100）結結面をもち、比抵抗５〜
８Ωcmの単結晶シリコンウエーハ（基体））１
表面に厚を1.0μ〜1.5μのフイールドSiO2層２を
選択的に形成し、さらにこのフイールドSiO2
層２の間に厚さ500〜1000Åの薄いゲートSiO2
層３を形成する。
Ｐ導電型の（100）結結面をもち、比抵抗５〜
８Ωcmの単結晶シリコンウエーハ（基体））１
表面に厚を1.0μ〜1.5μのフイールドSiO2層２を
選択的に形成し、さらにこのフイールドSiO2
層２の間に厚さ500〜1000Åの薄いゲートSiO2
層３を形成する。
上記フイールドSiO2層２の具体的形成方法
は周知のLOCOS（Local Oxidation of Sil−
icon）技術と称されるシリコン基体の選択酸化
によつて形成される。すなわち、シリコンウエ
ーハ表面にSiO2層およびSi3N4層からなる２重
絶縁層を選択的に形成せしめ、しかる後、例え
ば1000℃、ウエツトO2または水蒸気中でシリ
コンウエーハを約６〜18時間熱処理することに
より上記２重絶縁層が覆われていないシリコン
基体表面にフイールドSiO2層が形成される。
一方、ゲートSiO2層３は、上記２重絶縁層を
除去することによつてシリコン基体の表面を露
出した後、例えば1000℃ドライO2中で165分、
シリコン基体を熱処理することによつて形成さ
れる。
は周知のLOCOS（Local Oxidation of Sil−
icon）技術と称されるシリコン基体の選択酸化
によつて形成される。すなわち、シリコンウエ
ーハ表面にSiO2層およびSi3N4層からなる２重
絶縁層を選択的に形成せしめ、しかる後、例え
ば1000℃、ウエツトO2または水蒸気中でシリ
コンウエーハを約６〜18時間熱処理することに
より上記２重絶縁層が覆われていないシリコン
基体表面にフイールドSiO2層が形成される。
一方、ゲートSiO2層３は、上記２重絶縁層を
除去することによつてシリコン基体の表面を露
出した後、例えば1000℃ドライO2中で165分、
シリコン基体を熱処理することによつて形成さ
れる。
なお、第１図ｂおよびｃにおいて、P+型領
域４が示されている。このP+型領域４は寄生
チヤンネル防止のために形成されたものであ
る。このP+型領域４は、フイールドSiO2層２
の形成前に上記２重絶縁層をマスクとしたボロ
ンイオンの打込みによつて形成される。このボ
ロンイオンの打込みエネルギーおよびボロンイ
オンこの打込みドーズ量はそれぞれ75KeV、
５×1013／cm2が好ましい。
域４が示されている。このP+型領域４は寄生
チヤンネル防止のために形成されたものであ
る。このP+型領域４は、フイールドSiO2層２
の形成前に上記２重絶縁層をマスクとしたボロ
ンイオンの打込みによつて形成される。このボ
ロンイオンの打込みエネルギーおよびボロンイ
オンこの打込みドーズ量はそれぞれ75KeV、
５×1013／cm2が好ましい。
(2) 第２図ａ，ｂ，ｃおよびｄに示す如くゲート
SiO2層３上に浮遊ゲートとなる第１層目の多
結晶シリコン層５を選択的に形成する。この多
結晶シリコン層５の厚さは約3500Åである。第
２図ａおよびｄから明らかなように、この多結
晶シリコン層５はゲートSiO2層３を完全に覆
う必要があるため、その端部はフイールド
SiO2層２上に存在する。
SiO2層３上に浮遊ゲートとなる第１層目の多
結晶シリコン層５を選択的に形成する。この多
結晶シリコン層５の厚さは約3500Åである。第
２図ａおよびｄから明らかなように、この多結
晶シリコン層５はゲートSiO2層３を完全に覆
う必要があるため、その端部はフイールド
SiO2層２上に存在する。
(3) シリコンウエーハ１を1000℃、ドライO2中
で200分間熱処理し、多結晶シリコン層５表面
上に厚さ1200ÅのSiO2層を形成する。この
SiO2層は第１層目の多結晶シリコンと後述す
る第２層目の多結晶シリコンとの間を絶縁する
ために形成された。次に、コントロールゲート
すなわちワード線とすべき第２層目の多結晶シ
リコン層をシリコンウエーハ主表面上に被着す
る。そして、この第２層目の多結晶シリコン層
上にホトレジスト膜を上記フイールドSiO2層
２に対して直交するように選択的に形成する。
しかる後、第３図ａ，ｂ，ｃおよびｄに示す如
く上記ホトレジスト膜（図中８で示される膜）
をマスクとして第２層目および第１層目の多結
晶シリコン５，７を選択的にエツチする。な
お、上述した第１層目の多結晶シリコン５と第
２層目の多結晶シリコン７との間のSiO2層は
第３図ｃおよびｄ中にSiO2層６として示され
る。
で200分間熱処理し、多結晶シリコン層５表面
上に厚さ1200ÅのSiO2層を形成する。この
SiO2層は第１層目の多結晶シリコンと後述す
る第２層目の多結晶シリコンとの間を絶縁する
ために形成された。次に、コントロールゲート
すなわちワード線とすべき第２層目の多結晶シ
リコン層をシリコンウエーハ主表面上に被着す
る。そして、この第２層目の多結晶シリコン層
上にホトレジスト膜を上記フイールドSiO2層
２に対して直交するように選択的に形成する。
しかる後、第３図ａ，ｂ，ｃおよびｄに示す如
く上記ホトレジスト膜（図中８で示される膜）
をマスクとして第２層目および第１層目の多結
晶シリコン５，７を選択的にエツチする。な
お、上述した第１層目の多結晶シリコン５と第
２層目の多結晶シリコン７との間のSiO2層は
第３図ｃおよびｄ中にSiO2層６として示され
る。
(4) 次に、シリコンウエーハ１内に基準電圧供給
線（アース線）となるべきN+型ソース領域
（複数のMISトランジスタの共通ソース領域）
を形成するために第１層目および第２層目の多
結晶シリコン５，７をマスクとして選択的にフ
イールドSiO2層２およびゲートSiO2層３をエ
ツチングする。
線（アース線）となるべきN+型ソース領域
（複数のMISトランジスタの共通ソース領域）
を形成するために第１層目および第２層目の多
結晶シリコン５，７をマスクとして選択的にフ
イールドSiO2層２およびゲートSiO2層３をエ
ツチングする。
この工程は本発明の目的が達成されるところ
の最も重要な工程である。この工程の詳細を以
下に述べる。
の最も重要な工程である。この工程の詳細を以
下に述べる。
ホトレジスト膜８を残した状態でさらにその
上にホトレジスト膜９を形成する。このホトレ
ジスト膜９のパターンは、第４図ａ，ｂ，ｃお
よびｄに示す如く形成される。すなわち、ホト
レジスト膜９のパターン寸法精度は充分な配慮
が必要とされない。ひきつづき、ホトレジスト
膜８，９および多結晶シリコン層５，７の覆わ
れていないフイールドSiO2層２およびゲート
SiO2層３をエツチングしシリコン基体１表面
を露出させる。つまり、ホトレジスト膜８，９
および多結晶シリコン層５，７がSiO2のエツ
チング用マスクとしフイールドSiO2層２およ
びゲートSiO2層３を選択的にエツチされる。
厚さ1.0μ〜1.5μのフイールドSiO2層２と厚さ
500〜1000Åの薄いゲートSiO2層３との同時エ
ツチングのためにこれらSiO2層のエツチング
方法としては、Journal of Vacuum Society
Technology、15(2)、March／April1978の第
319頁乃至第326頁に記載されている如く反応性
スパツタエツチング法が好ましい。本実施例に
おいては、C3F6またはC4F8のガスを0.1torr程
度に減圧し、プラズマ化させた雰囲気で上記フ
イールドSiO2層２とゲートSiO2層３とが同時
エツチングされる。反応性スパツタエツチング
が用いられる理由としては次の理由からであ
る。すなわち、通常の弗酸系のエツチング液を
用いてフイールドSiO2層２を完全にエツチン
グしようとすると、ゲートSiO2層２がサイド
エツチされ、ゲート絶縁破壊強度およびデバイ
ス構造の点でで好ましくない。したがつて、サ
イドエツチのほとんどない反応性スパツタエツ
チングがよい。この反応性スパツタエツチング
によれば、フイールドSiO2層２およびゲート
SiO2層３を同時にエツチしてもこれらSiO2層
２，３のエツチ側面はシリコン基体表面に対し
てほぼ垂直となる。なお、フイールドSiO2層
２が完全にエツチされる間、ゲートSiO2層３
がシリコンはSiO2に対してエツチング速度が
１／１０程度でありほとんど問題にならない。直下
のシリコン基体１表面もエツチされる。
上にホトレジスト膜９を形成する。このホトレ
ジスト膜９のパターンは、第４図ａ，ｂ，ｃお
よびｄに示す如く形成される。すなわち、ホト
レジスト膜９のパターン寸法精度は充分な配慮
が必要とされない。ひきつづき、ホトレジスト
膜８，９および多結晶シリコン層５，７の覆わ
れていないフイールドSiO2層２およびゲート
SiO2層３をエツチングしシリコン基体１表面
を露出させる。つまり、ホトレジスト膜８，９
および多結晶シリコン層５，７がSiO2のエツ
チング用マスクとしフイールドSiO2層２およ
びゲートSiO2層３を選択的にエツチされる。
厚さ1.0μ〜1.5μのフイールドSiO2層２と厚さ
500〜1000Åの薄いゲートSiO2層３との同時エ
ツチングのためにこれらSiO2層のエツチング
方法としては、Journal of Vacuum Society
Technology、15(2)、March／April1978の第
319頁乃至第326頁に記載されている如く反応性
スパツタエツチング法が好ましい。本実施例に
おいては、C3F6またはC4F8のガスを0.1torr程
度に減圧し、プラズマ化させた雰囲気で上記フ
イールドSiO2層２とゲートSiO2層３とが同時
エツチングされる。反応性スパツタエツチング
が用いられる理由としては次の理由からであ
る。すなわち、通常の弗酸系のエツチング液を
用いてフイールドSiO2層２を完全にエツチン
グしようとすると、ゲートSiO2層２がサイド
エツチされ、ゲート絶縁破壊強度およびデバイ
ス構造の点でで好ましくない。したがつて、サ
イドエツチのほとんどない反応性スパツタエツ
チングがよい。この反応性スパツタエツチング
によれば、フイールドSiO2層２およびゲート
SiO2層３を同時にエツチしてもこれらSiO2層
２，３のエツチ側面はシリコン基体表面に対し
てほぼ垂直となる。なお、フイールドSiO2層
２が完全にエツチされる間、ゲートSiO2層３
がシリコンはSiO2に対してエツチング速度が
１／１０程度でありほとんど問題にならない。直下
のシリコン基体１表面もエツチされる。
(5) 次にホトレジスト膜９を取り除いた後、N+
型ドレイン領域形成用の拡散窓を形成するた
め、多結晶シリコン５、SiO2層６およびホト
レジスト膜８の３重層とフイールドSiO2層２
によつて取り囲まれたゲートSiO2層（第４図
ｃの３′として示されたゲートSiO2層）をエツ
チングし、シリコン基板１表面を露出する。こ
の時のエツチングとしては通常の弗酸系のエツ
チング液を用いたウエツトエツチでよい。同時
に露出しているフイールドSiO2層２もエツチ
ングされるが、このフイールドSiO2層２は前
述したように充分厚いため問題にならない。な
お、他のエツチング方法としては前述したよう
な反応性スパツタエツチング方法が推奨され
る。次にホトレジスト膜８が取り除かれる。し
かる後、露出された基体表面および多結晶シリ
コン層７に例えば熱拡散法によつて基体と反対
導電型の不純物、例えばリン（Ｐ）またはヒ素
（As）のドーピングを行ない第５図ａ，ｂ，ｃ
およびｄに示すようにN+型ドレイン領域D1，
D2，D3およびN+型ソース領域S1，S2が形成さ
れる。なお、SiO2層１０，１１，１２，１３，
１４は拡散時に形成されたものである。
型ドレイン領域形成用の拡散窓を形成するた
め、多結晶シリコン５、SiO2層６およびホト
レジスト膜８の３重層とフイールドSiO2層２
によつて取り囲まれたゲートSiO2層（第４図
ｃの３′として示されたゲートSiO2層）をエツ
チングし、シリコン基板１表面を露出する。こ
の時のエツチングとしては通常の弗酸系のエツ
チング液を用いたウエツトエツチでよい。同時
に露出しているフイールドSiO2層２もエツチ
ングされるが、このフイールドSiO2層２は前
述したように充分厚いため問題にならない。な
お、他のエツチング方法としては前述したよう
な反応性スパツタエツチング方法が推奨され
る。次にホトレジスト膜８が取り除かれる。し
かる後、露出された基体表面および多結晶シリ
コン層７に例えば熱拡散法によつて基体と反対
導電型の不純物、例えばリン（Ｐ）またはヒ素
（As）のドーピングを行ない第５図ａ，ｂ，ｃ
およびｄに示すようにN+型ドレイン領域D1，
D2，D3およびN+型ソース領域S1，S2が形成さ
れる。なお、SiO2層１０，１１，１２，１３，
１４は拡散時に形成されたものである。
(6) 次に、アルミニウム層のコンタクトがなされ
るところのN+型ドレイン領域D1，D2，D3表面
上のSiO2層１２，１３，１４を選択的に除去
した後、シリコン基体１上全体に表面保護層お
よび層間絶縁層となるPSG（Phospho−Silicate
Glass：ホスホ・シリケートガラス）層１５を
CVD（Chemical Vapor Depossition）法によ
り第６図ａ，ｂ，ｃおよびｄに示すように形成
する。N+型ドレイン領域D1，D2，D3内には
PSG膜に含まれるリンが拡散される。この結
果第６図ｃに示すような構造のN+型ドレイン
領域、D1，D2，D3が形成される。
るところのN+型ドレイン領域D1，D2，D3表面
上のSiO2層１２，１３，１４を選択的に除去
した後、シリコン基体１上全体に表面保護層お
よび層間絶縁層となるPSG（Phospho−Silicate
Glass：ホスホ・シリケートガラス）層１５を
CVD（Chemical Vapor Depossition）法によ
り第６図ａ，ｂ，ｃおよびｄに示すように形成
する。N+型ドレイン領域D1，D2，D3内には
PSG膜に含まれるリンが拡散される。この結
果第６図ｃに示すような構造のN+型ドレイン
領域、D1，D2，D3が形成される。
(7) コンタクト孔１６，１７，１８をホトエツチ
ングであけた後、アルミニウムをシリコン基体
１上全体に蒸着する。しかる後、ホトエツチン
グにより第７図ａ，ｂ，ｃおよびｄに示すよう
にビツト線とすべきアルミニウム配線層１９，
２０，２１，２２が形成される。なお、C1〜
C12はドレイン領域とアルミニウムとのコンタ
クト部分である。
ングであけた後、アルミニウムをシリコン基体
１上全体に蒸着する。しかる後、ホトエツチン
グにより第７図ａ，ｂ，ｃおよびｄに示すよう
にビツト線とすべきアルミニウム配線層１９，
２０，２１，２２が形成される。なお、C1〜
C12はドレイン領域とアルミニウムとのコンタ
クト部分である。
以上の方法により、第８図に示す回路構成をも
つたROMマトリツクスが形成される。なお、図
中カツコ内に示された符号は前記の実施例に記さ
れた符号と対応している。
つたROMマトリツクスが形成される。なお、図
中カツコ内に示された符号は前記の実施例に記さ
れた符号と対応している。
第８図において、B1〜B4はアルミニウム配線
層１９，２０，２１，２２からなるビツト線を示
し、W1〜W4は第２層目の多結晶シリコン層７か
らなるワード線を示している。
層１９，２０，２１，２２からなるビツト線を示
し、W1〜W4は第２層目の多結晶シリコン層７か
らなるワード線を示している。
本発明の方法を適用した場合、以下の理由によ
り目的が達成できる。
り目的が達成できる。
いままでの第２層目の多結晶シリコン層のパタ
ーン形成にあたつては、第９図に示すROMマト
リツクスの部分平面図および第９図のＡ−A′切
断断面図を示す第１０図から明らかなようにフイ
ールドSiO2層２３の端部E1から第２層目の多結
晶シリコン層７の端部E2までの距離ｌをマスク
合せ余裕を考慮して1.5〜2.0μｍとしていた。な
ぜならば、N+型ソース領域を形成するにあたつ
てフイールドSiO2層２３も拡散用マスクの一部
としていた。それゆえ、このマスク合せ余裕を充
分にとらないとマスク合せでずれが生じた場合、
点線で示されるように多結晶シリコン層のパター
ン７′が形成されてしまう。このため、予定した
N+型ソース領域の拡散幅よりも小さくなりN+型
ソース領域の抵抗（配線抵抗）が増大してしま
う。さらに、第１０図の矢印Ｇで示される部分で
多結晶シリコン層の配線容量が増大してしまう。
この結果、N+型ソース領域の抵抗増大によつて
読み出し電位が不安定となつたり、配線容量増大
によつてアクセス時間が遅くなつたりする。
ーン形成にあたつては、第９図に示すROMマト
リツクスの部分平面図および第９図のＡ−A′切
断断面図を示す第１０図から明らかなようにフイ
ールドSiO2層２３の端部E1から第２層目の多結
晶シリコン層７の端部E2までの距離ｌをマスク
合せ余裕を考慮して1.5〜2.0μｍとしていた。な
ぜならば、N+型ソース領域を形成するにあたつ
てフイールドSiO2層２３も拡散用マスクの一部
としていた。それゆえ、このマスク合せ余裕を充
分にとらないとマスク合せでずれが生じた場合、
点線で示されるように多結晶シリコン層のパター
ン７′が形成されてしまう。このため、予定した
N+型ソース領域の拡散幅よりも小さくなりN+型
ソース領域の抵抗（配線抵抗）が増大してしま
う。さらに、第１０図の矢印Ｇで示される部分で
多結晶シリコン層の配線容量が増大してしまう。
この結果、N+型ソース領域の抵抗増大によつて
読み出し電位が不安定となつたり、配線容量増大
によつてアクセス時間が遅くなつたりする。
一方、本発明の方法によれば、N+型ソース領
域形成用孔は第１１図に示すROMマトリツクス
の部分平面図および第１１図のＡ−A′切断断面
図を示す第１２図から明らかなように多結晶シリ
コン層７(5)ををマスクとしてフイールドSiO2層
２が選択的に上記した方法により除去される。そ
して、N+型ソース領域は隣接する多結晶シリコ
ン層７(5)と自己整合的に形成される。それゆえ、
多結晶シリコン７間のマスク合せ余裕をとる必要
が全くない。このため高集積化が可能となつた。
第９図および第１０図で示したROMマトリツク
スにおける１ビツト当りのセルサイズは14μ×
12μ必要であつた。これに対し、第１１図および
第１２図で示したROMマトリツクスにおける１
ビツト当りのセルサイズは12μ×12μであつた。
域形成用孔は第１１図に示すROMマトリツクス
の部分平面図および第１１図のＡ−A′切断断面
図を示す第１２図から明らかなように多結晶シリ
コン層７(5)ををマスクとしてフイールドSiO2層
２が選択的に上記した方法により除去される。そ
して、N+型ソース領域は隣接する多結晶シリコ
ン層７(5)と自己整合的に形成される。それゆえ、
多結晶シリコン７間のマスク合せ余裕をとる必要
が全くない。このため高集積化が可能となつた。
第９図および第１０図で示したROMマトリツク
スにおける１ビツト当りのセルサイズは14μ×
12μ必要であつた。これに対し、第１１図および
第１２図で示したROMマトリツクスにおける１
ビツト当りのセルサイズは12μ×12μであつた。
すなわち、本発明の方法により得られたROM
マトリツクスにおける１ビツト当りのセルサイズ
は、従来のそれに比べて約17％縮少された。
マトリツクスにおける１ビツト当りのセルサイズ
は、従来のそれに比べて約17％縮少された。
また、本発明の方法により得られたROMマト
リツクスによればN+型ソース領域の抵抗増大あ
るいは多結晶シリコン層の配線容量増大がなくな
り読み出し電位が不安定とならず、またアクセス
時間も速い。
リツクスによればN+型ソース領域の抵抗増大あ
るいは多結晶シリコン層の配線容量増大がなくな
り読み出し電位が不安定とならず、またアクセス
時間も速い。
次に、本発明の変形例を以下に説明する。
(a) 前記実施例の工程(4)において、ホトレジスト
膜８を取り除いた後にホトレジスト膜９を形成
してもよい。
膜８を取り除いた後にホトレジスト膜９を形成
してもよい。
(b) 前記実施例の工程(4)において、フイールド
SiO2層２とゲートSiO2層３との同時エツチン
グは通常の弗酸系のエツチング液を用いてもよ
い。ただし、この方法によれば前述したように
ゲートSiO2層３のサイドエツチが生じる。こ
のため、露出したシリコン基体表面を酸化し、
サイドエツチ部分をその酸化によつて形成され
たSiO2層で埋め込む必要がある。
SiO2層２とゲートSiO2層３との同時エツチン
グは通常の弗酸系のエツチング液を用いてもよ
い。ただし、この方法によれば前述したように
ゲートSiO2層３のサイドエツチが生じる。こ
のため、露出したシリコン基体表面を酸化し、
サイドエツチ部分をその酸化によつて形成され
たSiO2層で埋め込む必要がある。
N+型ソース領域およびN+型ドレイン領域形
成にあたつては上記理由により薄いSiO2層が
シリコン基体表面に形成されてしまうのでその
SiO2層を通過させて形成するイオン打込み技
術を用いるとよい。
成にあたつては上記理由により薄いSiO2層が
シリコン基体表面に形成されてしまうのでその
SiO2層を通過させて形成するイオン打込み技
術を用いるとよい。
(c) 前記実施例の工程(5)においてN+型ソース領
域S1，S2およびN+型ドレイン領域D1，D2，D3
は上記したようなイオン打込み技術により形成
してもよい。不純物イオンとしてはリン（Ｐ）
やヒ素（As）が用いられる。
域S1，S2およびN+型ドレイン領域D1，D2，D3
は上記したようなイオン打込み技術により形成
してもよい。不純物イオンとしてはリン（Ｐ）
やヒ素（As）が用いられる。
イオン打込みによりN+型ソースおよびドレ
イン領域を形成する場合には、第４図ｃに示さ
れるゲートSiO2層３′はあえて取り除く必要は
ない。その理由は、変形例ｄで述べたようにイ
オン打込みによればSiO2層を通してシリコン
基体内に不純物を導入することができるためで
ある。
イン領域を形成する場合には、第４図ｃに示さ
れるゲートSiO2層３′はあえて取り除く必要は
ない。その理由は、変形例ｄで述べたようにイ
オン打込みによればSiO2層を通してシリコン
基体内に不純物を導入することができるためで
ある。
(d) 前記実施例においては浮遊ゲート層およびコ
ントロールゲート層（ワード線）として多結晶
シリコンすなわち半導体層を用いたが浮遊ゲー
ト層としてモリブデンのような導体層、そして
コントロールゲート層として多結晶シリコンの
ような半導体層を用いてもよい。また逆に、浮
遊ゲート層として多結晶シリコンそしてコント
ロールゲート層としてモリブデンを用いてもよ
い。上記モリブデンは拡散用のマスクとして充
分使用に耐え得るものである。
ントロールゲート層（ワード線）として多結晶
シリコンすなわち半導体層を用いたが浮遊ゲー
ト層としてモリブデンのような導体層、そして
コントロールゲート層として多結晶シリコンの
ような半導体層を用いてもよい。また逆に、浮
遊ゲート層として多結晶シリコンそしてコント
ロールゲート層としてモリブデンを用いてもよ
い。上記モリブデンは拡散用のマスクとして充
分使用に耐え得るものである。
(e) 前記実施例においては２層多結晶シリコンを
有するEPROMについて説明した。本発明の方
法によればこのようなEPROMマトリツクスを
形成する場合のほかにゲート電極として多結晶
シリコンあるいはモリブデンを用いた通常の
ROMマトリツクスも容易に形成できる。
有するEPROMについて説明した。本発明の方
法によればこのようなEPROMマトリツクスを
形成する場合のほかにゲート電極として多結晶
シリコンあるいはモリブデンを用いた通常の
ROMマトリツクスも容易に形成できる。
第１図ａ、第２図ａ、第３図ａ、第４図ａ、第
５図ａ、第６図ａおよび第７図ａは本発明に基づ
く半導体装置の製造工程を示す素子要部の平面
図、第１図ｂ、第２図ｂ、第３図ｂ、第４図ｂ、
第５図ｂ、第６図ｂおよび第７図ｂはそれぞれ第
１図ａ、第２図ａ、第３図ａ、第４図ａ、第５図
ａ、第６図ａおよび第７図ａにおけるＢ−B′視
断面図、第１図ｃ、第２図ｃ、第３図ｃ、第４図
ｃ、第５図ｃ、第６図ｃおよび第７図ｃはそれぞ
れ第１図ａ、第２図ａ、第３図ａ、第４図ａ、第
５図ａ、第６図ａおよび第７図ａにおけるＣ−
C′視断面図、第１図ｄ、第２図ｄ、第３図ｄ、第
４図ｄ、第５図ｄ、第６図ｄおよび第７図ｄはそ
れぞれ第１図ａ、第２図ａ、第３図ａ、第４図
ａ、第５図ａ、第６図ａおよび第７図ａにおける
Ｄ−D′視断面図、第８図はROMマトリツクス回
路図、第９図は本発明者等によつて試みられた
EPROMマトリツクスの一部を構成する半導体装
置の平面図、第１０図は第９図におけるＡ−
A′視断面図、第１１図は本発明の方法によつて
得られたEPROMマトリツクスの一部を構成する
半導体装置の平面図、そして第１２図は第１１図
におけるＡ−A′視断面図を示す。 １……Ｐ型シリコンウエーハ（基体）、２……
フイールドSiO2層、３……ゲートSiO2層、５…
…第１層目の多結晶シリコン層、７……第２層目
の多結晶シリコン層、S1，S2……N+型ソース領
域、D1，D2，D3……N+型ドレイン領域、１９，
２０，２１，２２……アルミニウム配線層。
５図ａ、第６図ａおよび第７図ａは本発明に基づ
く半導体装置の製造工程を示す素子要部の平面
図、第１図ｂ、第２図ｂ、第３図ｂ、第４図ｂ、
第５図ｂ、第６図ｂおよび第７図ｂはそれぞれ第
１図ａ、第２図ａ、第３図ａ、第４図ａ、第５図
ａ、第６図ａおよび第７図ａにおけるＢ−B′視
断面図、第１図ｃ、第２図ｃ、第３図ｃ、第４図
ｃ、第５図ｃ、第６図ｃおよび第７図ｃはそれぞ
れ第１図ａ、第２図ａ、第３図ａ、第４図ａ、第
５図ａ、第６図ａおよび第７図ａにおけるＣ−
C′視断面図、第１図ｄ、第２図ｄ、第３図ｄ、第
４図ｄ、第５図ｄ、第６図ｄおよび第７図ｄはそ
れぞれ第１図ａ、第２図ａ、第３図ａ、第４図
ａ、第５図ａ、第６図ａおよび第７図ａにおける
Ｄ−D′視断面図、第８図はROMマトリツクス回
路図、第９図は本発明者等によつて試みられた
EPROMマトリツクスの一部を構成する半導体装
置の平面図、第１０図は第９図におけるＡ−
A′視断面図、第１１図は本発明の方法によつて
得られたEPROMマトリツクスの一部を構成する
半導体装置の平面図、そして第１２図は第１１図
におけるＡ−A′視断面図を示す。 １……Ｐ型シリコンウエーハ（基体）、２……
フイールドSiO2層、３……ゲートSiO2層、５…
…第１層目の多結晶シリコン層、７……第２層目
の多結晶シリコン層、S1，S2……N+型ソース領
域、D1，D2，D3……N+型ドレイン領域、１９，
２０，２１，２２……アルミニウム配線層。
Claims (1)
- 【特許請求の範囲】 １ 浮遊ゲートと、その上に形成された制御ゲー
トとを有する不揮発生メモリセルをマトリツクス
状に配置して成る半導体記憶回路装置の製造方法
において、 (a) 半導体基体の一主表面に互いに離間して並行
に延在する帯状の第１絶縁層と、それら第１絶
縁層の間に延在する、前記第１絶縁層より薄い
第２絶縁層とを形成する工程と、 (b) 前記第１および第２絶縁層と直交し互いに離
間して前記第１および第２絶縁層上に延在する
複数の制御ゲート用帯状導体層と、前記帯状導
体層と実質的に同一の幅を以つて、前記帯状導
体層の下側に配置され、かつ前記帯状導体層で
覆われた前記第２絶縁層上に選択的に配置され
た複数の浮遊ゲート用導体層とを形成する工程
と、 (c) 前記複数の帯状導体層の各帯状導体層の一端
側にその帯状導体層に沿つて露出した前記第１
絶縁層および第２絶縁層をその一端側に自己整
合してエツチングすることによつてソース領域
となるべき半導体基体表面から絶縁層を除去す
るとともに、前記各帯状導体層の他端側にその
帯状導体層に沿つて露出した前記第２絶縁層を
その他端側に自己整合してエツチングすること
によつてドレイン領域となるべき半導体基体表
面から絶縁層を除去する工程と、 (d) 前記帯状導体層の両端側において絶縁層を除
去した前記ソースおよびドレイン領域となるべ
き半導体基体表面からその基体表面部と反対導
電型の不純物を導入することによつて前記帯状
導体層に自己整合的にソースおよびドレイン領
域を形成する工程とを具備することを特徴とす
る半導体記憶回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12062979A JPS5645068A (en) | 1979-09-21 | 1979-09-21 | Manufacture of semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12062979A JPS5645068A (en) | 1979-09-21 | 1979-09-21 | Manufacture of semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5645068A JPS5645068A (en) | 1981-04-24 |
| JPS6341224B2 true JPS6341224B2 (ja) | 1988-08-16 |
Family
ID=14790946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12062979A Granted JPS5645068A (en) | 1979-09-21 | 1979-09-21 | Manufacture of semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5645068A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI66487C (fi) * | 1980-06-19 | 1984-10-10 | Outokumpu Oy | Anordning foer foerflyttning av fast material som matas pao ytn av en smaelta samt foer krossning av slaggskorpa som bi ldts pao smaeltans yta |
| JPH0783066B2 (ja) * | 1989-08-11 | 1995-09-06 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2825585B2 (ja) * | 1990-01-29 | 1998-11-18 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| JPH08102531A (ja) * | 1994-09-30 | 1996-04-16 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
1979
- 1979-09-21 JP JP12062979A patent/JPS5645068A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5645068A (en) | 1981-04-24 |
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