JP2671217B2 - 不揮発性記憶セルおよびその製造方法 - Google Patents
不揮発性記憶セルおよびその製造方法Info
- Publication number
- JP2671217B2 JP2671217B2 JP63137591A JP13759188A JP2671217B2 JP 2671217 B2 JP2671217 B2 JP 2671217B2 JP 63137591 A JP63137591 A JP 63137591A JP 13759188 A JP13759188 A JP 13759188A JP 2671217 B2 JP2671217 B2 JP 2671217B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- layer
- substrate
- drain
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000000463 material Substances 0.000 claims description 81
- 239000000758 substrate Substances 0.000 claims description 56
- 210000004027 cell Anatomy 0.000 claims description 51
- 238000007667 floating Methods 0.000 claims description 40
- 239000004020 conductor Substances 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 34
- 239000011347 resin Substances 0.000 claims description 33
- 229920005989 resin Polymers 0.000 claims description 33
- 238000003860 storage Methods 0.000 claims description 29
- 238000000151 deposition Methods 0.000 claims description 25
- 239000012212 insulator Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 239000011810 insulating material Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 210000000352 storage cell Anatomy 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 8
- 238000009413 insulation Methods 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- 230000008569 process Effects 0.000 claims description 2
- 238000000137 annealing Methods 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 239000003795 chemical substances by application Substances 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000003486 chemical etching Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000001755 magnetron sputter deposition Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 150000003377 silicon compounds Chemical class 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- -1 arsenic ions Chemical class 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000005549 size reduction Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- YZYDPPZYDIRSJT-UHFFFAOYSA-K boron phosphate Chemical compound [B+3].[O-]P([O-])([O-])=O YZYDPPZYDIRSJT-UHFFFAOYSA-K 0.000 description 1
- 229910000149 boron phosphate Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 150000002222 fluorine compounds Chemical class 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003472 neutralizing effect Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 239000005365 phosphate glass Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 208000024891 symptom Diseases 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 本発明は浮遊ゲート、集積された不揮発性記憶セル、
ならびにその製造方法に関するものである。
ならびにその製造方法に関するものである。
より詳細には、本発明はフラツシユ型のEPROM（消去
可能なプログラマブル読出し専用メモリ）およびEEPROM
（電気的に消去可能な読出し専用メモリ）セルに関す
る。さらに詳しくは、本発明に集積されたMOSまたはCMO
Sメモリまたは記憶回路を製造する分野に適用される。
可能なプログラマブル読出し専用メモリ）およびEEPROM
（電気的に消去可能な読出し専用メモリ）セルに関す
る。さらに詳しくは、本発明に集積されたMOSまたはCMO
Sメモリまたは記憶回路を製造する分野に適用される。
集積されたEPROMまたはEEPROMは記憶セルと呼ばれる
能動メモリ部を有する集積回路であり、記憶セルは電気
的に相互に接続された幾つかの記憶またはメモリ点およ
び記憶点を制御するのに使用される周辺回路から形成さ
れる。本発明は単に能動メモリまたは記憶部およびその
製造に関する。
能動メモリ部を有する集積回路であり、記憶セルは電気
的に相互に接続された幾つかの記憶またはメモリ点およ
び記憶点を制御するのに使用される周辺回路から形成さ
れる。本発明は単に能動メモリまたは記憶部およびその
製造に関する。
最新の浮遊ゲートEPROMセルは、今日、1.2μｍ技術、
すなわち最小帯片および空間が1.2μｍである技術にお
いて20〜25μm2の表面を有する106ビツトの記憶を許容
する。それゆえ、メモリの表面は初歩的なリソグラフ正
方形（1200×1200nm2）の表面の約14〜17倍である。
すなわち最小帯片および空間が1.2μｍである技術にお
いて20〜25μm2の表面を有する106ビツトの記憶を許容
する。それゆえ、メモリの表面は初歩的なリソグラフ正
方形（1200×1200nm2）の表面の約14〜17倍である。
これまで増大した範囲には集積密度を増大するために
集積回路かつとくにEPROMの寸法を減じるような努力が
なされている。残念ながら、現存のEPROMにおいては、
２つの要因が記憶セルの寸法の減少をかなり制限する。
集積回路かつとくにEPROMの寸法を減じるような努力が
なされている。残念ながら、現存のEPROMにおいては、
２つの要因が記憶セルの寸法の減少をかなり制限する。
第１の要因はフイールド酸化物または横部絶縁の上方
の浮遊ゲートの突出である。この突出は記憶点を構成す
る種々の層およびこれら種々の層をエツチングするのに
必要なリソグラフマスクの重ね合せの不正確の結果とし
て必要である。
の浮遊ゲートの突出である。この突出は記憶点を構成す
る種々の層およびこれら種々の層をエツチングするのに
必要なリソグラフマスクの重ね合せの不正確の結果とし
て必要である。
第２の要因はビツトラインの接触ホールのまわりに、
すなわち記憶点ドレインの接触ホールのまわりに、なら
びに供給ラインの接触ホール、すなわちガードを絶縁す
る記憶点のソースの接触ホールのまわりに設けるような
要求である。
すなわち記憶点ドレインの接触ホールのまわりに、なら
びに供給ラインの接触ホール、すなわちガードを絶縁す
る記憶点のソースの接触ホールのまわりに設けるような
要求である。
リソグラフ寸法の減少は種々のリソグラフレベルの重
ね合わせ精度への比例した改良により一般には達成され
ない。すなわち、上述した制限要因がEPROMの集積密度
を増大するのに益々大きな欠点となる。
ね合わせ精度への比例した改良により一般には達成され
ない。すなわち、上述した制限要因がEPROMの集積密度
を増大するのに益々大きな欠点となる。
自動配列または自動位置決め方法はフイールド酸化物
の上に突出する浮遊ゲートを阻止しおよび／または接触
ホールのまわりの絶縁ガードはEPROMの将来の発生に必
要である。
の上に突出する浮遊ゲートを阻止しおよび／または接触
ホールのまわりの絶縁ガードはEPROMの将来の発生に必
要である。
集積密度の問題とは別に、現在公知のEPROMは、書込
みに対応するプログラミングの間中、ドレインに近接し
て発生された励起されている電子を浮遊ゲートに注入す
るために、約12ボルトの記憶点の制御ゲートへの高電圧
の印加を必要とする。かかるプログラミング高電圧の使
用は記憶セルを制御するのに使用される周辺回路の設計
に不都合である。
みに対応するプログラミングの間中、ドレインに近接し
て発生された励起されている電子を浮遊ゲートに注入す
るために、約12ボルトの記憶点の制御ゲートへの高電圧
の印加を必要とする。かかるプログラミング高電圧の使
用は記憶セルを制御するのに使用される周辺回路の設計
に不都合である。
これらの欠点はまた単に特別なEPROMの形であるEPROM
にも存在する。これは明らかにIEDM86（第580〜583頁）
のエス・ケー・レイ等による論文「今日のドミナントE2
技術における比較および傾向」およびIEDM85（第616〜6
19頁）のエス・ムケルジー等による論文「単一トランジ
スタEEPROMセルおよび512K CMOS EEPROMにおけるその
実施」から推測されることができる。
にも存在する。これは明らかにIEDM86（第580〜583頁）
のエス・ケー・レイ等による論文「今日のドミナントE2
技術における比較および傾向」およびIEDM85（第616〜6
19頁）のエス・ムケルジー等による論文「単一トランジ
スタEEPROMセルおよび512K CMOS EEPROMにおけるその
実施」から推測されることができる。
本発明はフラツシユ型のEPROMまたはEEPROMのごと
き、不揮発性記憶セルおよび上述した欠点の回避を可能
にするその製造方法に関する。とくに、本発明による記
憶セルは最小リソグラフ面の４〜５倍を単に有するメモ
リ面になるその記憶セルのすべての構成部品の一体的な
自動配列を有している。さらに、本発明による記憶セル
はミクロン技術に限定されずかつサブミクロン技術によ
つて実現されることができる。
き、不揮発性記憶セルおよび上述した欠点の回避を可能
にするその製造方法に関する。とくに、本発明による記
憶セルは最小リソグラフ面の４〜５倍を単に有するメモ
リ面になるその記憶セルのすべての構成部品の一体的な
自動配列を有している。さらに、本発明による記憶セル
はミクロン技術に限定されずかつサブミクロン技術によ
つて実現されることができる。
加えて、本発明による記憶セルは改善された電気的性
能特性を有する。したがつて、プログラミングの間中の
セルアクセス時間は減少されかつ書込み電圧もまた減じ
られる。書込みおよび読出しについて同じで約５ボルト
である電圧を使用することを考えることができる。
能特性を有する。したがつて、プログラミングの間中の
セルアクセス時間は減少されかつ書込み電圧もまた減じ
られる。書込みおよび読出しについて同じで約５ボルト
である電圧を使用することを考えることができる。
より詳細には、本発明は、（ａ）電気的にかつ基板の
水平方向に互いに絶縁される記憶点からなるマトリクス
を有し、各記憶点が基板と接触して第１絶縁体上に形成
されるゲート積層、第２絶縁体によって互いに隔離され
る制御ゲートおよび前記第１絶縁体と接触する面を有す
る浮遊ゲート、前記ゲート積層の両側上で前記基板に形
成されるソースおよびドレインおよび前記積層の下で前
記基板に配置されかつその長さが前記ソースから前記ド
レインに向かう該基板表面に平行な第１方向にしたがっ
て方向づけられるチャンネルからなり、そして（ｂ）前
記ゲート積層および前記ドレインへ電気信号を印加する
ための導体ラインを有する半導体基板上に集積された不
揮発性記憶セルにおいて、前記第２絶縁体が、前記基板
の面に対して垂直でかつ前記第１方向を含んでいる平面
において、前記浮遊ゲートがその中に完全に配置される
逆Ｕ形状を有し、かつ前記制御ゲートがまた突起なしで
かつその中に前記第２絶縁体が完全に配置される逆Ｕ形
状に形成されることを特徴とする不揮発性記憶セルに関
する。
水平方向に互いに絶縁される記憶点からなるマトリクス
を有し、各記憶点が基板と接触して第１絶縁体上に形成
されるゲート積層、第２絶縁体によって互いに隔離され
る制御ゲートおよび前記第１絶縁体と接触する面を有す
る浮遊ゲート、前記ゲート積層の両側上で前記基板に形
成されるソースおよびドレインおよび前記積層の下で前
記基板に配置されかつその長さが前記ソースから前記ド
レインに向かう該基板表面に平行な第１方向にしたがっ
て方向づけられるチャンネルからなり、そして（ｂ）前
記ゲート積層および前記ドレインへ電気信号を印加する
ための導体ラインを有する半導体基板上に集積された不
揮発性記憶セルにおいて、前記第２絶縁体が、前記基板
の面に対して垂直でかつ前記第１方向を含んでいる平面
において、前記浮遊ゲートがその中に完全に配置される
逆Ｕ形状を有し、かつ前記制御ゲートがまた突起なしで
かつその中に前記第２絶縁体が完全に配置される逆Ｕ形
状に形成されることを特徴とする不揮発性記憶セルに関
する。
記憶点の浮遊ゲートおよび制御ゲートの特別な形状は
これら２つのゲート間の結合面を浮遊ゲートの表面の少
なくとも４倍への増加を可能にし、かくして記憶セルの
電気的性能特性を改善する。
これら２つのゲート間の結合面を浮遊ゲートの表面の少
なくとも４倍への増加を可能にし、かくして記憶セルの
電気的性能特性を改善する。
好都合には、浮遊ゲートはゲートの結合を増大する意
味においてその幅より少なくとも２倍大きい高さを有す
る。好ましくは、浮遊ゲートの幅は記憶セルの寸法の減
少に大きく寄与する0.5μｍ以下である。
味においてその幅より少なくとも２倍大きい高さを有す
る。好ましくは、浮遊ゲートの幅は記憶セルの寸法の減
少に大きく寄与する0.5μｍ以下である。
記憶点における書込みに必要な電圧を減じることによ
りセルの電気的性能特性をさらに改善するために、好ま
しくは、第２絶縁体の厚さ以下の厚さを有する第１絶縁
材料が使用される。したがつて、浮遊ゲートへの励起さ
れている電子の注入は浮遊ゲート絶縁体が薄い程より有
効となる。
りセルの電気的性能特性をさらに改善するために、好ま
しくは、第２絶縁体の厚さ以下の厚さを有する第１絶縁
材料が使用される。したがつて、浮遊ゲートへの励起さ
れている電子の注入は浮遊ゲート絶縁体が薄い程より有
効となる。
さらに、ドレインの側から記憶点の浮遊ゲートへ注入
される励起されている電子による記憶点の劣化は大きな
ゲート間絶縁体の結果として減じられる。0.5μｍ以下
の幅を持つ浮遊ゲートかつしたがつて0.5μｍ以下のチ
ヤンネルを持つ記憶点の場合において、この劣化の作用
を減じるために僅かにドーピングされたドレイン構造を
製造することが考えられることができる。
される励起されている電子による記憶点の劣化は大きな
ゲート間絶縁体の結果として減じられる。0.5μｍ以下
の幅を持つ浮遊ゲートかつしたがつて0.5μｍ以下のチ
ヤンネルを持つ記憶点の場合において、この劣化の作用
を減じるために僅かにドーピングされたドレイン構造を
製造することが考えられることができる。
好都合には、ゲート積層を制御しかつワードラインに
対応する導体ラインは記憶点のチヤンネルの方向に対し
て平行な帯片によつて構成されかつドレインを制御しか
つビツトのラインに対応する導体ラインは記憶点のチヤ
ンネルの方向に対して垂直である。これは記憶点のソー
スおよびドレイン用の電気接触ホールがその中に画成さ
れる絶縁層の使用の回避を可能にしかつしたがつて前記
接触ホールのまわりの絶縁ガードの必要を除去し、した
がつて前記記憶セルの寸法を著しく減少する。
対応する導体ラインは記憶点のチヤンネルの方向に対し
て平行な帯片によつて構成されかつドレインを制御しか
つビツトのラインに対応する導体ラインは記憶点のチヤ
ンネルの方向に対して垂直である。これは記憶点のソー
スおよびドレイン用の電気接触ホールがその中に画成さ
れる絶縁層の使用の回避を可能にしかつしたがつて前記
接触ホールのまわりの絶縁ガードの必要を除去し、した
がつて前記記憶セルの寸法を著しく減少する。
好ましくは、ドレイン用制御ラインおよびソースに供
給する制御ラインはAl,W,Mo,Taのごとき金属または、Ti
Si2,TaSi2,MoSi2,WSi2,PtSiのごとき耐熱性金属のケイ
化物から作られる。
給する制御ラインはAl,W,Mo,Taのごとき金属または、Ti
Si2,TaSi2,MoSi2,WSi2,PtSiのごとき耐熱性金属のケイ
化物から作られる。
ビツトおよび／または供給ラインが金属から作られる
とき、制御導体ラインと半導体基板との間の拡散バリヤ
層を、前記導体ラインの金属の基板への拡散を防止する
ために、設ける必要がある。この反拡散層はTiN,または
TiWからなることができる。
とき、制御導体ラインと半導体基板との間の拡散バリヤ
層を、前記導体ラインの金属の基板への拡散を防止する
ために、設ける必要がある。この反拡散層はTiN,または
TiWからなることができる。
好都合には、ゲート積層を制御するための導体ライン
は金属かつとくにアルミニウムまたはタングステンから
作られる。
は金属かつとくにアルミニウムまたはタングステンから
作られる。
本発明はまた、（ａ）横部絶縁によって互いに電気的
に絶縁される複数の記憶点からなるマトリクスを有し、
各記憶点が積層された形状でかつ互いに絶縁される浮遊
ゲートおよび制御ゲート、前記ゲート積層の両側に配置
されるソースおよびドレインおよびその幅がソースから
ドレインに向かい、基板表面と平行な第１方向にしたが
って方向づけされる前記積層の下に配置されるチャンネ
ルを有し、そして（ｂ）前記記憶点の前記ゲート積層お
よび前記ドレインへ電気信号を印加するための導体ライ
ンを有する半導体基板上に集積された不揮発性記憶セル
の製造方法において、前記浮遊ゲートが第１材料からな
る段部上に前記第１材料に関して選択的にエッチングさ
れることができる第２導体材料からなる層を等方性堆積
法により形成し、続いて前記段部が露出されるまで前記
第２材料からなる層を異方性エッチングすることにより
製造されることを特徴とする不揮発性記憶セルの製造方
法に関する。
に絶縁される複数の記憶点からなるマトリクスを有し、
各記憶点が積層された形状でかつ互いに絶縁される浮遊
ゲートおよび制御ゲート、前記ゲート積層の両側に配置
されるソースおよびドレインおよびその幅がソースから
ドレインに向かい、基板表面と平行な第１方向にしたが
って方向づけされる前記積層の下に配置されるチャンネ
ルを有し、そして（ｂ）前記記憶点の前記ゲート積層お
よび前記ドレインへ電気信号を印加するための導体ライ
ンを有する半導体基板上に集積された不揮発性記憶セル
の製造方法において、前記浮遊ゲートが第１材料からな
る段部上に前記第１材料に関して選択的にエッチングさ
れることができる第２導体材料からなる層を等方性堆積
法により形成し、続いて前記段部が露出されるまで前記
第２材料からなる層を異方性エッチングすることにより
製造されることを特徴とする不揮発性記憶セルの製造方
法に関する。
本発明による浮遊ゲートの製造はサブミクロンの幅か
つとくに0.5μｍ以下の幅を持つ浮遊ゲート、ならびに
その幅を著しく越える高さを有する浮遊ゲートの正確な
製造を可能にする。従来においては、浮遊ゲートの高さ
は一般にその幅以下で十分である。
つとくに0.5μｍ以下の幅を持つ浮遊ゲート、ならびに
その幅を著しく越える高さを有する浮遊ゲートの正確な
製造を可能にする。従来においては、浮遊ゲートの高さ
は一般にその幅以下で十分である。
好都合には、上記したゲート積層は以下の連続する工
程、すなわち、 （ａ）第１材料からなる段部を第１の導電型の半導体基
板上に製造し、前記段部が前記第１方向に対して垂直に
方向づけられた小さな帯片の形であり、 （ｂ）前記段部間の前記基板上へ第３絶縁材料を堆積
し、 （ｃ）前記段部および前記第３材料上に前記第２材料か
らなる層を等方性堆積法により形成し、 （ｄ）前記第１帯片に対して平行な第２の導電性帯片を
得るために第２材料層を異方性エッチングし、 （ｅ）前記段部および前記第２材料によって被覆されな
い前記第３材料の領域を除去し、 （ｆ）工程（ｅ）の間中に露出された前記基板の領域お
よび前記第２の導電性帯片上に第４の絶縁材料を堆積
し、 （ｇ）前記第２の導電性帯片に向い合っている突出部分
を有する前記第４材料上に第５の導電性材料を堆積し、 （ｈ）前記突出する第５の材料部分を第６の材料によっ
てマスクし、 （ｉ）前記第６材料によって被覆されない前記第５およ
び第４材料の領域を除去し、 （ｊ）前記第２帯片に対して垂直に方向づけられかつ前
記積層の長さを画成する第３の帯片の形でリソグラフィ
マスクを製造し、 （ｋ）マスクされない第５、第４および第３の材料の領
域を除去し、かくして前記ゲート積層を製造し、 （ｌ）前記マスクを除去する工程を実施することにより
形成される。
程、すなわち、 （ａ）第１材料からなる段部を第１の導電型の半導体基
板上に製造し、前記段部が前記第１方向に対して垂直に
方向づけられた小さな帯片の形であり、 （ｂ）前記段部間の前記基板上へ第３絶縁材料を堆積
し、 （ｃ）前記段部および前記第３材料上に前記第２材料か
らなる層を等方性堆積法により形成し、 （ｄ）前記第１帯片に対して平行な第２の導電性帯片を
得るために第２材料層を異方性エッチングし、 （ｅ）前記段部および前記第２材料によって被覆されな
い前記第３材料の領域を除去し、 （ｆ）工程（ｅ）の間中に露出された前記基板の領域お
よび前記第２の導電性帯片上に第４の絶縁材料を堆積
し、 （ｇ）前記第２の導電性帯片に向い合っている突出部分
を有する前記第４材料上に第５の導電性材料を堆積し、 （ｈ）前記突出する第５の材料部分を第６の材料によっ
てマスクし、 （ｉ）前記第６材料によって被覆されない前記第５およ
び第４材料の領域を除去し、 （ｊ）前記第２帯片に対して垂直に方向づけられかつ前
記積層の長さを画成する第３の帯片の形でリソグラフィ
マスクを製造し、 （ｋ）マスクされない第５、第４および第３の材料の領
域を除去し、かくして前記ゲート積層を製造し、 （ｌ）前記マスクを除去する工程を実施することにより
形成される。
制御ゲートが３つの側で浮遊ゲートを被覆するという
事実はこれら２つのゲート間の最大結合の保証を可能に
する。
事実はこれら２つのゲート間の最大結合の保証を可能に
する。
本発明によれば、２重ゲートの、不揮発性記憶セルを
製造する方法は、以下の連続する工程、すなわち、 （ａ′）前記半導体基板上に第１材料からなる段部を製
造し、 （ｂ′）前記段部間の前記基板上に第３絶縁材料を堆積
し、 （ｃ′）前記段部および前記第３材料上に前記第２材料
層を等方性堆積法により形成し、 （ｄ′）導電性帯片を得るように前記第２材料層を異方
性エッチングし、 （ｅ′）前記段部および前記第２材料によって被覆され
ない前記第３材料の領域を除去し、 （ｆ′）前記第４材料を堆積し、 （ｇ′）前記第４材料層上に第５の導電性材料を堆積
し、 （ｈ′）突出する第５材料部分を第６材料によってマス
クし、 （ｉ′）前記第６材料によって被覆されてない第５材料
の領域を除去し、 （ｊ′）ソースおよびドレインを形成するように前記突
出部分に隣接して前記基板の領域に第２の導電型のイオ
ンを注入し、 （ｋ′）前記突出する第５材料部分の縁部に第７の絶縁
材料からなるスペーサを製造しかつ前記第６材料によっ
て被覆されない第４材料領域を除去し、 （ｌ′）前記導電性帯片に対して平行に方向づけられる
前記ソースおよびドレイン上に第１導体ラインを製造
し、 （ｍ′）前記第１導体ラインを第８絶縁材料で被覆し、 （ｎ′）第３帯片の形でリソグラフイマスクを発生し、 （ｏ′）マスクされない第５、第４、第２および第３材
料の領域を除去しかつこの方法において前記ゲート積層
を製造し （ｐ′）前記マスクを除去し、 （ｑ′）前記（ｏ′）で得られた積層間空間を第９材料
で充填し、 （ｒ′）前記第１導体ラインに対して垂直に方向づけら
れた積層上に第２導体ラインを製造する工程からなる。
製造する方法は、以下の連続する工程、すなわち、 （ａ′）前記半導体基板上に第１材料からなる段部を製
造し、 （ｂ′）前記段部間の前記基板上に第３絶縁材料を堆積
し、 （ｃ′）前記段部および前記第３材料上に前記第２材料
層を等方性堆積法により形成し、 （ｄ′）導電性帯片を得るように前記第２材料層を異方
性エッチングし、 （ｅ′）前記段部および前記第２材料によって被覆され
ない前記第３材料の領域を除去し、 （ｆ′）前記第４材料を堆積し、 （ｇ′）前記第４材料層上に第５の導電性材料を堆積
し、 （ｈ′）突出する第５材料部分を第６材料によってマス
クし、 （ｉ′）前記第６材料によって被覆されてない第５材料
の領域を除去し、 （ｊ′）ソースおよびドレインを形成するように前記突
出部分に隣接して前記基板の領域に第２の導電型のイオ
ンを注入し、 （ｋ′）前記突出する第５材料部分の縁部に第７の絶縁
材料からなるスペーサを製造しかつ前記第６材料によっ
て被覆されない第４材料領域を除去し、 （ｌ′）前記導電性帯片に対して平行に方向づけられる
前記ソースおよびドレイン上に第１導体ラインを製造
し、 （ｍ′）前記第１導体ラインを第８絶縁材料で被覆し、 （ｎ′）第３帯片の形でリソグラフイマスクを発生し、 （ｏ′）マスクされない第５、第４、第２および第３材
料の領域を除去しかつこの方法において前記ゲート積層
を製造し （ｐ′）前記マスクを除去し、 （ｑ′）前記（ｏ′）で得られた積層間空間を第９材料
で充填し、 （ｒ′）前記第１導体ラインに対して垂直に方向づけら
れた積層上に第２導体ラインを製造する工程からなる。
導電性または絶縁材料からなることができる第１材料
は、第３材料が第１材料から独立してエツチングされる
ことができかつその逆も可能であるために、第３材料と
異ならねばならない。
は、第３材料が第１材料から独立してエツチングされる
ことができかつその逆も可能であるために、第３材料と
異ならねばならない。
前述した利点とは別に、本発明による方法はリソグラ
フマスクの数を３つに、すなわち絶縁段部の位置を画成
するためのマスク、ゲート積層の幅を画成するためのマ
スクおよびゲート積層を制御するための導体ラインの寸
法を画成するためのマスクに減少することにより公知の
方法に比して顕著な簡単化を呈する。
フマスクの数を３つに、すなわち絶縁段部の位置を画成
するためのマスク、ゲート積層の幅を画成するためのマ
スクおよびゲート積層を制御するための導体ラインの寸
法を画成するためのマスクに減少することにより公知の
方法に比して顕著な簡単化を呈する。
さらに、これらのマスクは簡単な形状（平行な帯片）
を有しかつしたがつて製造し易い。
を有しかつしたがつて製造し易い。
本発明の他の特徴および利点は非限定な実施例および
添付図面に関連しての以下の説明から推測されることが
できる。
添付図面に関連しての以下の説明から推測されることが
できる。
第１図に示すごとく、本方法の第１の段階はｐ型単結
晶シリコン、方向付け100の半導体基板２上に１μｍの
厚さを有する二酸化ケイ素（SiO2）層４を形成すること
からなる。該層４は化学蒸気相堆積（CPVD）によつて得
られる。
晶シリコン、方向付け100の半導体基板２上に１μｍの
厚さを有する二酸化ケイ素（SiO2）層４を形成すること
からなる。該層４は化学蒸気相堆積（CPVD）によつて得
られる。
フオトリソグラフイによつて次いで種々の記憶点の位
置かつとくに浮遊ゲートの位置を画成するための第１樹
脂マスクが製造される。このマスク６は平行な直線帯片
８の形でありかつまた方向ｙにおいて第１図の断面平面
に対して垂直である。方向ｙは記憶セルのワードのライ
ンの方向に対応する。これらの帯片８は一定の幅を有し
かつ等間隔である。それらは、例えば、2.5μｍだけ間
隔が置かれ、2.5μｍの幅および2mmの長さを有してい
る。
置かつとくに浮遊ゲートの位置を画成するための第１樹
脂マスクが製造される。このマスク６は平行な直線帯片
８の形でありかつまた方向ｙにおいて第１図の断面平面
に対して垂直である。方向ｙは記憶セルのワードのライ
ンの方向に対応する。これらの帯片８は一定の幅を有し
かつ等間隔である。それらは、例えば、2.5μｍだけ間
隔が置かれ、2.5μｍの幅および2mmの長さを有してい
る。
第２図に示されるように、これに続いて、互いにかつ
方向ｙに対して平行である二酸化ケイ素帯片10を形成す
るために、樹脂帯片８によつて被覆されない層４の領域
の除去が行なわれる。この除去は二酸化ケイ素層に関し
てCHF3プラズマを使用する反応イオンエツチングによつ
て行なわれる。エツチングはマスクされないケイ素領域
２が露出されるまで継続される。
方向ｙに対して平行である二酸化ケイ素帯片10を形成す
るために、樹脂帯片８によつて被覆されない層４の領域
の除去が行なわれる。この除去は二酸化ケイ素層に関し
てCHF3プラズマを使用する反応イオンエツチングによつ
て行なわれる。エツチングはマスクされないケイ素領域
２が露出されるまで継続される。
酸素プラズマによる樹脂マスク６の除去後、熱酸化は
ステツプ間に約15nmの二酸化ケイ素層12を形成するため
に露出された基板領域について10分間900℃で行なわれ
る。前記酸化物12においてしたがつて記憶セルの記憶点
の浮遊ゲートのゲート酸化物が画成される。
ステツプ間に約15nmの二酸化ケイ素層12を形成するため
に露出された基板領域について10分間900℃で行なわれ
る。前記酸化物12においてしたがつて記憶セルの記憶点
の浮遊ゲートのゲート酸化物が画成される。
完成した構造上に、次いでPOCl3拡散によつてリンで
ドーピングされた多結晶ケイ素14が等方性堆積法により
形成される。化学蒸気相堆積（CVDまたはLPCVD）によつ
て堆積されたこの層14は250nmの厚さを有している。前
記層14にはしたがつて記憶点の浮遊ゲートが形成され
る。
ドーピングされた多結晶ケイ素14が等方性堆積法により
形成される。化学蒸気相堆積（CVDまたはLPCVD）によつ
て堆積されたこの層14は250nmの厚さを有している。前
記層14にはしたがつて記憶点の浮遊ゲートが形成され
る。
これに続いて絶縁帯片10が約250nmの厚さにわたつて
露出されるまでSF6プラズマを使用するケイ素層14のマ
スクなしエツチングが行なわれ、その結果多結晶ケイ素
は、第３図に示される方法において、帯片10の縁部のみ
に残される。これは方向ｙに対して平行な導電性帯片16
の形成に至り、その幅ｌはケイ素（シリコン）層14の厚
さに等しくかつそれに記憶セルの浮遊ゲートが画成され
る。前記セルの浮遊ゲートの下に画成される各記憶セル
のチヤンネルの長さはｌに等しい。
露出されるまでSF6プラズマを使用するケイ素層14のマ
スクなしエツチングが行なわれ、その結果多結晶ケイ素
は、第３図に示される方法において、帯片10の縁部のみ
に残される。これは方向ｙに対して平行な導電性帯片16
の形成に至り、その幅ｌはケイ素（シリコン）層14の厚
さに等しくかつそれに記憶セルの浮遊ゲートが画成され
る。前記セルの浮遊ゲートの下に画成される各記憶セル
のチヤンネルの長さはｌに等しい。
これに続いて、基板の導電型に対して逆の導電型での
基板のドーピングが行なわれる。このドーピングは100K
eVのエネルギによりかつ５×1015atm/cm2の投与量でｐ
型基板２についてヒ素イオンを注入することにより行な
われる。かくして導電性帯片16間に記憶点のドレイン
（書込みにおいて）を部分的に構成するN+領域19を得る
ことができる。
基板のドーピングが行なわれる。このドーピングは100K
eVのエネルギによりかつ５×1015atm/cm2の投与量でｐ
型基板２についてヒ素イオンを注入することにより行な
われる。かくして導電性帯片16間に記憶点のドレイン
（書込みにおいて）を部分的に構成するN+領域19を得る
ことができる。
次いで、SiO2帯片10はフツ化水素酸溶液を使用する１
μｍの厚さにわたる化学エツチングを行なうことによつ
て除去される。この化学エツチングはまたスペーサ16の
形成の間中に露出された酸化ケイ素領域12の除去を可能
にする。得られた構造は第４図に示してある。
μｍの厚さにわたる化学エツチングを行なうことによつ
て除去される。この化学エツチングはまたスペーサ16の
形成の間中に露出された酸化ケイ素領域12の除去を可能
にする。得られた構造は第４図に示してある。
これに続いて、同時に、セルの記憶点の制御ゲートの
ゲート酸化物18および記憶点のゲート間酸化物20を形成
するために、露出されかつスペーサ16間に配置された導
電性帯片16と基板の領域のケイ素の熱酸化が行なわれ
る。これらの酸化ケイ素18および20は25nm厚の酸化物を
得るために10分間900℃での熱酸化により製造される。
ゲート酸化物18および記憶点のゲート間酸化物20を形成
するために、露出されかつスペーサ16間に配置された導
電性帯片16と基板の領域のケイ素の熱酸化が行なわれ
る。これらの酸化ケイ素18および20は25nm厚の酸化物を
得るために10分間900℃での熱酸化により製造される。
酸化物18および20上には次いで他の多結晶ケイ素層22
が形成され、この層はPOCl3拡散によりリンでドーピン
グされかつしたがつてそこに記憶点の制御ゲートが製造
される。CVDまたはLPCVDによつて堆積された層22は250n
mの厚さを有している。
が形成され、この層はPOCl3拡散によりリンでドーピン
グされかつしたがつてそこに記憶点の制御ゲートが製造
される。CVDまたはLPCVDによつて堆積された層22は250n
mの厚さを有している。
ケイ素層22上には次いで低圧化学蒸気相堆積（LPCV
D）を使用する約80nmの厚さのチツ化ケイ素層24が堆積
される。
D）を使用する約80nmの厚さのチツ化ケイ素層24が堆積
される。
チツ化物層24上には、フオトリソグラフイに通常使用
されるのと同様にかつ1800nmの厚さにわたつて感光性樹
脂層26が堆積される。任意に、この樹脂層に対して、例
えば樹脂の良好な拡散を得るために15分間約200℃で焼
き固める熱処理が行なわれる。
されるのと同様にかつ1800nmの厚さにわたつて感光性樹
脂層26が堆積される。任意に、この樹脂層に対して、例
えば樹脂の良好な拡散を得るために15分間約200℃で焼
き固める熱処理が行なわれる。
これに続いて、前記樹脂層のO2プラズマを使用する異
方性エツチングが行なわれ、その結果樹脂は構造の起伏
の中空部にのみ保持される。結果として生じる構造は第
５図に示してある。
方性エツチングが行なわれ、その結果樹脂は構造の起伏
の中空部にのみ保持される。結果として生じる構造は第
５図に示してある。
樹脂26によつて被覆されてないチツ化物層24の領域は
次いでエツチング剤としてCHF3を使用する反応イオン異
方性エツチングによつて除去される。チツ化物層24のエ
ツチングは材料積層の平行帯片28間にかつ前記帯片の縁
部上にのみチツ化物を保持するように行なわれる。
次いでエツチング剤としてCHF3を使用する反応イオン異
方性エツチングによつて除去される。チツ化物層24のエ
ツチングは材料積層の平行帯片28間にかつ前記帯片の縁
部上にのみチツ化物を保持するように行なわれる。
例えば酸素プラズマを使用する樹脂26の残部の除去に
続いて、60nmの厚さにわたつて露出される多結晶ケイ素
22の熱酸化は30分間900℃の温度で行なわれ、その結果S
iO2スタツド30が突出部28の上にかつ第６図に示される
ように形成される。これに続いてH3PO4溶液中での化学
エツチングによりチツ化物層24の残部の除去が行なわれ
る（第７図）。
続いて、60nmの厚さにわたつて露出される多結晶ケイ素
22の熱酸化は30分間900℃の温度で行なわれ、その結果S
iO2スタツド30が突出部28の上にかつ第６図に示される
ように形成される。これに続いてH3PO4溶液中での化学
エツチングによりチツ化物層24の残部の除去が行なわれ
る（第７図）。
これに続いて、帯片28間に存するケイ素を除去するた
めにかつ局部酸化30の下にのみ多結晶ケイ素を保持する
ために、多結晶ケイ素層22のマスクなしのエツチングが
行なわれる。これはエツチング剤としてSF6を使用する
反応イオンエツチングによつて行なわれる。
めにかつ局部酸化30の下にのみ多結晶ケイ素を保持する
ために、多結晶ケイ素層22のマスクなしのエツチングが
行なわれる。これはエツチング剤としてSF6を使用する
反応イオンエツチングによつて行なわれる。
記憶点のソースおよびドレインは次いで基板と逆の導
電型を有する基板２のドーピングを使用することにより
形成される。ｐ型ケイ素基板に関して、前記ドーピング
は５×1015atm/cm2の投与量および100KeVのエネルギで
ヒ素イオンを注入することにより行なわれることができ
る。注入された領域32はソースとして役立ちかつ領域19
と関連づけられる領域34は情報の書込みの間中ドレイン
として役立つ。
電型を有する基板２のドーピングを使用することにより
形成される。ｐ型ケイ素基板に関して、前記ドーピング
は５×1015atm/cm2の投与量および100KeVのエネルギで
ヒ素イオンを注入することにより行なわれることができ
る。注入された領域32はソースとして役立ちかつ領域19
と関連づけられる領域34は情報の書込みの間中ドレイン
として役立つ。
先行する工程は記憶セルの獲得を可能にし、そのソー
ス32は制御ゲートによる記憶セルのチヤンネルの部分的
重なりに対応するドレインと違つて制御ゲートによつて
被覆されない。かかる配置は漏洩電流の回避を可能にす
る。
ス32は制御ゲートによる記憶セルのチヤンネルの部分的
重なりに対応するドレインと違つて制御ゲートによつて
被覆されない。かかる配置は漏洩電流の回避を可能にす
る。
これに続いて、例えば低圧化学蒸気相堆積法を使用す
る。約300nmの厚さを有する二酸化ケイ素層36の等方性
堆積が行なわれる。結果として生じる構造は第７図に示
されている。
る。約300nmの厚さを有する二酸化ケイ素層36の等方性
堆積が行なわれる。結果として生じる構造は第７図に示
されている。
第８図に示されるように、これに続いて、材料積層28
のエツチングされた縁部すべてにのみ絶縁帯片またはス
ペーサ38を保持するために、層36のエツチングが行なわ
れる。これらのスペーサ38はエツチング剤としてCHF3を
使用する反応イオン異方性エツチングによつて得られ
る。
のエツチングされた縁部すべてにのみ絶縁帯片またはス
ペーサ38を保持するために、層36のエツチングが行なわ
れる。これらのスペーサ38はエツチング剤としてCHF3を
使用する反応イオン異方性エツチングによつて得られ
る。
これらのスペーサ38は等方性堆積法により形成された
SiO2層36の厚さによつて画成された300nmの幅である。
このエツチングはマスクなしの型からなる。また、２つ
の連続的なスペーサ38間の二酸化ケイ素18の除去を可能
にする。
SiO2層36の厚さによつて画成された300nmの幅である。
このエツチングはマスクなしの型からなる。また、２つ
の連続的なスペーサ38間の二酸化ケイ素18の除去を可能
にする。
これに続いて、基板に注入されたソースおよびドレイ
ンのイオンを電気的に活性化するために、例えば30分間
850℃での、構造の熱処理が行なわれる。
ンのイオンを電気的に活性化するために、例えば30分間
850℃での、構造の熱処理が行なわれる。
これに続いて、ケイ素化合物を形成することができる
金属の完成した構造上への層40の堆積が行なわれる。こ
の層はとくにマグネトロンスパツタリングによつて堆積
される約30nm厚のチタン層である。
金属の完成した構造上への層40の堆積が行なわれる。こ
の層はとくにマグネトロンスパツタリングによつて堆積
される約30nm厚のチタン層である。
完成した構造は次いで約15分間600℃の温度でかつ中
和ガス雰囲気（例えばN2）中でアニーリングされる。こ
の雰囲気は、スペーサ38間で、すなわち、ソース32およ
びドレイン19,34上で、互いに接触して基板２のケイ素
との金属（チタン）の反応により、第９図に示されるよ
うに、ケイ素化合物42（TiSi2）の形成を可能にする。
和ガス雰囲気（例えばN2）中でアニーリングされる。こ
の雰囲気は、スペーサ38間で、すなわち、ソース32およ
びドレイン19,34上で、互いに接触して基板２のケイ素
との金属（チタン）の反応により、第９図に示されるよ
うに、ケイ素化合物42（TiSi2）の形成を可能にする。
これに続いて、ケイ素と接触してなくかつしたがつて
ケイ素化合物によつて形成されない層40の部分の除去が
行なわれる。ケイ化チタンに関連してチタンの選択的な
除去が硝酸およびフツ化水素酸の混合物を使用して化学
的に行なわれる。得られた導体ライン42は、記憶セルへ
の情報の書込みまたは読出しの間中、ソースおよびドレ
インに印加されるべき電気信号を搬送するのに使用され
る。
ケイ素化合物によつて形成されない層40の部分の除去が
行なわれる。ケイ化チタンに関連してチタンの選択的な
除去が硝酸およびフツ化水素酸の混合物を使用して化学
的に行なわれる。得られた導体ライン42は、記憶セルへ
の情報の書込みまたは読出しの間中、ソースおよびドレ
インに印加されるべき電気信号を搬送するのに使用され
る。
リンケイ酸塩ガラス（PSG）またはホウ素リン酸塩ガ
ラス（BPSG）からなる約800nmの絶縁層44が次いで化学
蒸気相堆積によつて堆積される。層44は次いでそれを流
動化しかつ密度を高めるように、30分間850℃の温度で
熱処理を受ける。次いで絶縁層44は約800nmの感光性
「プレーナー化」樹脂層46によつて被覆される。例えば
30分間200℃の温度に加熱する熱処理は、樹脂層の適宜
な伸張を可能にする。
ラス（BPSG）からなる約800nmの絶縁層44が次いで化学
蒸気相堆積によつて堆積される。層44は次いでそれを流
動化しかつ密度を高めるように、30分間850℃の温度で
熱処理を受ける。次いで絶縁層44は約800nmの感光性
「プレーナー化」樹脂層46によつて被覆される。例えば
30分間200℃の温度に加熱する熱処理は、樹脂層の適宜
な伸張を可能にする。
これに続いて、帯片28の頂部の多結晶ケイ素22が露出
されるまで樹脂、ガラスおよび酸化物に関してと同一エ
ツチング速度で樹脂層46、ガラス44および局部酸化物30
の同時エツチングが行なわれる。構造は第10a図および
第10b図に示される。
されるまで樹脂、ガラスおよび酸化物に関してと同一エ
ツチング速度で樹脂層46、ガラス44および局部酸化物30
の同時エツチングが行なわれる。構造は第10a図および
第10b図に示される。
このエツチングはフツ素含有剤（CHF3またはCF4）お
よび酸素を使用する反応イオンエツチングによつて異方
性で行なわれ、フツ素化合物は酸化物およびガラスをエ
ツチングするのに使用されかつ酸素は樹脂をエツチング
するのに使用される。
よび酸素を使用する反応イオンエツチングによつて異方
性で行なわれ、フツ素化合物は酸化物およびガラスをエ
ツチングするのに使用されかつ酸素は樹脂をエツチング
するのに使用される。
第10a図に示されるように、本方法の次の工程はゲー
ト積層の長さかつそれゆえチヤンネルの幅を画成する新
たな感光性樹脂リソグラフマスク50を形成することから
なる。該マスク50はしたがつて方向ｘに対して平行な帯
片52の形である。これらの帯片52は1.2μｍの幅でかつ
互いから1.2μｍの間隔を有する。
ト積層の長さかつそれゆえチヤンネルの幅を画成する新
たな感光性樹脂リソグラフマスク50を形成することから
なる。該マスク50はしたがつて方向ｘに対して平行な帯
片52の形である。これらの帯片52は1.2μｍの幅でかつ
互いから1.2μｍの間隔を有する。
前記マスクによつてかつ第11図に示されるように、マ
スク50の樹脂帯片52によつて被覆されない連続層22の帯
片28の領域の除去が行なわれる。この除去はSiO2層20,1
8および12に関してはエツチング剤としてCHF3をかつケ
イ素層22および14に関してSF6を使用する連続する反応
イオン異方性エツチングによつて行なわれる。エツチン
グは基板が露出されるまで行なわれ、構造は第11図に示
してある。そこで浮遊ゲート16aおよび制御ゲート22aか
らなる積層54が完成される。ゲートおよびゲート間絶縁
体はそれぞれ参照符号12aおよび20aを有している。
スク50の樹脂帯片52によつて被覆されない連続層22の帯
片28の領域の除去が行なわれる。この除去はSiO2層20,1
8および12に関してはエツチング剤としてCHF3をかつケ
イ素層22および14に関してSF6を使用する連続する反応
イオン異方性エツチングによつて行なわれる。エツチン
グは基板が露出されるまで行なわれ、構造は第11図に示
してある。そこで浮遊ゲート16aおよび制御ゲート22aか
らなる積層54が完成される。ゲートおよびゲート間絶縁
体はそれぞれ参照符号12aおよび20aを有している。
酸素プラズマによる樹脂マスク50の除去に続いて、熱
酸化56は基板２の露出された領域および50nmの厚さを有
する積層54のエツチングされた縁部について、20分間90
0℃の温度で行なわれる。
酸化56は基板２の露出された領域および50nmの厚さを有
する積層54のエツチングされた縁部について、20分間90
0℃の温度で行なわれる。
これに続いて、化学蒸気相堆積を使用する800nmの厚
さにわたつて絶縁層、例えばホウ素リンケイ酸塩ガラス
58の堆積が行なわれる。該層は次いでこれを流動化しか
つ密度を高めるように、30分間850℃で熱処理を受け
る。
さにわたつて絶縁層、例えばホウ素リンケイ酸塩ガラス
58の堆積が行なわれる。該層は次いでこれを流動化しか
つ密度を高めるように、30分間850℃で熱処理を受け
る。
次いで、層58は800nmの厚さの「プレーナー化」感光
性樹脂層59で被覆される。30分間200℃の温度での加熱
は樹脂層60の適宜な伸張を可能にする。
性樹脂層59で被覆される。30分間200℃の温度での加熱
は樹脂層60の適宜な伸張を可能にする。
次いで、同時エツチングはゲート積層54のケイ素22が
露出されるまで樹脂層59およびBPSG層58について行なわ
れる。得られた構造は第12図に示される。このエツチン
グはガラスをエツチングするのに反応イオンエツチング
およびフツ素含有剤（CHF3またはCF4）をかつ樹脂をエ
ツチングするのに酸素を使用して異方性で行なわれる。
エツチング後得られる構造は第13図の平面図に示され
る。
露出されるまで樹脂層59およびBPSG層58について行なわ
れる。得られた構造は第12図に示される。このエツチン
グはガラスをエツチングするのに反応イオンエツチング
およびフツ素含有剤（CHF3またはCF4）をかつ樹脂をエ
ツチングするのに酸素を使用して異方性で行なわれる。
エツチング後得られる構造は第13図の平面図に示され
る。
本方法の次の工程（第12図）は、マグネトロンスパツ
タリングによつて堆積される、それぞれTiWおよびAlお
よび100nmおよび600nmの２つの重なり合つた導電性層6
0,62を堆積することからなる。
タリングによつて堆積される、それぞれTiWおよびAlお
よび100nmおよび600nmの２つの重なり合つた導電性層6
0,62を堆積することからなる。
これに続いて、マスク50と同一でかつまた方向ｘに対
して平行で、1.2μｍの幅を有しかつ1.2μｍだけ互いに
分離される帯片66を有する第３の感光性樹脂マスク64の
形成が行なわれる。このマスクはワードラインの寸法、
すなわちゲート積層54の制御導体ラインの寸法の画成を
可能にする。
して平行で、1.2μｍの幅を有しかつ1.2μｍだけ互いに
分離される帯片66を有する第３の感光性樹脂マスク64の
形成が行なわれる。このマスクはワードラインの寸法、
すなわちゲート積層54の制御導体ラインの寸法の画成を
可能にする。
マスク64を使用して、層62および60は次いで樹脂で被
覆されてないそれらの領域を除去するためにエツチング
される。得られる構造は第14図に示される。このエツチ
ングはエツチング剤としてアルミニウム層62に関してCC
l4をかつTiW層60に関してSF6を使用する反応イオン異方
性エツチングによつて行なわれる。これはｘに対して平
行な帯片の形でゲート制御導体ラインを付与する。
覆されてないそれらの領域を除去するためにエツチング
される。得られる構造は第14図に示される。このエツチ
ングはエツチング剤としてアルミニウム層62に関してCC
l4をかつTiW層60に関してSF6を使用する反応イオン異方
性エツチングによつて行なわれる。これはｘに対して平
行な帯片の形でゲート制御導体ラインを付与する。
本方法の最終工程は酸素プラズマによりマスク64を除
去することからなる。
去することからなる。
前述された本発明の方法は準平面構造の獲得を可能に
する。さらに、この方法は３つのマスキングレベル6,50
および64のみを含み、各々平行帯片によつて形成されか
つしたがつて比較的簡単な構造を有している。
する。さらに、この方法は３つのマスキングレベル6,50
および64のみを含み、各々平行帯片によつて形成されか
つしたがつて比較的簡単な構造を有している。
第15図および第16図はケイ素化合物導体ライン42を２
層チツ化チタンおよびタングステン導体ラインによつて
置き換えることからなる前述した方法の変形例を示す。
層チツ化チタンおよびタングステン導体ラインによつて
置き換えることからなる前述した方法の変形例を示す。
スペーサ38を製造しかつ記憶点のソースおよびドレイ
ン32および19,34の注入アニーリング後、100nmの厚さを
有するチツ化チタン（TiW）層66が堆積され、これにマ
グネトロンスパツタリングを使用する800nmの厚さのタ
ングステン層68が続く。TiN層66は続いて起こる熱処理
の間中層68の金属とケイ素との間のあらゆる反応を阻止
するような拡散バリアとして役立つ。
ン32および19,34の注入アニーリング後、100nmの厚さを
有するチツ化チタン（TiW）層66が堆積され、これにマ
グネトロンスパツタリングを使用する800nmの厚さのタ
ングステン層68が続く。TiN層66は続いて起こる熱処理
の間中層68の金属とケイ素との間のあらゆる反応を阻止
するような拡散バリアとして役立つ。
これに続いて、例えば1800nmの厚さの感光性樹脂層70
の堆積が行なわれ、該層70は、前記層を適宜伸張するた
めに、15分間約200℃での熱処理を受ける。樹脂層70
は、第15図に示されるように、構造の起伏の中空部にの
み樹脂を保持するように、エツチングされる。
の堆積が行なわれ、該層70は、前記層を適宜伸張するた
めに、15分間約200℃での熱処理を受ける。樹脂層70
は、第15図に示されるように、構造の起伏の中空部にの
み樹脂を保持するように、エツチングされる。
これに続いて、層68および66のエツチングおよび樹脂
70の除去が同時に行なわれる。エツチングは反応性イオ
ンエツチングおよびTiN層およびＷ層に関してSF6を使用
して異方性で行なわれる。エツチングは帯片28の下に約
500nmの高さにわたつて行なわれる。得られる構造は第1
6図に示されかつ得られる導体ラインは参照符号66aおよ
び68aを有する。前述のごとく、これに続いて、ガラス
層44の堆積が行なわれる。
70の除去が同時に行なわれる。エツチングは反応性イオ
ンエツチングおよびTiN層およびＷ層に関してSF6を使用
して異方性で行なわれる。エツチングは帯片28の下に約
500nmの高さにわたつて行なわれる。得られる構造は第1
6図に示されかつ得られる導体ラインは参照符号66aおよ
び68aを有する。前述のごとく、これに続いて、ガラス
層44の堆積が行なわれる。
以下の説明は本発明の方法によつて得られるEEPROMセ
ルについてなされる。第17図に示されるEPROMは、従来
の記憶セルにおけるようにｐ型単結晶ケイ素基板26に製
造されるn+型のソース32およびドレイン19,34を各々有
するマトリクスまたはメモリのアレイまたは記憶点53を
有する。ゲート積層54はソースとドレインとの間に設け
られる。ソースからドレインへ通過する記憶点のチヤン
ネルは方向ｘに方向付けされる。
ルについてなされる。第17図に示されるEPROMは、従来
の記憶セルにおけるようにｐ型単結晶ケイ素基板26に製
造されるn+型のソース32およびドレイン19,34を各々有
するマトリクスまたはメモリのアレイまたは記憶点53を
有する。ゲート積層54はソースとドレインとの間に設け
られる。ソースからドレインへ通過する記憶点のチヤン
ネルは方向ｘに方向付けされる。
基板26から出発して、これらの積層58は15nmの厚さの
二酸化ケイ素ゲート絶縁体12a、該絶縁体12aと接触する
リンドーピングされた多結晶ケイ素浮遊ゲート16a、25n
mの厚さの、SiO2ゲート間絶縁体20aおよび250nmの厚さ
のリンドーピングされた多結晶ケイ素制御ゲート22aに
よつて形成される。これらの積層は代表的には、従来技
術における600〜700nmに対抗するように、1000〜1500nm
の間の高さを有する。
二酸化ケイ素ゲート絶縁体12a、該絶縁体12aと接触する
リンドーピングされた多結晶ケイ素浮遊ゲート16a、25n
mの厚さの、SiO2ゲート間絶縁体20aおよび250nmの厚さ
のリンドーピングされた多結晶ケイ素制御ゲート22aに
よつて形成される。これらの積層は代表的には、従来技
術における600〜700nmに対抗するように、1000〜1500nm
の間の高さを有する。
本発明によれば、各記憶点の浮遊ゲート16aは、基板
面に対して垂直なかつ記憶点のチヤンネルの方向ｘを含
んでいる平面（第１図ないし第９図の平面）において、
約250nmの幅ｌ、約1.2μｍの長さＬおよび１μｍの高さ
を有するスタツドの形状を有する。浮遊ゲートはその側
部の３個所でゲート間絶縁体22aによつて被覆され、該
絶縁体は、基板面に対して垂直なかつ方向ｘを含んでい
る平面内で、逆Ｕの形状を有している。
面に対して垂直なかつ記憶点のチヤンネルの方向ｘを含
んでいる平面（第１図ないし第９図の平面）において、
約250nmの幅ｌ、約1.2μｍの長さＬおよび１μｍの高さ
を有するスタツドの形状を有する。浮遊ゲートはその側
部の３個所でゲート間絶縁体22aによつて被覆され、該
絶縁体は、基板面に対して垂直なかつ方向ｘを含んでい
る平面内で、逆Ｕの形状を有している。
この絶縁材料Ｕはそれ自体制御ゲート22内に完全に配
置され、該制御ゲートはまた基板内に対して垂直なかつ
方向ｘを含んでいる平面内で逆Ｕの形状になつている。
制御ゲート22を基板から電気的に絶縁するために、Ｕの
分岐部の端部にゲート絶縁体18aが設けられ、前記絶縁
体はSiO2からなりかつ25nmの厚さを有している。
置され、該制御ゲートはまた基板内に対して垂直なかつ
方向ｘを含んでいる平面内で逆Ｕの形状になつている。
制御ゲート22を基板から電気的に絶縁するために、Ｕの
分岐部の端部にゲート絶縁体18aが設けられ、前記絶縁
体はSiO2からなりかつ25nmの厚さを有している。
制御ゲート22aのＵはメモリ集積密度を増大するのに
寄与する方向ｘに伸張しない。さらに、制御ゲート22a
は記憶セルのドレイン19,34をかつしたがつて浮遊ゲー
ト16aの下のチヤンネルを部分的に被覆し、それは第１
チヤンネルに隣接する第２チヤンネルの形成となる。
寄与する方向ｘに伸張しない。さらに、制御ゲート22a
は記憶セルのドレイン19,34をかつしたがつて浮遊ゲー
ト16aの下のチヤンネルを部分的に被覆し、それは第１
チヤンネルに隣接する第２チヤンネルの形成となる。
記憶点55を互いに電気的に絶縁するために、横部絶縁
58または44が設けられる。これらの絶縁はリンでドーピ
ングされた二酸化ケイ素（SiO2）、リンケイ酸塩ガラス
またはホウ素リンケイ酸塩ガラスからなることができ
る。加えて、SiO2スペーサ38は積層54の両側に設けられ
る。これらのスペーサ38は帯片の形でありかつ記憶点の
チヤンネルに対して垂直な方向ｙに方向づけられる。
58または44が設けられる。これらの絶縁はリンでドーピ
ングされた二酸化ケイ素（SiO2）、リンケイ酸塩ガラス
またはホウ素リンケイ酸塩ガラスからなることができ
る。加えて、SiO2スペーサ38は積層54の両側に設けられ
る。これらのスペーサ38は帯片の形でありかつ記憶点の
チヤンネルに対して垂直な方向ｙに方向づけられる。
本発明によれば、種々の記憶点の浮遊ゲート16aおよ
び制御ゲート22aは横部絶縁38,58,44の上方に延在せず
かつ前記絶縁に関連して自動配列または自動位置決めさ
れる。
び制御ゲート22aは横部絶縁38,58,44の上方に延在せず
かつ前記絶縁に関連して自動配列または自動位置決めさ
れる。
本発明によれば、ワードラインに対応する制御ゲート
22aの相互接続は、記憶点の方向ｘに対して平行に方向
づけられる金属導電性帯片60a,62aによつて引き起こさ
れる。これらの帯片は２重層TiW−Alからなることがで
き、TiWは制御ゲート22aと接触している。
22aの相互接続は、記憶点の方向ｘに対して平行に方向
づけられる金属導電性帯片60a,62aによつて引き起こさ
れる。これらの帯片は２重層TiW−Alからなることがで
き、TiWは制御ゲート22aと接触している。
さらに、ビツトラインに対応する記憶点のドレイン34
の接続はゲートを接続する金属ラインに対してかつそれ
ゆえ記憶点のチヤンネルに対して垂直である方向ｙに対
して平行な導電性帯片42aによつて引き起される。
の接続はゲートを接続する金属ラインに対してかつそれ
ゆえ記憶点のチヤンネルに対して垂直である方向ｙに対
して平行な導電性帯片42aによつて引き起される。
同一方法において、前記記憶点の供給ラインに対応す
る記憶点のソース32の接続はドレインを接続する導電性
帯片42aに対して平行な導電性帯片42bによつて構成され
る。ビツトおよび供給ラインは１またはそれ以上の金属
層（Al,W,Ta,Mo等）からまたはTiSi2,TaSi2,MoSi2,WS
i2,PtSiのごとき耐熱性金属ケイ素化物から作られる。
る記憶点のソース32の接続はドレインを接続する導電性
帯片42aに対して平行な導電性帯片42bによつて構成され
る。ビツトおよび供給ラインは１またはそれ以上の金属
層（Al,W,Ta,Mo等）からまたはTiSi2,TaSi2,MoSi2,WS
i2,PtSiのごとき耐熱性金属ケイ素化物から作られる。
特定な記憶点の内容を詠み出すために、５ボルトの電
圧を印加しかつ対応する供給ライン42bを接地すること
によりビツトライン42aに極性を与える必要があり、他
の供給ラインは極性を与えられていない。これは同一ビ
ツトライン42aを共にする２つの隣接記憶点が同一ワー
ドライン60a,62aによつて活性化されるという事実のた
めに必要である。書込みおよび読出しの間中、供給ライ
ンおよびワードラインに印加される電圧は約５ボルトで
ある。書込みにおいて、ソースおよびドレインの作用は
読出しの間中のそれらと反対である。
圧を印加しかつ対応する供給ライン42bを接地すること
によりビツトライン42aに極性を与える必要があり、他
の供給ラインは極性を与えられていない。これは同一ビ
ツトライン42aを共にする２つの隣接記憶点が同一ワー
ドライン60a,62aによつて活性化されるという事実のた
めに必要である。書込みおよび読出しの間中、供給ライ
ンおよびワードラインに印加される電圧は約５ボルトで
ある。書込みにおいて、ソースおよびドレインの作用は
読出しの間中のそれらと反対である。
上記説明は例示の方法においてのみ明瞭に示されかつ
変更は本発明の範囲を越えることなく考えられることが
できる。とくに、種々の層の厚さを変更し、二酸化ケイ
素絶縁層をチツ化ケイ素層に置き換えかつ多結晶ケイ素
導電性層を耐熱性金属またはケイ素化合物のごとき他の
導電性層に置き換えることもできる。
変更は本発明の範囲を越えることなく考えられることが
できる。とくに、種々の層の厚さを変更し、二酸化ケイ
素絶縁層をチツ化ケイ素層に置き換えかつ多結晶ケイ素
導電性層を耐熱性金属またはケイ素化合物のごとき他の
導電性層に置き換えることもできる。
同一方法において、反応性イオンエツチング作業をマ
イクロエレクトロニクスにおいて一般に使用される他の
湿式または乾式エツチング方法に置き換えることができ
る。さらに、銅または銀層のごとく、エツチングし難い
金属から作られる層の場合において、イオン加工法を使
用することができる。
イクロエレクトロニクスにおいて一般に使用される他の
湿式または乾式エツチング方法に置き換えることができ
る。さらに、銅または銀層のごとく、エツチングし難い
金属から作られる層の場合において、イオン加工法を使
用することができる。
上記説明はEPROMセルの製造にのみ関する。フラツシ
ユ型EPROMの場合において、15nmのゲート酸化物12aに代
えて10nmを使用することが単に必要である。このような
セルにおいて、情報の書込みおよび読出しはEPROMセル
におけるように行なわれかつ消去は５または10ボルトを
対応する供給ライン42bにかつ−５または０ボルトを対
応するワードラインに印加することにより行なわれる。
ユ型EPROMの場合において、15nmのゲート酸化物12aに代
えて10nmを使用することが単に必要である。このような
セルにおいて、情報の書込みおよび読出しはEPROMセル
におけるように行なわれかつ消去は５または10ボルトを
対応する供給ライン42bにかつ−５または０ボルトを対
応するワードラインに印加することにより行なわれる。
各記憶セルの制御ゲートが前記セルのチヤンネルを部
分的に覆うという事実は漏洩電流の回避または少なくと
も制御を可能にし、これはとくにEPROMセルの場合に有
利である。これはまた、２つの隣接セルまたはスプリツ
トゲートの獲得かつそれゆえ負のしきい値に関する欠点
の回避を可能にする選択トランジスタと関連づけられる
EPROMセルの獲得を可能にする。
分的に覆うという事実は漏洩電流の回避または少なくと
も制御を可能にし、これはとくにEPROMセルの場合に有
利である。これはまた、２つの隣接セルまたはスプリツ
トゲートの獲得かつそれゆえ負のしきい値に関する欠点
の回避を可能にする選択トランジスタと関連づけられる
EPROMセルの獲得を可能にする。
各記憶セル用の選択トランジスタの重要性は1985年の
VLSIハンドブツク、第167〜168頁のエス・ケー・レイ等
による「VLSI、電気的に消去可能なプログラマブル読出
し専用メモリ」と題する論文に強調されている。記憶セ
ルのマトリクスの同一列の選択されないセルの消去を阻
止することができる選択トランジスタの第２の機能は、
消去が同一列のすべてのセルに行なわれるため、フラツ
シユ型EPROMにおいて断念される。
VLSIハンドブツク、第167〜168頁のエス・ケー・レイ等
による「VLSI、電気的に消去可能なプログラマブル読出
し専用メモリ」と題する論文に強調されている。記憶セ
ルのマトリクスの同一列の選択されないセルの消去を阻
止することができる選択トランジスタの第２の機能は、
消去が同一列のすべてのセルに行なわれるため、フラツ
シユ型EPROMにおいて断念される。
最終的に、上記説明は記憶セルまたは実際のメモリの
製造にのみ関連するが、記憶セルと同一平面に配置され
る周辺および制御回路は従来の方法において製造されか
つ本発明の一部を構成しない。
製造にのみ関連するが、記憶セルと同一平面に配置され
る周辺および制御回路は従来の方法において製造されか
つ本発明の一部を構成しない。
第１図は本発明によるEPROM記憶点を製造するための工
程を略示する斜視図、 第２図、第３図、第４図、第５図、第６図、第７図、第
８図、および第９図は本発明による方法の種々の工程を
示す縦断面図、 第10a図および第10bは斜視図、 第11図、第12図は断面図、 第13図は平面図、 第14図は断面図、 第15図および第16図は本発明による方法の変形例を示す
断面図、 第17図は本発明によるEPROMセルを略示する斜視図であ
る。 図中、符号２は基板、10はステツプ、12は第３絶縁材
料、12aは第１絶縁体、14は第２材料層、16は第２導電
性帯片、16aは浮遊ゲート、18,20は第４絶縁材料、19,3
4はドレイン、20aは第２絶縁体、22は第５導電性材料、
22aは制御ゲート、28は突出部、30はマスキング、32は
ソース、38はスペーサ、42a,42b,66a,68aは導体ライ
ン、44は第８絶縁材料、50はリソグラフマスク、52は第
２帯片、53は記憶点、54はゲート積層、58は第９材料、
66,68は第10導電性材料、70は樹脂層である。
程を略示する斜視図、 第２図、第３図、第４図、第５図、第６図、第７図、第
８図、および第９図は本発明による方法の種々の工程を
示す縦断面図、 第10a図および第10bは斜視図、 第11図、第12図は断面図、 第13図は平面図、 第14図は断面図、 第15図および第16図は本発明による方法の変形例を示す
断面図、 第17図は本発明によるEPROMセルを略示する斜視図であ
る。 図中、符号２は基板、10はステツプ、12は第３絶縁材
料、12aは第１絶縁体、14は第２材料層、16は第２導電
性帯片、16aは浮遊ゲート、18,20は第４絶縁材料、19,3
4はドレイン、20aは第２絶縁体、22は第５導電性材料、
22aは制御ゲート、28は突出部、30はマスキング、32は
ソース、38はスペーサ、42a,42b,66a,68aは導体ライ
ン、44は第８絶縁材料、50はリソグラフマスク、52は第
２帯片、53は記憶点、54はゲート積層、58は第９材料、
66,68は第10導電性材料、70は樹脂層である。
Claims (16)
- 【請求項１】（ａ）電気的にかつ基板の水平方向に互い
に絶縁される記憶点からなるマトリクスを有し、各記憶
点が基板と接触して第１絶縁体上に形成されるゲート積
層、第２絶縁体によって互いに隔離される制御ゲートお
よび前記第１絶縁体と接触する面を有する浮遊ゲート、
前記ゲート積層の両側上で前記基板に形成されるソース
およびドレインおよび前記積層の下で前記基板に配置さ
れかつその長さが前記ソースから前記ドレインに向かう
該基板表面に平行な第１方向にしたがって方向づけられ
るチャンネルからなり、そして（ｂ）前記ゲート積層お
よび前記ドレインへ電気信号を印加するための導体ライ
ンを有する半導体基板上に集積された不揮発性記憶セル
において、前記第２絶縁体が、前記基板の面に対して垂
直でかつ前記第１方向を含んでいる平面において、前記
浮遊ゲートがその中に完全に配置される逆Ｕ形状を有
し、かつ前記制御ゲートがまた突起なしでかつその中に
前記第２絶縁体が完全に配置される逆Ｕ形状に形成され
ることを特徴とする不揮発性記憶セル。 - 【請求項２】前記浮遊ゲートは少なくともその幅の２倍
である高さを有することを特徴とする請求項１に記載の
不揮発性記憶セル。 - 【請求項３】前記浮遊ゲートの幅は0.5μｍ以下である
ことを特徴とする請求項１に記載の不揮発性記憶セル。 - 【請求項４】前記第１絶縁体は前記第２絶縁体の厚さ以
下の厚さを有することを特徴とする請求項１に記載の不
揮発性記憶セル。 - 【請求項５】前記ゲート積層を制御するための前記導体
ラインは前記第１方向に対して平行な帯片によって構成
されかつドレインを制御するための導体ラインは前記第
１方向に対して垂直であることを特徴とする請求項１に
記載の不揮発性記憶セル。 - 【請求項６】ドレインの前記制御ラインは金属層または
ケイ化物層から作られることを特徴とする請求項１に記
載の不揮発性記憶セル。 - 【請求項７】ドレイン制御ラインと基板との間に形成さ
れ、ドレイン制御ライン用の拡散バリヤとして使用する
量が前記半導体基板への金属拡散を阻止するのに設けら
れることを特徴とする請求項６に記載の不揮発性記憶セ
ル。 - 【請求項８】前記ゲート積層を制御するための前記導体
ラインは金属から作られることを特徴とする請求項１に
記載の不揮発性記憶セル。 - 【請求項９】前記制御ゲートはドレイン及びチャンネル
を部分的に被覆することを特徴とする請求項１に記載の
不揮発性記憶セル。 - 【請求項１０】（ａ）横部絶縁によって互いに電気的に
絶縁される複数の記憶点からなるマトリクスを有し、各
記憶点が積層された形状でかつ互いに絶縁される浮遊ゲ
ートおよび制御ゲート、前記ゲート積層の両側に配置さ
れるソースおよびドレインおよびその幅がソースからド
レインに向かい、基板表面と平行な第１方向にしたがっ
て方向づけされる前記積層の下に配置されるチャンネル
を有し、そして（ｂ）前記記憶点の前記ゲート積層およ
び前記ドレインへ電気信号を印加するための導体ライン
を有する半導体基板上に集積された不揮発性記憶セルの
製造方法において、前記浮遊ゲートが第１材料からなる
段部上に前記第１材料に関して選択的にエッチングされ
ることができる第２導体材料からなる層を等方性堆積法
により形成し、続いて前記段部が露出されるまで前記第
２材料からなる層を異方性エッチングすることにより製
造されることを特徴とする不揮発性記憶セルの製造方
法。 - 【請求項１１】請求項10に記載の前記ゲート積層は以下
の連続する工程、すなわち、 （ａ）第１材料からなる段部を第１の導電型の半導体基
板上に製造し、前記段部が前記第１方向に対して垂直に
方向づけられた小さな帯片の形であり、 （ｂ）前記段部間の前記基板上へ第３絶縁材料を堆積
し、 （ｃ）前記段部および前記第３材料上に前記第２材料か
らなる層を等方性堆積法により形成し、 （ｄ）前記第１帯片に対して平行な第２の導電性帯片を
得るために第２材料層を異方性エッチングし、 （ｅ）前記段部および前記第２材料によって被覆されな
い前記第３材料の領域を除去し、 （ｆ）工程（ｅ）の間中に露出された前記基板の領域お
よび前記第２の導電性帯片上に第４の絶縁材料を堆積
し、 （ｇ）前記第２の導電性帯片に向い合っている突出部分
を有する前記第４材料上に第５の導電性材料を堆積し、 （ｈ）前記突出する第５の材料部分を第６の材料によっ
てマスクし、 （ｉ）前記第６材料によって被覆されない前記第５およ
び第４材料の領域を除去し、 （ｊ）前記第２帯片に対して垂直に方向づけられかつ前
記積層の長さを画成する第３の帯片の形でリングラフィ
マスクを製造し、 （ｋ）マスクされない第５、第４および第３の材料の領
域を除去し、かくして前記ゲート積層を製造し、 （ｌ）前記マスクを除去する工程を実施することにより
形成されることを特徴とする請求項10に記載の不揮発性
記憶セルの製造方法。 - 【請求項１２】請求項10に記載の前記ゲート積層は以下
の連続する工程、すなわち、 （ａ′）前記半導体基板上に第１材料からなる段部を製
造し、 （ｂ′）前記段部間の前記基板上に第３絶縁材料を堆積
し、 （ｃ′）前記段部および前記第３材料上に前記第２材料
層を等方性堆積法により形成し、 （ｄ′）導電性帯片を得るように前記第２材料層を異方
性エッチングし、 （ｅ′）前記段部および前記第２材料によって被覆され
ない前記第３材料の領域を除去し、 （ｆ′）前記第４材料を堆積し、 （ｇ′）前記第４材料層上に第５の導電性材料を堆積
し、 （ｈ′）突出する第５材料部分を第６材料によってマス
クし、 （ｉ′）前記第６材料によって被覆されてない第５材料
の領域を除去し、 （ｊ′）ソースおよびドレインを形成するように前記突
出部分に隣接して前記基板の領域に第２の導電型のイオ
ンを注入し、 （ｋ′）前記突出する第５材料部分の縁部に第７の絶縁
材料からなるスペーサを製造しかつ前記第６材料によっ
て被覆されない第４材料領域を除去し、 （ｌ′）前記導電性帯片に対して平行に方向づけられる
前記ソースおよびドレイン上に第１導体ラインを製造
し、 （ｍ′）前記第１導体ラインを第８絶縁材料で被覆し、 （ｎ′）第３帯片の形でリソグラフイマスクを発生し、 （ｏ′）マスクされない第５、第４、第２および第３材
料の領域を除去しかつこの方法において前記ゲート積層
を製造し、 （ｐ′）前記マスクを除去し、 （ｑ′）工程（ｏ′）で得られた積層間空間を第９材料
で充填し、 （ｒ′）前記第１導体ラインに対して垂直に方向づけら
れた積層上に第２導体ラインを製造する工程からなるこ
とを特徴とする請求項10に記載の不揮発性記憶セルの製
造方法。 - 【請求項１３】前記基板がケイ素から作られるとき、前
記第１導体ライン製造工程が以下の工程、すなわち、ケ
イ素化物を形成できる金属層を工程（ｋ′）の間中に得
られる構造上に堆積し、 ケイ素化物を局部的に形成するように露出した基板領域
と直接接触して前記金属を反応させるために前記構造を
熱でアニーリングし、 前記基板と反応しなかった前記金属の領域を除去する工
程からなることを特徴とする請求項12に記載の不揮発性
記憶セルの製造方法。 - 【請求項１４】前記第１導体ライン製造工程が以下の工
程、 すなわち、 工程（ｋ′）の間中に得られる構造上に少なくとも１つ
の第10の導電性材料からなる層を堆積し、 前記第10材料の起伏を相殺する樹脂層を前記第10の材料
上に堆積し、 前記第10材料の起伏の中空にされた部分にのみ前記樹脂
を保持するように前記樹脂層をエッチングし、 前記前記第10材料をエッチングしかつ前記樹脂を除去す
る工程からなることを特徴とする請求項12に記載の不揮
発性記憶セルの製造方法。 - 【請求項１５】前記第１、第３、第４、第６および／ま
たは第７材料が二酸化ケイ素（SiO2）からなることを特
徴とする請求項10に記載の不揮発性記憶セルの製造方
法。 - 【請求項１６】前記第２および／または第５材料がリン
をドーピングした多結晶ケイ素からなることを特徴とす
る請求項10に記載の不揮発性記憶セルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR878214 | 1987-06-12 | ||
| FR8708214A FR2616576B1 (fr) | 1987-06-12 | 1987-06-12 | Cellule de memoire eprom et son procede de fabrication |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63318164A JPS63318164A (ja) | 1988-12-27 |
| JP2671217B2 true JP2671217B2 (ja) | 1997-10-29 |
Family
ID=9351978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63137591A Expired - Lifetime JP2671217B2 (ja) | 1987-06-12 | 1988-06-06 | 不揮発性記憶セルおよびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5138573A (ja) |
| EP (1) | EP0296030B1 (ja) |
| JP (1) | JP2671217B2 (ja) |
| DE (1) | DE3885010T2 (ja) |
| FR (1) | FR2616576B1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4969021A (en) * | 1989-06-12 | 1990-11-06 | California Institute Of Technology | Porous floating gate vertical mosfet device with programmable analog memory |
| US5268320A (en) * | 1990-12-26 | 1993-12-07 | Intel Corporation | Method of increasing the accuracy of an analog circuit employing floating gate memory devices |
| JP2635831B2 (ja) * | 1991-01-28 | 1997-07-30 | 株式会社東芝 | 半導体装置 |
| US5461249A (en) * | 1991-10-31 | 1995-10-24 | Rohm Co., Ltd. | Nonvolatile semiconductor memory device and manufacturing method therefor |
| US5640031A (en) * | 1993-09-30 | 1997-06-17 | Keshtbod; Parviz | Spacer flash cell process |
| US5459091A (en) * | 1993-10-12 | 1995-10-17 | Goldstar Electron Co., Ltd. | Method for fabricating a non-volatile memory device |
| KR0142603B1 (ko) * | 1995-03-14 | 1998-07-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| US5753525A (en) * | 1995-12-19 | 1998-05-19 | International Business Machines Corporation | Method of making EEPROM cell with improved coupling ratio |
| JP3735426B2 (ja) * | 1996-12-11 | 2006-01-18 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2980171B2 (ja) * | 1997-06-04 | 1999-11-22 | 日本電気株式会社 | スプリットゲート型フラッシュメモリセルの製造方法 |
| US6194768B1 (en) * | 1998-10-23 | 2001-02-27 | Advanced Micro Devices, Inc. | High dielectric constant gate dielectric with an overlying tantalum gate conductor formed on a sidewall surface of a sacrificial structure |
| US6350651B1 (en) * | 1999-06-10 | 2002-02-26 | Intel Corporation | Method for making flash memory with UV opaque passivation layer |
| US6294429B1 (en) | 1999-11-24 | 2001-09-25 | International Business Machines Corporation | Method of forming a point on a floating gate for electron injection |
| TW441038B (en) * | 2000-01-10 | 2001-06-16 | United Microelectronics Corp | Manufacturing method of ETOX flash memory |
| US6838726B1 (en) * | 2000-05-31 | 2005-01-04 | Micron Technology, Inc. | Horizontal memory devices with vertical gates |
| KR100389918B1 (ko) | 2000-11-14 | 2003-07-04 | 삼성전자주식회사 | 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이 |
| KR100414735B1 (ko) * | 2001-12-10 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체소자 및 그 형성 방법 |
| KR100559994B1 (ko) | 2003-08-08 | 2006-03-13 | 동부아남반도체 주식회사 | 측벽 방식을 이용한 플래시 메모리의 플로팅 게이트 형성방법 |
| KR100635199B1 (ko) * | 2005-05-12 | 2006-10-16 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 제조방법 |
| JP5063097B2 (ja) * | 2005-12-26 | 2012-10-31 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| US7968932B2 (en) | 2005-12-26 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN102184961B (zh) * | 2011-04-26 | 2017-04-12 | 复旦大学 | 一种非对称栅mos器件及其制备方法 |
| CN102201343A (zh) * | 2011-04-26 | 2011-09-28 | 复旦大学 | 纳米mos器件制备方法及纳米mos器件 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3175125D1 (en) * | 1980-11-20 | 1986-09-18 | Toshiba Kk | Semiconductor memory device and method for manufacturing the same |
| GB2100507A (en) * | 1981-06-17 | 1982-12-22 | Philips Electronic Associated | Method of making a vertical igfet |
| US4419809A (en) * | 1981-12-30 | 1983-12-13 | International Business Machines Corporation | Fabrication process of sub-micrometer channel length MOSFETs |
| JPS61105862A (ja) * | 1984-10-30 | 1986-05-23 | Toshiba Corp | 半導体装置 |
| US4754320A (en) * | 1985-02-25 | 1988-06-28 | Kabushiki Kaisha Toshiba | EEPROM with sidewall control gate |
| JPS62163376A (ja) * | 1986-01-14 | 1987-07-20 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
-
1987
- 1987-06-12 FR FR8708214A patent/FR2616576B1/fr not_active Expired - Lifetime
-
1988
- 1988-06-06 JP JP63137591A patent/JP2671217B2/ja not_active Expired - Lifetime
- 1988-06-07 US US07/203,266 patent/US5138573A/en not_active Expired - Lifetime
- 1988-06-09 EP EP88401407A patent/EP0296030B1/fr not_active Expired - Lifetime
- 1988-06-09 DE DE88401407T patent/DE3885010T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63318164A (ja) | 1988-12-27 |
| EP0296030A1 (fr) | 1988-12-21 |
| DE3885010T2 (de) | 1994-05-05 |
| DE3885010D1 (de) | 1993-11-25 |
| FR2616576A1 (fr) | 1988-12-16 |
| FR2616576B1 (fr) | 1992-09-18 |
| US5138573A (en) | 1992-08-11 |
| EP0296030B1 (fr) | 1993-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2671217B2 (ja) | 不揮発性記憶セルおよびその製造方法 | |
| JP3072565B2 (ja) | 無接点フローティングゲートメモリアレイを製造する方法 | |
| US5811853A (en) | Single-side oxide sealed salicide for EPROMS | |
| KR100773994B1 (ko) | 밀봉된 텅스텐 게이트 ｍｏｓ 트랜지스터와 메모리 셀 및 그 제조 방법 | |
| US5326999A (en) | Non-volatile semiconductor memory device and manufacturing method thereof | |
| US5427970A (en) | Method of making flash memory with high coupling ratio | |
| JP4545256B2 (ja) | サイドウオールスプリットゲートフラッシュトランジスタの集積方法 | |
| US5397724A (en) | Method of making a nonvolatile memory device having a sidewall insulating film doped with phosphorus | |
| US5635415A (en) | Method of manufacturing buried bit line flash EEPROM memory cell | |
| JPH05259475A (ja) | メモリセルのアレイを含む電気的にプログラム可能な読出し専用メモリ装置をシリコン基板に製造する方法 | |
| US5972752A (en) | Method of manufacturing a flash memory cell having a tunnel oxide with a long narrow top profile | |
| US20050164457A1 (en) | Non-volatile memory devices and methods of fabricating the same | |
| JP3093096B2 (ja) | 不揮発性メモリの製造方法 | |
| US6613630B2 (en) | Nonvolatile memory device and fabricating method thereof | |
| US6677638B2 (en) | Nonvolatile memory device and method for fabricating the same | |
| US6441430B1 (en) | Semiconductor device with floating gates | |
| JP3075192B2 (ja) | 半導体装置の製造方法 | |
| US6281076B1 (en) | Method for manufacturing nonvolatile memory device capable of preventing damage to side walls of stacked gate and active region | |
| JPH11154712A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2598899B2 (ja) | 集積回路の生産方法 | |
| JP2005536039A (ja) | Ｎｒｏｍメモリセルアレイの製造方法 | |
| US5932910A (en) | Flash memory cell structure having electrically isolated stacked gate | |
| JP2870086B2 (ja) | Ｍｏｓ型不揮発性半導体記憶装置の製造方法 | |
| US6670239B2 (en) | Non-volatile memory cell having bilayered floating gate and fabricating method thereof | |
| JPH04349670A (ja) | 不揮発性半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080711 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |