JP2005536039A - Ｎｒｏｍメモリセルアレイの製造方法 - Google Patents
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Abstract
本方法において、トレンチ（９）がエッチングされ、各トレンチ間において、ドーピングされたソース／ドレイン領域（３）の上にビット線（８）が配置される。トレンチ壁にメモリ層（５，６，７）が形成され、そしてゲート電極（２）が配置される。ゲート電極（２）用のポリシリコンがトレンチ内に提供された後に、上面が、被覆層（１６）の上面に達するまでバックグラインディングされて平坦化され、そして、その後、ワード線用のポリシリコン層（１８）が全面に形成され、かつ、ワード線を形成するためにパターニングされる。
Description
本発明は、電気的に書き込み可能および消去可能な不揮発性フラッシュメモリに関する。本発明は、酸化物−窒化物−酸化物−メモリ層を有し、かつ、仮想接地（ｖｉｒｔｕａｌ−ｇｒｏｕｎｄ）ＮＯＲアーキテクチャにおいて用いられ得る不揮発性メモリセルの構成を有するＮＲＯＭメモリの製造方法を示す。
極小の不揮発性メモリセルは、マルチメディア応用において極めて高い集積密度を得るために必要とされる。半導体技術の更なる開発は、益々大きい記憶容量を可能にし、まもなくギガバイトの領域に到達する。しかしながら、リソグラフィによって決定される最小特徴寸法（ｍｉｎｉｍｕｍ ｆｅａｔｕｒｅ ｓｉｚｅ）は、縮小し続け、例えば、トンネル酸化物の厚さ等の他のパラメータは、もはや対応して拡大縮小され得ない。プレーナトランジスタにおける構造縮小にともなうチャネル長さの低減は、ソースとドレインとの間のパンチスルーの出現を回避するために、チャネルドーピングの増加を必要とする。これは、通常、ゲート酸化物の厚さを低減することによって補償される閾値電圧を上昇させる。
しかしながら、チャネル−ホットエレクトロンによってプログラムされ得、ホットホールを用いて消去され得るプレーナＳＯＮＯＳメモリセル（Ｂｏａｚ Ｅｉｔａｎによる米国特許５，７６８，１９２号、米国特許第６，０１１，７２５号、国際公開第９９／６０６３１号を参照）は、ゲート酸化物と等価の厚さを有する制御誘電体を必要とする。しかしながら、実行可能なプログラムサイクル数（メモリセルの「耐久性」）が許容し得ない態様で低下することなく、この厚さを任意に低減することはできない。従って、チャネル内のドーパント濃度が過度に高くなるように選択される必要のないように、十分に大きいチャネル長が必要とされる。なぜなら、そうでない場合、閾値電圧が過度に上昇するからである。
Ｊ．Ｔａｎａｋａらによる公知文献「Ａ Ｓｕｂ−０．１μｍ Ｇｒｏｏｖｅｄ Ｇａｔｅ ＭＯＳＦＥＴ ｗｉｔｈ Ｈｉｇｈ Ｉｍｍｕｎｉｔｙ ｔｏ Ｓｈｏｒｔ−Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔｓ」ｉｎ ＩＥＤＭ ９３、ｐ．５３７〜５４０（１９９３）は、ｐ＋基板上のトランジスタを記載する。ここで、ゲート電極は、ｎ＋ソース領域とｎ＋ドレイン領域との間のトレンチ内に配置され、そのため、曲線状のチャネル領域が基板内に形成される。
Ｋ．Ｎａｋａｇａｗａらによる公知文献「Ａ Ｆｌａｓｈ ＥＥＰＲＯＭ Ｃｅｌｌ ｗｉｔｈ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｔｒｅｎｃｈ Ｔｒａｎｓｉｓｔｏｒ ＆ Ｉｓｏｌａｔｉｏｎ Ｓｔｒｕｃｔｕｒｅ」ｉｎ ２０００ ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓは、フローティングゲート電極を有するメモリセルとしてのトランジスタを記載する。この電極は、ｎ＋ソース領域とｎ＋ドレイン領域との間において、基板のｐウェルの中に伸びるように配置されている。フローティングゲート電極と制御ゲート電極との間に、酸化物−窒化物−酸化物層編成からなる誘電層が存在する。
独国特許公開公報第１０１ ２９ ９５８号は、低抵抗ビット線を備えたメモリセル構成を記載する。メモリトランジスタのドーピングされたソース／ドレイン領域上に、ビット線に対応してストライプ状にパターニングされた個別層あるいは層編成が配置されている。それらは、特にメタライゼーションとして、ソース／ドレイン領域と電気的に接続され、かつ、ビット線の抵抗を減少させる。この個別層あるいは層編成は、特に、ドープドポリシリコン、タングステン、タングステンシリサイド、コバルト、コバルトシリサイド、チタンおよびチタンシリサイドからなる群のうちの少なくとも１つの材料を含む。
ソース／ドレイン領域がシリコンから形成された場合、ビット線のメタライゼーションは、自己整合シリサイドの短縮形を表す「サリサイド」として公知の方法を用いて製造されたシリサイド化された金属層であり得る。別の実施形態において、好ましくは、同様に、シリコン上において、ポリシリコンおよびＷＳｉあるいはＷＮ／Ｗ、ならびにハードマスクとして適切な例えば、酸化物または窒化物等の材料を含む被覆する電気的絶縁層を含む、メタライゼーションとして設けられた層編成が、メモリトランジスタのソース／ドレイン領域上に存在する。ビット線構造のメタライゼーションは、基板上に直接、および必要に応じて、部分的に酸化物で覆われた領域の上にパターニングされる。
個々のメモリトランジスタのソース／ドレイン領域は、高ドーズ量のソース／ドレインの注入を用いて、または適切な層から、例えば、ポリシリコンからドーパントを拡散させることによって製作される。ソース／ドレイン領域に付与されたストライプ状のメタライゼーションは、メタライゼーションの良好な導電性に基づいて、特に低抵抗を有するビット線を形成する。ここでは、メタライゼーションは、金属含有層、または少なくとも金属の様な特性を有する導体路であると解される。同ビット線のソース／ドレイン領域は、半導体材料内において、予め、導通するように互いに接続される必要がない。しかしながら、好ましくは、ビット線は、半導体材料内のさらにメタライゼーションが提供されるストライプ状のドーピング領域を有する埋め込みビット線として形成される。
半導体材料から離れた上面上で、ビット線構造は、好ましくは、窒化物層で被膜されている。その窒化物層は、ストライプ状に形成され、かつ、製造プロセスにおいて、それに自己整合したトランジスタのチャネル領域を生成するためのエッチングマスクとして利用される。好ましくは、境界層、真のメモリ層、およびさらなる境界層から形成された層編成を含み、かつＯＮＯ層の態様で形成されるメモリ層が提供された後、ワード線を製造するための層編成が堆積され、かつ好ましくは、ドライエッチングによってストライプ状にパターニングされる。
境界層は、メモリ層のエネルギーバンドギャップよりも高いエネルギーバンドギャップを有する材料から製作され、従って、メモリ層に捕獲される電荷キャリアは、そこに限定配置される。好ましくは、メモリ層のために適切である材料は、窒化物であり、酸化物は、特に、周囲の材料として適切である。シリコン材料系を用いるメモリセルの場合、メモリ層は、ＯＮＯ層編成の例において、約５ｅＶのエネルギーバンドギャップを有するシリコン窒化物であり、周囲の境界層は、約９ｅＶのエネルギーバンドギャップを有するシリコン酸化物である。メモリ層は、エネルギーバンドギャップが、境界層のエネルギーバンドギャップよりも小さい異なった材料であり得、この場合、エネルギーバンドギャップ間の差は、電荷キャリアの良好な電気的封じ込めのために十分に大きい必要がある。境界層としてのシリコン酸化物と組み合わせて、メモリ層のために用いられる材料は、例えば、タンタル酸化物、ハフニウムシリケート、チタン酸化物（化学量論的組成の場合ＴｉＯ２）、ジルコニウム酸化物（化学量論的組成の場合ＺｒＯ２）、アルミニウム酸化物（化学量論的組成の場合Ａｌ２Ｏ３）または本来的に導電性（非ドーピング）のシリコンであり得る。
トランジスタを互いに絶縁するために、アンチパンチ注入（ａｎｔｉ−ｐｕｎｃｈ ｉｍｐｌａｎｔａｔｉｏｎ）として知られる種々の入射角度でドーパントを注入することによって、隣接し合うメモリセルのトランジスタのチャネル領域間に電気的絶縁が生成され得る。他の構成は、この絶縁が、酸化物で充填される空間部によって実現されることを提供する。これは、ＳＴＩ（シャロートレンチアイソレーション）の態様で行われる。
図０は、ワード線ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１およびビット線ＢＬｉ−１、ＢＬｉ、ＢＬｉ＋１の構成を平面図で示す。ビット線は、ここでは、埋め込みビット線として存在し、覆われた輪郭線として破線を用いて示される。ワード線は、好ましくは、金属導体路として、構成の上面に配置される。メモリのメモリセルは、各場合について、ビット線の中間領域とワード線との交差点に配置される（クロスポイントセル）。各場合について、読み出されるか、またはプログラムされるべきメモリセルは、ビット線およびワード線を用いて公知の方法でアドレス指定される。すべてのメモリセルは、示されたビット線およびワード線を介する接続とともに、仮想接地ＮＯＲアーキテクチャのメモリを形成する。
図１は、そのようなメモリ製造に第１の中間生成物の断面図を示す。通常、使用された半導体本体１の半導体材料の上面、例えばシリコンからなる基板の上面、あるいは、基板上に形成された半導体層または半導体層編成の上面が、最初に、いわゆるパッド酸化物およびパッド窒化物で覆われる。半導体材料内においてトレンチがエッチングされ、そのトレンチは、ＳＴＩ（シャロートレンチアイソレーション）として充填され、また、メモリセルアレイの境界（周辺分離１２）あるいは個別のメモリブロック境界に、および必要に応じてメモリセル間の分離に提供される。平坦化の後、パッド窒化物は、エッチングによって除去される。ｐウェルおよびｎウェル、すなわち、半導体材料の中に深く伸び、かつ、駆動周辺部およびメモリセルのために提供されるドーピング領域が、シリコンを半導体材料として用いた場合、好ましくは、マスクされたボロン注入およびリン注入、それに続く、注入のアニーリングによって製造される。図１は、半導体本体１内において形成されたｐウェル１０を示す。
最初に設けられたパッド酸化物の除去の後、適切な厚さの酸化物層１３が成長させられ、その酸化物層１３は、後に、メモリセルアレイの外側においてエッチングストップ層として利用される。この製造プロセスにおいて、その後、適切な写真技術によって注入（例えば、リン）が行われる。その注入によって、高いｎ型導電率でドーピングされる領域１１（ｎ＋領域）がｐウェル１０の上部分に形成され、この領域は、次に製造されるべきソース／ドレイン領域のために提供される。注入の符号は、交換し得る（ｎウェル内にｐ＋領域）。メモリセルアレイ領域において、メモリセルの形成に必要とされない酸化物層１３は、好ましくは同じフォトマスクを用いて、湿式化学的に除去される。
図２ａは、ストライプ状にパターニングされた導電層８を有する層編成が提供およびパターニングされた後の、図１に示された断面図を再び示す。まず、ソース／ドレイン領域のコンタクト接続のために、関連する符号の導電型のポリシリコン層１４が提供され、その後、例えば、タングステンシリサイド（ＷＳｉ）の金属含有層１５が実際の低抵抗ビット線、および、次に、ハードマスク１６の材料（例えば、酸化物あるいは窒化物）が電気的絶縁のために提供される。これらの層は、続いて、好ましくは写真技術および異方性エッチングによってストライプ状にパターニングされる。ＷＳｉの代わりに、タングステン窒化物およびタングステンを含む層編成が設けられ得る。導電層は、さらに、チタンおよび／またはチタンシリサイドを有し得る。ストライプ状の導電層８は、好ましくは、酸化物あるいは窒化物からなるスペーサ１７によって側方で絶縁される。
図２ｂは、図２ａにおいて指示されている断面を示す。この図から、ビット線８がエッジ絶縁部１２を越えて長手方向に伸び、そのため、ビット線８は実際のメモリセルアレイの外部に接続され得ることが認識される。これらの層のストライプ状パターニングのためのエッチングプロセスは、セルアレイのエッジにおいてエッジ絶縁部１２によって境界付けられる。必要に応じては、ドープド半導体材料としてのソース／ドレイン領域に加えて、ビット線の存在する埋め込み部分が、各々、エッジ絶縁部１２において終端する。
上面のビット線構造、およびマスクとしての酸化物あるいは窒化物で覆われた領域を用いて、図３に示されたように、トレンチ９は、自己整合して（例えば、反応性イオンエッチング、ＲＩＥを用いて）エッチングされる。これらのトレンチは、活性領域のために、特に、個々のメモリセルにおいて提供される。これらの間に、ソース／ドレイン領域３、４が形成される。良好な性能を達成するために、各場合について、トレンチの底面に提供されるメモリトランジスタのチャネル領域の部分２３における所定のゲート電圧に存在する電荷キャリア濃度が十分に高くなければならないことを、さらに考慮に入れる必要がある。ｐウェルの場合、この濃度は電子濃度である。有利な構成において、メモリセルのウェル１０は、１０１７ｃｍ−３の典型的なドーパント濃度を有し、そのため、トレンチの底面内の注入によって、ドープド領域２３が形成される。そのドープド領域２３は、チャネル領域のドーパント濃度を、側方の外側の領域よりも、中心部においてより大きく変更する。このために、好ましくは、まず、犠牲層（例えば、通常、約６ｎｍの厚さで、熱的に生成される犠牲酸化物）が提供される。その後、所定のドーパントが注入され、示されたｐドープドウェル例において、ドーパントは、例えば、通常、２０ｋｅＶのエネルギーを有する、１０１２ｃｍ−３〜１０１４ｃｍ−３の量のヒ素である。犠牲層は除去され、酸化物の場合、これは、希釈したＨＦを用いて行われ得る。
下部境界層５、メモリ層６および上部境界層７を含む層編成は、表面全体に付与される。この層編成は、実際の記憶媒体として提供され、冒頭で記載されたように、例えば、公知のＯＮＯ層編成であり得る。この場合、下部境界層５は、例えば、厚さ約２．５ｎｍ〜８ｎｍの酸化物であり（下部酸化物は、好ましくは、熱的に生成される）、メモリ層６は、厚さ約１ｎｍ〜５ｎｍの窒化物であり得（好ましくは、ＬＰＣＶＤ、減圧化学気相成長によって堆積される）、上部境界層７は、同様に、厚さ約３ｎｍ〜１２ｎｍの酸化物であり得る。
このようにして達成され得る構造は、図３において断面図で示される。メモリセルアレイは、適切な写真技術によって覆われ、従って、例えばＣＭＯＳプロセスの範囲で製造される周辺の領域において、境界層を含めてメモリ層が除去され得る。メモリ層は、さらに、ゲート電極に提供されたトレンチ９の底面の上の、および／またはトレンチ９間のメモリの領域内においても除去され得る。これにより、メモリ層は、それぞれのトレンチの壁面間および／または２つの隣接し合うトレンチ間で中断される。駆動周辺部のために、高電圧トランジスタ用のゲート酸化物が成長させられ、その後、必要に応じて、低電圧トランジスタ用のより薄いゲート酸化物が成長させられる。さらなるマスクおよび注入を用いて、閾値電圧が調整され得る。
図４ａに示される断面図は、ゲート電極２のために提供された導電性ドーピングポリシリコン層１８、ならびに、ワード線のために提供された金属含有層１９（ここでは、ＷＳｉ）およびハードマスク層２０の、堆積後の構造を示す。ポリシリコンは、典型的に厚さ８０ｎｍに堆積され、好ましくは、その場（ｉｎ ｓｉｔｕ）でドーピングされ、ゲート電極のために提供される。実際のワード線は、金属含有層１９の低抵抗性の金属または金属含有材料によって形成される。タングステンシリサイドの代わりに、異なった金属のシリサイド、または多層金属含有層が存在し得る。ハードマスク層２０の材料は、例えば、圧縮酸化物である。
図４ｂおよび図４ｃにおいて、図４ａにおいて指示された断面図が示される。図４ｂに示される断面において、境界層５、７間のメモリ層６の層編成は、この例において、ポリシリコン層１４および金属含有層１５から形成され、かつハードマスク１６によってここから絶縁されるビット線８の上に位置する。図４ｃは、２つのビット線間のゲート電極２による断面を示し、そこで、メモリ層６は、ゲート電極のために提供されるトレンチの底面を走る。ポリシリコン層１８、金属含有層１９およびハードマスク層２０を含む、提供された層編成は、図４ｂおよび図４ｃから見出され得るように、ストライプ状に形成され、これにより、ビット線を横断して走るワード線が形成される。ワード線のエッジは、スペーサ２１によって絶縁される。スペーサは、公知の方法で形成される。すなわち、スペーサ材料からなる層が、表面全体に等方的に提供され、かつ、実質的に、スペーサ２１の極めて垂直の部分のみがストライプ状にエッチングされたワード線のエッジに残るように異方的にエッチングバックされる。これに代わって、ワード線下方におけるゲート電極間の空間は、完全に、または部分的にスペーサの材料で充填された状態で残され得る。
この方法工程において、駆動周辺部のトランジスタのゲート電極は、同時にパターニングされ得る。メモリセルアレイの領域において、ゲート電極のエッチングは、上部境界層７またはＯＮＯ層編成にて停止する。補足的にゲートの再酸化を実行し、また、必要に応じて、隣接し合うトランジスタの絶縁用のアンチパンチ注入２２を導入し得る。
トランジスタを製造するための、従来かつ公知の方法工程、例えば、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）注入、およびＨＤＤ注入、あるいは窒化物のパシベーション層の堆積、およびＢＰＳＧ（ｂｏｒｏｎ−ｄｏｐｅｄ ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）およびＣＭＰによる平坦化等が同様に良好に提供され得る。完成させるためのさらなる工程は、ビアホールの製造および充填、ならびにメタライゼーションおよびパシベーションの製造である。これらの製造工程は、メモリコンポーネントの製造から、公知である。
半導体本体の上面上にストライプ状のメタライゼーションとしてのビット線を実施する実施形態において、ゲート電極およびワード線の形成のためのリソグラフィの際に、中間生成物の上面が平坦でないという問題が発生する。メモリセルアレイと周辺との間のポリシリコン層１８の高低差は、リソグラフィにとって重大である。ビット線ウェブ（Ｂｉｔｌｅｉｔｕｎｇｓｓｔｅｇ）のために、メモリセルアレイを覆うポリシリコン層１８の部分と、メモリセルアレイの周辺部のポリシリコン層の側部との間に、図４ａの左部分に示される段差が生じる。しかしながら、１４０ｎｍ基準以下の範囲において要求されるさらなる微細化構造においては、リソグラフィの前に、平坦な上面が必要不可欠である。そうでない場合、エッチングの際に金属含有層１９（特にシリサイド）が段差部分に残留し、その結果、ワード線が全て短絡されてしまうこととなる。
本発明の課題は、ビット線ウェブを有するＮＲＯＭメモリセルアレイにおいて、形成されたポリシリコン層のパターニングのためのリソグラフィが、極微細構造サイズにおいても、いかに可能であるかを提示することにある。
この課題は、請求項１の特徴を有する製造方法によって解決される。さらなる展開は、従属請求項から得られる。
本方法によれば、まず、メモリセル用のトレンチが、ゲート電極用のポリシリコンによって充填される。続いて、上面が、好ましくはＣＰＭ（化学機械的研磨）法によって平坦化される。この平坦化工程は、ワード線に対して上部においてビット線ウェブを絶縁する被覆層の上面上で止まる。この被覆層は、好ましくはシリコン窒化物である。続いて、平坦化された上面上にワード線用のポリシリコン層が堆積される。好ましくは、ビット線用に提供された層の一部はメモリセルアレイの外部にも配置され、その結果、ゲート電極用のポリシリコンの提供後における、上面全体の平坦化が容易となる。メモリセルアレイの外部に位置するビット線ウェブ用の層編成の部分は、支持ウェブあるいは支柱として使用される。シリコン窒化物からなるそれらの上面で、ＣＰＭ法によるバックグラインディングは止まる。
以下に、本発明による方法が、添付の図面に示された実施例を参照して、より詳細に説明される。
図４ａに示された断面図によって認識されるように、従来の製造によるワード線用のポリシリコン層１８の上面は、平坦ではなく、周辺部に向けて段差を形成し、かつ、トレンチ内に形成されたゲート電極上で波打っている。一つの方法工程において、ゲート電極用およびワード線用のポリシリコンを堆積する替わりに、図５の断面図に従って、まず、ゲート電極用のポリシリコンがトレンチ内に提供される。続いて、該ポリシリコンがＣＰＭ法によってバックグラインディングされる。その結果、構成要素の上面が、好ましくは全面的に、ビット線ウェブの被膜層（ハードマスク１６）の上面の高さに位置する。このハードマスクは、シリコン酸化物、好ましくはシリコン窒化物である。このとき、ワード線用のポリシリコン層は、平坦な上面に提供され得、かつ、同時に平坦な上面を形成し得る。そのため、その平坦な上面上に、後続の層（本実施例においては、金属含有層１９およびさらなるハードマスク層２０）が提供され得る。ゲート電極およびワード線のパターニングのための後続するリソグラフィ工程にとって十分に平坦な上面が、そのようにして用意される。
図５の左側において、メモリセルアレイ外部の構成要素の領域が示される。好ましい実施例において、この領域に、メモリセルアレイ外部のポリシリコンの平坦化を支持するための支持構造２４が提供される。支持構造２４は、例えば、ウェブ（Ｓｔｅｇ）あるいは支柱（Ｐｆｅｉｌｅｒ）であり得、好ましくは、ビット線ウェブ用に提供された層の一部によって形成される。支持構造２４は、ポリシリコン層１８の平坦な上面を全面的に形成するために寄与する。支持構造２４は、好ましくは、ビット線８のパターニングの際に、ビット線８用の層編成（ここでは、ポリシリコン層１４、金属含有層１５およびハードマスク１６）がメモリセルアレイの外部において完全に除去されるのではなく、図示されたように、該支持構造２４にパターニングされることによって、製造される。境界層５、メモリ層６および境界層７からなる層編成が、図５の支持構造２４領域内においても示されている。しかしながら、この層編成は、支持構造２４にとって必須ではないため、適正なマスクを用いて、メモリセルアレイ上に限って形成され得る。
ここで、支持構造２４の配置および形状は、平坦化プロセス工程の要求およびメモリセルアレイの外部に位置する回路部品の配置に対して、幅広く適合し得る。その際、特に、駆動周辺部の部品の配置および平坦化する表面積の大きさが考慮されねばならない。
１ 半導体本体
２ ゲート電極
３ ソース／ドレイン領域
４ ソース／ドレイン領域
５ 境界層
６ メモリ層
７ 境界層
８ ビット線
９ トレンチ
１０ ｐウェル
１１ ドーピング領域
１２ エッジ絶縁部
１３ 酸化物層
１４ ポリシリコン層
１５ 金属含有層
１６ ハードマスク
１７ スペーサ
１８ ポリシリコン層
１９ 金属含有層
２０ ハードマスク層
２１ スペーサ
２２ アンチパンチ注入
２３ チャネル領域部
２４ 支持構造
２ ゲート電極
３ ソース／ドレイン領域
４ ソース／ドレイン領域
５ 境界層
６ メモリ層
７ 境界層
８ ビット線
９ トレンチ
１０ ｐウェル
１１ ドーピング領域
１２ エッジ絶縁部
１３ 酸化物層
１４ ポリシリコン層
１５ 金属含有層
１６ ハードマスク
１７ スペーサ
１８ ポリシリコン層
１９ 金属含有層
２０ ハードマスク層
２１ スペーサ
２２ アンチパンチ注入
２３ チャネル領域部
２４ 支持構造
Claims (4)
- ＮＲＯＭメモリセルアレイの製造方法であって、ここで、半導体本体（１）あるいは半導体層の上面に、ソース／ドレイン領域（３，４）を形成するためのドーパントが提供され、半導体材料の内部において互いに間隔をおいて平行に配置されたトレンチ（９）がエッチングされ、そして、これらトレンチ（９）間において、該半導体本体（１）あるいは該半導体層の該上面の上に、各々、トレンチ（９）と平行に走るビット線（８）が配置され、該ビット線は、関連する該トレンチ（９）の間に存在するソース／ドレイン領域（３，４）と電気的に接続され、かつ、その上面に、電気的絶縁のために被覆層（１６／１７）を備え、少なくとも該トレンチ（９）の壁に、メモリ層（５，６，７）が提供され、所定の間隔をおいてゲート電極（２）が該トレンチ内に配置され、該ゲート電極（２）は、該ビット線（８）の該方向を横切って走るように提供されたワード線（１８／１９）と電気的に接続される、製造方法において、
該ゲート電極（２）用のポリシリコンが該トレンチ（９）内に提供された後に、該上面が、該被覆層（１６）の上面に達するまでバックグラインディングされて平坦化され、そして、その後、該ワード線用のポリシリコン層（１８）が全面に形成され、かつ、該ワード線を形成するためにパターニングされることを特徴とする、ＮＲＯＭメモリセルアレイの製造方法。 - 前記バックグラインディングは、ＣＭＰ法によって実施される、請求項１に記載の方法。
- 被覆層（１６／１７）として窒化物あるいは酸化物が前記ビット線（８）の上に提供され、そして、該被覆層は、前記ポリシリコンの前記バックグラインディングの際、ストップ層として利用される、請求項１または２に記載の方法。
- 前記メモリセルアレイの外部において前記ビット線（８）を用いて、前記メモリセルアレイの外部において前記ポリシリコンの平坦化を支持するための支持構造（２４）が構成される、請求項１から３のいずれか一項に記載の方法。
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