CN102891147B - 记忆体结构 - Google Patents

Abstract

本发明是有关于一种记忆体结构，其区分为记忆胞区与非记忆胞区，且包括：多个记忆胞以及导体材料。多个记忆胞设置于记忆胞区中，且在此些记忆胞中具有多个第一凹部。导体材料跨越记忆胞区与非记忆胞区并覆盖记忆胞且深入多个第一凹部。藉此，本发明的记忆体结构，通过使记忆胞区与非记忆胞区中的字元线具有实质上平坦的上表面，可以防止字元线产生断线或者线宽颈缩的问题。此外，还可以将本发明的记忆体结构应用于不同类型的记忆体元件中，以提高半导体记忆元件的生产品质及效率。

Description

记忆体结构

技术领域

本发明涉及一种半导体元件，特别是涉及一种可避免字元线断线(opening)或者线宽颈缩(necking)的记忆体结构。

背景技术

记忆体是用以储存资料或数据的半导体元件，其广为应用于电脑或电子设备中，随着微处理器功能的日渐强大，对于各种类型的记忆体的需求也随之增加。根据不同的记忆体类型的需求会有不同的记忆体结构设计，例如设置有垂直通道结构设计的垂直通道记忆体(vertical channel memory，VC memory)、具有氧化物凹陷(oxide recess)结构的浮置栅极记忆体(floating gate memory，FG memory)以及具有薄膜堆叠结构的三维记忆体(3D memory)等。

在一般记忆体布局中，字元线(word line)是横跨主动区域(activeregion)的，亦即设置有多个记忆胞的元件密集区域，或称记忆胞区。通常，在半导体元件前段工艺中会因为记忆体结构的设计，而造成用以形成字元线的导体层在横跨至元件密集区域的交界处产生较大的阶差(stepdifference)。此阶差会使得在后续对导体层进行图案化的微影步骤中产生光失焦(defocus)的现象，而使得所形成的字元线产生断线或者线宽颈缩的问题，进而降低记忆体元件的生产品质与效率。随着半导体元件的积集化，更需要针对此问题提出适当的解决方法。

由此可见，上述现有的记忆体结构在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的记忆体结构，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的记忆体结构存在的缺陷，而提供一种新型结构的记忆体结构，所要解决的技术问题是使其可以避免字元线断线或线宽颈缩，提高记忆体元件的生产品质，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体结构，其区分为记忆胞区与非记忆胞区，且包括多个记忆胞以及导体材料。多个记忆胞设置于记忆胞区中，且在此些记忆胞中具有多个第一凹部。导体材料跨越记忆胞区与非记忆胞区，并覆盖记忆胞且深入多个第一凹部。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆体结构，其中位于上述的记忆胞区与非记忆胞区中的导体材料具有实质上平坦的上表面。

前述的记忆体结构，其中在上述的记忆胞区与非记忆胞区中，导体材料的实质上平坦的上表面的高度变化量与线宽的比为0～1.0。

前述的记忆体结构，其中所述的非记忆胞区为半空旷区。

前述的记忆体结构，其中所述的非记忆胞区为虚拟记忆胞区，且记忆体结构更包括设置于虚拟记忆胞区中的多个虚拟结构，相邻两个虚拟结构之间具有第二凹部，第二凹部的底部与第一凹部的底部实质上位于相同的水平高度，且具有实质上相同的深度。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆体结构，其区分为记忆胞区与非记忆胞区，且包括多个记忆胞以及字元线。多个记忆胞设置于记忆胞区中，且在此些记忆胞中具有非共平面的介电结构。字元线跨越记忆胞区与非记忆胞区，并覆盖记忆胞，且位于记忆胞区与非记忆胞区中的字元线具有实质上平坦的上表面以及非共平面的底表面，非共平面的底表面连接至非共平面的介电结构。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆体结构，其中在上述的记忆胞区与非记忆胞区中，字元线的实质上平坦的上表面的高度变化量与线宽的比为0～0.5。

前述的记忆体结构，其中在上述的记忆胞区与非记忆胞区中，字元线的实质上平坦的上表面的高度变化量为

前述的记忆体结构，其中所述的非记忆胞区为半空旷区。

前述的记忆体结构，其中所述的非记忆胞区为虚拟记忆胞区，且记忆体结构更包括设置于虚拟记忆胞区中的多个虚拟结构，此些虚拟结构的上表面与非共平面的介电结构的最高平面实质上位于相同的水平高度。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明记忆体结构至少具有下列优点及有益效果：本发明的记忆体结构，通过使记忆胞区与非记忆胞区中的字元线具有实质上平坦的上表面，可以防止字元线产生断线或者线宽颈缩的问题。此外，更可以将本发明的记忆体结构应用于不同类型的记忆体元件中，以提高半导体记忆元件的生产品质及效率。

综上所述，本发明是有关于一种记忆体结构，其区分为记忆胞区与非记忆胞区，且包括：多个记忆胞以及导体材料。多个记忆胞设置于记忆胞区中，且在此些记忆胞中具有多个第一凹部。导体材料跨越记忆胞区与非记忆胞区并覆盖记忆胞且深入多个第一凹部。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1A～图1D是依照本发明一实施例的记忆体结构的制造流程的剖面图。

图1E是根据图1D所绘示的本发明一实施例的记忆体结构的俯视图。

图2A～图2B是依照本发明一实施例的记忆体结构的制造流程的剖面图。

图2C是根据图2B所绘示的本发明一实施例的记忆体结构的俯视图。

图3是依照本发明另一实施例所绘示的记忆体结构的剖面图。

图4是依照本发明又一实施例所绘示的记忆体结构的剖面图。

100a、200a、300a、400a：非记忆胞区

100b、200b、300b、400b：记忆胞区

110、210、310、410：基底

120、220、350、430：介电结构

120a、220a、430a：顶介电层

120b、220b、430b：电荷捕捉层

120c、220c、430c：底介电层

122、222、422：凹部

124、224：突出部

126a、226a：第一掺杂区

126b、226b：第二掺杂区

130a、134a、140、230a、234a、360a、380a、460a：上表面

132、132a、232、232a、370、470：硅化金属层

134、234、360、460：字元线

134b、234b：字元线主体

134c、234c：字元线头

134d、234d、360d：底表面

150、250、312、412：记忆胞

290：区域

160a、160b、222b、260a、260b、270a、270b：表面

d1、d2、d3、d4：距离

H：阶差

H1、H2：高度

Δh1、Δh2：高度变化量

380、480：虚拟结构

320：隔离结构

330：穿隧介电层

340：栅极区

350a、350b、350c：介电层

350d：最高平面

420：绝缘层

440：导体层

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆体结构其具体实施方式、结构、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

下文中参照所附图式来更充分地描述本发明的实施例。然而，本发明可以多种不同的形式来实践，并不限于文中所述的实施例。以下实施例中所提到的方向用语，例如“上”等，仅是参考附加图式的方向，因此使用的方向用语是用来详细说明，而非用来限制本发明。此外，在图式中为明确起见可能将各层的尺寸以及相对尺寸作夸张的描绘。

图1A～图1D是依照本发明一实施例的记忆体结构的制造流程的剖面图。在此实施例中的记忆体结构是以垂直通道记忆体为例进行说明。

首先，请参阅图1A所示，提供基底110。基底110可区分为非记忆胞区100a与记忆胞区100b。在此实施例中，非记忆胞区100a例如是半空旷区，且在半空旷区中不具有任何记忆胞。此外，在记忆胞区100b中的基底110已形成有多个突出部124。在记忆胞区100b中，基底110更可具有多个第一掺杂区126a及多个第二掺杂区126b，其中第一掺杂区126a设置于突出部124的上部中，而第二掺杂区126b设置于相邻突出部124间的基底110中。

然后，在基底110上形成介电结构120。介电结构120的形成方法例如是以化学气相沉积法，依序在基底110上形成底介电层120c、电荷捕捉层120b及顶介电层120a。底介电层120c及顶介电层120a的材料例如分别是氧化硅，而电荷捕捉层120b的材料例如是氮化硅。

此外，由于介电结构120形成在具有多个突出部124的基底110上，因而使得在记忆胞区100b中的介电结构120具有多个凹部122，而形成非共平面的结构。非共平面的介电结构120例如是具有多个第一表面160a及多个第二表面160b，且第一表面160a在垂直方向上高于第二表面160b。于此，第一表面160a为介电结构120的最高平面。

然后，请参阅图1B所示，在介电结构120上形成导体层130。导体层130的材料例如是掺杂多晶硅。导体层130的形成方法例如是化学气相沉积法。

此时，由于记忆胞区100b中的非共平面的介电结构120的第一表面160a在垂直方向上高于非记忆胞区100a中介电结构120的上表面140，因而在沉积用以形成字元线的导体层130之后，导体层130的上表面130a在非记忆胞区100a与记忆胞区100b中的高度不同，产生如图1B中所示的阶差H。

接下来，请参阅图1C所示，对导体层130进行化学机械研磨，使得导体层130的上表面130a变得更平整。

此时，由于消除了阶差H，因此可避免在后续对导体层130进行图案化的微影步骤中产生光失焦(defocus)的现象，进而可防止字元线产生断线(open)或者线宽颈缩(necking)的问题。

然后，可选择性地在导体层130上形成硅化金属层132，以降低后续形成的字元线的阻值。硅化金属层132的材料例如是硅化钨。硅化金属层132的形成方法例如是金属硅化工艺。

之后，请参阅图1D所示，对硅化金属层132及导体层130进行图案化工艺，而分别形成图案化的硅化金属层132a及字元线134。对硅化金属层132及导体层130所进行的图案化工艺例如是依序进行微影工艺及蚀刻工艺。然而，在此实施例中，虽然字元线134是利用上述方法所形成，但字元线134的形成方法并不以此为限。

基于上述可知，藉由于工艺中对导体层130施加化学机械研磨，可使得导体层130的上表面130a变得更平整。因此，避免了在对导体层130进行图案化的微影步骤中产生光失焦，因此可防止所形成的字元线134断线或者线宽颈缩。

图1E是根据图1D所绘示的本发明一实施例的记忆体结构的俯视图。以下，藉由图1D及图1E来说明上述实施例所提出的记忆体结构。

请先参阅图1D所示，记忆体结构可区分为记忆胞区100b与非记忆胞区100a。在此实施例中，非记忆胞区100a例如是半空旷区，且半空旷区中不具有任何记忆胞。在记忆胞区100b中设置有多个记忆胞150，且在此些记忆胞150中具有非共平面的介电结构120。非共平面的介电结构120例如是具有多个第一表面160a及多个第二表面160b，且第一表面160a在垂直方向上高于第二表面160b。另外，此记忆体结构更包括字元线134，其跨越记忆胞区100b与非记忆胞区100a，并覆盖前述的多个记忆胞150，且深入凹部122。此外，位于记忆胞区100b与非记忆胞区100a中的字元线134具有实质上平坦的上表面134a以及非共平面的底表面134d，且此底表面134d连接非共平面的介电结构120。此记忆体结构中各构件的材料、设置方式、形成方法及功效等已于上述实施例中进行详尽地描述，故在此不再赘述。

此外，字元线134的上表面134a的平坦化程度(平整度)可由在字元线134的上表面134a上的高度变化量Δh1与字元线134的线宽的比值来定义，此比值例如是0～1.0，更可为0～0.5。此外，上表面134a上的高度变化量Δh1例如是在的范围内。

请同时参阅图1E所示，字元线134包括字元线头134c以及字元线主体134b，且字元线头134c的线宽大于字元线主体134b的线宽。此外，可选择性地在字元线134上覆盖图案化的硅化金属层132a，以降低字元线134的阻值。硅化金属层132a的材料例如是硅化钨。

其中，字元线头134c位于非记忆胞区100a中，而字元线主体134b位在非记忆胞区100a和记忆胞区100b中(字元线主体134b也可跨到非记忆胞区100a)。字元线头134c可用以连接至外部电源(未绘示)，而外部电源通过字元线头134c可施加电压至字元线主体134b，以操作各个记忆胞150。

基于上述可知，记忆体结构中的字元线134具有实质上平坦的上表面，且不易产生断线或者线宽颈缩的问题。

图2A～图2B是依照本发明另一实施例的记忆体结构的制造流程的剖面图。在此实施例中的记忆体结构是以垂直通道记忆体为例进行说明。

首先，请参阅图2A所示，提供基底210。基底210可区分为非记忆胞区200a与记忆胞区200b。在此实施例中，非记忆胞区200a例如是虚拟记忆胞区，而虚拟记忆胞区是用以形成虚拟结构，而不具有可操作的记忆胞的区域。

在非记忆胞区200a与记忆胞区200b的基底210已形成有多个突出部224。基底210更可具有多个第一掺杂区226a及多个第二掺杂区226b，其中第一掺杂区226a设置于突出部224的上部中，而第二掺杂区226b设置于相邻突出部224间的基底210中。

然后，于基底210上形成介电结构220。此时，于非记忆胞区200a中形成多个虚拟结构290。介电结构220的形成方法例如是以化学气相沉积法依序在基底210上形成底介电层220c、电荷捕捉层220b及顶介电层220a。底介电层220c及顶介电层220a的材料例如分别是氧化硅，而电荷捕捉层220b的材料例如是氮化硅。

此外，由于介电结构220形成在具有突出部224的基底210上，因而使得介电结构220不论是在非记忆胞区200a或是记忆胞区200b中均为非共平面的结构。在记忆胞区200b中的介电结构220例如是具有多个第一表面260a及多个第二表面260b，且第一表面260a在垂直方向上高于第二表面260b。于此，第一表面260a为介电结构220的最高平面。此外，在非记忆胞区200a中的虚拟结构290的上表面290a与第一表面260a实质上位于相同的水平高度。且相邻两个虚拟结构290之间的距离d1实质上等于相邻两个第一表面260a之间的距离d2。

在记忆胞区200b中具有多个第一凹部228，而在非记忆胞区200a的虚拟结构290之间具有多个第二凹部222。其中，第一凹部228的底部与第二凹部222的底部实质上位于相同的水平高度，且具有实质上相同的深度。即，每一个第一凹部228的深度H2实质上等于每一个第二凹部222的深度H1。此外，相邻两个第二凹部222的距离d3实质上等于相邻两个第一凹部228的距离d4。

即，在非记忆胞区200a中的虚拟结构290及第二凹部222的组合结构与在记忆胞区200b中的介电结构220具有实质上相同的轮廓。

接下来，在介电结构220上形成导体层230。导体层130的材料例如是掺杂多晶硅。导体层230的形成方法例如是化学气相沉积法。

由于在非记忆胞区200a中的虚拟结构290及第二凹部222的组合结构与在记忆胞区200b中的介电结构220具有实质上相同的轮廓，因而在沉积导体层230之后，导体层230的上表面230a在非记忆胞区200a与记忆胞区200b中的高度一致，而不会有前述的阶差产生。

此时，因为在非记忆胞区200a与记忆胞区200b中的导体层230的上表面230a是平整的，藉此可避免在后续对导体层230进行图案化的微影步骤中产生光失焦的现象，进而可防止字元线产生断线或者线宽颈缩的问题。

而后，可选择性地在导体层230上形成硅化金属层232，以降低后续形成的字元线的阻值。硅化金属层232的材料例如是硅化钨。硅化金属层232的形成方法例如是金属硅化工艺。

之后，请参阅图2B所示，对硅化金属层232及导体层230进行图案化工艺，而分别形成图案化的硅化金属层232a及字元线234。对硅化金属层232及导体层230所进行的图案化工艺例如是依序进行微影工艺及蚀刻工艺。在此实施例中，虽然字元线234是利用上述方法所形成，但字元线234的形成方法并不以此为限。

基于上述可知，在此实施例中，在非记忆胞区200a中的虚拟结构290及第二凹部222的组合结构与在记忆胞区200b中的介电结构220具有实质上相同的轮廓，使得在沉积导体层230后，导体层230的上表面230a为平整的，避免了在对导体层230进行图案化的微影步骤中产生光失焦的现象，因此可防止所形成的字元线234产生断线或者线宽颈缩的问题。

值得注意的是，在此实施例中，虽然虚拟结构290是在形成记忆胞250的过程中一起形成，而具有与记忆胞250相似的结构。然而，藉由布局上的设计，可使得虚拟结构290失去作为记忆胞的能力。举例来说，当连接到虚拟结构290中的第一掺杂区226a及第二掺杂区226b的位元线不外接到外部电压时，可使得虚拟结构290失去作为记忆胞的能力。此外，在此实施例中，虽然虚拟结构290具有与记忆胞250相似的结构，但本发明的虚拟结构290的结构并不限于此，只要虚拟结构290及第二凹部222的组合结构与记忆胞区200b中的介电结构220具有实质上相同的轮廓，即属于本发明所保护的范围。此外，在其他实施例中，虚拟结构290不一定要与记忆胞250一起形成，虚拟结构290也可藉由其他工艺单独形成。

图2C是根据图2B所绘示的本发明一实施例的记忆体结构的俯视图。以下，藉由图2B及图2C来说明上述实施例所提出的记忆体结构。

请先参阅图2B所示，本实施例的记忆体结构区分为记忆胞区200b与非记忆胞区200a。在此实施例中，非记忆胞区200a为一虚拟记忆胞区，其中设置有多个虚拟结构290。多个记忆胞250设置在记忆胞区200b中。此记忆体结构包括设置在基底210上的介电结构220。在记忆胞区200b中的介电结构220例如是具有多个第一表面260a及多个第二表面260b，且第一表面260a在垂直方向上高于第二表面260b。于此，第一表面260a为介电结构220的最高平面。

此外，在非记忆胞区200a中的虚拟结构290的上表面290a与第一表面260a实质上位于相同的水平高度。且相邻两个虚拟结构290之间的距离d1实质上等于相邻两个第一表面260a之间的距离d2。

在记忆胞区200b中具有多个第一凹部228，而在非记忆胞区200a的虚拟结构290之间具有多个第二凹部222。其中，第一凹部228的底部与第二凹部222的底部实质上位于相同的水平高度，且具有实质上相同的深度。即，每一个第一凹部228的深度H2实质上等于每一个第二凹部222的深度H1。此外，相邻两个第二凹部222的距离d3实质上等于相邻两个第一凹部228的距离d4。

亦即，在非记忆胞区200a中的多个虚拟结构290及第二凹部222的组合结构与在记忆胞区200b中的介电结构220具有实质上相同的轮廓。

另外，此记忆体结构更包括字元线234，其跨越记忆胞区200b与非记忆胞区200a，并覆盖前述的多个记忆胞250，且字元线234可深入第一凹部228。位于记忆胞区200b与非记忆胞区200a中的字元线234具有实质上平坦的上表面234a以及非共平面的底表面234d，且底表面234d连接非共平面的介电结构220。

字元线234的上表面234a的平坦化程度(平整度)可由在字元线234的上表面234a上的高度变化量Δh2与字元线234的线宽的比值来定义，此比值较佳为0～1.0，更佳为0～0.5。此外，上表面234a上的高度变化量Δh2例如是在的范围内。

请参阅图2C所示，在此实施例的记忆体结构上包括由字元线头234c以及字元线主体234b所构成的字元线234，而其上可选择性地覆盖硅化金属层232a。硅化金属层232a例如是硅化钨。

其中，字元线头234c位于非记忆胞区200a中，而字元线主体234b位于非记忆胞区200a和记忆胞区200b中，且字元线头234c的线宽大于字元线主体234b的线宽。字元线头234c可用以连接至外部电源(未绘示)，而外部电源通过字元线头234c可施加电压至字元线主体234b，以操作各个记忆胞250。

此外，由于字元线头234c设置在虚拟结构290上方，而使得在图2B的虚拟结构290中的结构无法成为具有完整功能的记忆胞。因此，在此实施例中，非记忆胞区200a为一虚拟记忆胞区。

基于上述可知，记忆体结构中的字元线234具有实质上平坦的上表面，且不易产生断线或者线宽颈缩的问题。

图3是依照本发明之另一实施例所绘示的记忆体结构的面图。

请参阅图3所示，本实施例中的记忆体结构为浮置栅极记忆体。本实施例的记忆体结构的基底310也可区分为记忆胞区300b与非记忆胞区300a。

此记忆体结构包括设置于记忆胞区300b中的多个记忆胞312，在此些记忆胞312中具有非共平面的介电结构350。此记忆体结构更包括字元线360，其跨越记忆胞区300b与非记忆胞区300a，并覆盖前述的多个记忆胞312。此外，位于记忆胞区300b与非记忆胞区300a中的字元线360具有实质上平坦的上表面360a以及非共平面的底表面360d，且底表面360d连接非共平面的介电结构350。此记忆体结构可更包括隔离结构320、穿隧介电层330、浮置栅极340、并可选择性地具有硅化金属层370。

此外，此记忆体结构可选择性地包括多个虚拟结构380。具体而言，当非记忆胞区300a作为一虚拟记忆胞区时，在非记忆胞区300a中具有多个虚拟结构380，此些虚拟结构380的上表面380a与介电结构350的最高平面350d实质上位于相同的水平高度；而当非记忆胞区300a作为一半空旷区时，则不具有虚拟结构380。

在本实施例中，介电结构350可由多层介电层叠合而成。介电结构350例如是包括底介电层350c、电荷捕捉层350b及顶介电层350a。然而，介电结构350的结构并不限于此，实际上介电结构350也可为单层结构。

此外，在本实施例所提出的浮置栅极记忆体中，用以制作具有实质上平坦的上表面的字元线的技术内容、特点与功效已在上述实施例中进行详尽地说明，故于此不再赘述。

图4是依照本发明之又一实施例所绘示的记忆体结构的剖面图。本实施例中的记忆体结构为三维记忆体，其结构也可区分为记忆胞区400b与非记忆胞区400a。

此记忆体结构包括设置于记忆胞区400b中的多个记忆胞412，在此些记忆胞412中具有非共平面的介电结构430。此记忆体结构更包括字元线460，其跨越记忆胞区400b与非记忆胞区400a，并覆盖前述的多个记忆胞412。

此外，位于记忆胞区400b与非记忆胞区400a中的字元线460具有实质上平坦的上表面460a。此记忆体结构还可包括基底410、多个绝缘层420、多个导体层440、介电结构430与选择性存在的硅化金属层470。

此外，此记忆体结构可选择性地包括多个虚拟结构480。具体而言，当非记忆胞区400a作为一虚拟记忆胞区时，在非记忆胞区400a中具有多个虚拟结构480，在虚拟结构480之间具有多个凹部422，且此些虚拟结构480及凹部422的组合结构与在记忆胞区400b中的介电层430具有实质上相同的轮廓；而当非记忆胞区400a作为一半空旷区时，则不具有虚拟结构480。

在本实施例中，介电结构430可由多层介电层叠合而成，例如包括底介电层430c、电荷捕捉层430b及顶介电层430a。

此外，在本实施例所提出的三维记忆体中，用以制作具有实质上平坦的上表面的字元线的技术内容、特点与功效已在上述实施例中进行详尽地说明，故于此不再赘述。

综上所述，在本发明实施例的记忆体结构中，字元线在记忆胞区与非记忆胞区中具有实质上平坦的上表面，且不易产生断线或者线宽颈缩的问题。此外，本发明的记忆体结构可应用于不同类型的记忆体元件中，而能提高各种记忆体元件的生产品质及效率。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (7)

1.一种记忆体结构，其特征在于其区分为一记忆胞区与一非记忆胞区，且包括：

多个记忆胞，设置于该记忆胞区中，且在该些记忆胞中具有多个第一凹部；以及

一导体材料，跨越该记忆胞区与该非记忆胞区并覆盖该些记忆胞且深入该些第一凹部形成字元线；

其中，位于该记忆胞区与该非记忆胞区中的该导体材料具有一平坦的上表面，其是通过进行化学机械研磨或者该非记忆胞区中的虚拟结构形成，在该记忆胞区与该非记忆胞区中，该导体材料的该平坦的上表面的高度变化量与线宽的比为0～1.0；之后对该导体材料依序进行微影工艺及蚀刻工艺形成该字元线。

2.根据权利要求1所述的记忆体结构，其特征在于其中所述的非记忆胞区为一半空旷区。

3.根据权利要求1所述的记忆体结构，其特征在于其中所述的非记忆胞区为一虚拟记忆胞区，且记忆体结构更包括设置于该虚拟记忆胞区中的多个虚拟结构，相邻两个该些虚拟结构之间具有一第二凹部，该第二凹部的底部与该些第一凹部的底部位于相同的水平高度且具有相同的深度。

4.一种记忆体结构，其特征在于其区分为一记忆胞区与一非记忆胞区，且包括：

多个记忆胞，设置于该记忆胞区中，且在该些记忆胞中具有一非共平面的介电结构；以及

一字元线，跨越该记忆胞区与该非记忆胞区并覆盖该些记忆胞，且位于该记忆胞区与该非记忆胞区中的该字元线具有一平坦的上表面以及一非共平面的底表面，该非共平面的底表面连接该非共平面的介电结构；

其中，位于该记忆胞区与该非记忆胞区中的该字元线的平坦的上表面是通过进行化学机械研磨或者该非记忆胞区中的虚拟结构形成，之后再依序进行微影工艺及蚀刻工艺形成该字元线；在该记忆胞区与该非记忆胞区中，该字元线的该平坦的上表面的高度变化量与线宽的比为0～0.5。

5.根据权利要求4所述的记忆体结构，其特征在于其中在该记忆胞区与该非记忆胞区中，该字元线的该平坦的上表面的高度变化量为

6.根据权利要求4所述的记忆体结构，其特征在于其中所述的非记忆胞区为一半空旷区。

7.根据权利要求4所述的记忆体结构，其特征在于其中所述的非记忆胞区为一虚拟记忆胞区，且记忆体结构更包括设置于该虚拟记忆胞区中的多个虚拟结构，该些虚拟结构的上表面与该非共平面的介电结构的最高平面位于相同的水平高度。