CN103187523A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法。本发明的半导体器件包括相变单元和分别位于相变单元相反的两个侧壁上的两个侧壁电极。相变单元包括三层结构，其中相变材料层夹在上部绝缘材料层和下部绝缘材料层之间。第一侧壁电极和第二侧壁电极与相变材料层的端面相接触。本发明通过设置侧壁电极，改变了电极与相变材料的连接方式。利用现有的制备工艺就能使电极与相变材料的接触面积减小，从而获得较小的驱动电流，满足半导体器件集成度不断提高的要求。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体领域，特别涉及半导体器件及其制造方法。
背景技术
随着信息产业的高速发展，对存储器的要求也越来越高。相变随机存取存储器(PCRAM)以其高效读取、高可擦写次数、非易失性、单元面积小、低功耗、低成本、可多级存储、抗震性能强和抗辐射等优点成为目前存储技术的研究热点。
相变随机存取存储器利用相变材料在不同状态下具有不同电阻值的特性来记录数据。当相变材料处于结晶状态时具有较低的电阻，而当相变材料层处于非晶状态时，其电阻较高。因此，可通过使相变材料在结晶相和非晶相之间转换来记录数据，也可以通过测量相变材料的电阻值来读取数据。
图1示意性地示出了传统相变随机存储器中一个存储单元的结构图。
如图1所示，一个存储单元主要包括：位于绝缘材料层150中的上电极160、位于绝缘材料层110中的下电极120和位于上电极160和下电极120之间的相变材料层130。在上述结构的相变存储单元中，在电流脉冲的驱动作用下，相变材料层130的晶态可以发生改变。相变材料层130与插塞的接触面积越小，则发生相变所需的驱动电流就会越小。
随着半导体器件集成度的不断提高，对驱动电流的低值化要求越来越高，但现有器件的驱动电流难以满足这一要求。这是由于，在现有的相变单元中采用上电极/相变材料/下电极的连接方式，利用现有的光刻蚀刻工艺难以得到较小的下电极接触面积。例如，对于上电极/相变材料/下电极结构，利用现有的光刻蚀刻工艺所制备的下电极与相变材料的接触尺寸(BEC)大于70nm。
发明内容
本发明的发明人发现了现有技术中存在的下电极与相变材料接触面积过大的问题。本发明的一个目的是提供一种新的技术方案，使得下电极与相变材料的接触面积较小，从而降低驱动电流。
根据本发明的第一方面，提供一种半导体器件，包括：
相变单元，该相变单元包括上部绝缘材料层、下部绝缘材料层以及夹在所述上部绝缘材料层和所述下部绝缘材料层之间的相变材料层；第一侧壁电极和第二侧壁电极，该第一侧壁电极和第二侧壁电极分别位于相变单元相反的两个侧壁上，并与相变材料层的端面接触。
优选地，相变材料层的材料为GeSbTe硫族化合物，上部绝缘材料层和下部绝缘材料层的材料为绝缘氧化物。
优选地，第一侧壁电极和第二侧壁电极的材料为氮化钛。
优选地，半导体器件还包括第一绝缘材料层，该第一绝缘材料层位于相变单元之下；第一导电插塞，该第一导电插塞贯穿第一绝缘材料层，并与第一侧壁电极电连接；第二绝缘材料层，该第二绝缘材料层位于第一绝缘材料层之上，并与相变单元齐平。
可选地，第一侧壁电极包括竖直延伸部。该竖直延伸部的下端与第一导电插塞的上端电连接。
可选地，第一侧壁电极包括竖直延伸部和水平延伸部。其中，该竖直延伸部的下端与水平延伸部的一端相连接，并且水平延伸部与第一导电插塞的上端电连接。
优选地，半导体器件还包括埋置N+层(BNP，Buried N Plus Layer)和位于BNP之上的选通二极管。该选通二极管的上端与第一导电插塞的下端电连接。
优选地，半导体器件还包括：第三绝缘材料层，该第三绝缘材料层位于第二绝缘材料层之上；第二导电插塞，该第二导电插塞贯穿第三绝缘材料层，并且第二导电插塞的下端与第二侧壁电极的上端电连接，第二导电插塞的上端与位线电连接。
半导体器件还包括贯穿第一绝缘材料层、第二绝缘材料层和第三绝缘材料层的第三导电插塞。第三导电插塞的下端与BNP上的掺杂区电连接，第三导电插塞的上端与位线电连接。
根据本发明的第二方面，提供一种制造半导体器件的方法。该方法包括：形成相变单元，该相变单元包括上部绝缘材料层、下部绝缘材料层以及夹在上部绝缘材料层和下部绝缘材料层之间的相变材料层；形成第一侧壁电极和第二侧壁电极，该第一侧壁电极和第二侧壁电极分别位于相变单元相反的两个侧壁上，并与相变材料层的端面接触。
优选地，形成相变单元的步骤包括：依次形成下部绝缘材料层、相变材料层和上部绝缘材料层；对所述下部绝缘材料层、相变材料层和上部绝缘材料层进行刻蚀以形成相变单元。
优选地，相变材料层的材料为GeSbTe硫族化合物。上部绝缘材料层和下部绝缘材料层的材料为绝缘氧化物。
优选地，形成第一侧壁电极和第二侧壁电极的步骤包括：沉积电极层以覆盖相变单元的上部绝缘材料层和侧壁；对电极层进行刻蚀，以形成第一侧壁电极和第二侧壁电极。
优选地，电极层的材料为氮化钛。
优选地，在形成所述相变单元之前还包括：沉积第一绝缘材料层，相变单元形成于第一绝缘材料层之上；形成第一导电插塞，该第一导电插塞贯穿第一绝缘材料层，并且与第一侧壁电极电连接。
可选地，第一侧壁电极包括竖直延伸部。该竖直延伸部的下端与第一导电插塞的上端电连接。
可选地，第一侧壁电极包括竖直延伸部和水平延伸部。其中，竖直延伸部的下端与水平延伸部的一端相连接，并且水平延伸部与第一导电插塞的上端电连接。
优选地，在形成所述第一绝缘材料层之前还包括：形成BNP；在BNP上形成选通二极管，该选通二极管位于所述第一导电插塞和BNP之间。
优选地，在形成所述侧壁电极之后还包括：在第一绝缘材料层上沉积第二绝缘材料层，所该第二绝缘材料层与相变单元齐平；在第二绝缘材料层上沉积第三绝缘材料层；形成贯穿第三绝缘材料层的第二导电插塞，该第二导电插塞的下端与第二侧壁电极的上端电连接，该第二导电插塞的上端与位线电连接。
优选地，在形成第三绝缘材料层之后还包括：形成贯穿所述第一绝缘材料层、第二绝缘材料层和第三绝缘材料层的第三导电插塞，该第三导电插塞的下端与BNP上的掺杂区电连接，该第三导电插塞的上端与位线电连接。
本发明的一个优点在于，电极与相变材料的连接方式采用了侧壁电极/相变单元/侧壁电极的连接方式。对于这种连接方式，采用现有的制备工艺即可使电极与相变材料的接触面积有效减小。制备侧壁电极的工艺易于与现有的VIA-LOOP工艺集成，避免受到光刻能力的限制。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同描述一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示出常见相变存储器中的一个存储单元的结构示意图。
图2A至2E示意性地示出了根据本发明的一个实施例制造半导体器件的工艺流程的各个阶段。
图3是示出根据本发明的一个实施例制造半导体器件的方法的流程图。
图4A至4K示意性地示出了根据本发明的另一个实施例制造半导体器件的工艺流程的各个阶段。
图5是示出根据本发明的另一个实施例制造半导体器件的方法的流程图。
具体实施方式
现在将参照附图来详细描述本发明的示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
下面参考图2A至图2E以及图3，描述根据本发明实施例的制造半导体器件的方法。图3是示出根据本发明的实施例制造半导体器件的方法的流程图。图2A至图2E均为截面图，示意性地示出了在一个可选实施例中实现图3所示各步骤的具体工艺流程的各个阶段。本领域技术人员应该明白，图3所示各步骤还有可能通过其它方式来实现。
步骤S101，形成相变单元21。
相变单元21包括上部绝缘材料层213、下部绝缘材料层211和夹在上部绝缘材料层213和下部绝缘材料层211之间的相变材料层212。
可以采用如下方法形成相变单元21。
首先，从下至上依次沉积下部绝缘材料层211、相变材料层212和上部绝缘材料层213，如图2A所示。可以直接在半导体衬底上沉积上述各层。也可以根据需要，在半导体衬底上形成其它的一个或多个材料层或其它器件之后沉积上述各层。在图2A中没有示出下部绝缘材料层211之下的部分。
下部绝缘材料层211和上部绝缘材料层213的材料可以为任何绝缘材料，例如，可以是绝缘氧化物或钨。在优选实施方式中，可选用绝缘氧化物作为下部绝缘材料层和上部绝缘材料层的材料。其中，下部绝缘材料层211和上部绝缘材料层213的材料可以相同，也可不同。
相变材料层212的材料可以为GeSbTe硫族化合物。
接下来，刻蚀去除上述三层材料的一部分，以形成相变单元21。该相变单元21包括下部绝缘材料层214、相变材料层215和上部绝缘材料层216，其结构如图2B所示。通常会形成多个相变单元21。图2B中仅示出了一个相变单元21。
步骤S102，形成第一侧壁电极221和第二侧壁电极222。
所形成的第一侧壁电极221和第二侧壁电极222分别位于相变单元21相反的两个侧壁上，并与相变材料层215的端面相接触。
在一种方式中，第一侧壁电极221与第二侧壁电极222可以均为竖直延伸部，其结构如图2D所示。
在另一种方式中，第一侧壁电极225可包括竖直延伸部和水平延伸部。其中，竖直延伸部的下端与水平延伸部的一端连接，形成
Figure BDA0000127684940000061
和
Figure BDA0000127684940000062
形的结构，如图2E所示。
可以采用如下方法形成如图2D和2E所示的侧壁电极。
首先，沉积电极层以覆盖相变单元的上部绝缘材料层和侧壁，如图2C所示。同时，所沉积的电极层还覆盖了所述相变单元下面的层。该电极层包括下部水平部223、上部水平部224和竖直部221和222。
电极层的材料可以是氮化钛。
接下来，刻蚀去除电极层的一部分，以形成第一侧壁电极和第二侧壁电极。
在一种方式中，可以采用光刻/蚀刻(PH/ET)工艺去除电极层的下部水平部223和覆盖在相变单元顶面的上部水平部224，以形成如图2D所示的结构。
在另一种方式中，也可采用光刻/蚀刻工艺去除电极层的整个上部水平部224和一部分下部水平部223，以形成如图2E所示的结构。另外，也可保留相变单元一侧的下部水平部223的一部分，而相变单元另一侧的下部水平部223可以全部去除。所保留的下部水平部分可以用来和下面的导电插塞电连接。
第一侧壁电极和第二侧壁电极与相变材料层的接触面积取决于相变层的厚度和通过光刻和蚀刻形成的相变单元的边长(例如，可以是关键尺寸)的乘积。相变材料层的厚度是由沉积工艺决定的。沉积较薄的相变材料层要比通过光刻来限定较小的相变单元尺寸容易得多。因此，相变材料层的厚度可以比关键尺寸小很多。
作为对比，在现有技术中，上下电极与相变材料的接触面积则大致上是关键尺寸的平方的量级。
可以理解，在本发明的一个优选实施例中，第一侧壁电极和第二侧壁电极与相变材料层的接触面积可以为相变材料层的厚度乘以线宽。
在本发明中，电极与相变材料的连接方式采用了侧壁电极/相变单元/侧壁电极的连接方式。对于这种连接方式，采用现有的制备工艺即可使电极与相变材料的接触面积有效减小。制备侧壁电极的工艺易于与现有的VIA-LOOP工艺集成，避免受到光刻能力的限制。
下面参考图4A-4K以及图5，描述根据本发明另一个实施例的制造半导体器件的方法。图5是示出根据本发明的实施例制造半导体器件的方法的流程图。图4A-4K示意性地示出了在一个可选实施例中实现图5所示各步骤的具体工艺流程的各个阶段。本领域技术人员应该明白，图5所示各步骤还有可能通过其它方式来实现。
步骤S201，形成BNP 23和选通二极管24。
如图4A所示，BNP 23上形成有选通二极管24。选通二极管24可由P+掺杂区241和N-掺杂区242构成。
此外，还可形成若干隔离沟槽28。隔离沟槽28中填充有绝缘介质。所填充的绝缘介质可以为氧化硅或者氮氧化硅。
步骤S202，沉积第一绝缘材料层251，并形成第一导电插塞261。
首先，在选通二极管24之上沉积第一绝缘材料层251，如图4B所示。第一绝缘材料层251可以采用等离子化学气相沉积方法制备，第一绝缘材料层251的材料可以包括，但不限于，氧化硅或者氮氧化硅。
然后，采用光刻/蚀刻工艺在第一绝缘材料层形成插塞孔。具体地，首先，可以在第一绝缘材料层的预定区域上旋涂光刻胶层。然后，经过曝光、显影工艺后，形成插塞孔图形。最后，以光刻胶为掩模，沿插塞孔图形刻蚀第一绝缘材料层251，以露出选通二极管24的P+型掺杂区241，形成插塞孔。
最后，向该插塞孔沉积导电材料，从而形成第一导电插塞261，如图4C所示。还可以采用化学机械抛光工艺去除插塞孔261之外的导电材料。
步骤S203，形成相变单元和侧壁电极。
相变单元和侧壁电极的形成过程可与上一实施例中的制备方法相同。该方法可包括：
首先，在第一绝缘材料层251上依次沉积下部绝缘材料层211、相变材料层212和上部绝缘材料层213，如图4D所示。
两层绝缘材料层的材料可以是绝缘氧化物。其中，下部绝缘材料层211和上部绝缘材料层213的材料可以相同，也可不同。相变材料层212的材料可以是GeSbTe硫族化合物，例如可以是GeSbTe、N-Ge-Sb-Te、As-Sb-Te或者In-Sb-Te。
然后，刻蚀去除上述三层材料的一部分，以形成相变单元21。所形成的相变单元21包括下部绝缘材料层214、上部绝缘材料层216和相变材料层215。相变单元21可覆盖第一导电插塞261的上表面的一部分，如图4E所示。
接下来，沉积电极层，包括上部水平部224、下部水平部223和竖直部221、222，如图4F所示。
电极层的材料可以是TiN。
最后，刻蚀去除电极层的一部分，以形成第一侧壁电极和第二侧壁电极。
具体地，在一种方式中，可以采用光刻/蚀刻(PH/ET)工艺去除覆盖相变单元顶面的上部水平部224和覆盖第一绝缘材料层的下部水平部223，保留相变单元两侧的竖直部221和222。这样，所形成的两个侧壁电极均为竖直延伸部，如图4G所示。
在另一种实施方式中，可以保留覆盖第一绝缘材料层251的下部水平部223的一部分和相变单元21两侧的竖直部221和222，从而形成如图4H所示的结构。在图4H中，第一侧壁电极225包括竖直延伸部和水平延伸部。第二侧壁电极222则既可以只包括竖直延伸部，也可以和第一侧壁电极225一样还包括水平延伸部，图4H中示出了第二侧壁电极222具有水平延伸部的情况。
由于第一侧壁电极225包括水平延伸部，该水平延伸部与其下的连接体保持电连接。这样，可以根据需要灵活调整相变单元21和第一侧壁电极225的位置。例如，相变单元不限于设置在第一导电插塞的上方，第一侧壁电极225可设有较长的水平延伸部，这样相变单元21与第一导电插塞261可相距较大的距离，也有助于第一侧壁电极225与第一导电插塞261之间实现更好的电连接。
步骤S204，形成第二绝缘材料层。
首先，可在第一绝缘材料层251之上沉积第二绝缘材料层252。
然后，可采用化学机械抛光(CMP)法对第二绝缘材料层252进行平坦化处理，以使第二绝缘材料层252的上表面与上部绝缘材料层216的上表面齐平，如图4I所示。
步骤S205，形成第三绝缘材料层253、第二导电插塞262和与第二导电插塞262电连接的位线271，如图4J所示。
首先，可在第二绝缘材料层252上沉积第三绝缘材料层253。
然后，可采用光刻/蚀刻工艺对第三绝缘材料层253进行刻蚀，以形成位于第二侧壁电极222之上的孔，该孔贯穿第三绝缘材料层253。
接下来，向该孔中沉积导电材料，以形成第二导电插塞262。
最后，可在第二导电插塞262上形成位线271，以使位线271与第二导电插塞262的顶部电连接。
步骤S206，形成第三导电插塞263和与第三导电插塞263电连接的位线272。
具体地，可采用光刻/蚀刻工艺形成贯穿第一绝缘材料层251、第二绝缘材料层252和第三绝缘材料层253的孔。
然后，向该孔沉积导电材料，以形成第三导电插塞263。
最后，可在第三导电插塞263上形成位线272，从而使第三导电插塞263与位线272电连接，如图4K所示。
下面参考图2D和2E描述通过本发明一个实施例的方法制造的半导体器件。
该半导体器件包括相变单元21、第一侧壁电极221和第二侧壁电极222。
相变单元21包括上部绝缘材料层216、下部绝缘材料层214和相变材料层215。其中，相变材料层215夹在上部绝缘材料层216和下部绝缘材料层214之间。
第一侧壁电极221和第二侧壁电极222分别位于相变单元的两个侧壁上，并与相变材料层215的端面接触。
下部绝缘材料层214和上部绝缘材料层216的材料可以为绝缘氧化物。相变材料层215的材料可以为GeSbTe硫族化合物。
第一侧壁电极221和第二侧壁电极222的材料可以包括，但不限于，氮化钛。
第一侧壁电极221和第二侧壁电极222与相变材料层215的接触面积可以为相变材料层215的厚度乘以其线宽。
在一种方式中，第一侧壁电极221和第二侧壁电极222均包括竖直延伸部，如图2D所示。
在另一种方式中，第一侧壁电极225和第二侧壁电极222均包括竖直延伸部和水平延伸部。第一侧壁电极225的形状为形，第二侧壁电极222的形状为形，如图2E所示。
下面参考图4K描述通过本发明的实施例的方法制造的半导体器件。
在BNP 23上形成有导通二极管24。
在导通二极管24上形成有第一绝缘材料层251和贯穿该第一绝缘材料层251的第一导电插塞261。
第一绝缘材料层251上形成有相变单元21、第一侧壁电极221和第二侧壁电极222。其中，相变单元21、第一侧壁电极221和第二侧壁电极222与上一实施例的结构相同。第一侧壁电极221和第二侧壁电极222可以为竖直延伸部。在另一种方式中，第一侧壁电极251和第二侧壁电极222可包括竖直延伸部和水平延伸部，其形状分别为
Figure BDA0000127684940000113
形和
Figure BDA0000127684940000114
形。
第一绝缘材料层251上还形成有第二绝缘材料层252。第二绝缘材料层252的顶面与相变单元的顶面相齐平。
在第二绝缘材料层252上形成有第三绝缘材料层253和贯穿第三绝缘材料层253的第二导电插塞262。
在第二导电插塞262上形成有位线271。该位线271与第二导电插塞262的顶部电连接。
该半导体器件还可包括贯穿第一绝缘材料层251、第二绝缘材料层252和第三绝缘材料层253的第三导电插塞263。第三导电插塞263的下端与BNP 23之上的掺杂区243电连接。
第三导电插塞263上形成有位线272。该位线272与第三导电插塞263电连接。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (20)

1.一种半导体器件，其特征在于，包括：
相变单元，所述相变单元包括上部绝缘材料层、下部绝缘材料层以及夹在所述上部绝缘材料层和所述下部绝缘材料层之间的相变材料层；以及
第一侧壁电极和第二侧壁电极，分别位于所述相变单元相反的两个侧壁上，并与所述相变材料层的端面接触。
2.如权利要求1所述的半导体器件，其特征在于，所述相变材料层的材料为GeSbTe硫族化合物，所述上部绝缘材料层和下部绝缘材料层的材料为绝缘氧化物。
3.如权利要求1所述的半导体器件，其特征在于，所述第一侧壁电极和第二侧壁电极的材料为氮化钛。
4.如权利要求1所述的半导体器件，其特征在于，还包括：
第一绝缘材料层，位于所述相变单元之下；
第一导电插塞，贯穿所述第一绝缘材料层，并与所述第一侧壁电极电连接；以及
第二绝缘材料层，位于所述第一绝缘材料层之上，并与所述相变单元齐平。
5.如权利要求4所述的半导体器件，其特征在于，所述第一侧壁电极包括竖直延伸部，所述竖直延伸部的下端与所述第一导电插塞的上端电连接。
6.如权利要求4所述的半导体器件，其特征在于，所述第一侧壁电极包括竖直延伸部和水平延伸部，其中所述竖直延伸部的下端与所述水平延伸部的一端相连接，并且所述水平延伸部与所述第一导电插塞的上端电连接。
7.如权利要求4所述的半导体器件，其特征在于，还包括埋置N+层和位于所述埋置N+层之上的选通二极管，所述选通二极管的上端与所述第一导电插塞的下端电连接。
8.如权利要求4至7中任何一项权利要求所述的的半导体器件，其特征在于，还包括：
第三绝缘材料层，位于所述第二绝缘材料层之上；以及
第二导电插塞，贯穿所述第三绝缘材料层，并且所述第二导电插塞的下端与所述第二侧壁电极的上端电连接，所述第二导电插塞的上端与位线电连接。
9.如权利要求8所述的半导体器件，其特征在于，还包括贯穿所述第一绝缘材料层、第二绝缘材料层和第三绝缘材料层的第三导电插塞，所述第三导电插塞的下端与所述埋置N+层上的掺杂区电连接，所述第三导电插塞的上端与位线电连接。
10.一种制造半导体器件的方法，其特征在于，包括：
形成相变单元，所述相变单元包括上部绝缘材料层、下部绝缘材料层以及夹在所述上部绝缘材料层和所述下部绝缘材料层之间的相变材料层；以及
形成第一侧壁电极和第二侧壁电极，所述第一侧壁电极和第二侧壁电极分别位于所述相变单元相反的两个侧壁上，并与所述相变材料层的端面接触。
11.如权利要求10所述的方法，其特征在于，形成相变单元的步骤包括：
依次沉积下部绝缘材料层、相变材料层和上部绝缘材料层；以及
对所述下部绝缘材料层、相变材料层和上部绝缘材料层进行刻蚀以形成所述相变单元。
12.如权利要求11所述的方法，其特征在于，所述相变材料层的材料为GeSbTe硫族化合物，所述上部绝缘材料层和下部绝缘材料层的材料为绝缘氧化物。
13.如权利要求10所述的方法，其特征在于，所述形成第一侧壁电极和第二侧壁电极的步骤包括：
沉积电极层以覆盖所述相变单元的上部绝缘材料层和侧壁；以及
对所述电极层进行刻蚀，以形成所述第一侧壁电极和所述第二侧壁电极。
14.如权利要求13所述的方法，其特征在于，所述电极层的材料为氮化钛。
15.如权利要求10所述的方法，其特征在于，在形成所述相变单元之前还包括：
沉积第一绝缘材料层，所述相变单元形成于所述第一绝缘材料层之上；以及
形成第一导电插塞，所述第一导电插塞贯穿所述第一绝缘材料层，并且与所述第一侧壁电极电连接。
16.如权利要求15所述的方法，其特征在于，第一侧壁电极包括竖直延伸部，所述竖直延伸部的下端与所述第一导电插塞的上端电连接。
17.如权利要求15所述的方法，其特征在于，所述第一侧壁电极包括竖直延伸部和水平延伸部，其中所述竖直延伸部的下端与所述水平延伸部的一端相连接，并且所述水平延伸部与所述第一导电插塞的上端电连接。
18.如权利要求15所述的方法，其特征在于，在形成所述第一绝缘材料层之前还包括：
形成埋置N+层；
在所述埋置N+层上形成选通二极管，所述选通二极管位于所述第一导电插塞和埋置N+层之间。
19.如权利要求15至18中任何一项所述的方法，其特征在于，在形成所述侧壁电极之后还包括：
在第一绝缘材料层上沉积第二绝缘材料层，所述第二绝缘材料层与所述相变单元齐平；
在第二绝缘材料层上沉积第三绝缘材料层；以及
形成贯穿所述第三绝缘材料层的第二导电插塞，所述第二导电插塞的下端与所述第二侧壁电极的上端电连接，所述第二导电插塞的上端与位线电连接。
20.如权利要求19所述的方法，其特征在于，在形成第三绝缘材料层之后还包括：
形成贯穿所述第一绝缘材料层、第二绝缘材料层和第三绝缘材料层的第三导电插塞，所述第三导电插塞的下端与所述埋置N+层上的掺杂区电连接，所述第三导电插塞的上端与位线电连接。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104779349A (zh) * 2015-04-15 2015-07-15 中国科学院上海微系统与信息技术研究所 一种相变存储单元及其制作方法
CN105489757A (zh) * 2015-12-04 2016-04-13 宁波时代全芯科技有限公司 相变化记忆体结构与其制造方法
CN110752291A (zh) * 2019-09-18 2020-02-04 浙江省北大信息技术高等研究院 一种侧壁电极阻变存储结构及其制备方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10381559B1 (en) 2018-06-07 2019-08-13 Sandisk Technologies Llc Three-dimensional phase change memory array including discrete middle electrodes and methods of making the same
US10381409B1 (en) 2018-06-07 2019-08-13 Sandisk Technologies Llc Three-dimensional phase change memory array including discrete middle electrodes and methods of making the same
CN115084369A (zh) * 2022-06-21 2022-09-20 华中科技大学 一种选通管材料、选通管单元及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1722488A (zh) * 2004-01-26 2006-01-18 旺宏电子股份有限公司 薄膜相位变化记忆体
CN101529595A (zh) * 2006-08-25 2009-09-09 美光科技公司 自对准平面相变存储器元件及装置、采用所述元件及装置的系统以及形成所述元件及装置的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI291745B (en) * 2005-11-30 2007-12-21 Ind Tech Res Inst Lateral phase change memory with spacer electrodes and method of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1722488A (zh) * 2004-01-26 2006-01-18 旺宏电子股份有限公司 薄膜相位变化记忆体
CN101529595A (zh) * 2006-08-25 2009-09-09 美光科技公司 自对准平面相变存储器元件及装置、采用所述元件及装置的系统以及形成所述元件及装置的方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104779349A (zh) * 2015-04-15 2015-07-15 中国科学院上海微系统与信息技术研究所 一种相变存储单元及其制作方法
CN105489757A (zh) * 2015-12-04 2016-04-13 宁波时代全芯科技有限公司 相变化记忆体结构与其制造方法
CN105489757B (zh) * 2015-12-04 2018-07-03 江苏时代全芯存储科技有限公司 相变化记忆体结构与其制造方法
CN110752291A (zh) * 2019-09-18 2020-02-04 浙江省北大信息技术高等研究院 一种侧壁电极阻变存储结构及其制备方法
CN110752291B (zh) * 2019-09-18 2023-04-18 杭州未名信科科技有限公司 一种侧壁电极阻变存储结构及其制备方法

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