CN102194822B - 位元线结构、半导体元件及其形成方法 - Google Patents

Abstract

本发明是有关于一种位元线结构、半导体元件及其形成方法。该半导体元件，包括基底、多个堆叠栅极结构、多个掺杂区、多个衬层、多个导体层、多个介电层及多条字元线。基底具有多个沟渠。堆叠栅极结构配置在沟渠之间的基底上。掺杂区配置于沟渠的侧壁及底部的基底中。衬层配置在堆叠栅极结构的至少部分侧壁及沟渠的侧壁上。导体层配置在沟渠中，且电性连接掺杂区。介电层配置于导体层上及堆叠栅极结构之间。字元线配置于基底上，且电性连接堆叠栅极结构。同时本发明还提供了一种半导体元件的形成方法及位元线结构。

Description

位元线结构、半导体元件及其形成方法

技术领域

本发明涉及一种半导体元件及其形成方法，特别是涉及一种非挥发性记忆体及其形成方法。

背景技术

非挥发性记忆体由于具有可多次进行资料的存入、读取、抹除等动作，且存入的资料在断电后也不会消失的优点，因此，非挥发性记忆体被广泛使用于个人电脑和电子设备等等。

随着非挥发性记忆体的集积度的日益提升，其尺寸例如位元线的宽度也必须随之缩小。然而，位元线的宽度变窄会造成其阻值的上升，使得记忆胞的电流变小而导致过高的位元线负载(bit line loading)。

倘若利用增加位元线的接面深度(junction depth)，以解决位元线阻值提高的问题，不但会衍生短通道效应(short channel effect)，还会产生接面漏电(junction leakage)等问题。倘若是利用高浓度的掺杂来制作浅接面的位元线，以避免因接面过深而引起的短通道效应以及击穿漏电等问题，则又会因固态溶解度的限制，而无法克服位元线负载过高的问题。

由此可见，上述现有的位元线结构、半导体元件及其形成方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的位元线结构、半导体元件及其形成方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的半导体元件存在的缺陷，而提供一种新的半导体元件，所要解决的技术问题是使其利用导体层做为位元线，能够降低位元线阻值，避免过高的位元线负载，非常适于实用。

本发明另一目的在于，克服现有的半导体元件的形成方法存在的缺陷，而提供一种新的半导体元件的形成方法，所要解决的技术问题是使其制造工艺简单、容易，且形成的半导体元件具有较低的位元线阻值，从而更加适于实用。

本发明的再一目的在于，克服现有的位元线结构存在的缺陷，而提供一种新的位元线结构，所要解决的技术问题是使其可以避免产生短通道效应及击穿漏电流等问题，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件，包括基底、多个堆叠栅极结构、多个掺杂区、多个衬层、多个导体层、多个介电层及多条字元线。基底具有多个沟渠。堆叠栅极结构配置在沟渠之间的基底上。掺杂区配置于沟渠的侧壁或底部的基底中。衬层配置在堆叠栅极结构的至少部分侧壁及沟渠的侧壁上。导体层配置在沟渠中，且电性连接掺杂区。介电层配置于导体层上及堆叠栅极结构之间。字元线配置于基底上，且电性连接堆叠栅极结构。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件，其中所述的导体层的上表面不高于基底的上表面。

前述的半导体元件，更包括配置在基底中的阱区，使沟渠形成在阱区中。

前述的半导体元件，其中所述的衬层的材料包括介电材料。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件的形成方法。首先，在基底上形成多个堆叠栅极结构。然后，在堆叠栅极结构之间的基底中形成多个沟渠。接着，在邻接各沟渠的侧壁或底部的基底中形成一掺杂区。之后，在各堆叠栅极结构及各沟渠的侧壁上形成一衬层。继而，在各沟渠中形成一导体层，且导体层电性连接掺杂区。然后，在各导体层上及堆叠栅极结构之间形成一介电层。接着，在基底上形成多条字元线，且字元线电性连接堆叠栅极结构。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件的形成方法，更包括在形成堆叠栅极结构与沟渠之前，在各掩膜图案的侧壁形成间隙壁。

前述的半导体元件的形成方法，其中形成掺杂区的方法包括进行至少一个倾斜式离子植入制程。倾斜式离子植入制程的角度为5-20度。

前述的半导体元件的形成方法，其中形成衬层的方法包括以下步骤。首先，在基底上顺应性地形成衬材料层，以覆盖堆叠栅极结构的侧壁与顶部以及沟渠的侧壁与底部。然后，移除覆盖堆叠栅极结构的顶部及沟渠的底部的部分衬材料层。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种位元线结构，包括基底、掺杂区及导体层。基底具有至少一沟渠。掺杂区配置于沟渠的侧壁或底部的基底中。导体层配置在沟渠中，且电性连接掺杂区。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的位元线结构，其中所述的导体层的材料包括未掺杂或掺杂多晶硅、未掺杂或掺杂的选择性磊晶硅、金属、金属硅化物或其组合。

前述的位元线结构，其中所述的导体层的上表面不高于基底的上表面。

前述的位元线结构，更包括配置在沟渠的侧壁上的衬层。衬层的材料包括介电材料。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明位元线结构、半导体元件及其形成方法至少具有下列优点及有益效果：本发明的半导体元件利用导体层做为位元线，可以降低位元线阻值，避免过高的位元线负载。因此，可以降低读取电流负载、降低临界电压的变异及增加程式化的速度。另外，本发明的半导体元件的形成方法简单、容易，可以利用现有的机台完成本发明的半导体元件的制作，大幅提升竞争力。此外，本发明的位元线可以避免产生短通道效应及击穿漏电流等问题。

综上所述，本发明是有关于一种位元线结构、半导体元件及其形成方法。该半导体元件，包括基底、多个堆叠栅极结构、多个掺杂区、多个衬层、多个导体层、多个介电层及多条字元线。基底具有多个沟渠。堆叠栅极结构配置在沟渠之间的基底上。掺杂区配置于沟渠的侧壁及底部的基底中。衬层配置在堆叠栅极结构的至少部分侧壁及沟渠的侧壁上。导体层配置在沟渠中，且电性连接掺杂区。介电层配置于导体层上及堆叠栅极结构之间。字元线配置于基底上，且电性连接堆叠栅极结构。同时本发明还提供了一种半导体元件的形成方法及位元线结构。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是根据本发明一实施例所绘示的半导体元件的剖面示意图。

图2A至图2F是根据本发明一实施例所绘示的半导体元件的形成方法的剖面示意图。

100：半导体元件        102：基底

103：阱区              104：电荷储存结构材料层

104a：电荷储存结构     106：栅极材料层

106a：栅极             107：堆叠栅极结构

108：掩膜图案          110：间隙壁

112：沟渠          114：掺杂区

116：衬层          118：导体层

120：介电层        121：介电材料层

122：字元线

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的位元线结构、半导体元件及其形成方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

图1是根据本发明一实施例所绘示的半导体元件的剖面示意图。

请参阅图1所示，本发明的半导体元件100包括基底102、阱区103、多个堆叠栅极结构107、多个掺杂区114、多个衬层116、多个导体层118、多个介电层120及多条字元线122。

基底102例如是硅基底。基底102具有多个沟渠112。阱区103配置在基底102中。沟渠112配置在阱区103中。掺杂区114配置在各沟渠112的侧壁或底部的基底102中，做为源极区与漏极区。在一实施例中，掺杂区114也可以同时配置在各沟渠112的侧壁及底部的基底102中，如图1所示。在一实施例中，阱区103为P型；掺杂区114为N型。在另一实施例中，阱区103为N型；掺杂区114为P型。

堆叠栅极结构107配置在沟渠112之间的基底102上，其中各堆叠栅极结构107包括依序配置在基底102上的电荷储存结构104a及栅极106a。电荷储存结构104a例如是氧化硅-氮化硅-氧化硅复合层(ONO)及栅极106a例如是掺杂多晶硅层。

导体层118配置在沟渠112中，电性连接沟渠112底部的部分掺杂区114，做为位元线。导体层118的阻值低于掺杂区114。导体层118的材料包括未掺杂或掺杂多晶硅、未掺杂或掺杂的选择性磊晶硅、金属、金属硅化物或其组合。当导体层118的材料为掺杂多晶硅或掺杂的选择性磊晶硅时，其掺杂浓度高于掺杂区114。

字元线122配置于基底102上，且电性连接栅极106a。字元线122的材料例如是掺杂多晶硅或是由掺杂多晶硅与金属硅化物所构成。

为确保导体层118不会与栅极106a电性连接，在一实施例中，导体层118的上表面不高于基底102的上表面。也就是说，导体层118的上表面可以实质上等于或低于基底102的上表面。在另一实施例中，在堆叠栅极结构107的至少部分的侧壁及沟渠112的侧壁上可以配置衬层116。衬层116的材料可以是介电材料如氧化硅，其厚度例如是介于约50-400埃。当然，再又一实施例中，也可以将所形成的导体层118控制在其表面低于基底102的表面且在堆叠栅极结构107的部分侧壁及沟渠112的侧壁上配置衬层116，如图1所示。

介电层120配置于相邻的堆叠栅极结构107之间，在导体层118的上方且在字元线122的下方。在一实施例中，介电层120和衬层116的材料相同，且介电层120和衬层116的表面高度相同。介电层120和衬层116的材料例如是氧化硅。在另一实施例中，介电层120和衬层116的材料相异。

在此实施例中，如图1所示，介电层120和衬层116的表面例如是高于电荷储存结构104a，但低于栅极106a的表面，但本发明并不以此为限。在另一实施例中(未绘示)，介电层120和衬层116的表面也可以等于或高于栅极106a的表面。

特别要注意的是，本发明的位元线结构除了可以应用在本发明的半导体元件100外，也可以应用在其他合适的半导体元件。本发明的位元线结构包括基底102、掺杂区114及导体层118。基底102具有至少一沟渠112。掺杂区114配置于沟渠112的侧壁或底部的基底102中。导体层118配置在沟渠112中，且电性连接掺杂区114。

在本发明的半导体元件100中，以导体层118做为埋入式字元线，由于导体层118的阻值较低，所以能够有效地降低位元线阻值，避免过高的位元线负载。较低的位元线阻值可以降低读取电流负载，以降低临界电压(threshold voltage；Vt)的变异并且可增加程式化的速度。此外，位于导体层118下方的部分掺杂区114可以有效地抑制击穿效应。

另外，在本发明的半导体元件100中，在作为位元线的导体层118与电荷储存结构104a之间配置氧化硅衬层116，可以有效地电性隔绝导体层118及电荷储存结构104a，以避免漏电流的发生。

图2A至2F是根据本发明一实施例所绘示的半导体元件的形成方法的剖面示意图。

首先，请参阅图2A所示，在基底102上依序形成电荷储存结构材料层104、栅极材料层106及多个掩膜图案108。基底102例如是硅基底。栅极材料层106的材料例如是掺杂多晶硅，厚度例如是约500-2000埃。电荷储存结构材料层104例如是氧化硅-氮化硅-氧化硅(ONO)复合层。形成电荷储存结构材料层104及栅极材料层106的方法例如是进行化学气相沉积(CVD)工艺。在一实施例中，在形成电荷储存结构材料层104的步骤之前，也可以选择性地在基底102中形成阱区103。形成阱区103的方法例如是进行离子植入工艺。

掩膜图案108的材料包括氧化硅、氮化硅或氮氧化硅。形成掩膜图案108的方法包括以下步骤。首先，在栅极材料层106上依序形成掩膜材料层(未绘示)、底层抗反射涂布层(bottom anti-reflection coating layer；BARC layer)(未绘示)及图案化光阻层(未绘示)。掩膜材料层例如是厚度约1000-2000埃的氮化硅层，且其形成方法例如是进行化学气相沉积工艺。然后，以图案化光阻层为掩膜，将底层抗反射涂布层及掩膜材料层依序图案化。接着，移除图案化光阻层及底层抗反射涂布层。

之后，请参阅图2B所示，在各掩膜图案108的侧壁上形成间隙壁110。形成间隙壁110的目的是为了缩小掩膜图案108之间的间隙。间隙壁110的材料包括氧化硅、氮化硅或氮氧化硅。间隙壁110和掩膜图案108的材料可以相同或不同。形成间隙壁110的方法包括在栅极材料层106上顺应性地形成间隙壁材料层(未绘示)以覆盖掩膜图案108，然后对间隙壁材料层进行非等向性蚀刻工艺。

继而，请参阅图2C所示，以掩膜图案108及间隙壁110为掩膜，进行蚀刻工艺，依序移除部分栅极材料层106、部分电荷储存结构材料层104及部分基底102，以在基底102上形成多个堆叠栅极结构107并且在堆叠栅极结构107之间的基底102中形成多个沟渠112。各堆叠栅极结构107包括依序配置在基底102上的电荷储存结构104a及栅极106a。沟渠112的深度D例如是约100-500埃。沟渠112的侧壁与底部的夹角θ例如是90-160度。

然后，请参阅图2D所示，在邻接各沟渠112的侧壁及底部的基底102中形成掺杂区114。形成掺杂区114的方法包括进行至少二次倾斜式(tilt)离子植入工艺及一次垂直式(vertical)离子植入工艺。倾斜式离子植入工艺的角度α例如是约5-20度，以形成邻接各沟渠112的侧壁的部分掺杂区114。垂直式离子植入工艺的角度例如是0度，以形成邻接各沟渠112的底部的部分掺杂区114。在此实施例中，是以进行三次的离子植入以形成邻接各沟渠112的侧壁及底部的掺杂区114为例来说明，但本发明并不以此为限。本领域具有通常知识的技术人员应了解，也可以依工艺需要，调整离子植入的次数、深度或剂量。在一实施例中，也可以在邻接各沟渠112的侧壁或底部的基底102中形成掺杂区114，换言之，形成掺杂区114的方法仅包括进行至少一倾斜式离子植入工艺或一次垂直式离子植入工艺。

接着，请参阅图2E所示，在堆叠栅极结构107及沟渠112的侧壁上形成衬层116。衬层116的材料与间隙壁110的材料不同，例如是氧化硅。形成衬层116的方法例如是在基底102上顺应性地形成衬材料层(未绘示)，以覆盖堆叠栅极结构107的侧壁与顶部以及沟渠112的侧壁与底部。衬材料层的材料可以是介电材料。衬材料层例如是厚度约50-400埃的氧化硅层。衬材料层的形成方法例如是进行化学气相沉积工艺，然后，对衬材料层进行回蚀刻，移除覆盖堆叠栅极结构107的顶部及沟渠112的底部的部分衬材料层。

之后，在沟渠112中形成导体层118。导体层118的材料包括未掺杂或掺杂多晶硅、未掺杂或掺杂的选择性磊晶硅、金属、金属硅化物或其组合。在一实施例中，导体层118的材料例如是掺杂的选择性磊晶硅，且形成导体层118的方法例如是进行选择性磊晶成长(selective epitaxialgrowth；SEG)工艺或化学气相沉积工艺，以从沟渠112的底部由下往上成长或沉积导体层118到所需的高度。或者，在另一实施例中，导体层118的材料例如是未掺杂或掺杂多晶硅，且形成导体层118的方法包括在基底102上形成导体材料层(未绘示)，以覆盖堆叠栅极结构107。然后，对导体材料层进行回蚀刻，再移除部分导体材料层。当然，在可以适当控制而不会造成前后段工艺污染的情况下，导体层118的材料也可以是金属(如铝、铜或钨)或金属硅化物。在此实施例中，是以导体层118具有单一材料为例来说明，但本发明并不以此为限。本领域具有通常知识的技术人员应了解，依工艺需要，也可以将导体层118设计为多层结构，如下层是多晶硅层，而上层是金属硅化物层。

在一实施例中，导体层118的上表面不高于基底102的上表面。也就是说，导体层118的上表面可以实质上等于或低于基底102的上表面，较佳为导体层118的上表面低于基底102的上表面。

之后，请参阅图2F所示，在导体层118上及堆叠栅极结构107之间形成介电层120。在一实施例中，介电层120和衬层116的材料相同，例如均为氧化硅。形成介电层120的方法包括在基底102上形成介电材料层121(如图2E所示)，以覆盖导体层118、衬层116及堆叠栅极结构107。然后，对介电材料层121进行回蚀刻法，以移除部分介电材料层121。由于介电层120和衬层116的材料相同，例如均为氧化硅，因此在移除部分介电材料层121的步骤中，也会同时移除部分衬层116。所以，最终形成的介电层120和衬层116的表面高度相同。当然，介电层120和衬层116的材料也可以不相同。

在此实施例中，如图2F所示，介电层120和衬层116的表面例如是高于电荷储存结构104a，但低于栅极106a的表面，但本发明并不以此为限。在另一实施例中(未绘示)，介电层120和衬层116的表面也可以等于或高于栅极106a的表面。

继而，移除该掩膜图案108及间隙壁110。然后，在基底102上形成字元线122，电性连接栅极106a，覆盖堆叠栅极结构107、衬层116及介电层120，完成本发明的半导体元件100的制作。

综上所述，本发明的半导体元件利用导体层做为位元线，可以降低位元线阻值，避免过高的位元线负载。此外，位于导体层下方的部分掺杂区的浓度适中，可以有效地抑制击穿效应。

另外，本发明的半导体元件的形成方法简单、容易，且其制作的半导体元件由于具有较低的位元线阻值，因此可以降低读取电流负载、降低临界电压的变异及增加程式化的速度。

此外，本发明的位元线结构可以避免产生短通道效应及击穿漏电流等问题。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (13)

1.一种半导体元件，其特征在于其包括：

一基底，该基底具有多个沟渠；

多个堆叠栅极结构，配置在该些沟渠之间的该基底上；

多个掺杂区，配置于该些沟渠的侧壁或底部的该基底中；

多个衬层，配置在该些堆叠栅极结构的至少部分侧壁及该些沟渠的侧壁上；

多个导体层，配置在该些沟渠中的衬层部分之间，且电性连接该些掺杂区，其中该些衬层延伸至该些导体层的侧壁；

多个介电层，配置于该些导体层上及该些堆叠栅极结构之间；以及

多条字元线，配置于该基底上，且电性连接该些堆叠栅极结构。

2.根据权利要求1所述的半导体元件，其特征在于其中该些导体层的上表面不高于该基底的上表面。

3.根据权利要求1所述的半导体元件，其特征在于更包括配置在该基底中的一阱区，使该些沟渠形成在该阱区中。

4.根据权利要求1所述的半导体元件，其特征在于其中该些衬层的材料包括介电材料。

5.一种半导体元件的形成方法，其特征在于其包括以下步骤：

在一基底上形成多个堆叠栅极结构；

在该些堆叠栅极结构之间的该基底中形成多个沟渠；

在邻接各该沟渠的侧壁或底部的该基底中形成多个掺杂区；

在各该堆叠栅极结构及各该沟渠的侧壁上形成一衬层；

在各该沟渠中的衬层部分之间形成一导体层，且该些导体层电性连接该些掺杂区，其中该些衬层延伸至该些导体层的侧壁；

在各该导体层上及该些堆叠栅极结构之间形成一介电层；以及

在该基底上形成多条字元线，且该些字元线电性连接该些堆叠栅极结构。

6.根据权利要求5所述的半导体元件的形成方法，其特征在于更包括在形成该些堆叠栅极结构与该些沟渠之前，在该基底上依序形成一电荷储存结构材料层、一栅极材料层及多个掩膜图案，并且在各掩膜图案的侧壁形成一间隙壁。

7.根据权利要求5所述的半导体元件的形成方法，其特征在于其中形成该掺杂区的方法包括进行至少一倾斜式离子植入工艺。

8.根据权利要求7所述的半导体元件的形成方法，其特征在于其中所述的倾斜式离子植入工艺的角度为5-20度。

9.根据权利要求5所述的半导体元件的形成方法，其特征在于其中形成该些衬层的方法包括：

在该基底上顺应性地形成一衬材料层，以覆盖该些堆叠栅极结构的侧壁与顶部以及该些沟渠的侧壁与底部；以及

移除覆盖该些堆叠栅极结构的顶部及该些沟渠的底部的部分该衬材料层。

10.一种位元线结构，其特征在于其包括：

一基底，该基底具有至少一沟渠，在沟渠之间的基底上配置有堆叠栅极结构，其中该堆叠栅极结构包括依序配置在该基底上的电荷储存结构及栅极；

一掺杂区，配置于该沟渠的侧壁或底部的该基底中；

一导体层，配置在该沟渠中的衬层部分之间，且电性连接该掺杂区；以及

一衬层，配置在该些堆叠栅极结构的至少部分侧壁及该沟渠的侧壁上，其中该衬层延伸至该导体层的侧壁。

11.根据权利要求10所述的位元线结构，其特征在于其中所述的导体层的材料包括未掺杂或掺杂多晶硅、未掺杂或掺杂的选择性磊晶硅、金属、金属硅化物或该些的组合。

12.根据权利要求10所述的位元线结构，其特征在于其中所述的导体层的上表面不高于该基底的上表面。

13.根据权利要求10所述的位元线结构，其特征在于其中所述的衬层的材料包括介电材料。