KR20050011097A - 트렌치형의 매립된 비트라인 플래트롬 제조방법 - Google Patents

트렌치형의 매립된 비트라인 플래트롬 제조방법 Download PDF

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Abstract

본 발명은 매립된 N+ 층을 효과적으로 측면산화 및 접합확산을 방지하기 위하여 게이트 전극을 형성하기 전에 고농도로 도핑된 층을 만들어 산화하는 방법을 지양하고 트렌치 공정을 이용하여 비트라인을 형성하고 이곳에 고농도 도핑을 실시하기 전에 질소 이온주입을 통해 옥시던트(oxidant)의 침투에 따른 산화막 성장이 측면 치수 제어가 용이한 트렌치형의 매립된 비트라인 플래트롬 제조방법을 제공하는 것이다. 트렌치형의 매립된 비트라인 플래트롬 제조방법은 매립된 N+ 층을 형성하기 위하여 소정 형상의 포토레지스트를 이용하여 포토 마스크 공정을 진행한 뒤, 실리콘 기판을 식각하여 매립된 비트라인을 위한 트렌치를 형성하는 단계와, 후속 공정에 의한 옥시던트의 침투를 저하시키기 위하여 질소 이온주입을 실시하고, 다시 고농도의 도핑을 위한 As 이온 주입을 실시하는 단계와, 포토 레지스트를 제거한 뒤, HDP 산화막으로 매립된 비트라인을 위한 트렌치를 갭충진을 하는 단계와, CMP를 이용하여 평탄화를 실시한 뒤, 다시 게이트 산화를 실시하는 단계와, 이후 게이트 전극으로 사용될 폴리실리콘을 증착하는 단계를 포함한다.

Description

트렌치형의 매립된 비트라인 플래트롬 제조방법{METHOD FOR MANUFACTURING TRENCHED BURIED BIT-LINE FLATROM}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 0.25 μm 이하의 플래트롬(FlatROM) 개발분야에 적용되는 것으로서 0.20 x 0.20 μm2 이하의 단위 플래트셀의 구현을 위해서 반드시 해결되어야 하는 매립된 N+ 층의 측면 산화(lateral oxidation) 및 접합 확산을 효과적으로 제어하기 위해 적용한 새로운 구조의 트렌치형의 매립된 비트라인 플래트롬 제조방법에 관한 것이다.
0.25 μm 테크놀로지 이하의 플래트롬 개발에 있어 상당한 제한요소로서 이전 세대(generation)에서 안정적으로 구현하였던 고농도로 도핑된 층의 산화를 통해 접합 위에 산화막이 생장되면서 상층부와의 절연이 되고 하층부로 접합이 매립되어지는 매립된 층을 형성하는 공정이 더욱 축소되어지는 경우에는 측면 산화(lateral oxidation) 및 접합 확산(junction diffusion)이 효과적으로 제어되지 못하므로, 0.18 μm 또는 0.15 μm 이하의 플래트롬 개발에 상당한 제약이 야기가 되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 매립된 N+ 층을 효과적으로 측면산화 및 접합확산을 방지하기 위하여 게이트 전극을 형성하기 전에 고농도로 도핑된 층을 만들어 산화하는 방법을 지양하고 트렌치 공정을 이용하여 비트라인을 형성하고 이곳에 고농도 도핑을 실시하기전에 질소 이온주입을 통해 옥시던트(oxidant)의 침투에 따른 산화막 성장이 측면 치수 제어가 용이한 트렌치형의 매립된 비트라인 플래트롬 제조방법을 제공하는 것이다.
도 1a 내지 도 1c는 본 발명의 바람직한 실시예에 따른 트렌치형의 매립된 비트라인 플래트롬 제조방법을 설명하기 위한 단면도들을 도시한다.
도 2는 본 발명의 바람직한 실시예에 따른 트렌치형의 매립된 비트라인 플래트롬 제조방법에서 질화막의 제거 후 완성된 트렌치 비트라인을 설명하기 위한 단면도를 도시한다.
도 3은 본 발명의 바람직한 실시예에 따른 트렌치형의 매립된 비트라인을 이용하여 형성된 플래트롬을 설명하기 위한 단면도를 도시한다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 102 : 매립된 비트라인을 위한 트렌치
104 : 질화막 106 : 포토 레지스트
108 : 산화막 112 : 필드 산화막
상기와 같은 목적을 실현하기 위한 본 발명은 매립된 N+ 층을 형성하기 위하여 소정 형상의 포토레지스트를 이용하여 포토 마스크 공정을 진행한 뒤, 실리콘 기판을 식각하여 매립된 비트라인을 위한 트렌치를 형성하는 단계와, 후속 공정에 의한 옥시던트의 침투를 저하시키기 위하여 질소 이온주입을 실시하고, 다시 고농도의 도핑을 위한 As 이온 주입을 실시하는 단계와, 포토 레지스트를 제거한 뒤, HDP 산화막으로 매립된 비트라인을 위한 트렌치를 갭충진을 하는 단계와, CMP를 이용하여 평탄화를 실시한 뒤, 다시 게이트 산화를 실시하는 단계와, 이후 게이트 전극으로 사용될 폴리실리콘을 증착하는 단계를 포함하는 것을 특징으로 하는 트렌치형의 매립된 비트라인 플래트롬 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 1a 내지 도 1c는 본 발명의 바람직한 실시예에 따른 트렌치형의 매립된 비트라인 플래트롬 제조방법을 설명하기 위한 단면도들을 도시한다.
먼저, 도 1a에 도시한 바와 같이, 매립된 N+ 층을 형성하기 위하여 소정 형상의 포토레지스트(106)를 이용하여 포토 마스크 공정을 진행한 뒤, 실리콘 기판(100)을 식각하여 매립된 비트라인을 위한 트렌치(102)를 형성한다. 그리고 나서, 후속 공정에 의한 옥시던트(oxidant)의 침투를 저하시키기 위하여 질소(N2) 이온주입을 실시하고, 다시 고농도의 도핑을 위한 As 이온 주입을 실시한다.
종래의 공정에서는 트렌치를 형성하지 않고 As 이온주입을 통해 고농도 도핑을 실시하여 포토레지스트를 제거한 뒤 산화를 실시하였는데, 이때 고농도로 도핑된 부분이 더욱 크게 산화가 되면서 측면 확산을 제어하기가 어렵게 되었다.
그래서, 이러한 개선을 위해 BN 스페이서를 이용하여 측면 확산 면역성(lateral diffusion immunity) 향상을 꾀하고자 하였으나, 이러한 노력도 0.25 μm 테크놀로지 이하의 구현에서는 제약을 받게 되었다.
이어서, 도 1b에 도시한 바와 같이, 포토 레지스트(106)를 제거한 뒤, 고밀도 플라즈마(HDP; high density plasma) 산화막(108)으로 매립된 비트라인을 위한 트렌치(102)를 갭충진(gap fill)을 한다. 이어서, 도1c에 도시된 바와 같이 화학적 기계적 연마(CMP; chemical mechanical polishing)를 이용하여 평탄화를 실시한 뒤, 다시 게이트 산화를 실시한다.
본 발명의 바람직한 실시예에 따르면, 이렇게 트렌치 공정을 이용하게 되면, 게이트 산화 진행시 옥시던트(oxidant)가 매립된 비트라인으로의 침투가 HDP 산화막(108)에 막혀 차단이 되며, 일부 옥시던트가 HDP 산화막(108)을 뚫고 매립된 비트라인 층까지 침투하였더라도 미리 이온주입시켜 놓은 질소에 의해 산화막으로의성장에 방해를 받아 기존 공정과 같이 두꺼운 산화막이 형성되지 못하게 된다.
따라서, 트렌치 공정과 HDP 산화막(108) 갭 충진 방식 및 매립된 N+ 층의 측면 치수 제어가 가능토록 할 수 있게 된다.
이후 게이트 전극으로 사용될 폴리실리콘을 증착한 뒤, 나머지 후속공정는 기존의 플래트롬 공정과 동일하게 진행한다.
도 2는 본 발명의 바람직한 실시예에 따른 트렌치형의 매립된 비트라인 플래트롬 제조방법에서 질화막(104)의 제거 후 완성된 트렌치 비트라인을 설명하기 위한 단면도를 도시한다.
도 3은 본 발명의 바람직한 실시예에 따른 트렌치형의 매립된 비트라인을 이용하여 형성된 플래트롬을 설명하기 위한 단면도를 도시한다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
상기한 바와 같이, 본 발명은 종래의 플래트롬 제조방식의 주요 제약 요소였던 매립된 N+ 층간의 선폭을 공정 진행과정에서 손실하지 않고 제어할 수 있게 되어 미세 선폭기술에 대한 안정적 조절을 통해 0.18 μm 및 0.15 μm 테크놀로지로의 플래트롬 개발에 있어 안정적 셀 구조를 구현할 수 있는 효과가 있다.

Claims (3)

  1. 매립된 N+ 층을 형성하기 위하여 소정 형상의 포토레지스트를 이용하여 포토 마스크 공정을 진행한 뒤, 실리콘 기판을 식각하여 매립된 비트라인을 위한 트렌치를 형성하는 단계와,
    후속 공정에 의한 옥시던트의 침투를 저하시키기 위하여 질소 이온주입을 실시하고, 다시 고농도의 도핑을 위한 As 이온 주입을 실시하는 단계와,
    포토 레지스트를 제거한 뒤, HDP 산화막으로 매립된 비트라인을 위한 트렌치를 갭충진을 하는 단계와,
    CMP를 이용하여 평탄화를 실시한 뒤, 다시 게이트 산화를 실시하는 단계와,
    이후 게이트 전극으로 사용될 폴리실리콘을 증착하는 단계를
    포함하는 것을 특징으로 하는 트렌치형의 매립된 비트라인 플래트롬 제조방법.
  2. 제 1항에 있어서,
    상기 트렌치 공정을 이용하게 되면, 게이트 산화 진행시 옥시던트가 상기 매립된 비트라인으로의 침투가 상기 HDP 산화막에 막혀 차단이 되며, 일부 옥시던트가 상기 HDP 산화막을 뚫고 상기 매립된 비트라인 층까지 침투하였더라도 미리 이온주입시켜 놓은 질소에 의해 상기 산화막으로의 성장에 방해를 받아 기존 공정과같이 두꺼운 산화막이 형성되지 못하게 되는 것을 특징으로 하는 트렌치형의 매립된 비트라인 플래트롬 제조방법.
  3. 제 2항에 있어서,
    상기 트렌치 공정과 상기 HDP 산화막 갭 충진 방식 및 매립된 N+ 층의 측면 치수 제어가 가능토록 하는 것을 특징으로 하는 트렌치형의 매립된 비트라인 플래트롬 제조방법.
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