JP2004064092A - 垂直デバイス・セルを有するパターン付きsoi埋め込みdramを製作する構造および方法 - Google Patents
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Abstract
【解決手段】 酸素を注入して、第1のマスクによってマスクされていない基板の論理回路部分18に埋設酸化物層BOXを形成するステップと、第2のマスクでアレイ部分17と論理回路部分18内の分離トレンチにエッチングを施すステップを含む。第1のマスクは付加的に、論理回路部分18内のデバイスの角を丸めるときにアレイ部分17を保護することができる。第2のマスクは付加的に、アレイ部分17内の注入を実行するときに論理回路部分18を保護することができる。丸めた角を有する少なくとも1つのSOIデバイスと、垂直パス・ゲートを有する少なくとも1つのDRAMセルとを含み、DRAMセルが基板のバルク部分上に形成される。
【選択図】 図7
Description
第1のマスクにより基板のアレイ部分をマスクするステップと、
酸素を注入して、前記第1のマスクによってマスクされていない前記基板の論理回路部分に埋設酸化物層を形成するステップと、
前記アレイ部分と前記論理回路部分の上に第2のマスクを付着させてパターン形成するステップと、
前記アレイ部分と前記論理回路部分内の分離トレンチにエッチングを施すステップであって、前記分離トレンチが前記パターン付き第2のマスク内の開口部によって規定されるステップとを具備する、パターン付きシリコンオンインシュレータ基板方法。
(2)前記第2のマスクを付着させてパターン形成する前に、酸化物を具備する第3のマスクを前記論理回路部分の上に付着させ、前記第2のマスク内でエッチングを施した開口部により前記第3のマスクにパターン形成し、その後、前記第2のマスクの材料まで選択的に前記第3のマスク内の開口部を横にエッチバックし、前記エッチバックした開口部内に露出したデバイスの角を丸めるステップをさらに具備する、上記(1)に記載の方法。
(3)前記第3のマスクをエッチバックすることにより露出した表面を含む前記基板の露出表面を酸化し、その後、表面酸化物を除去することを含むプロセスにより前記デバイスの角を丸める、上記(2)に記載の方法。
(4)誘電体を含む材料で前記分離トレンチを充填し、前記基板内に分離部を形成するステップをさらに具備する、上記(1)に記載の方法。
(5)誘電体を含む材料で前記分離トレンチを充填し、前記基板内に分離部を形成するステップをさらに具備する、上記(2)に記載の方法。
(6)前記第3のマスクではなく前記第1のマスクを除去し、その後、前記アレイ部分を含む前記基板の露出部分にドーピングを施すステップをさらに具備する、上記(5)に記載の方法。
(7)前記論理回路部分のデバイスが、前記ドーピング中に前記第3のマスクによってマスクされる、上記(6)に記載の方法。
(8)前記ドーピングがイオン注入によって実行される、上記(6)に記載の方法。
(9)前記分離トレンチに対し、前記埋設酸化物層に一致する第1の深さまで前記論理回路部分内でエッチングを施し、前記アレイ部分内の垂直向きのデバイスを分離するためにより大きい第2の深さまで前記アレイ部分内でエッチングを施す、上記(1)に記載の方法。
(10)前記第1のマスクが窒化物を具備する、上記(1)に記載の方法。
(11)論理回路部分と埋め込みダイナミック・ランダム・アクセス・メモリ(eDRAM)部分とを有する複合集積回路を製作するパターン付きシリコンオンインシュレータ基板方法において、
第1の付着窒化物層により単結晶基板のアレイ部分をマスクするステップと、
酸素を注入して、前記第1の付着窒化物層によってマスクされていない前記基板の論理回路部分に埋設酸化物層を形成するステップと、
前記論理回路部分の上に酸化物層を付着させるステップと、
前記アレイ部分と前記論理回路部分の上に第2の窒化物層を付着させてパターン形成するステップと、
前記パターン付き第2の窒化物層により前記酸化物層にパターン形成するステップと、
前記アレイ部分と前記論理回路部分内の分離トレンチにエッチングを施すステップであって、前記分離トレンチが前記パターン付き第2の窒化物層と前記酸化物層内の開口部によって規定されるステップと、
その後、窒化物まで選択的に前記酸化物層を横にエッチバックするステップと、
前記酸化物層の前記エッチバックにより露出した前記単結晶基板のデバイスの角を丸めるステップとを具備する、パターン付きシリコンオンインシュレータ基板方法。
(12)前記エッチバックにより露出した前記単結晶基板の一部分を酸化し、その後、表面酸化物を除去することを含むプロセスにより前記デバイスの角をさらに丸める、上記(11)に記載の方法。
(13)付着酸化物で前記分離トレンチを充填するステップをさらに具備する、上記(12)に記載の方法。
(14)前記酸化物層ではなく前記第1の付着窒化物層を除去し、その後、前記アレイ部分を含む前記基板の露出部分にドーピングを施すステップをさらに具備する、上記(13)に記載の方法。
(15)前記論理回路部分のデバイスが、前記酸化物層により前記ドーピング中にマスクされる、上記(14)に記載の方法。
(16)前記ドーピングがイオン注入によって実行される、上記(14)に記載の方法。
(17)上記(1)の方法によって形成された集積回路。
(18)前記集積回路の前記論理回路部分が、前記基板の単結晶表面を覆う酸化物層を部分的にエッチバックし、前記単結晶表面を酸化し、その後、そこから表面酸化物を除去するプロセスにより丸めたデバイスの角をさらに含む、上記(17)に記載の集積回路。
(19)前記酸化物層と前記第1のマスク内の開口部を通して前記アレイ部分と前記論理回路部分内の前記分離トレンチを充填した後に前記集積回路の前記アレイ部分にドーパントが注入され、前記第1のマスクを除去することにより、前記アレイ部分が露出される、上記(18)に記載の集積回路。
(20)単一基板上に形成された集積回路であって、丸めた角を有する少なくとも1つのシリコンオンインシュレータ(SOI)デバイスと、垂直パス・ゲートを有する少なくとも1つのダイナミック・ランダム・アクセス・メモリ(DRAM)セルとを具備し、前記DRAMセルが前記基板のバルク部分上に形成される、集積回路。
12 窒化物層
14 BSG層
16 埋設酸化物
17 アレイ領域
18 サポート領域
20 酸化物層
22 窒化物バリア
24 BSG2層
26 酸化物バリア
28 窒化物層
30 絶縁層
34 埋設ストラップ外方拡散
36 カラー酸化物
38 分離トレンチ
40 分離トレンチ
42 AAエッジ
44 AAエッジ
45 垂直ゲート・エッジ
46 シリコン基板
48 シリコン
50 開口部
Claims (20)
- 論理回路部分と埋め込みダイナミック・ランダム・アクセス・メモリ・アレイ部分の両方を有する複合集積回路を製作するパターン付きシリコンオンインシュレータ基板方法において、
第1のマスクにより基板のアレイ部分をマスクするステップと、
酸素を注入して、前記第1のマスクによってマスクされていない前記基板の論理回路部分に埋設酸化物層を形成するステップと、
前記アレイ部分と前記論理回路部分の上に第2のマスクを付着させてパターン形成するステップと、
前記アレイ部分と前記論理回路部分内の分離トレンチにエッチングを施すステップであって、前記分離トレンチが前記パターン付き第2のマスク内の開口部によって規定されるステップとを具備する、パターン付きシリコンオンインシュレータ基板方法。 - 前記第2のマスクを付着させてパターン形成する前に、酸化物を具備する第3のマスクを前記論理回路部分の上に付着させ、前記第2のマスク内でエッチングを施した開口部により前記第3のマスクにパターン形成し、その後、前記第2のマスクの材料まで選択的に前記第3のマスク内の開口部を横にエッチバックし、前記エッチバックした開口部内に露出したデバイスの角を丸めるステップをさらに具備する、請求項1に記載の方法。
- 前記第3のマスクをエッチバックすることにより露出した表面を含む前記基板の露出表面を酸化し、その後、表面酸化物を除去することを含むプロセスにより前記デバイスの角を丸める、請求項2に記載の方法。
- 誘電体を含む材料で前記分離トレンチを充填し、前記基板内に分離部を形成するステップをさらに具備する、請求項1に記載の方法。
- 誘電体を含む材料で前記分離トレンチを充填し、前記基板内に分離部を形成するステップをさらに具備する、請求項2に記載の方法。
- 前記第3のマスクではなく前記第1のマスクを除去し、その後、前記アレイ部分を含む前記基板の露出部分にドーピングを施すステップをさらに具備する、請求項5に記載の方法。
- 前記論理回路部分のデバイスが、前記ドーピング中に前記第3のマスクによってマスクされる、請求項6に記載の方法。
- 前記ドーピングがイオン注入によって実行される、請求項6に記載の方法。
- 前記分離トレンチに対し、前記埋設酸化物層に一致する第1の深さまで前記論理回路部分内でエッチングを施し、前記アレイ部分内の垂直向きのデバイスを分離するためにより大きい第2の深さまで前記アレイ部分内でエッチングを施す、請求項1に記載の方法。
- 前記第1のマスクが窒化物を具備する、請求項1に記載の方法。
- 論理回路部分と埋め込みダイナミック・ランダム・アクセス・メモリ(eDRAM)部分とを有する複合集積回路を製作するパターン付きシリコンオンインシュレータ基板方法において、
第1の付着窒化物層により単結晶基板のアレイ部分をマスクするステップと、
酸素を注入して、前記第1の付着窒化物層によってマスクされていない前記基板の論理回路部分に埋設酸化物層を形成するステップと、
前記論理回路部分の上に酸化物層を付着させるステップと、
前記アレイ部分と前記論理回路部分の上に第2の窒化物層を付着させてパターン形成するステップと、
前記パターン付き第2の窒化物層により前記酸化物層にパターン形成するステップと、
前記アレイ部分と前記論理回路部分内の分離トレンチにエッチングを施すステップであって、前記分離トレンチが前記パターン付き第2の窒化物層と前記酸化物層内の開口部によって規定されるステップと、
その後、窒化物まで選択的に前記酸化物層を横にエッチバックするステップと、
前記酸化物層の前記エッチバックにより露出した前記単結晶基板のデバイスの角を丸めるステップとを具備する、パターン付きシリコンオンインシュレータ基板方法。 - 前記エッチバックにより露出した前記単結晶基板の一部分を酸化し、その後、表面酸化物を除去することを含むプロセスにより前記デバイスの角をさらに丸める、請求項11に記載の方法。
- 付着酸化物で前記分離トレンチを充填するステップをさらに具備する、請求項12に記載の方法。
- 前記酸化物層ではなく前記第1の付着窒化物層を除去し、その後、前記アレイ部分を含む前記基板の露出部分にドーピングを施すステップをさらに具備する、請求項13に記載の方法。
- 前記論理回路部分のデバイスが、前記酸化物層により前記ドーピング中にマスクされる、請求項14に記載の方法。
- 前記ドーピングがイオン注入によって実行される、請求項14に記載の方法。
- 請求項1の方法によって形成された集積回路。
- 前記集積回路の前記論理回路部分が、前記基板の単結晶表面を覆う酸化物層を部分的にエッチバックし、前記単結晶表面を酸化し、その後、そこから表面酸化物を除去するプロセスにより丸めたデバイスの角をさらに含む、請求項17に記載の集積回路。
- 前記酸化物層と前記第1のマスク内の開口部を通して前記アレイ部分と前記論理回路部分内の前記分離トレンチを充填した後に前記集積回路の前記アレイ部分にドーパントが注入され、前記第1のマスクを除去することにより、前記アレイ部分が露出される、請求項18に記載の集積回路。
- 単一基板上に形成された集積回路であって、丸めた角を有する少なくとも1つのシリコンオンインシュレータ(SOI)デバイスと、垂直パス・ゲートを有する少なくとも1つのダイナミック・ランダム・アクセス・メモリ(DRAM)セルとを具備し、前記DRAMセルが前記基板のバルク部分上に形成される、集積回路。
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