KR20000043914A - 반도체 소자의 웰 격리막 형성 방법 - Google Patents
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Abstract
본 발명은 트윈 웰(twin well) 구조를 갖는 반도체 소자의 웰 격리막(well isolation film) 형성 방법에 관한 것으로, 웰을 격리시키고자 하는 반도체 기판 부분에 트렌치(trench)를 형성하고, 트렌치 내벽에 열산화막을 형성한 후 실리콘층(폴리실리콘층 또는 비정질 실리콘층) 증착 및 식각 공정으로 트렌치를 실리콘층으로 매립시키고, 실리콘층으로 매립된 트렌치가 포함되는 반도체 기판 부분에 일반적인 공정으로 필드 산화막을 형성하여, 필드 산화막이 포함된 트렌치형 웰 격리막을 형성한다. 이와 같이 트렌치형 웰 격리막을 형성하므로 웰 격리 기능이 향상되어 레치-업(latch-up)에 의한 웰의 리키지 페일(leakage fail)을 없애 안정된 높은 수율을 확보할 수 있을 뿐만 아니라, 액티브와 액티브 사이의 간격을 줄일 수 있어 반도체 소자의 고집적화 및 축소화를 실현할 수 있다.
Description
본 발명은 트윈 웰(twin well) 구조를 갖는 반도체 소자의 웰 격리막(well isolation film) 형성 방법에 관한 것으로, 특히 트렌치형 웰 격리막을 형성하여 레치-업(latch-up)에 의한 웰의 리키지 페일(leakage fail)을 없애 안정된 높은 수율을 확보할 수 있을 뿐만 아니라, 액티브와 액티브 사이의 간격을 줄일 수 있어 반도체 소자의 고집적화 및 축소화를 실현할 수 있는 반도체 소자의 웰 격리막 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조 공정중 소자와 소자간, 웰과 웰간 또는 액티브와 액티브간을 전기적으로 격리시키기 위해, 선택 산화(Local Oxidation of Silicon; LOCOS) 방식으로 필드 산화막을 형성하여 소자 분리막으로 적용하고 있다.
도 1은 종래 트윈 웰 구조를 갖는 SRAM 반도체 소자의 웰 격리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1에 도시된 바와 같이, NMOS 트랜지스터(15)를 가지는 P-웰(11)과 PMOS 트랜지스터(16)를 가지는 N-웰(12)로 구성되는 CMOS를 이용한 기존의 SRAM 소자는 반도체 기판(10)상에 P-웰(11)과 N-웰(12) 사이의 경계를 정의한 후, P-채널 스톱 영역(13)과 N-채널 스톱 영역(14)을 형성하고, 이들 채널 스톱 영역(13)상에 고온 열산화공정으로 필드 산화막(18)을 형성하여 웰 격리막으로 이용하고 있다. 그러나, 최근 반도체 소자가 고집적화 및 축소화되어 감에 따라 액티브와 액티브 사이의 공간이 좁아지게 되어 웰과 웰 사이의 전기적 격리 기능이 상실되고, 이로 인하여 레치-업(latch-up)에 의한 웰의 리키지 페일(leakage fail)에 의한 스텐-바이 전류(stand-by current)가 증가되어 소자를 구동하는데 있어서 커다란 전력 손실을 가져오는 등의 문제가 발생하고 있다.
따라서, 본 발명은 트윈 웰 구조를 갖는 반도체 소자에서 웰과 웰 사이의 전기적 격리 기능을 향상시키기 위해, 웰 격리막으로 트렌치형 웰 격리막을 형성하여 레치-업에 의한 웰의 리키지 페일을 없애 안정된 높은 수율을 확보할 수 있을 뿐만 아니라, 액티브와 액티브 사이의 간격을 줄일 수 있어 반도체 소자의 고집적화 및 축소화를 실현할 수 있는 반도체 소자의 웰 격리막 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 웰 격리막 형성 방법은 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 반도체 기판 상에 열산화막을 형성하는 단계; 상기 열산화막 상에 상기 트렌치가 매립되도록 실리콘층을 형성하는 단계; 상기 실리콘층을 식각 하여 상기 트렌치 내에만 상기 실리콘층을 남기는 단계; 및 상기 실리콘층으로 매립된 트렌치가 포함되는 반도체 기판 부분에 필드 산화막을 형성하고, 이로 인하여 상기 필드 산화막이 포함된 트렌치형 웰 격리막이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 트윈 웰 구조를 갖는 반도체 소자의 웰 격리막 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 트윈 웰 구조를 갖는 반도체 소자의 웰 격리막 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판 11: P-웰
12: N-웰 13: P-채널 스톱 영역
14: N-채널 스톱 영역 15: NMOS 트랜지스터
16: PMOS 트랜지스터 18: 필드 산화막(웰 격리막)
20: 반도체 기판 21: 패드 산화막
22: 트렌치 23: 열산화막
24: 실리콘층 24A: 실리콘 산화막
25: 필드 산화막 26: P-웰
27: N-웰 28: NMOS 트랜지스터
29: PMOS 트랜지스터 30: 웰 격리막
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 트윈 웰 구조를 갖는 SRAM 반도체 소자의 웰 격리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(20)상에 패드 절연막(21)을 형성한 후, 마스크(mask) 작업으로 웰을 격리시키고자 하는 부분을 개방(open)한 후, 습식 식각으로 패드 절연막(21)을 먼저 제거하고, 이후 건식 식각으로 반도체 기판(21)을 식각 하여 트렌치(22)를 형성한다. 트렌치(22) 내벽에 트렌치 절연용으로 열산화막(23)을 성장시킨 후, 트렌치(22)가 충분히 매립되도록 실리콘층(24)을 증착한다.
상기에서, 패드 절연막(21)은 반도체 기판(20) 보호용으로 산화물 또는 질화물을 증착하여 형성한다. 트렌치(22)는 약 2.5㎛의 깊이를 갖도록 형성하며, 열산화막(23)은 약 1000Å의 두께로 성장시킨다. 실리콘층(24)은 폴리실리콘이나 비정질 실리콘을 Si2H2Cl6가스 또는 SiH4가스를 사용하여 약 2000Å의 두께로 증착한다. 한편, 트렌치(22)를 형성한 후 트렌치(22) 부근의 식각 손상(etch damage)을 보상하기 위해, 약 300Å 이하의 열산화막을 키운 후에 트렌치 절연용 열산화막(23)을 성장시킬 수 있다.
도 2b를 참조하면, 실리콘층(24)을 에치 백(etch back) 방식이나 화학 기계적 폴리싱(CMP) 방식으로 식각 하여 트렌치(22) 내부에만 남긴다. 이때, 실리콘층(24)의 브릿지(bridge) 현상을 방지하기 위해 반도체 기판(20)의 표면부보다 낮도록 리세스(recess)시킨다.
도 2c를 참조하면, 반도체 기판(20) 상의 패드 절연막(21) 및 열산화막(23)을 제거하고, 이로 인하여 트렌치(22) 내에는 열산화막(23)과 실리콘층(24)으로 채워진다.
도 2d를 참조하면, 실리콘층(24)으로 매립된 트렌치(22)가 포함되는 반도체 기판(20) 부분에 일반적인 공정으로 필드 산화막(25)을 형성하고, 이로 인하여 필드 산화막(25)이 포함된 트렌치형 웰 격리막(30)이 형성된다. 필드 산화막(25)을 형성하는 공정 동안 트렌치(22) 내의 실리콘층(24)은 산화되어 실리콘 산화막(24A)으로 된다. 이후, P-웰 이온 주입 공정과 N-웰 이온 주입 공정을 실시하고, 웰 형성을 위한 드라이브-인(drive-in) 공정을 실시하여, 웰 격리막(30)을 중심으로 양측의 반도체 기판(20)에 P-웰(26)과 N-웰(27)을 형성한다.
도 2e를 참조하면, 일반적인 공정으로 P-웰(26)에 NMOS 트랜지스터(28)를 형성하고, N-웰(27)에 PMOS 트랜지스터(29)를 형성한다.
상술한 바와 같이, 본 발명은 웰을 격리시키고자 하는 반도체 기판 부분에 트렌치를 형성하고, 트렌치 내벽에 열산화막을 형성한 후 실리콘층 증착 및 식각 공정으로 트렌치를 실리콘층으로 매립시키고, 실리콘층으로 매립된 트렌치가 포함되는 반도체 기판 부분에 필드 산화막을 형성하여, 필드 산화막이 포함된 트렌치형 웰 격리막을 형성하므로써, 웰 격리 기능이 향상되어 레치-업(latch-up)에 의한 웰의 리키지 페일(leakage fail)을 없애 안정된 높은 수율을 확보할 수 있을 뿐만 아니라, 액티브와 액티브 사이의 간격을 1㎛ 정도로 줄일 수 있어 반도체 소자의 고집적화 및 축소화를 실현할 수 있다.
Claims (4)
- 반도체 기판에 트렌치를 형성하는 단계;상기 트렌치를 포함한 반도체 기판 상에 열산화막을 형성하는 단계;상기 열산화막 상에 상기 트렌치가 매립되도록 실리콘층을 형성하는 단계;상기 실리콘층을 식각 하여 상기 트렌치 내에만 상기 실리콘층을 남기는 단계; 및상기 실리콘층으로 매립된 트렌치가 포함되는 반도체 기판 부분에 필드 산화막을 형성하고, 이로 인하여 상기 필드 산화막이 포함된 트렌치형 웰 격리막이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 웰 격리막 형성 방법.
- 제 1 항에 있어서,상기 열산화막은 약 1000Å의 두께로 성장시키고, 상기 실리콘층은 폴리실리콘이나 비정질 실리콘을 Si2H2Cl6가스 또는 SiH4가스를 사용하여 약 2000Å의 두께로 증착 하여 형성되는 것을 특징으로 하는 반도체 소자의 웰 격리막 형성 방법.
- 제 1 항에 있어서,상기 트렌치 내에만 실리콘층을 남기기 위한 실리콘층 식각 공정은 에치 백 방식이나 화학 기계적 폴리싱 방식을 적용하며, 상기 반도체 기판의 표면부보다 낮도록 리세스 시키는 것을 특징으로 하는 반도체 소자의 웰 격리막 형성 방법.
- 제 1 항에 있어서,상기 필드 산화막을 형성하는 공정 동안 상기 트렌치 내의 실리콘층은 산화되어 실리콘 산화막으로 되는 것을 특징으로 하는 반도체 소자의 웰 격리막 형성 방법.
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Cited By (1)
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KR100752219B1 (ko) * | 2001-12-28 | 2007-08-28 | 매그나칩 반도체 유한회사 | 반도체 소자의 격리막 제조방법 |
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1998
- 1998-12-29 KR KR1019980060352A patent/KR20000043914A/ko not_active Application Discontinuation
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100752219B1 (ko) * | 2001-12-28 | 2007-08-28 | 매그나칩 반도체 유한회사 | 반도체 소자의 격리막 제조방법 |
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