KR20020054895A - 서로 다른 두께의 측벽 산화막을 갖는 트랜치아이솔레이션 형성방법 - Google Patents

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Abstract

본 발명의 트랜치 아이솔레이션 형성 방법은, 반도체 기판의 상호 이격된 제1 아이솔레이션 영역 및 제2 아이솔레이션 영역에 제1 트랜치 및 제2 트랜치를 형성하는 단계와, 제2 트랜치에 질소를 주입하여 제2 트랜치의 측부 및 바닥에 질소를 함유한 실리콘막을 형성하는 단계와, 산화 공정을 수행하여 제1 트랜치에 제1 두께를 갖는 제1 측벽 산화막 및 제2 트랜치에 제1 두께보다 얇은 제2 두께를 갖는 제2 측벽 산화막을 형성하는 단계와, 제1 측벽 산화막 및 제2 측벽 산화막 표면에 스트레스 완충용 라이너를 형성하는 단계, 및 제1 트랜치 및 제2 트랜치 내부를 절연성 물질로 매립하는 단계를 포함한다.

Description

서로 다른 두께의 측벽 산화막을 갖는 트랜치 아이솔레이션 형성 방법{Method for fabricating trench isolation having sidewall oxide layers with a different thickness}
본 발명은 반도체 소자의 아이솔레이션 형성 방법에 관한 것으로서, 특히 서로 다른 두께의 측벽 산화막을 갖는 트랜치 아이솔레이션 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라서, 서로 이웃한 트랜지스터들을 전기적으로 격리시키기 위한 아이솔레이션(isolation) 기술이 점점 중요해지고 있다. 아이솔레이션 기술 중 대표적인 것으로는 로코스(LOCOS: LOCal Oxidation of Silicon) 공정을 들 수 있다. 그러나 로코스 공정은, 예컨대 0.5㎛ 이하의 미세한 디자인 룰을 갖는 고집적 반도체 소자에는 적합하지 않은 것으로 알려져 있다. 따라서 반도체 기판의 아이솔레이션 영역을 식각하여 트랜치를 형성하고, 트랜치 내부를 절연 물질로 매립하여 아이솔레이션막을 형성하는 트랜치 아이솔레이션 기술이 각광을 받고 있다.
종래의 트랜치 아이솔레이션 기술에 따르면, 트랜치를 형성하기 위한 건식 식각으로 인하여 트랜치 내측 표면에 실리콘 격자 결함(defect) 및 데미지(damage)가 발생된다. 이 실리콘 격자 결함 및 데미지를 감소시키기 위하여 트랜치 내측 표면을 열산화함으로써 측벽 산화막을 형성하는 방법이 잘 알려져 있다. 또한 실리콘으로 된 반도체 기판과 트랜치 내에 매립되는 실리콘 산화막간의 열팽창 계수 차이로 인한 스트레스 발생을 방지하기 위하여 측벽 산화막과 실리콘 산화막 사이에 나이트라이드 라이너(nitride liner)을 형성하는 방법도 잘 알려져 있다. 특히반도체 메모리 소자인 디램(DRAM ; Dynamic Random Access Memory) 소자내에서, 나이트라이드 라이너는 N-채널 모스 트랜지스터의 리플래시(refresh) 특성을 향상시키는 효과도 나타낸다.
그러나 P-채널 모스 트랜지스터의 경우 핫 일렉트론들(hot electrons)이 나이트라이드 라이너에 포획(trapping)되어 트랜지스터의 전기적인 특성이 열화된다는 문제가 있다. 즉 채널 부분에서 충돌 이온화(impact ionization)에 의해 발생된 핫 일렉트론들이 트랜치의 측벽 산화막을 관통하여 나이트라이드 라이너에 포획되는 현상이 발생된다. 이와 같이 핫 일렉트론들이 나이트라이드 라이너에 포획됨에 따라 여러가지 문제점들이 발생되는데, 첫번째는 트랜치 둘레를 따라 분포한 홀들(holes)에 의해 비정상적인 전도성 통로(conduction path)가 형성되어 인접 소자의 불순물 영역들 사이에 흐르는 누설 전류량이 증가된다는 점이다. 두번째는, 트랜치 둘레에 계속적으로 쌓이는 홀들에 의해 트랜치에 인접된 채널 영역에서의 유효 채널 길이가 짧아지고, 이로 인하여 짧은 채널 효과(short channel effect)가 증가되어 트랜지스터의 전기적인 특성이 열화된다는 점이다. 이에 반하여 N-채널 트랜지스터의 경우 상기와 같은 문제점이 발생하지 않는데, 그 이유는 P-채널 모스 트랜지스터와는 반대의 도전형을 갖기 때문이다. 즉 트랜치 둘레에 쌓이는 홀들이 오히려 아이솔레이션 영역으로 작용하며, 또한 다수 캐리어가 전자들이므로 채널 영역에서의 유효 채널 길이가 짧아지는 현상이 발생되지 않는다.
최근 상기와 같은 P-채널 모스 트랜지스터에서의 문제점들을 해결하기 위하여 측벽 산화막의 두께를 두껍게 형성하는 방법이 제안된 바 있다. 즉 측벽 산화막의 두께를 두껍게 하여 나이트라이드 라이너에 포획되는 전자들의 밀도를 감소시킬 수 있다. 그런데 N-채널 모스 트랜지스터의 경우에는 상기 측벽 산화막을 증가시킬 경우 리플레시 특성이 나빠진다. 따라서 상보형 모스 트랜지스터의 경우, 즉 하나의 기판에 N-채널 모스 트랜지스터와 P-채널 모스 트랜지스터를 형성하는 경우, N-채널 모스 트랜지스터 영역의 측벽 산화막과 P-채널 모스 트랜지스터 영역의 측벽 산화막의 두께를 서로 다르게 형성할 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는, 상보형 모스 트랜지스터의 P-채널 모스 트랜지스터의 트랜치 아이솔레이션 영역 둘레에 홀들이 쌓이지 못하도록 하기 위해 N-채널 모스 트랜지스터의 아이솔레이션 영역과 P-채널 모스 트랜지스터의 아이솔레이션 영역에 서로 다른 두께의 측벽 산화막을 갖는 트랜치 아이솔레이션을 형성하는 방법을 제공하는 것이다.
도 1 내지 도 5는 본 발명에 따른 트랜치 아이솔레이션 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 6은 원격 플라즈마 질화 공정 시간과 측벽 산화막의 두께와의 관계를 나타내 보인 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100...반도체 기판111'...패드 산화막
112'...실리콘 나이트라이드막110'...차단막
120, 140...마스크막 패턴111...패드 산화막 패턴
112...실리콘 나이트라이드막 패턴110...차단막 패턴
131...제1 트랜치132...제2 트랜치
150...질소를 함유한 실리콘막161...제1 측벽 산화막
162...제2 측벽 산화막170...스트레스 완충용 라이너
180...트랜치 매립용 절연성 물질막
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 트랜치 아이솔레이션 형성 방법은, 반도체 기판의 상호 이격된 제1 아이솔레이션 영역 및 제2 아이솔레이션 영역에 제1 트랜치 및 제2 트랜치를 형성하는 단계; 상기 제2 트랜치에 질소를 주입하여 상기 제2 트랜치의 측부 및 바닥에 질소를 함유한 실리콘막을 형성하는 단계; 산화 공정을 수행하여 상기 제1 트랜치에 제1 두께를 갖는 제1 측벽 산화막 및 상기 제2 트랜치에 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 측벽 산화막을 형성하는 단계; 상기 제1 측벽 산화막 및 제2 측벽 산화막 표면에 스트레스 완충용 라이너를 형성하는 단계; 및 상기 제1 트랜치 및 제2 트랜치 내부를 절연성 물질로 매립하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 트랜치 및 제2 트랜치를 형성하는 단계는, 상기 제1 아이솔레이션 영역 및 제2 아이솔레이션 영역을 노출시키도록 상기 반도체 기판 위에 차단막 패턴을 형성하는 단계, 및 상기 차단막 패턴을 식각 마스크로 상기 제1 아이솔레이션 영역 및 제2 아이솔레이션 영역의 반도체 기판을 식각하여 제1 트랜치 및 제2 트랜치를 형성하는 단계를 포함하는 것이 바람직하다. 이 경우 상기 차단막 패턴으로는 패드 산화막과 실리콘 나이트라이드막의 이중막 패턴을 사용할 수 있다.
상기 제2 트랜치의 측부 및 바닥에 질소를 함유한 실리콘막을 형성하는 단계는, 상기 제1 트랜치를 덮고 상기 제2 트랜치를 노출시키는 마스크막 패턴을 형성하는 단계, 상기 마스크막 패턴을 주입 마스크막으로 사용하여 상기 노출된 제2 트랜치에 질소를 주입하여 상기 질소를 함유한 실리콘막을 형성하는 단계, 및 상기 마스크막 패턴을 제거하는 단계를 포함하는 것이 바람직하다. 이 경우 상기 마스크막 패턴으로 포토레지스트막 패턴을 사용할 수 있다.
상기 제2 트랜치에 질소를 주입하는 단계는 이온 주입 공정을 사용하여 수행할 수 있다. 이 경우 상기 이온 주입 공정의 주입 에너지 및 도우즈량은 상기 제2 측벽 산화막의 소망하는 제2 두께에 의해 결정하는 것이 바람직하다. 또는 상기 제2 트랜치에 질소를 주입하는 단계는 플라즈마 질화 공정을 사용할 수도 있다. 이 경우 상기 플라즈마 질화 공정의 퍼니스 압력, 파워, 온도 및 시간은 상기 제2 측벽 산화막의 소망하는 제2 두께에 의해 결정하는 것이 바람직하다.
상기 제1 아이솔레이션 영역은 P-채널 모스 트랜지스터 영역을 한정하고, 상기 제2 아이솔레이션 영역은 N-채널 모스 트랜지스터 영역을 한정하는 것이 바람직하다.
상기 제1 측벽 산화막의 상기 제1 두께는 100-300Å이 되도록 하는 것이 바람직하다.
상기 제2 측벽 산화막의 상기 제2 두께는 20-100Å이 되도록 하는 것이 바람직하다.
상기 제1 측벽 산화막 및 제2 측벽 산화막 형성을 위한 산화 공정은 열산화 공정인 것이 바람직하다.
그리고 상기 스트레스 완충용 라이너는 나이트라이드 라이너인 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예들을 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다.
도 1 내지 도 4는 본 발명에 따른 트랜치 아이솔레이션 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 제1 아이솔레이션 영역(Ⅰ) 및 제2 아이솔레이션 영역(Ⅱ)을 갖는 반도체 기판(100) 상부에 차단막(110')을 형성한다. 제1 아이솔레이션 영역(Ⅰ)은 P-채널 모스 트랜지스터 영역(P) 내에 있고, 제2 아이솔레이션 영역(Ⅱ)은 N-채널 모스 트랜지스터 영역(N) 내에 있다. 선(A)의 좌측은 P-채널 모스 트랜지스터 영역(P)을 나타내고, 선(A)의 우측은 N-채널 모스 트랜지스터 영역(N)을 나타낸다. 차단막(110')은 패드 산화막(111')과 실리콘 나이트라이드막(112')이 순차적으로 적층된 이중막으로 형성한다. 다음에 차단막(110')을 패터닝하기 위하여 차단막(110') 위에 마스크막 패턴(120)을 형성한다. 마스크막 패턴(120)은 통상의 포토리소그라피법을 이용한 노광 및 현상을 수행하여 만들어진 포토레지스트막 패턴이다. 경우에 따라서는 마스크막 패턴(120)은 포토레지스트막 패턴, 실리콘 산화(SiO2)막 및 실리콘 나이트라이드막이 순차적으로 적층된 구조로 형성할 수 있다. 실리콘 산화막 대신에 알루미늄 산화(Al2O3)막을 사용할 수도 있다. 이 경우, 미세 패턴을 용이하게 형성할 수 있으며, 후속의 드라이 식각 공정 중에 포토레지스트막 패턴의 오염을 방지할 수 있다. 마스크막 패턴(120)은 제1 아이솔레이션 영역(Ⅰ) 및 제2 아이솔레이션(Ⅱ)의 반도체 기판(100) 표면을 노출시키는 개구부들을 갖는다.
다음에 도 2를 참조하면, 마스크막 패턴(120)을 식각 마스크로 실리콘 나이트라이드막(112') 및 패드 산화막(111')을 순차적으로 식각하여 차단막 패턴(110)을 형성한다. 이 패터닝 공정에 의해 차단막 패턴(110)은 패드 산화막 패턴(111)과 실리콘 나이트라이드막 패턴(112)이 순차적으로 적층된 구조를 갖는다. 다음에 마스크막 패턴(120) 및 차단막 패턴(110)을 식각 마스크로 반도체 기판(100)의 노출면을 일정 깊이, 예컨대 대략 0.1-1.5㎛의 깊이로 식각하여 제1 트랜치(131) 및 제2 트랜치(132)를 형성한다. 제1 트랜치(131)는 제1 아이솔레이션 영역(Ⅰ)에 형성되며, 제2 트랜치(132)는 제2 아이솔레이션 영역(Ⅱ)에 형성된다.
다음에 도 3을 참조하면, N-채널 모스 트랜지스터 영역(N)은 노출시키고, P-채널 모스 트랜지스터 영역(P)을 덮는 마스크막 패턴(140)을 형성한다. 마스크막 패턴(140)은 통상의 포토리소그라피법을 이용한 노광 및 현상을 수행하여 만들어진 포토레지스트막 패턴이다. 경우에 따라서는 마스크막 패턴(140)으로서 실리콘 산화(SiO2)막이나, 알루미늄 산화(Al2O3)막 또는 SOG(Silicon On Glass) 계열의 물질막을 사용할 수도 있다. 상기 마스크막 패턴(140)을 형성함으로써, N-채널 모스 트랜지스터 영역(N)의 제2 아이솔레이션 영역(Ⅱ)에 형성된 제2 트랜치(132) 표면만 노출된다. 즉 P-채널 모스 트랜지스터 영역(P)은 마스크막 패턴(140)으로 완전히 덮히며, N-채널 모스 트랜지스터 영역(N)의 액티브 영역, 즉 제2 아이솔레이션 영역(Ⅱ) 이외의 반도체 기판(100)은 차단막 패턴(110) 및 마스크막 패턴(120)에 의해 여전히 덮히게 된다.
다음에 노출된 제2 트랜치(132) 표면에 질소를 주입하여 제2 트랜치(132) 표면 부분에 질소를 함유한 실리콘막(N-rich silicon layer)(150)을 형성한다. 질소 주입은 이온 주입(ion implantation) 공정을 사용하여 수행할 수 있으며, 또는 플라즈마 질화(Plasma Nitridation) 공정을 사용할 수 있다. 이온 주입 공정은 이온 주입 장치를 사용하여 질소를 주입하는 방법이다. 플라즈마 질화 공정은 플라즈마와 화학 반응을 이용한 플라즈마 질화 장치를 사용하여 질소를 주입하는 방법이다. 이때 사용하는 반응 가스로는 질소를 함유한 다양한 가스들을 사용할 수 있는데, 예를 들면 N2가스, NH3가스, NO 가스 혹은 N2O 가스를 사용할 수 있으며, 캐리어 가스로는 He 가스를 사용하는데, 이에 한정되는 것은 아니다. 플라즈마 질화 공정을 사용할 경우, 트랜치의 바닥 뿐만 아니라 측부에도 보다 균일하게 질소를 주입시킬 수 있다. 플라즈마 질화 공정으로는, 플라즈마 형성 소스에 따라서, RF 플라즈마 질화(Radio Frequency Plasma Nitridation) 공정, 고밀도 플라즈마 질화(High Density Plasma Nitridation) 공정 혹은 마이크로웨이브 플라즈마 질화(Microwave Plasma Nitridation) 공정을 이용할 수 있으며, 플라즈마 발생 장치의 위치에 따라서 플라즈마 발생 장치가 반응 챔버와 일정 거리만큼 이격된 상태에서 수행하는 원격 플라즈마 질화(RPN; Remote Plasma Nitridation) 공정을 이용할 수도 있다.
플라즈마 질화 공정을 사용하는 경우, 플라즈마 질화 장치의 반응 챔버 압력, 파워, 온도 및 시간은 질소를 함유한 실리콘막(150)에서의 질소 함유량을 고려하여 결정한다. 즉 질소를 함유한 실리콘막(150)에서의 질소 함유량이 많을수록 후속 공정에서의 측벽 산화막의 성장 억제 효과가 크게 나타나게 되므로, 소망하는측벽 산화막의 두께에 따라 질소를 함유한 실리콘막(150)에서의 질소 함유량을 결정하고, 이 질소 함유량에 따라 압력, 파워, 온도 및 시간을 결정한다.
이온 주입 공정을 사용하는 경우, 주입 에너지 및 도우즈(dose)량은, 플라즈마 질화 공정을 사용하는 경우와 마찬가지로, 질소를 함유한 실리콘막(150)에서의 질소 함유량을 고려하여 결정한다. 바람직한 주입 에너지로는 1-30KeV이고 도우즈량은 1×1014-5×1015/㎠이지만, 반드시 이에 한정되는 것은 아니다.
다음에 도 4를 참조하면, 산화 공정을 수행하여 제1 두께를 갖는 제1 측벽 산화막(161)과 제2 두께를 갖는 제2 측벽 산화막(162)을 제1 트랜치(131) 및 제2 트랜치(132) 표면에 각각 형성한다. 산화 공정은 열산화 공정을 사용하여 수행하는데 반드시 이에 한정되는 것은 아니다. 제1 측벽 산화막(161)의 제1 두께와 제2 측벽 산화막(132)의 제2 두께는 서로 다른데, 제1 측벽 산화막(161)의 제1 두께는 대략 100-300Å이고 제2 측벽 산화막(162)의 제2 두께는 대략 20-100Å이 되도록 한다. 제2 측벽 산화막(162)의 제2 두께가 제1 측벽 산화막(161)의 제1 두께보다 적은 이유는 제2 측벽 산화막(162)이 형성되는 제2 트랜치(132)의 표면에 질소를 함유한 실리콘막(도 3의 132)이 존재하며, 이 질소를 함유한 실리콘막(132) 위에 제2 측벽 산화막(162)가 형성되기 때문이다. 즉 질소를 함유한 실리콘막(132)의 질소 성분에 의해 제2 측벽 산화막(162)의 성장 속도가 억제되며, 따라서 제1 측벽 산화막(161)의 두께보다 적은 두께를 갖는 제2 측벽 산화막(162)을 얻을 수 있다.
서로 다른 두께의 제1 측벽 산화막(161) 및 제2 측벽 산화막(162)을 형성한다음에는, 마스크막 패턴들(120, 140)을 제거하고 전면에(overall) 스트레스 완충용 라이너(liner)(170)를 형성한다. 이 스트레스 완충용 라이너(170)는 후속 열공정시에 실리콘으로 된 반도체 기판(100)과 제1 및 제2 트랜치(131, 132) 내부에 매립될 실리콘 산화막 사이의 열팽창 계수 차이로 인한 스트레스를 완충시키기 위한 것이다. 따라서 스트레스 완충용 라이너(170)는 완충 효과를 나타낼 정도의 박막 두께로 형성되는 것이 바람직하며, 실리콘 나이트라이드(SiXNY)막 또는 실리콘 나이트라이드 산화(SiON)막을 사용하여 형성한다.
다음에 도 5를 참조하면, 층간 매립 특성이 우수한 트랜치 매립용 절연성 물질막(180), 예컨대 고밀도 플라즈마 산화막을 제1 및 제2 트랜치(131, 132)내에 완전히 매립되도록 증착한다. 다음에 반도체 기판(100) 표면이 노출될 때까지 트랜치 매립용 절연성 물질막(180), 스트레스 완충용 라이너(170) 및 차단막 패턴(110)을 평탄화시킨다. 평탄화는 화학적 기계적 폴리싱(CMP; Chemical Mechanical Polishing)법을 사용하여 수행할 수 있다. 평탄화 공정을 수행하고 나면, 도시된 바와 같이 제1 아이솔레이션 영역(Ⅰ) 및 제2 아이솔레이션 영역(Ⅱ)에 각각 서로 다른 두께의 측벽 산화막(161, 162)을 갖는 트랜치 아이솔레이션이 완성된다.
도 6은 원격 플라즈마 질화 공정 시간과 측벽 산화막의 두께와의 관계를 나타내 보인 그래프이다. 도 6에서 가로축은 원격 플라즈마 질화 공정을 수행한 시간(단위는 분)을 나타내고 세로축은 측벽 산화막의 두께(단위는 Å)를 나타낸다. 그리고 상기 원격 플라즈마 질화 공정에 대한 조건은, 마이크로웨이브 파워가3000W, 캐리어 가스인 He 가스의 공급량이 2.8slm, 반응 가스인 N2가스의 공급량이 0.8slm, 압력은 1.9Torr 그리고 온도는 550℃이다. 그리고 원격 플라즈마 질화 공정을 수행한 후에 65℃의 온도에서 10분 동안 SC-1 세정 공정을 수행하고, 이어서 90초 동안 200:1의 HF 수용액에 담가놓았다가 다시 65℃의 온도에서 10분 동안 SC-1 세정 공정을 수행하였다.
도 6에서 알 수 있듯이, 원격 플라즈마 질화 공정 시간이 증가함에 따라 제2 측벽 산화막(162)의 두께가 점점 감소한다. 따라서 원격 플라즈마 질화 공정 시간을 증가시킴에 따라서 질소를 함유한 실리콘막(도 3의 150) 내의 질소 함유량이 증가하며, 이로 인하여 제2 측벽 산화막(162)의 성장이 더 억제되어 제2 측벽 산화막(162)의 두께가 감소됨을 알 수 있다.
이상의 설명에서와 같이, 본 발명에 따른 트랜치 아이솔레이션 형성 방법에 의하면, N-채널 모스 트랜지스터 영역 내의 트랜치 표면에 먼저 질소를 함유한 실리콘막을 형성한 후에, 동시에 P-채널 모스 트랜지스터 영역 내의 트랜치 표면 위의 측벽 산화막을 형성하므로, P-모스 트랜지스터 영역의 아이솔레이션 영역과 N-모스 트랜지스터 영역의 아이솔레이션 영역에 각각 서로 다른 두께의 측벽 산화막을 갖는 트랜치 아이솔레이션을 형성할 수 있다. 이와 같이 서로 다른 두께의 측벽 산화막을 얻음으로써, 상대적으로 두꺼운 측벽 산화막을 갖는 P-모스 트랜지스터 영역에서는 스트레스 완충용 라이너에 포획된 전자들에 의한 영향이 감소되어소자의 전기적 특성이 열화되는 것을 억제할 수 있으며, 상대적으로 얇은 측벽 산화막을 갖는 N-모스 트랜지스터 영역에서는 양호한 리플레시 특성을 유지할 수 있다는 이점이 제공된다.

Claims (14)

  1. 반도체 기판의 상호 이격된 제1 아이솔레이션 영역 및 제2 아이솔레이션 영역에 제1 트랜치 및 제2 트랜치를 형성하는 단계;
    상기 제2 트랜치에 질소를 주입하여 상기 제2 트랜치의 측부 및 바닥에 질소를 함유한 실리콘막을 형성하는 단계;
    산화 공정을 수행하여 상기 제1 트랜치에 제1 두께를 갖는 제1 측벽 산화막 및 상기 제2 트랜치에 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 측벽 산화막을 형성하는 단계;
    상기 제1 측벽 산화막 및 제2 측벽 산화막 표면에 스트레스 완충용 라이너를 형성하는 단계; 및
    상기 제1 트랜치 및 제2 트랜치 내부를 절연성 물질로 매립하는 단계를 포함하는 것을 특징으로 하는 트랜치 아이솔레이션 형성 방법.
  2. 제1항에 있어서, 상기 제1 트랜치 및 제2 트랜치를 형성하는 단계는,
    상기 제1 아이솔레이션 영역 및 제2 아이솔레이션 영역을 노출시키도록 상기 반도체 기판 위에 차단막 패턴을 형성하는 단계; 및
    상기 차단막 패턴을 식각 마스크로 상기 제1 아이솔레이션 영역 및 제2 아이솔레이션 영역의 반도체 기판을 식각하여 제1 트랜치 및 제2 트랜치를 형성하는 단계를 포함하는 것을 특징으로 하는 트랜치 아이솔레이션 형성 방법.
  3. 제2항에 있어서,
    상기 차단막 패턴으로는 패드 산화막과 실리콘 나이트라이드막의 이중막 패턴을 사용하는 것을 특징으로 하는 트랜치 아이솔레이션 형성 방법.
  4. 제1항에 있어서, 상기 제2 트랜치의 측부 및 바닥에 질소를 함유한 실리콘막을 형성하는 단계는,
    상기 제1 트랜치를 덮고 상기 제2 트랜치를 노출시키는 마스크막 패턴을 형성하는 단계; 및
    상기 마스크막 패턴을 주입 마스크막으로 사용하여 상기 노출된 제2 트랜치에 질소를 주입하여 상기 질소를 함유한 실리콘막을 형성하는 단계; 및
    상기 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 트랜치 아이솔레이션 형성 방법.
  5. 제4항에 있어서,
    상기 마스크막 패턴으로 포토레지스트막 패턴을 사용하는 것을 특징으로 하는 트랜치 아이솔레이션 형성 방법.
  6. 제1항에 있어서,
    상기 제2 트랜치에 질소를 주입하는 단계는 이온 주입 공정을 사용하여 수행하는 것을 특징으로 하는 트랜치 아이솔레이션 형성 방법.
  7. 제6항에 있어서,
    상기 이온 주입 공정의 주입 에너지 및 도우즈량은 상기 제2 측벽 산화막의 소망하는 제2 두께에 의해 결정하는 것을 특징으로 하는 트랜치 아이솔레이션 형성 방법.
  8. 제7항에 있어서,
    상기 제2 트랜치에 질소를 주입하는 단계는 플라즈마 질화 공정을 사용하는 것을 특징으로 하는 트랜치 아이솔레이션 형성 방법.
  9. 제8항에 있어서,
    상기 플라즈마 질화 공정의 반응 챔버 압력, 파워, 온도 및 시간은 상기 제2 측벽 산화막의 소망하는 제2 두께에 의해 결정하는 것을 특징으로 하는 트랜치 아이솔레이션 형성 방법.
  10. 제1항에 있어서,
    상기 제1 아이솔레이션 영역은 P-채널 모스 트랜지스터 영역을 한정하고, 상기 제2 아이솔레이션 영역은 N-채널 모스 트랜지스터 영역을 한정하는 것을 특징으로 하는 트랜치 아이솔레이션 형성 방법.
  11. 제1항에 있어서,
    상기 제1 측벽 산화막의 상기 제1 두께는 100-300Å이 되도록 하는 것을 특징으로 하는 트랜치 아이솔레이션 형성 방법.
  12. 제1항에 있어서,
    상기 제2 측벽 산화막의 상기 제2 두께는 20-100Å이 되도록 하는 것을 특징으로 하는 트랜치 아이솔레이션 형성 방법.
  13. 제1항에 있어서,
    상기 제1 측벽 산화막 및 제2 측벽 산화막 형성을 위한 산화 공정은 열산화 공정인 것을 특징으로 하는 트랜치 아이솔레이션 형성 방법.
  14. 제1항에 있어서,
    상기 스트레스 완충용 라이너는 나이트라이드 라이너인 것을 특징으로 하는 트랜치 아이솔레이션 형성 방법.
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