KR100755056B1 - 반도체 소자의 트렌치 소자분리막 형성방법 - Google Patents

Abstract

본 발명의 반도체 소자의 트렌치 형성방법은, 반도체 기판 위에 마스크막 패턴을 형성하는 단계; 마스크막 패턴을 식각마스크로 한 식각공정으로 반도체 기판 내에 트렌치를 형성하는 단계; 트렌치 내부에 측벽산화막을 형성하는 단계; 측벽산화막이 형성된 반도체 기판의 전면에 질소이온의 비율이 높은 라이너질화막을 형성하는 단계; 트렌치 상의 라이너질화막을 산화시켜 배리어막을 형성하는 단계; 트렌치가 매립되도록 배리어막 위에 매립절연막을 형성하는 단계; 마스크막 패턴의 표면이 노출되도록 매립절연막에 대한 평탄화를 수행하는 단계; 및 마스크막 패턴을 제거하는 단계를 포함한다.

트렌치 소자분리막, 라이너질화막, 프리히팅

Description

반도체 소자의 트렌치 소자분리막 형성방법{Method for fabricating the trench isolation in the semiconductor device}

도 1 내지 도 5는 종래 기술에 따른 반도체 소자의 트렌치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.

도 6 내지 도 10은 본 발명에 따른 반도체 소자의 트렌치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

60 : 반도체 기판 70 : 패드산화막패턴

72 : 패드질화막패턴 80 : 라이너질화막

90 : 산화막 100 : 매립절연막

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체소자의 트렌치 소자분리막 형성방법에 관한 것이다.

최근 소자의 집적도 증가에 따라 소자분리막으로서 트렌치 소자분리막이 주로 사용되고 있다. 그런데 이 트렌치 소자분리막은 반도체메모리소자, 예컨대 디램 (DRAM; Dynamic Random Access Memory)에서의 소자 특성에 영향을 끼치는 것으로 알려져 있다. 예를 들면, 트렌치 소자분리막에 적용되는 라이너질화막은 디램의 리프레시(refresh) 특성을 향상시킨다. 그러나 경우에 따라서 오히려 나쁜 영향을 끼칠 수 있는데 특히 패드질화막 제거 후에 진행되는 여러 가지 공정을 거치면서 트렌치에 인접된 반도체 기판의 가장자리 부분에 침식이 일어나게 되어 모트(moat)를 발생시켜 리프레시 특성을 저하시킬 수 있다.

도 1 및 도 2는 종래의 반도체소자의 트렌치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도이다.

먼저 도 1을 참조하면, 활성영역 및 소자분리영역을 갖는 반도체기판(10) 위에 패드산화막 및 패드질화막을 순차적으로 적층한다. 다음에 패드질화막 위에 마스크막 패턴(도시하지 않음)을 형성하여, 패드질화막의 일부표면을 노출시킨다. 다음에 이 마스크막 패턴을 식각마스크로 한 식각공정으로 패드질화막 및 패드산화막의 노출부분을 순차적으로 제거하여 반도체기판(10)의 소자분리영역을 노출시키는 패드산화막패턴(12) 및 패드질화막패턴(14)을 형성한다. 계속해서 반도체기판(10)의 노출부분에 대한 식각공정을 수행하여 일정 깊이를 갖는 트렌치(16)를 형성한다.

다음에 도 2를 참조하면, 산화공정을 수행하여 트렌치(16)의 측벽에 측벽산화막(17)을 형성한다. 측벽산화막(17)의 두께는 대략 80Å이 되도록 한다. 그리고 전면에 라이너질화막(18)과 라이너산화막(19)을 순차적으로 형성한다. 라이너질화막(18)은 대략 50Å의 두께로 형성하고, 라이너산화막(19)은 대략 80Å의 두께로 형성한다. 다음에 트렌치가 매립되도록 전면에 절연막(20), 예컨대 고밀도 플라즈마(HDP; High Density Plasma) 산화막을 형성한다.

다음에 도 3을 참조하면, 패드질화막이 노출되도록 평탄화 공정을 수행한 후에, 패드질화막 및 패드산화막을 순차적으로 제거하면, 트렌치 소자분리막(22)이 완성된다.

이와 같은 방법에 의해 만들어진 트렌치 소자분리막에 있어서, 측벽산화막(17)은 라이너질화막(18)에 의한 스트레스(stress)를 경감시키기 위하여 형성하는 것이다. 라이너질화막(18)은 후속의 게이트절연막 형성을 위한 산화공정에서 산소 소스가 트렌치 소자분리막을 관통하는 것을 방지하기 위한 것으로서, 누설전류량의 감소에 기여하여 디램의 리프레시특성을 향상시킨다는 것은 이미 잘 알려져 있다. 따라서 라이너질화막(18)에 의한 스트레스를 경감시키는 측벽산화막(17) 또한 필수적으로 요구된다고 할 수 있다.

이러한 측벽산화막(17)은 라이너질화막(18)에 의한 스트레스를 경감시킬 정도의 두께로 형성되어야 한다. 그러나 측벽산화막(17)의 두께가 클수록 소자의 리프레시특성은 오히려 더 열화된다. 일 예로서 측벽산화막(17)의 두께를 80Å에서 40Å으로 감소시키면, 리프레시 시간은 대략 33% 증가하여 리프레시 특성을 크게 향상시킨다. 그러나 라이너질화막(18)이 반도체 기판에 가하는 스트레스 때문에 측벽산화막(17)의 두께를 더 이상 감소시키면, 라이너질화막(18)이 핫 일렉트론을 트랩할 수 있으며, 그 결과 주변회로 영역에서 p채널형 모스 트랜지스터에서의 HEIP 현상이 발생한다. 이에 따라 문턱전압을 감소시키고 오프상태에서의 누설전류를 증 가시키는 등 소자특성을 열화시킨다는 문제가 있다.

도 4는 종래 기술에 따른 트렌치 소자분리막 형성시 라이너 질화막과 측벽산화막 사이에 형성된 모트를 나타내 보인 셈(SEM) 사진이다.

도 4를 참조하면, 앞에서 언급한 바와 같이 소자분리영역의 평탄화 실시 이후에 이루어지는 여러 세정 공정에서 측벽산화막(17)과 라이너질화막(18)의 계면의 트랩 위치를 따라 깊은 모트(moat)(A)가 형성된다. 상기 모트 영역(A)에서는 후속 공정에서 게이트산화막이 활성영역의 중앙부분 보다 얇게 형성되어, 게이트산화막이 얇게 형성된 부분에 전계가 집중되면서 문턱전압이 감소되고, 오프 상태에서는 누설전류가 증가된다.

이에 따라 디램소자의 경우, 데이터보유능력이 저하되어 리프레시 특성을 저하시키는 문제점이 있다. 또한, 이러한 모트 현상은 후속 세정공정에 의하여 모트의 깊이가 더욱 심화면서 후속 게이트 전극 형성시 잔류물을 남기게 되어 브릿지(bridge) 등의 결함을 유발시키는 문제가 있다.

도 5는 종래 기술의 트렌치 소자분리막에서 발생하는 리프트성 결함을 나타내보인 셈(SEM) 사진이다.

도 5를 참조하면, 고밀도 플라즈마 산화막의 증착 초기의 프리히팅단계 초기의 고밀도 플라즈마 산화막이 증착되는 단계 사이의 온도 차이로 인하여 라이너질화막의 리프트성 결함들이 더 다양하게 발생한다.

본 발명이 이루고자 하는 기술적 과제는 라이너질화막을 이용하면서 일어나 는 여러 가지 문제를 효과적으로 제거할 수 있도록 하는 반도체 소자의 트렌치 소자분리막 형성방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트렌치 소자분리막 형성방법은 반도체 기판 위에 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치 내부에 측벽산화막을 형성하는 단계; 상기 측벽산화막이 형성된 반도체 기판의 전면에 질소이온의 비율이 높은 라이너질화막을 형성하는 단계; 상기 트렌치 상의 라이너질화막을 산화시켜 배리어막을 형성하는 단계; 상기 트렌치가 매립되도록 상기 배리어막 위에 매립절연막을 형성하는 단계; 상기 마스크막 패턴의 표면이 노출되도록 상기 매립절연막에 대한 평탄화를 수행하는 단계; 및 상기 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.

측벽산화막은 30-50Å의 두께로 형성할 수 있다.

상기 질소이온의 비율이 높은 라이너질화막을 형성하는 단계는, 질소이온, 디클로로실란가스 및 암모니아가스를 45-55sccm/80-100sccm/1400-1800sccm의 유량으로 공급하여 퍼니스에서 형성할 수 있다.

상기 라이너질화막은 55-65Å의 두께로 형성하는 것이 바람직하다.

상기 트렌치 상의 라이너질화막을 산화시켜 배리어막을 형성하는 단계는, 상기 라이너질화막이 형성된 반도체 기판을 플라즈마설비에 로딩하는 단계; 및 상기 플라즈마 설비 내에 산소가스와 헬륨가스를 공급하여 플라즈마를 형성한 후 프리히 팅공정을 수행하는 단계를 포함여 이루어진다.

상기 프리히팅공정은 헬륨(He)가스와 산소(O₂)가스의 혼합가스를 150-250sccm/50-150sccm의 유량으로 공급하고, 115-125초 동안 수행하는 것이 바람직하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.

도 6 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 트렌치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.

먼저 도 6에 도시한 바와 같이, 활성영역 및 소자분리영역을 갖는 반도체 기판(60)위에 패드산화막(62)과 패드질화막(64)을 순차적으로 증착한다. 여기서 패드산화막(60)은 110Å의 두께로 형성하고, 패드질화막(64)은 600Å의 두께로 형성한다. 이때, 패드산화막(62)은 패드질화막(64)의 인력에 의한 반도체 기판(60)의 스트레스를 완화하는 역할을 한다. 다음에 패드질화막(64) 위에 감광막 패턴(66)을 형성하여, 패드질화막(64)의 일부 표면을 노출시킨다.

그리고 도 7에 도시한 바와 같이, 감광막 패턴(64)을 식각마스크로 한 식각공정으로 패드질화막 및 패드산화막의 노출부분을 순차적으로 제거하여 반도체 기 판(60)의 소자분리영역을 노출시키는 패드산화막패턴(70) 및 패드질화막패턴(72)을 형성한다. 다음에 반도체 기판(60)의 노출부분에 대한 식각공정을 수행하여 일정 깊이를 갖는 트렌치를 형성한다. 이어서 상기 트렌치 내부에 산화공정을 수행하여 측벽산화막(74)을 형성한다. 측벽산화막(74)은 건식 산화법인 열산화방법을 이용하며 대략 30-50Å의 두께를 가지도록 한다. 종래의 경우에서 측벽산화막이 대략 80Å의 두께를 갖는 경우와 비교해 보면, 상대적으로 작은 두께를 갖도록 형성되고, 이에 따라 소자의 리프레시 특성은 보다 더 향상되며, 부피 팽창에 의해 반도체 기판(60)에 직접적으로 가하는 스트레스의 양은 줄어들게 된다.

그리고 도 8에 도시한 바와 같이, 측벽산화막(74)이 형성된 반도체 기판(60)의 전면에 라이너질화막(80)을 형성한다. 라이너질화막(80)은 650℃의 온도 및 0.35Torr의 압력을 갖는 퍼니스(furnace)에서 저압화학기상증착(LPCVD; Low Pressure Chemical Vapor Deposition)법을 사용하여 대략 60Å의 두께를 갖도록 형성한다.

이때, 질소(N₂)가스, 디클로로실란(SiCl₂H₂)가스를 각각 45-55sccm, 85-95sccm 의 유량으로 공급하고, 종래의 경우 암모니아(NH₃) 가스를 대략 900sccm 정도로 공급하던 것을 질소(N₂)가스의 비율을 높여(rich) 대략 1400-1800sccm 의 유량으로 공급한다. 라이너질화막(80)의 산화를 방지하기 위하여 진행하였던 라이너산화막을 형성하는 공정은 생략할 수 있다.

다음에 도 9에 도시한 바와 같이, 라이너질화막(80)이 형성된 반도체기판(60)을 고밀도 플라즈마(HDP; High Density Plasma)챔버 내로 로딩시킨 후에 프리히팅(preheating)공정을 수행한다. 프리히팅공정은, 상기 반도체 기판이 로딩된 고밀도 플라즈마챔버 내에 헬륨(He)가스와 산소(O₂)가스를 주입하여 플라즈마를 형성하고, 반도체 기판이 배치되는 RF(Radio Frequency)전원에 적절한 크기의 저주파 바이어스를 인가함으로써 이루어진다. 본 발명에 따른 프리히팅공정은 150-250sccm의 헬륨(He)가스와 50-150sccm의 산소(O₂)가스를 저주파에서 대략 4500W의 바이어스를 인가하여 수행한다.

이와 같은 프리히팅공정에 의해 라이너질화막에 의한 스트레스는 경감된다. 따라서 측벽산화막(74)이 상대적으로 작은 두께를 갖더라도, 라이너질화막(80)에 의한 스트레스로 인하여 반도체 기판(60)이 열화되는 현상이 억제된다. 이때, 프리히팅공정은 종래의 경우에는 대략 60˝동안 실시하던 것을 본 발명에서는 대략 120˝동안 수행하여 라이너질화막을 완전히 산화시켜 산화막(90)을 형성한다.

본 발명에서는 프리히팅공정을 종래의 경우보다 높은 온도에서 수행하기 때문에 대부분의 라이너질화막(80)이 완전히 산화된다. 이에 따라 라이너질화막(80)에 포함되어 있는 질소(N₂)이온은 그대로 측벽산화막이나 산화된 라이너질화막에 포함되어 있는 상태가 된다.

다음에 도 10에 도시한 바와 같이, 프리히팅공정이 수행된 고밀도 플라즈마챔버 내에서 사일렌(SiH₄)가스를 추가로 공급하여 트렌치를 매립하는 매립절연막(100)을 형성한다. 그리고 도시되지는 않았으나 통상적인 평탄화 공정을 수행하여 소자분리막을 형성한다. 이때, 종래의 경우 라이너질화막이 후속에서 이루어지는 게이트 산화공정에서 산소 소스의 배리어막 역할을 하는 반면, 본 발명에서는 질소 (N₂)의 비율이 높은 라이너질화막(80)을 증착한 후, 라이너질화막(80)을 완전히 산화시켜 그 속에 포함된 질소(N₂)이온이 산소 소스의 배리어막의 역할을 하게 된다. 이에 따라 라이너질화막의 산화 방지를 위하여 적용하였던 라이너산화막의 형성공정을 생략하고, 측벽산화막의 두께를 감소시킬 수 있어 갭필 마진의 증가를 가져온다. 또한 라이너질화막이 완전히 산화되어 산화막을 형성함으로써 라이너질화막을 사용하면서 발생했던 리프트성 결함을 방지할 수 있다.

상술한 바와 같이, 본 발명은 게이트스택 공정과 고밀도플라즈마 산화막을 증착하는 공정의 변화를 통하여 반도체 기판의 배리어 역할을 라이너질화막을 완전히 산화시킴으로써 질소이온에 의해 산소 소스의 배리어 역할을 하도록 함으로써 측벽산화막의 두께를 줄일 수 있고, 라이너산화막을 증착하는 것을 생략할 수 있어 고밀도 플라즈마 산화막 공정의 갭필 마진을 증가시키고, 공정단계를 감소할 수 있다.

또한, 각 공정 단계에서 일어나는 산화 공정에서의 배리어막 역할을 수행하면서 라이너질화막을 적용하면서 발생하는 여러 가지 문제를 효과적으로 제거할 수 있다.

Claims (6)

1. 반도체 기판 위에 마스크막 패턴을 형성하는 단계;

   상기 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 반도체 기판 내에 트렌치를 형성하는 단계;

   상기 트렌치 내부에 측벽산화막을 형성하는 단계;

   상기 측벽산화막이 형성된 반도체 기판의 전면에 라이너질화막을 형성하는 단계;

   상기 트렌치 상의 라이너질화막을 산화시켜 산화막을 형성하는 단계;

   상기 트렌치가 매립되도록 상기 산화막 위에 매립절연막을 형성하는 단계;

   상기 마스크막 패턴의 표면이 노출되도록 상기 매립절연막에 대한 평탄화를 수행하는 단계; 및

   상기 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
2. 제1항에 있어서,

   상기 측벽산화막은 30-50Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
3. 제1항에 있어서,

   상기 라이너질화막을 형성하는 단계는, 질소가스, 디클로로실란가스 및 암모니아가스를 45-55sccm/80-100sccm/1400-1800sccm의 유량으로 공급하여 퍼니스에서 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
4. 제1항에 있어서,

   상기 라이너질화막은 55-65Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
5. 제1항에 있어서, 상기 트렌치 상의 라이너질화막을 산화시켜 산화막을 형성하는 단계는,

   상기 라이너질화막이 형성된 반도체 기판을 플라즈마설비에 로딩하는 단계; 및

   상기 플라즈마 설비 내에 산소가스와 헬륨가스를 공급하여 플라즈마를 형성한 후 프리히팅공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
6. 제5항에 있어서,

   상기 프리히팅공정은 헬륨(He)가스와 산소(O₂)가스를 각각 150-250sccm/50-150sccm의 유량인 혼합가스로 공급하고, 115-125초 동안 수행하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.

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